説明

半導体装置

【課題】複数個のメモリチップが積層された構造を有する半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、複数のビットラインと複数のワードラインとの交差点に複数個のメモリセルが配列される複数個のメモリチップが垂直方向に積層され、いずれか一つのメモリチップには複数個のメモリチップの各々に配列された複数のビットラインと連結されアクティブにされるメモリチップのビットラインをイネーブルさせるためのビットラインセンスアンプと、複数個のメモリチップの各々に配列された複数のワードラインと連結されアクティブされるメモリチップのワードラインをイネーブルさせるためのサブワードラインドライバを含み、ビットラインセンスアンプとサブワードラインドライバがいずれか一つのメモリチップに備わる。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関し、より詳しくは複数個のメモリチップが積層された構造を有する半導体装置に関する。
【背景技術】
【0002】
一般的な半導体装置は、一つのメモリチップにデータを保存することができるメモリセルがロー(row)とコラム(column)とのマトリックス構造で配列されるメモリセルアレイを含む。ここで、メモリセルアレイのロー方向ではワードラインWLが配線され、コラム方向ではビットラインBLが配線される。このようなワードラインWLとビットラインBLとの交差点にメモリセルが配列される。
【0003】
図1は一般的な半導体装置のメモリセルとビットラインセンスアンプとの連結関係を表す図であり、図2は一般的な半導体装置のメモリセルとサブワードラインドライバとの連結関係を表す図である。
【0004】
図1及び図2を参照すると、一般的な半導体装置は、複数個のメモリセルC1…Cnが配列される複数個のメモリブロックMB1、MB2…により構成される。
【0005】
ここで、複数個のメモリブロックMB1、MB2…はそれぞれのメモリブロックをなす各メモリセルC1…Cnの上下部に複数個のビットラインセンスアンプ(Bit Line Sense Amplifier : BLSA)が連結され、メモリセルC1…Cnの左右部に複数個のサブワードラインドライバ(Sub Word line Driver:SWD)が連結される。ここで、ビットラインセンスアンプBLSAは、図示しないが、イーブン(even)ビットラインとオード(odd)ビットラインとが順次的に配置されたメモリセルアレイをビットラインセンスアンプBLSAがデータライン(data line)とレファレンスライン(reference line)とで使用してデータラインを通して出力されるデータを感知及び増幅する役割をする。また、サブワードラインドライバSWDは、ワードラインのハイ(high)状態またはロー(low)状態を作る役割をする。
【0006】
しかし、半導体装置のメモリ容量を増やすために垂直方向に複数個のメモリチップが積層される構造を有する半導体装置では、ビットラインセンスアンプBLSAとサブワードラインドライバSWDとが配置される時、ビットラインとワードラインとを制御するのが難しく、フローティングになるメモリセルが発生して半導体装置の信頼性を減少させるという問題点がある。
【0007】
また、複数個のメモリチップが積層される構造を有する半導体装置は、ビットラインセンスアンプBLSAと連結される数多くのデータラインを有するので、半導体装置の集積度を悪化させるという問題がある。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】米国特許第8184471号明細書
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の実施形態は、ビットラインセンスアンプとサブワードラインドライバとの配列構造を改善して複数個のメモリチップが積層された構造を有し、信頼性を向上させた半導体装置を提供する。
【課題を解決するための手段】
【0010】
本発明の技術的な課題を達成するために、一実施形態による半導体装置は、複数のビットラインと複数のワードラインとが配列され、前記複数のビットラインと前記複数のワードラインとの交差点に複数個のメモリセルが配列される複数個のメモリチップが垂直方向に積層され、前記複数個のメモリチップの各々に配列された複数のビットラインと連結されて前記複数個のビットラインのうち、アクティブになるメモリチップのビットラインをイネーブルさせるための複数のビットラインセンスアンプと、前記複数個のメモリチップの各々に配列された複数のワードラインと連結されて前記複数個のワードラインのうちアクティブになるメモリチップのワードラインをイネーブルさせるための複数個のサブワードラインドライバとを含み、前記複数個のビットラインセンスアンプと前記複数個のサブワードラインドライバとは前記複数個のメモリチップのうち、いずれか一つのメモリチップに備わる。
【0011】
本発明の異なる実施形態による半導体装置は複数個の半導体チップが垂直方向に積層され、前記複数個の半導体チップには複数のビットラインと複数のワードラインとが配列され、前記複数のビットラインと前記複数のワードラインとの交差点に形成される複数個のメモリセルが複数個のメモリブロックに配列される2つ以上のメモリチップと、前記2つ以上のメモリチップの各々に配列される複数のビットラインと連結される複数個のビットラインセンスアンプと前記複数個のメモリチップの各々に配列された複数のワードラインと連結される複数個のサブワードラインドライバとを含む制御チップを含む。
【発明の効果】
【0012】
本発明による半導体装置は複数個のメモリチップが積層された構造で複数個のメモリセルと該当されるセルとが連結されるビットラインセンスアンプとサブワートラインドライバとの連結構造を改善して半導体装置の信頼性向上させるだけではなく半導体装置の集積度を向上させることができる。
【図面の簡単な説明】
【0013】
【図1】一般的な半導体装置のメモリセルとビットラインセンスアンプとの連結関係を示す図である。
【図2】一般的な半導体装置のメモリセルとサブワードラインドライバとの連結関係を示す図である。
【図3】本発明の一実施形態による半導体装置の構成を示す図である。
【図4】本発明の異なる実施形態による半導体装置の構成を示す図である。
【図5】本発明の一実施形態による半導体装置のビットラインセンスアンプと複数個のメモリチップとの連結関係を示す図である。
【図6】本発明の一実施形態による半導体装置のサブワードラインドライバと複数個のメモリチップとの連結関係を示す図である。
【図7】本発明の一実施形態による半導体装置のサブワードラインドライバの構造を示す図である。
【発明を実施するための形態】
【0014】
以下では添付された図面を参照して本発明の実施形態を詳しく説明する。
【0015】
図3は本発明の一実施形態による半導体装置の構成を示す図面である。
【0016】
図3を参照すると、本発明の一実施形態による半導体装置310は、垂直方向に積層された複数個のメモリチップ311、312を含む。本発明の一実施形態では2つのメモリチップが積層された場合を例に説明する。しかし、これに限定されるのではなくメモリチップの個数は高集積化のために2つ以上とするのが望ましい。
【0017】
このように、複数個のメモリチップ311、312の各々には、複数個のビットラインBL1、BL2、BL3…と複数個のワードラインWL1、WL2、WL3…とが配列され、ビットラインBL1、BL2、BL3…とワードラインWL1、WL2、WL3…との交差点には複数個のメモリセルC1…Cnが配列される複数個のメモリブロックMB1…を含む。
【0018】
ここで、本発明の一実施形態による半導体装置310は、複数個のメモリチップ311、312のうち、第2メモリチップ312にのみ、複数個のメモリセルC1…Cnに保存されたデータを増幅させるためのビットラインセンスアンプ(Bit Line Sense Amplifier:BLSA)410とワードラインを駆動するためのサブワードラインドライバ(Sub Word line Driver:SWD)420とが備わる。
【0019】
このように、第2メモリチップ312に備わるビットラインセンスアンプ410とサブワードラインドライバ420とは、第2メモリチップ312に配列されるビットラインBL1、BL2、BL3…とワードラインWL1、WL2、WL3…との活性化を制御するのはもちろんのこと、第1メモリチップ311に配列されるビットラインBL1、BL2、BL3…とワードラインWL1、WL2、WL3…との活性化を制御する。
【0020】
すなわち、第2メモリチップ312にビットラインセンスアンプ410とサブワードラインドライバ420とが備わっており、第1メモリチップ311の複数個のビットラインBL1、BL2、BL3…と複数個のワードラインWL1、WL2、WL3…とは、第2メモリチップ312に備わるビットラインセンスアンプ410とサブワードラインドライバ420との制御によってアクティブになる。
【0021】
図4は本発明の異なる実施形態による半導体装置の構成を示す図面である。
【0022】
図4を参照すると、本発明の異なる実施形態による半導体装置320は、垂直方向に積層された複数個のメモリチップ321、322と制御回路が備わる制御チップ323とを含む。本発明の異なる実施形態では2つのメモリチップが積層された場合を例に説明するが、これに限定されるのではなくメモリチップの個数は高集積化のために2つ以上とするのが望ましい。
【0023】
このように複数個のメモリチップ321、322の各々には複数個のビットラインBL1、BL2、BL3…と複数個のワードラインWL1、WL2、WL3…とが配列され、複数個のビットラインBL1、BL2、BL3…と複数個のワードラインWL1、WL2、WL3…との交差点には複数個のメモリセルC1…Cnが配列される。
【0024】
一方、制御チップ323は、複数個のメモリチップ321、322の各々に配列された複数個のビットラインBL1、BL2、BL3…のうち、アクティブになるメモリチップのビットラインをイネーブルさせるためのビットラインセンスアンプ(Bit Line Sense Amplifier : BLSA)410と、複数個のメモリチップ321、322の各々に配列された複数個のワードラインWL1、WL2、WL3…のうち、アクティブになるメモリチップのワードラインを駆動するためのサブワードラインドライバ(Sub Word line Driver:SWD)420と、制御回路450からコマンド信号を受信し、これをデコーディングしてアクティブになるメモリチップのコラムアドレス信号を出力するY−デコーダ430と、制御回路450からコマンド信号を受信し、これをデコーディングしてアクティブになるメモリチップのローアドレス信号を出力するX−デコーダ440と、外部からアドレス信号とコマンド信号とを受信して複数個のメモリチップ321、322の全般的な動作を制御する制御回路450とを備える。すなわち、制御チップ323は、データを保存するためのメモリセルが配列された構造でなく、メモリセルの全般的な動作を制御するものである。
【0025】
このように、本発明の実施形態による半導体装置310、320は、従来のように各メモリチップごとにビットラインセンスアンプ410とサブワードラインドライバ420とを備えなくても、いずれか一つのメモリチップや制御チップに複数個のビットラインBL1、BL2、BL3…と複数個のワードラインWL1、WL2、WL3…とを制御するビットラインセンスアンプ410とサブワードラインドライバ420とを設けることによって、制御ミスによる不良を減少させることができ、データラインの数を減少させ、半導体装置の集積度を向上させることができる。
【0026】
次に、本発明の一実施形態による半導体装置310のビットラインセンスアンプ410とメモリチップ311、312との連結関係をさらに詳しく説明する。
【0027】
図5は本発明の一実施形態による半導体装置のビットラインセンスアンプと複数個のメモリチップとの連結関係を示す図である。
【0028】
図5を参照すると、複数個のメモリチップ311、312のうち、第2メモリチップ312に備われるビットラインセンスアンプ410は第2メモリチップ312に配列されたビットラインBL1、BL2、BL3…だけでなく第1メモリチップ311に配列されたビットラインBL1、BL2、BL3…とも連結される。
【0029】
各複数のメモリセルとの連結関係をみると、第1ビットラインセンスアンプ411には、第1メモリチップ311の第1メモリブロックMB1の第1メモリセルC1に配列されるビットラインBL1と、第2メモリチップ312の第1メモリブロックMB1の第1メモリセルC1に配列されるビットラインBL1とが連結される。
【0030】
一方、第2ビットラインセンスアンプ412には、第1メモリチップ311の第1メモリブロックMB1の第2メモリセルC2に配列されるビットラインBL2と、第2メモリチップ312の第1メモリブロックMB1の第2メモリセルC2に配列されるビットラインBL2とが連結される。
【0031】
この時、第1ビットラインセンスアンプ411と第2ビットラインセンスアンプ412とは、第1メモリブロックMB1を基準にどちらか一方に分けられて配列される。すなわち、第1ビットラインセンスアンプ411は、第1メモリブロックMB1の第1メモリセルC1の一側に位置し、第2ビットラインセンスアンプ412は第1メモリブロックMB1の第2メモリセルC2の他側に位置する。このようにしているのは、ビットラインセンスアンプ410が複数個が積層されたメモリチップ311、312の複数のビットラインと連結しなければならないために空間確保するためである。
【0032】
次に、ビットラインセンスアンプ410の駆動特性をさらに詳しく説明する。
【0033】
第1ビットラインセンスアンプ411を例示してみると、第1メモリチップ311の第1メモリブロックMB1の第1メモリセルC1に配列された第1ビットラインBL1と、第2メモリチップ312の第1メモリブロックMB1の第1メモリセルC1に配列された第1ビットラインBL1とのうち、制御回路(不図示)によって第1メモリチップ311の第1メモリブロックMB1の第1メモリセルC1がアクティブになると、第1ビットラインセンスアンプ411は第1メモリチップ311の第1メモリブロックMB1の第1メモリセルC1に配列された第1ビットラインBL1をイネーブルさせる。この時、イネーブルされる第1メモリチップ311の第1メモリブロックMB1の第1メモリセルC1に配列される第1ビットラインBL1はデータライン(Data line)になり、イネーブルできない第2メモリチップ312の第1メモリブロックMB1の第1メモリセルC1に配列される第1ビットラインBL1はレファレンスライン(Reference line)になる。
【0034】
これにより、第1ビットラインセンスアンプ411は、第1メモリチップ311の第1メモリブロックMB1の第1メモリセルC1に保存されたデータを増幅する役割をする。
【0035】
本発明の一実施形態による半導体装置310を例にして説明したが、本発明の異なる実施形態による半導体装置320も、ビットラインセンスアンプ410が制御チップ323に備わっているという点を除き、複数個のメモリチップ321、322との連結関係は本発明の一実施形態による半導体装置310と同一である。したがって、本発明の異なる実施形態による半導体装置320のビットラインセンスアンプ410と複数個のメモリチップ321、322との連結関係に関する詳細な説明は省略する。
【0036】
次に、本発明の一実施形態による半導体装置310のサブワードラインドライバ420に関してさらに詳しく説明する。
【0037】
図6は本発明の一実施形態による半導体装置のサブワードラインドライバと複数個のメモリチップとの連結関係を示す図である。
【0038】
図6を参照すると、複数個のメモリチップ311、312のうち、第2メモリチップ312が備えるサブワードラインドライバ420は、第2メモリチップ312の第1メモリブロックMB1の第1メモリセルC1と第2メモリセルC2との間に備わる。
【0039】
このように、サブワードラインドライバ420の一側には、第2メモリチップ312の第1メモリブロックMB1の第1メモリセルC1に配列された第1ワードラインWL1と第1メモリチップ311の第1メモリブロックMB1の第1メモリセルC1に配列された第1ワードラインWL1とが連結される。また、サブワードラインドライバ420の他側には、第2メモリチップ312の第1メモリブロックMB1の第2メモリセルC1に配列された第1ワードラインWL1と第1メモリチップ311の第1メモリブロックMB1の第2メモリセルC2に配列された第1ワードラインWL1とが連結される。前述した一側は第1メモリブロックMB1の上部であってもよく、前述した他側は第1メモリブロックMB1の下部であってもよい。
【0040】
このような、サブワードラインドライバ420は、メイン駆動部(Main Driver:MD)421とメイン駆動部421を中心に、第2メモリチップ312の第1メモリブロックMB1の第1メモリセルC1と隣接するように配置される第1チップ選択スイッチ(Chip Selection Switch1:CSS1)422と、メイン駆動部(Main Driver:MD)421を中心に第2メモリチップ312の第1メモリブロックMB1の第2メモリセルC2と隣接するように配置される第2チップ選択スイッチ(Chip Selection Switch2:CSS2)423とを含む。
【0041】
各複数のメモリセルとの連結関係をみると、第1チップ選択スイッチ422には、第2メモリチップ312の第1メモリブロックMB1の第1メモリセルC1に配列された第1ワードラインWL1と第1メモリチップ311の第1メモリブロックMB1の第1メモリセルC1に配列された第1ワードラインWL1とが連結される。
【0042】
一方、第2チップ選択スイッチ423には、第2メモリチップ312の第1メモリブロックMB1の第2メモリセルC2に配列された第1ワードラインWL1と第1メモリチップ311の第1メモリブロックMB1の第2メモリセルC2に配列された第1ワードラインWL1とが連結される。
【0043】
また、サブワードラインドライバ420は、第1メモリチップ311及び第2メモリチップ312の第1メモリブロックMB1の第2メモリセルC2に配列される第1ワードラインWL1と連結される第1サブワードラインドライバ420aが前記第2メモリセルC2を基準に第1側に配置されると、第1メモリチップ311及び第2メモリチップ312の第2メモリブロックMB2の第2メモリセルC2に配列される第2ワードラインWL2が配列される第2サブワードラインドライバ420bは前記第2メモリセルC2を基準に第2側に配列される。第1側は左側であってもよく、第2側は右側であってもよい。このようにしているのは、複数個が積層されたメモリチップ311、312の複数個のワードラインと連結しなければならないために空間確保するためである。
【0044】
このようなサブワードラインドライバ420の駆動特性をさらに詳しく説明すると次のようである。
【0045】
図7は本発明の一実施形態による半導体装置のサブワードラインドライバの構造を表す図である。
【0046】
図7を参照すると、本発明の一実施形態による半導体装置310のサブワードラインドライバ420は、前述したようにメイン駆動部421と第1チップ選択スイッチ422とを含む。ここでは、第1チップ選択スイッチ422だけを図示したが、第2チップ選択スイッチ423の回路構成は、第1チップ選択スイッチ422と同一である。
【0047】
メイン駆動部421は、反転メインワードライン信号MWLBに応答して第1ノードn1をプルアップ駆動するPMOSトランジスタP1と、第1ノードn1と接地電圧VSSとの間に連結されて反転メインワードライン信号MWLBに応答して第1ノードn1をプルダウン駆動するNMOSトランジスターN1とを含む。このような、メイン駆動部421は、制御回路から入力されるサブワードライン選択信号FXを電源信号として受信して駆動する。このように入力されたサブワードライン選択信号FXと反転メインワードライン信号MWLBとが受信されるメイン駆動部421は、選択されたサブワードラインをアクティブするためのサブワードライン出力信号SWOを出力する。
【0048】
第1チップ選択スイッチ422は、メイン駆動部421の第1ノードn1から出力される出力信号SWOと制御回路から第1チップ選択信号CSS1_Sの入力可否によってターンオンされる第1PMOSトランジスターPT1と、反転サブワードライン選択信号FXBに応答して第3ノードn3をプルダウンさせる第1NMOSトランジスターNT1と、メイン駆動部421の第1ノードn1から出力される出力信号SWOと制御回路から第2チップ選択信号CSS2_Sの入力可否によってターンオンされる第2PMOSトランジスターPT2と、第4ノードn4と接地電圧VSSとの間に連結されて反転サブワードライン選択信号FXBに応答して第4ノードn4をプルダウンさせる第2NMOSトランジスターNT2とを含む。このような第1チップ選択スイッチ422は、メイン駆動部421から出力される出力信号SWOと制御回路から第1チップ選択信号CSS1_Sが入力されるのか、第2チップ選択信号CSS2_Sが入力されるかによって、選択された該当チップの該当ワードラインが駆動されるようにする。
【0049】
以上で説明したように、本発明の実施形態による半導体装置は、複数個のメモリチップが積層された構造である一つのメモリチップまたはある一つの制御チップにだけ、ビットラインセンスアンプ410とサブワードラインドライバ420とが位置されるようにすることによって、ビットラインとワードラインとの制御が容易になるようにする。これにより、データライン数を減少させることができ、半導体装置の集積度を向上させることができるだけでなく信頼性を向上させることができるようになる。
【0050】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記載した実施形態は、あらゆる面で例示的なものであり、限定的なものではないと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解されるべきである。
【符号の説明】
【0051】
311,321 第1メモリチップ
312,322 第2メモリチップ
323 制御チップ
410 ビットラインセンスアンプ
420 サブワードラインドライバ
421 メイン駆動部
422 第1チップ選択スイッチ
423 第2チップ選択スイッチ
430 Y−デコーダ
440 X−デコーダ
450 制御回路

【特許請求の範囲】
【請求項1】
積層された複数個のメモリチップを具備し、それぞれのメモリチップが複数個のメモリブロックを含み、それぞれのメモリブロックがビットラインとワードラインを通してデータアクセスが可能なメモリセルを含む半導体装置であって、
前記複数個のメモリチップの各々に配列された複数のビットラインと連結され、前記複数のビットラインのうちアクティブになるメモリチップのビットラインをイネーブルさせ、前記複数個のメモリチップのうちのいずれか1つに備わる複数個のビットラインセンスアンプと、
前記複数個のメモリチップの各々に配列された複数のワードラインと連結され、前記複数のワードラインのうちアクティブになるメモリチップのワードラインをイネーブルさせ、前記複数個のメモリチップうちのいずれか一つに備わる複数個のサブワードラインドライバとを含む半導体装置。
【請求項2】
前記複数個のビットラインセンスアンプは、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、第1メモリブロックの第1メモリセルに配列される第1ビットラインと連結される第1ビットラインセンスアンプと、
前記第1メモリブロックの第2メモリセルに配列される第2ビットラインと連結される第2ビットラインセンスアンプとを含み、
前記第1ビットラインセンスアンプが前記第1メモリブロックの一側に位置し、前記第2ビットラインセンスアンプが前記第1メモリブロックの他側に位置する請求項1に記載の半導体装置。
【請求項3】
前記複数個のサブワードラインドライバが、
前記第1メモリブロックの第1メモリセルに配列される第1ワードラインと連結される第1サブワードラインドライバと、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、第2メモリブロックの第1メモリセルに配列される第2ワードラインと連結される第2サブワードラインドライバとを含み、
前記第1サブワードラインドライバが前記第1メモリブロックの前記第1メモリセルの第1側に位置し、前記第2サブワードラインドライバが前記第2メモリブロックの前記第1メモリセルの第2側に位置する請求項2に記載の半導体装置。
【請求項4】
前記第1サブワードラインドライバが、
前記複数個のメモリチップうちいずれか一つの第1メモリブロックの前記第1メモリセルと、前記第1メモリブロックの第2メモリセルとの間に位置する請求項3に記載の半導体装置。
【請求項5】
前記複数個のサブワードラインドライバが、
反転メインワードライン信号とサブワードライン選択信号とを受信して前記複数のワードラインのうち、いずれか一つのワードラインをアクティブさせるためのワードライン出力信号を出力するメイン駆動部と、
前記メイン駆動部から出力されるワードライン出力信号とチップ選択信号とを受信して選択されたメモリチップの該当ワードラインをアクティブさせるためのチップ選択スイッチとを含む請求項3に記載の半導体装置。
【請求項6】
前記チップ選択スイッチが、
前記第1メモリブロックの第1メモリセルに配列される第1ワードラインと連結される第1チップ選択スイッチと、
前記第1メモリブロックの第2メモリセルに配列される第1ワードラインと連結される第2チップ選択スイッチとを含む請求項5に記載の半導体装置。
【請求項7】
複数個のメモリチップが積層された半導体装置において、
複数のビットラインと複数のワードラインとが配列され、前記複数のビットラインと前記複数のワードラインとの交差点に形成される複数個のメモリセルを含む複数個のメモリブロックに配列される2つ以上のメモリチップと、
前記2つ以上のメモリチップの各々に配列される複数のビットラインと連結される複数個のビットラインセンスアンプと、前記複数個のメモリチップの各々に配列された複数のワードラインと連結される複数個のサブワードラインドライバを含む制御チップと、
を含む半導体装置。
【請求項8】
前記複数個のビットラインセンスアンプは、前記複数個のメモリチップの各々に配列された複数のビットラインと連結され、前記複数個のビットラインのうちアクティブになるメモリチップのビットラインをイネーブルさせ、
前記複数個のサブワードラインドライバは、前記複数個のメモリチップの各々に配列された複数のワードラインと連結され、前記複数個のワードラインのうちアクティブになるメモリチップのワードラインをイネーブルさせる請求項7に記載の半導体装置。
【請求項9】
前記複数個のビットラインセンスアンプは、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、第1メモリブロックの第1メモリセルに配列される第1ビットラインと連結される第1ビットラインセンスアンプと、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、第1メモリブロックの第2メモリセルに配列される第2ビットラインと連結される第2ビットラインセンスアンプを含み、
前記第1ビットラインセンスアンプが前記第1メモリブロックの一側に位置し、前記第2ビットラインセンスアンプが前記第1メモリブロックの他側に位置する請求項8に記載の半導体装置。
【請求項10】
前記複数個のサブワードラインドライバが、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、前記第1メモリブロックの第1メモリセルに配列される第1ワードラインと連結される第1サブワードラインドライバと、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、第2メモリブロックの第1メモリセルに配列される第2ワードラインと連結される第2サブワードラインドライバとを含み、
前記第1サブワードラインドライバが前記第1メモリブロックの前記第1メモリセルの第1側に位置し、前記第2サブワードラインドライバが前記第2メモリブロックの前記第1メモリセルの第2側に位置する請求項9に記載の半導体装置。
【請求項11】
前記第1サブワードラインドライバが、
前記複数個のメモリチップのうちいずれか一つの第1メモリブロックの前記第1メモリセルと、前記第1メモリブロックの第2メモリセルとの間に位置する請求項10に記載の半導体装置。
【請求項12】
前記複数個のサブワードラインドライバが、
反転メインワードライン信号とサブワードライン選択信号とを受信して前記複数のワードラインのうち、いずれか一つのワードラインをアクティブさせるためのワードライン出力信号を出力するメイン駆動部と、
前記メイン駆動部から出力されるワードライン出力信号とチップ選択信号とを受信して選択されたメモリチップの該当ワードラインをアクティブさせるためのチップ選択スイッチとを含む請求項10に記載の半導体装置。
【請求項13】
前記チップ選択スイッチが、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、前記第1メモリブロックの第1メモリセルに配列される第1ワードラインと連結される第1チップ選択スイッチと、
前記複数個のメモリチップの各々に配列される前記複数個のメモリブロックのうち、前記第1メモリブロックの第2メモリセルに配列される第1ワードラインと連結される第2チップ選択スイッチとを含む請求項12に記載の半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【公開番号】特開2013−114739(P2013−114739A)
【公開日】平成25年6月10日(2013.6.10)
【国際特許分類】
【出願番号】特願2012−225728(P2012−225728)
【出願日】平成24年10月11日(2012.10.11)
【出願人】(310024033)エスケーハイニックス株式会社 (122)
【氏名又は名称原語表記】SK hynix Inc.
【住所又は居所原語表記】2091, Gyeongchung−daero,Bubal−eub,Icheon−si,Gyeonggi−do,Korea
【Fターム(参考)】