半導体装置
【課題】オフ電流を低減した優れた特性を有する薄膜トランジスタを作製する。
【解決手段】ｐ型の逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜側から、微結晶半導体領域、非晶質半導体領域、及び不純物半導体領域が積層される半導体膜と、一対の配線とが接する領域が、ゲート絶縁膜を介してゲート電極と重畳し、一対の配線の仕事関数と、微結晶半導体領域を構成する微結晶半導体の電子親和力の差である電子のショットキーバリアφＢｎは０．６５ｅＶ以上である。
【解決手段】ｐ型の逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜側から、微結晶半導体領域、非晶質半導体領域、及び不純物半導体領域が積層される半導体膜と、一対の配線とが接する領域が、ゲート絶縁膜を介してゲート電極と重畳し、一対の配線の仕事関数と、微結晶半導体領域を構成する微結晶半導体の電子親和力の差である電子のショットキーバリアφＢｎは０．６５ｅＶ以上である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその作製方法、並びに表示装置に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体膜を用いてチャネル領域が形成される薄膜トランジスタが知られている。薄膜トランジスタのチャネル領域に用いられる半導体膜に、非晶質シリコン、微結晶シリコン、または多結晶シリコンを用いる技術がある。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【０００３】
また、大型のテレビジョン装置を量産高く作製するため、画素のスイッチングトランジスタとして逆スタガ型の薄膜トランジスタを用いた技術が開示されている（特許文献１参照。）。また、高精細な（画素数の多い）液晶表示装置（例えば、フルハイビジョン（ＦＨＤ）、２ｋ×４ｋ、４ｋ×８ｋ等）を作製するためには、オン電流の高い薄膜トランジスタが必要である。そこで、画素のスイッチングトランジスタとして、非晶質半導体膜をチャネル領域に有する薄膜トランジスタよりオン電流の高い、微結晶半導体膜をチャネル領域に有する薄膜トランジスタが注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２１５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、微結晶シリコン膜を用いてチャネル領域が形成される薄膜トランジスタは、非晶質シリコン膜でチャネル領域が形成される薄膜トランジスタと比較して、オン電流及び電界効果移動度は向上するものオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
【０００６】
また、微結晶シリコン膜に光が照射されると、光リーク電流が発生する。このため、逆スタガ型の薄膜トランジスタにおいては、バックライトが微結晶シリコン膜に照射されないように、ゲート電極に遮光機能を設け、上面形状において、ゲート電極から微結晶シリコン膜がはみ出ず、重畳する位置関係とすることが好ましい。
【０００７】
しかしながら、ｐ型の薄膜トランジスタがオフ状態の際に、微結晶シリコン膜とソース電極またはドレイン電極とが接する領域であって、ゲート電極と重畳する領域においては、ドレイン電極から微結晶シリコン膜に電子が注入され、オフ電流が上昇するという問題がある。
【０００８】
そこで、本発明の一態様は、オフ電流を低減した優れた特性を有する薄膜トランジスタを作製することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ｐ型の逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜側から、微結晶半導体領域、非晶質半導体領域、及び不純物半導体領域が積層される半導体膜と、一対の配線とが接する領域が、ゲート絶縁膜を介してゲート電極と重畳し、一対の配線の仕事関数と、微結晶半導体領域を構成する微結晶半導体の電子親和力の差である電子のショットキーバリアφＢｎは０．６５ｅＶ以上であることを特徴とする。
【００１０】
本発明の一態様は、ｐ型の逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜側から、微結晶半導体領域、非晶質半導体領域、及び不純物半導体領域が積層される半導体膜と、一対の配線とが接する領域が、ゲート絶縁膜を介してゲート電極と重畳し、一対の配線の仕事関数φＭが４．３０ｅＶ以上、好ましくは４．３０ｅＶ以上５．０５ｅＶ以下、更に好ましくは４．４０ｅＶ以上４．９０ｅＶ以下であることを特徴とする。
【００１１】
なお、ｐ型のスタガ型の薄膜トランジスタにおいて、上記半導体膜は、ゲート絶縁膜に接する微結晶半導体領域と、当該微結晶半導体領域に接する一対の非晶質半導体領域と、当該非晶質半導体領域に接する一対の不純物半導体領域とが順に積層される。
【００１２】
また、一対の配線は、タンタル、モリブデン、銅、タングステン、ニッケル、クロム、酸化タングステン、酸化モリブデン、窒化タンタル、窒化チタン、窒化タングステン、窒化モリブデン、アルミニウム−亜鉛酸化物（ＡＺＯと示す。）、インジウムースズ酸化物（ＩＴＯと示す。）、酸化シリコンを含むインジウム−スズ酸化物等のいずれか一以上を有する。また、一対の配線が積層構造の場合、半導体膜に接する側が、上記材料の一で形成されていればよい。
【発明の効果】
【００１３】
本発明の一態様を適用することで、オフ電流が低く優れた電気特性を有する半導体装置を作製することができる。また、電気特性が優れた半導体装置を、生産性高く作製することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態に係る半導体装置を説明する断面図及びバンド図である。
【図２】薄膜トランジスタの電流電圧特性を説明する図である。
【図３】半導体膜の電子密度分布を説明する図である。
【図４】薄膜トランジスタの配線及び微結晶半導体のショットキーバリアとオフ電流の関係を説明する図である。
【図５】本発明の一実施の形態に係る半導体装置を説明する断面図である。
【図６】薄膜トランジスタの電流電圧特性を説明する図である。
【図７】半導体膜の電子密度分布を説明する図である。
【図８】薄膜トランジスタの配線及び微結晶半導体のショットキーバリアとオフ電流の関係を説明する図である。
【図９】本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。
【図１０】本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。
【図１１】本発明の一実施の形態に係る半導体装置の作製方法を説明する上面図である。
【図１２】本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。
【図１３】本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。
【図１４】電子書籍の一例を示す斜視図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００１６】
（実施の形態１）
本実施の形態では、ｐ型の薄膜トランジスタにおいて、オフ電流が低く、電気特性に優れた薄膜トランジスタについて説明する。
【００１７】
図１（Ａ）は、本実施の形態に示す薄膜トランジスタの断面図を示す。
【００１８】
図１（Ａ）に示す薄膜トランジスタは、基板１０１上に、ゲート電極１０３（第１のゲート電極ともいう。）と、半導体膜１３６と、ゲート電極１０３及び半導体膜１３６の間に設けられるゲート絶縁膜１０５（第１のゲート絶縁膜ともいう。）と、半導体膜１３６に接する一対の配線１２９ａ、１２９ｂとを有する。半導体膜１３６は、微結晶半導体領域１３５、一対の非晶質半導体領域１３４ａ、１３４ｂ、及び一対の不純物半導体領域１３３ａ、１３３ｂが、ゲート絶縁膜１０５側から順に積層される。また、不純物半導体領域１３３ａ、１３３ｂは、ｐ型を呈する。
【００１９】
また、ゲート絶縁膜１０５、半導体膜１３６、配線１２９ａ、１２９ｂを覆う絶縁膜１３７（第２のゲート絶縁膜ともいう。）を有してもよい。また、絶縁膜１３７上にバックゲート電極１３９（第２のゲート電極ともいう。）及び画素電極１４１を有してもよい。
【００２０】
本実施の形態に示す薄膜トランジスタは、半導体膜１３６の全てがゲート電極１０３と重畳している。即ち、平面形状において、半導体膜１３６の端部がゲート電極１０３の端部より内側に位置する。このため、基板１０１側からバックライトが薄膜トランジスタに照射されても、ゲート電極１０３が当該光を遮光するため、半導体膜１３６に光が入射されず、薄膜トランジスタの光リーク電流を低減することができる。
【００２１】
しかしながら、当該構造の薄膜トランジスタにおいては、オフ状態において、半導体膜１３６及び一対の配線１２９ａ、１２９ｂが接する領域での電子の注入により、リーク電流（オフ電流）が上昇してしまう。ここで、ｐ型の薄膜トランジスタにおいて、オフ電流の流れる原理について、図１（Ｂ）を用いて説明する。
【００２２】
図１（Ｂ）は、図１（Ａ）に示す薄膜トランジスタの一部を拡大した図である。なお、図１（Ｂ）においては、ハッチングパターンを省略している。以下、配線１２９ａをソース、配線１２９ｂをドレインとして説明する。
【００２３】
図１（Ｂ）において、微結晶半導体領域１３５及び配線１２９ｂが接する領域１３１が存在する。薄膜トランジスタはｐ型であるため、薄膜トランジスタがオフ状態となる電圧（しきい値電圧より高い電圧）がゲート電極１０３に印加されると、領域１３１において、ドレインである配線１２９ｂから微結晶半導体領域１３５に電子が注入される。この結果、配線１２９ｂから微結晶半導体領域１３５を介して配線１２９ａに流れる電流Ｉ＿１と、配線１２９ｂから微結晶半導体領域１３５、非晶質半導体領域１３４ａ、及び不純物半導体領域１３３ａを介して配線１２９ａに流れる電流Ｉ＿２とが発生する。なお、電流Ｉ＿２は、配線１２９ｂから微結晶半導体領域１３５に注入された電子と、不純物半導体領域１３３ａから非晶質半導体領域１３４ａ及び微結晶半導体領域１３５に注入された正孔が再結合して流れる電流である。
【００２４】
ここで、微結晶半導体領域１３５の代表例である微結晶シリコン１３５ａと、配線１２９ｂとが接する領域のエネルギーバンド図を図１（Ｃ）に示す。
【００２５】
図１（Ｃ）は、平衡状態の微結晶シリコン１３５ａ及び配線１２９ｂのエネルギーバンド図である。微結晶シリコン１３５ａにおいて、χは微結晶シリコンの電子親和力（真空準位と、微結晶シリコン１３５ａの伝導帯下端Ｅｃとの間のポテンシャル差）を示し、Ｅｇは、微結晶シリコン１３５ａの禁制帯幅（伝導帯下端Ｅｃと、価電子帯上端Ｅｖとの間のポテンシャル差）を示す。なお、薄膜トランジスタはｐ型であるため、微結晶シリコン１３５ａのフェルミ準位Ｅｆは、真性フェルミ準位Ｅｉと価電子帯Ｅｖの上端との間に位置する。なお、微結晶シリコン１３５ａのフェルミ準位はアクセプター濃度が高い程、即ち、よりｐ型である程、価電子帯Ｅｖの上端に近づく。また、配線１２９ｂにおいて、φＭは配線１２９ｂの材料の仕事関数を示す。
【００２６】
図１（Ｄ）に示すように、微結晶シリコン１３５ａ及び配線１２９ｂを接合すると（但し、ゲート電圧Ｖｇ、及びソースドレイン電圧Ｖｄｓは０Ｖ）、微結晶シリコン１３５ａ及び配線１２９ｂが接する領域において、微結晶シリコン１３５ａのフェルミ準位Ｅｆと、配線１２９ｂのフェルミ準位Ｅｆｍが一致する。φＢｎは、微結晶シリコン１３５ａ及び配線１２９ｂが接する領域での障壁（ショットキーバリア）を示す。ショットキーバリアは数式１で表される。
【００２７】
【数１】
【００２８】
ショットキーバリアφＢｎが大きければ大きい程、配線１２９ｂから微結晶シリコン１３５ａに電子が注入されにくく、オフ電流が流れにくい。このため、ショットキーバリアφＢｎを０．６５ｅＶ以上とすることで、ｐ型の薄膜トランジスタのオフ電流を低減することができる。
【００２９】
微結晶半導体領域の電子親和力χは３．５５ｅＶ以上３．７５ｅＶ以下である。微結晶半導体領域の電子親和力χが３．６５ｅＶのとき、配線１２９ｂの材料の仕事関数φＭを、４．３ｅＶ以上とすることで、ショットキーバリアφｂｎが大きくなり、０．６５Ｖ以上となるため、ｐ型の薄膜トランジスタのオフ電流を低減することができる。
【００３０】
ｐ型の薄膜トランジスタにおいて、オフ電流を低減することが可能な配線１２９ａ、１２９ｂの材料としては、タンタル、モリブデン、銅、タングステン、ニッケル、クロム、酸化タングステン、酸化モリブデン、窒化タンタル、窒化チタン、窒化タングステン、窒化モリブデン、アルミニウム−亜鉛酸化物（ＡＺＯと示す。）、インジウムースズ酸化物（ＩＴＯと示す。）、酸化シリコンを含むインジウム−スズ酸化物等がある。これらの仕事関数φＭを表１に示す。なお、配線１２９ａ、１２９ｂは、これらの材料に限定されず、仕事関数φＭが４．３０ｅＶ以上である材料を適宜用いることができる。
【００３１】
【表１】
【００３２】
表１に示す材料の仕事関数φＭは、ＵＰＳ法（紫外線光電子分光法）、光電子分光法（ＰＥＳ）、電場電子放出法等で得られる。なお、配線１２９ａ、１２９ｂは、積層構造とすることが可能であり、この場合は、表１に示す材料で形成される膜を半導体膜１３６側に設ければよく、表１の他の材料との積層構造することができる。
【００３３】
ここで、ｐ型の薄膜トランジスタの特性と、配線の材料の仕事関数φＭの関係について、計算機を用いて検証した結果について説明する。具体的には、配線の材料の仕事関数φＭと薄膜トランジスタの電流電圧特性について比較した。なお、計算には、デバイスシミュレーションソフトＡｔｌａｓ（Ｓｉｌｖａｃｏ Ｄａｔａ Ｓｙｓｔｅｍｓ社製）を用いた。
【００３４】
計算に用いた薄膜トランジスタの構造を図１（Ａ）に示す。
【００３５】
計算に用いた薄膜トランジスタの詳細について説明する。
【００３６】
ゲート電極１０３としては、仕事関数φＭが４．１ｅＶの導電膜を用いた。
【００３７】
ゲート絶縁膜１０５としては、厚さ３００ｎｍ、比誘電率６．８５のＳｉＮｘを用いた。
【００３８】
微結晶半導体領域１３５としては、微結晶シリコンを想定して各物性パラメータを以下に示す値を用いた。禁制帯幅Ｅｇを１．１ｅＶ、電子親和力χを３．６５ｅＶ、電子の移動度μｎを０．１ｃｍ２／Ｖｓ、正孔の移動度μｐを０．７ｃｍ２／Ｖｓ、アクセプター濃度Ｎａを１×１０１５ｃｍ−３とした。なお、アクセプター濃度Ｎａは濃度が低いため、実際のプロセス工程ではアクセプターを添加しなくともよい。また、微結晶半導体領域１３５の側面とゲート絶縁膜１０５の間でなす角度を４５度とした。また、微結晶半導体領域１３５において、非晶質半導体領域１３４ａ、１３４ｂと重畳する領域の厚さを７０ｎｍ、非晶質半導体領域１３４ａ、１３４ｂと重畳しない領域の厚さを５０ｎｍとした。
【００３９】
非晶質半導体領域１３４ａ、１３４ｂとしては、アモルファスシリコンを想定して各物性パラメータを以下に示す値を用いた。禁制帯幅Ｅｇを１．７ｅＶ、電子親和力χを３．４ｅＶ、電子の移動度μｎを１ｃｍ２／Ｖｓ、正孔の移動度μｐを０．１ｃｍ２／Ｖｓとし、厚さを８０ｎｍとした。
【００４０】
不純物半導体領域１３３ａ、１３３ｂとしては、アクセプター濃度Ｎａを６×１０１６ｃｍ−３、厚さを５０ｎｍとし、ボロンを含むアモルファスシリコンを想定した。
【００４１】
配線１２９ａ、１２９ｂとしては、仕事関数φＭが３．８〜４．５ｅＶの材料を用いた。
【００４２】
チャネル長方向の微結晶半導体領域１３５の長さを１９．５μｍとし、チャネル長を３．３μｍ、チャネル幅を２０μｍとした。
【００４３】
また、ゲート絶縁膜１０５及び微結晶半導体領域１３５の界面に、欠陥準位を仮定した。また、Ｂａｎｄ ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ Ｍｏｄｅｌ（ＢＢＴ Ｍｏｄｅｌ）を仮定した。ＢＢＴ Ｍｏｄｅｌにおいて、数式２に示すトンネル電流の発生率ＧＢＢＴを用いた。
【００４４】
【数２】
【００４５】
なお、数式２において、Ｅは電界強度である。微結晶シリコンに対しては、Ａ＝２×１０１３、Ｂ＝２×１０６、γ＝１．５を用いた。また、アモルファスシリコンに対しては、Ａ＝１×１０１０、Ｂ＝３×１０６、γ＝１．５を用いた。
【００４６】
また、計算の都合上、配線１２９ｂ及び半導体膜１３６をショットキー接合と仮定した。また、配線１２９ａ及び半導体膜１３６をオーミック接合と仮定した。
【００４７】
このときの薄膜トランジスタの電流電圧特性を図２に示す。太曲線は配線１２９ｂの仕事関数φＭが４．３ｅＶ〜４．６ｅＶの電流電圧特性であり、細曲線は配線１２９ｂの仕事関数φＭが３．９ｅＶ〜４．２ｅＶの電流電圧特性である。配線１２９ｂの仕事関数φＭが４．３ｅＶ以上では、ゲート電圧Ｖｇが１０Ｖのとき、オフ電流が１×１０−１２Ａより低い。一方、配線１２９ｂの仕事関数φＭが４．３ｅＶより低くなると、ゲート電圧Ｖｇが１０Ｖのときのオフ電流が１×１０−１２Ａ以上であるため、オフ状態において、リーク電流が上昇している。
【００４８】
また、半導体膜の電子密度分布を図３に示す。なお、ゲート電圧Ｖｇを１０Ｖ、ソースドレイン電圧（Ｖｄｓ）を−３Ｖとした。
【００４９】
図３（Ａ）は、配線１２９ｂの仕事関数φＭを４．０ｅＶ、図３（Ｂ）は、配線１２９ｂの仕事関数φＭを４．３ｅＶとしたときの、半導体膜における電子密度分布である。なお、等高線上またはその近傍に電子密度の値を示す。
【００５０】
図３から、配線１２９ｂの仕事関数φＭが４．０ｅＶのときと比較して、４．３ｅＶでは、微結晶半導体領域及び配線が接する領域１３１での電子密度が低い。
【００５１】
次に、室温（２７℃）の時の、配線１２９ｂ及び微結晶シリコン１３５ａのショットキーバリアとオフ電流について、図４に示す。
【００５２】
図４において、横軸はショットキーバリアφＢｎであり、縦軸はゲート電圧Ｖｇが（Ｖｔｈ＋１０）Ｖのときのオフ電流である。また、微結晶シリコンの電子親和力χが３．５５ｅＶ、３．６５ｅＶ、３．７５ｅＶにおける、ショットキーバリア及びオフ電流の関係を示す。
【００５３】
図４から、ショットキーバリアφＢｎが０．６５ｅＶ以上において、オフ電流が１×１０−１２Ａより低いことがわかる。
【００５４】
以上のことから、ｐ型の薄膜トランジスタにおいて、微結晶半導体領域の電子親和力χが３．６５ｅＶのとき、仕事関数φＭを４．３０ｅＶ以上、好ましくは４．４０ｅＶ以上とすることで、配線から微結晶半導体領域への電子注入を低減し、薄膜トランジスタのオフ電流を低減することができる。また、ショットキーバリアφＢｎを０．６５ｅＶ以上とすることで、ｐ型の薄膜トランジスタのオフ電流を低減することができる。
【００５５】
次に、オフ電流を低減できるより好ましい配線の仕事関数φＭの範囲について説明する。
【００５６】
配線の仕事関数φＭが高くなると、ゲート電極１０３にオフ状態となる電圧（しきい値電圧より高い電圧）が印加された状態において、半導体膜の価電子帯及び伝導帯がより急峻な曲線となる。そのため、微結晶半導体領域から不純物半導体領域における電界が強くなる。この結果、図５に示すように、図１（Ｂ）と同様に電流Ｉ＿１及びＩ＿２が流れると共に、不純物半導体領域１３３ｂの正孔と、非晶質半導体領域１３４ａ、１３４ｂの間でトンネル電流Ｉ＿３が発生し、非晶質半導体領域１３４ｂの電子密度が増加する。このため、オフ電流がさらに上昇する。
【００５７】
微結晶半導体領域の電子親和力χが３．６５ｅＶのとき、配線１２９ｂの仕事関数φＭを、５．０５ｅＶ以下、更に好ましくは４．９ｅＶとすることで、ｐ型の薄膜トランジスタのオフ電流の増加を防ぐことができる。即ち、配線１２９ｂの仕事関数φＭを、４．３０ｅＶ以上５．０５ｅＶ以下、更に好ましくは４．４０ｅＶ以上４．９０ｅＶとすることで、ｐ型の薄膜トランジスタのオフ電流を低減することができる。
【００５８】
ここで、上記計算機を用いた検証と同様に、デバイスシミュレーションソフトＡｔｌａｓ（Ｓｉｌｖａｃｏ Ｄａｔａ Ｓｙｓｔｅｍｓ社製）を用いて、ｐ型の薄膜トランジスタの特性と、配線の材料の仕事関数φＭの関係について、計算機を用いて検証した結果について説明する。
【００５９】
計算に用いた薄膜トランジスタの構造及び条件は、上記検証と同様とし、且つ、配線１２９ｂとして、仕事関数φＭが４．７〜５．４ｅＶの材料を用いて計算を行った。このときの薄膜トランジスタの電流電圧特性を図６に示す。太曲線は配線１２９ｂの仕事関数φＭが４．７ｅＶ〜５．０ｅＶの電流電圧特性であり、細曲線は配線１２９ｂの仕事関数φＭが５．１ｅＶ〜５．４ｅＶの電流電圧特性である。
【００６０】
配線１２９ｂの仕事関数φＭが５．０ｅＶ以下では、Ｖｇが１０Ｖのとき、オフ電流が１×１０−１２Ａより低い。一方、配線１２９ｂの仕事関数φＭが５．０ｅＶより高くなると、Ｖｇが１０Ｖのときオフ電流が１×１０−１２Ａ以上であるため、オフ状態において、リーク電流が上昇している。
【００６１】
また、半導体膜の電子密度分布を図７に示す。なお、ゲート電圧Ｖｇを１０Ｖ、ソースドレイン電圧（Ｖｄｓ）を−３Ｖとした。
【００６２】
図７（Ａ）は、配線１２９ｂの仕事関数φＭを５．０ｅＶ、図７（Ｂ）は、配線１２９ｂを仕事関数φＭが５．３ｅＶとしたときの、半導体膜における電子密度分布である。なお、等高線上またはその近傍に電子密度の値を示す。
【００６３】
図７から、配線１２９ｂの仕事関数φＭが５．０ｅＶでは、非晶質半導体領域１３４ｂにおける電子密度は低い。一方、配線１２９ｂの仕事関数φＭが５．３ｅＶでは、非晶質半導体領域１３４ｂにおける電子密度が高い。これは、非晶質半導体領域１３４ｂでトンネル電流が発生したためである。
【００６４】
また、室温（２７℃）の時の、配線１２９ｂの仕事関数φＭとオフ電流について、図８に示す。
【００６５】
図８において、横軸は仕事関数、縦軸はゲート電圧Ｖｇが（Ｖｔｈ＋１０）Ｖのときのオフ電流である。また、微結晶シリコンの電子親和力χが３．６５ｅＶにおける、仕事関数及びオフ電流の関係を示す。
【００６６】
図８から、仕事関数φＭが５．０５ｅＶ以下において、オフ電流が１×１０−１２Ａより低いことがわかる。
【００６７】
以上のことから、配線１２９ｂの仕事関数φＭを５．０５ｅＶ以下とすることで、ｐ型の薄膜トランジスタのオフ電流の増加を防ぐことができる。
【００６８】
ｐ型の薄膜トランジスタにおいて、微結晶半導体領域の電子親和力χが３．６５ｅＶのとき、仕事関数φＭを４．３０ｅＶ以上、好ましくは４．３０ｅＶ以上５．０５ｅＶ以下、更に好ましくは４．４０ｅＶ以上４．９０ｅＶ以下とすることで、配線から微結晶半導体領域への電子注入を低減し、薄膜トランジスタのオフ電流を低減することができる。また、ショットキーバリアφＢｎを０．６５ｅＶ以上とすることで、ｐ型の薄膜トランジスタのオフ電流を低減することができる。
【００６９】
ここで、図１（Ａ）に示す薄膜トランジスタの各構成について、以下に説明する。
【００７０】
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス等の金属基板を用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基板１０１のサイズに限定はなく、例えばフラットパネルディスプレイの分野でよく使われる第３世代〜第１０世代のガラス基板を用いることができる。
【００７１】
ゲート電極１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、Ａｇ−Ｐｄ−Ｃｕ合金、Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金などを用いてもよい。
【００７２】
例えば、ゲート電極１０３の二層の積層構造としては、アルミニウム膜上にモリブデン膜を積層した二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン膜とを積層した二層構造、酸素を含む銅−マグネシウム合金膜と銅膜とを積層した二層構造、酸素を含む銅−マンガン合金膜と銅膜とを積層した二層構造、銅−マンガン合金膜と銅膜とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン膜または窒化タングステン膜と、アルミニウムとシリコンの合金膜またはアルミニウムとチタンの合金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とすることが好ましい。電気的抵抗が低い膜上にバリア膜として機能する金属膜が積層されることで、電気的抵抗を低くでき、且つ金属膜から半導体膜への金属元素の拡散を防止することができる。
【００７３】
ゲート絶縁膜１０５は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜を、単層でまたは積層して形成することができる。
【００７４】
なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００７５】
なお、ゲート絶縁膜１０５を酸化シリコンまたは酸化窒化シリコン等の酸化絶縁膜により形成することで、薄膜トランジスタの閾値電圧の変動を低減することができる。
【００７６】
半導体膜１３６を構成する微結晶半導体領域１３５は、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等の電子親和力χが３．５５ｅＶ以上３．７５ｅＶ以下である半導体で形成される。微結晶半導体は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体で形成される。このため、微結晶半導体は非晶質半導体領域を有する。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、混相粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の混相粒が基板表面に対して法線方向に成長している。このため、柱状または針状の混相粒の界面には、粒界が形成される場合もある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径をいう。また、混相粒とは、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子とを含む結晶粒である。
【００７７】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、アルゴン、ネオン、クリプトン、キセノンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００７８】
半導体膜１３６を構成する非晶質半導体領域１３４ａ、１３４ｂは、アモルファスシリコン、アモルファスシリコン−ゲルマニウム等で形成される。
【００７９】
半導体膜１３６を構成する不純物半導体領域１３３ａ、１３３ｂは、ｐ型を呈する半導体で形成され、代表的には、ボロンを有するアモルファスシリコン、またはボロンを有する微結晶シリコンで形成される。
【００８０】
絶縁膜１３７は、ゲート絶縁膜１０５に示す材料を適宜用いて形成することができる。
【００８１】
バックゲート電極１３９及び画素電極１４１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を用いて形成することができる。
【００８２】
また、バックゲート電極１３９及び画素電極１４１は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。バックゲート電極１３９は、シート抵抗が１００００Ω／ｓｑ以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【００８３】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロール及びチオフェンの２種以上の共重合体若しくはその誘導体等がある。
【００８４】
本実施の形態に示すｐ型の薄膜トランジスタは、微結晶半導体領域及び配線の接する領域における電子の注入を低減することが可能である。この結果、薄膜トランジスタのオフ電流を低減することができる。また、本実施の形態に示す薄膜トランジスタは逆スタガ型であるため、オフ電流が低く電気特性に優れた薄膜トランジスタを量産性高く作製することができる。
【００８５】
（実施の形態２）
本実施の形態では、本発明の一形態である半導体装置に形成される薄膜トランジスタの作製方法について、図９乃至図１１を参照して説明する。なお、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができて好ましい。本実施の形態では、ｐ型の薄膜トランジスタの作製方法について説明する。
【００８６】
なお、オン電流とは、薄膜トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｐ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
【００８７】
また、オフ電流とは、薄膜トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｐ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
【００８８】
図９（Ａ）に示すように、基板１０１上にゲート電極１０３（第１のゲート電極ともいう。）を形成する。次に、ゲート電極１０３を覆うゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５上に、微結晶半導体膜１０７、非晶質半導体膜１０９、及び不純物半導体膜１１１を形成する。
【００８９】
ゲート電極１０３は、基板１０１上に、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて、上記した材料を用いて導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極１０３と、基板１０１との密着性向上を目的として、上記の金属材料の窒化物膜を、基板１０１と、ゲート電極１０３との間に設けてもよい。ここでは、基板１０１上に導電膜を形成し、フォトリソグラフィ工程により形成したマスクを用いて、当該導電膜をエッチングして、ゲート電極１０３を形成する。
【００９０】
なお、ゲート電極１０３の側面は、テーパー形状とすることが好ましい。例えば、基板１０１及びゲート電極１０３の側面のなす角度を、２０度以上６０度以下、好ましくは３０度以上５０度以下とすることが好ましい。これは、後の工程で、ゲート電極１０３上に形成される絶縁膜、半導体膜及び配線が、ゲート電極１０３の段差箇所において切断されないようにするためである。ゲート電極１０３の側面をテーパー形状にするためには、マスクを後退させつつエッチングを行えばよい。
【００９１】
また、ゲート電極１０３を形成する工程により、ゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１０３とは別に設けてもよい。
【００９２】
ゲート絶縁膜１０５は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。プラズマＣＶＤ法によるゲート絶縁膜１０５の形成工程において、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、膜厚及び膜質の均一性を高めることができると共に、堆積速度を高めることができる。また、高周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜１０５を形成すると、ゲート絶縁膜の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
【００９３】
また、ゲート絶縁膜１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン膜を形成することで、後に形成する半導体膜の微結晶半導体領域の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００９４】
ここでは、プラズマＣＶＤ法によりゲート絶縁膜１０５を形成する。
【００９５】
微結晶半導体膜１０７は、原料ガスとして、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合する、プラズマＣＶＤ法により形成する。または、原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合し、グロー放電プラズマにより形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上６０００倍以下、好ましくは５０倍以上３０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下（０．５Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは６７Ｐａ以上１３３３２Ｐａ以下（０．５Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする条件により、微結晶半導体膜１０７を形成する。
【００９６】
このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。なお、本明細書において、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は、希釈されてない１００％のシリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量である。このため、シリコンまたはゲルマニウムを含む堆積性気体が希釈されている場合は、シリコンまたはゲルマニウムを含む堆積性気体を１００％として、水素流量を調整すればよい。
【００９７】
非晶質半導体膜１０９として、原料ガスとして、シリコンまたはゲルマニウムを含む堆積性気体を用いるプラズマＣＶＤ法により形成する。または、原料ガスとして、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合する、プラズマＣＶＤ法により形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を０．１倍以上１０倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下（０．５Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは６７Ｐａ以上１３３３２Ｐａ以下（０．５Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする条件により、非晶質半導体膜１０９を形成する。
【００９８】
このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００９９】
不純物半導体膜１１１は、プラズマＣＶＤ装置の処理室内において、シリコンを含む堆積性気体と、水素と、ジボラン（水素希釈またはシラン希釈）とを混合する、プラズマＣＶＤ法により、不純物半導体膜１１１を形成する。
【０１００】
なお、シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
【０１０１】
また、プラズマＣＶＤ法による微結晶半導体膜１０７、非晶質半導体膜１０９、及び不純物半導体膜１１１の形成工程において、グロー放電のプラズマ生成は、ゲート絶縁膜１０５で列挙した高周波電力を適宜供給することで行われる。
【０１０２】
次に、不純物半導体膜１１１上にマスクを形成した後、微結晶半導体膜１０７、非晶質半導体膜１０９、及び不純物半導体膜１１１のそれぞれ一部をエッチングして、図９（Ｂ）に示すように、微結晶半導体領域１１７ａ、非晶質半導体領域１１７ｂ、及び不純物半導体領域１１７ｃを有する半導体膜１１７を形成する。
【０１０３】
次に、図９（Ｃ）に示すように、ゲート絶縁膜１０５及び半導体膜１１７上に導電膜１２７を形成する。
【０１０４】
導電膜１２７は、配線１２９ａ、１２９ｂに列挙する材料を適宜用いて形成する。
【０１０５】
導電膜１２７は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。
【０１０６】
次に、導電膜１２７上にマスクを形成した後、該マスクを用いて導電膜１２７をエッチングしてソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂ形成する。次に、半導体膜１１７の一部をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物半導体領域１３３ａ、１３３ｂ、一対の非晶質半導体領域１３４ａ、１３４ｂ、及び凹部を有する微結晶半導体領域１３５を有する半導体膜１３６を形成する（図１０（Ａ）参照）。
【０１０７】
導電膜１２７のエッチングは、ドライエッチングまたはウェットエッチングを用いることができる。エッチング条件は、導電膜１２７をエッチングする条件を適宜用いる。ドライエッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を適宜用いることができる。
【０１０８】
なお、配線１２９ａ、１２９ｂの一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、ソース電極及びドレイン電極とは別に信号線を設けてもよい。
【０１０９】
なお、ここでは、導電膜１２７から、微結晶半導体領域１１７ａの一部までのエッチングを一度のエッチング工程で行ったが、以下に示すように、複数工程で行ってもよい。例えば、導電膜１２７上にマスクを形成し、該マスクを用いて導電膜１２７、不純物半導体領域１１７ｃ、及び非晶質半導体領域１１７ｂの一部をエッチングする。当該、エッチング工程においては、微結晶半導体領域１１７ａを露出しないように半導体膜１１７をエッチングする必要があり、少なくとも不純物半導体領域１１７ｃをエッチングする。この後、マスクを除去する。当該工程においてマスクを除去する溶液の一部が、非晶質半導体領域の表面に残存する場合がある。
【０１１０】
次に、配線１２９ａ、１２９ｂをマスクとして、非晶質半導体領域、及び微結晶半導体領域１１７ａの一部をエッチングして、図１０（Ａ）に示すように分離された一対の非晶質半導体領域１３４ａ、１３４ｂと、凹部を有する微結晶半導体領域１３５を形成する。即ち、微結晶半導体領域１３５、一対の非晶質半導体領域１３４ａ、１３４ｂ、及び一対の不純物半導体領域１３３ａ、１３３ｂを有する半導体膜１３６を形成する。
【０１１１】
上記工程のように、エッチング工程を２段階とし、１段階目のエッチングで、微結晶半導体領域が露出しない状態までエッチングし、その後マスクを除去する。当該、マスク除去の工程においては、微結晶半導体領域１１７ａが非晶質半導体領域１３２に覆われているため、微結晶半導体領域１７７ａが、残渣物と触れることがない。また、マスクを除去した後、２段階目のエッチングとして、配線１２９ａ、１２９ｂをマスクとして用いて、非晶質半導体領域１３２をエッチングして、微結晶半導体領域１３５を形成する。このため、残渣物は、バックチャネルには残存しない。
【０１１２】
以上のことから後にバックゲート電極を形成する場合、微結晶半導体領域１３５の凹部は、薄膜トランジスタのバックゲート側のチャネル領域となるため、当該領域の残渣物を除去することで、バックチャネルに残存した残渣物が原因のリーク電流が発生しないため、薄膜トランジスタのオフ電流をより低減することができる。
【０１１３】
次に、微結晶半導体領域１３５及び非晶質半導体領域１３４ａ、１３４ｂの表面にプラズマ処理、代表的には水プラズマ処理、酸素プラズマ処理、アンモニアプラズマ処理、窒素プラズマ処理、酸素及び水素の混合ガスによるプラズマ処理等を行ってもよい。
【０１１４】
ドライエッチングに続けて水プラズマ処理を行うことで、マスクの残渣を除去すると共に、微結晶半導体領域１３５の欠陥を低減することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁性を高めることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
【０１１５】
以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる。また、本実施の形態に示す構造とすることで、オフ電流が低いシングルゲート型の薄膜トランジスタを生産性高く作製することができる。
【０１１６】
次に、図１０（Ｂ）に示すように、半導体膜１３６上に絶縁膜１３７（第２のゲート絶縁膜ともいう。）を形成する。絶縁膜１３７は、ゲート絶縁膜１０５と同様に形成することができる。
【０１１７】
次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて絶縁膜１３７に開口部（図示しない。）を形成する。次に、絶縁膜１３７上にバックゲート電極１３９（第２のゲート電極ともいう。）及び画素電極１４１を形成する（図１０（Ｃ）参照）。以上の工程により、デュアルゲート型の薄膜トランジスタを作製することができる。
【０１１８】
バックゲート電極１３９及び画素電極１４１は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて、上記材料のいずれかを用いた薄膜を形成した後、フォトリソグラフィ工程によって形成したマスクを用いて上記薄膜をエッチングすることで、形成できる。また、バックゲート電極１３９及び画素電極１４１は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
【０１１９】
次に、薄膜トランジスタの上面図である図１１を用いて、バックゲート電極の形状を説明する。
【０１２０】
図１１（Ａ）に示すように、バックゲート電極１３９は、ゲート電極１０３と平行に形成することができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。また、キャリアが流れる領域、即ちチャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【０１２１】
また、図１１（Ｂ）に示すように、バックゲート電極１３９は、ゲート電極１０３に接続させることができる。即ち、ゲート絶縁膜１０５及び絶縁膜１３７に形成した開口部１５０において、ゲート電極１０３及びバックゲート電極１３９が接続する構造とすることができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とは、等しい。この結果、半導体膜において、キャリアが流れる領域、即ちチャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【０１２２】
また、図１１（Ｃ）に示すように、バックゲート電極１３９は、ゲート電極１０３と接続せず、フローティングでもよい。バックゲート電極１３９に印加せずとも、チャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【０１２３】
さらには、図１１（Ｄ）に示すように、バックゲート電極１３９は、絶縁膜１３７を介して配線１２９ａ、１２９ｂと重畳してもよい。ここでは、図１１（Ａ）に示す構造のバックゲート電極１３９を用いて示したが、図１１（Ｂ）及び図１１（Ｃ）に示すバックゲート電極１３９も同様に配線１２９ａ、１２９ｂと重畳してもよい。
【０１２４】
本実施の形態により、オフ電流の低いｐ型の逆スタガ型薄膜トランジスタを量産性高く作製することができる。
【０１２５】
（実施の形態３）
本実施の形態では、実施の形態１と比較して、オフ電流を低減しつつオン電流を高めることが可能な薄膜トランジスタの作製方法について、図１２を用いて説明する。
【０１２６】
本実施の形態では、図９（Ａ）において、微結晶半導体膜１０７、非晶質半導体膜１０９、及び不純物半導体膜１１１の代わりに、図１２に示すような半導体膜１１８を形成することを特徴とする。なお、図１２は、図９（Ａ）のゲート絶縁膜１０５から不純物半導体膜１１１の間の拡大図である。
【０１２７】
半導体膜１１８は、微結晶半導体膜１１８ａ、微結晶半導体領域１１８ｃ及び非晶質半導体領域１１８ｄを有する半導体膜１１８ｂ、並びに不純物半導体膜１１１を有する。半導体膜１１８は、微結晶半導体領域１１８ｃ及び非晶質半導体領域１１８ｄの界面が凹凸状であることを特徴とする。なお、微結晶半導体膜１１８ａ及び半導体膜１１８ｂの界面を点線で示したが、実際には当該界面は観察されない。
【０１２８】
図１２（Ａ）に示すように、半導体膜１１８ｂの微結晶半導体領域１１８ｃ及び非晶質半導体領域１１８ｄの界面は凹凸状であり、凸部はゲート絶縁膜１０５から不純物半導体膜１１１に向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、凸部の形状は、ゲート絶縁膜１０５から不純物半導体膜１１１に向かって幅が広がる凸状（逆錐形状）であってもよい。
【０１２９】
微結晶半導体領域１１８ｃが凹凸状であるため、薄膜トランジスタのオン電流を高めることができる。
【０１３０】
また、微結晶半導体膜１１８ａ及び半導体膜１１８ｂに含まれる酸素の二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって計測される濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体膜１１８ａ及び微結晶半導体領域１１８ｃの結晶性を高めることができるため好ましい。また、二次イオン質量分析法によって計測される半導体膜１１８の窒素濃度プロファイルのピーク濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
【０１３１】
非晶質半導体領域１１８ｄは、窒素を有する非晶質半導体で形成される。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いる。
【０１３２】
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体を微結晶半導体領域１１８ｃと、不純物半導体膜１１１との間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高めることが可能である。
【０１３３】
なお、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルのピークが、１．３１ｅＶ以上１．３９ｅＶ以下の範囲にある。なお、微結晶半導体、代表的には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質半導体は、微結晶半導体とは異なるものである。
【０１３４】
また、非晶質半導体領域１１８ｄの他に、微結晶半導体領域１１８ｃにも、ＮＨ基またはＮＨ２基を有してもよい。
【０１３５】
また、図１２（Ｂ）に示すように、非晶質半導体領域１１８ｄに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒１１８ｅを含ませることで、更にオン電流と電界効果移動度を高めることが可能である。
【０１３６】
ゲート絶縁膜１０５から不純物半導体膜１１１に向かって、先端が狭まる凸状（錐形状）の微結晶半導体は、微結晶半導体膜１１８ａを結晶核としつつ、結晶成長を抑制する条件で結晶成長させると共に、非晶質半導体を堆積することで、このような構造となる。
【０１３７】
半導体膜１１８ｂの作製方法の代表例としては、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合するプラズマＣＶＤ法により形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、ゲート絶縁膜１０５と同様にすることができる。
【０１３８】
このとき、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比は、実施の形態２に示す微結晶半導体膜１０７と同様の流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、微結晶半導体膜１０７の堆積条件よりも、結晶成長を抑制することができる。具体的には、半導体膜１１８ｂの堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体膜１１８ｂにおいて、微結晶半導体領域１１８ｃ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体で形成される非晶質半導体領域１１８ｄを形成することができる。
【０１３９】
ここでは、半導体膜１１８ｂの原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１１８ｃ及び非晶質半導体領域１１８ｄを有する半導体膜１１８ｂを形成したが、他の半導体膜１１８ｂの形成方法として、微結晶半導体膜１１８ａの表面に窒素を含む気体を曝して、微結晶半導体膜１１８ａの表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして、微結晶半導体領域１１８ｃ及び非晶質半導体領域１１８ｄを有する半導体膜１１８ｂを形成することができる。
【０１４０】
または、半導体膜１１８ｂとして、実施の形態１に示す微結晶半導体領域１１７ａとなる微結晶半導体膜の成膜条件を用いて第１の微結晶半導体膜領域を形成した後、上記実施の形態１に示す微結晶半導体領域１１７ａとなる微結晶半導体膜に示す流量比を満たす原料ガスに、さらに窒素を含む気体を用いる条件で第２の微結晶半導体領域及び非晶質半導体領域を形成してもよい。なお、第１の微結晶半導体領域の成膜条件において、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比を、微結晶半導体膜１１８ａと比較して低くすることで、成膜速度を高めることができる。
【０１４１】
半導体膜１１８ｂに含まれる微結晶半導体領域１１８ｃは、錐形状または逆錐形状であるため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、半導体膜１１８ｂの抵抗を下げることが可能である。また、微結晶半導体膜１１８ａと不純物半導体膜１１１との間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質半導体を有するため、トンネル電流が流れにくくなる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度を高めるとともに、オフ電流を低減することができる。
【０１４２】
（実施の形態４）
本実施の形態では、実施の形態１に示す微結晶半導体膜１０７または実施の形態３に示す微結晶半導体膜１１８ａにおいて、結晶性が高く、混相粒が密である微結晶半導体膜の作製方法について、図１３を用いて説明する。
【０１４３】
図１３（Ａ）に示すように、基板１０１上にゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５上に種結晶１５７を形成する。
【０１４４】
種結晶１５７としては、微結晶半導体、代表的には、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を用いて形成する。種結晶１５７は、複数の混相粒が分散した状態、混相粒が連続した膜の状態、または混相粒及び非晶質半導体領域が連続した膜の状態を含む。このため、種結晶１５７は、混相粒１５７ａが隣接せず、混相粒１５７ａの間に隙間１５７ｂを有するものも含む。さらに、混相粒の粒密度（面内における混相粒の存在割合）が低く、且つ混相粒の結晶性が高いことを特徴とする。
【０１４５】
種結晶１５７は、プラズマＣＶＤ装置の処理室内において、混相粒の粒密度が低く、且つ混相粒の結晶性が高くなるような第１の条件を用いて、原料ガスであるシリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合するプラズマＣＶＤ法により形成する。または、原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合するプラズマＣＶＤ法により形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下（０．５Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは６７Ｐａ以上１３３３２Ｐａ以下（０．５Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする第１の条件により、種結晶１５７を形成する。第１の条件に示すような、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を高くする条件を用いて形成することで、結晶成長が促進され、種結晶１５７に含まれる混相粒１５７ａの結晶性が高まる。即ち、種結晶１５７に含まれる混相粒１５７ａに含まれる結晶子の大きさが増大する。また、隣り合う混相粒１５７ａの間に隙間１５７ｂができ、混相粒１５７ａの粒密度が低下する。
【０１４６】
種結晶１５７を形成する際のグロー放電のプラズマの生成は、ゲート絶縁膜１０５に列挙した高周波電力を適宜印加することで行われる。また、種結晶１５７の堆積温度は、微結晶半導体膜１０７に列挙した堆積温度を適宜用いる。
【０１４７】
次に、図１３（Ｂ）に示すように、種結晶１５７上に第１の微結晶半導体膜１５９を形成する。第１の微結晶半導体膜１５９は、種結晶１５７の隙間を埋めつつ、結晶成長を促す条件で形成することを特徴とする。
【０１４８】
第１の微結晶半導体膜１５９は、プラズマＣＶＤ装置の処理室内において、第２の条件により、原料ガスであるシリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合するプラズマＣＶＤ法により形成する。または、原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合し、グロー放電プラズマにより形成する。ここでは、第２の条件を、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を１００倍以上６０００倍以下、好ましくは１００倍以上３０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする。
【０１４９】
なお、処理室内の圧力が１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）であれば、第１の条件の圧力より第２の条件の圧力が高くともよい。または、第２の条件より第１の条件の圧力が高くともよい。または、第１の条件及び第２の条件の圧力は同じであってもよい。
【０１５０】
上記第２の条件により、第１の微結晶半導体膜１５９として微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜等を形成する。
【０１５１】
第１の微結晶半導体膜１５９を形成する際のグロー放電のプラズマの生成は、ゲート絶縁膜１０５に列挙した高周波電力を適宜印加することで行われる。なお、種結晶１５７及び第１の微結晶半導体膜１５９のグロー放電のプラズマ生成は、同じ条件で行うことでスループットを向上させることができるが、異なっていてもよい。また、種結晶１５７の堆積温度は、微結晶半導体膜１０７に列挙した堆積温度を適宜用いる。
【０１５２】
第１の微結晶半導体膜１５９は、種結晶１５７の混相粒１５７ａの隙間１５７ｂを埋めつつ、結晶成長を促す第２の条件で形成される。第２の条件を上記条件とすると、処理室内の圧力が高いため、平均自由行程が短く、イオンのエネルギーが低くなり、被覆率が向上すると共に、イオンダメージが低減し、欠陥低減に寄与する。また、シリコンまたはゲルマニウムを含む堆積性気体の希釈比が高く、水素ラジカルの生成量が増加するため、非晶質半導体領域をエッチングしつつ、混相粒１５７ａに含まれる結晶子を核として結晶成長する。この結果、第１の微結晶半導体膜１５９は、非晶質半導体領域に対する結晶領域の割合が増加し、結晶性が高まる。また、堆積中の第１の微結晶半導体膜１５９の欠陥低減に寄与する。
【０１５３】
第１の微結晶半導体膜１５９は、種結晶１５７の混相粒１５７ａに含まれる結晶子を核として結晶成長する。また、第１の微結晶半導体膜１５９の混相粒の大きさは、種結晶１５７の混相粒１５７ａの間隔に依存する。このため、種結晶１５７の混相粒１５７ａの粒密度が低いと、混相粒１５７ａの間隔が広がるため、第１の微結晶半導体膜１５９の混相粒の結晶成長距離が伸び、第１の微結晶半導体膜１５９の混相粒の大粒径化が可能である。
【０１５４】
次に、図１３（Ｃ）に示すように、第１の微結晶半導体膜１５９上に第２の微結晶半導体膜１６１を形成する。第２の微結晶半導体膜１６１は、第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ第１の微結晶半導体膜１５９より結晶性の高い微結晶半導体膜を成膜する条件で形成することを特徴とする。
【０１５５】
第２の微結晶半導体膜１６１は、プラズマＣＶＤ装置の処理室内において、第３の条件により、原料ガスとしてシリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合するプラズマＣＶＤ法により形成する。または、原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合するプラズマＣＶＤ法により形成する。ここでは、第３の条件は、処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下とし、且つ微結晶半導体を堆積する第１の周期と、当該微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングする上記第１の周期より長い第２の周期とを交互に行う条件である。
【０１５６】
微結晶半導体を堆積する第１の周期と、当該微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングする上記第１の周期より長い第２の周期とを交互に行うためには、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比を交互に増減すればよく、具体的にはシリコンまたはゲルマニウムを含む堆積性気体または水素の流量を増減すればよい。シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比が低い場合、代表的には堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にすることで、微結晶半導体の堆積及び結晶成長が優先的に生じる。一方、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量比が高い場合、代表的にはシランまたはゲルマニウムを含む堆積性気体を０ｓｃｃｍ以上０．３ｓｃｃｍ以下とし、水素流量を１０００ｓｃｃｍより高くすることで、微結晶半導体に含まれる非晶質半導体領域のエッチングが優先的に生じる。このとき、水素の流量を一定とし、シリコンまたはゲルマニウムを含む堆積性気体の流量を増減させる場合は、第１の周期と同様の流量の水素を処理室に導入することで、第１の周期及び第２の周期において処理室内の圧力を一定に保つことが可能であるため、第２の微結晶半導体膜の膜質の均一性を高めることができる。なお、処理室の圧力を１３３３Ｐａ以上５００００Ｐａ以下、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下とすることで、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比が高い場合は、微結晶半導体に含まれる結晶子よりも非晶質半導体領域が優先的にエッチングされる。
【０１５７】
上記第１の周期及び第２の周期を繰り返すことで、第２の周期では非晶質半導体領域の優先的なエッチングによる結晶子の露出と、第１の周期で露出された結晶子を核とする結晶成長とが交互に起きるため、混相粒の結晶子の大きさが大きくなり、さらには配向面を有する結晶成長が生じる。また、第１の周期よりも第２の周期の方を長くすると、微結晶半導体に含まれる非晶質半導体領域のエッチングが十分に行われるため、第２の微結晶半導体膜に含まれる非晶質半導体量を低減することが可能である。これらの結果、第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ第１の微結晶半導体膜より結晶性の高い第２の微結晶半導体膜を形成することができる。また、第２の微結晶半導体膜１６１の欠陥を低減することができる。
【０１５８】
また、第２の周期において、わずかな流量、代表的には０ｓｃｃｍより高く０．３ｓｃｃｍ以下の流量のシリコンまたはゲルマニウムを含む堆積性気体を流すことで、当該堆積性気体から生成されるわずかなラジカル（代表的には、シリルラジカル）が、非晶質半導体領域のエッチングにより露出された結晶子のダングリングボンドに結合するため、結晶性の高い結晶成長が生じる。即ち、エッチングと共に、結晶成長が生じるため、第２の微結晶半導体膜１６１の結晶性がより高くなる。
【０１５９】
上記第３の条件により、第２の微結晶半導体膜１６１として微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜等を形成する。
【０１６０】
第２の微結晶半導体膜１６１を形成する際の、グロー放電のプラズマの生成は、ゲート絶縁膜１０５に列挙した高周波電力を適宜印加することで行われる。なお、種結晶１５７、第１の微結晶半導体膜１５９、及び第２の微結晶半導体膜１６１のグロー放電プラズマの生成を同じ条件で行うことで、スループットを向上させることができるが、異なっていてもよい。また、第２の微結晶半導体膜１６１の堆積温度は、微結晶半導体膜１０７に列挙した堆積温度を適宜用いる。
【０１６１】
次に、図１３（Ｄ）に示すように、第２の微結晶半導体膜１６１上に第３の微結晶半導体膜１６３を形成する。第３の微結晶半導体膜１６３は、第２の微結晶半導体膜１６１の混相粒の隙間を埋めつつ、結晶成長を促す条件で形成することを特徴とする。
【０１６２】
第３の微結晶半導体膜１６３は、プラズマＣＶＤ装置の処理室内において、第４の条件により、原料ガスとしてシリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合するプラズマＣＶＤ法により形成する。または、原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合するプラズマＣＶＤ法により形成する。なお、第４の条件は、第２の条件と同様である。
【０１６３】
上記第４の条件により、第３の微結晶半導体膜１６３として微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜等を形成する。
【０１６４】
第４の条件を上記第２条件と同様とすると、処理室内の圧力が高いため、平均自由行程が短く、イオンのエネルギーが低くなり、被覆率が向上する。また、シリコンまたはゲルマニウムを含む堆積性気体の希釈比が高く、水素ラジカルの生成量が増加するため、非晶質半導体領域をエッチングしつつ、第２の微結晶半導体膜１６１に含まれる結晶子を核として結晶成長する。この結果、第３の微結晶半導体膜１６３は、非晶質半導体領域に対する結晶領域の割合が増加し、結晶性が高まる。また、第２の微結晶半導体膜１６１及び堆積中の第３の微結晶半導体膜１６３の平坦化に寄与する。
【０１６５】
以上の工程により、微結晶半導体膜１６４を形成することができる。
【０１６６】
ここで、図１３（Ｅ）〜図１３（Ｈ）に、本実施の形態に示す微結晶半導体膜１６４の成膜概念図を示す。図１３（Ｅ）〜図１３（Ｈ）は、それぞれ図１３（Ａ）〜図１３（Ｄ）における堆積状態をイメージした拡大図である。
【０１６７】
図１３（Ｅ）に示すように、種結晶１５７の堆積工程は、微結晶半導体膜に含まれる混相粒の大きさを大きくするために、種結晶粒子を散在させる工程である。このため、図１３（Ｅ）に示すように、種結晶１５７は、種結晶粒子となる混相粒１５７ａが隙間１５７ｂをおいて堆積される。
【０１６８】
図１３（Ｆ）に示すように、第１の微結晶半導体膜１５９の堆積工程は、種結晶を元に結晶成長させ、隙間の極めて少ない混相粒を有する膜を形成する工程である。このため、混相粒１５７ａを種結晶として結晶成長しながら微結晶半導体１５８が堆積される。なお、第２の条件を用いることで、微結晶半導体１５８は、膜厚方向だけでなく、平面方向にも結晶成長するため、微結晶半導体１５８同士の隙間が埋まり、微結晶半導体１５８が接する。
【０１６９】
図１３（Ｇ）に示すように、第２の微結晶半導体膜１６１の堆積工程は、微結晶半導体１５８上に更に結晶性の高い微結晶半導体１６０を堆積させる工程である。第２の微結晶半導体膜１６１の堆積工程においては、微結晶半導体の堆積及び結晶成長の工程と、微結晶半導体に含まれる非晶質半導体領域を優先的にエッチングし、微結晶半導体に含まれる結晶子を露出させる工程が交互に行われる。また、処理室の圧力が１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）であるため、微結晶半導体に含まれる非晶質半導体領域が優先的にエッチングされる。これらのため、露出された結晶子に微結晶半導体が堆積する際、エピタキシャル成長が生じやすい。この結果、第２の微結晶半導体膜１６１の堆積工程においては、微結晶半導体の配向性が高くなり、配向面を有する微結晶半導体１６０が堆積される。
【０１７０】
図１３（Ｈ）に示すように、第３の微結晶半導体膜１６３の堆積工程は、第２の微結晶半導体膜１６１を元に結晶成長させ、第２の微結晶半導体膜１６１の混相粒の隙間を埋めつつ、第２の微結晶半導体膜１６１の凹凸を低減し、平坦化する工程である。このため、微結晶半導体１６０を種結晶として結晶成長しながら微結晶半導体１６２が堆積される。
【０１７１】
なお、第１の条件の圧力が第２の条件の圧力より低いと、基板面内における種結晶１５７の分布の均一性が高まるため好ましい。また、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比において、第１の条件が第２の条件より低いと、第２の条件によって混相粒が密となるように、種結晶１５７の堆積割合が高まるため好ましい。また、第１の微結晶半導体膜１５９の結晶性及び膜密度が高まるため好ましい。
【０１７２】
図１３（Ｅ）乃至図１３（Ｈ）の工程を経ることで、結晶性が高く、混相粒の隙間が極めて少なく、且つ配向面を有する混相粒を有する微結晶半導体膜１６４を形成することができる。なお、微結晶半導体膜１６４に含まれる混相粒は、種結晶１５７、第１の微結晶半導体膜１５９、第２の微結晶半導体膜１６１、及び第３の微結晶半導体膜１６３のそれぞれで堆積した微結晶半導体の場合もある。または、種結晶１５７、第１の微結晶半導体膜１５９、第２の微結晶半導体膜１６１、及び第３の微結晶半導体膜１６３の二以上が結晶成長しながら堆積した微結晶半導体の場合もある。
【０１７３】
本実施の形態では、図１３（Ａ）〜図１３（Ｄ）の４工程を用いて微結晶半導体膜を形成する工程を説明したが、この代わりに、図１３（Ａ）及び図１３（Ｂ）の工程を用いてもよい。または、図１３（Ａ）乃至図１３（Ｃ）の工程を用いてもよい。
【０１７４】
（実施の形態５）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【０１７５】
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
【０１７６】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を形成した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【０１７７】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクタ、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０１７８】
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図１４に示す。
【０１７９】
図１４は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０１８０】
筐体２７０１には表示部２７０５及び光電変換装置２７０６が組み込まれ、筐体２７０３には表示部２７０７及び光電変換装置２７０８が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１４では表示部２７０５）に文章を表示し、左側の表示部（図１４では表示部２７０７）に画像を表示することができる。
【０１８１】
また、図１４では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
【０１８２】
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【技術分野】
【０００１】
本発明は、半導体装置及びその作製方法、並びに表示装置に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、絶縁表面を有する基板上に形成された半導体膜を用いてチャネル領域が形成される薄膜トランジスタが知られている。薄膜トランジスタのチャネル領域に用いられる半導体膜に、非晶質シリコン、微結晶シリコン、または多結晶シリコンを用いる技術がある。薄膜トランジスタの代表的な応用例は、液晶テレビジョン装置であり、表示画面を構成する各画素のスイッチングトランジスタとして実用化されている。
【０００３】
また、大型のテレビジョン装置を量産高く作製するため、画素のスイッチングトランジスタとして逆スタガ型の薄膜トランジスタを用いた技術が開示されている（特許文献１参照。）。また、高精細な（画素数の多い）液晶表示装置（例えば、フルハイビジョン（ＦＨＤ）、２ｋ×４ｋ、４ｋ×８ｋ等）を作製するためには、オン電流の高い薄膜トランジスタが必要である。そこで、画素のスイッチングトランジスタとして、非晶質半導体膜をチャネル領域に有する薄膜トランジスタよりオン電流の高い、微結晶半導体膜をチャネル領域に有する薄膜トランジスタが注目されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２１５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、微結晶シリコン膜を用いてチャネル領域が形成される薄膜トランジスタは、非晶質シリコン膜でチャネル領域が形成される薄膜トランジスタと比較して、オン電流及び電界効果移動度は向上するものオフ電流が高くなってしまい、十分なスイッチング特性が得られないといった問題がある。
【０００６】
また、微結晶シリコン膜に光が照射されると、光リーク電流が発生する。このため、逆スタガ型の薄膜トランジスタにおいては、バックライトが微結晶シリコン膜に照射されないように、ゲート電極に遮光機能を設け、上面形状において、ゲート電極から微結晶シリコン膜がはみ出ず、重畳する位置関係とすることが好ましい。
【０００７】
しかしながら、ｐ型の薄膜トランジスタがオフ状態の際に、微結晶シリコン膜とソース電極またはドレイン電極とが接する領域であって、ゲート電極と重畳する領域においては、ドレイン電極から微結晶シリコン膜に電子が注入され、オフ電流が上昇するという問題がある。
【０００８】
そこで、本発明の一態様は、オフ電流を低減した優れた特性を有する薄膜トランジスタを作製することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ｐ型の逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜側から、微結晶半導体領域、非晶質半導体領域、及び不純物半導体領域が積層される半導体膜と、一対の配線とが接する領域が、ゲート絶縁膜を介してゲート電極と重畳し、一対の配線の仕事関数と、微結晶半導体領域を構成する微結晶半導体の電子親和力の差である電子のショットキーバリアφＢｎは０．６５ｅＶ以上であることを特徴とする。
【００１０】
本発明の一態様は、ｐ型の逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜側から、微結晶半導体領域、非晶質半導体領域、及び不純物半導体領域が積層される半導体膜と、一対の配線とが接する領域が、ゲート絶縁膜を介してゲート電極と重畳し、一対の配線の仕事関数φＭが４．３０ｅＶ以上、好ましくは４．３０ｅＶ以上５．０５ｅＶ以下、更に好ましくは４．４０ｅＶ以上４．９０ｅＶ以下であることを特徴とする。
【００１１】
なお、ｐ型のスタガ型の薄膜トランジスタにおいて、上記半導体膜は、ゲート絶縁膜に接する微結晶半導体領域と、当該微結晶半導体領域に接する一対の非晶質半導体領域と、当該非晶質半導体領域に接する一対の不純物半導体領域とが順に積層される。
【００１２】
また、一対の配線は、タンタル、モリブデン、銅、タングステン、ニッケル、クロム、酸化タングステン、酸化モリブデン、窒化タンタル、窒化チタン、窒化タングステン、窒化モリブデン、アルミニウム−亜鉛酸化物（ＡＺＯと示す。）、インジウムースズ酸化物（ＩＴＯと示す。）、酸化シリコンを含むインジウム−スズ酸化物等のいずれか一以上を有する。また、一対の配線が積層構造の場合、半導体膜に接する側が、上記材料の一で形成されていればよい。
【発明の効果】
【００１３】
本発明の一態様を適用することで、オフ電流が低く優れた電気特性を有する半導体装置を作製することができる。また、電気特性が優れた半導体装置を、生産性高く作製することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態に係る半導体装置を説明する断面図及びバンド図である。
【図２】薄膜トランジスタの電流電圧特性を説明する図である。
【図３】半導体膜の電子密度分布を説明する図である。
【図４】薄膜トランジスタの配線及び微結晶半導体のショットキーバリアとオフ電流の関係を説明する図である。
【図５】本発明の一実施の形態に係る半導体装置を説明する断面図である。
【図６】薄膜トランジスタの電流電圧特性を説明する図である。
【図７】半導体膜の電子密度分布を説明する図である。
【図８】薄膜トランジスタの配線及び微結晶半導体のショットキーバリアとオフ電流の関係を説明する図である。
【図９】本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。
【図１０】本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。
【図１１】本発明の一実施の形態に係る半導体装置の作製方法を説明する上面図である。
【図１２】本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。
【図１３】本発明の一実施の形態に係る半導体装置の作製方法を説明する断面図である。
【図１４】電子書籍の一例を示す斜視図である。
【発明を実施するための形態】
【００１５】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００１６】
（実施の形態１）
本実施の形態では、ｐ型の薄膜トランジスタにおいて、オフ電流が低く、電気特性に優れた薄膜トランジスタについて説明する。
【００１７】
図１（Ａ）は、本実施の形態に示す薄膜トランジスタの断面図を示す。
【００１８】
図１（Ａ）に示す薄膜トランジスタは、基板１０１上に、ゲート電極１０３（第１のゲート電極ともいう。）と、半導体膜１３６と、ゲート電極１０３及び半導体膜１３６の間に設けられるゲート絶縁膜１０５（第１のゲート絶縁膜ともいう。）と、半導体膜１３６に接する一対の配線１２９ａ、１２９ｂとを有する。半導体膜１３６は、微結晶半導体領域１３５、一対の非晶質半導体領域１３４ａ、１３４ｂ、及び一対の不純物半導体領域１３３ａ、１３３ｂが、ゲート絶縁膜１０５側から順に積層される。また、不純物半導体領域１３３ａ、１３３ｂは、ｐ型を呈する。
【００１９】
また、ゲート絶縁膜１０５、半導体膜１３６、配線１２９ａ、１２９ｂを覆う絶縁膜１３７（第２のゲート絶縁膜ともいう。）を有してもよい。また、絶縁膜１３７上にバックゲート電極１３９（第２のゲート電極ともいう。）及び画素電極１４１を有してもよい。
【００２０】
本実施の形態に示す薄膜トランジスタは、半導体膜１３６の全てがゲート電極１０３と重畳している。即ち、平面形状において、半導体膜１３６の端部がゲート電極１０３の端部より内側に位置する。このため、基板１０１側からバックライトが薄膜トランジスタに照射されても、ゲート電極１０３が当該光を遮光するため、半導体膜１３６に光が入射されず、薄膜トランジスタの光リーク電流を低減することができる。
【００２１】
しかしながら、当該構造の薄膜トランジスタにおいては、オフ状態において、半導体膜１３６及び一対の配線１２９ａ、１２９ｂが接する領域での電子の注入により、リーク電流（オフ電流）が上昇してしまう。ここで、ｐ型の薄膜トランジスタにおいて、オフ電流の流れる原理について、図１（Ｂ）を用いて説明する。
【００２２】
図１（Ｂ）は、図１（Ａ）に示す薄膜トランジスタの一部を拡大した図である。なお、図１（Ｂ）においては、ハッチングパターンを省略している。以下、配線１２９ａをソース、配線１２９ｂをドレインとして説明する。
【００２３】
図１（Ｂ）において、微結晶半導体領域１３５及び配線１２９ｂが接する領域１３１が存在する。薄膜トランジスタはｐ型であるため、薄膜トランジスタがオフ状態となる電圧（しきい値電圧より高い電圧）がゲート電極１０３に印加されると、領域１３１において、ドレインである配線１２９ｂから微結晶半導体領域１３５に電子が注入される。この結果、配線１２９ｂから微結晶半導体領域１３５を介して配線１２９ａに流れる電流Ｉ＿１と、配線１２９ｂから微結晶半導体領域１３５、非晶質半導体領域１３４ａ、及び不純物半導体領域１３３ａを介して配線１２９ａに流れる電流Ｉ＿２とが発生する。なお、電流Ｉ＿２は、配線１２９ｂから微結晶半導体領域１３５に注入された電子と、不純物半導体領域１３３ａから非晶質半導体領域１３４ａ及び微結晶半導体領域１３５に注入された正孔が再結合して流れる電流である。
【００２４】
ここで、微結晶半導体領域１３５の代表例である微結晶シリコン１３５ａと、配線１２９ｂとが接する領域のエネルギーバンド図を図１（Ｃ）に示す。
【００２５】
図１（Ｃ）は、平衡状態の微結晶シリコン１３５ａ及び配線１２９ｂのエネルギーバンド図である。微結晶シリコン１３５ａにおいて、χは微結晶シリコンの電子親和力（真空準位と、微結晶シリコン１３５ａの伝導帯下端Ｅｃとの間のポテンシャル差）を示し、Ｅｇは、微結晶シリコン１３５ａの禁制帯幅（伝導帯下端Ｅｃと、価電子帯上端Ｅｖとの間のポテンシャル差）を示す。なお、薄膜トランジスタはｐ型であるため、微結晶シリコン１３５ａのフェルミ準位Ｅｆは、真性フェルミ準位Ｅｉと価電子帯Ｅｖの上端との間に位置する。なお、微結晶シリコン１３５ａのフェルミ準位はアクセプター濃度が高い程、即ち、よりｐ型である程、価電子帯Ｅｖの上端に近づく。また、配線１２９ｂにおいて、φＭは配線１２９ｂの材料の仕事関数を示す。
【００２６】
図１（Ｄ）に示すように、微結晶シリコン１３５ａ及び配線１２９ｂを接合すると（但し、ゲート電圧Ｖｇ、及びソースドレイン電圧Ｖｄｓは０Ｖ）、微結晶シリコン１３５ａ及び配線１２９ｂが接する領域において、微結晶シリコン１３５ａのフェルミ準位Ｅｆと、配線１２９ｂのフェルミ準位Ｅｆｍが一致する。φＢｎは、微結晶シリコン１３５ａ及び配線１２９ｂが接する領域での障壁（ショットキーバリア）を示す。ショットキーバリアは数式１で表される。
【００２７】
【数１】
【００２８】
ショットキーバリアφＢｎが大きければ大きい程、配線１２９ｂから微結晶シリコン１３５ａに電子が注入されにくく、オフ電流が流れにくい。このため、ショットキーバリアφＢｎを０．６５ｅＶ以上とすることで、ｐ型の薄膜トランジスタのオフ電流を低減することができる。
【００２９】
微結晶半導体領域の電子親和力χは３．５５ｅＶ以上３．７５ｅＶ以下である。微結晶半導体領域の電子親和力χが３．６５ｅＶのとき、配線１２９ｂの材料の仕事関数φＭを、４．３ｅＶ以上とすることで、ショットキーバリアφｂｎが大きくなり、０．６５Ｖ以上となるため、ｐ型の薄膜トランジスタのオフ電流を低減することができる。
【００３０】
ｐ型の薄膜トランジスタにおいて、オフ電流を低減することが可能な配線１２９ａ、１２９ｂの材料としては、タンタル、モリブデン、銅、タングステン、ニッケル、クロム、酸化タングステン、酸化モリブデン、窒化タンタル、窒化チタン、窒化タングステン、窒化モリブデン、アルミニウム−亜鉛酸化物（ＡＺＯと示す。）、インジウムースズ酸化物（ＩＴＯと示す。）、酸化シリコンを含むインジウム−スズ酸化物等がある。これらの仕事関数φＭを表１に示す。なお、配線１２９ａ、１２９ｂは、これらの材料に限定されず、仕事関数φＭが４．３０ｅＶ以上である材料を適宜用いることができる。
【００３１】
【表１】
【００３２】
表１に示す材料の仕事関数φＭは、ＵＰＳ法（紫外線光電子分光法）、光電子分光法（ＰＥＳ）、電場電子放出法等で得られる。なお、配線１２９ａ、１２９ｂは、積層構造とすることが可能であり、この場合は、表１に示す材料で形成される膜を半導体膜１３６側に設ければよく、表１の他の材料との積層構造することができる。
【００３３】
ここで、ｐ型の薄膜トランジスタの特性と、配線の材料の仕事関数φＭの関係について、計算機を用いて検証した結果について説明する。具体的には、配線の材料の仕事関数φＭと薄膜トランジスタの電流電圧特性について比較した。なお、計算には、デバイスシミュレーションソフトＡｔｌａｓ（Ｓｉｌｖａｃｏ Ｄａｔａ Ｓｙｓｔｅｍｓ社製）を用いた。
【００３４】
計算に用いた薄膜トランジスタの構造を図１（Ａ）に示す。
【００３５】
計算に用いた薄膜トランジスタの詳細について説明する。
【００３６】
ゲート電極１０３としては、仕事関数φＭが４．１ｅＶの導電膜を用いた。
【００３７】
ゲート絶縁膜１０５としては、厚さ３００ｎｍ、比誘電率６．８５のＳｉＮｘを用いた。
【００３８】
微結晶半導体領域１３５としては、微結晶シリコンを想定して各物性パラメータを以下に示す値を用いた。禁制帯幅Ｅｇを１．１ｅＶ、電子親和力χを３．６５ｅＶ、電子の移動度μｎを０．１ｃｍ２／Ｖｓ、正孔の移動度μｐを０．７ｃｍ２／Ｖｓ、アクセプター濃度Ｎａを１×１０１５ｃｍ−３とした。なお、アクセプター濃度Ｎａは濃度が低いため、実際のプロセス工程ではアクセプターを添加しなくともよい。また、微結晶半導体領域１３５の側面とゲート絶縁膜１０５の間でなす角度を４５度とした。また、微結晶半導体領域１３５において、非晶質半導体領域１３４ａ、１３４ｂと重畳する領域の厚さを７０ｎｍ、非晶質半導体領域１３４ａ、１３４ｂと重畳しない領域の厚さを５０ｎｍとした。
【００３９】
非晶質半導体領域１３４ａ、１３４ｂとしては、アモルファスシリコンを想定して各物性パラメータを以下に示す値を用いた。禁制帯幅Ｅｇを１．７ｅＶ、電子親和力χを３．４ｅＶ、電子の移動度μｎを１ｃｍ２／Ｖｓ、正孔の移動度μｐを０．１ｃｍ２／Ｖｓとし、厚さを８０ｎｍとした。
【００４０】
不純物半導体領域１３３ａ、１３３ｂとしては、アクセプター濃度Ｎａを６×１０１６ｃｍ−３、厚さを５０ｎｍとし、ボロンを含むアモルファスシリコンを想定した。
【００４１】
配線１２９ａ、１２９ｂとしては、仕事関数φＭが３．８〜４．５ｅＶの材料を用いた。
【００４２】
チャネル長方向の微結晶半導体領域１３５の長さを１９．５μｍとし、チャネル長を３．３μｍ、チャネル幅を２０μｍとした。
【００４３】
また、ゲート絶縁膜１０５及び微結晶半導体領域１３５の界面に、欠陥準位を仮定した。また、Ｂａｎｄ ｔｏ Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ Ｍｏｄｅｌ（ＢＢＴ Ｍｏｄｅｌ）を仮定した。ＢＢＴ Ｍｏｄｅｌにおいて、数式２に示すトンネル電流の発生率ＧＢＢＴを用いた。
【００４４】
【数２】
【００４５】
なお、数式２において、Ｅは電界強度である。微結晶シリコンに対しては、Ａ＝２×１０１３、Ｂ＝２×１０６、γ＝１．５を用いた。また、アモルファスシリコンに対しては、Ａ＝１×１０１０、Ｂ＝３×１０６、γ＝１．５を用いた。
【００４６】
また、計算の都合上、配線１２９ｂ及び半導体膜１３６をショットキー接合と仮定した。また、配線１２９ａ及び半導体膜１３６をオーミック接合と仮定した。
【００４７】
このときの薄膜トランジスタの電流電圧特性を図２に示す。太曲線は配線１２９ｂの仕事関数φＭが４．３ｅＶ〜４．６ｅＶの電流電圧特性であり、細曲線は配線１２９ｂの仕事関数φＭが３．９ｅＶ〜４．２ｅＶの電流電圧特性である。配線１２９ｂの仕事関数φＭが４．３ｅＶ以上では、ゲート電圧Ｖｇが１０Ｖのとき、オフ電流が１×１０−１２Ａより低い。一方、配線１２９ｂの仕事関数φＭが４．３ｅＶより低くなると、ゲート電圧Ｖｇが１０Ｖのときのオフ電流が１×１０−１２Ａ以上であるため、オフ状態において、リーク電流が上昇している。
【００４８】
また、半導体膜の電子密度分布を図３に示す。なお、ゲート電圧Ｖｇを１０Ｖ、ソースドレイン電圧（Ｖｄｓ）を−３Ｖとした。
【００４９】
図３（Ａ）は、配線１２９ｂの仕事関数φＭを４．０ｅＶ、図３（Ｂ）は、配線１２９ｂの仕事関数φＭを４．３ｅＶとしたときの、半導体膜における電子密度分布である。なお、等高線上またはその近傍に電子密度の値を示す。
【００５０】
図３から、配線１２９ｂの仕事関数φＭが４．０ｅＶのときと比較して、４．３ｅＶでは、微結晶半導体領域及び配線が接する領域１３１での電子密度が低い。
【００５１】
次に、室温（２７℃）の時の、配線１２９ｂ及び微結晶シリコン１３５ａのショットキーバリアとオフ電流について、図４に示す。
【００５２】
図４において、横軸はショットキーバリアφＢｎであり、縦軸はゲート電圧Ｖｇが（Ｖｔｈ＋１０）Ｖのときのオフ電流である。また、微結晶シリコンの電子親和力χが３．５５ｅＶ、３．６５ｅＶ、３．７５ｅＶにおける、ショットキーバリア及びオフ電流の関係を示す。
【００５３】
図４から、ショットキーバリアφＢｎが０．６５ｅＶ以上において、オフ電流が１×１０−１２Ａより低いことがわかる。
【００５４】
以上のことから、ｐ型の薄膜トランジスタにおいて、微結晶半導体領域の電子親和力χが３．６５ｅＶのとき、仕事関数φＭを４．３０ｅＶ以上、好ましくは４．４０ｅＶ以上とすることで、配線から微結晶半導体領域への電子注入を低減し、薄膜トランジスタのオフ電流を低減することができる。また、ショットキーバリアφＢｎを０．６５ｅＶ以上とすることで、ｐ型の薄膜トランジスタのオフ電流を低減することができる。
【００５５】
次に、オフ電流を低減できるより好ましい配線の仕事関数φＭの範囲について説明する。
【００５６】
配線の仕事関数φＭが高くなると、ゲート電極１０３にオフ状態となる電圧（しきい値電圧より高い電圧）が印加された状態において、半導体膜の価電子帯及び伝導帯がより急峻な曲線となる。そのため、微結晶半導体領域から不純物半導体領域における電界が強くなる。この結果、図５に示すように、図１（Ｂ）と同様に電流Ｉ＿１及びＩ＿２が流れると共に、不純物半導体領域１３３ｂの正孔と、非晶質半導体領域１３４ａ、１３４ｂの間でトンネル電流Ｉ＿３が発生し、非晶質半導体領域１３４ｂの電子密度が増加する。このため、オフ電流がさらに上昇する。
【００５７】
微結晶半導体領域の電子親和力χが３．６５ｅＶのとき、配線１２９ｂの仕事関数φＭを、５．０５ｅＶ以下、更に好ましくは４．９ｅＶとすることで、ｐ型の薄膜トランジスタのオフ電流の増加を防ぐことができる。即ち、配線１２９ｂの仕事関数φＭを、４．３０ｅＶ以上５．０５ｅＶ以下、更に好ましくは４．４０ｅＶ以上４．９０ｅＶとすることで、ｐ型の薄膜トランジスタのオフ電流を低減することができる。
【００５８】
ここで、上記計算機を用いた検証と同様に、デバイスシミュレーションソフトＡｔｌａｓ（Ｓｉｌｖａｃｏ Ｄａｔａ Ｓｙｓｔｅｍｓ社製）を用いて、ｐ型の薄膜トランジスタの特性と、配線の材料の仕事関数φＭの関係について、計算機を用いて検証した結果について説明する。
【００５９】
計算に用いた薄膜トランジスタの構造及び条件は、上記検証と同様とし、且つ、配線１２９ｂとして、仕事関数φＭが４．７〜５．４ｅＶの材料を用いて計算を行った。このときの薄膜トランジスタの電流電圧特性を図６に示す。太曲線は配線１２９ｂの仕事関数φＭが４．７ｅＶ〜５．０ｅＶの電流電圧特性であり、細曲線は配線１２９ｂの仕事関数φＭが５．１ｅＶ〜５．４ｅＶの電流電圧特性である。
【００６０】
配線１２９ｂの仕事関数φＭが５．０ｅＶ以下では、Ｖｇが１０Ｖのとき、オフ電流が１×１０−１２Ａより低い。一方、配線１２９ｂの仕事関数φＭが５．０ｅＶより高くなると、Ｖｇが１０Ｖのときオフ電流が１×１０−１２Ａ以上であるため、オフ状態において、リーク電流が上昇している。
【００６１】
また、半導体膜の電子密度分布を図７に示す。なお、ゲート電圧Ｖｇを１０Ｖ、ソースドレイン電圧（Ｖｄｓ）を−３Ｖとした。
【００６２】
図７（Ａ）は、配線１２９ｂの仕事関数φＭを５．０ｅＶ、図７（Ｂ）は、配線１２９ｂを仕事関数φＭが５．３ｅＶとしたときの、半導体膜における電子密度分布である。なお、等高線上またはその近傍に電子密度の値を示す。
【００６３】
図７から、配線１２９ｂの仕事関数φＭが５．０ｅＶでは、非晶質半導体領域１３４ｂにおける電子密度は低い。一方、配線１２９ｂの仕事関数φＭが５．３ｅＶでは、非晶質半導体領域１３４ｂにおける電子密度が高い。これは、非晶質半導体領域１３４ｂでトンネル電流が発生したためである。
【００６４】
また、室温（２７℃）の時の、配線１２９ｂの仕事関数φＭとオフ電流について、図８に示す。
【００６５】
図８において、横軸は仕事関数、縦軸はゲート電圧Ｖｇが（Ｖｔｈ＋１０）Ｖのときのオフ電流である。また、微結晶シリコンの電子親和力χが３．６５ｅＶにおける、仕事関数及びオフ電流の関係を示す。
【００６６】
図８から、仕事関数φＭが５．０５ｅＶ以下において、オフ電流が１×１０−１２Ａより低いことがわかる。
【００６７】
以上のことから、配線１２９ｂの仕事関数φＭを５．０５ｅＶ以下とすることで、ｐ型の薄膜トランジスタのオフ電流の増加を防ぐことができる。
【００６８】
ｐ型の薄膜トランジスタにおいて、微結晶半導体領域の電子親和力χが３．６５ｅＶのとき、仕事関数φＭを４．３０ｅＶ以上、好ましくは４．３０ｅＶ以上５．０５ｅＶ以下、更に好ましくは４．４０ｅＶ以上４．９０ｅＶ以下とすることで、配線から微結晶半導体領域への電子注入を低減し、薄膜トランジスタのオフ電流を低減することができる。また、ショットキーバリアφＢｎを０．６５ｅＶ以上とすることで、ｐ型の薄膜トランジスタのオフ電流を低減することができる。
【００６９】
ここで、図１（Ａ）に示す薄膜トランジスタの各構成について、以下に説明する。
【００７０】
基板１０１としては、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス等の金属基板を用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。なお、基板１０１のサイズに限定はなく、例えばフラットパネルディスプレイの分野でよく使われる第３世代〜第１０世代のガラス基板を用いることができる。
【００７１】
ゲート電極１０３は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム、ニッケル等の金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、Ａｇ−Ｐｄ−Ｃｕ合金、Ａｌ−Ｎｄ合金、Ａｌ−Ｎｉ合金などを用いてもよい。
【００７２】
例えば、ゲート電極１０３の二層の積層構造としては、アルミニウム膜上にモリブデン膜を積層した二層の積層構造、または銅膜上にモリブデン膜を積層した二層構造、または銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、窒化チタン膜とモリブデン膜とを積層した二層構造、酸素を含む銅−マグネシウム合金膜と銅膜とを積層した二層構造、酸素を含む銅−マンガン合金膜と銅膜とを積層した二層構造、銅−マンガン合金膜と銅膜とを積層した二層構造などとすることが好ましい。三層の積層構造としては、タングステン膜または窒化タングステン膜と、アルミニウムとシリコンの合金膜またはアルミニウムとチタンの合金膜と、窒化チタン膜またはチタン膜とを積層した三層構造とすることが好ましい。電気的抵抗が低い膜上にバリア膜として機能する金属膜が積層されることで、電気的抵抗を低くでき、且つ金属膜から半導体膜への金属元素の拡散を防止することができる。
【００７３】
ゲート絶縁膜１０５は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜を、単層でまたは積層して形成することができる。
【００７４】
なお、ここでは、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００７５】
なお、ゲート絶縁膜１０５を酸化シリコンまたは酸化窒化シリコン等の酸化絶縁膜により形成することで、薄膜トランジスタの閾値電圧の変動を低減することができる。
【００７６】
半導体膜１３６を構成する微結晶半導体領域１３５は、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等の電子親和力χが３．５５ｅＶ以上３．７５ｅＶ以下である半導体で形成される。微結晶半導体は、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体で形成される。このため、微結晶半導体は非晶質半導体領域を有する。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、混相粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の混相粒が基板表面に対して法線方向に成長している。このため、柱状または針状の混相粒の界面には、粒界が形成される場合もある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径をいう。また、混相粒とは、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子とを含む結晶粒である。
【００７７】
微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、アルゴン、ネオン、クリプトン、キセノンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。このような微結晶半導体に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００７８】
半導体膜１３６を構成する非晶質半導体領域１３４ａ、１３４ｂは、アモルファスシリコン、アモルファスシリコン−ゲルマニウム等で形成される。
【００７９】
半導体膜１３６を構成する不純物半導体領域１３３ａ、１３３ｂは、ｐ型を呈する半導体で形成され、代表的には、ボロンを有するアモルファスシリコン、またはボロンを有する微結晶シリコンで形成される。
【００８０】
絶縁膜１３７は、ゲート絶縁膜１０５に示す材料を適宜用いて形成することができる。
【００８１】
バックゲート電極１３９及び画素電極１４１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、または酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を用いて形成することができる。
【００８２】
また、バックゲート電極１３９及び画素電極１４１は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。バックゲート電極１３９は、シート抵抗が１００００Ω／ｓｑ以下であって、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【００８３】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、または、アニリン、ピロール及びチオフェンの２種以上の共重合体若しくはその誘導体等がある。
【００８４】
本実施の形態に示すｐ型の薄膜トランジスタは、微結晶半導体領域及び配線の接する領域における電子の注入を低減することが可能である。この結果、薄膜トランジスタのオフ電流を低減することができる。また、本実施の形態に示す薄膜トランジスタは逆スタガ型であるため、オフ電流が低く電気特性に優れた薄膜トランジスタを量産性高く作製することができる。
【００８５】
（実施の形態２）
本実施の形態では、本発明の一形態である半導体装置に形成される薄膜トランジスタの作製方法について、図９乃至図１１を参照して説明する。なお、同一の基板上に形成する薄膜トランジスタを全て同じ極性に統一すると、工程数を抑えることができて好ましい。本実施の形態では、ｐ型の薄膜トランジスタの作製方法について説明する。
【００８６】
なお、オン電流とは、薄膜トランジスタがオン状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｐ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも低いときにソース電極とドレイン電極との間に流れる電流である。
【００８７】
また、オフ電流とは、薄膜トランジスタがオフ状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｐ型の薄膜トランジスタの場合には、ゲート電圧が薄膜トランジスタの閾値電圧よりも高いときにソース電極とドレイン電極との間に流れる電流である。
【００８８】
図９（Ａ）に示すように、基板１０１上にゲート電極１０３（第１のゲート電極ともいう。）を形成する。次に、ゲート電極１０３を覆うゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５上に、微結晶半導体膜１０７、非晶質半導体膜１０９、及び不純物半導体膜１１１を形成する。
【００８９】
ゲート電極１０３は、基板１０１上に、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて、上記した材料を用いて導電膜を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。また、銀、金または銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。なお、ゲート電極１０３と、基板１０１との密着性向上を目的として、上記の金属材料の窒化物膜を、基板１０１と、ゲート電極１０３との間に設けてもよい。ここでは、基板１０１上に導電膜を形成し、フォトリソグラフィ工程により形成したマスクを用いて、当該導電膜をエッチングして、ゲート電極１０３を形成する。
【００９０】
なお、ゲート電極１０３の側面は、テーパー形状とすることが好ましい。例えば、基板１０１及びゲート電極１０３の側面のなす角度を、２０度以上６０度以下、好ましくは３０度以上５０度以下とすることが好ましい。これは、後の工程で、ゲート電極１０３上に形成される絶縁膜、半導体膜及び配線が、ゲート電極１０３の段差箇所において切断されないようにするためである。ゲート電極１０３の側面をテーパー形状にするためには、マスクを後退させつつエッチングを行えばよい。
【００９１】
また、ゲート電極１０３を形成する工程により、ゲート配線（走査線）及び容量配線も同時に形成することができる。なお、走査線とは画素を選択する配線をいい、容量配線とは画素の保持容量の一方の電極に接続された配線をいう。ただし、これに限定されず、ゲート配線及び容量配線の一方または双方と、ゲート電極１０３とは別に設けてもよい。
【００９２】
ゲート絶縁膜１０５は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。プラズマＣＶＤ法によるゲート絶縁膜１０５の形成工程において、グロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。また、１ＧＨｚ以上のマイクロ波の高周波電力を印加することで行われる。なお、高周波電力がパルス状に印加されるパルス発振や、連続的に印加される連続発振とすることができる。また、ＨＦ帯の高周波電力と、ＶＨＦ帯の高周波電力を重畳させることで、大面積基板においてもプラズマのムラを低減し、膜厚及び膜質の均一性を高めることができると共に、堆積速度を高めることができる。また、高周波数が１ＧＨｚ以上であるマイクロ波プラズマＣＶＤ装置を用いてゲート絶縁膜１０５を形成すると、ゲート絶縁膜の耐圧を向上させることができるため、信頼性の高い薄膜トランジスタを得ることができる。
【００９３】
また、ゲート絶縁膜１０５として、有機シランガスを用いたＣＶＤ法により酸化シリコン膜を形成することで、後に形成する半導体膜の微結晶半導体領域の結晶性を高めることが可能であるため、薄膜トランジスタのオン電流及び電界効果移動度を高めることができる。有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００９４】
ここでは、プラズマＣＶＤ法によりゲート絶縁膜１０５を形成する。
【００９５】
微結晶半導体膜１０７は、原料ガスとして、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合する、プラズマＣＶＤ法により形成する。または、原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合し、グロー放電プラズマにより形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上６０００倍以下、好ましくは５０倍以上３０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下（０．５Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは６７Ｐａ以上１３３３２Ｐａ以下（０．５Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする条件により、微結晶半導体膜１０７を形成する。
【００９６】
このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。なお、本明細書において、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量は、希釈されてない１００％のシリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量である。このため、シリコンまたはゲルマニウムを含む堆積性気体が希釈されている場合は、シリコンまたはゲルマニウムを含む堆積性気体を１００％として、水素流量を調整すればよい。
【００９７】
非晶質半導体膜１０９として、原料ガスとして、シリコンまたはゲルマニウムを含む堆積性気体を用いるプラズマＣＶＤ法により形成する。または、原料ガスとして、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合する、プラズマＣＶＤ法により形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を０．１倍以上１０倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下（０．５Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは６７Ｐａ以上１３３３２Ｐａ以下（０．５Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする条件により、非晶質半導体膜１０９を形成する。
【００９８】
このときの堆積温度は、室温〜３５０℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００９９】
不純物半導体膜１１１は、プラズマＣＶＤ装置の処理室内において、シリコンを含む堆積性気体と、水素と、ジボラン（水素希釈またはシラン希釈）とを混合する、プラズマＣＶＤ法により、不純物半導体膜１１１を形成する。
【０１００】
なお、シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
【０１０１】
また、プラズマＣＶＤ法による微結晶半導体膜１０７、非晶質半導体膜１０９、及び不純物半導体膜１１１の形成工程において、グロー放電のプラズマ生成は、ゲート絶縁膜１０５で列挙した高周波電力を適宜供給することで行われる。
【０１０２】
次に、不純物半導体膜１１１上にマスクを形成した後、微結晶半導体膜１０７、非晶質半導体膜１０９、及び不純物半導体膜１１１のそれぞれ一部をエッチングして、図９（Ｂ）に示すように、微結晶半導体領域１１７ａ、非晶質半導体領域１１７ｂ、及び不純物半導体領域１１７ｃを有する半導体膜１１７を形成する。
【０１０３】
次に、図９（Ｃ）に示すように、ゲート絶縁膜１０５及び半導体膜１１７上に導電膜１２７を形成する。
【０１０４】
導電膜１２７は、配線１２９ａ、１２９ｂに列挙する材料を適宜用いて形成する。
【０１０５】
導電膜１２７は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。
【０１０６】
次に、導電膜１２７上にマスクを形成した後、該マスクを用いて導電膜１２７をエッチングしてソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂ形成する。次に、半導体膜１１７の一部をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物半導体領域１３３ａ、１３３ｂ、一対の非晶質半導体領域１３４ａ、１３４ｂ、及び凹部を有する微結晶半導体領域１３５を有する半導体膜１３６を形成する（図１０（Ａ）参照）。
【０１０７】
導電膜１２７のエッチングは、ドライエッチングまたはウェットエッチングを用いることができる。エッチング条件は、導電膜１２７をエッチングする条件を適宜用いる。ドライエッチング方法については特に限定はなく、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）方式、電子サイクロトン共鳴プラズマ（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）方式、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）方式等を適宜用いることができる。
【０１０８】
なお、配線１２９ａ、１２９ｂの一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、ソース電極及びドレイン電極とは別に信号線を設けてもよい。
【０１０９】
なお、ここでは、導電膜１２７から、微結晶半導体領域１１７ａの一部までのエッチングを一度のエッチング工程で行ったが、以下に示すように、複数工程で行ってもよい。例えば、導電膜１２７上にマスクを形成し、該マスクを用いて導電膜１２７、不純物半導体領域１１７ｃ、及び非晶質半導体領域１１７ｂの一部をエッチングする。当該、エッチング工程においては、微結晶半導体領域１１７ａを露出しないように半導体膜１１７をエッチングする必要があり、少なくとも不純物半導体領域１１７ｃをエッチングする。この後、マスクを除去する。当該工程においてマスクを除去する溶液の一部が、非晶質半導体領域の表面に残存する場合がある。
【０１１０】
次に、配線１２９ａ、１２９ｂをマスクとして、非晶質半導体領域、及び微結晶半導体領域１１７ａの一部をエッチングして、図１０（Ａ）に示すように分離された一対の非晶質半導体領域１３４ａ、１３４ｂと、凹部を有する微結晶半導体領域１３５を形成する。即ち、微結晶半導体領域１３５、一対の非晶質半導体領域１３４ａ、１３４ｂ、及び一対の不純物半導体領域１３３ａ、１３３ｂを有する半導体膜１３６を形成する。
【０１１１】
上記工程のように、エッチング工程を２段階とし、１段階目のエッチングで、微結晶半導体領域が露出しない状態までエッチングし、その後マスクを除去する。当該、マスク除去の工程においては、微結晶半導体領域１１７ａが非晶質半導体領域１３２に覆われているため、微結晶半導体領域１７７ａが、残渣物と触れることがない。また、マスクを除去した後、２段階目のエッチングとして、配線１２９ａ、１２９ｂをマスクとして用いて、非晶質半導体領域１３２をエッチングして、微結晶半導体領域１３５を形成する。このため、残渣物は、バックチャネルには残存しない。
【０１１２】
以上のことから後にバックゲート電極を形成する場合、微結晶半導体領域１３５の凹部は、薄膜トランジスタのバックゲート側のチャネル領域となるため、当該領域の残渣物を除去することで、バックチャネルに残存した残渣物が原因のリーク電流が発生しないため、薄膜トランジスタのオフ電流をより低減することができる。
【０１１３】
次に、微結晶半導体領域１３５及び非晶質半導体領域１３４ａ、１３４ｂの表面にプラズマ処理、代表的には水プラズマ処理、酸素プラズマ処理、アンモニアプラズマ処理、窒素プラズマ処理、酸素及び水素の混合ガスによるプラズマ処理等を行ってもよい。
【０１１４】
ドライエッチングに続けて水プラズマ処理を行うことで、マスクの残渣を除去すると共に、微結晶半導体領域１３５の欠陥を低減することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁性を高めることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
【０１１５】
以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる。また、本実施の形態に示す構造とすることで、オフ電流が低いシングルゲート型の薄膜トランジスタを生産性高く作製することができる。
【０１１６】
次に、図１０（Ｂ）に示すように、半導体膜１３６上に絶縁膜１３７（第２のゲート絶縁膜ともいう。）を形成する。絶縁膜１３７は、ゲート絶縁膜１０５と同様に形成することができる。
【０１１７】
次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて絶縁膜１３７に開口部（図示しない。）を形成する。次に、絶縁膜１３７上にバックゲート電極１３９（第２のゲート電極ともいう。）及び画素電極１４１を形成する（図１０（Ｃ）参照）。以上の工程により、デュアルゲート型の薄膜トランジスタを作製することができる。
【０１１８】
バックゲート電極１３９及び画素電極１４１は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて、上記材料のいずれかを用いた薄膜を形成した後、フォトリソグラフィ工程によって形成したマスクを用いて上記薄膜をエッチングすることで、形成できる。また、バックゲート電極１３９及び画素電極１４１は、銀、金または銅等の導電性ナノペーストを用いてスクリーン印刷法またはインクジェット法等を用いて吐出し、焼成することで形成しても良い。
【０１１９】
次に、薄膜トランジスタの上面図である図１１を用いて、バックゲート電極の形状を説明する。
【０１２０】
図１１（Ａ）に示すように、バックゲート電極１３９は、ゲート電極１０３と平行に形成することができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。また、キャリアが流れる領域、即ちチャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【０１２１】
また、図１１（Ｂ）に示すように、バックゲート電極１３９は、ゲート電極１０３に接続させることができる。即ち、ゲート絶縁膜１０５及び絶縁膜１３７に形成した開口部１５０において、ゲート電極１０３及びバックゲート電極１３９が接続する構造とすることができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とは、等しい。この結果、半導体膜において、キャリアが流れる領域、即ちチャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【０１２２】
また、図１１（Ｃ）に示すように、バックゲート電極１３９は、ゲート電極１０３と接続せず、フローティングでもよい。バックゲート電極１３９に印加せずとも、チャネル領域が、微結晶半導体領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【０１２３】
さらには、図１１（Ｄ）に示すように、バックゲート電極１３９は、絶縁膜１３７を介して配線１２９ａ、１２９ｂと重畳してもよい。ここでは、図１１（Ａ）に示す構造のバックゲート電極１３９を用いて示したが、図１１（Ｂ）及び図１１（Ｃ）に示すバックゲート電極１３９も同様に配線１２９ａ、１２９ｂと重畳してもよい。
【０１２４】
本実施の形態により、オフ電流の低いｐ型の逆スタガ型薄膜トランジスタを量産性高く作製することができる。
【０１２５】
（実施の形態３）
本実施の形態では、実施の形態１と比較して、オフ電流を低減しつつオン電流を高めることが可能な薄膜トランジスタの作製方法について、図１２を用いて説明する。
【０１２６】
本実施の形態では、図９（Ａ）において、微結晶半導体膜１０７、非晶質半導体膜１０９、及び不純物半導体膜１１１の代わりに、図１２に示すような半導体膜１１８を形成することを特徴とする。なお、図１２は、図９（Ａ）のゲート絶縁膜１０５から不純物半導体膜１１１の間の拡大図である。
【０１２７】
半導体膜１１８は、微結晶半導体膜１１８ａ、微結晶半導体領域１１８ｃ及び非晶質半導体領域１１８ｄを有する半導体膜１１８ｂ、並びに不純物半導体膜１１１を有する。半導体膜１１８は、微結晶半導体領域１１８ｃ及び非晶質半導体領域１１８ｄの界面が凹凸状であることを特徴とする。なお、微結晶半導体膜１１８ａ及び半導体膜１１８ｂの界面を点線で示したが、実際には当該界面は観察されない。
【０１２８】
図１２（Ａ）に示すように、半導体膜１１８ｂの微結晶半導体領域１１８ｃ及び非晶質半導体領域１１８ｄの界面は凹凸状であり、凸部はゲート絶縁膜１０５から不純物半導体膜１１１に向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、凸部の形状は、ゲート絶縁膜１０５から不純物半導体膜１１１に向かって幅が広がる凸状（逆錐形状）であってもよい。
【０１２９】
微結晶半導体領域１１８ｃが凹凸状であるため、薄膜トランジスタのオン電流を高めることができる。
【０１３０】
また、微結晶半導体膜１１８ａ及び半導体膜１１８ｂに含まれる酸素の二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって計測される濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶半導体膜１１８ａ及び微結晶半導体領域１１８ｃの結晶性を高めることができるため好ましい。また、二次イオン質量分析法によって計測される半導体膜１１８の窒素濃度プロファイルのピーク濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下である。
【０１３１】
非晶質半導体領域１１８ｄは、窒素を有する非晶質半導体で形成される。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いる。
【０１３２】
窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質半導体は、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質半導体は、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質半導体を微結晶半導体領域１１８ｃと、不純物半導体膜１１１との間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質半導体を設けることで、オン電流と電界効果移動度を高めることが可能である。
【０１３３】
なお、窒素を含む非晶質半導体は、低温フォトルミネッセンス分光によるスペクトルのピークが、１．３１ｅＶ以上１．３９ｅＶ以下の範囲にある。なお、微結晶半導体、代表的には微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質半導体は、微結晶半導体とは異なるものである。
【０１３４】
また、非晶質半導体領域１１８ｄの他に、微結晶半導体領域１１８ｃにも、ＮＨ基またはＮＨ２基を有してもよい。
【０１３５】
また、図１２（Ｂ）に示すように、非晶質半導体領域１１８ｄに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下の半導体結晶粒１１８ｅを含ませることで、更にオン電流と電界効果移動度を高めることが可能である。
【０１３６】
ゲート絶縁膜１０５から不純物半導体膜１１１に向かって、先端が狭まる凸状（錐形状）の微結晶半導体は、微結晶半導体膜１１８ａを結晶核としつつ、結晶成長を抑制する条件で結晶成長させると共に、非晶質半導体を堆積することで、このような構造となる。
【０１３７】
半導体膜１１８ｂの作製方法の代表例としては、プラズマＣＶＤ装置の処理室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素と、窒素を含む気体とを混合するプラズマＣＶＤ法により形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素、クロロアミン、フルオロアミン等がある。グロー放電プラズマの生成は、ゲート絶縁膜１０５と同様にすることができる。
【０１３８】
このとき、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比は、実施の形態２に示す微結晶半導体膜１０７と同様の流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、微結晶半導体膜１０７の堆積条件よりも、結晶成長を抑制することができる。具体的には、半導体膜１１８ｂの堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に結晶成長が抑制され、錐形状の微結晶半導体領域が成長すると共に、非晶質半導体領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶半導体領域の結晶成長が停止し、非晶質半導体領域のみが堆積される。この結果、半導体膜１１８ｂにおいて、微結晶半導体領域１１８ｃ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体で形成される非晶質半導体領域１１８ｄを形成することができる。
【０１３９】
ここでは、半導体膜１１８ｂの原料ガスに窒素を含む気体を含ませて、微結晶半導体領域１１８ｃ及び非晶質半導体領域１１８ｄを有する半導体膜１１８ｂを形成したが、他の半導体膜１１８ｂの形成方法として、微結晶半導体膜１１８ａの表面に窒素を含む気体を曝して、微結晶半導体膜１１８ａの表面に窒素を吸着させた後、シリコンまたはゲルマニウムを含む堆積性気体及び水素を原料ガスとして、微結晶半導体領域１１８ｃ及び非晶質半導体領域１１８ｄを有する半導体膜１１８ｂを形成することができる。
【０１４０】
または、半導体膜１１８ｂとして、実施の形態１に示す微結晶半導体領域１１７ａとなる微結晶半導体膜の成膜条件を用いて第１の微結晶半導体膜領域を形成した後、上記実施の形態１に示す微結晶半導体領域１１７ａとなる微結晶半導体膜に示す流量比を満たす原料ガスに、さらに窒素を含む気体を用いる条件で第２の微結晶半導体領域及び非晶質半導体領域を形成してもよい。なお、第１の微結晶半導体領域の成膜条件において、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比を、微結晶半導体膜１１８ａと比較して低くすることで、成膜速度を高めることができる。
【０１４１】
半導体膜１１８ｂに含まれる微結晶半導体領域１１８ｃは、錐形状または逆錐形状であるため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、半導体膜１１８ｂの抵抗を下げることが可能である。また、微結晶半導体膜１１８ａと不純物半導体膜１１１との間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質半導体を有するため、トンネル電流が流れにくくなる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度を高めるとともに、オフ電流を低減することができる。
【０１４２】
（実施の形態４）
本実施の形態では、実施の形態１に示す微結晶半導体膜１０７または実施の形態３に示す微結晶半導体膜１１８ａにおいて、結晶性が高く、混相粒が密である微結晶半導体膜の作製方法について、図１３を用いて説明する。
【０１４３】
図１３（Ａ）に示すように、基板１０１上にゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５上に種結晶１５７を形成する。
【０１４４】
種結晶１５７としては、微結晶半導体、代表的には、微結晶シリコン、微結晶シリコンゲルマニウム、微結晶ゲルマニウム等を用いて形成する。種結晶１５７は、複数の混相粒が分散した状態、混相粒が連続した膜の状態、または混相粒及び非晶質半導体領域が連続した膜の状態を含む。このため、種結晶１５７は、混相粒１５７ａが隣接せず、混相粒１５７ａの間に隙間１５７ｂを有するものも含む。さらに、混相粒の粒密度（面内における混相粒の存在割合）が低く、且つ混相粒の結晶性が高いことを特徴とする。
【０１４５】
種結晶１５７は、プラズマＣＶＤ装置の処理室内において、混相粒の粒密度が低く、且つ混相粒の結晶性が高くなるような第１の条件を用いて、原料ガスであるシリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合するプラズマＣＶＤ法により形成する。または、原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合するプラズマＣＶＤ法により形成する。ここでは、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下（０．５Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは６７Ｐａ以上１３３３２Ｐａ以下（０．５Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする第１の条件により、種結晶１５７を形成する。第１の条件に示すような、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を高くする条件を用いて形成することで、結晶成長が促進され、種結晶１５７に含まれる混相粒１５７ａの結晶性が高まる。即ち、種結晶１５７に含まれる混相粒１５７ａに含まれる結晶子の大きさが増大する。また、隣り合う混相粒１５７ａの間に隙間１５７ｂができ、混相粒１５７ａの粒密度が低下する。
【０１４６】
種結晶１５７を形成する際のグロー放電のプラズマの生成は、ゲート絶縁膜１０５に列挙した高周波電力を適宜印加することで行われる。また、種結晶１５７の堆積温度は、微結晶半導体膜１０７に列挙した堆積温度を適宜用いる。
【０１４７】
次に、図１３（Ｂ）に示すように、種結晶１５７上に第１の微結晶半導体膜１５９を形成する。第１の微結晶半導体膜１５９は、種結晶１５７の隙間を埋めつつ、結晶成長を促す条件で形成することを特徴とする。
【０１４８】
第１の微結晶半導体膜１５９は、プラズマＣＶＤ装置の処理室内において、第２の条件により、原料ガスであるシリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合するプラズマＣＶＤ法により形成する。または、原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合し、グロー放電プラズマにより形成する。ここでは、第２の条件を、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量を１００倍以上６０００倍以下、好ましくは１００倍以上３０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）とする。
【０１４９】
なお、処理室内の圧力が１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）であれば、第１の条件の圧力より第２の条件の圧力が高くともよい。または、第２の条件より第１の条件の圧力が高くともよい。または、第１の条件及び第２の条件の圧力は同じであってもよい。
【０１５０】
上記第２の条件により、第１の微結晶半導体膜１５９として微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜等を形成する。
【０１５１】
第１の微結晶半導体膜１５９を形成する際のグロー放電のプラズマの生成は、ゲート絶縁膜１０５に列挙した高周波電力を適宜印加することで行われる。なお、種結晶１５７及び第１の微結晶半導体膜１５９のグロー放電のプラズマ生成は、同じ条件で行うことでスループットを向上させることができるが、異なっていてもよい。また、種結晶１５７の堆積温度は、微結晶半導体膜１０７に列挙した堆積温度を適宜用いる。
【０１５２】
第１の微結晶半導体膜１５９は、種結晶１５７の混相粒１５７ａの隙間１５７ｂを埋めつつ、結晶成長を促す第２の条件で形成される。第２の条件を上記条件とすると、処理室内の圧力が高いため、平均自由行程が短く、イオンのエネルギーが低くなり、被覆率が向上すると共に、イオンダメージが低減し、欠陥低減に寄与する。また、シリコンまたはゲルマニウムを含む堆積性気体の希釈比が高く、水素ラジカルの生成量が増加するため、非晶質半導体領域をエッチングしつつ、混相粒１５７ａに含まれる結晶子を核として結晶成長する。この結果、第１の微結晶半導体膜１５９は、非晶質半導体領域に対する結晶領域の割合が増加し、結晶性が高まる。また、堆積中の第１の微結晶半導体膜１５９の欠陥低減に寄与する。
【０１５３】
第１の微結晶半導体膜１５９は、種結晶１５７の混相粒１５７ａに含まれる結晶子を核として結晶成長する。また、第１の微結晶半導体膜１５９の混相粒の大きさは、種結晶１５７の混相粒１５７ａの間隔に依存する。このため、種結晶１５７の混相粒１５７ａの粒密度が低いと、混相粒１５７ａの間隔が広がるため、第１の微結晶半導体膜１５９の混相粒の結晶成長距離が伸び、第１の微結晶半導体膜１５９の混相粒の大粒径化が可能である。
【０１５４】
次に、図１３（Ｃ）に示すように、第１の微結晶半導体膜１５９上に第２の微結晶半導体膜１６１を形成する。第２の微結晶半導体膜１６１は、第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ第１の微結晶半導体膜１５９より結晶性の高い微結晶半導体膜を成膜する条件で形成することを特徴とする。
【０１５５】
第２の微結晶半導体膜１６１は、プラズマＣＶＤ装置の処理室内において、第３の条件により、原料ガスとしてシリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合するプラズマＣＶＤ法により形成する。または、原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合するプラズマＣＶＤ法により形成する。ここでは、第３の条件は、処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下とし、且つ微結晶半導体を堆積する第１の周期と、当該微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングする上記第１の周期より長い第２の周期とを交互に行う条件である。
【０１５６】
微結晶半導体を堆積する第１の周期と、当該微結晶半導体に含まれる非晶質半導体領域を選択的にエッチングする上記第１の周期より長い第２の周期とを交互に行うためには、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比を交互に増減すればよく、具体的にはシリコンまたはゲルマニウムを含む堆積性気体または水素の流量を増減すればよい。シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比が低い場合、代表的には堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にすることで、微結晶半導体の堆積及び結晶成長が優先的に生じる。一方、シリコンまたはゲルマニウムを含む堆積性気体の流量に対する水素の流量比が高い場合、代表的にはシランまたはゲルマニウムを含む堆積性気体を０ｓｃｃｍ以上０．３ｓｃｃｍ以下とし、水素流量を１０００ｓｃｃｍより高くすることで、微結晶半導体に含まれる非晶質半導体領域のエッチングが優先的に生じる。このとき、水素の流量を一定とし、シリコンまたはゲルマニウムを含む堆積性気体の流量を増減させる場合は、第１の周期と同様の流量の水素を処理室に導入することで、第１の周期及び第２の周期において処理室内の圧力を一定に保つことが可能であるため、第２の微結晶半導体膜の膜質の均一性を高めることができる。なお、処理室の圧力を１３３３Ｐａ以上５００００Ｐａ以下、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下とすることで、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比が高い場合は、微結晶半導体に含まれる結晶子よりも非晶質半導体領域が優先的にエッチングされる。
【０１５７】
上記第１の周期及び第２の周期を繰り返すことで、第２の周期では非晶質半導体領域の優先的なエッチングによる結晶子の露出と、第１の周期で露出された結晶子を核とする結晶成長とが交互に起きるため、混相粒の結晶子の大きさが大きくなり、さらには配向面を有する結晶成長が生じる。また、第１の周期よりも第２の周期の方を長くすると、微結晶半導体に含まれる非晶質半導体領域のエッチングが十分に行われるため、第２の微結晶半導体膜に含まれる非晶質半導体量を低減することが可能である。これらの結果、第１の微結晶半導体膜に含まれる混相粒の隙間を広げず、且つ第１の微結晶半導体膜より結晶性の高い第２の微結晶半導体膜を形成することができる。また、第２の微結晶半導体膜１６１の欠陥を低減することができる。
【０１５８】
また、第２の周期において、わずかな流量、代表的には０ｓｃｃｍより高く０．３ｓｃｃｍ以下の流量のシリコンまたはゲルマニウムを含む堆積性気体を流すことで、当該堆積性気体から生成されるわずかなラジカル（代表的には、シリルラジカル）が、非晶質半導体領域のエッチングにより露出された結晶子のダングリングボンドに結合するため、結晶性の高い結晶成長が生じる。即ち、エッチングと共に、結晶成長が生じるため、第２の微結晶半導体膜１６１の結晶性がより高くなる。
【０１５９】
上記第３の条件により、第２の微結晶半導体膜１６１として微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜等を形成する。
【０１６０】
第２の微結晶半導体膜１６１を形成する際の、グロー放電のプラズマの生成は、ゲート絶縁膜１０５に列挙した高周波電力を適宜印加することで行われる。なお、種結晶１５７、第１の微結晶半導体膜１５９、及び第２の微結晶半導体膜１６１のグロー放電プラズマの生成を同じ条件で行うことで、スループットを向上させることができるが、異なっていてもよい。また、第２の微結晶半導体膜１６１の堆積温度は、微結晶半導体膜１０７に列挙した堆積温度を適宜用いる。
【０１６１】
次に、図１３（Ｄ）に示すように、第２の微結晶半導体膜１６１上に第３の微結晶半導体膜１６３を形成する。第３の微結晶半導体膜１６３は、第２の微結晶半導体膜１６１の混相粒の隙間を埋めつつ、結晶成長を促す条件で形成することを特徴とする。
【０１６２】
第３の微結晶半導体膜１６３は、プラズマＣＶＤ装置の処理室内において、第４の条件により、原料ガスとしてシリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合するプラズマＣＶＤ法により形成する。または、原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合するプラズマＣＶＤ法により形成する。なお、第４の条件は、第２の条件と同様である。
【０１６３】
上記第４の条件により、第３の微結晶半導体膜１６３として微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜等を形成する。
【０１６４】
第４の条件を上記第２条件と同様とすると、処理室内の圧力が高いため、平均自由行程が短く、イオンのエネルギーが低くなり、被覆率が向上する。また、シリコンまたはゲルマニウムを含む堆積性気体の希釈比が高く、水素ラジカルの生成量が増加するため、非晶質半導体領域をエッチングしつつ、第２の微結晶半導体膜１６１に含まれる結晶子を核として結晶成長する。この結果、第３の微結晶半導体膜１６３は、非晶質半導体領域に対する結晶領域の割合が増加し、結晶性が高まる。また、第２の微結晶半導体膜１６１及び堆積中の第３の微結晶半導体膜１６３の平坦化に寄与する。
【０１６５】
以上の工程により、微結晶半導体膜１６４を形成することができる。
【０１６６】
ここで、図１３（Ｅ）〜図１３（Ｈ）に、本実施の形態に示す微結晶半導体膜１６４の成膜概念図を示す。図１３（Ｅ）〜図１３（Ｈ）は、それぞれ図１３（Ａ）〜図１３（Ｄ）における堆積状態をイメージした拡大図である。
【０１６７】
図１３（Ｅ）に示すように、種結晶１５７の堆積工程は、微結晶半導体膜に含まれる混相粒の大きさを大きくするために、種結晶粒子を散在させる工程である。このため、図１３（Ｅ）に示すように、種結晶１５７は、種結晶粒子となる混相粒１５７ａが隙間１５７ｂをおいて堆積される。
【０１６８】
図１３（Ｆ）に示すように、第１の微結晶半導体膜１５９の堆積工程は、種結晶を元に結晶成長させ、隙間の極めて少ない混相粒を有する膜を形成する工程である。このため、混相粒１５７ａを種結晶として結晶成長しながら微結晶半導体１５８が堆積される。なお、第２の条件を用いることで、微結晶半導体１５８は、膜厚方向だけでなく、平面方向にも結晶成長するため、微結晶半導体１５８同士の隙間が埋まり、微結晶半導体１５８が接する。
【０１６９】
図１３（Ｇ）に示すように、第２の微結晶半導体膜１６１の堆積工程は、微結晶半導体１５８上に更に結晶性の高い微結晶半導体１６０を堆積させる工程である。第２の微結晶半導体膜１６１の堆積工程においては、微結晶半導体の堆積及び結晶成長の工程と、微結晶半導体に含まれる非晶質半導体領域を優先的にエッチングし、微結晶半導体に含まれる結晶子を露出させる工程が交互に行われる。また、処理室の圧力が１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７０Ｔｏｒｒ以下）、更に好ましくは１３３３Ｐａ以上１３３３２Ｐａ以下（１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下）であるため、微結晶半導体に含まれる非晶質半導体領域が優先的にエッチングされる。これらのため、露出された結晶子に微結晶半導体が堆積する際、エピタキシャル成長が生じやすい。この結果、第２の微結晶半導体膜１６１の堆積工程においては、微結晶半導体の配向性が高くなり、配向面を有する微結晶半導体１６０が堆積される。
【０１７０】
図１３（Ｈ）に示すように、第３の微結晶半導体膜１６３の堆積工程は、第２の微結晶半導体膜１６１を元に結晶成長させ、第２の微結晶半導体膜１６１の混相粒の隙間を埋めつつ、第２の微結晶半導体膜１６１の凹凸を低減し、平坦化する工程である。このため、微結晶半導体１６０を種結晶として結晶成長しながら微結晶半導体１６２が堆積される。
【０１７１】
なお、第１の条件の圧力が第２の条件の圧力より低いと、基板面内における種結晶１５７の分布の均一性が高まるため好ましい。また、シリコンまたはゲルマニウムを含む堆積性気体に対する水素の流量比において、第１の条件が第２の条件より低いと、第２の条件によって混相粒が密となるように、種結晶１５７の堆積割合が高まるため好ましい。また、第１の微結晶半導体膜１５９の結晶性及び膜密度が高まるため好ましい。
【０１７２】
図１３（Ｅ）乃至図１３（Ｈ）の工程を経ることで、結晶性が高く、混相粒の隙間が極めて少なく、且つ配向面を有する混相粒を有する微結晶半導体膜１６４を形成することができる。なお、微結晶半導体膜１６４に含まれる混相粒は、種結晶１５７、第１の微結晶半導体膜１５９、第２の微結晶半導体膜１６１、及び第３の微結晶半導体膜１６３のそれぞれで堆積した微結晶半導体の場合もある。または、種結晶１５７、第１の微結晶半導体膜１５９、第２の微結晶半導体膜１６１、及び第３の微結晶半導体膜１６３の二以上が結晶成長しながら堆積した微結晶半導体の場合もある。
【０１７３】
本実施の形態では、図１３（Ａ）〜図１３（Ｄ）の４工程を用いて微結晶半導体膜を形成する工程を説明したが、この代わりに、図１３（Ａ）及び図１３（Ｂ）の工程を用いてもよい。または、図１３（Ａ）乃至図１３（Ｃ）の工程を用いてもよい。
【０１７４】
（実施の形態５）
薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【０１７５】
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
【０１７６】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を形成した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【０１７７】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクタ、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０１７８】
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図１４に示す。
【０１７９】
図１４は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０１８０】
筐体２７０１には表示部２７０５及び光電変換装置２７０６が組み込まれ、筐体２７０３には表示部２７０７及び光電変換装置２７０８が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１４では表示部２７０５）に文章を表示し、左側の表示部（図１４では表示部２７０７）に画像を表示することができる。
【０１８１】
また、図１４では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。
【０１８２】
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、且つ、微結晶半導体領域、一対の非晶質半導体領域、及び一対のｐ型の不純物半導体領域が積層された半導体膜と、
前記半導体膜の側面に接する領域が、前記ゲート絶縁膜を介して前記ゲート電極と重畳する一対の配線とを有し、
前記半導体膜及び前記一対の配線が接する領域において、前記一対の配線の仕事関数と、前記半導体膜の電子親和力の差である電子のショットキーバリアφＢｎは０．６５ｅＶ以上であることを特徴とする半導体装置。
【請求項２】
ゲート電極と、
前記ゲート電極上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、且つ、微結晶半導体領域、一対の非晶質半導体領域、及び一対のｐ型の不純物半導体領域が積層された半導体膜と、
前記半導体膜の側面に接する領域が、前記ゲート絶縁膜を介して前記ゲート電極と重畳する一対の配線とを有し、
前記一対の配線の仕事関数φＭは４．３０ｅＶ以上であることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記一対の配線の仕事関数φＭは４．３０ｅＶ以上５．０５ｅＶ以下であることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記一対の配線の仕事関数φＭは４．４０ｅＶ以上４．９０ｅＶ以下であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記微結晶半導体領域は、前記ゲート絶縁膜に接し、前記非晶質半導体領域は、前記微結晶半導体領域及び前記一対のｐ型の不純物半導体領域に接することを特徴とする半導体装置。
【請求項１】
ゲート電極と、
前記ゲート電極上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、且つ、微結晶半導体領域、一対の非晶質半導体領域、及び一対のｐ型の不純物半導体領域が積層された半導体膜と、
前記半導体膜の側面に接する領域が、前記ゲート絶縁膜を介して前記ゲート電極と重畳する一対の配線とを有し、
前記半導体膜及び前記一対の配線が接する領域において、前記一対の配線の仕事関数と、前記半導体膜の電子親和力の差である電子のショットキーバリアφＢｎは０．６５ｅＶ以上であることを特徴とする半導体装置。
【請求項２】
ゲート電極と、
前記ゲート電極上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、且つ、微結晶半導体領域、一対の非晶質半導体領域、及び一対のｐ型の不純物半導体領域が積層された半導体膜と、
前記半導体膜の側面に接する領域が、前記ゲート絶縁膜を介して前記ゲート電極と重畳する一対の配線とを有し、
前記一対の配線の仕事関数φＭは４．３０ｅＶ以上であることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記一対の配線の仕事関数φＭは４．３０ｅＶ以上５．０５ｅＶ以下であることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記一対の配線の仕事関数φＭは４．４０ｅＶ以上４．９０ｅＶ以下であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、前記微結晶半導体領域は、前記ゲート絶縁膜に接し、前記非晶質半導体領域は、前記微結晶半導体領域及び前記一対のｐ型の不純物半導体領域に接することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−２１３１６（Ｐ２０１３−２１３１６Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１２−１３５５８５（Ｐ２０１２−１３５５８５）
【出願日】平成２４年６月１５日（２０１２．６．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２４年６月１５日（２０１２．６．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]