半導体装置
【課題】電流消費を削減する。
【解決手段】第１のクロック信号（ＩＣＬＫ）を受け、第１のクロック信号を可変である遅延量に応じて遅延させた第２のクロック信号（ＬＣＬＫ）を出力する遅延回路（３１）と、第２のクロック信号を受け、遅延された第３のクロック信号（ＲＣＬＫ）を出力するレプリカ回路（３２）と、第１および第３のクロック信号の位相差が所定時間以上であるか否かを検知し、所定時間以上である場合には遅延回路の遅延量を変化させ、所定時間未満である場合には遅延回路の遅延量を変化させないように制御する位相差検出回路（３６）と、を備える。
【解決手段】第１のクロック信号（ＩＣＬＫ）を受け、第１のクロック信号を可変である遅延量に応じて遅延させた第２のクロック信号（ＬＣＬＫ）を出力する遅延回路（３１）と、第２のクロック信号を受け、遅延された第３のクロック信号（ＲＣＬＫ）を出力するレプリカ回路（３２）と、第１および第３のクロック信号の位相差が所定時間以上であるか否かを検知し、所定時間以上である場合には遅延回路の遅延量を変化させ、所定時間未満である場合には遅延回路の遅延量を変化させないように制御する位相差検出回路（３６）と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ＤＬＬ回路を備える半導体装置に係る。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）に代表される半導体装置においては、そのデータ出力のタイミングを外部クロックのタイミングに合せるべく、内部クロックの位相を調整するＤＬＬ（Delay Locked Loop）回路が用いられることが多い。このようなＤＬＬ回路に関し、カウンタのコードが初期コードから近い値にある場合にはジッタを生じないように、遅延回路における遅延量を更新しないように制御する技術が特許文献１に開示されている。
【０００３】
特許文献１に記載のクロック再生回路は、入力クロック信号と、内部クロック信号がフィードバックされた比較対象クロック信号との位相比較を実行可能な位相比較回路と、上記位相比較回路での位相比較結果をカウントするためのカウンタと、上記カウンタのカウント値をデコードするデコーダ回路と、上記デコーダからのデコード結果に基づいて上記内部クロック信号の生成を制御可能な制御回路とを設け、上記カウンタの出力コードが、予め設定された範囲に入る場合にはデコード出力を更新しない不感帯を設定することで、出力クロック信号の位相が一時的に変化された場合などにおいてジッタを生じないようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３２８４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
ところで、半導体装置には様々な仕様のものが存在し、その動作周波数が高いものでは、ＤＬＬ回路における内部クロックの位相調整にも高精度が要求される。また、同じ１チップとしての設計であっても、広い周波数帯に対応するように設計されることが一般である。例えば、同じ設計のチップでも８００ＭＨｚ〜１．６ＧＨｚ、ＤＤＲ(Double-Data-Rate)方式であれば其々１．６Ｇｂｐｓ、３．２Ｇｂｐｓ等の範囲で動作することが必要とされる。従って、同じチップの設計であっても、１．６ＧＨｚ側では高精度が要求され、８００ＭＨｚ側では相対的にそこまでの高精度は要求されないこととなる。
【０００７】
一方、ＤＬＬ回路は、回路規模も大きく、位相比較などを行う回路の特性等から消費電流が極めて大きい。近年の低消費電力化の要求を考慮すると、ＤＬＬ回路においても低消費電力化を図ることが重要である。
【０００８】
特許文献１は、カウンタの更新後のコードが初期コードから所定の範囲内にあるものを「不感帯」として遅延回路の遅延量を調整しない（不感帯の範囲内における変動をジッタとして扱う）ことを開示している。しかしながら、不感帯外の範囲に調整されるべき位相があった場合には結局微調整を行うこととなり、不感帯内においてもカウンタ等は動作し続ける（ロック状態でない）。したがって、消費電流が削減されず、低消費電力化を図ることができない。
【課題を解決するための手段】
【０００９】
そこで本発明者は、ＤＬＬ回路において相対的に高精度が要求されない状況（上記の８００ＭＨｚの場合等）について着目した。この場合においてもＤＬＬ回路内における遅延回路の遅延調整幅は、例えば他の仕様（１．６ＧＨｚ）を満たすべく、また、他の仕様がない場合においても製造初期の動作確認を確実に行うべく細かいものが用いられている。
【００１０】
ＤＬＬ回路は、比較対象クロック信号の位相に入力クロック信号の位相が実質的に等しくなるように遅延回路の遅延量を調整するものである。この調整は、高周波数帯で用いる製品（仕様）においては極めて重要である。しかしながら、相対的に低周波数帯で用いる製品（仕様）においては、調整のための回路が動作し続け、消費電力の点で有利とは言えない。
【００１１】
そこで、本発明者は、入力クロック信号の位相を目標である比較対象クロック信号の位相に実質的に合わせにいくのではなく、入力クロック信号の位相が比較対象クロック信号の位相に対して所定の位相差範囲内に入った場合に積極的に位相調整を停止して（つまりロック状態として）、それ以降の電流消費を削減することを創案した。
【００１２】
本発明の１つのアスペクト（側面）に係る半導体装置は、第１のクロック信号を受け、第１のクロック信号を可変である遅延量に応じて遅延させた第２のクロック信号を出力する遅延回路と、第２のクロック信号を受け、遅延された第３のクロック信号を出力するレプリカ回路と、第１および第３のクロック信号の位相差が所定時間以上であるか否かを検知し、所定時間以上である場合には遅延回路の遅延量を変化させ、所定時間未満である場合には遅延回路の遅延量を変化させないように制御する位相差検出回路と、を備える。
【発明の効果】
【００１３】
本発明によれば、低消費電力化が可能である。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例に係る半導体装置の構成を示す図である。
【図２】本発明の第１の実施例に係るＤＬＬ回路の構成を示すブロック図である。
【図３】本発明の第１の実施例に係る位相差検出回路の構成を示すブロック図である。
【図４】本発明の第１の実施例に係る位相差検出回路の動作を表す図である。
【図５】本発明の第１の実施例に係るＤＬＬ回路の各部の動作波形を示す図である。
【図６】クロック信号ＩＣＬＫ、ＲＣＬＫの波形の拡大図である。
【図７】本発明の第２の実施例に係るＤＬＬ回路の構成を示すブロック図である。
【図８】本発明の第２の実施例に係るＤＬＬ回路の各部の動作波形を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１６】
本発明の一実施形態に係る半導体装置は、第１のクロック信号（図２のＩＣＬＫ）を受け、第１のクロック信号を可変である遅延量に応じて遅延させた第２のクロック信号（図２のＬＣＬＫ）を出力する遅延回路（図２の３１）と、第２のクロック信号を受け、遅延された第３のクロック信号（図２のＲＣＬＫ）を出力するレプリカ回路（図２の３２）と、第１および第３のクロック信号の位相差が所定時間以上であるか否かを検知し、所定時間以上である場合には遅延回路の遅延量を変化させ、所定時間未満である場合には遅延回路の遅延量を変化させないように制御する位相差検出回路（図２の３６）と、を備える。
【００１７】
半導体装置において、第３のクロック信号の位相が第１のクロック信号の位相よりも進んでいるか否かを検知する位相比較回路（図２の３４）を更に備え、位相差検出回路は、第１および第３のクロック信号の位相差が所定時間以上である場合には位相比較回路の検出結果を有効として遅延回路の遅延量を変化させ、第１および第３のクロック信号の位相差が所定時間未満である場合には位相比較回路の検出結果を無効として遅延回路の遅延量を変化させないようにしてもよい。
【００１８】
半導体装置において、位相差検出回路の動作モードを設定するヒューズ回路（図２の２６）を備え、ヒューズ回路に第１のデータが書き込まれている時に、位相差検出回路は、第１および第３のクロック信号の位相差が所定時間以上であるか否かに関わらず位相比較回路の検出結果を有効として遅延回路の遅延量を変化させ、第２のデータが書き込まれている時に、位相差検出回路は、第１および第３のクロック信号の位相差が所定時間以上である場合には遅延回路の遅延量を変化させ、第１および第３のクロック信号の位相差が所定時間未満である場合には位相比較回路の検出結果を無効として遅延回路の遅延量を変化させない制御を行うようにしてもよい。
【００１９】
半導体装置において、遅延回路の遅延量を位相比較回路からの検出結果信号に応じて変化させるコード信号を出力するカウント回路（図２の３５）を更に備え、位相差検出回路は、第１および第３のクロック信号の位相差が所定時間以上である場合には位相比較回路の検知結果を有効としてカウント回路のコード信号を更新し、第１および第３のクロック信号の位相差が所定時間未満である場合には位相比較回路の検出結果を無効としてカウント回路のコード信号を更新しないようにしてもよい。
【００２０】
半導体装置において、位相差検出回路（図７の３６ａ）は、半導体自身の電源立ち上がり時の所定期間において活性化されるイニシャルシーケンス信号（図７のＩＮＩＴ）を受け、イニシャルシーケンス信号が活性状態を示す期間において、第１および第３のクロック信号の位相差が所定時間以上であるか否かに関わらず位相比較回路の検出結果を有効として遅延回路の遅延量を変化させ、イニシャルシーケンス信号が非活性状態を示す期間において、第１および第３のクロック信号の位相差が所定時間以上である場合には遅延回路の遅延量を変化させ、第１および第３のクロック信号の位相差が所定時間未満である場合には位相比較回路の検出結果を無効として遅延回路の遅延量を変化させないように制御してもよい。
【００２１】
半導体装置において、位相差検出回路は、第１のクロック信号を遅延する第２の遅延回路（図３の４１）と、第３のクロック信号を遅延する第３の遅延回路（図３の４２）と、第２の遅延回路の出力信号と第３のクロック信号との位相差を比較する第１の位相差比較器（図３の４３）と、第３の遅延回路の出力信号と第１のクロック信号との位相差を比較する第２の位相差比較器（図３の４４）と、第１および第２の位相差比較器における位相差比較結果に基づいて第１および第３のクロック信号の位相差が所定時間以上であるか否かを判断するカウント制御回路（図３の４５）と、を備えるようにしてもよい。
【００２２】
以上のような半導体装置によれば、電流消費を削減することができる。
【００２３】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２４】
図１は、本発明の第１の実施例に係る半導体装置の構成を示す図である。図１において、半導体装置は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であって、アドレス入力回路１１、アドレスラッチ回路１２、コマンド入力回路１３、コマンドデコード回路１４、モードレジスタ１５、リフレッシュ制御回路１６、カラムデコーダ１７、ロウデコーダ１８、メモリセルアレイ１９、クロック入力回路２０、タイミングジェネレータ２１、ＤＬＬ回路２２、ＦＩＦＯ回路２３、入出力回路２４、内部電源発生回路２５、ヒューズ回路２６を備える。
【００２５】
アドレス入力回路１１は、外部からアドレス信号ＡＤＤを入力してバッファリングし、アドレスラッチ回路１２に出力する。アドレスラッチ回路１２は、アドレス信号ＡＤＤをクロック信号ＩＣＬＫのタイミングでラッチし、モードレジスタ１５、カラムデコーダ１７、ロウデコーダ１８に出力する。
【００２６】
コマンド入力回路１３は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リセット信号／ＲＳＴを外部から入力し、コマンドに係る信号をコマンドデコード回路１４に出力する。コマンドデコード回路１４は、コマンドに係る信号をデコードし、カラムアドレスのデコードタイミングをカラムデコーダ１７に出力し、ロウアドレスのデコードタイミングをロウデコーダ１８に出力し、モード設定タイミングをモードレジスタ１５に出力し、リフレッシュタイミングをリフレッシュ制御回路１６に出力し、リセット信号ＤＬＬＲＥＳＥＴをＤＬＬ回路２２に出力する。
【００２７】
モードレジスタ１５は、モード設定タイミングに合わせてＤＲＡＭの動作モードを設定する。リフレッシュ制御回路１６は、リフレッシュタイミングに応じてロウデコーダ１８からリフレッシュアドレスを発生するようにロウデコーダ１８を制御する。
【００２８】
カラムデコーダ１７は、カラムアドレスをメモリセルアレイ１９に出力し、ロウデコーダ１８は、ロウアドレスをメモリセルアレイ１９に出力し、メモリセルアレイ１９は、カラムアドレスとロウアドレスとに対応するメモリセルにアクセスする。
【００２９】
クロック入力回路２０は、外部からクロック信号ＣＫ、／ＣＫを入力してバッファリングし、クロック信号ＩＣＬＫをアドレスラッチ回路１２、コマンドデコード回路１４、タイミングジェネレータ２１およびＤＬＬ回路２２に出力する。タイミングジェネレータ２１は、クロック信号ＩＣＬＫに同期した各種タイミング信号を必要に応じて各部に分配し、各タイミング信号が半導体装置内を伝送する其々のタイミングを制御する。ＤＬＬ回路２２は、クロック信号ＩＣＬＫ、リセット信号ＤＬＬＲＥＳＥＴを入力し、クロック信号ＩＣＬＫの位相を調整したクロック信号ＬＣＬＫをＦＩＦＯ回路２３および入出力回路２４に出力する。
【００３０】
ＦＩＦＯ回路２３は、メモリセルアレイ１９と入出力回路２４間にあって入出力データをバッファリングする。入出力回路２４は、ＤＱ端子から入力されたライトデータをＦＩＦＯ回路２３に出力し、また、ＦＩＦＯ回路２３から入力されたリードデータをＤＱ端子に出力する。この場合、クロック信号ＬＣＬＫの位相は、クロック信号ＬＣＬＫに同期してＤＱ端子から出力されるデータ信号が外部のクロック信号ＣＫと同期するように調整される。
【００３１】
内部電源発生回路２５は、外部から電源ＶＤＤ、ＶＳＳを供給されて、内部の電源電圧を発生する。
【００３２】
ヒューズ回路２６は、ＤＬＬ回路２２のロック機能を有効にするか否かを決定する設定用の回路であり、半導体装置の仕様、例えば、クロック信号ＣＫ、／ＣＫの周波数が所定の値以上か否かに応じて設定される。すなわち、ＤＬＬ回路２２のロック機能が、例えば、半導体装置が高速動作品（１．６ＧＨｚ）として利用される場合においては位相差検出回路の機能が無効とされ、低速動作品（８００ＭＨｚ）として利用される場合においては該機能が有効とされるように設定が可能である。
【００３３】
次に、ＤＬＬ回路の構成について説明する。図２は、本発明の第１の実施例に係るＤＬＬ回路の構成を示すブロック図である。図２において、ＤＬＬ回路２２は、遅延回路３１、レプリカ回路３２、ＤＬＬ更新タイミング発生回路３３、位相比較回路３４、カウント回路３５、位相差検出回路３６、ロック検出回路３７を備える。
【００３４】
遅延回路３１は、クロック信号ＩＣＬＫに対し、カウント回路３５が出力するコード信号Ｃｏｄｅ＿Ａ〜Ｎに対応した遅延を与えてクロック信号ＬＣＬＫとしてＦＩＦＯ回路２３、入出力回路２４、およびレプリカ回路３２に出力する。
【００３５】
レプリカ回路３２は、入出力回路２４においてデータ出力のタイミングを外部クロックに合せるために入出力回路２４における遅延時間と実質的に同等である遅延時間をクロック信号ＬＣＬＫに与え、クロック信号ＲＣＬＫとして位相比較回路３４および位相差検出回路３６に出力する。
【００３６】
ＤＬＬ更新タイミング発生回路３３は、クロック信号ＩＣＬＫからカウント回路３５におけるカウントタイミングを定める信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇを生成してカウント回路３５に出力する。なお、信号ＤＬＬ＿ＬＯＣＫが活性状態にある場合には、信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇのカウント回路３５への出力を停止する。
【００３７】
位相比較回路３４は、クロック信号ＩＣＬＫとクロック信号ＲＣＬＫとの位相を比較し、比較結果を示す信号Ｃｏｍｐをカウント回路３５に出力する。なお、信号ＤＬＬ＿ＬＯＣＫが活性状態にある場合には、位相比較を行うことなく、信号Ｃｏｍｐのカウント回路３５への出力を停止する。
【００３８】
カウント回路３５は、信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅの活性状態において、信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇのタイミングに従って信号Ｃｏｍｐをカウントし、カウント値をコード信号Ｃｏｄｅ＿Ａ〜Ｎとして遅延回路３１に出力する。すなわち、クロック信号ＩＣＬＫの位相がクロック信号ＲＣＬＫの位相より進んでいるか、遅れているかの検知結果を用いて、カウント回路３５のカウント値が更新（＋カウント／−カウント）され、遅延回路３１の遅延段数が変化（遅延量増／遅延量減）する。そして、コード信号Ｃｏｄｅ＿Ａ〜Ｎが例えば「＋＋＋−＋」のように振動したことを検知してＤＬＬ回路の調整を終了する。なお、信号ＤＬＬ＿ＬＯＣＫが活性状態にある場合には、信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇ、Ｃｏｍｐが入力されないので、カウント動作を停止する。
【００３９】
位相差検出回路３６は、クロック信号ＩＣＬＫとクロック信号ＲＣＬＫとの位相差を検出し、位相差が所定の不感帯幅より大きな場合に、信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅを活性状態としてカウント回路３５およびロック検出回路３７に出力する。なお、不感帯幅が無効となるようにヒューズ回路２６が設定されている場合、位相差検出回路３６は、位相差の如何に係らず信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅを活性状態とする。
【００４０】
ロック検出回路３７は、信号ＤＬＬＲＥＳＥＴが活性化されるとリセットされ、信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅが非活性状態となった場合に、ＤＬＬ＿ＬＯＣＫを活性状態としてＤＬＬ更新タイミング発生回路３３、位相比較回路３４に出力する。
【００４１】
次に、位相差検出回路３６について説明する。図３は、本発明の第１の実施例に係る位相差検出回路の構成を示すブロック図である。位相差検出回路３６は、遅延回路４１、４２、位相差比較器４３、４４、カウント制御回路４５を備える。
【００４２】
遅延回路４１は、クロック信号ＩＣＬＫを遅延し、位相差比較器４３の一方の入力端（＋）に出力する。遅延回路４２は、クロック信号ＲＣＬＫを遅延し、位相差比較器４４の一方の入力端（−）に出力する。位相差比較器４３は、他方の入力端（−）にクロック信号ＲＣＬＫを入力し、クロック信号ＩＣＬＫを遅延した信号との位相差を比較し、比較結果を表す信号ＯＵＴ＿Ａをカウント制御回路４５に出力する。位相差比較器４４は、他方の入力端（＋）にクロック信号ＩＣＬＫを入力し、クロック信号ＲＣＬＫを遅延した信号との位相差を比較し、比較結果を表す信号ＯＵＴ＿Ｂをカウント制御回路４５に出力する。カウント制御回路４５は、信号ＯＵＴ＿Ａ、ＯＵＴ＿Ｂからクロック信号ＩＣＬＫ、ＲＣＬＫの位相差が所定の値未満であるか否かを表す信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅを出力する。
【００４３】
ここで遅延回路４１、４２では、例えば其々１５０ｐｓの遅延量が調整されているとする。つまり、遅延量を調整し、位相差が１５０ｐｓ以内に入った場合、又は当初から位相差が１５０ｐｓ以内の場合に、信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅを非活性状態とする。
【００４４】
位相差比較器４３は、「クロック信号ＩＣＬＫ＋１５０ｐｓの遅延」と「クロック信号ＲＣＬＫ」との位相比較を行い、位相差比較器４４は、「クロック信号ＩＣＬＫ」と「クロック信号ＲＣＬＫ＋１５０ｐｓの遅延」との位相比較を行う。
【００４５】
クロック信号ＩＣＬＫがクロック信号ＲＣＬＫに対して１５０ｐｓ以上進んでいれば、位相差比較器４１、４２の出力は、共にＨレベルとなり、クロック信号ＲＣＬＫがクロック信号ＩＣＬＫに対して１５０ｐｓ以上進んでいれば、位相差比較器４１、４２の出力は、共にＬレベルとなる。この場合、カウント制御回路４５は、図４に示すように信号Ｃｏｕｎｔ＿ＥｎａｂｌｅをＨレベルとして出力する。
【００４６】
また、クロック信号ＩＣＬＫ、ＲＣＬＫの差が１５０ｐｓ以内の場合には、位相差比較器４１、４２の其々の出力は、Ｌレベル、Ｈレベルとなる。この場合、カウント制御回路４５は、図４に示すように信号Ｃｏｕｎｔ＿ＥｎａｂｌｅをＬレベルとして出力する。このようにカウント制御回路４５は、信号ＯＵＴ＿Ａ、ＯＵＴ＿Ｂに対して排他的論理和の機能を果たす。
【００４７】
次に、ＤＬＬ回路の動作について説明する。図５は、本発明の第１の実施例に係るＤＬＬ回路の各部の動作波形を示す図である。図５における各タイミングでは、以下のように動作する。
タイミングｔ１：クロック信号ＩＣＬＫ、ＲＣＬＫの位相差が不感帯値ｎよりも大きい（不感帯外に存在する）ためカウント回路３５が更新される。
タイミングｔ２：同じく更新される。
タイミングｔ３：クロック信号ＩＣＬＫ、ＲＣＬＫの位相差が不感帯値ｎよりも小さくなった（不感帯内に存在する）ため、信号Ｃｏｕｎｔ＿ＥｎａｂｌｅがＬレベルとなり信号ＤＬＬ＿ＬＯＣＫが活性化（Ｈレベル）とされ、カウント回路３５は更新されない。
タイミングｔ４：デバイスの温度等の状態変化によって位相差が不感帯値ｎよりも大きくなり信号Ｃｏｕｎｔ＿ＥｎａｂｌｅがＨレベルとなる。しかし、信号ＤＬＬ＿ＬＯＣＫが活性化状態であるためカウント回路３５は更新されない。
タイミングｔ５：信号ＤＬＬＲＥＳＥＴによってＬＯＣＫが解除され、位相差が不感帯値ｎよりも大きいためにカウント回路３５が更新される。
【００４８】
図６は、クロック信号ＩＣＬＫ、ＲＣＬＫの波形の拡大図である。ここでは、ロック状態であってもその位相差範囲内を遅延回路３１で更に細かく調整可能であるという点を示している。例えば、ＤＬＬ回路２２をロックさせる位相差をｎ＝１５０ｐｓ、遅延回路３１に含まれる遅延素子１段分の調整幅を３０ｐｓとすることが出来る。
【００４９】
本実施例のＤＬＬ回路２２は、高速動作品（１．６ＧＨｚ≒周期０．６ｎｓ）の半導体装置においては、クロック信号ＩＣＬＫ、ＲＣＬＫの位相差が例えば１５０ｐｓ以内（位相差検出回路３６の抽出範囲、不感帯）でも動作させる。一方、低速動作品（８００ＭＨｚ≒周期１．３ｎｓ）の半導体装置においては、そういった操作を行わない。後者における１５０ｐｓの割合は１２％程度であり動作上許容されうるが、前者における割合は２５％程度であり動作上許容出来ないためである。勿論、この値１５０ｐｓは図３における遅延回路４１の遅延量を調整することで任意に変更可能である。即ち、ＤＬＬ回路２２は、潜在的には３０ｐｓでの調整が可能ではあるが、低速動作品（８００ＭＨｚ）の半導体装置においては、微調整を行うことで発生する電力消費の増大を防ぐように、敢えて微調整を行わないように設定される。
【実施例２】
【００５０】
図７は、本発明の第２の実施例に係るＤＬＬ回路の構成を示すブロック図である。図７において、図２と同一の符号は、同一物を表し、その説明を省略する。位相差検出回路３６ａは、図２の位相差検出回路３６に対し、さらにイニシャルシーケンスを表す信号ＩＮＩＴを入力する。
【００５１】
ＤＬＬ回路の動作タイミングを、イニシャルシーケンス（電源投入後の最初の調整）と、その後の調整（半導体装置動作中の微調整）とに分け、信号ＩＮＩＴが活性状態（Ｈレベル）となるイニシャルシーケンス時には、実施例１で説明した不感帯内に入っても位相調整を停止せずに高精度にロック動作を行う。また、信号ＩＮＩＴが非活性状態（Ｌレベル）となった、その後の他の調整においては、第１の実施例と同様の動作を行うものである。このように、最初に高精度にあわせ込んでいることから、その後の温度変化等によって多少の位相差が発生したとしても不感帯内に収まり、その結果、他の調整を省くことが可能となる。
【００５２】
次に、ＤＬＬ回路の動作について説明する。図８は、本発明の第２の実施例に係るＤＬＬ回路の各部の動作波形を示す図である。図５ではタイミングｔ３でカウント回路３５を停止していたが、図８では、イニシャルシーケンスを表す信号ＩＮＩＴによって信号Ｃｏｕｎｔ＿ＥｎａｂｌｅをＨに固定することで不感帯を無効とする。イニシャルシーケンス以外の期間においては、図２と同様に不感帯に基づいて動作する。
【００５３】
すなわち、イニシャルシーケンスを表す信号ＩＮＩＴが活性状態（Ｈレベル）にある場合、信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅが活性状態（Ｈレベル）とされ、不感帯内に位相が調整された後も調整を継続し、ロック状態に至る。ロック状態では、先に述べたようにコード信号Ｃｏｄｅ＿Ａ〜Ｎが例えば「＋＋＋−＋」のように振動した状態とされる。
【００５４】
本実施例のＤＬＬ回路は、イニシャル時のロックを高精度とし、イニシャル時以降では、位相差検出回路３６が、クロック信号ＩＣＬＫ、ＲＣＬＫの位相差が例えば１５０ｐｓ以上であることを検出しない限り、再調整を行わないように動作する。
【００５５】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５６】
１１ アドレス入力回路
１２ アドレスラッチ回路
１３ コマンド入力回路
１４ コマンドデコード回路
１５ モードレジスタ
１６ リフレッシュ制御回路
１７ カラムデコーダ
１８ ロウデコーダ
１９ メモリセルアレイ
２０ クロック入力回路
２１ タイミングジェネレータ
２２ ＤＬＬ回路
２３ ＦＩＦＯ回路
２４ 入出力回路
２５ 内部電源発生回路
２６ ヒューズ回路
３１、４１、４２ 遅延回路
３２ レプリカ回路
３３ ＤＬＬ更新タイミング発生回路
３４ 位相比較回路
３５ カウント回路
３６、３６ａ 位相差検出回路
３７ ロック検出回路
４３、４４ 位相差比較器
４５ カウント制御回路
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ＤＬＬ回路を備える半導体装置に係る。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）に代表される半導体装置においては、そのデータ出力のタイミングを外部クロックのタイミングに合せるべく、内部クロックの位相を調整するＤＬＬ（Delay Locked Loop）回路が用いられることが多い。このようなＤＬＬ回路に関し、カウンタのコードが初期コードから近い値にある場合にはジッタを生じないように、遅延回路における遅延量を更新しないように制御する技術が特許文献１に開示されている。
【０００３】
特許文献１に記載のクロック再生回路は、入力クロック信号と、内部クロック信号がフィードバックされた比較対象クロック信号との位相比較を実行可能な位相比較回路と、上記位相比較回路での位相比較結果をカウントするためのカウンタと、上記カウンタのカウント値をデコードするデコーダ回路と、上記デコーダからのデコード結果に基づいて上記内部クロック信号の生成を制御可能な制御回路とを設け、上記カウンタの出力コードが、予め設定された範囲に入る場合にはデコード出力を更新しない不感帯を設定することで、出力クロック信号の位相が一時的に変化された場合などにおいてジッタを生じないようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３２８４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
ところで、半導体装置には様々な仕様のものが存在し、その動作周波数が高いものでは、ＤＬＬ回路における内部クロックの位相調整にも高精度が要求される。また、同じ１チップとしての設計であっても、広い周波数帯に対応するように設計されることが一般である。例えば、同じ設計のチップでも８００ＭＨｚ〜１．６ＧＨｚ、ＤＤＲ(Double-Data-Rate)方式であれば其々１．６Ｇｂｐｓ、３．２Ｇｂｐｓ等の範囲で動作することが必要とされる。従って、同じチップの設計であっても、１．６ＧＨｚ側では高精度が要求され、８００ＭＨｚ側では相対的にそこまでの高精度は要求されないこととなる。
【０００７】
一方、ＤＬＬ回路は、回路規模も大きく、位相比較などを行う回路の特性等から消費電流が極めて大きい。近年の低消費電力化の要求を考慮すると、ＤＬＬ回路においても低消費電力化を図ることが重要である。
【０００８】
特許文献１は、カウンタの更新後のコードが初期コードから所定の範囲内にあるものを「不感帯」として遅延回路の遅延量を調整しない（不感帯の範囲内における変動をジッタとして扱う）ことを開示している。しかしながら、不感帯外の範囲に調整されるべき位相があった場合には結局微調整を行うこととなり、不感帯内においてもカウンタ等は動作し続ける（ロック状態でない）。したがって、消費電流が削減されず、低消費電力化を図ることができない。
【課題を解決するための手段】
【０００９】
そこで本発明者は、ＤＬＬ回路において相対的に高精度が要求されない状況（上記の８００ＭＨｚの場合等）について着目した。この場合においてもＤＬＬ回路内における遅延回路の遅延調整幅は、例えば他の仕様（１．６ＧＨｚ）を満たすべく、また、他の仕様がない場合においても製造初期の動作確認を確実に行うべく細かいものが用いられている。
【００１０】
ＤＬＬ回路は、比較対象クロック信号の位相に入力クロック信号の位相が実質的に等しくなるように遅延回路の遅延量を調整するものである。この調整は、高周波数帯で用いる製品（仕様）においては極めて重要である。しかしながら、相対的に低周波数帯で用いる製品（仕様）においては、調整のための回路が動作し続け、消費電力の点で有利とは言えない。
【００１１】
そこで、本発明者は、入力クロック信号の位相を目標である比較対象クロック信号の位相に実質的に合わせにいくのではなく、入力クロック信号の位相が比較対象クロック信号の位相に対して所定の位相差範囲内に入った場合に積極的に位相調整を停止して（つまりロック状態として）、それ以降の電流消費を削減することを創案した。
【００１２】
本発明の１つのアスペクト（側面）に係る半導体装置は、第１のクロック信号を受け、第１のクロック信号を可変である遅延量に応じて遅延させた第２のクロック信号を出力する遅延回路と、第２のクロック信号を受け、遅延された第３のクロック信号を出力するレプリカ回路と、第１および第３のクロック信号の位相差が所定時間以上であるか否かを検知し、所定時間以上である場合には遅延回路の遅延量を変化させ、所定時間未満である場合には遅延回路の遅延量を変化させないように制御する位相差検出回路と、を備える。
【発明の効果】
【００１３】
本発明によれば、低消費電力化が可能である。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例に係る半導体装置の構成を示す図である。
【図２】本発明の第１の実施例に係るＤＬＬ回路の構成を示すブロック図である。
【図３】本発明の第１の実施例に係る位相差検出回路の構成を示すブロック図である。
【図４】本発明の第１の実施例に係る位相差検出回路の動作を表す図である。
【図５】本発明の第１の実施例に係るＤＬＬ回路の各部の動作波形を示す図である。
【図６】クロック信号ＩＣＬＫ、ＲＣＬＫの波形の拡大図である。
【図７】本発明の第２の実施例に係るＤＬＬ回路の構成を示すブロック図である。
【図８】本発明の第２の実施例に係るＤＬＬ回路の各部の動作波形を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１６】
本発明の一実施形態に係る半導体装置は、第１のクロック信号（図２のＩＣＬＫ）を受け、第１のクロック信号を可変である遅延量に応じて遅延させた第２のクロック信号（図２のＬＣＬＫ）を出力する遅延回路（図２の３１）と、第２のクロック信号を受け、遅延された第３のクロック信号（図２のＲＣＬＫ）を出力するレプリカ回路（図２の３２）と、第１および第３のクロック信号の位相差が所定時間以上であるか否かを検知し、所定時間以上である場合には遅延回路の遅延量を変化させ、所定時間未満である場合には遅延回路の遅延量を変化させないように制御する位相差検出回路（図２の３６）と、を備える。
【００１７】
半導体装置において、第３のクロック信号の位相が第１のクロック信号の位相よりも進んでいるか否かを検知する位相比較回路（図２の３４）を更に備え、位相差検出回路は、第１および第３のクロック信号の位相差が所定時間以上である場合には位相比較回路の検出結果を有効として遅延回路の遅延量を変化させ、第１および第３のクロック信号の位相差が所定時間未満である場合には位相比較回路の検出結果を無効として遅延回路の遅延量を変化させないようにしてもよい。
【００１８】
半導体装置において、位相差検出回路の動作モードを設定するヒューズ回路（図２の２６）を備え、ヒューズ回路に第１のデータが書き込まれている時に、位相差検出回路は、第１および第３のクロック信号の位相差が所定時間以上であるか否かに関わらず位相比較回路の検出結果を有効として遅延回路の遅延量を変化させ、第２のデータが書き込まれている時に、位相差検出回路は、第１および第３のクロック信号の位相差が所定時間以上である場合には遅延回路の遅延量を変化させ、第１および第３のクロック信号の位相差が所定時間未満である場合には位相比較回路の検出結果を無効として遅延回路の遅延量を変化させない制御を行うようにしてもよい。
【００１９】
半導体装置において、遅延回路の遅延量を位相比較回路からの検出結果信号に応じて変化させるコード信号を出力するカウント回路（図２の３５）を更に備え、位相差検出回路は、第１および第３のクロック信号の位相差が所定時間以上である場合には位相比較回路の検知結果を有効としてカウント回路のコード信号を更新し、第１および第３のクロック信号の位相差が所定時間未満である場合には位相比較回路の検出結果を無効としてカウント回路のコード信号を更新しないようにしてもよい。
【００２０】
半導体装置において、位相差検出回路（図７の３６ａ）は、半導体自身の電源立ち上がり時の所定期間において活性化されるイニシャルシーケンス信号（図７のＩＮＩＴ）を受け、イニシャルシーケンス信号が活性状態を示す期間において、第１および第３のクロック信号の位相差が所定時間以上であるか否かに関わらず位相比較回路の検出結果を有効として遅延回路の遅延量を変化させ、イニシャルシーケンス信号が非活性状態を示す期間において、第１および第３のクロック信号の位相差が所定時間以上である場合には遅延回路の遅延量を変化させ、第１および第３のクロック信号の位相差が所定時間未満である場合には位相比較回路の検出結果を無効として遅延回路の遅延量を変化させないように制御してもよい。
【００２１】
半導体装置において、位相差検出回路は、第１のクロック信号を遅延する第２の遅延回路（図３の４１）と、第３のクロック信号を遅延する第３の遅延回路（図３の４２）と、第２の遅延回路の出力信号と第３のクロック信号との位相差を比較する第１の位相差比較器（図３の４３）と、第３の遅延回路の出力信号と第１のクロック信号との位相差を比較する第２の位相差比較器（図３の４４）と、第１および第２の位相差比較器における位相差比較結果に基づいて第１および第３のクロック信号の位相差が所定時間以上であるか否かを判断するカウント制御回路（図３の４５）と、を備えるようにしてもよい。
【００２２】
以上のような半導体装置によれば、電流消費を削減することができる。
【００２３】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２４】
図１は、本発明の第１の実施例に係る半導体装置の構成を示す図である。図１において、半導体装置は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であって、アドレス入力回路１１、アドレスラッチ回路１２、コマンド入力回路１３、コマンドデコード回路１４、モードレジスタ１５、リフレッシュ制御回路１６、カラムデコーダ１７、ロウデコーダ１８、メモリセルアレイ１９、クロック入力回路２０、タイミングジェネレータ２１、ＤＬＬ回路２２、ＦＩＦＯ回路２３、入出力回路２４、内部電源発生回路２５、ヒューズ回路２６を備える。
【００２５】
アドレス入力回路１１は、外部からアドレス信号ＡＤＤを入力してバッファリングし、アドレスラッチ回路１２に出力する。アドレスラッチ回路１２は、アドレス信号ＡＤＤをクロック信号ＩＣＬＫのタイミングでラッチし、モードレジスタ１５、カラムデコーダ１７、ロウデコーダ１８に出力する。
【００２６】
コマンド入力回路１３は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、リセット信号／ＲＳＴを外部から入力し、コマンドに係る信号をコマンドデコード回路１４に出力する。コマンドデコード回路１４は、コマンドに係る信号をデコードし、カラムアドレスのデコードタイミングをカラムデコーダ１７に出力し、ロウアドレスのデコードタイミングをロウデコーダ１８に出力し、モード設定タイミングをモードレジスタ１５に出力し、リフレッシュタイミングをリフレッシュ制御回路１６に出力し、リセット信号ＤＬＬＲＥＳＥＴをＤＬＬ回路２２に出力する。
【００２７】
モードレジスタ１５は、モード設定タイミングに合わせてＤＲＡＭの動作モードを設定する。リフレッシュ制御回路１６は、リフレッシュタイミングに応じてロウデコーダ１８からリフレッシュアドレスを発生するようにロウデコーダ１８を制御する。
【００２８】
カラムデコーダ１７は、カラムアドレスをメモリセルアレイ１９に出力し、ロウデコーダ１８は、ロウアドレスをメモリセルアレイ１９に出力し、メモリセルアレイ１９は、カラムアドレスとロウアドレスとに対応するメモリセルにアクセスする。
【００２９】
クロック入力回路２０は、外部からクロック信号ＣＫ、／ＣＫを入力してバッファリングし、クロック信号ＩＣＬＫをアドレスラッチ回路１２、コマンドデコード回路１４、タイミングジェネレータ２１およびＤＬＬ回路２２に出力する。タイミングジェネレータ２１は、クロック信号ＩＣＬＫに同期した各種タイミング信号を必要に応じて各部に分配し、各タイミング信号が半導体装置内を伝送する其々のタイミングを制御する。ＤＬＬ回路２２は、クロック信号ＩＣＬＫ、リセット信号ＤＬＬＲＥＳＥＴを入力し、クロック信号ＩＣＬＫの位相を調整したクロック信号ＬＣＬＫをＦＩＦＯ回路２３および入出力回路２４に出力する。
【００３０】
ＦＩＦＯ回路２３は、メモリセルアレイ１９と入出力回路２４間にあって入出力データをバッファリングする。入出力回路２４は、ＤＱ端子から入力されたライトデータをＦＩＦＯ回路２３に出力し、また、ＦＩＦＯ回路２３から入力されたリードデータをＤＱ端子に出力する。この場合、クロック信号ＬＣＬＫの位相は、クロック信号ＬＣＬＫに同期してＤＱ端子から出力されるデータ信号が外部のクロック信号ＣＫと同期するように調整される。
【００３１】
内部電源発生回路２５は、外部から電源ＶＤＤ、ＶＳＳを供給されて、内部の電源電圧を発生する。
【００３２】
ヒューズ回路２６は、ＤＬＬ回路２２のロック機能を有効にするか否かを決定する設定用の回路であり、半導体装置の仕様、例えば、クロック信号ＣＫ、／ＣＫの周波数が所定の値以上か否かに応じて設定される。すなわち、ＤＬＬ回路２２のロック機能が、例えば、半導体装置が高速動作品（１．６ＧＨｚ）として利用される場合においては位相差検出回路の機能が無効とされ、低速動作品（８００ＭＨｚ）として利用される場合においては該機能が有効とされるように設定が可能である。
【００３３】
次に、ＤＬＬ回路の構成について説明する。図２は、本発明の第１の実施例に係るＤＬＬ回路の構成を示すブロック図である。図２において、ＤＬＬ回路２２は、遅延回路３１、レプリカ回路３２、ＤＬＬ更新タイミング発生回路３３、位相比較回路３４、カウント回路３５、位相差検出回路３６、ロック検出回路３７を備える。
【００３４】
遅延回路３１は、クロック信号ＩＣＬＫに対し、カウント回路３５が出力するコード信号Ｃｏｄｅ＿Ａ〜Ｎに対応した遅延を与えてクロック信号ＬＣＬＫとしてＦＩＦＯ回路２３、入出力回路２４、およびレプリカ回路３２に出力する。
【００３５】
レプリカ回路３２は、入出力回路２４においてデータ出力のタイミングを外部クロックに合せるために入出力回路２４における遅延時間と実質的に同等である遅延時間をクロック信号ＬＣＬＫに与え、クロック信号ＲＣＬＫとして位相比較回路３４および位相差検出回路３６に出力する。
【００３６】
ＤＬＬ更新タイミング発生回路３３は、クロック信号ＩＣＬＫからカウント回路３５におけるカウントタイミングを定める信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇを生成してカウント回路３５に出力する。なお、信号ＤＬＬ＿ＬＯＣＫが活性状態にある場合には、信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇのカウント回路３５への出力を停止する。
【００３７】
位相比較回路３４は、クロック信号ＩＣＬＫとクロック信号ＲＣＬＫとの位相を比較し、比較結果を示す信号Ｃｏｍｐをカウント回路３５に出力する。なお、信号ＤＬＬ＿ＬＯＣＫが活性状態にある場合には、位相比較を行うことなく、信号Ｃｏｍｐのカウント回路３５への出力を停止する。
【００３８】
カウント回路３５は、信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅの活性状態において、信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇのタイミングに従って信号Ｃｏｍｐをカウントし、カウント値をコード信号Ｃｏｄｅ＿Ａ〜Ｎとして遅延回路３１に出力する。すなわち、クロック信号ＩＣＬＫの位相がクロック信号ＲＣＬＫの位相より進んでいるか、遅れているかの検知結果を用いて、カウント回路３５のカウント値が更新（＋カウント／−カウント）され、遅延回路３１の遅延段数が変化（遅延量増／遅延量減）する。そして、コード信号Ｃｏｄｅ＿Ａ〜Ｎが例えば「＋＋＋−＋」のように振動したことを検知してＤＬＬ回路の調整を終了する。なお、信号ＤＬＬ＿ＬＯＣＫが活性状態にある場合には、信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇ、Ｃｏｍｐが入力されないので、カウント動作を停止する。
【００３９】
位相差検出回路３６は、クロック信号ＩＣＬＫとクロック信号ＲＣＬＫとの位相差を検出し、位相差が所定の不感帯幅より大きな場合に、信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅを活性状態としてカウント回路３５およびロック検出回路３７に出力する。なお、不感帯幅が無効となるようにヒューズ回路２６が設定されている場合、位相差検出回路３６は、位相差の如何に係らず信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅを活性状態とする。
【００４０】
ロック検出回路３７は、信号ＤＬＬＲＥＳＥＴが活性化されるとリセットされ、信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅが非活性状態となった場合に、ＤＬＬ＿ＬＯＣＫを活性状態としてＤＬＬ更新タイミング発生回路３３、位相比較回路３４に出力する。
【００４１】
次に、位相差検出回路３６について説明する。図３は、本発明の第１の実施例に係る位相差検出回路の構成を示すブロック図である。位相差検出回路３６は、遅延回路４１、４２、位相差比較器４３、４４、カウント制御回路４５を備える。
【００４２】
遅延回路４１は、クロック信号ＩＣＬＫを遅延し、位相差比較器４３の一方の入力端（＋）に出力する。遅延回路４２は、クロック信号ＲＣＬＫを遅延し、位相差比較器４４の一方の入力端（−）に出力する。位相差比較器４３は、他方の入力端（−）にクロック信号ＲＣＬＫを入力し、クロック信号ＩＣＬＫを遅延した信号との位相差を比較し、比較結果を表す信号ＯＵＴ＿Ａをカウント制御回路４５に出力する。位相差比較器４４は、他方の入力端（＋）にクロック信号ＩＣＬＫを入力し、クロック信号ＲＣＬＫを遅延した信号との位相差を比較し、比較結果を表す信号ＯＵＴ＿Ｂをカウント制御回路４５に出力する。カウント制御回路４５は、信号ＯＵＴ＿Ａ、ＯＵＴ＿Ｂからクロック信号ＩＣＬＫ、ＲＣＬＫの位相差が所定の値未満であるか否かを表す信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅを出力する。
【００４３】
ここで遅延回路４１、４２では、例えば其々１５０ｐｓの遅延量が調整されているとする。つまり、遅延量を調整し、位相差が１５０ｐｓ以内に入った場合、又は当初から位相差が１５０ｐｓ以内の場合に、信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅを非活性状態とする。
【００４４】
位相差比較器４３は、「クロック信号ＩＣＬＫ＋１５０ｐｓの遅延」と「クロック信号ＲＣＬＫ」との位相比較を行い、位相差比較器４４は、「クロック信号ＩＣＬＫ」と「クロック信号ＲＣＬＫ＋１５０ｐｓの遅延」との位相比較を行う。
【００４５】
クロック信号ＩＣＬＫがクロック信号ＲＣＬＫに対して１５０ｐｓ以上進んでいれば、位相差比較器４１、４２の出力は、共にＨレベルとなり、クロック信号ＲＣＬＫがクロック信号ＩＣＬＫに対して１５０ｐｓ以上進んでいれば、位相差比較器４１、４２の出力は、共にＬレベルとなる。この場合、カウント制御回路４５は、図４に示すように信号Ｃｏｕｎｔ＿ＥｎａｂｌｅをＨレベルとして出力する。
【００４６】
また、クロック信号ＩＣＬＫ、ＲＣＬＫの差が１５０ｐｓ以内の場合には、位相差比較器４１、４２の其々の出力は、Ｌレベル、Ｈレベルとなる。この場合、カウント制御回路４５は、図４に示すように信号Ｃｏｕｎｔ＿ＥｎａｂｌｅをＬレベルとして出力する。このようにカウント制御回路４５は、信号ＯＵＴ＿Ａ、ＯＵＴ＿Ｂに対して排他的論理和の機能を果たす。
【００４７】
次に、ＤＬＬ回路の動作について説明する。図５は、本発明の第１の実施例に係るＤＬＬ回路の各部の動作波形を示す図である。図５における各タイミングでは、以下のように動作する。
タイミングｔ１：クロック信号ＩＣＬＫ、ＲＣＬＫの位相差が不感帯値ｎよりも大きい（不感帯外に存在する）ためカウント回路３５が更新される。
タイミングｔ２：同じく更新される。
タイミングｔ３：クロック信号ＩＣＬＫ、ＲＣＬＫの位相差が不感帯値ｎよりも小さくなった（不感帯内に存在する）ため、信号Ｃｏｕｎｔ＿ＥｎａｂｌｅがＬレベルとなり信号ＤＬＬ＿ＬＯＣＫが活性化（Ｈレベル）とされ、カウント回路３５は更新されない。
タイミングｔ４：デバイスの温度等の状態変化によって位相差が不感帯値ｎよりも大きくなり信号Ｃｏｕｎｔ＿ＥｎａｂｌｅがＨレベルとなる。しかし、信号ＤＬＬ＿ＬＯＣＫが活性化状態であるためカウント回路３５は更新されない。
タイミングｔ５：信号ＤＬＬＲＥＳＥＴによってＬＯＣＫが解除され、位相差が不感帯値ｎよりも大きいためにカウント回路３５が更新される。
【００４８】
図６は、クロック信号ＩＣＬＫ、ＲＣＬＫの波形の拡大図である。ここでは、ロック状態であってもその位相差範囲内を遅延回路３１で更に細かく調整可能であるという点を示している。例えば、ＤＬＬ回路２２をロックさせる位相差をｎ＝１５０ｐｓ、遅延回路３１に含まれる遅延素子１段分の調整幅を３０ｐｓとすることが出来る。
【００４９】
本実施例のＤＬＬ回路２２は、高速動作品（１．６ＧＨｚ≒周期０．６ｎｓ）の半導体装置においては、クロック信号ＩＣＬＫ、ＲＣＬＫの位相差が例えば１５０ｐｓ以内（位相差検出回路３６の抽出範囲、不感帯）でも動作させる。一方、低速動作品（８００ＭＨｚ≒周期１．３ｎｓ）の半導体装置においては、そういった操作を行わない。後者における１５０ｐｓの割合は１２％程度であり動作上許容されうるが、前者における割合は２５％程度であり動作上許容出来ないためである。勿論、この値１５０ｐｓは図３における遅延回路４１の遅延量を調整することで任意に変更可能である。即ち、ＤＬＬ回路２２は、潜在的には３０ｐｓでの調整が可能ではあるが、低速動作品（８００ＭＨｚ）の半導体装置においては、微調整を行うことで発生する電力消費の増大を防ぐように、敢えて微調整を行わないように設定される。
【実施例２】
【００５０】
図７は、本発明の第２の実施例に係るＤＬＬ回路の構成を示すブロック図である。図７において、図２と同一の符号は、同一物を表し、その説明を省略する。位相差検出回路３６ａは、図２の位相差検出回路３６に対し、さらにイニシャルシーケンスを表す信号ＩＮＩＴを入力する。
【００５１】
ＤＬＬ回路の動作タイミングを、イニシャルシーケンス（電源投入後の最初の調整）と、その後の調整（半導体装置動作中の微調整）とに分け、信号ＩＮＩＴが活性状態（Ｈレベル）となるイニシャルシーケンス時には、実施例１で説明した不感帯内に入っても位相調整を停止せずに高精度にロック動作を行う。また、信号ＩＮＩＴが非活性状態（Ｌレベル）となった、その後の他の調整においては、第１の実施例と同様の動作を行うものである。このように、最初に高精度にあわせ込んでいることから、その後の温度変化等によって多少の位相差が発生したとしても不感帯内に収まり、その結果、他の調整を省くことが可能となる。
【００５２】
次に、ＤＬＬ回路の動作について説明する。図８は、本発明の第２の実施例に係るＤＬＬ回路の各部の動作波形を示す図である。図５ではタイミングｔ３でカウント回路３５を停止していたが、図８では、イニシャルシーケンスを表す信号ＩＮＩＴによって信号Ｃｏｕｎｔ＿ＥｎａｂｌｅをＨに固定することで不感帯を無効とする。イニシャルシーケンス以外の期間においては、図２と同様に不感帯に基づいて動作する。
【００５３】
すなわち、イニシャルシーケンスを表す信号ＩＮＩＴが活性状態（Ｈレベル）にある場合、信号Ｃｏｕｎｔ＿Ｅｎａｂｌｅが活性状態（Ｈレベル）とされ、不感帯内に位相が調整された後も調整を継続し、ロック状態に至る。ロック状態では、先に述べたようにコード信号Ｃｏｄｅ＿Ａ〜Ｎが例えば「＋＋＋−＋」のように振動した状態とされる。
【００５４】
本実施例のＤＬＬ回路は、イニシャル時のロックを高精度とし、イニシャル時以降では、位相差検出回路３６が、クロック信号ＩＣＬＫ、ＲＣＬＫの位相差が例えば１５０ｐｓ以上であることを検出しない限り、再調整を行わないように動作する。
【００５５】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５６】
１１ アドレス入力回路
１２ アドレスラッチ回路
１３ コマンド入力回路
１４ コマンドデコード回路
１５ モードレジスタ
１６ リフレッシュ制御回路
１７ カラムデコーダ
１８ ロウデコーダ
１９ メモリセルアレイ
２０ クロック入力回路
２１ タイミングジェネレータ
２２ ＤＬＬ回路
２３ ＦＩＦＯ回路
２４ 入出力回路
２５ 内部電源発生回路
２６ ヒューズ回路
３１、４１、４２ 遅延回路
３２ レプリカ回路
３３ ＤＬＬ更新タイミング発生回路
３４ 位相比較回路
３５ カウント回路
３６、３６ａ 位相差検出回路
３７ ロック検出回路
４３、４４ 位相差比較器
４５ カウント制御回路
【特許請求の範囲】
【請求項１】
第１のクロック信号を受け、前記第１のクロック信号を可変である遅延量に応じて遅延させた第２のクロック信号を出力する遅延回路と、
前記第２のクロック信号を受け、遅延された第３のクロック信号を出力するレプリカ回路と、
前記第１および第３のクロック信号の位相差が所定時間以上であるか否かを検知し、前記所定時間以上である場合には前記遅延回路の遅延量を変化させ、前記所定時間未満である場合には前記遅延回路の遅延量を変化させないように制御する位相差検出回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第３のクロック信号の位相が前記第１のクロック信号の位相よりも進んでいるか否かを検知する位相比較回路を更に備え、
前記位相差検出回路は、前記第１および第３のクロック信号の位相差が前記所定時間以上である場合には前記位相比較回路の検出結果を有効として前記遅延回路の遅延量を変化させ、前記第１および第３のクロック信号の位相差が前記所定時間未満である場合には前記位相比較回路の検出結果を無効として前記遅延回路の遅延量を変化させないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記位相差検出回路の動作モードを設定するヒューズ回路を備え、
前記ヒューズ回路に第１のデータが書き込まれている時に、前記位相差検出回路は、前記第１および第３のクロック信号の位相差が前記所定時間以上であるか否かに関わらず前記位相比較回路の検出結果を有効として前記遅延回路の遅延量を変化させ、第２のデータが書き込まれている時に、前記位相差検出回路は、前記第１および第３のクロック信号の位相差が前記所定時間以上である場合には前記遅延回路の遅延量を変化させ、前記第１および第３のクロック信号の位相差が前記所定時間未満である場合には前記位相比較回路の検出結果を無効として前記遅延回路の遅延量を変化させない制御を行うことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記遅延回路の遅延量を前記位相比較回路からの検出結果信号に応じて変化させるコード信号を出力するカウント回路を更に備え、
前記位相差検出回路は、前記第１および第３のクロック信号の位相差が前記所定時間以上である場合には前記位相比較回路の検知結果を有効として前記カウント回路の前記コード信号を更新し、前記第１および第３のクロック信号の位相差が前記所定時間未満である場合には前記位相比較回路の検出結果を無効として前記カウント回路の前記コード信号を更新しないことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記位相差検出回路は、前記半導体自身の電源立ち上がり時の所定期間において活性化されるイニシャルシーケンス信号を受け、前記イニシャルシーケンス信号が活性状態を示す期間において、前記第１および第３のクロック信号の位相差が前記所定時間以上であるか否かに関わらず前記位相比較回路の検出結果を有効として前記遅延回路の遅延量を変化させ、前記イニシャルシーケンス信号が非活性状態を示す期間において、前記第１および第３のクロック信号の位相差が前記所定時間以上である場合には前記遅延回路の遅延量を変化させ、前記第１および第３のクロック信号の位相差が前記所定時間未満である場合には前記位相比較回路の検出結果を無効として前記遅延回路の遅延量を変化させないように制御することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記位相差検出回路は、
前記第１のクロック信号を遅延する第２の遅延回路と、
前記第３のクロック信号を遅延する第３の遅延回路と、
前記第２の遅延回路の出力信号と前記第３のクロック信号との位相差を比較する第１の位相差比較器と、
前記第３の遅延回路の出力信号と前記第１のクロック信号との位相差を比較する第２の位相差比較器と、
前記第１および第２の位相差比較器における位相差比較結果に基づいて前記第１および第３のクロック信号の位相差が前記所定時間以上であるか否かを判断するカウント制御回路と、
を備えることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項１】
第１のクロック信号を受け、前記第１のクロック信号を可変である遅延量に応じて遅延させた第２のクロック信号を出力する遅延回路と、
前記第２のクロック信号を受け、遅延された第３のクロック信号を出力するレプリカ回路と、
前記第１および第３のクロック信号の位相差が所定時間以上であるか否かを検知し、前記所定時間以上である場合には前記遅延回路の遅延量を変化させ、前記所定時間未満である場合には前記遅延回路の遅延量を変化させないように制御する位相差検出回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第３のクロック信号の位相が前記第１のクロック信号の位相よりも進んでいるか否かを検知する位相比較回路を更に備え、
前記位相差検出回路は、前記第１および第３のクロック信号の位相差が前記所定時間以上である場合には前記位相比較回路の検出結果を有効として前記遅延回路の遅延量を変化させ、前記第１および第３のクロック信号の位相差が前記所定時間未満である場合には前記位相比較回路の検出結果を無効として前記遅延回路の遅延量を変化させないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記位相差検出回路の動作モードを設定するヒューズ回路を備え、
前記ヒューズ回路に第１のデータが書き込まれている時に、前記位相差検出回路は、前記第１および第３のクロック信号の位相差が前記所定時間以上であるか否かに関わらず前記位相比較回路の検出結果を有効として前記遅延回路の遅延量を変化させ、第２のデータが書き込まれている時に、前記位相差検出回路は、前記第１および第３のクロック信号の位相差が前記所定時間以上である場合には前記遅延回路の遅延量を変化させ、前記第１および第３のクロック信号の位相差が前記所定時間未満である場合には前記位相比較回路の検出結果を無効として前記遅延回路の遅延量を変化させない制御を行うことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記遅延回路の遅延量を前記位相比較回路からの検出結果信号に応じて変化させるコード信号を出力するカウント回路を更に備え、
前記位相差検出回路は、前記第１および第３のクロック信号の位相差が前記所定時間以上である場合には前記位相比較回路の検知結果を有効として前記カウント回路の前記コード信号を更新し、前記第１および第３のクロック信号の位相差が前記所定時間未満である場合には前記位相比較回路の検出結果を無効として前記カウント回路の前記コード信号を更新しないことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記位相差検出回路は、前記半導体自身の電源立ち上がり時の所定期間において活性化されるイニシャルシーケンス信号を受け、前記イニシャルシーケンス信号が活性状態を示す期間において、前記第１および第３のクロック信号の位相差が前記所定時間以上であるか否かに関わらず前記位相比較回路の検出結果を有効として前記遅延回路の遅延量を変化させ、前記イニシャルシーケンス信号が非活性状態を示す期間において、前記第１および第３のクロック信号の位相差が前記所定時間以上である場合には前記遅延回路の遅延量を変化させ、前記第１および第３のクロック信号の位相差が前記所定時間未満である場合には前記位相比較回路の検出結果を無効として前記遅延回路の遅延量を変化させないように制御することを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記位相差検出回路は、
前記第１のクロック信号を遅延する第２の遅延回路と、
前記第３のクロック信号を遅延する第３の遅延回路と、
前記第２の遅延回路の出力信号と前記第３のクロック信号との位相差を比較する第１の位相差比較器と、
前記第３の遅延回路の出力信号と前記第１のクロック信号との位相差を比較する第２の位相差比較器と、
前記第１および第２の位相差比較器における位相差比較結果に基づいて前記第１および第３のクロック信号の位相差が前記所定時間以上であるか否かを判断するカウント制御回路と、
を備えることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−３１１２８（Ｐ２０１３−３１１２８Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６７５２６（Ｐ２０１１−１６７５２６）
【出願日】平成２３年７月２９日（２０１１．７．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２９日（２０１１．７．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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