半導体装置
【課題】サンプル間、温度等の変位に伴い発生するロック位相の変動を補正し、ロック位相を一定とすることができるＤＬＬを備えた半導体装置を提供する。
【解決手段】位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を変更するＰＤバックゲート電位変更回路１０６と、温度センサ１０７と、サンプル別閾値電圧（Ｖｔ）情報を記憶したＦｕｓe（ヒューズ）１０８を備える。温度センサ１０７の温度情報、Ｆｕｓe（ヒューズ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報は、ＰＤバックゲート電位変更回路１０６に読み出され、閾値電圧を制御し、ロック位相の変動を補正する。
【解決手段】位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を変更するＰＤバックゲート電位変更回路１０６と、温度センサ１０７と、サンプル別閾値電圧（Ｖｔ）情報を記憶したＦｕｓe（ヒューズ）１０８を備える。温度センサ１０７の温度情報、Ｆｕｓe（ヒューズ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報は、ＰＤバックゲート電位変更回路１０６に読み出され、閾値電圧を制御し、ロック位相の変動を補正する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ：遅延同期ループ）を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＬＬでは、入力信号を入力する遅延時間可変型のディレイライン（遅延線）の出力信号を帰還させた信号と該入力信号の位相を比較し、位相比較結果に基づきディレイラインの遅延を調整し、出力信号と入力信号の位相が所望値となるように制御する。
【０００３】
このＤＬＬを搭載した半導体装置の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスの概要を図１を参照して説明する。特に制限されないが、図１のＤＲＡＭデバイスは８バンク構成のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ；クロック同期型ＤＲＡＭ）である。図１において、ロウデコーダ１−４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ１−２は、メモリセルアレイ１−１のビット線（不図示）に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ１−３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオンとしてビット線を選択し、ＩＯ線（不図示）に接続する。コマンドデコーダ１−９は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を入力し、コマンドをデコードする（なお、信号名の／はＬｏｗでアクティブであることを示す）。カラムアドレスバッファ及びバーストカウンタ１−７は、コマンドデコーダ１−９からの制御信号を受けるコントロールロジック１−１０の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ１−３に供給する。モードレジスタ１−５は、アドレス信号とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力し、コントロールロジック１−１０に制御信号を出力する。ロウアドレスバッファ及びリフレッシュカウンタ１−６のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ１−４に出力し、リフレッシュカウンタは、例えばリフレッシュコマンドが入力されると、コマンドデコーダ１−９でのデコード結果に基づき、コントロールロジック１−１０からの制御信号に応答してカウントアップ動作し、カウント出力をリフレッシュアドレスとして出力する。なお、低電力動作時のセルフリフレッシュモードでは、例えば不図示の内部タイマーで規定されるリフレッシュサイクルでリフレッシュカウンタをカウントアップしリフレッシュアドレスとする。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスを選択し、ロウデコーダ１−４に供給される。
【０００４】
クロックジェネレータ１−１４は、ＤＲＡＭデバイスに供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがＨｉｇｈのとき、内部クロック信号を出力し、クロックイネーブル信号ＣＫＥがＬｏｗとなると、以降、内部クロック信号の供給を停止する。データコントロール回路１−８は、書き込みデータと読み出しデータの入出力を行う。ラッチ回路１−１１は書き込みデータと読出しデータをラッチする。入出力バッファ１−１３はデータ端子ＤＱからのデータの入力と出力を行う。
【０００５】
ＤＬＬ１−１２は、外部クロック信号ＣＫ、／ＣＫに遅延同期した信号を生成し、入出力バッファ１−１３に供給する。メモリセルアレイ１−１からの読み出しデータはラッチ回路１−１１から入出力バッファ１−１３に供給され、入出力バッファ１−１３は、ＤＬＬ１−１２で外部クロックＣＫに同期したクロック信号の立ち上がりと立ち下がりのエッジを用いて、データ端子ＤＱから読み出しデータをダブルデータレートで出力する。
【０００６】
ＤＱＳは、データのライト（書き込み）、リード（読み出し）のタイミングを規定するデータストローブ信号であり、ライト動作時に、ＤＲＡＭ外部のコントローラ（不図示）側から入力される入力信号であり、リード動作時には、ＤＲＡＭからコントローラ側に出力される出力信号（ＩＯ信号）である。外部クロックＣＫ、／ＣＫに同期し、ＤＤＲ ＳＤＲＡＭでは、ＤＱＳの立ち上がりと立ち下がりの両エッジを基準としてデータ（ＤＱ）の入出力が行われる。ＤＱＳは、リード動作時には、クロック信号ＣＫの立ち上がりエッジに同期してＤＲＡＭから出力され、ライト動作時には、コントローラ（不図示）から、クロック信号ＣＫの立ち上がりエッジから所定の位相遅延させて、ＤＲＡＭ側に入力される。ライト時には、ＤＲＡＭのラッチ回路１−１１は、コントローラ（不図示）から入力されるＤＱＳのエッジのタイミングで、入出力バッファ１−１３からのデータ（入出力バッファ１−１３の入力バッファにＤＱ端子から入力された書き込みデータ）を取り込む。リード時には、コントローラ（不図示）等のレシーバは、ＤＲＡＭのＤＱ端子から出力される読み出しデータを、ＤＱＳの両エッジ（立ち上がりエッジと立ち下がりエッジ）のタイミングで取り込む。
【０００７】
ＤＬＬ１−１２において、入力された外部クロック信号（ＣＫ）をディレイラインで遅延させた信号を、さらに、入出力バッファ１−１３の出力バッファ（出力回路）のレプリカ（Ｒｅｐｌｉｃａ）（不図示）で遅延させたレプリカクロック信号（Ｒｅｐｃｌｋ）と、外部クロック信号ＣＫの位相を比較し、これらの位相が合うように、ディレイラインの遅延時間を可変させる。データ読み出し時、レプリカクロック信号（Ｒｅｐｃｌｋ）と同位相のデータストローブ信号ＤＱＳを出力信号として外部（コントローラ等）に出力することができれば、当該ＤＱＳは外部クロック信号ＣＫと同位相となる。
【０００８】
図２に、ＤＬＬとその周辺回路（出力回路とレプリカ回路）の典型的な構成の一例を示す。図２に示すように、ＤＲＡＭ入力信号を入力するディレイライン１００と、ディレイライン１００の出力であるＤＬＬ出力信号を入力し、出力回路１０３の遅延時間Ｔを模した遅延Ｔ’を有するレプリカ回路１０４と、レプリカ回路１０４の出力信号であるレプリカクロック信号Ｒｅｐｃｌｋと、ＤＬＬ入力信号（ＤＲＡＭ入力信号）を入力し両者の位相を比較する位相検出回路（ＰＤ：Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）１０５と、位相検出回路１０５での位相比較結果をディレイライン増減信号として入力するカウンタ回路１０２と、カウンタ回路１０２のカウント値をデコードしてディレイライン１００の遅延時間を設定するデコーダ回路１０１を備えている。ディレイライン１００は、単位遅延回路を複数段縦続形態に接続し、デコーダ回路１０１の出力に基づき、出力信号が取り出される段数が決定される（単位遅延回路の段数が増えれば、ＤＬＬ出力信号の遅延時間は増大し、単位遅延回路の段数が減少すれば、ＤＬＬ出力信号の遅延時間は減少する）。位相検出回路（ＰＤ）は、入力した２つの信号（Ｒｅｐｃｌｋと、ＤＬＬ入力信号）の位相を比較し、どちらのエッジが時間的に進んでいるか（遅れているか）を検出するため、位相比較回路又は位相比較器とも呼ばれる。位相検出回路１０５での比較の結果、レプリカクロック信号Ｒｅｐｃｌｋの位相が、ＤＲＡＭ入力信号よりも遅れている場合、カウンタ回路１０２は、例えばカウンタダウンし、デコーダ回路１０１は、ディレイライン１００の遅延時間を短縮させ、レプリカクロック信号Ｒｅｐｃｌｋの位相が、ＤＲＡＭ入力信号よりも進んでいる場合、カウンタ回路１０２は、例えばカウンタアップし、デコーダ回路１０１は、ディレイライン１００の遅延時間を増加させる。
【０００９】
ここで、ＤＬＬにおける位相の概念について、図３を参照して説明する。図３において、入力信号はＤＬＬへの入力信号（外部クロック信号ＣＫ）、出力信号はＤＬＬの出力信号である。図３には、未ロック状態のＤＬＬにおける入出力信号の位相差が模式的に示されている。ＤＬＬは、ディレイラインの遅延時間を調整し、ＤＬＬの入力信号（図１の外部クロック信号ＣＫ）のエッジＡと、ＤＬＬの出力信号（図２のレプリカクロック信号Ｒｅｐｃｌｋ）のエッジＢを合致させる。即ち、図３におけるｃ＝ｂ−ａ相当の時間、入力信号をディレイライン１００で遅延させることで、入力信号のエッジＡと、出力信号のエッジＢをＡ＝Ｂ（ｃ＝０）としている。ｃ＝０の状態を「ロック状態」という（あるいは「位相合致状態」ともいう）。
【００１０】
図２において、レプリカ回路１０４の遅延（Ｔ’）は、出力回路１０３の固有遅延（Ｔ）を模しているため、一般的に、出力回路１０３と同一構成の回路をレプリカ回路１０４として搭載する。なお、出力回路１０３はＤＬＬ出力信号を受け、ＤＬＬ出力信号のエッジに応答してＤＲＡＭ出力信号（データ信号）を出力する。出力回路１０３とレプリカ回路１０４は、同一チップ内に設けられるため、半導体製造時のＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）の閾値電圧（Ｖｔ）のばらつき等は同等である。よって、同一構造であれば、出力回路１０３とレプリカ回路１０４とは、同一の遅延時間であることが期待できる。また、出力回路１０３とレプリカ回路１０４において、閾値電圧（Ｖｔ）の温度特性は同等であるため、動作時の温度変化等によりＭＯＳＦＥＴの閾値電圧（Ｖｔ）が変化した場合にも、出力回路１０３とレプリカ回路１０４において、同様に変化する。そのため、出力回路１０３とレプリカ回路１０４の遅延Ｔ、Ｔ’は同等と考えてよい。
【００１１】
図２において、位相検出回路（ＰＤ）１０５は、ＤＬＬ入力信号（ＤＲＡＭ入力信号）とレプリカクロック信号（Ｒｅｐｃｌｋ）の位相の前後比較を行う。位相検出回路（ＰＤ）１０５の位相比較結果を「Ｒｅｐ位相前後情報」と呼ぶ場合もある。位相検出回路（ＰＤ）で得られた位相比較結果は、ディレイライン増減信号としてカウンタ回路１０２に送られる。レプリカクロック信号（Ｒｅｐｃｌｋ）のエッジがＤＲＡＭ入力信号（ＣＫ）のエッジよりも前の場合（レプリカクロック信号（Ｒｅｐｃｌｋ）がＤＲＡＭ入力信号（ＣＫ）よりも位相検出回路（ＰＤ）１０５に早く到達した場合）、カウンタ回路１０２のカウンタ値を増加させ、デコーダ回路１０１を介してディレイライン１００の遅延段数を増加し、遅延時間を大とし、レプリカクロック信号（Ｒｅｐｃｌｋ）がさらに遅延される。カウンタ回路１０２は、初期値（例えば零）を基準にカウントアップ／ダウンするアップダウンカウンタとして構成され、カウント値の正／負に応じて、遅延時間が基準（初期設定値）の遅延よりも長い／短い段数に位置する単位遅延回路の出力を選択する。なお、カウンタ回路１０２のカウント値のビット数、及び符号（コード）が、ディレイラインの複数の段数に対応し単位遅延の出力の１つを選択可能なコードとして構成されている場合、デコーダ回路は不用とされる。
【００１２】
レプリカクロック信号（Ｒｅｐｃｌｋ）のエッジがＤＬＬ入力信号（ＤＲＡＭ入力信号ＣＫ）のエッジよりも後の場合（したがって、ＲｅｐｃｌｋがＣＫよりも遅くＰＤに到達した場合）、カウンタ回路１０２のカウンタ値を減少され、ディレイラインの遅延段の段数を減少し、Ｒｅｐｃｌｋのエッジを先行させる。
【００１３】
上記一連の動作を継続することで、最終的に、図２のレプリカ回路１０４から出力されるレプリカクロック信号（Ｒｅｐｃｌｋ）のエッジＡがＤＲＡＭ入力信号（ＣＫ）の位相の前後を横断し続ける状態に到達する。すなわち、図３において、ｃ＝０となり、エッジＢがエッジＡよりも位相が進む、又は遅れる状態を繰り返す。これが、前記ロック状態であり、Ｒｅｐｃｌｋの位相とＣＫの位相が合致するように、図２のディレイレイン１００の遅延が調整された状態である。
【００１４】
ＤＬＬのロック時において、レプリカ回路１０４から出力されるレプリカクロック信号（Ｒｅｐｃｌｋ）と、ＤＲＡＭ入力信号（ＣＫ）間に発生する位相差を「ロック位相」（あるいは「ロック位相差」）という。Ｌｏｃｋ位相は、本来、０であることが望ましいが、回路形式・利用電圧等の条件により、一定量のシフトが発生する。そのため、一般的に、ＤＬＬのロックでは、ロック位相を考慮に入れ、本来ロック位相０が得られる値から、予め一定量のシフトを考慮して、ロックを行っている。
【００１５】
なお、特許文献１には、位相検出回路を備えたＤＬＬが開示されている（特許文献１の図２参照）。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１０−６２９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
以下、関連技術の分析を与える。
【００１８】
位相検出回路（ＰＤ）において、当該位相検出回路（ＰＤ）を構成するＭＯＳＦＥＴの閾値電圧（Ｖｔ）が変化すれば、位相検出回路（ＰＤ）の動作は変化する。位相検出回路（ＰＤ）動作の変化は、外部クロック信号ＣＫとレプリカクロック信号（Ｒｅｐｃｌｋ）の位相比較動作の変化として現れる。すなわち、サンプル（チップ）間に存在する閾値電圧（Ｖｔ）ばらつき（製造ばらつき）や、同一サンプル（同一チップ内）においても、動作温度等の変化により発生する閾値電圧（Ｖｔ）の変動に伴い、ロック位相（ロック時に、ＲｅｐｃｌｋとＣＫ間に発生する位相差）が変化する。閾値電圧（Ｖｔ）の変化に伴うロック位相の変化を以下に説明する。
【００１９】
異なるサンプル（チップ）間で閾値電圧（Ｖｔ）が異なる。この場合、サンプル間でロック位相が異なる。
【００２０】
同一サンプル（同一チップ内）であるが、動作温度により閾値電圧（Ｖｔ）が異なる。この場合、同一サンプルであるが、動作温度によって、ロック位相が変化する。
【００２１】
図４は、ＤＲＡＭデバイスにおける、ロック位相を示す図である。図４において、左側のＹ軸はロック位相を表している。白の四角（□）は位相検出回路（ＰＤ）の位相比較結果↑（アップ）、黒の菱型（◆）は位相検出回路（ＰＤ）の位相比較結果↓（ダウン）、右側のＹ軸＝電流値、白の三角形（△）は電流を表している。
【００２２】
Ｘ軸の１行目は温度であり、−５、１１０、２５（一部条件のみ）℃。
【００２３】
Ｘ軸の２行目は、位相検出回路（ＰＤ）の動作電圧（本例では１．１Ｖのみ）である。
【００２４】
Ｘ軸の３行目は、入力信号リファレンスレベル（ＤＲＡＭ等の相補入力（相補クロックＣＫ／ＣＫＢ）を想定）している。
【００２５】
入力ＶＤＤ＝１．３、１．５、１．７Ｖ、入力スイング＝０．２５Ｖにて、以下の分類となる。クロック波形のクロスポイント（相補クロック（ＣＫ、／ＣＫ）の立ち上がりと立ち下がりがクロスするポイント）として、
「低」は、ＣＫと／ＣＫＢのクロスポイント＝４７．５［％］、
「普」は、ＣＫと／ＣＫＢのクロスポイント＝５０．０［％］（ＨｉｇｈとＬｏｗの中央、Ｄｕｔｙ＝５０％の対称波形）、
「高」は、ＣＫと／ＣＫＢのクロスポイント＝５２．５［％］。
【００２６】
Ｘ軸の４行目は、電源電圧（ＶＤＤ）、
Ｘ軸の５行目は、製造時の閾値電圧（Ｖｔ）
である。
【００２７】
上記した区分けにて、温度・閾値電圧（Ｖｔ）変動に注目した場合、図３上のワーストケースとなる、丸で囲んだ１、２間のロック位相差は、５０ｐｓである。他の状況にも、一様に、ロック位相差が存在することがわかる。このように、プロセス−閾値電圧（Ｖｔ）条件（Ｐ）、動作電圧条件（Ｖ）、温度条件（Ｔ）により、ロック位相にばらつきが見られる事がわかる。
【００２８】
図４によれば、Ｌｏｃｋ位相は、ＰＶＴ条件変動に伴い、例えば５０ｐｓ程度の変動が起こり得る。以上のように、ロック位相の定常性は保たれていない。よって、サンプル・温度等の変位に伴い発生するロック位相の変動に対応し、補正するシステムの提案が求められている。
【００２９】
また、近時の低電圧化の流れに伴い、上記の変動幅は、拡大していくものと考えられる。
【課題を解決するための手段】
【００３０】
上記問題点の少なくとも１つを解決するため、本発明は概略以下の構成とされる（ただし以下に限定されない）。
【００３１】
本発明によれば、ＤＬＬの位相検出回路を構成する複数のトランジスタのうち所定のトランジスタの閾値電圧を補正する補正回路を備えた半導体装置が提供される。
【発明の効果】
【００３２】
本発明によれば、サンプル間、温度等の変位に伴い発生するロック位相の変動を補正し、ロック位相を一定とすることができる。
【図面の簡単な説明】
【００３３】
【図１】ＤＬＬを備えた半導体装置の一例を示す図である。
【図２】ＤＬＬの構成の一例を示す図である。
【図３】未ロック状態のＤＬＬにおける位相差を説明する図である。
【図４】ＰＶＴ条件別のロック位相の変位を例示した図である。
【図５】本発明の一実施形態の構成を示す図である。
【図６】位相検出回路（ＰＤ）の構成を示す図である。
【図７】ＰＤバックゲート電位変更回路の構成の一例を示す図である。
【発明を実施するための形態】
【００３４】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願請求項に記載の内容であることは言うまでもない。いくつかの好ましい形態によれば、第１の信号と第２の信号の位相を比較する位相検出回路（１０５）と、前記位相検出回路（１０５）を構成する複数のトランジスタのうち所定のトランジスタの閾値電圧を補正する補正回路（例えば図５のＰＤバックゲート電位変更回路１０６）を備えている。位相検出回路（１０５）はＤＬＬの入力信号と出力信号の位相を比較し、ＤＬＬのディレイラインの遅延時間を増減させるための信号を出力する。
【００３５】
好ましい形態によれば、さらに、半導体装置内部の温度を検出するセンサ（図５の１０７）を備え、前記補正回路は、前記センサ（１０７）で検出された温度情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する。あるいは、半導体装置毎又は半導体装置群単位（例えばウェハ単位、あるいはロット単位等）でのトランジスタの閾値電圧情報を記憶する記憶部（１０８）を備え、前記補正回路は、前記記憶部に記憶される前記半導体装置毎又は半導体装置群単位でのトランジスタの閾値電圧情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する。
【００３６】
好ましい形態によれば、前記補正回路が、前記位相検出回路（１０５）を構成する前記所定のトランジスタのバックゲートに与える電圧を生成する電圧源回路（図７の１０６４）を備え、前記センサからの前記温度情報、及び／又は、前記記憶部に記憶された前記トランジスタの閾値電圧情報に基づき、前記バックゲート電圧を可変に設定する。
【００３７】
ＤＬＬの前記ディレイライン（１００）から出力される前記信号に応答してデータ信号を出力端子に出力する出力バッファ回路（１０３）の遅延を模したレプリカ回路（１０４）を備え、前記ディレイライン（１００）から出力された信号は、前記レプリカ回路（１０４）で遅延され、前記位相検出回路（１０５）に入力される。
【００３８】
本発明によれば、温度及びサンプルの条件により、ダイナミックに位相検出回路のトランジスタの閾値電圧Ｖｔを補正する。いくつかの好ましい形態（Ｐｒｅｆｅｒｒｅｄ Ｍｏｄｅｓ）によれば、位相検出回路（ＰＤ）を構成するＭＯＳトランジスタの閾値電圧（Ｖｔ）の変化の補正を行い、サンプル別、あるいは動作温度別に発生していたロック位相（ロック時にＲｅｐｃｌｋとＣＫ間に発生する位相差）のばらつきを解消する。
【００３９】
ＤＬＬは、レプリカクロック信号（Ｒｅｐｃｌｋ）を用いて、外部クロックと位相比較し、ディレイラインの遅延時間をフィードバック制御する回路構成である。レプリカ回路の遅延が出力回路の遅延時間を模すこと（図２の遅延時間Ｔ＝Ｔ’）で、ロック動作中にロック位相を読み取り、位相検出回路（ＰＤ）において、ＤＬＬ入力信号の位相と、レプリカクロック信号（Ｒｅｐｃｌｋ）の位相（どちらのエッジが時間的の前に位置するか）の前後を判断している。
【００４０】
位相検出回路（ＰＤ）においては、前述したように、位相検出回路（ＰＤ）を構成するＭＯＳＦＥＴの閾値電圧（Ｖｔ）に影響を受け、ロック位相が変化するという問題を持つが、本発明によれば、これを是正することができる。
【００４１】
＜実施形態＞
図５は、本発明の一実施形態を説明するための図である。図２の構成に対して、位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を変更するＰＤバックゲート電位変更回路１０６と、温度センサ（ＡＴＣＳＲ（Ａｕｔｏ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｅｎｓａｔｅｄ Ｓｅｌｆ Ｒｅｆｒｅｓｈ：自動温度補償セルフリフレッシュ）１０７と、サンプル別閾値電圧（Ｖｔ）情報を記憶したＦｕｓｅ（ヒューズ）１０８を備えている。温度センサ１０７の温度情報、ヒューズ（Ｆｕｓｅ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報は、ＰＤバックゲート電位変更回路１０６に読み出される。
【００４２】
図５において、ディレイライン１００、デコーダ回路１０１、カウンタ回路１０２、出力回路１０３、レプリカ回路１０４は、図２の構成と同様である。すなわち、図１及び図２に示した構成に、さらに、図５の温度センサ１０７、サンプル別閾値電圧（Ｖｔ）情報を記憶するヒューズ（Ｆｕｓｅ）１０８、ＰＤバックゲート電位変更回路１０６を備えた構成が、この実施形態に係る半導体装置の一例となる。なお、図５のＦｕｓｅ（ヒューズ）１０８は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等他の任意の不揮発性記憶装置であってもよいことは勿論である。なお、ヒューズ（Ｆｕｓｅ）１０８等にはデバイス製造時（例えばウエハテスト時、あるいは製品出荷時等）に、サンプル別閾値電圧（Ｖｔ）情報が設定される。以下では、本実施形態において、図１について共通部分の説明の重複は回避する。
【００４３】
特に制限されないが、本実施形態では、ＡＴＣＳＲが温度センサ１０７として用いられている。ＡＴＣＳＲは、ＤＲＡＭ製品に搭載される温度センサの一種であり、ＤＲＡＭデバイス内部に組み込まれた温度センサで検出された周囲温度情報に応じて自動的にリフレッシュ間隔を変更する。ＤＲＡＭの場合、例えばモバイル用途等の低電圧動作品、ＤＤＲ３以降の高速動作品においてＡＴＣＳＲ機能の搭載が一般化しつつある。なお、ＡＴＣＳＲを具備している低電圧動作品・高速動作品に、本発明を適用する場合、新たに温度計を搭載する必要はなく、ＡＴＣＳＲの組み込み温度センサから出力される温度情報を利用すればよい。また特に制限されないが、ＡＴＣＳＲ機能により読み出された情報は、温度レジスタ等にデジタル情報として設定される。なお、図５の温度センサ１０７として、ダイオード素子等（ＰＮ接合素子）を半導体装置内に組み込み、ダイオード素子に定電流を流し、端子間電圧を例えばＡＤ変換器でアナログデジタル変換し温度情報に換算する構成としてもよい。ダイオード素子に流す電流（順方向電流）Ｉ、アノード・カソード間電圧Ｖ、絶対温度Ｔとの間には、
Ｉ≒Ｉｓｅｘｐ（ｑＶ／ｋＴ） ・・・（１）
の関係があり（ただし、Ｉｓは飽和電流（逆方向飽和電流）、ｑは単位電荷、ｋはボルツマン定数）、上式の両辺の対数をとると、
Ｖ＝（ｋＴ／ｑ）ｌｎ（Ｉ／Ｉｓ） ・・・（２）
が得られ、電圧Ｖは絶対温度Ｔに比例する。
【００４４】
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）の閾値電圧（Ｖｔ）は、ＭＯＳＦＥＴのバックゲート電位（基板電位）により変化するという基板バイアス効果を利用し、ＰＤバックゲート電位変更回路１０６は、温度センサ１０７からの温度情報、及び／又は、ヒューズ（Ｆｕｓｅ）等によるサンプル別の閾値電圧（Ｖｔ）情報１０８に基づき、ＭＯＳＦＥＴのバックゲート電位を制御する。なお、ＭＯＳＦＥＴの閾値電圧（Ｖｔ）は負の温度特性を有し、温度が上昇すると、閾値電圧（Ｖｔ）は下る。
【００４５】
ＭＯＳＦＥＴの閾値電圧（Ｖｔ）は、次式（３）で与えられる。
ただし、
Ｖｔ０はＮｃｈ−ＭＯＳＦＥＴの場合、界面がｐ基板と同程度にｎ型に反転したときのゲート電圧であり、γは基板バイアス効果係数（典型的には、０．３〜０．４Ｖ１/2）、φＦは（ｋＴ／ｑ）ｌｎ（Ｎｓｕｂ／ｎｉ）（ただし、ｑは単位電荷、ｋはボルツマン定数、Ｎｓｕｂは基板の不純物濃度、ｎｉは真性半導体内のキャリア（電子）濃度）、Ｖｓｂはソース・基板間電圧（又は、ソース・ウェル間電圧）である。
【００４６】
Ｎｃｈ−ＭＯＳＦＥＴの場合、バックゲート電位（基板電位、あるいは、Ｎｃｈ−ＭＯＳＦＥＴが形成されるＰウエルの電位）をソース電位（例えばＶＳＳ）よりも下げる（負電位とする）とＶｓｂが正値となり、式（３）から、Ｖｔは、バックゲート電位＝ＶＳＳのときの値Ｖｔ０よりも増大する。一方、バックゲート電位をソース電位（例えばＶＳＳ）よりも上げると、Ｖｔはバックゲート電位＝ＶＳＳのときの値Ｖｔ０よりも減少する。一方、Ｐｃｈ−ＭＯＳＦＥＴの場合、バックゲート電位を電源ＶＤＤよりも上げると、閾値電圧（Ｖｔ）の絶対値｜Ｖｔ｜はバックゲート電位＝ＶＤＤのときの絶対値｜Ｖｔ０｜よりも増大し、バックゲート電位を電源ＶＤＤよりも下げると、閾値電圧（Ｖｔ）の絶対値Ｖｔは、バックゲート電位＝ＶＤＤのときの絶対値｜Ｖｔ０｜よりも減少する。
【００４７】
ＰＤバックゲート電位変更回路１０６は、例えば図７に示すように、温度センサ１０７の温度情報、ヒューズ（Ｆｕｓｅ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報をそれぞれ読み出す第１、第２の入力回路１０６１、１０６２と、第１、第２の入力回路１０６１、１０６２の読み出し情報に基づき、位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を確定するバックゲート電位決定回路１０６３と、バックゲート電位決定回路１０６３で決定されたバックゲート電位を、ＭＯＳＦＥＴのバックゲートにそれぞれ出力する電圧源回路１０６４と、制御回路１０６５を備えている。制御回路１０６５は、第１、第２の入力回路１０６１、１０６２の読み出しの開始／停止を制御する制御信号（指示信号・タイミング信号）や、バックゲート電位決定回路１０６３の動作の開始／停止を制御する制御信号（指示信号、タイミング信号）、電圧源回路１０６４を制御する制御信号をそれぞれ供給する。なお、特に制限されないが、バックゲート電位決定回路１０６３は、測定された周囲温度情報と、Ｐｃｈ−ＭＯＳＦＥＴ又はＮｃｈ−ＭＯＳＦＥＴのバックゲート電圧の対応をテーブル形式で記憶したＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を備え、例えば周囲温度に対応するアドレスをＲＯＭに入力しバックゲート電位を読み出す方式としてもよい。さらに、第２の入力回路１０６２で読み取られたサンプル別閾値電圧（Ｖｔ）情報と、第１の入力回路１０６１で読み取られた温度情報を合わせた情報からＲＯＭのアドレス情報を生成しバックゲート電圧情報を取得するようにしてもよい。この場合、サンプル依存且つ温度依存でＰＤのＭＯＳＦＥＴの閾値電圧を制御することができる。電圧源回路１０６４は、出力電圧が可変に設定可能な定電圧源（ｐｒｏｇｒａｍｍａｂｌｅ ｃｏｎｓｔａｎｔ ｖｏｌｔａｇｅ ｓｏｕｒｃｅ）で構成され、位相検出回路（ＰＤ）１０５の所定のＭＯＳＦＥＴが形成されたウエルコンタクトにバックゲート電圧ＶＢＢを供給する。また、制御回路１０６５は、制御回路１０６５から指示がない場合には、例えばＮｃｈ−ＭＯＳＦＥＴのバックゲート電位ＶＢＢとしてＶＳＳ（Ｐｃｈ−ＭＯＳＦＥＴのバックゲート電位としてＶＤＤ電位）を出力し、バックゲート電位決定回路１０６３から新たなバックゲート電位情報が決定された場合に、制御回路１０６５から指示に基づき、位相検出回路（ＰＤ）の例えばＭＯＳＦＥＴのバックゲートに、新たなバックゲート電位ＶＢＢを出力する構成としてもよい。Ｎｃｈ−ＭＯＳＦＥＴの場合、閾値電圧（Ｖｔ）を、ＶＢＢ＝ＶＳＳの場合よりも高くするには、ＶＢＢ＜ＶＳＳとし、低くするには、ＶＢＢ＞ＶＳＳとする。サンプル別閾値電圧（Ｖｔ）情報は、チップ毎に、あるいは、当該チップが形成されたウエハ単位、あるいは、ロット単位（例えば１ロットは１２又は２５枚分のウエハ）等、チップの集合（チップ群）単位に、閾値電圧情報を設定するようにしてもよい。
【００４８】
なお、本実施形態において、ＰＤバックゲート電位変更回路１０６において、温度情報の取得のタイミングとして、特に制限されないが、例えばＤＲＡＭデバイスでのセルフリフレッシュに応答して温度情報を取得するようにしてもよい。あるいは、ＤＲＡＭデバイス外部のＣＰＵからコントローラを介してＤＲＡＭに設定されるコマンド等の内容に応じて温度情報を取得するようにしてもよい。また特に制限されないが、サンプル別閾値電圧（Ｖｔ）情報は、ＤＲＡＭデバイスのパワーオン時等の初期設定時等に、Ｆｕｓｅ１０８から第２の入力回路１０６２に設定され記憶保持する構成としてもよい。なお、セルフリフレッシュは、セルフリフレッシュ開始コマンド（ＳＲＥコマンド）の入力時、クロックイネーブル信号ＣＫＥ（図１参照）をＨｉｇｈからＬｏｗとしておくことでセルフリフレッシュモード（ＤＲＡＭ側でリフレッシュを自動で行う）が開始し、セルフリフレッシュ中、クロックイネーブル信号ＣＬＫはＬｏｗに保持される。なお、クロックイネーブル信号ＣＬＫがＬｏｗとされることで内部クロックは停止する。セルフリフレッシュのリフレッシュ周期は内部タイマー等によって制御される。クロックイネーブル信号ＣＫＥをＬｏｗからＨｉｇｈとすると、セルフリフレッシュモードの終了となる。また、セルフリフレッシュ開始時、ＤＬＬは一旦リセットされ、セルフリフレッシュ終了時、動作可となる。このため、セルフリフレッシュの開始等に同期して、ＰＤバックゲート電位変更回路１０６が温度センサ１０７から温度情報を取得する場合、温度センサ１０７からの温度情報を第１の入力回路１０６１のレジスタ等に設定するためのタイミング信号は、例えばクロックイネーブル信号ＣＫＥのＨｉｇｈからＬｏｗへの遷移、内部タイマーのタイムアウト発生等に応答して制御回路１０６５内で生成されるパルス等（ワンショット又はマルチショットパルス）で行うようにしてもよい。
【００４９】
位相検出回路（ＰＤ）１０５のＮｃｈ−ＭＯＳＦＥＴにおける閾値電圧制御の動作例を説明する。
【００５０】
（１）Ｎｃｈ−ＭＯＳＦＥＴの閾値電圧（Ｖｔ）が高めのウエハの場合、ヒューズ（Ｆｕｓｅ）１０８に記憶されたサンプル別の閾値電圧（Ｖｔ）情報に基づき、ＰＤバックゲート電位変更回路１０６は、Ｎｃｈ−ＭＯＳＦＥＴのバックゲート電位（Ｎｃｈ−ＭＯＳＦＥＴが形成されたＰウエル電位）を上げ、閾値電圧（Ｖｔ）を下げる。Ｎｃｈ−ＭＯＳＦＥＴは、シリコン基板に設けられたＰウエル内にＮ＋拡散層（ソース・ドレイン）とその間のゲートが作成され、バックゲートはＰウエルとなる。Ｎｃｈ−ＭＯＳＦＥＴが形成されたＰウエルのウエル電位を上げる。
【００５１】
閾値電圧（Ｖｔ）が低めのウエハの場合には、ＰＤバックゲート電位変更回路１０６は、Ｎｃｈ−ＭＯＳＦＥＴのバックゲート電位（Ｎｃｈ−ＭＯＳＦＥＴが形成されたＰウエル電位）を下げ、閾値電圧（Ｖｔ）を上げる。
【００５２】
（２）閾値電圧（Ｖｔ）が高まる低温時は、閾値電圧（Ｖｔ）を下げる。すなわち、ＰＤバックゲート電位変更回路１０６は、Ｎｃｈ−ＭＯＳＦＥＴが形成されたＰウエルのウエル電位を上げる。
【００５３】
閾値電圧（Ｖｔ）が低まる高温時には、閾値電圧（Ｖｔ）を上げる。ＰＤバックゲート電位変更回路１０６は、Ｎｃｈ−ＭＯＳＦＥＴが形成されたＰウエルのウエル電位を下げる。
【００５４】
以上の最適値（温度とＮｃｈ−ＭＯＳＦＥＴのバックゲート電位、サンプル別Ｖｔ情報とＮｃｈ−ＭＯＳＦＥＴバックゲート電位）を事前にシミュレーション等で求めておき、ＡＴＣＳＲ情報、閾値電圧（Ｖｔ）情報（ヒューズ１０８等で保持）にしたがって、ＰＤバックゲート電位変更回路１０６にて動的に変更するようにしてもよい。
【００５５】
次に、位相検出回路（ＰＤ）１０５のＰｃｈ−ＭＯＳＦＥＴにおける閾値電圧制御の動作例を説明する。
（１）閾値電圧（Ｖｔ）が高めのウエハの場合、閾値電圧（Ｖｔ）を下げる。Ｐｃｈ−ＭＯＳＦＥＴは、シリコン基板に設けられたＮウエル内にＰ＋拡散層（ソース・ドレイン）とその間のゲートが作成され、バックゲートはＮウエルとなる。ＰＤバックゲート電位変更回路１０６は、Ｐｃｈ−ＭＯＳＦＥＴが形成されたＮウエルのウエル電位を下げる。
【００５６】
閾値電圧（Ｖｔ）が低めのウエハの場合、閾値電圧（Ｖｔ）を上げる（基板電位を上げる）。ＰＤバックゲート電位変更回路１０６は、Ｐｃｈ−ＭＯＳＦＥＴが形成されたＮウエルのウエル電位を上げる。
【００５７】
（２）閾値電圧（Ｖｔ）が高まる低温時には、閾値電圧（Ｖｔ）を下げる。ＰＤバックゲート電位変更回路１０６は、Ｐｃｈ−ＭＯＳＦＥＴが形成されたＮウエルのウエル電位を下げる。
【００５８】
閾値電圧（Ｖｔ）が低まる高温時には、閾値電圧（Ｖｔ）を上げる。ＰＤバックゲート電位変更回路１０６は、Ｐｃｈ−ＭＯＳＦＥＴが形成されたＮウエルのウエル電位を上げる。
【００５９】
以上の最適値（温度とＰｃｈ−ＭＯＳＦＥＴのバックゲート電位、サンプル別Ｖｔ情報とＰｃｈ−ＭＯＳＦＥＴバックゲート電位）を事前にシミュレーション等で求めておき、ＡＴＣＳＲ情報、閾値電圧（Ｖｔ）情報（Ｆｕｓｅ等で保持）にしたがって動的に変更する。なお、Ｎｃｈ−ＭＯＳＦＥＴ〜Ｐｃｈ−ＭＯＳＦＥＴ間では、基板電位（ウエル電位）の上下が逆転する。
【００６０】
上記（１）〜（２）の操作に伴って、位相検出回路（ＰＤ）１０５を構成するＭＯＳＦＥＴの閾値電圧（Ｖｔ）は、常に一定に保たれる。したがって、従来サンプル別、同一サンプル動作温度別に、発生していたＲｅｐ位相情報の変化が抑制される。よって、ロック位相の定常性が保たれる。
【００６１】
なお、Ｎｃｈ−ＭＯＳＦＥＴとＰｃｈ−ＭＯＳＥＴのそれぞれのバックゲート電位を独立に制御する場合、シリコン基板上にＰウエル、Ｎウエルを備えたツインウエルＣＭＯＳプロセスを用いてもよい。
【００６２】
電流消費低減・低電圧動作のトレンドに対して、近時、半導体製品のトレンドとして、電流消費低減・低電圧動作が目標となっている。電流消費低減のためには、ＭＯＳＦＥＴの閾値電圧（Ｖｔ）を高め、リーク電流等を削減する手法が有効である。しかしながら、閾値電圧（Ｖｔ）の上昇に伴い、ＭＯＳＦＥＴ動作におけるゲート・オーバードライブ（＝Ｖｇｓ（ゲート・ソース間電圧）−閾値電圧（Ｖｔ））が低下し、ＭＯＳＦＥＴの最低動作電圧を押し上げてしまう。閾値電圧（Ｖｔ）の上昇は、低電圧動作のトレンドに対して逆行するものといえる。そのため、現在は、同一チップ内の一部ＭＯＳＦＥＴのみ（設計・製造時の作り分け等により）、低閾値電圧（Ｖｔ）−ＭＯＳＦＥＴを採用する等して対処している。
【００６３】
位相検出回路（ＰＤ）にも、低閾値電圧（Ｖｔ）−ＭＯＳＦＥＴが採用される例はあるが、本発明を適用することで、位相検出回路（ＰＤ）を構成するＭＯＳＦＥＴの閾値電圧（Ｖｔ）を動的に変化させることができる。つまり、他要素と同一（あるいは、高めの）閾値電圧（Ｖｔ）を利用して製造しておき、動作時に、位相検出回路（ＰＤ）の基板電位変更回路１０６を用いて位相検出回路（ＰＤ）１０５の閾値電圧（Ｖｔ）のみを下げるといった対策が可能である。
【００６４】
本実施形態により、ＭＯＳＦＥＴの閾値電圧（Ｖｔ）を動的に変更することで、位相検出回路（ＰＤ）に関しては、低閾値電圧（Ｖｔ）−ＭＯＳＦＥＴを用いずに、電流消費削減、低電圧動作というトレンドに対して、効果的な対応が可能といえる。
【００６５】
また位相検出回路（ＰＤ）の低閾値電圧（Ｖｔ）化を動的に行えることから、半導体製品全体を、高閾値電圧（Ｖｔ）化して製造し、製品全体のリーク電流等の削減に注力しつつ、位相検出回路（ＰＤ）のＭＯＳＦＥＴの閾値電圧（Ｖｔ）を変更することで、通常品と同様のロック位相を保つといった応用も可能である。
【００６６】
本実施形態によれば、製造コスト低減を可能としている。すなわち、位相検出回路（ＰＤ）以外の各要素を通常閾値電圧（Ｖｔ）で設計できた場合、上記の低閾値電圧（Ｖｔ）−ＭＯＳＦＥＴは、位相検出回路（ＰＤ）のみのために導入せざるを得ず、製造コストの増加に繋がっていた。本発明を適用し、位相検出回路（ＰＤ）以外の各要素を、通常閾値電圧（Ｖｔ）−ＭＯＳＦＥＴにて製造できた場合には、低閾値電圧（Ｖｔ）−ＭＯＳＦＥＴの製造工程そのものを排除できるケースが想定できる。このため、製造工程の削減がコスト削減に結びつく事はいうまでも無い。
【００６７】
本実施形態によれば、高周波動作への対応を可能としている。すなわち、上記述べてきたように、本発明によれば、ロック位相のサンプル間ばらつき、動作温度ばらつきを低減するものである。したがって高周波動作時に厳しいタイミングマージンを満たす上でも効果がある。高周波動作半導体は必然的にタイミングスペックが厳しくなるが、位相検出回路（ＰＤ）の形式が同じである場合、ロック位相のばらつき分布は変わらず、タイミングスペックへの影響が、相対的に大きくなっていく。ロック位相が、温度・閾値電圧（Ｖｔ）等により変化する事は、先に述べたとおりであるが、本発明を適用することにより、一定のロック位相を保つことで、タイミングスペックへの悪影響を抑える事が可能である。
【００６８】
以上より、本実施形態の位相検出回路（ＰＤ）は高周波動作に対する利点をも兼ね備える。
【００６９】
さらに、回路形式の柔軟さ、増幅回路つき位相検出回路（ＰＤ）への利用が可能となる。本発明によれば、ＭＯＳトランジスタの閾値電圧（Ｖｔ）の一定化を目的としたものである。したがって、閾値電圧（Ｖｔ）の変動がロック位相に対して大きな影響を及ぼし、従来、利用が見送られてきた形式の位相検出回路（ＰＤ）があれば、本発明を適用する事で、実現が容易となる。
【００７０】
図６に示す回路例は、閾値電圧（Ｖｔ）変動に敏感なダイナミックアンプを利用した位相検出回路（ＰＤ）例である。ダイナミックアンプは、クロック信号の活性化時（例えばＨｉｇｈパルス）のときアンプを駆動する電流源が活性化されて増幅動作する。
【００７１】
図６の位相比較回路は、ＣＫと、ＣＫＢの電圧を比較する電圧コンパレータを構成するＮｃｈ差動対（２０１、２０２）と、差動対の差動出力（ＤＬＳＡＴ、ＤＬＳＡＢ）を差動でラッチする差動型フリップフロップ（２０３、２０４、２０５、２０６）と、差動出力（ＤＬＳＡＴ、ＤＬＳＡＢ）をプリチャージ・イコライズする回路（２１１−２１３）と、クロック信号Ｒｅｐｃｌｋに基づき、差動対（２０１、２０２）の電流源（２０７）の活性化を制御する回路（２１０、２０８）を備えている。
【００７２】
レプリカクロック信号Ｒｅｐｃｌｋの立ち上がりエッジの到来時に、相補のクロック信号ＣＫ、ＣＫＢの状態を把握するものである。レプリカクロック信号ＲｅｐｃｌｋがＬｏｗからＨｉｇｈとなった時点でのクロック信号ＣＫ、ＣＫＢの状態をサンプルし、ＣＫがＨｉｇｈであれば、比較結果を出力する正転端子ＣＯＴにＬｏｗパルスを出力する。ＣＫＢがＨｉｇｈであれば、比較結果を出力する反転端子ＣＯＢにＬｏｗパルスを出力する。レプリカクロック信号ＲｅｐｃｌｋがＨｉｇｈからＬｏｗとなると、ＣＯＴ、ＣＯＢはともＨｉｇｈとされ、次の比較動作（レプリカクロック信号ＲｅｐｃｌｋのＨｉｇｈパルスの入力）までともにＨｉｇｈに保持される。なお、図６のＣＫＢは、図１、図５の／ＣＫ（クロック信号ＣＫの相補信号）を入力する。
【００７３】
より詳しくは、図６に示すように、共通接続されたソースが、Ｎｃｈ−ＭＯＳＦＥＴ２０７、２０８を介してＶＳＳに接続され、ゲートにＣＫ、ＣＫＢ（/ＣＫ）を入力するＮｃｈ−ＭＯＳＦＥＴ２０１、２０２と、ソースが電源ＶＰＥＲＩに接続されたＰｃｈ−ＭＯＳＦＥＴ２０４、２０６と、Ｐｃｈ−ＭＯＳＦＥＴ２０４、２０６のドレインにそれぞれドレインが接続され、共通接続されたソースがＮｃｈ−ＭＯＳＦＥＴ２０９のドレインに接続されたＮｃｈ−ＭＯＳＦＥＴ２０３、２０５と、ソースが電源ＶＰＥＲＩに接続されたＰｃｈ−ＭＯＳＦＥＴ２１２、２１３と、Ｐｃｈ−ＭＯＳＦＥＴ２１２、２１３のドレイン間に接続されたＰｃｈ−ＭＯＳＦＥＴ２１１と、を備えている。Ｐｃｈ−ＭＯＳＦＥＴ２１２のドレインは、ＤＬＳＡＢノードにおいて、Ｎｃｈ−ＭＯＳＦＥＴ２０１のドレインに接続され、さらにＰｃｈ−ＭＯＳＦＥＴ２０４とＮｃｈ−ＭＯＳＦＥＴ２０３のドレインの接続点に接続され、ＤＬＳＡＢノードはインバータ２１４の入力に接続され、Ｐｃｈ−ＭＯＳＦＥＴ２１３のドレインは、ＤＬＳＡＴノードにおいて、Ｎｃｈ−ＭＯＳＦＥＴ２０２のドレインに接続され、さらにＰｃｈ−ＭＯＳＦＥＴ２０６とＮｃｈ−ＭＯＳＦＥＴ２０５のドレインの接続点に接続され、ＤＬＳＡＴノードはインバータ２１７の入力に接続され、Ｐｃｈ−ＭＯＳＦＥＴ２０４とＮｃｈ−ＭＯＳＦＥＴ２０３と共通ドレインと共通ゲートは、Ｐｃｈ−ＭＯＳＦＥＴ２０６とＮｃｈ−ＭＯＳＦＥＴ２０５の共通ゲートと共通ドレインに交差接続されている。インバータ２１７、２１４の出力信号は、インバータ（反転型出力バッファ）２１８、２１６でそれぞれ反転され、端子ＣＯＴ、ＣＯＢに出力される。Ｐｃｈ−ＭＯＳＦＥＴ２１１、２１２、２１３、Ｎｃｈ−ＭＯＳＦＥＴ２０７、２０９は、レプリカクロック信号Ｒｅｐｃｌｋに接続され、Ｎｃｈ−ＭＯＳＦＥＴ２０８のゲートは、レプリカクロック信号Ｒｅｐｃｌｋをインバータ２１０で反転した信号Ｒｅｐｃｌｋ２が入力される。レプリカクロック信号ＲｅｐｃｌｋがＬｏｗからＨｉｇｈとなると、Ｒｅｐｃｌｋ２はインバータ２１０の伝播遅延時間経過後、ＨｉｇｈからＬｏｗとなる。したがって、ＲｅｐｃｌｋがＬｏｗからＨｉｇｈとなった後、Ｒｅｐｃｌｋ２がＨｉｇｈからＬｏｗとなるまでの期間、Ｎｃｈ−ＭＯＳＦＥＴ２０７、２０８がオンし、差動対トランジスタ２０１、２０２の共通ソースに定電流を供給する。特に制限されないが、Ｎｃｈ−ＭＯＳＦＥＴ２０７が定電流源トランジスタ、Ｎｃｈ−ＭＯＳＦＥＴ２０８は、Ｒｅｐｃｌｋ２に基づき、定電流源トランジスタ２０７の活性化を制御するスイッチトランジスタとして構成される。Ｎｃｈ−ＭＯＳＦＥＴ２０７、２０８、２０９はＲｅｐｃｌｋインプットディスチャージ回路、Ｎｃｈ−ＭＯＳＦＥＴ２０１、２０２は、ＣＫ、ＣＫＢインプットディスチャージ回路、ＭＯＳＦＥＴ２０３、２０４、２０５、２０６はダイナミックバッファ、２１１はイコライザ、Ｐｃｈ−ＭＯＳＦＥＴ２１２、１１３はプリチャージ回路を構成している。電源ＶＰＥＲＩは、図１のＤＲＡＭの周辺回路を駆動する電源である。図６において、ＶＰＥＲＩの代わりに、内部電源電圧ＶＤＤ等であってもよいとは勿論である。また位相検出回路の出力を差動出力ＣＯＴ、ＣＯＢの代わりに、シングルエンデッド出力としてもよいことは勿論である。
【００７４】
図６に示すように、本実施形態では、Ｎｃｈ−ＭＯＳＦＥＴ２０１、２０２、２０７、２０８等のバックゲートは、ＶＳＳの変わりに、ＰＤバックゲート電位変更回路１０６から出力されるバックゲートバイアス電圧ＶＢＢに接続されている。
【００７５】
レプリカクロック（Ｒｅｐｃｌｋ）の立ち上がりエッジ到来時のＣＫ、ＣＫＢの電位極性を、インバータ２１４、２１７以降の情報として出力する。すなわち、Ｒｅｐｃｌｋの立ち上がりエッジのタイミングで、ＣＫ＝Ｌｏｗ、ＣＫＢ＝Ｈｉｇｈの場合、ＣＯＴ＝Ｈｉｇｈ、ＣＯＢ＝Ｌｏｗとなる。すなわち、Ｒｅｐｃｌｋの位相がＣＫよりも進んでおり（Ｒｅｐｃｌｋの遅延不足である）、ＤＬＬのカウンタ回路１０２（図５参照）のカウンタ値を増加させてディレイライン１００（図５参照）の遅延を増加させる。
【００７６】
Ｒｅｐｃｌｋの立ち上がりエッジのタイミングで、ＣＫ＝Ｈｉｇｈ、ＣＫＢ＝Ｌｏｗの場合、ＣＯＴ＝Ｌｏｗ、ＣＯＢ＝Ｈｉｇｈとなる。Ｒｅｐｃｌｋの位相がＣＫよりも遅れており（Ｒｅｐｃｌｋの遅延が過剰である）、ＤＬＬのカウンタ回路１０２（図５参照）のカウンタ値を減少させてディレイライン１００（図５参照）の遅延を減少させる。
【００７７】
レプリカクロック信号Ｒｅｐｃｌｋの立ち下がりエッジ以降から立ち上がりジ到来までのＬｏｗ期間中、プリチャージ用のＰｃｈ−ＭＯＳＦＥＴ２１２、２１３およびイコライズ用のＰｃｈ−ＭＯＳＦＥＴ２１１がオン（導通状態）である。また、レプリカ・インプット・ディスチャージ２２０のＮｃｈ−ＭＯＳＦＥＴ２０８、２０９はオフ（非導通状態）となり、差動対（２０１、２０２）の出力ノードＤＬＳＡＴ、ＤＬＳＡＢ共にＨｉｇｈ電位（ＶＰＥＲＩ）とされ（プリチャージ状態）、ＣＯＴ、ＣＯＢはともにＨｉｇｈ電位とされる。なお、このプリチャージ状態においても、外部よりＣＫ、ＣＫＢは入力される。Ｎｃｈ−ＭＯＳＦＥＴ２１０、２０２は、一定程度のアナログゲートレベルであるが、レプリカ・インプットディスチャージ回路２２０＝非活性状態とされ、Ｎｃｈ−ＭＯＳＦＥＴ２１０、２０２の共通ソースの電位はほぼ一定に保たれる。
【００７８】
レプリカクロック信号Ｒｅｐｃｌｋの立ち上がりエッジにて、ＤＬＳＡＢ、および、Ｎｃｈ−ＭＯＳＦＥＴ２１０、２０２のソースの電位が低下する。この際、Ｎｃｈ−ＭＯＳＦＥＴ２１０、２０２のゲート電位は相補の関係であるため、両者には電位差が生じる（一方は他方よりも高電位である）。したがって、ノードＤＬＳＡＢとＤＬＳＡＴ間電位に差が生じる。ＤＬＳＡＢとＤＬＳＡＴの間に電位差が生じた状態がダイナミックアンプ（入力と出力が交差接続された２つのＣＭＯＳインバータ（（２０３、２０４）と（２０５、２０６）からなる）２１９に発生することからその電位差が差動増幅される。差動増幅されたＤＬＳＡＴ、ＤＬＳＡＢノード間の電位差は、インバータ２１７、２１８、インバータ２１４、２１６を通って出力端子ＣＯＴ、ＣＯＢから外部（図５のカウンタ回路１０２）に伝播する。
【００７９】
位相検出回路（ＰＤ）に、ダイナミックアンプによる増幅動作が組み込まれているのは、半導体製品外部入力（ＣＫ、ＣＫＢ）が、電源レベルの１／２などに設定されたリファレンスレベルＶｅｆ付近の差動小振幅な信号となっているためである。すなわち、コモン電圧をＶｒｅｆとして、Ｖｒｅｆ±ΔＶとされる（振幅＝２ΔＶ、Ｖｒｅｆ＝ＶＤＤ／２、Ｖｒｅｆ＋ΔＶ＜ＶＤＤ）。小振幅による差動伝送は、信号伝播時の電力消費抑制などに効果が大きいものの、差動信号を受けるレシーバ（例えば位相検出回路（ＰＤ））にて増幅が必要である。
【００８０】
この様な小振幅な差動信号を扱う回路では、特性に影響を及ぼす閾値電圧（Ｖｔ）の影響が相対的に大きい。サンプル別・動作温度別閾値電圧（Ｖｔ）の影響を抑えるため、従来、例えば以下の対策が行われていた。
【００８１】
（Ａ）インプット・ディスチャージトランジスタ（２０１、２０２、２０７−２０９）を低閾値電圧（Ｖｔ）とする。
【００８２】
（Ｂ）インプット・ディスチャージトランジスタのサイズを拡大する。
【００８３】
これらの対策は、レプリカクロック信号Ｒｅｐｃｌｋの立ち上がりの到来時のインプット・ディスチャージトランジスタの電流を増加し、ダイナミックアンプの増幅初期差電位の増加を目指すものである。本質的なサンプル・動作温度ばらつきを抑制できるものではないが、本来ならば増幅初期差電位が小さい状況下でも、ダイナミックアンプの動作の確実化がなされるため、相対的に動作の平準化に寄与できる。ただし、インプット・ディスチャージ・トランジスタの電流増加に伴い、位相検出回路（ＰＤ）全体の消費電流増加がおき、また本質的なばらつき低減策ではないなど問題が多い。
【００８４】
これに対して、本実施形態による閾値電圧（Ｖｔ）の均一化は、図６に示した位相検出回路（ＰＤ）のような増幅回路を備える形式へ適用する。
【００８５】
本実施形態によれば、Ｎｃｈ−ＭＯＳＦＴ（２０１、２０２、２０７−２０９）のバックゲートは、ＰＤバックゲート電位変更回路１０６からのバックゲートバイアス電圧ＶＢＢに接続され、例えばＶＢＢ＞ＶＳＳとすることで、低閾値電圧化を達成する。また、従来のサンプル・温度別ばらつきを本質的に解消し、またインプット・ディスチャージトランジスタの大電流化も抑制することができる。
【００８６】
さらに、本実施形態によれば以下のような作用効果を奏する。
【００８７】
ＡＴＣＳＲ（例えばＤＲＡＭ等が標準的に備える温度計）、Ｆｕｓｅ等によるサンプル別閾値電圧（Ｖｔ）情報を基に、位相検出回路（ＰＤ）の基板電位を変更する。基板電位の変更に伴い、位相検出回路（ＰＤ）の動作に由来するロック位相が補正され、平準化される。
【００８８】
ＤＬＬへの適用にあたり、基板電位の変更は、位相検出回路（ＰＤ）にのみ適用すればよく、複雑化増大の程度が小さい。
【００８９】
電流消費低減・低電圧動作のトレンドに対応可能である。
【００９０】
製造コストの低減を可能としている。
【００９１】
高周波動作への対応を可能としている。
【００９２】
閾値電圧（Ｖｔ）変化に過敏な回路に適用することで、位相検出回路（ＰＤ）への実用可能性をさらに高めることができる。
【００９３】
上記の通り、実施形態では、増幅回路（ダイナミックアンプ）付き位相検出回路（ＰＤ）への本発明の適用による、
・ロック位相の定常化、
・位相検出回路（ＰＤ）自体の消費電力の低減、
・位相検出回路（ＰＤ）を構成するＭＯＳトランジスタサイズの小型化
等の作用について説明した。
【００９４】
本発明の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳＦＥＴ（Ｐ型チャネルＭＯＳＦＥＴ）は、第２導電型のトランジスタ、Ｎｃｈ−ＭＯＳＦＥＴ（Ｎ型チャネルＭＯＳＦＥＴ）は、第１導電型のトランジスタの代表例である。
【００９５】
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９６】
１−１ メモリセルアレイ
１−２ センスアンプ
１−３ カラムデコーダ
１−４ ロウデコーダ
１−５ モードレジスタ
１−６ ロウアドレスバッファ及びリフレッシュカウンタ
１−７ カラムアドレスバッファ及びバーストカウンタ
１−８ データコントロール回路
１−９ コマンドデコーダ
１−１０ コントロールロジック
１−１１ ラッチ回路
１−１２ ＤＬＬ
１−１３ 入出力バッファ
１−１４ クロックジェネレータ
１００ ディレイライン
１０１ デコーダ回路
１０２ カウンタ回路
１０３ 出力回路
１０４ レプリカ回路
１０５ 位相検出回路（ＰＤ）
１０６ ＰＤバックゲート電位変更回路（電源回路）
１０７ ＡＴＣＳＲ（温度計）
１０８ ヒューズ（Ｆｕｓｅ）等よるサンプル別Ｖｔ情報
２０４、２０６、２１１−２１３ Ｐｃｈ−ＭＯＳＦＥＴ
２０１〜２０３、２０５、２０７−２０９ Ｎｃｈ−ＭＯＳＦＥＴ
２１０、２１４、２１７ インバータ
２１６、２１８ 出力バッファ（インバータ）
２１９ ダイナミックアンプ
２２０ レプリカクロック・インプットディスチャージ
１０６１、１０６２ 入力回路
１０６３ バックゲート電位決定回路
１０６４ 電圧源回路
１０６５ 制御回路
【技術分野】
【０００１】
本発明は半導体装置に関し、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ：遅延同期ループ）を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＬＬでは、入力信号を入力する遅延時間可変型のディレイライン（遅延線）の出力信号を帰還させた信号と該入力信号の位相を比較し、位相比較結果に基づきディレイラインの遅延を調整し、出力信号と入力信号の位相が所望値となるように制御する。
【０００３】
このＤＬＬを搭載した半導体装置の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスの概要を図１を参照して説明する。特に制限されないが、図１のＤＲＡＭデバイスは８バンク構成のＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：クロックの立ち上がりと立ち下がりの両エッジに同期してデータをやり取りする）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ；クロック同期型ＤＲＡＭ）である。図１において、ロウデコーダ１−４は、ロウアドレスをデコードし選択されたワード線（不図示）を駆動する。センスアンプ１−２は、メモリセルアレイ１−１のビット線（不図示）に読み出されたデータを増幅し、リフレッシュ動作時にはリフレッシュアドレスで選択されたワード線のセルに接続するビット線に読み出されたセルデータを増幅して該セルへ書き戻す。カラムデコーダ１−３は、カラムアドレスをデコードし、選択されたＹスイッチ（不図示）をオンとしてビット線を選択し、ＩＯ線（不図示）に接続する。コマンドデコーダ１−９は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を入力し、コマンドをデコードする（なお、信号名の／はＬｏｗでアクティブであることを示す）。カラムアドレスバッファ及びバーストカウンタ１−７は、コマンドデコーダ１−９からの制御信号を受けるコントロールロジック１−１０の制御のもと、入力されたカラムアドレスから、バースト長分のアドレスを生成し、カラムデコーダ１−３に供給する。モードレジスタ１−５は、アドレス信号とバンク選択用（８バンクの中の１つを選択）の信号ＢＡ０、ＢＡ１、ＢＡ２を入力し、コントロールロジック１−１０に制御信号を出力する。ロウアドレスバッファ及びリフレッシュカウンタ１−６のロウアドレスバッファは、入力されたロウアドレスを受けて、ロウデコーダ１−４に出力し、リフレッシュカウンタは、例えばリフレッシュコマンドが入力されると、コマンドデコーダ１−９でのデコード結果に基づき、コントロールロジック１−１０からの制御信号に応答してカウントアップ動作し、カウント出力をリフレッシュアドレスとして出力する。なお、低電力動作時のセルフリフレッシュモードでは、例えば不図示の内部タイマーで規定されるリフレッシュサイクルでリフレッシュカウンタをカウントアップしリフレッシュアドレスとする。ロウアドレスバッファからのロウアドレスとリフレッシュカウンタからのリフレッシュアドレスはマルチプレクサ（不図示）に入力され、リフレッシュ時には、リフレッシュアドレスが選択され、それ以外は、ロウアドレスバッファからのロウアドレスを選択し、ロウデコーダ１−４に供給される。
【０００４】
クロックジェネレータ１−１４は、ＤＲＡＭデバイスに供給される相補の外部クロックＣＫ、／ＣＫを受け、クロックイネーブル信号ＣＫＥがＨｉｇｈのとき、内部クロック信号を出力し、クロックイネーブル信号ＣＫＥがＬｏｗとなると、以降、内部クロック信号の供給を停止する。データコントロール回路１−８は、書き込みデータと読み出しデータの入出力を行う。ラッチ回路１−１１は書き込みデータと読出しデータをラッチする。入出力バッファ１−１３はデータ端子ＤＱからのデータの入力と出力を行う。
【０００５】
ＤＬＬ１−１２は、外部クロック信号ＣＫ、／ＣＫに遅延同期した信号を生成し、入出力バッファ１−１３に供給する。メモリセルアレイ１−１からの読み出しデータはラッチ回路１−１１から入出力バッファ１−１３に供給され、入出力バッファ１−１３は、ＤＬＬ１−１２で外部クロックＣＫに同期したクロック信号の立ち上がりと立ち下がりのエッジを用いて、データ端子ＤＱから読み出しデータをダブルデータレートで出力する。
【０００６】
ＤＱＳは、データのライト（書き込み）、リード（読み出し）のタイミングを規定するデータストローブ信号であり、ライト動作時に、ＤＲＡＭ外部のコントローラ（不図示）側から入力される入力信号であり、リード動作時には、ＤＲＡＭからコントローラ側に出力される出力信号（ＩＯ信号）である。外部クロックＣＫ、／ＣＫに同期し、ＤＤＲ ＳＤＲＡＭでは、ＤＱＳの立ち上がりと立ち下がりの両エッジを基準としてデータ（ＤＱ）の入出力が行われる。ＤＱＳは、リード動作時には、クロック信号ＣＫの立ち上がりエッジに同期してＤＲＡＭから出力され、ライト動作時には、コントローラ（不図示）から、クロック信号ＣＫの立ち上がりエッジから所定の位相遅延させて、ＤＲＡＭ側に入力される。ライト時には、ＤＲＡＭのラッチ回路１−１１は、コントローラ（不図示）から入力されるＤＱＳのエッジのタイミングで、入出力バッファ１−１３からのデータ（入出力バッファ１−１３の入力バッファにＤＱ端子から入力された書き込みデータ）を取り込む。リード時には、コントローラ（不図示）等のレシーバは、ＤＲＡＭのＤＱ端子から出力される読み出しデータを、ＤＱＳの両エッジ（立ち上がりエッジと立ち下がりエッジ）のタイミングで取り込む。
【０００７】
ＤＬＬ１−１２において、入力された外部クロック信号（ＣＫ）をディレイラインで遅延させた信号を、さらに、入出力バッファ１−１３の出力バッファ（出力回路）のレプリカ（Ｒｅｐｌｉｃａ）（不図示）で遅延させたレプリカクロック信号（Ｒｅｐｃｌｋ）と、外部クロック信号ＣＫの位相を比較し、これらの位相が合うように、ディレイラインの遅延時間を可変させる。データ読み出し時、レプリカクロック信号（Ｒｅｐｃｌｋ）と同位相のデータストローブ信号ＤＱＳを出力信号として外部（コントローラ等）に出力することができれば、当該ＤＱＳは外部クロック信号ＣＫと同位相となる。
【０００８】
図２に、ＤＬＬとその周辺回路（出力回路とレプリカ回路）の典型的な構成の一例を示す。図２に示すように、ＤＲＡＭ入力信号を入力するディレイライン１００と、ディレイライン１００の出力であるＤＬＬ出力信号を入力し、出力回路１０３の遅延時間Ｔを模した遅延Ｔ’を有するレプリカ回路１０４と、レプリカ回路１０４の出力信号であるレプリカクロック信号Ｒｅｐｃｌｋと、ＤＬＬ入力信号（ＤＲＡＭ入力信号）を入力し両者の位相を比較する位相検出回路（ＰＤ：Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ）１０５と、位相検出回路１０５での位相比較結果をディレイライン増減信号として入力するカウンタ回路１０２と、カウンタ回路１０２のカウント値をデコードしてディレイライン１００の遅延時間を設定するデコーダ回路１０１を備えている。ディレイライン１００は、単位遅延回路を複数段縦続形態に接続し、デコーダ回路１０１の出力に基づき、出力信号が取り出される段数が決定される（単位遅延回路の段数が増えれば、ＤＬＬ出力信号の遅延時間は増大し、単位遅延回路の段数が減少すれば、ＤＬＬ出力信号の遅延時間は減少する）。位相検出回路（ＰＤ）は、入力した２つの信号（Ｒｅｐｃｌｋと、ＤＬＬ入力信号）の位相を比較し、どちらのエッジが時間的に進んでいるか（遅れているか）を検出するため、位相比較回路又は位相比較器とも呼ばれる。位相検出回路１０５での比較の結果、レプリカクロック信号Ｒｅｐｃｌｋの位相が、ＤＲＡＭ入力信号よりも遅れている場合、カウンタ回路１０２は、例えばカウンタダウンし、デコーダ回路１０１は、ディレイライン１００の遅延時間を短縮させ、レプリカクロック信号Ｒｅｐｃｌｋの位相が、ＤＲＡＭ入力信号よりも進んでいる場合、カウンタ回路１０２は、例えばカウンタアップし、デコーダ回路１０１は、ディレイライン１００の遅延時間を増加させる。
【０００９】
ここで、ＤＬＬにおける位相の概念について、図３を参照して説明する。図３において、入力信号はＤＬＬへの入力信号（外部クロック信号ＣＫ）、出力信号はＤＬＬの出力信号である。図３には、未ロック状態のＤＬＬにおける入出力信号の位相差が模式的に示されている。ＤＬＬは、ディレイラインの遅延時間を調整し、ＤＬＬの入力信号（図１の外部クロック信号ＣＫ）のエッジＡと、ＤＬＬの出力信号（図２のレプリカクロック信号Ｒｅｐｃｌｋ）のエッジＢを合致させる。即ち、図３におけるｃ＝ｂ−ａ相当の時間、入力信号をディレイライン１００で遅延させることで、入力信号のエッジＡと、出力信号のエッジＢをＡ＝Ｂ（ｃ＝０）としている。ｃ＝０の状態を「ロック状態」という（あるいは「位相合致状態」ともいう）。
【００１０】
図２において、レプリカ回路１０４の遅延（Ｔ’）は、出力回路１０３の固有遅延（Ｔ）を模しているため、一般的に、出力回路１０３と同一構成の回路をレプリカ回路１０４として搭載する。なお、出力回路１０３はＤＬＬ出力信号を受け、ＤＬＬ出力信号のエッジに応答してＤＲＡＭ出力信号（データ信号）を出力する。出力回路１０３とレプリカ回路１０４は、同一チップ内に設けられるため、半導体製造時のＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）の閾値電圧（Ｖｔ）のばらつき等は同等である。よって、同一構造であれば、出力回路１０３とレプリカ回路１０４とは、同一の遅延時間であることが期待できる。また、出力回路１０３とレプリカ回路１０４において、閾値電圧（Ｖｔ）の温度特性は同等であるため、動作時の温度変化等によりＭＯＳＦＥＴの閾値電圧（Ｖｔ）が変化した場合にも、出力回路１０３とレプリカ回路１０４において、同様に変化する。そのため、出力回路１０３とレプリカ回路１０４の遅延Ｔ、Ｔ’は同等と考えてよい。
【００１１】
図２において、位相検出回路（ＰＤ）１０５は、ＤＬＬ入力信号（ＤＲＡＭ入力信号）とレプリカクロック信号（Ｒｅｐｃｌｋ）の位相の前後比較を行う。位相検出回路（ＰＤ）１０５の位相比較結果を「Ｒｅｐ位相前後情報」と呼ぶ場合もある。位相検出回路（ＰＤ）で得られた位相比較結果は、ディレイライン増減信号としてカウンタ回路１０２に送られる。レプリカクロック信号（Ｒｅｐｃｌｋ）のエッジがＤＲＡＭ入力信号（ＣＫ）のエッジよりも前の場合（レプリカクロック信号（Ｒｅｐｃｌｋ）がＤＲＡＭ入力信号（ＣＫ）よりも位相検出回路（ＰＤ）１０５に早く到達した場合）、カウンタ回路１０２のカウンタ値を増加させ、デコーダ回路１０１を介してディレイライン１００の遅延段数を増加し、遅延時間を大とし、レプリカクロック信号（Ｒｅｐｃｌｋ）がさらに遅延される。カウンタ回路１０２は、初期値（例えば零）を基準にカウントアップ／ダウンするアップダウンカウンタとして構成され、カウント値の正／負に応じて、遅延時間が基準（初期設定値）の遅延よりも長い／短い段数に位置する単位遅延回路の出力を選択する。なお、カウンタ回路１０２のカウント値のビット数、及び符号（コード）が、ディレイラインの複数の段数に対応し単位遅延の出力の１つを選択可能なコードとして構成されている場合、デコーダ回路は不用とされる。
【００１２】
レプリカクロック信号（Ｒｅｐｃｌｋ）のエッジがＤＬＬ入力信号（ＤＲＡＭ入力信号ＣＫ）のエッジよりも後の場合（したがって、ＲｅｐｃｌｋがＣＫよりも遅くＰＤに到達した場合）、カウンタ回路１０２のカウンタ値を減少され、ディレイラインの遅延段の段数を減少し、Ｒｅｐｃｌｋのエッジを先行させる。
【００１３】
上記一連の動作を継続することで、最終的に、図２のレプリカ回路１０４から出力されるレプリカクロック信号（Ｒｅｐｃｌｋ）のエッジＡがＤＲＡＭ入力信号（ＣＫ）の位相の前後を横断し続ける状態に到達する。すなわち、図３において、ｃ＝０となり、エッジＢがエッジＡよりも位相が進む、又は遅れる状態を繰り返す。これが、前記ロック状態であり、Ｒｅｐｃｌｋの位相とＣＫの位相が合致するように、図２のディレイレイン１００の遅延が調整された状態である。
【００１４】
ＤＬＬのロック時において、レプリカ回路１０４から出力されるレプリカクロック信号（Ｒｅｐｃｌｋ）と、ＤＲＡＭ入力信号（ＣＫ）間に発生する位相差を「ロック位相」（あるいは「ロック位相差」）という。Ｌｏｃｋ位相は、本来、０であることが望ましいが、回路形式・利用電圧等の条件により、一定量のシフトが発生する。そのため、一般的に、ＤＬＬのロックでは、ロック位相を考慮に入れ、本来ロック位相０が得られる値から、予め一定量のシフトを考慮して、ロックを行っている。
【００１５】
なお、特許文献１には、位相検出回路を備えたＤＬＬが開示されている（特許文献１の図２参照）。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１０−６２９３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
以下、関連技術の分析を与える。
【００１８】
位相検出回路（ＰＤ）において、当該位相検出回路（ＰＤ）を構成するＭＯＳＦＥＴの閾値電圧（Ｖｔ）が変化すれば、位相検出回路（ＰＤ）の動作は変化する。位相検出回路（ＰＤ）動作の変化は、外部クロック信号ＣＫとレプリカクロック信号（Ｒｅｐｃｌｋ）の位相比較動作の変化として現れる。すなわち、サンプル（チップ）間に存在する閾値電圧（Ｖｔ）ばらつき（製造ばらつき）や、同一サンプル（同一チップ内）においても、動作温度等の変化により発生する閾値電圧（Ｖｔ）の変動に伴い、ロック位相（ロック時に、ＲｅｐｃｌｋとＣＫ間に発生する位相差）が変化する。閾値電圧（Ｖｔ）の変化に伴うロック位相の変化を以下に説明する。
【００１９】
異なるサンプル（チップ）間で閾値電圧（Ｖｔ）が異なる。この場合、サンプル間でロック位相が異なる。
【００２０】
同一サンプル（同一チップ内）であるが、動作温度により閾値電圧（Ｖｔ）が異なる。この場合、同一サンプルであるが、動作温度によって、ロック位相が変化する。
【００２１】
図４は、ＤＲＡＭデバイスにおける、ロック位相を示す図である。図４において、左側のＹ軸はロック位相を表している。白の四角（□）は位相検出回路（ＰＤ）の位相比較結果↑（アップ）、黒の菱型（◆）は位相検出回路（ＰＤ）の位相比較結果↓（ダウン）、右側のＹ軸＝電流値、白の三角形（△）は電流を表している。
【００２２】
Ｘ軸の１行目は温度であり、−５、１１０、２５（一部条件のみ）℃。
【００２３】
Ｘ軸の２行目は、位相検出回路（ＰＤ）の動作電圧（本例では１．１Ｖのみ）である。
【００２４】
Ｘ軸の３行目は、入力信号リファレンスレベル（ＤＲＡＭ等の相補入力（相補クロックＣＫ／ＣＫＢ）を想定）している。
【００２５】
入力ＶＤＤ＝１．３、１．５、１．７Ｖ、入力スイング＝０．２５Ｖにて、以下の分類となる。クロック波形のクロスポイント（相補クロック（ＣＫ、／ＣＫ）の立ち上がりと立ち下がりがクロスするポイント）として、
「低」は、ＣＫと／ＣＫＢのクロスポイント＝４７．５［％］、
「普」は、ＣＫと／ＣＫＢのクロスポイント＝５０．０［％］（ＨｉｇｈとＬｏｗの中央、Ｄｕｔｙ＝５０％の対称波形）、
「高」は、ＣＫと／ＣＫＢのクロスポイント＝５２．５［％］。
【００２６】
Ｘ軸の４行目は、電源電圧（ＶＤＤ）、
Ｘ軸の５行目は、製造時の閾値電圧（Ｖｔ）
である。
【００２７】
上記した区分けにて、温度・閾値電圧（Ｖｔ）変動に注目した場合、図３上のワーストケースとなる、丸で囲んだ１、２間のロック位相差は、５０ｐｓである。他の状況にも、一様に、ロック位相差が存在することがわかる。このように、プロセス−閾値電圧（Ｖｔ）条件（Ｐ）、動作電圧条件（Ｖ）、温度条件（Ｔ）により、ロック位相にばらつきが見られる事がわかる。
【００２８】
図４によれば、Ｌｏｃｋ位相は、ＰＶＴ条件変動に伴い、例えば５０ｐｓ程度の変動が起こり得る。以上のように、ロック位相の定常性は保たれていない。よって、サンプル・温度等の変位に伴い発生するロック位相の変動に対応し、補正するシステムの提案が求められている。
【００２９】
また、近時の低電圧化の流れに伴い、上記の変動幅は、拡大していくものと考えられる。
【課題を解決するための手段】
【００３０】
上記問題点の少なくとも１つを解決するため、本発明は概略以下の構成とされる（ただし以下に限定されない）。
【００３１】
本発明によれば、ＤＬＬの位相検出回路を構成する複数のトランジスタのうち所定のトランジスタの閾値電圧を補正する補正回路を備えた半導体装置が提供される。
【発明の効果】
【００３２】
本発明によれば、サンプル間、温度等の変位に伴い発生するロック位相の変動を補正し、ロック位相を一定とすることができる。
【図面の簡単な説明】
【００３３】
【図１】ＤＬＬを備えた半導体装置の一例を示す図である。
【図２】ＤＬＬの構成の一例を示す図である。
【図３】未ロック状態のＤＬＬにおける位相差を説明する図である。
【図４】ＰＶＴ条件別のロック位相の変位を例示した図である。
【図５】本発明の一実施形態の構成を示す図である。
【図６】位相検出回路（ＰＤ）の構成を示す図である。
【図７】ＰＤバックゲート電位変更回路の構成の一例を示す図である。
【発明を実施するための形態】
【００３４】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願請求項に記載の内容であることは言うまでもない。いくつかの好ましい形態によれば、第１の信号と第２の信号の位相を比較する位相検出回路（１０５）と、前記位相検出回路（１０５）を構成する複数のトランジスタのうち所定のトランジスタの閾値電圧を補正する補正回路（例えば図５のＰＤバックゲート電位変更回路１０６）を備えている。位相検出回路（１０５）はＤＬＬの入力信号と出力信号の位相を比較し、ＤＬＬのディレイラインの遅延時間を増減させるための信号を出力する。
【００３５】
好ましい形態によれば、さらに、半導体装置内部の温度を検出するセンサ（図５の１０７）を備え、前記補正回路は、前記センサ（１０７）で検出された温度情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する。あるいは、半導体装置毎又は半導体装置群単位（例えばウェハ単位、あるいはロット単位等）でのトランジスタの閾値電圧情報を記憶する記憶部（１０８）を備え、前記補正回路は、前記記憶部に記憶される前記半導体装置毎又は半導体装置群単位でのトランジスタの閾値電圧情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する。
【００３６】
好ましい形態によれば、前記補正回路が、前記位相検出回路（１０５）を構成する前記所定のトランジスタのバックゲートに与える電圧を生成する電圧源回路（図７の１０６４）を備え、前記センサからの前記温度情報、及び／又は、前記記憶部に記憶された前記トランジスタの閾値電圧情報に基づき、前記バックゲート電圧を可変に設定する。
【００３７】
ＤＬＬの前記ディレイライン（１００）から出力される前記信号に応答してデータ信号を出力端子に出力する出力バッファ回路（１０３）の遅延を模したレプリカ回路（１０４）を備え、前記ディレイライン（１００）から出力された信号は、前記レプリカ回路（１０４）で遅延され、前記位相検出回路（１０５）に入力される。
【００３８】
本発明によれば、温度及びサンプルの条件により、ダイナミックに位相検出回路のトランジスタの閾値電圧Ｖｔを補正する。いくつかの好ましい形態（Ｐｒｅｆｅｒｒｅｄ Ｍｏｄｅｓ）によれば、位相検出回路（ＰＤ）を構成するＭＯＳトランジスタの閾値電圧（Ｖｔ）の変化の補正を行い、サンプル別、あるいは動作温度別に発生していたロック位相（ロック時にＲｅｐｃｌｋとＣＫ間に発生する位相差）のばらつきを解消する。
【００３９】
ＤＬＬは、レプリカクロック信号（Ｒｅｐｃｌｋ）を用いて、外部クロックと位相比較し、ディレイラインの遅延時間をフィードバック制御する回路構成である。レプリカ回路の遅延が出力回路の遅延時間を模すこと（図２の遅延時間Ｔ＝Ｔ’）で、ロック動作中にロック位相を読み取り、位相検出回路（ＰＤ）において、ＤＬＬ入力信号の位相と、レプリカクロック信号（Ｒｅｐｃｌｋ）の位相（どちらのエッジが時間的の前に位置するか）の前後を判断している。
【００４０】
位相検出回路（ＰＤ）においては、前述したように、位相検出回路（ＰＤ）を構成するＭＯＳＦＥＴの閾値電圧（Ｖｔ）に影響を受け、ロック位相が変化するという問題を持つが、本発明によれば、これを是正することができる。
【００４１】
＜実施形態＞
図５は、本発明の一実施形態を説明するための図である。図２の構成に対して、位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を変更するＰＤバックゲート電位変更回路１０６と、温度センサ（ＡＴＣＳＲ（Ａｕｔｏ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｅｎｓａｔｅｄ Ｓｅｌｆ Ｒｅｆｒｅｓｈ：自動温度補償セルフリフレッシュ）１０７と、サンプル別閾値電圧（Ｖｔ）情報を記憶したＦｕｓｅ（ヒューズ）１０８を備えている。温度センサ１０７の温度情報、ヒューズ（Ｆｕｓｅ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報は、ＰＤバックゲート電位変更回路１０６に読み出される。
【００４２】
図５において、ディレイライン１００、デコーダ回路１０１、カウンタ回路１０２、出力回路１０３、レプリカ回路１０４は、図２の構成と同様である。すなわち、図１及び図２に示した構成に、さらに、図５の温度センサ１０７、サンプル別閾値電圧（Ｖｔ）情報を記憶するヒューズ（Ｆｕｓｅ）１０８、ＰＤバックゲート電位変更回路１０６を備えた構成が、この実施形態に係る半導体装置の一例となる。なお、図５のＦｕｓｅ（ヒューズ）１０８は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等他の任意の不揮発性記憶装置であってもよいことは勿論である。なお、ヒューズ（Ｆｕｓｅ）１０８等にはデバイス製造時（例えばウエハテスト時、あるいは製品出荷時等）に、サンプル別閾値電圧（Ｖｔ）情報が設定される。以下では、本実施形態において、図１について共通部分の説明の重複は回避する。
【００４３】
特に制限されないが、本実施形態では、ＡＴＣＳＲが温度センサ１０７として用いられている。ＡＴＣＳＲは、ＤＲＡＭ製品に搭載される温度センサの一種であり、ＤＲＡＭデバイス内部に組み込まれた温度センサで検出された周囲温度情報に応じて自動的にリフレッシュ間隔を変更する。ＤＲＡＭの場合、例えばモバイル用途等の低電圧動作品、ＤＤＲ３以降の高速動作品においてＡＴＣＳＲ機能の搭載が一般化しつつある。なお、ＡＴＣＳＲを具備している低電圧動作品・高速動作品に、本発明を適用する場合、新たに温度計を搭載する必要はなく、ＡＴＣＳＲの組み込み温度センサから出力される温度情報を利用すればよい。また特に制限されないが、ＡＴＣＳＲ機能により読み出された情報は、温度レジスタ等にデジタル情報として設定される。なお、図５の温度センサ１０７として、ダイオード素子等（ＰＮ接合素子）を半導体装置内に組み込み、ダイオード素子に定電流を流し、端子間電圧を例えばＡＤ変換器でアナログデジタル変換し温度情報に換算する構成としてもよい。ダイオード素子に流す電流（順方向電流）Ｉ、アノード・カソード間電圧Ｖ、絶対温度Ｔとの間には、
Ｉ≒Ｉｓｅｘｐ（ｑＶ／ｋＴ） ・・・（１）
の関係があり（ただし、Ｉｓは飽和電流（逆方向飽和電流）、ｑは単位電荷、ｋはボルツマン定数）、上式の両辺の対数をとると、
Ｖ＝（ｋＴ／ｑ）ｌｎ（Ｉ／Ｉｓ） ・・・（２）
が得られ、電圧Ｖは絶対温度Ｔに比例する。
【００４４】
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）の閾値電圧（Ｖｔ）は、ＭＯＳＦＥＴのバックゲート電位（基板電位）により変化するという基板バイアス効果を利用し、ＰＤバックゲート電位変更回路１０６は、温度センサ１０７からの温度情報、及び／又は、ヒューズ（Ｆｕｓｅ）等によるサンプル別の閾値電圧（Ｖｔ）情報１０８に基づき、ＭＯＳＦＥＴのバックゲート電位を制御する。なお、ＭＯＳＦＥＴの閾値電圧（Ｖｔ）は負の温度特性を有し、温度が上昇すると、閾値電圧（Ｖｔ）は下る。
【００４５】
ＭＯＳＦＥＴの閾値電圧（Ｖｔ）は、次式（３）で与えられる。
ただし、
Ｖｔ０はＮｃｈ−ＭＯＳＦＥＴの場合、界面がｐ基板と同程度にｎ型に反転したときのゲート電圧であり、γは基板バイアス効果係数（典型的には、０．３〜０．４Ｖ１/2）、φＦは（ｋＴ／ｑ）ｌｎ（Ｎｓｕｂ／ｎｉ）（ただし、ｑは単位電荷、ｋはボルツマン定数、Ｎｓｕｂは基板の不純物濃度、ｎｉは真性半導体内のキャリア（電子）濃度）、Ｖｓｂはソース・基板間電圧（又は、ソース・ウェル間電圧）である。
【００４６】
Ｎｃｈ−ＭＯＳＦＥＴの場合、バックゲート電位（基板電位、あるいは、Ｎｃｈ−ＭＯＳＦＥＴが形成されるＰウエルの電位）をソース電位（例えばＶＳＳ）よりも下げる（負電位とする）とＶｓｂが正値となり、式（３）から、Ｖｔは、バックゲート電位＝ＶＳＳのときの値Ｖｔ０よりも増大する。一方、バックゲート電位をソース電位（例えばＶＳＳ）よりも上げると、Ｖｔはバックゲート電位＝ＶＳＳのときの値Ｖｔ０よりも減少する。一方、Ｐｃｈ−ＭＯＳＦＥＴの場合、バックゲート電位を電源ＶＤＤよりも上げると、閾値電圧（Ｖｔ）の絶対値｜Ｖｔ｜はバックゲート電位＝ＶＤＤのときの絶対値｜Ｖｔ０｜よりも増大し、バックゲート電位を電源ＶＤＤよりも下げると、閾値電圧（Ｖｔ）の絶対値Ｖｔは、バックゲート電位＝ＶＤＤのときの絶対値｜Ｖｔ０｜よりも減少する。
【００４７】
ＰＤバックゲート電位変更回路１０６は、例えば図７に示すように、温度センサ１０７の温度情報、ヒューズ（Ｆｕｓｅ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報をそれぞれ読み出す第１、第２の入力回路１０６１、１０６２と、第１、第２の入力回路１０６１、１０６２の読み出し情報に基づき、位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を確定するバックゲート電位決定回路１０６３と、バックゲート電位決定回路１０６３で決定されたバックゲート電位を、ＭＯＳＦＥＴのバックゲートにそれぞれ出力する電圧源回路１０６４と、制御回路１０６５を備えている。制御回路１０６５は、第１、第２の入力回路１０６１、１０６２の読み出しの開始／停止を制御する制御信号（指示信号・タイミング信号）や、バックゲート電位決定回路１０６３の動作の開始／停止を制御する制御信号（指示信号、タイミング信号）、電圧源回路１０６４を制御する制御信号をそれぞれ供給する。なお、特に制限されないが、バックゲート電位決定回路１０６３は、測定された周囲温度情報と、Ｐｃｈ−ＭＯＳＦＥＴ又はＮｃｈ−ＭＯＳＦＥＴのバックゲート電圧の対応をテーブル形式で記憶したＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を備え、例えば周囲温度に対応するアドレスをＲＯＭに入力しバックゲート電位を読み出す方式としてもよい。さらに、第２の入力回路１０６２で読み取られたサンプル別閾値電圧（Ｖｔ）情報と、第１の入力回路１０６１で読み取られた温度情報を合わせた情報からＲＯＭのアドレス情報を生成しバックゲート電圧情報を取得するようにしてもよい。この場合、サンプル依存且つ温度依存でＰＤのＭＯＳＦＥＴの閾値電圧を制御することができる。電圧源回路１０６４は、出力電圧が可変に設定可能な定電圧源（ｐｒｏｇｒａｍｍａｂｌｅ ｃｏｎｓｔａｎｔ ｖｏｌｔａｇｅ ｓｏｕｒｃｅ）で構成され、位相検出回路（ＰＤ）１０５の所定のＭＯＳＦＥＴが形成されたウエルコンタクトにバックゲート電圧ＶＢＢを供給する。また、制御回路１０６５は、制御回路１０６５から指示がない場合には、例えばＮｃｈ−ＭＯＳＦＥＴのバックゲート電位ＶＢＢとしてＶＳＳ（Ｐｃｈ−ＭＯＳＦＥＴのバックゲート電位としてＶＤＤ電位）を出力し、バックゲート電位決定回路１０６３から新たなバックゲート電位情報が決定された場合に、制御回路１０６５から指示に基づき、位相検出回路（ＰＤ）の例えばＭＯＳＦＥＴのバックゲートに、新たなバックゲート電位ＶＢＢを出力する構成としてもよい。Ｎｃｈ−ＭＯＳＦＥＴの場合、閾値電圧（Ｖｔ）を、ＶＢＢ＝ＶＳＳの場合よりも高くするには、ＶＢＢ＜ＶＳＳとし、低くするには、ＶＢＢ＞ＶＳＳとする。サンプル別閾値電圧（Ｖｔ）情報は、チップ毎に、あるいは、当該チップが形成されたウエハ単位、あるいは、ロット単位（例えば１ロットは１２又は２５枚分のウエハ）等、チップの集合（チップ群）単位に、閾値電圧情報を設定するようにしてもよい。
【００４８】
なお、本実施形態において、ＰＤバックゲート電位変更回路１０６において、温度情報の取得のタイミングとして、特に制限されないが、例えばＤＲＡＭデバイスでのセルフリフレッシュに応答して温度情報を取得するようにしてもよい。あるいは、ＤＲＡＭデバイス外部のＣＰＵからコントローラを介してＤＲＡＭに設定されるコマンド等の内容に応じて温度情報を取得するようにしてもよい。また特に制限されないが、サンプル別閾値電圧（Ｖｔ）情報は、ＤＲＡＭデバイスのパワーオン時等の初期設定時等に、Ｆｕｓｅ１０８から第２の入力回路１０６２に設定され記憶保持する構成としてもよい。なお、セルフリフレッシュは、セルフリフレッシュ開始コマンド（ＳＲＥコマンド）の入力時、クロックイネーブル信号ＣＫＥ（図１参照）をＨｉｇｈからＬｏｗとしておくことでセルフリフレッシュモード（ＤＲＡＭ側でリフレッシュを自動で行う）が開始し、セルフリフレッシュ中、クロックイネーブル信号ＣＬＫはＬｏｗに保持される。なお、クロックイネーブル信号ＣＬＫがＬｏｗとされることで内部クロックは停止する。セルフリフレッシュのリフレッシュ周期は内部タイマー等によって制御される。クロックイネーブル信号ＣＫＥをＬｏｗからＨｉｇｈとすると、セルフリフレッシュモードの終了となる。また、セルフリフレッシュ開始時、ＤＬＬは一旦リセットされ、セルフリフレッシュ終了時、動作可となる。このため、セルフリフレッシュの開始等に同期して、ＰＤバックゲート電位変更回路１０６が温度センサ１０７から温度情報を取得する場合、温度センサ１０７からの温度情報を第１の入力回路１０６１のレジスタ等に設定するためのタイミング信号は、例えばクロックイネーブル信号ＣＫＥのＨｉｇｈからＬｏｗへの遷移、内部タイマーのタイムアウト発生等に応答して制御回路１０６５内で生成されるパルス等（ワンショット又はマルチショットパルス）で行うようにしてもよい。
【００４９】
位相検出回路（ＰＤ）１０５のＮｃｈ−ＭＯＳＦＥＴにおける閾値電圧制御の動作例を説明する。
【００５０】
（１）Ｎｃｈ−ＭＯＳＦＥＴの閾値電圧（Ｖｔ）が高めのウエハの場合、ヒューズ（Ｆｕｓｅ）１０８に記憶されたサンプル別の閾値電圧（Ｖｔ）情報に基づき、ＰＤバックゲート電位変更回路１０６は、Ｎｃｈ−ＭＯＳＦＥＴのバックゲート電位（Ｎｃｈ−ＭＯＳＦＥＴが形成されたＰウエル電位）を上げ、閾値電圧（Ｖｔ）を下げる。Ｎｃｈ−ＭＯＳＦＥＴは、シリコン基板に設けられたＰウエル内にＮ＋拡散層（ソース・ドレイン）とその間のゲートが作成され、バックゲートはＰウエルとなる。Ｎｃｈ−ＭＯＳＦＥＴが形成されたＰウエルのウエル電位を上げる。
【００５１】
閾値電圧（Ｖｔ）が低めのウエハの場合には、ＰＤバックゲート電位変更回路１０６は、Ｎｃｈ−ＭＯＳＦＥＴのバックゲート電位（Ｎｃｈ−ＭＯＳＦＥＴが形成されたＰウエル電位）を下げ、閾値電圧（Ｖｔ）を上げる。
【００５２】
（２）閾値電圧（Ｖｔ）が高まる低温時は、閾値電圧（Ｖｔ）を下げる。すなわち、ＰＤバックゲート電位変更回路１０６は、Ｎｃｈ−ＭＯＳＦＥＴが形成されたＰウエルのウエル電位を上げる。
【００５３】
閾値電圧（Ｖｔ）が低まる高温時には、閾値電圧（Ｖｔ）を上げる。ＰＤバックゲート電位変更回路１０６は、Ｎｃｈ−ＭＯＳＦＥＴが形成されたＰウエルのウエル電位を下げる。
【００５４】
以上の最適値（温度とＮｃｈ−ＭＯＳＦＥＴのバックゲート電位、サンプル別Ｖｔ情報とＮｃｈ−ＭＯＳＦＥＴバックゲート電位）を事前にシミュレーション等で求めておき、ＡＴＣＳＲ情報、閾値電圧（Ｖｔ）情報（ヒューズ１０８等で保持）にしたがって、ＰＤバックゲート電位変更回路１０６にて動的に変更するようにしてもよい。
【００５５】
次に、位相検出回路（ＰＤ）１０５のＰｃｈ−ＭＯＳＦＥＴにおける閾値電圧制御の動作例を説明する。
（１）閾値電圧（Ｖｔ）が高めのウエハの場合、閾値電圧（Ｖｔ）を下げる。Ｐｃｈ−ＭＯＳＦＥＴは、シリコン基板に設けられたＮウエル内にＰ＋拡散層（ソース・ドレイン）とその間のゲートが作成され、バックゲートはＮウエルとなる。ＰＤバックゲート電位変更回路１０６は、Ｐｃｈ−ＭＯＳＦＥＴが形成されたＮウエルのウエル電位を下げる。
【００５６】
閾値電圧（Ｖｔ）が低めのウエハの場合、閾値電圧（Ｖｔ）を上げる（基板電位を上げる）。ＰＤバックゲート電位変更回路１０６は、Ｐｃｈ−ＭＯＳＦＥＴが形成されたＮウエルのウエル電位を上げる。
【００５７】
（２）閾値電圧（Ｖｔ）が高まる低温時には、閾値電圧（Ｖｔ）を下げる。ＰＤバックゲート電位変更回路１０６は、Ｐｃｈ−ＭＯＳＦＥＴが形成されたＮウエルのウエル電位を下げる。
【００５８】
閾値電圧（Ｖｔ）が低まる高温時には、閾値電圧（Ｖｔ）を上げる。ＰＤバックゲート電位変更回路１０６は、Ｐｃｈ−ＭＯＳＦＥＴが形成されたＮウエルのウエル電位を上げる。
【００５９】
以上の最適値（温度とＰｃｈ−ＭＯＳＦＥＴのバックゲート電位、サンプル別Ｖｔ情報とＰｃｈ−ＭＯＳＦＥＴバックゲート電位）を事前にシミュレーション等で求めておき、ＡＴＣＳＲ情報、閾値電圧（Ｖｔ）情報（Ｆｕｓｅ等で保持）にしたがって動的に変更する。なお、Ｎｃｈ−ＭＯＳＦＥＴ〜Ｐｃｈ−ＭＯＳＦＥＴ間では、基板電位（ウエル電位）の上下が逆転する。
【００６０】
上記（１）〜（２）の操作に伴って、位相検出回路（ＰＤ）１０５を構成するＭＯＳＦＥＴの閾値電圧（Ｖｔ）は、常に一定に保たれる。したがって、従来サンプル別、同一サンプル動作温度別に、発生していたＲｅｐ位相情報の変化が抑制される。よって、ロック位相の定常性が保たれる。
【００６１】
なお、Ｎｃｈ−ＭＯＳＦＥＴとＰｃｈ−ＭＯＳＥＴのそれぞれのバックゲート電位を独立に制御する場合、シリコン基板上にＰウエル、Ｎウエルを備えたツインウエルＣＭＯＳプロセスを用いてもよい。
【００６２】
電流消費低減・低電圧動作のトレンドに対して、近時、半導体製品のトレンドとして、電流消費低減・低電圧動作が目標となっている。電流消費低減のためには、ＭＯＳＦＥＴの閾値電圧（Ｖｔ）を高め、リーク電流等を削減する手法が有効である。しかしながら、閾値電圧（Ｖｔ）の上昇に伴い、ＭＯＳＦＥＴ動作におけるゲート・オーバードライブ（＝Ｖｇｓ（ゲート・ソース間電圧）−閾値電圧（Ｖｔ））が低下し、ＭＯＳＦＥＴの最低動作電圧を押し上げてしまう。閾値電圧（Ｖｔ）の上昇は、低電圧動作のトレンドに対して逆行するものといえる。そのため、現在は、同一チップ内の一部ＭＯＳＦＥＴのみ（設計・製造時の作り分け等により）、低閾値電圧（Ｖｔ）−ＭＯＳＦＥＴを採用する等して対処している。
【００６３】
位相検出回路（ＰＤ）にも、低閾値電圧（Ｖｔ）−ＭＯＳＦＥＴが採用される例はあるが、本発明を適用することで、位相検出回路（ＰＤ）を構成するＭＯＳＦＥＴの閾値電圧（Ｖｔ）を動的に変化させることができる。つまり、他要素と同一（あるいは、高めの）閾値電圧（Ｖｔ）を利用して製造しておき、動作時に、位相検出回路（ＰＤ）の基板電位変更回路１０６を用いて位相検出回路（ＰＤ）１０５の閾値電圧（Ｖｔ）のみを下げるといった対策が可能である。
【００６４】
本実施形態により、ＭＯＳＦＥＴの閾値電圧（Ｖｔ）を動的に変更することで、位相検出回路（ＰＤ）に関しては、低閾値電圧（Ｖｔ）−ＭＯＳＦＥＴを用いずに、電流消費削減、低電圧動作というトレンドに対して、効果的な対応が可能といえる。
【００６５】
また位相検出回路（ＰＤ）の低閾値電圧（Ｖｔ）化を動的に行えることから、半導体製品全体を、高閾値電圧（Ｖｔ）化して製造し、製品全体のリーク電流等の削減に注力しつつ、位相検出回路（ＰＤ）のＭＯＳＦＥＴの閾値電圧（Ｖｔ）を変更することで、通常品と同様のロック位相を保つといった応用も可能である。
【００６６】
本実施形態によれば、製造コスト低減を可能としている。すなわち、位相検出回路（ＰＤ）以外の各要素を通常閾値電圧（Ｖｔ）で設計できた場合、上記の低閾値電圧（Ｖｔ）−ＭＯＳＦＥＴは、位相検出回路（ＰＤ）のみのために導入せざるを得ず、製造コストの増加に繋がっていた。本発明を適用し、位相検出回路（ＰＤ）以外の各要素を、通常閾値電圧（Ｖｔ）−ＭＯＳＦＥＴにて製造できた場合には、低閾値電圧（Ｖｔ）−ＭＯＳＦＥＴの製造工程そのものを排除できるケースが想定できる。このため、製造工程の削減がコスト削減に結びつく事はいうまでも無い。
【００６７】
本実施形態によれば、高周波動作への対応を可能としている。すなわち、上記述べてきたように、本発明によれば、ロック位相のサンプル間ばらつき、動作温度ばらつきを低減するものである。したがって高周波動作時に厳しいタイミングマージンを満たす上でも効果がある。高周波動作半導体は必然的にタイミングスペックが厳しくなるが、位相検出回路（ＰＤ）の形式が同じである場合、ロック位相のばらつき分布は変わらず、タイミングスペックへの影響が、相対的に大きくなっていく。ロック位相が、温度・閾値電圧（Ｖｔ）等により変化する事は、先に述べたとおりであるが、本発明を適用することにより、一定のロック位相を保つことで、タイミングスペックへの悪影響を抑える事が可能である。
【００６８】
以上より、本実施形態の位相検出回路（ＰＤ）は高周波動作に対する利点をも兼ね備える。
【００６９】
さらに、回路形式の柔軟さ、増幅回路つき位相検出回路（ＰＤ）への利用が可能となる。本発明によれば、ＭＯＳトランジスタの閾値電圧（Ｖｔ）の一定化を目的としたものである。したがって、閾値電圧（Ｖｔ）の変動がロック位相に対して大きな影響を及ぼし、従来、利用が見送られてきた形式の位相検出回路（ＰＤ）があれば、本発明を適用する事で、実現が容易となる。
【００７０】
図６に示す回路例は、閾値電圧（Ｖｔ）変動に敏感なダイナミックアンプを利用した位相検出回路（ＰＤ）例である。ダイナミックアンプは、クロック信号の活性化時（例えばＨｉｇｈパルス）のときアンプを駆動する電流源が活性化されて増幅動作する。
【００７１】
図６の位相比較回路は、ＣＫと、ＣＫＢの電圧を比較する電圧コンパレータを構成するＮｃｈ差動対（２０１、２０２）と、差動対の差動出力（ＤＬＳＡＴ、ＤＬＳＡＢ）を差動でラッチする差動型フリップフロップ（２０３、２０４、２０５、２０６）と、差動出力（ＤＬＳＡＴ、ＤＬＳＡＢ）をプリチャージ・イコライズする回路（２１１−２１３）と、クロック信号Ｒｅｐｃｌｋに基づき、差動対（２０１、２０２）の電流源（２０７）の活性化を制御する回路（２１０、２０８）を備えている。
【００７２】
レプリカクロック信号Ｒｅｐｃｌｋの立ち上がりエッジの到来時に、相補のクロック信号ＣＫ、ＣＫＢの状態を把握するものである。レプリカクロック信号ＲｅｐｃｌｋがＬｏｗからＨｉｇｈとなった時点でのクロック信号ＣＫ、ＣＫＢの状態をサンプルし、ＣＫがＨｉｇｈであれば、比較結果を出力する正転端子ＣＯＴにＬｏｗパルスを出力する。ＣＫＢがＨｉｇｈであれば、比較結果を出力する反転端子ＣＯＢにＬｏｗパルスを出力する。レプリカクロック信号ＲｅｐｃｌｋがＨｉｇｈからＬｏｗとなると、ＣＯＴ、ＣＯＢはともＨｉｇｈとされ、次の比較動作（レプリカクロック信号ＲｅｐｃｌｋのＨｉｇｈパルスの入力）までともにＨｉｇｈに保持される。なお、図６のＣＫＢは、図１、図５の／ＣＫ（クロック信号ＣＫの相補信号）を入力する。
【００７３】
より詳しくは、図６に示すように、共通接続されたソースが、Ｎｃｈ−ＭＯＳＦＥＴ２０７、２０８を介してＶＳＳに接続され、ゲートにＣＫ、ＣＫＢ（/ＣＫ）を入力するＮｃｈ−ＭＯＳＦＥＴ２０１、２０２と、ソースが電源ＶＰＥＲＩに接続されたＰｃｈ−ＭＯＳＦＥＴ２０４、２０６と、Ｐｃｈ−ＭＯＳＦＥＴ２０４、２０６のドレインにそれぞれドレインが接続され、共通接続されたソースがＮｃｈ−ＭＯＳＦＥＴ２０９のドレインに接続されたＮｃｈ−ＭＯＳＦＥＴ２０３、２０５と、ソースが電源ＶＰＥＲＩに接続されたＰｃｈ−ＭＯＳＦＥＴ２１２、２１３と、Ｐｃｈ−ＭＯＳＦＥＴ２１２、２１３のドレイン間に接続されたＰｃｈ−ＭＯＳＦＥＴ２１１と、を備えている。Ｐｃｈ−ＭＯＳＦＥＴ２１２のドレインは、ＤＬＳＡＢノードにおいて、Ｎｃｈ−ＭＯＳＦＥＴ２０１のドレインに接続され、さらにＰｃｈ−ＭＯＳＦＥＴ２０４とＮｃｈ−ＭＯＳＦＥＴ２０３のドレインの接続点に接続され、ＤＬＳＡＢノードはインバータ２１４の入力に接続され、Ｐｃｈ−ＭＯＳＦＥＴ２１３のドレインは、ＤＬＳＡＴノードにおいて、Ｎｃｈ−ＭＯＳＦＥＴ２０２のドレインに接続され、さらにＰｃｈ−ＭＯＳＦＥＴ２０６とＮｃｈ−ＭＯＳＦＥＴ２０５のドレインの接続点に接続され、ＤＬＳＡＴノードはインバータ２１７の入力に接続され、Ｐｃｈ−ＭＯＳＦＥＴ２０４とＮｃｈ−ＭＯＳＦＥＴ２０３と共通ドレインと共通ゲートは、Ｐｃｈ−ＭＯＳＦＥＴ２０６とＮｃｈ−ＭＯＳＦＥＴ２０５の共通ゲートと共通ドレインに交差接続されている。インバータ２１７、２１４の出力信号は、インバータ（反転型出力バッファ）２１８、２１６でそれぞれ反転され、端子ＣＯＴ、ＣＯＢに出力される。Ｐｃｈ−ＭＯＳＦＥＴ２１１、２１２、２１３、Ｎｃｈ−ＭＯＳＦＥＴ２０７、２０９は、レプリカクロック信号Ｒｅｐｃｌｋに接続され、Ｎｃｈ−ＭＯＳＦＥＴ２０８のゲートは、レプリカクロック信号Ｒｅｐｃｌｋをインバータ２１０で反転した信号Ｒｅｐｃｌｋ２が入力される。レプリカクロック信号ＲｅｐｃｌｋがＬｏｗからＨｉｇｈとなると、Ｒｅｐｃｌｋ２はインバータ２１０の伝播遅延時間経過後、ＨｉｇｈからＬｏｗとなる。したがって、ＲｅｐｃｌｋがＬｏｗからＨｉｇｈとなった後、Ｒｅｐｃｌｋ２がＨｉｇｈからＬｏｗとなるまでの期間、Ｎｃｈ−ＭＯＳＦＥＴ２０７、２０８がオンし、差動対トランジスタ２０１、２０２の共通ソースに定電流を供給する。特に制限されないが、Ｎｃｈ−ＭＯＳＦＥＴ２０７が定電流源トランジスタ、Ｎｃｈ−ＭＯＳＦＥＴ２０８は、Ｒｅｐｃｌｋ２に基づき、定電流源トランジスタ２０７の活性化を制御するスイッチトランジスタとして構成される。Ｎｃｈ−ＭＯＳＦＥＴ２０７、２０８、２０９はＲｅｐｃｌｋインプットディスチャージ回路、Ｎｃｈ−ＭＯＳＦＥＴ２０１、２０２は、ＣＫ、ＣＫＢインプットディスチャージ回路、ＭＯＳＦＥＴ２０３、２０４、２０５、２０６はダイナミックバッファ、２１１はイコライザ、Ｐｃｈ−ＭＯＳＦＥＴ２１２、１１３はプリチャージ回路を構成している。電源ＶＰＥＲＩは、図１のＤＲＡＭの周辺回路を駆動する電源である。図６において、ＶＰＥＲＩの代わりに、内部電源電圧ＶＤＤ等であってもよいとは勿論である。また位相検出回路の出力を差動出力ＣＯＴ、ＣＯＢの代わりに、シングルエンデッド出力としてもよいことは勿論である。
【００７４】
図６に示すように、本実施形態では、Ｎｃｈ−ＭＯＳＦＥＴ２０１、２０２、２０７、２０８等のバックゲートは、ＶＳＳの変わりに、ＰＤバックゲート電位変更回路１０６から出力されるバックゲートバイアス電圧ＶＢＢに接続されている。
【００７５】
レプリカクロック（Ｒｅｐｃｌｋ）の立ち上がりエッジ到来時のＣＫ、ＣＫＢの電位極性を、インバータ２１４、２１７以降の情報として出力する。すなわち、Ｒｅｐｃｌｋの立ち上がりエッジのタイミングで、ＣＫ＝Ｌｏｗ、ＣＫＢ＝Ｈｉｇｈの場合、ＣＯＴ＝Ｈｉｇｈ、ＣＯＢ＝Ｌｏｗとなる。すなわち、Ｒｅｐｃｌｋの位相がＣＫよりも進んでおり（Ｒｅｐｃｌｋの遅延不足である）、ＤＬＬのカウンタ回路１０２（図５参照）のカウンタ値を増加させてディレイライン１００（図５参照）の遅延を増加させる。
【００７６】
Ｒｅｐｃｌｋの立ち上がりエッジのタイミングで、ＣＫ＝Ｈｉｇｈ、ＣＫＢ＝Ｌｏｗの場合、ＣＯＴ＝Ｌｏｗ、ＣＯＢ＝Ｈｉｇｈとなる。Ｒｅｐｃｌｋの位相がＣＫよりも遅れており（Ｒｅｐｃｌｋの遅延が過剰である）、ＤＬＬのカウンタ回路１０２（図５参照）のカウンタ値を減少させてディレイライン１００（図５参照）の遅延を減少させる。
【００７７】
レプリカクロック信号Ｒｅｐｃｌｋの立ち下がりエッジ以降から立ち上がりジ到来までのＬｏｗ期間中、プリチャージ用のＰｃｈ−ＭＯＳＦＥＴ２１２、２１３およびイコライズ用のＰｃｈ−ＭＯＳＦＥＴ２１１がオン（導通状態）である。また、レプリカ・インプット・ディスチャージ２２０のＮｃｈ−ＭＯＳＦＥＴ２０８、２０９はオフ（非導通状態）となり、差動対（２０１、２０２）の出力ノードＤＬＳＡＴ、ＤＬＳＡＢ共にＨｉｇｈ電位（ＶＰＥＲＩ）とされ（プリチャージ状態）、ＣＯＴ、ＣＯＢはともにＨｉｇｈ電位とされる。なお、このプリチャージ状態においても、外部よりＣＫ、ＣＫＢは入力される。Ｎｃｈ−ＭＯＳＦＥＴ２１０、２０２は、一定程度のアナログゲートレベルであるが、レプリカ・インプットディスチャージ回路２２０＝非活性状態とされ、Ｎｃｈ−ＭＯＳＦＥＴ２１０、２０２の共通ソースの電位はほぼ一定に保たれる。
【００７８】
レプリカクロック信号Ｒｅｐｃｌｋの立ち上がりエッジにて、ＤＬＳＡＢ、および、Ｎｃｈ−ＭＯＳＦＥＴ２１０、２０２のソースの電位が低下する。この際、Ｎｃｈ−ＭＯＳＦＥＴ２１０、２０２のゲート電位は相補の関係であるため、両者には電位差が生じる（一方は他方よりも高電位である）。したがって、ノードＤＬＳＡＢとＤＬＳＡＴ間電位に差が生じる。ＤＬＳＡＢとＤＬＳＡＴの間に電位差が生じた状態がダイナミックアンプ（入力と出力が交差接続された２つのＣＭＯＳインバータ（（２０３、２０４）と（２０５、２０６）からなる）２１９に発生することからその電位差が差動増幅される。差動増幅されたＤＬＳＡＴ、ＤＬＳＡＢノード間の電位差は、インバータ２１７、２１８、インバータ２１４、２１６を通って出力端子ＣＯＴ、ＣＯＢから外部（図５のカウンタ回路１０２）に伝播する。
【００７９】
位相検出回路（ＰＤ）に、ダイナミックアンプによる増幅動作が組み込まれているのは、半導体製品外部入力（ＣＫ、ＣＫＢ）が、電源レベルの１／２などに設定されたリファレンスレベルＶｅｆ付近の差動小振幅な信号となっているためである。すなわち、コモン電圧をＶｒｅｆとして、Ｖｒｅｆ±ΔＶとされる（振幅＝２ΔＶ、Ｖｒｅｆ＝ＶＤＤ／２、Ｖｒｅｆ＋ΔＶ＜ＶＤＤ）。小振幅による差動伝送は、信号伝播時の電力消費抑制などに効果が大きいものの、差動信号を受けるレシーバ（例えば位相検出回路（ＰＤ））にて増幅が必要である。
【００８０】
この様な小振幅な差動信号を扱う回路では、特性に影響を及ぼす閾値電圧（Ｖｔ）の影響が相対的に大きい。サンプル別・動作温度別閾値電圧（Ｖｔ）の影響を抑えるため、従来、例えば以下の対策が行われていた。
【００８１】
（Ａ）インプット・ディスチャージトランジスタ（２０１、２０２、２０７−２０９）を低閾値電圧（Ｖｔ）とする。
【００８２】
（Ｂ）インプット・ディスチャージトランジスタのサイズを拡大する。
【００８３】
これらの対策は、レプリカクロック信号Ｒｅｐｃｌｋの立ち上がりの到来時のインプット・ディスチャージトランジスタの電流を増加し、ダイナミックアンプの増幅初期差電位の増加を目指すものである。本質的なサンプル・動作温度ばらつきを抑制できるものではないが、本来ならば増幅初期差電位が小さい状況下でも、ダイナミックアンプの動作の確実化がなされるため、相対的に動作の平準化に寄与できる。ただし、インプット・ディスチャージ・トランジスタの電流増加に伴い、位相検出回路（ＰＤ）全体の消費電流増加がおき、また本質的なばらつき低減策ではないなど問題が多い。
【００８４】
これに対して、本実施形態による閾値電圧（Ｖｔ）の均一化は、図６に示した位相検出回路（ＰＤ）のような増幅回路を備える形式へ適用する。
【００８５】
本実施形態によれば、Ｎｃｈ−ＭＯＳＦＴ（２０１、２０２、２０７−２０９）のバックゲートは、ＰＤバックゲート電位変更回路１０６からのバックゲートバイアス電圧ＶＢＢに接続され、例えばＶＢＢ＞ＶＳＳとすることで、低閾値電圧化を達成する。また、従来のサンプル・温度別ばらつきを本質的に解消し、またインプット・ディスチャージトランジスタの大電流化も抑制することができる。
【００８６】
さらに、本実施形態によれば以下のような作用効果を奏する。
【００８７】
ＡＴＣＳＲ（例えばＤＲＡＭ等が標準的に備える温度計）、Ｆｕｓｅ等によるサンプル別閾値電圧（Ｖｔ）情報を基に、位相検出回路（ＰＤ）の基板電位を変更する。基板電位の変更に伴い、位相検出回路（ＰＤ）の動作に由来するロック位相が補正され、平準化される。
【００８８】
ＤＬＬへの適用にあたり、基板電位の変更は、位相検出回路（ＰＤ）にのみ適用すればよく、複雑化増大の程度が小さい。
【００８９】
電流消費低減・低電圧動作のトレンドに対応可能である。
【００９０】
製造コストの低減を可能としている。
【００９１】
高周波動作への対応を可能としている。
【００９２】
閾値電圧（Ｖｔ）変化に過敏な回路に適用することで、位相検出回路（ＰＤ）への実用可能性をさらに高めることができる。
【００９３】
上記の通り、実施形態では、増幅回路（ダイナミックアンプ）付き位相検出回路（ＰＤ）への本発明の適用による、
・ロック位相の定常化、
・位相検出回路（ＰＤ）自体の消費電力の低減、
・位相検出回路（ＰＤ）を構成するＭＯＳトランジスタサイズの小型化
等の作用について説明した。
【００９４】
本発明の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳＦＥＴ（Ｐ型チャネルＭＯＳＦＥＴ）は、第２導電型のトランジスタ、Ｎｃｈ−ＭＯＳＦＥＴ（Ｎ型チャネルＭＯＳＦＥＴ）は、第１導電型のトランジスタの代表例である。
【００９５】
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００９６】
１−１ メモリセルアレイ
１−２ センスアンプ
１−３ カラムデコーダ
１−４ ロウデコーダ
１−５ モードレジスタ
１−６ ロウアドレスバッファ及びリフレッシュカウンタ
１−７ カラムアドレスバッファ及びバーストカウンタ
１−８ データコントロール回路
１−９ コマンドデコーダ
１−１０ コントロールロジック
１−１１ ラッチ回路
１−１２ ＤＬＬ
１−１３ 入出力バッファ
１−１４ クロックジェネレータ
１００ ディレイライン
１０１ デコーダ回路
１０２ カウンタ回路
１０３ 出力回路
１０４ レプリカ回路
１０５ 位相検出回路（ＰＤ）
１０６ ＰＤバックゲート電位変更回路（電源回路）
１０７ ＡＴＣＳＲ（温度計）
１０８ ヒューズ（Ｆｕｓｅ）等よるサンプル別Ｖｔ情報
２０４、２０６、２１１−２１３ Ｐｃｈ−ＭＯＳＦＥＴ
２０１〜２０３、２０５、２０７−２０９ Ｎｃｈ−ＭＯＳＦＥＴ
２１０、２１４、２１７ インバータ
２１６、２１８ 出力バッファ（インバータ）
２１９ ダイナミックアンプ
２２０ レプリカクロック・インプットディスチャージ
１０６１、１０６２ 入力回路
１０６３ バックゲート電位決定回路
１０６４ 電圧源回路
１０６５ 制御回路
【特許請求の範囲】
【請求項１】
第１の信号と第２の信号の位相を比較する位相検出回路と、
前記位相検出回路を構成する複数のトランジスタのうち所定のトランジスタの閾値電圧を補正する補正回路と、
を備えている半導体装置。
【請求項２】
半導体装置内部の温度を検出するセンサを備え、
前記補正回路が、前記センサで検出された温度情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する請求項１記載の半導体装置。
【請求項３】
半導体装置毎又は半導体装置群単位でのトランジスタの閾値電圧情報を記憶する記憶部を備え、
前記補正回路は、前記記憶部に記憶される前記半導体装置毎又は半導体装置群単位でのトランジスタの閾値電圧情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する請求項１又は２記載の半導体装置。
【請求項４】
前記補正回路が、
前記位相検出回路を構成する前記所定のトランジスタのバックゲートに与える電圧を生成する電圧源回路を備え、前記センサからの前記温度情報、及び／又は、前記記憶部に記憶された前記トランジスタの閾値電圧情報に基づき、前記バックゲート電圧を可変に設定する請求項３記載の半導体装置。
【請求項５】
半導体装置外部信号から入力された入力信号を遅延させるディレイラインと、前記位相検出回路と、カウンタ回路と、を含むＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を備え
前記位相検出回路は、前記ディレイラインから出力された信号を帰還入力し、前記帰還入力した前記信号と、前記半導体装置外部信号から入力された前記入力信号とを、前記第１及び第２の信号として入力して位相を比較し、
前記カウンタ回路は、前記位相検出回路での位相比較結果に基づきカウント値を可変させ、前記カウント値に基づき前記ディレイラインの遅延時間を可変させる、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ディレイラインから出力される前記信号に応答してデータ信号を出力端子に出力する出力バッファ回路の遅延を模したレプリカ回路を備え、
前記ディレイラインから出力された信号は前記レプリカ回路に入力され、前記レプリカ回路から出力される信号が前記位相検出回路に帰還入力される請求項５記載の半導体装置。
【請求項７】
前記位相検出回路は、
前記第１及び第２の信号の一方の信号を差動で入力する第１導電型の差動トランジスタ対と、
前記第１及び第２の信号の他方の信号の活性化のタイミングから所定期間、前記差動対に駆動電流を供給する第１導電型の電流源トランジスタと、
前記第１及び第２の信号の前記他方の信号に基づき、前記差動回路の差動出力を、所定の電位でプリチャージ・イコライズする受ける第２導電型のプリチャージ・イコライズ回路と、
入力と出力がそれぞれ交差接続され、前記差動回路の差動出力に接続された第１及び第２のインバータと、
前記第１及び第２のインバータの電源パスに挿入され、前記第１及び第２の信号の前記他方の信号に基づき、導通・非導通が制御される第１導電型のトランジスタスイッチと、
前記差動回路の差動出力をそれぞれ受ける第１及び第２の出力バッファ回路と、
を備え、
前記第１導電型の差動トランジスタ対、前記第１導電型のトランジスタスイッチ、前記第１導電型の電流源トランジスタのバックゲートが前記補正回路の出力に接続されている、請求項６記載の半導体装置。
【請求項８】
前記第１の信号が、半導体装置外部信号から入力された相補の外部クロック信号であり、
前記第２の信号が、前記レプリカ回路から出力される信号であり、
前記第２導電型のプリチャージ・イコライズ回路、前記第１導電型のトランジスタスイッチ、前記第１導電型の電流源トランジスタが、前記第２の信号に基づき、活性化と非活性化が制御される、請求項７記載の半導体装置。
【請求項９】
温度を検出する前記センサとして、前記半導体装置内部に組み込まれた自動温度補償セルフリフレッシュ機能の温度センサを用いる、請求項２記載の半導体装置。
【請求項１】
第１の信号と第２の信号の位相を比較する位相検出回路と、
前記位相検出回路を構成する複数のトランジスタのうち所定のトランジスタの閾値電圧を補正する補正回路と、
を備えている半導体装置。
【請求項２】
半導体装置内部の温度を検出するセンサを備え、
前記補正回路が、前記センサで検出された温度情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する請求項１記載の半導体装置。
【請求項３】
半導体装置毎又は半導体装置群単位でのトランジスタの閾値電圧情報を記憶する記憶部を備え、
前記補正回路は、前記記憶部に記憶される前記半導体装置毎又は半導体装置群単位でのトランジスタの閾値電圧情報に基づき、前記位相検出回路を構成する前記所定のトランジスタの閾値電圧を補正する請求項１又は２記載の半導体装置。
【請求項４】
前記補正回路が、
前記位相検出回路を構成する前記所定のトランジスタのバックゲートに与える電圧を生成する電圧源回路を備え、前記センサからの前記温度情報、及び／又は、前記記憶部に記憶された前記トランジスタの閾値電圧情報に基づき、前記バックゲート電圧を可変に設定する請求項３記載の半導体装置。
【請求項５】
半導体装置外部信号から入力された入力信号を遅延させるディレイラインと、前記位相検出回路と、カウンタ回路と、を含むＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を備え
前記位相検出回路は、前記ディレイラインから出力された信号を帰還入力し、前記帰還入力した前記信号と、前記半導体装置外部信号から入力された前記入力信号とを、前記第１及び第２の信号として入力して位相を比較し、
前記カウンタ回路は、前記位相検出回路での位相比較結果に基づきカウント値を可変させ、前記カウント値に基づき前記ディレイラインの遅延時間を可変させる、請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ディレイラインから出力される前記信号に応答してデータ信号を出力端子に出力する出力バッファ回路の遅延を模したレプリカ回路を備え、
前記ディレイラインから出力された信号は前記レプリカ回路に入力され、前記レプリカ回路から出力される信号が前記位相検出回路に帰還入力される請求項５記載の半導体装置。
【請求項７】
前記位相検出回路は、
前記第１及び第２の信号の一方の信号を差動で入力する第１導電型の差動トランジスタ対と、
前記第１及び第２の信号の他方の信号の活性化のタイミングから所定期間、前記差動対に駆動電流を供給する第１導電型の電流源トランジスタと、
前記第１及び第２の信号の前記他方の信号に基づき、前記差動回路の差動出力を、所定の電位でプリチャージ・イコライズする受ける第２導電型のプリチャージ・イコライズ回路と、
入力と出力がそれぞれ交差接続され、前記差動回路の差動出力に接続された第１及び第２のインバータと、
前記第１及び第２のインバータの電源パスに挿入され、前記第１及び第２の信号の前記他方の信号に基づき、導通・非導通が制御される第１導電型のトランジスタスイッチと、
前記差動回路の差動出力をそれぞれ受ける第１及び第２の出力バッファ回路と、
を備え、
前記第１導電型の差動トランジスタ対、前記第１導電型のトランジスタスイッチ、前記第１導電型の電流源トランジスタのバックゲートが前記補正回路の出力に接続されている、請求項６記載の半導体装置。
【請求項８】
前記第１の信号が、半導体装置外部信号から入力された相補の外部クロック信号であり、
前記第２の信号が、前記レプリカ回路から出力される信号であり、
前記第２導電型のプリチャージ・イコライズ回路、前記第１導電型のトランジスタスイッチ、前記第１導電型の電流源トランジスタが、前記第２の信号に基づき、活性化と非活性化が制御される、請求項７記載の半導体装置。
【請求項９】
温度を検出する前記センサとして、前記半導体装置内部に組み込まれた自動温度補償セルフリフレッシュ機能の温度センサを用いる、請求項２記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−３８５１８（Ｐ２０１３−３８５１８Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７１３３１（Ｐ２０１１−１７１３３１）
【出願日】平成２３年８月４日（２０１１．８．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月４日（２０１１．８．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]