半導体装置
【課題】半導体チップが薄くなっても、応力による特性変化の少ない半導体装置を提供する。
【解決手段】ＳＯＩ活性層のオリフラ方向の面方位を＜１００＞、半導体支持基板の面方位を＜１１０＞とし、ＳＯＩ活性層にはＰチャネルＭＯＳトランジスタ、半導体支持基板にはＮチャネルＭＯＳトランジスタを形成することで、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのどちらもピエゾ抵抗効果の角度度依存を持たないように配置することが可能となり、結果としてペアトランジスタ間のシフト量がそろい、半導体装置の特性が安定することとなる。
【解決手段】ＳＯＩ活性層のオリフラ方向の面方位を＜１００＞、半導体支持基板の面方位を＜１１０＞とし、ＳＯＩ活性層にはＰチャネルＭＯＳトランジスタ、半導体支持基板にはＮチャネルＭＯＳトランジスタを形成することで、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのどちらもピエゾ抵抗効果の角度度依存を持たないように配置することが可能となり、結果としてペアトランジスタ間のシフト量がそろい、半導体装置の特性が安定することとなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高精度な半導体特性を示すことのできる半導体装置に関する。
【背景技術】
【０００２】
電圧検出器、電圧レギュレータ、リチウム電池保護ＩＣ等のいわゆる電源ＩＣにおいては、近年、更なる電気的特性の高精度化が要求されている。通常、高精度を実現する為には、ウエハー製造工程（前工程）段階で発生した製造ばらつきを、ウエハーテスト工程（後工程）において、ポリシリコン製のヒューズをレーザー等によってトリミングして特性値を合わせこみ、高精度を実現するなどの手法が取られている。
【０００３】
しかし、このようにして高精度に作成したチップでも、パッケージング工程やプリント基板への実装工程において特性変化が起こる場合があり、場合によっては製品仕様を満たせないケースが発生する。パッケージング工程や基板実装工程での特性変化の原因は、熱応力による素子特性の変化と考えられる。すなわち、これらの工程を経ることによって半導体チップに応力がかかったり、若しくは加えられた熱によって応力のかかり方が変化したりすることで、ポリシリコン抵抗の抵抗値やトランジスタの閾値電圧Ｖｔｈ、移動度μ、移動度の関数であるＫ値（＝μＣｏｘＷ／Ｌ、Ｃｏｘは単位面積あたりのゲート容量、Ｗはゲート幅、Ｌはゲート長）などが変化するのである。これを防止する為に、プリント基板への実装後に半導体製品の特性を調整できるようにしておくなどの技術が発明としても開示されている（例えば、特許文献１参照）。しかし、特許文献１に示された工程は特殊であり、その実現にはコスト上の課題があると考えられる。よりシンプルで、コスト的に見合った特性値安定化手法が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１２４３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
解決しようとする問題点は、以下のとおりである。半導体製品をパッケージングするにあたって、高精度の半導体製品の特性が変化してしまう。この原因は、前述したとおり応力による素子特性の変化と考えられる。例えば、封入樹脂から半導体チップに対して応力がかかり、ピエゾ抵抗効果によって素子の抵抗値、特性が変化する。具体的には、ポリシリコン抵抗の抵抗値やトランジスタの閾値電圧、移動度、Ｋ値などが変化する事になる。
【０００６】
近年、部品の小型化要求により、小型のパッケージへの実装が盛んに行われているが、それに伴って半導体チップの薄型化が進んでいる。半導体チップが薄型化すればするほど、同じ応力がかかった場合により大きく半導体チップがひずみ、より大きな特性変化が発生する懸念がある。特性の変化量は、例えばリチウム電池保護ＩＣの過充電検出電圧の変化量として数ｍＶといった程度であるが、高精度の製品においてこの変化量は無視できない量である。
【０００７】
高精度な半導体製品においては、対を形成したトランジスタ間で特性が同じであることを利用して高精度を実現している。例えば、カレントミラー回路は、対を形成するＭＯＳトランジスタ間で同一な電流が流れることを利用して、２つの電流経路の電流が等しくなるように働くことを利用した回路である。この場合、対を成すトランジスタはその特性が大きく違わないように、半導体製品内で出来るだけ近くに、可能であれば隣接しておくことが望ましい。また、そのチャネル方向も揃えて置くことが特性安定化に寄与する。
【０００８】
このような半導体製品に応力がかかると、特性値の変動(シフト)が発生する。このとき、対を形成しているトランジスタ間で不均一な応力がかかった場合、すなわちそれぞれのトランジスタにかかる応力が異なった場合に、それぞれのトランジスタでの特性値変動が異なる事になる。この特性値変動について発明者が調査したところ、以下のような知見が得られた。即ち、オリフラ面方位が＜１１０＞方向を持つシリコン半導体では、ＰチャネルＭＯＳトランジスタの応力に対する角度によってシフトの方向が違うという現象が起きることが分かった。このことは、レイアウトによって角度の違うＰチャネルＭＯＳトランジスタ間でシフトの大きさや方向が違う、といった現象が起きることとなり、高精度の半導体製品においては精度悪化の原因となる。これは、オリフラの結晶方位が＜１１０＞の場合での現象であるが、ＮチャネルＭＯＳトランジスタの場合においてはオリフラの結晶方位が＜１００＞の場合に、応力との角度依存性を持つことが知られており、この場合はＮチャネルＭＯＳトランジスタに対しても同様の現象が発生する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明では次のような手段を用いた。すなわち、ＳＯＩ活性層と半導体基板の両方にＭＯＳトランジスタを有する半導体装置において、前記ＳＯＩ活性層のオリフラ方向の面方位と前記半導体基板のオリフラ方向の面方位が異なる構成とし、前記オリフラ方向の面方位が＜１１０＞である領域にＮチャネルＭＯＳトランジスタを形成し、前記オリフラ方向の面方位が＜１００＞である領域にＰチャネルＭＯＳトランジスタを形成することを特徴とする半導体装置とした。
【発明の効果】
【００１０】
上記手段を用いることにより、半導体装置の実装時の特性値変動を従来よりも低減することが可能となり、より半導体特性の高精度な半導体装置を実現することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態を示す半導体装置の断面図である。
【図２】本発明の第２の実施形態を示す半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図１〜２に基づいて説明する。
半導体素子は、実装時の応力によるピエゾ抵抗効果によってキャリアの移動度が変化し、素子の抵抗値、若しくは電流値が変化することが知られている。ＭＯＳトランジスタにおいては、特に移動度の変化によるＫ値の変化が顕著に見られる。そうすると、カレントミラーなど対となったトランジスタ間のＫ値が一定であることを前提とした回路では、この実装による応力での特性値変化が無視できないほど大きくなる。ここで例に示したカレントミラー回路を考えると、対を形成しているトランジスタ間でＫ値の変化量、ΔＫが違った場合に回路としての特性値変動を生じることとなる。例えば、＜１１０＞方向の正孔移動度は応力の方向に対する角度が垂直の場合と平行の場合で、逆の変動を示すことが判っている。すなわち、ＰチャネルＭＯＳトランジスタの角度依存により、ペアトランジスタの間のシフト量が顕著に違うという様な現象が実際に起きうる。これは、オリフラの結晶方位が＜１１０＞の場合での現象であるが、ＮチャネルＭＯＳトランジスタの場合においてはオリフラの結晶方位が＜１００＞の場合に、応力との角度依存性を持つことが知られており、この場合はＮチャネルＭＯＳトランジスタに対しても同様な対策が可能となる。
【００１３】
しかしながら、Ｎチャネル、Ｐチャネル双方の特性を改善しようとすると、どちらか一方の配置を斜め４５°に配置することとなり、レイアウトの効率が悪化することが懸念される。同じ機能を実現するのに必要なチップ面積が、斜め配置することによるデッドスペースの増加で増大する事になるからである。
【００１４】
そこで、本願に係る発明においては、支持基板である半導体基板の上に埋め込み絶縁膜を介してＳＯＩ活性層が設けられたＳＯＩ基板であって、支持基板とＳＯＩ活性層のオリフラ結晶方位を４５°傾けたものを用いることでＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのどちらもピエゾ抵抗効果の角度依存を持たないように配置することが可能となり、結果としてペアトランジスタ間のシフト量が揃い、半導体装置の特性が安定することとなる。
【実施例１】
【００１５】
図１は本発明の第１の実施形態を示す半導体装置の断面図である。オリフラ方向の面方位が＜１１０＞である半導体基板１にはＮチャネルＭＯＳ形成領域が形成されている。ＮチャネルＭＯＳ形成領域には半導体基板１にＰ型ウェル領域１０が形成され、Ｐ型ウェル領域１０の表面にはゲート酸化膜２０を介してゲート電極２２が形成されている。ゲート酸化膜２０直下はチャネル領域１０１であり、チャネル領域１０１を挟んで２つの低濃度のＮ型ＬＤＤ領域３２が離間して形成され、それぞれのＮ型ＬＤＤ領域３２に接して、かつ、チャネル領域１０１に接しないように高濃度のＮ型ソース・ドレイン領域３０が設けられる。以上のような構成でＮチャネルＭＯＳ形成領域にＮチャネルＭＯＳトランジスタが形成される。一方、オリフラ方向の面方位が＜１１０＞である半導体基板１の上に埋め込み酸化膜２を介してＳＯＩ活性層３を設けた断面構造を有する領域にＰチャネルＭＯＳ形成領域が形成される。ここでＳＯＩ活性層３は半導体基板１と異なる面方位を有し、そのオリフラ方向の面方位は＜１００＞である。したがって、半導体基板１の面方位とＳＯＩ活性層とのオリフラ方向の面方位は平面視で４５°傾くことになる。ＳＯＩ活性層３にＮ型ウェル領域１２を形成し、Ｎ型ウェル領域１２表面にはゲート酸化膜２０を介してゲート電極２２が形成されている。ゲート酸化膜２０直下はチャネル領域１０１であり、チャネル領域１０１を挟んで２つの低濃度のＰ型ＬＤＤ領域４２が離間して形成され、それぞれのＰ型ＬＤＤ領域４２に接して、かつ、チャネル領域１０１に接しないように高濃度のＰ型ソース・ドレイン領域４０が設けられる。以上のような構成でＰチャネルＭＯＳ形成領域にＰチャネルＭＯＳトランジスタが形成される。
【００１６】
上記のように、オリフラ方向の面方位が＜１１０＞である半導体基板にはＮチャネルＭＯＳトランジスタを形成し、オリフラ方向の面方位が＜１００＞であるＳＯＩ活性層にＰチャネルＭＯＳトランジスタを形成することで特性変動の少ない高精度の半導体装置とすることが可能となる。また、副次的な効果として、全てのＮチャネルＭＯＳトランジスタを支持基板上に、全てのＰチャネルＭＯＳトランジスタをＳＯＩ活性層上に形成することにより、寄生サイリスタ構造が形成されない。このことにより、ラッチアップフリーな製品を実現することが可能となる。
【００１７】
続いて、本発明の半導体装置について製造方法について説明する。
まず、オリフラ方向の面方位が＜１１０＞である半導体基板上に埋め込み酸化膜２を介してオリフラ方向の面方位が＜１００＞であるＳＯＩ活性層３を形成する。次いで、ＮチャネルＭＯＳ形成領域となる部分のＳＯＩ活性層３および埋め込み酸化膜２をエッチングによって除去する。次に、それぞれＰ型ウェル領域１０とＮ型ウェル領域１２にイオン注入で不純物を注入し、１１００℃以上の熱処理によって不純物を拡散させることによりウェル領域を形成する。図では省略しているが、素子分離領域をこの段階で形成することが一般的である。次にゲート酸化膜２０を熱酸化によって形成する。この後、ゲート電極２２をＣＶＤとフォトリソグラフィなどを用いる事で形成し、イオン注入によってＮ型ソース・ドレイン領域３０とＮ型ＬＤＤ領域３２、Ｐ型ソース・ドレイン領域４０、Ｐ型ＬＤＤ領域４２を形成する。図では省略しているが、この後、層間絶縁膜や配線を形成する事で半導体装置が形成される。
【実施例２】
【００１８】
図２は本発明の第２の実施形態を示す半導体装置の断面図である。
実施例１で説明した第１の実施形態との違いは、オリフラ方向の面方位が＜１００＞である半導体基板にはＰチャネルＭＯＳトランジスタを形成し、オリフラ方向の面方位が＜１１０＞であるＳＯＩ活性層にＮチャネルＭＯＳトランジスタを形成した点である。その他の半導体装置の構成及びその製造方法は実施例１と同様なのでここでは省略する。このように構成した場合も実施例１同様、高精度の半導体装置とすることが可能となる。
【符号の説明】
【００１９】
１ 半導体基板
２ 埋め込み酸化膜
３ ＳＯＩ活性層
１０ Ｐ型ウェル領域
１２ Ｎ型ウェル領域
２０ ゲート酸化膜
２２ ゲート電極
３０ Ｎ型ソース・ドレイン領域
３２ Ｎ型ＬＤＤ領域
４０ Ｐ型ソース・ドレイン領域
４２ Ｐ型ＬＤＤ領域
１０１ チャネル領域
【技術分野】
【０００１】
本発明は、高精度な半導体特性を示すことのできる半導体装置に関する。
【背景技術】
【０００２】
電圧検出器、電圧レギュレータ、リチウム電池保護ＩＣ等のいわゆる電源ＩＣにおいては、近年、更なる電気的特性の高精度化が要求されている。通常、高精度を実現する為には、ウエハー製造工程（前工程）段階で発生した製造ばらつきを、ウエハーテスト工程（後工程）において、ポリシリコン製のヒューズをレーザー等によってトリミングして特性値を合わせこみ、高精度を実現するなどの手法が取られている。
【０００３】
しかし、このようにして高精度に作成したチップでも、パッケージング工程やプリント基板への実装工程において特性変化が起こる場合があり、場合によっては製品仕様を満たせないケースが発生する。パッケージング工程や基板実装工程での特性変化の原因は、熱応力による素子特性の変化と考えられる。すなわち、これらの工程を経ることによって半導体チップに応力がかかったり、若しくは加えられた熱によって応力のかかり方が変化したりすることで、ポリシリコン抵抗の抵抗値やトランジスタの閾値電圧Ｖｔｈ、移動度μ、移動度の関数であるＫ値（＝μＣｏｘＷ／Ｌ、Ｃｏｘは単位面積あたりのゲート容量、Ｗはゲート幅、Ｌはゲート長）などが変化するのである。これを防止する為に、プリント基板への実装後に半導体製品の特性を調整できるようにしておくなどの技術が発明としても開示されている（例えば、特許文献１参照）。しかし、特許文献１に示された工程は特殊であり、その実現にはコスト上の課題があると考えられる。よりシンプルで、コスト的に見合った特性値安定化手法が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１２４３４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
解決しようとする問題点は、以下のとおりである。半導体製品をパッケージングするにあたって、高精度の半導体製品の特性が変化してしまう。この原因は、前述したとおり応力による素子特性の変化と考えられる。例えば、封入樹脂から半導体チップに対して応力がかかり、ピエゾ抵抗効果によって素子の抵抗値、特性が変化する。具体的には、ポリシリコン抵抗の抵抗値やトランジスタの閾値電圧、移動度、Ｋ値などが変化する事になる。
【０００６】
近年、部品の小型化要求により、小型のパッケージへの実装が盛んに行われているが、それに伴って半導体チップの薄型化が進んでいる。半導体チップが薄型化すればするほど、同じ応力がかかった場合により大きく半導体チップがひずみ、より大きな特性変化が発生する懸念がある。特性の変化量は、例えばリチウム電池保護ＩＣの過充電検出電圧の変化量として数ｍＶといった程度であるが、高精度の製品においてこの変化量は無視できない量である。
【０００７】
高精度な半導体製品においては、対を形成したトランジスタ間で特性が同じであることを利用して高精度を実現している。例えば、カレントミラー回路は、対を形成するＭＯＳトランジスタ間で同一な電流が流れることを利用して、２つの電流経路の電流が等しくなるように働くことを利用した回路である。この場合、対を成すトランジスタはその特性が大きく違わないように、半導体製品内で出来るだけ近くに、可能であれば隣接しておくことが望ましい。また、そのチャネル方向も揃えて置くことが特性安定化に寄与する。
【０００８】
このような半導体製品に応力がかかると、特性値の変動(シフト)が発生する。このとき、対を形成しているトランジスタ間で不均一な応力がかかった場合、すなわちそれぞれのトランジスタにかかる応力が異なった場合に、それぞれのトランジスタでの特性値変動が異なる事になる。この特性値変動について発明者が調査したところ、以下のような知見が得られた。即ち、オリフラ面方位が＜１１０＞方向を持つシリコン半導体では、ＰチャネルＭＯＳトランジスタの応力に対する角度によってシフトの方向が違うという現象が起きることが分かった。このことは、レイアウトによって角度の違うＰチャネルＭＯＳトランジスタ間でシフトの大きさや方向が違う、といった現象が起きることとなり、高精度の半導体製品においては精度悪化の原因となる。これは、オリフラの結晶方位が＜１１０＞の場合での現象であるが、ＮチャネルＭＯＳトランジスタの場合においてはオリフラの結晶方位が＜１００＞の場合に、応力との角度依存性を持つことが知られており、この場合はＮチャネルＭＯＳトランジスタに対しても同様の現象が発生する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明では次のような手段を用いた。すなわち、ＳＯＩ活性層と半導体基板の両方にＭＯＳトランジスタを有する半導体装置において、前記ＳＯＩ活性層のオリフラ方向の面方位と前記半導体基板のオリフラ方向の面方位が異なる構成とし、前記オリフラ方向の面方位が＜１１０＞である領域にＮチャネルＭＯＳトランジスタを形成し、前記オリフラ方向の面方位が＜１００＞である領域にＰチャネルＭＯＳトランジスタを形成することを特徴とする半導体装置とした。
【発明の効果】
【００１０】
上記手段を用いることにより、半導体装置の実装時の特性値変動を従来よりも低減することが可能となり、より半導体特性の高精度な半導体装置を実現することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態を示す半導体装置の断面図である。
【図２】本発明の第２の実施形態を示す半導体装置の断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図１〜２に基づいて説明する。
半導体素子は、実装時の応力によるピエゾ抵抗効果によってキャリアの移動度が変化し、素子の抵抗値、若しくは電流値が変化することが知られている。ＭＯＳトランジスタにおいては、特に移動度の変化によるＫ値の変化が顕著に見られる。そうすると、カレントミラーなど対となったトランジスタ間のＫ値が一定であることを前提とした回路では、この実装による応力での特性値変化が無視できないほど大きくなる。ここで例に示したカレントミラー回路を考えると、対を形成しているトランジスタ間でＫ値の変化量、ΔＫが違った場合に回路としての特性値変動を生じることとなる。例えば、＜１１０＞方向の正孔移動度は応力の方向に対する角度が垂直の場合と平行の場合で、逆の変動を示すことが判っている。すなわち、ＰチャネルＭＯＳトランジスタの角度依存により、ペアトランジスタの間のシフト量が顕著に違うという様な現象が実際に起きうる。これは、オリフラの結晶方位が＜１１０＞の場合での現象であるが、ＮチャネルＭＯＳトランジスタの場合においてはオリフラの結晶方位が＜１００＞の場合に、応力との角度依存性を持つことが知られており、この場合はＮチャネルＭＯＳトランジスタに対しても同様な対策が可能となる。
【００１３】
しかしながら、Ｎチャネル、Ｐチャネル双方の特性を改善しようとすると、どちらか一方の配置を斜め４５°に配置することとなり、レイアウトの効率が悪化することが懸念される。同じ機能を実現するのに必要なチップ面積が、斜め配置することによるデッドスペースの増加で増大する事になるからである。
【００１４】
そこで、本願に係る発明においては、支持基板である半導体基板の上に埋め込み絶縁膜を介してＳＯＩ活性層が設けられたＳＯＩ基板であって、支持基板とＳＯＩ活性層のオリフラ結晶方位を４５°傾けたものを用いることでＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのどちらもピエゾ抵抗効果の角度依存を持たないように配置することが可能となり、結果としてペアトランジスタ間のシフト量が揃い、半導体装置の特性が安定することとなる。
【実施例１】
【００１５】
図１は本発明の第１の実施形態を示す半導体装置の断面図である。オリフラ方向の面方位が＜１１０＞である半導体基板１にはＮチャネルＭＯＳ形成領域が形成されている。ＮチャネルＭＯＳ形成領域には半導体基板１にＰ型ウェル領域１０が形成され、Ｐ型ウェル領域１０の表面にはゲート酸化膜２０を介してゲート電極２２が形成されている。ゲート酸化膜２０直下はチャネル領域１０１であり、チャネル領域１０１を挟んで２つの低濃度のＮ型ＬＤＤ領域３２が離間して形成され、それぞれのＮ型ＬＤＤ領域３２に接して、かつ、チャネル領域１０１に接しないように高濃度のＮ型ソース・ドレイン領域３０が設けられる。以上のような構成でＮチャネルＭＯＳ形成領域にＮチャネルＭＯＳトランジスタが形成される。一方、オリフラ方向の面方位が＜１１０＞である半導体基板１の上に埋め込み酸化膜２を介してＳＯＩ活性層３を設けた断面構造を有する領域にＰチャネルＭＯＳ形成領域が形成される。ここでＳＯＩ活性層３は半導体基板１と異なる面方位を有し、そのオリフラ方向の面方位は＜１００＞である。したがって、半導体基板１の面方位とＳＯＩ活性層とのオリフラ方向の面方位は平面視で４５°傾くことになる。ＳＯＩ活性層３にＮ型ウェル領域１２を形成し、Ｎ型ウェル領域１２表面にはゲート酸化膜２０を介してゲート電極２２が形成されている。ゲート酸化膜２０直下はチャネル領域１０１であり、チャネル領域１０１を挟んで２つの低濃度のＰ型ＬＤＤ領域４２が離間して形成され、それぞれのＰ型ＬＤＤ領域４２に接して、かつ、チャネル領域１０１に接しないように高濃度のＰ型ソース・ドレイン領域４０が設けられる。以上のような構成でＰチャネルＭＯＳ形成領域にＰチャネルＭＯＳトランジスタが形成される。
【００１６】
上記のように、オリフラ方向の面方位が＜１１０＞である半導体基板にはＮチャネルＭＯＳトランジスタを形成し、オリフラ方向の面方位が＜１００＞であるＳＯＩ活性層にＰチャネルＭＯＳトランジスタを形成することで特性変動の少ない高精度の半導体装置とすることが可能となる。また、副次的な効果として、全てのＮチャネルＭＯＳトランジスタを支持基板上に、全てのＰチャネルＭＯＳトランジスタをＳＯＩ活性層上に形成することにより、寄生サイリスタ構造が形成されない。このことにより、ラッチアップフリーな製品を実現することが可能となる。
【００１７】
続いて、本発明の半導体装置について製造方法について説明する。
まず、オリフラ方向の面方位が＜１１０＞である半導体基板上に埋め込み酸化膜２を介してオリフラ方向の面方位が＜１００＞であるＳＯＩ活性層３を形成する。次いで、ＮチャネルＭＯＳ形成領域となる部分のＳＯＩ活性層３および埋め込み酸化膜２をエッチングによって除去する。次に、それぞれＰ型ウェル領域１０とＮ型ウェル領域１２にイオン注入で不純物を注入し、１１００℃以上の熱処理によって不純物を拡散させることによりウェル領域を形成する。図では省略しているが、素子分離領域をこの段階で形成することが一般的である。次にゲート酸化膜２０を熱酸化によって形成する。この後、ゲート電極２２をＣＶＤとフォトリソグラフィなどを用いる事で形成し、イオン注入によってＮ型ソース・ドレイン領域３０とＮ型ＬＤＤ領域３２、Ｐ型ソース・ドレイン領域４０、Ｐ型ＬＤＤ領域４２を形成する。図では省略しているが、この後、層間絶縁膜や配線を形成する事で半導体装置が形成される。
【実施例２】
【００１８】
図２は本発明の第２の実施形態を示す半導体装置の断面図である。
実施例１で説明した第１の実施形態との違いは、オリフラ方向の面方位が＜１００＞である半導体基板にはＰチャネルＭＯＳトランジスタを形成し、オリフラ方向の面方位が＜１１０＞であるＳＯＩ活性層にＮチャネルＭＯＳトランジスタを形成した点である。その他の半導体装置の構成及びその製造方法は実施例１と同様なのでここでは省略する。このように構成した場合も実施例１同様、高精度の半導体装置とすることが可能となる。
【符号の説明】
【００１９】
１ 半導体基板
２ 埋め込み酸化膜
３ ＳＯＩ活性層
１０ Ｐ型ウェル領域
１２ Ｎ型ウェル領域
２０ ゲート酸化膜
２２ ゲート電極
３０ Ｎ型ソース・ドレイン領域
３２ Ｎ型ＬＤＤ領域
４０ Ｐ型ソース・ドレイン領域
４２ Ｐ型ＬＤＤ領域
１０１ チャネル領域
【特許請求の範囲】
【請求項１】
支持基板である半導体基板の上に埋め込み絶縁膜を介して設けられたＳＯＩ活性層と前記半導体基板との両方にＭＯＳトランジスタを有する半導体装置において、
前記ＳＯＩ活性層のオリフラ方向の面方位が＜１００＞で、前記半導体基板の面方位が＜１１０＞であり、前記オリフラ方向の面方位が＜１１０＞である領域にＮチャネルＭＯＳトランジスタが形成され、前記オリフラ方向の面方位が＜１００＞である領域にＰチャネルＭＯＳトランジスタが形成されていることを特徴とする半導体装置。
【請求項２】
支持基板である半導体基板の上に埋め込み絶縁膜を介して設けられたＳＯＩ活性層と前記半導体基板との両方にＭＯＳトランジスタを有する半導体装置において、
前記ＳＯＩ活性層のオリフラ方向の面方位が＜１１０＞で、前記半導体基板の面方位が＜１００＞であり、前記オリフラ方向の面方位が＜１１０＞である領域にＮチャネルＭＯＳトランジスタが形成され、前記オリフラ方向の面方位が＜１００＞である領域にＰチャネルＭＯＳトランジスタが形成されていることを特徴とする半導体装置。
【請求項１】
支持基板である半導体基板の上に埋め込み絶縁膜を介して設けられたＳＯＩ活性層と前記半導体基板との両方にＭＯＳトランジスタを有する半導体装置において、
前記ＳＯＩ活性層のオリフラ方向の面方位が＜１００＞で、前記半導体基板の面方位が＜１１０＞であり、前記オリフラ方向の面方位が＜１１０＞である領域にＮチャネルＭＯＳトランジスタが形成され、前記オリフラ方向の面方位が＜１００＞である領域にＰチャネルＭＯＳトランジスタが形成されていることを特徴とする半導体装置。
【請求項２】
支持基板である半導体基板の上に埋め込み絶縁膜を介して設けられたＳＯＩ活性層と前記半導体基板との両方にＭＯＳトランジスタを有する半導体装置において、
前記ＳＯＩ活性層のオリフラ方向の面方位が＜１１０＞で、前記半導体基板の面方位が＜１００＞であり、前記オリフラ方向の面方位が＜１１０＞である領域にＮチャネルＭＯＳトランジスタが形成され、前記オリフラ方向の面方位が＜１００＞である領域にＰチャネルＭＯＳトランジスタが形成されていることを特徴とする半導体装置。
【図１】
【図２】
【図２】
【公開番号】特開２０１３−５５２３８（Ｐ２０１３−５５２３８Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９２７８８（Ｐ２０１１−１９２７８８）
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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