説明

半導体装置

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第1の半導体材料が用いられた第1のチャネル形成領域と、第1のゲート電極と、を含む第1のトランジスタと、第1のゲート電極と一体に設けられた第2のソース電極および第2のドレイン電極の一方と、第2の半導体材料が用いられ、第2のソース電極および第2のドレイン電極と電気的に接続された第2のチャネル形成領域と、を含む第2のトランジスタと、を備えた半導体装置である。

【発明の詳細な説明】
【技術分野】
【0001】
開示する発明は、異なる半導体材料を利用した半導体装置およびその作製方法に関するも
のである。
【背景技術】
【0002】
金属酸化物は多様に存在し、さまざまな用途に用いられている。酸化インジウムはよく知
られた材料であり、液晶表示装置などに必要とされる透明電極の材料として用いられてい
る。
【0003】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては
、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このよう
な金属酸化物をチャネル形成領域に用いた薄膜トランジスタが既に知られている(例えば
、特許文献1乃至特許文献4、非特許文献1等参照)。
【0004】
ところで、金属酸化物には、一元系酸化物のみでなく多元系酸化物も知られている。例え
ば、ホモロガス相を有するInGaO(ZnO)(m:自然数)は、In、Gaおよ
びZnを有する多元系酸化物半導体として知られている(例えば、非特許文献2乃至非特
許文献4等参照)。
【0005】
そして、上記のようなIn−Ga−Zn系酸化物で構成される酸化物半導体も、薄膜トラ
ンジスタのチャネル形成領域に適用可能であることが確認されている(例えば、特許文献
5、非特許文献5および非特許文献6等参照)。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開昭60−198861号公報
【特許文献2】特開平8−264794号公報
【特許文献3】特表平11−505377号公報
【特許文献4】特開2000−150900号公報
【特許文献5】特開2004−103957号公報
【非特許文献】
【0007】
【非特許文献1】M. W. Prins, K. O. Grosse−Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf、「A ferroelectric transparent thin−film transistor」、 Appl. Phys. Lett.、17 June 1996、 Vol.68 p.3650−3652
【非特許文献2】M. Nakamura, N. Kimizuka, and T. Mohri、「The Phase Relations in the In2O3−Ga2ZnO4−ZnO System at 1350℃」、J. Solid State Chem.、1991、Vol.93, p.298−315
【非特許文献3】N. Kimizuka, M. Isobe, and M. Nakamura、「Syntheses and Single−Crystal Data of Homologous Compounds, In2O3(ZnO)m(m=3,4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO)m(m=7,8,9, and 16) in the In2O3−ZnGa2O4−ZnO System」、 J. Solid State Chem.、1995、Vol.116, p.170−178
【非特許文献4】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、InFeO3(ZnO)m(m:自然数)とその同型化合物の合成および結晶構造」、固体物理、1993年、Vol.28、No.5、p.317−327
【非特許文献5】K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono、「Thin−film transistor fabricated in single−crystalline transparent oxide semiconductor」、SCIENCE、2003、Vol.300、p.1269−1272
【非特許文献6】K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono、「Room−temperature fabrication of transparent flexible thin−film transistors using amorphous oxide semiconductors」、NATURE、2004、Vol.432 p.488−492
【発明の概要】
【発明が解決しようとする課題】
【0008】
ところで、上述のような酸化物半導体を用いたトランジスタの特性は、従来から存在する
シリコンを用いたトランジスタの特性とは大きく異なるものになっている。このため、こ
れらの特性の相違を利用した新たな半導体装置の提案が可能である。そしてこの場合、酸
化物半導体を用いたトランジスタと、シリコンを用いたトランジスタとを一体に用いるこ
とから、酸化物半導体を用いたトランジスタの電極と、シリコンを用いたトランジスタの
電極との間には、所定の接続関係が発生することになる。
【0009】
通常、半導体装置の動作の高速化、半導体装置の低消費電力化、半導体装置の低価格化、
などを実現するためには、トランジスタの微細化、半導体装置の高集積化などの手法が取
られる。異なる材料でなるトランジスタを一体に用いる場合には、その接続関係が複雑化
する傾向にあるから、同じ材料でなるトランジスタのみを用いる場合と比較して、高集積
化という点では不利である。
【0010】
そこで、開示する発明の一態様は、異なる特性の半導体素子を一体に有しつつ、高集積化
が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【0011】
開示する発明に係る半導体装置では、第1の半導体材料(例えば、酸化物半導体材料以外
の材料(シリコンなど))を用いたトランジスタのゲート電極と、第2の半導体材料(例
えば、酸化物半導体材料など)を用いたトランジスタのソース電極またはドレイン電極と
を一体の構成とする。より具体的な構成としては、例えば以下のものを挙げることができ
る。
【0012】
開示する発明の別の一態様は、第1の半導体材料が用いられた第1のチャネル形成領域と
、第1のチャネル形成領域を挟むように設けられた不純物領域と、第1のチャネル形成領
域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、不純物領域
と電気的に接続された第1のソース電極および第1のドレイン電極と、を含む第1のトラ
ンジスタと、第1のゲート電極と一体に設けられた第2のソース電極および第2のドレイ
ン電極の一方と、第1のゲート電極と分離して設けられた第2のソース電極および第2の
ドレイン電極の他方と、第2の半導体材料が用いられ、第2のソース電極および第2のド
レイン電極と電気的に接続された第2のチャネル形成領域と、第2のチャネル形成領域上
の第2のゲート絶縁層と、第2のゲート絶縁層上の第2のゲート電極と、を含む第2のト
ランジスタと、を備えた半導体装置である。
【0013】
開示する発明の別の一態様は、第1の半導体材料が用いられた第1のチャネル形成領域と
、第1のチャネル形成領域を挟むように設けられた不純物領域と、第1のチャネル形成領
域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、不純物領域
と電気的に接続された第1のソース電極および第1のドレイン電極と、を含む第1のトラ
ンジスタと、第1のゲート電極と一体に設けられた第2のソース電極および第2のドレイ
ン電極の一方と、第1のゲート電極と分離して設けられた第2のソース電極および第2の
ドレイン電極の他方と、第2の半導体材料が用いられ、第2のソース電極および第2のド
レイン電極と電気的に接続された第2のチャネル形成領域と、第2のチャネル形成領域上
の第2のゲート絶縁層と、第2のゲート絶縁層上の第2のゲート電極と、を含む第2のト
ランジスタと、第2のソース電極または第2のドレイン電極の一方と、第2のゲート絶縁
層と、第2のゲート絶縁層上の容量素子用電極と、を含む容量素子と、を備えた半導体装
置である。
【0014】
開示する発明の別の一態様は、第1の半導体材料が用いられた第1のチャネル形成領域と
、第1のチャネル形成領域を挟むように設けられた不純物領域と、第1のチャネル形成領
域上の第1のゲート絶縁層と、第1のゲート絶縁層上の第1のゲート電極と、不純物領域
と電気的に接続された第1のソース電極および第1のドレイン電極と、を含む第1のトラ
ンジスタと、第1のゲート電極と一体に設けられた第2のソース電極および第2のドレイ
ン電極の一方と、第1のゲート電極と分離して設けられた第2のソース電極および第2の
ドレイン電極の他方と、第2の半導体材料が用いられ、第2のソース電極および第2のド
レイン電極と電気的に接続された第2のチャネル形成領域と、第2のチャネル形成領域上
の第2のゲート絶縁層と、第2のゲート絶縁層上の第2のゲート電極と、を含む第2のト
ランジスタと、第2のソース電極および第2のドレイン電極の一方と、第2のチャネル形
成領域を一部に含む酸化物半導体層と、第2のゲート絶縁層と、第2のゲート絶縁層上の
容量素子用電極と、を含む容量素子と、を備えた半導体装置である。
【0015】
上記において、第1の半導体材料は、第2の半導体材料とは異なる半導体材料とすること
ができる。また、第2の半導体材料は、酸化物半導体材料とすることができる。
【0016】
なお、上記においては、酸化物半導体材料を用いてトランジスタのチャネル形成領域を構
成する場合があるが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオ
フ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料
(より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料)な
どを適用しても良い。
【0017】
また、上記において、第1のトランジスタのスイッチングスピードは、第2のトランジス
タのスイッチングスピードよりも大きくすることができる。また、第2のトランジスタの
オフ電流は、第1のトランジスタのオフ電流よりも小さくすることができる。
【0018】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。
【0019】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
【0020】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
【0021】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【0022】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【発明の効果】
【0023】
開示する発明では、酸化物半導体以外の材料を用いたトランジスタのゲート電極と、酸化
物半導体を用いたトランジスタのソース電極またはドレイン電極とを一体の構成とする。
これにより、接続関係が複雑化する状況においても、高集積化の実現が容易になる。
【0024】
そして、これにより、オフ電流(オフ状態でのソースとドレイン間のリーク電流)が極め
て小さいという酸化物半導体を用いたトランジスタの特性と、十分な高速動作が可能とい
う酸化物半導体以外の材料を用いたトランジスタの特性とを併せ持つ半導体装置の高集積
化が実現される。
【0025】
このように、開示する発明によって、酸化物半導体以外の材料を用いたトランジスタと、
酸化物半導体を用いたトランジスタとを一体に備える新たな半導体装置が提供される。
【図面の簡単な説明】
【0026】
【図1】半導体装置の断面図および平面図。
【図2】半導体装置の断面図および平面図。
【図3】半導体装置の断面図および平面図。
【図4】半導体装置の作製工程に係る断面図。
【図5】半導体装置の作製工程に係る断面図。
【図6】半導体装置の回路図。
【図7】半導体装置の回路図。
【図8】半導体装置の回路図。
【図9】半導体装置を用いた電子機器を説明するための図。
【図10】酸化物半導体を用いたトランジスタの特性を示す図。
【図11】酸化物半導体を用いたトランジスタの特性評価用回路図。
【図12】酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。
【図13】酸化物半導体を用いたトランジスタの特性を示す図。
【図14】酸化物半導体を用いたトランジスタの特性を示す図。
【図15】メモリウィンドウ幅の調査結果を示す図。
【発明を実施するための形態】
【0027】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【0028】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【0029】
なお、本明細書等における「第1」、「第2」、「第3」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【0030】
(実施の形態1)
本実施の形態では、開示する発明の一態様に係る半導体装置の構成、および作製方法につ
いて、図1乃至図5を参照して説明する。
【0031】
〈半導体装置の構成〉
図1は、半導体装置の構成の一例である。図1(A−1)および図1(A−2)には、半
導体装置の断面を、図1(B)には、半導体装置の平面を、それぞれ示す。ここで、図1
(A−1)は、図1(B)のA1−A2およびB1−B2における断面に相当する。図1
(A−2)に相当する平面は、一部の構成を除いて図1(B)と同様であるため、ここで
は省略する。
【0032】
図1に示される半導体装置は、酸化物半導体以外の材料を用いたトランジスタ160と、
酸化物半導体を用いたトランジスタ162を有し、トランジスタ160のゲート電極と、
トランジスタ162のソース電極またはドレイン電極は一体となっている。また、トラン
ジスタ160のゲート電極(トランジスタ162のソース電極またはドレイン電極でもあ
る)と電気的に接続された容量素子164を有する。酸化物半導体以外の材料を用いたト
ランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、
その特性により長時間の電荷保持を可能とする。特に、開示する発明に係る構成を採用す
ることで、高度な集積化が容易になる。また、作製工程を簡略化することが可能である。
【0033】
なお、以下において、トランジスタはいずれもnチャネル型トランジスタであるものとし
て説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。ま
た、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ
162に用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必
要はない。
【0034】
図1におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板1
00に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設け
られた不純物領域114および高濃度不純物領域120(これらをあわせて単に不純物領
域とも呼ぶ)と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート
絶縁層108上に設けられたゲート電極110aと、不純物領域と電気的に接続するソー
ス電極またはドレイン電極152a、およびソース電極またはドレイン電極152bを有
する。
【0035】
ここで、ゲート電極110aの側面にはサイドウォール絶縁層118が設けられている。
また、基板100の、表面に垂直な方向から見てサイドウォール絶縁層118と重ならな
い領域には、高濃度不純物領域120を有し、高濃度不純物領域120に接する金属化合
物領域124が存在する。また、基板100上にはトランジスタ160を囲むように素子
分離絶縁層106が設けられている。ソース電極またはドレイン電極152a、およびソ
ース電極またはドレイン電極152bは、トランジスタ162のゲート絶縁層146およ
び層間絶縁層150に形成された開口を通じて、金属化合物領域124と電気的に接続さ
れている。つまり、ソース電極またはドレイン電極152a、およびソース電極またはド
レイン電極152bは、金属化合物領域124を介して高濃度不純物領域120および不
純物領域114と電気的に接続されている。なお、トランジスタ160の集積化などのた
め、サイドウォール絶縁層118が形成されない場合もある。また、トランジスタ160
の上部を覆うように、層間絶縁層を設ける場合がある。
【0036】
図1におけるトランジスタ162は、トランジスタ160のゲート電極110a(の一部
)を構成として有している。当該ゲート電極110aは、トランジスタ162において、
ソース電極またはドレイン電極の一方として機能する。つまり、トランジスタ160のゲ
ート電極と、トランジスタ162のソース電極またはドレイン電極の一方とは、一体に設
けられていることになる。
【0037】
また、トランジスタ162は、ソース電極またはドレイン電極110bを有している。そ
して、チャネル形成領域を含む酸化物半導体層144が、ゲート電極110a、およびソ
ース電極またはドレイン電極110bと電気的に接続されている。つまり、トランジスタ
162のソース電極およびドレイン電極は、トランジスタ162のチャネル形成領域と電
気的に接続されている。
【0038】
また、トランジスタ162は、チャネル形成領域を含む酸化物半導体層144上のゲート
絶縁層146と、ゲート絶縁層146上のゲート電極148aと、を含んでいる。なお、
トランジスタ162の上部を覆うように、層間絶縁層を設けても良い。
【0039】
ここで、酸化物半導体層144は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されているものであることが望ましい
。具体的には、例えば、酸化物半導体層144の水素濃度は5×1019atoms/c
以下、望ましくは5×1018atoms/cm以下、より望ましくは5×10
atoms/cm以下とする。なお、上述の酸化物半導体層144中の水素濃度は、
二次イオン質量分析法(SIMS:Secondary Ion Mass Spect
roscopy)で測定したものである。このように、水素濃度が十分に低減され、また
は、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減
された酸化物半導体層144では、キャリア濃度が1×1012/cm未満、望ましく
は、1×1011/cm未満、より望ましくは1.45×1010/cm未満となる
。例えば、室温でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は、1
00zA/μm(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは、1
0zA/μm以下となる。このように、i型化(真性化)された酸化物半導体を用いるこ
とで、極めて優れたオフ電流特性のトランジスタ162を得ることができる。
【0040】
なお、本実施の形態では、トランジスタ162のチャネル形成領域を酸化物半導体層で構
成しているが、開示する発明の一態様はこれに限定されない。酸化物半導体材料と同等の
オフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材
料(Eg>3eV)などを適用しても良い。
【0041】
図1における容量素子164は、少なくとも、ゲート電極110a、ゲート絶縁層146
、および電極148b、を含む。すなわち、ゲート電極110aは、容量素子164の一
方の電極として機能し、電極148bは、容量素子164の他方の電極として機能するこ
とになる。
【0042】
なお、図1(A−1)と、図1(A−2)との相違は、容量素子164が、酸化物半導体
層144を構成として含むか否かにある。図1(A−1)のように、容量素子164が酸
化物半導体層144を含む場合には、ゲート絶縁層146の厚みを小さくすることに起因
して生じうる容量素子164の不良を抑制することができる。つまり、半導体装置の歩留
まりが向上する。一方で、図1(A−2)のように、容量素子164が酸化物半導体層1
44を含まない場合には、酸化物半導体層144を含む場合と比較して容量を大きくとる
ことができる場合がある。
【0043】
なお、トランジスタ162および容量素子164において、各電極の端部は、テーパー形
状であることが好ましい。テーパー角は、例えば、30°以上60°以下とする。なお、
テーパー角とは、テーパー形状を有する層(例えば、ゲート電極148a)を、その断面
(基板の表面と直交する面)に垂直な方向から観察した際に、当該層の側面と底面がなす
角を示す。このように、電極の端部をテーパー形状とすることにより、電極を覆う層の被
覆性を向上し、段切れを防止することができる。
【0044】
〈変形例〉
図2および図3は、半導体装置の変形例である。図2(A−1)、図2(A−2)、図3
(A−1)、図3(A−2)には、半導体装置の断面を、図2(B)、図3(B)には、
半導体装置の平面を、それぞれ示す。ここで、図2(A−1)は、図2(B)のA1−A
2およびB1−B2における断面に相当する。図2(A−2)に相当する平面は、一部の
構成を除いて図2(B)と同様であるため、ここでは省略する。また、図3(A−1)は
、図3(B)のA1−A2およびB1−B2における断面に相当する。図3(A−2)に
相当する平面は、一部の構成を除いて図3(B)と同様であるため、ここでは省略する。
【0045】
図2に示される半導体装置と、図1に示される半導体装置の相違の一は、サイドウォール
絶縁層118の有無である。つまり、図2に示される半導体装置は、サイドウォール絶縁
層を有しない。また、サイドウォール絶縁層を形成しないことにより、不純物領域114
が形成されていない。このように、サイドウォール絶縁層を設けない場合は、サイドウォ
ール絶縁層を設ける場合と比較して集積化が容易である。また、サイドウォール絶縁層を
設ける場合と比較して、作製工程を簡略化することが可能である。
【0046】
なお、図2(A−1)と、図2(A−2)との相違は、容量素子164が、酸化物半導体
層144を構成として含むか否かにある。効果などについては図1(A−2)の場合と同
様である。
【0047】
図3に示される半導体装置と、図1に示される半導体装置の相違の一は、サイドウォール
絶縁層118の有無である。つまり、図3に示される半導体装置は、サイドウォール絶縁
層を有しない。また、サイドウォール絶縁層を形成しないことにより、不純物領域114
が形成されていない。
【0048】
また、図3に示される半導体装置と、図2に示される半導体装置の相違の一は、トランジ
スタ160のソース電極またはドレイン電極152a、ソース電極またはドレイン電極1
52bの有無である。つまり、図3に示される半導体装置は、トランジスタ160のソー
ス領域(またはソース電極)と、隣接するトランジスタのドレイン領域(またはドレイン
電極)とが一体となっているため、各トランジスタのソース電極とドレイン電極とが省略
されている。ただし、端のトランジスタ160には、ソース電極またはドレイン電極15
2a、ソース電極またはドレイン電極152bに相当する電極が形成される。
【0049】
このように、サイドウォール絶縁層を設けず、ソース電極とドレイン電極の一部を省略す
る場合には、これらを設ける場合と比較して集積化が容易である。また、これらを設ける
場合と比較して、作製工程を簡略化することが可能である。
【0050】
なお、図3(A−1)と、図3(A−2)との相違は、容量素子164が、酸化物半導体
層144を構成として含むか否かにある。効果などについては図1(A−2)の場合と同
様である。
【0051】
〈半導体装置の作製方法〉
次に、図1に相当する半導体装置の作製方法の一例について説明する。以下では、はじめ
に第1のトランジスタ(トランジスタ160)の作製方法について図4を参照して説明し
、その後、第2のトランジスタ(トランジスタ162)および容量素子(容量素子164
)の作製方法について図5を参照して説明する。
【0052】
〈第1のトランジスタの作製方法〉
はじめに、第1のトランジスタであるトランジスタ160の作製方法について、図4を参
照して説明する。なお、図4は、主としてトランジスタ160の作製工程を示すものであ
るから、B1−B2に係る断面については省略する。
【0053】
まず、半導体材料を含む基板100を用意する(図4(A)参照)。半導体材料を含む基
板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができ
る。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、
「SOI基板」が有する半導体層は、シリコン半導体層に限定されない。また、SOI基
板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のもの
が含まれるものとする。
【0054】
基板100上には、素子分離絶縁層を形成するためのマスクとなる保護層102を形成す
る(図4(A)参照)。保護層102としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、n型の導電性を付与する不純物
元素やp型の導電性を付与する不純物元素を基板100に添加してもよい。半導体がシリ
コンの場合、n型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、p型の導電性を付与する不純物としては、例えば、硼素、アルミニ
ウム、ガリウムなどを用いることができる。
【0055】
次に、上記の保護層102をマスクとしてエッチングを行い、保護層102に覆われてい
ない領域(露出している領域)の、基板100の一部を除去する。これにより他の半導体
領域と分離された半導体領域104が形成される(図4(B)参照)。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
【0056】
次に、半導体領域104を覆うように絶縁層を形成し、半導体領域104に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層106を形成する(図4(B)参照
)。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、CMPなどの研磨処理やエッチング処理などがあるが、
そのいずれを用いても良い。なお、半導体領域104の形成後、または、素子分離絶縁層
106の形成後には、上記保護層102を除去する。
【0057】
次に、半導体領域104上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
【0058】
絶縁層は後のゲート絶縁層となるものであり、CVD法やスパッタリング法等を用いて得
られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSixOy(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSixOy(x>0、y>
0))、窒素が添加されたハフニウムアルミネート(HfAlxOy(x>0、y>0)
)等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸
化処理によって、半導体領域104の表面を酸化、窒化することにより、上記絶縁層を形
成してもよい。高密度プラズマ処理は、例えば、He、Ar、Kr、Xeなどの希ガス、
酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。ま
た、絶縁層の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50
nm以下とすることができる。
【0059】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、CVD法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
【0060】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層108
、ゲート電極110aを形成する(図4(C)参照)。なお、この際、トランジスタ16
2のソース電極またはドレイン電極110bがあわせて形成される。
【0061】
次に、ゲート電極110aを覆う絶縁層112を形成する(図4(C)参照)。そして、
半導体領域104にリン(P)やヒ素(As)などを添加して、浅い接合深さの不純物領
域114を形成する(図4(C)参照)。なお、ここではn型トランジスタを形成するた
めにリンやヒ素を添加しているが、p型トランジスタを形成する場合には、硼素(B)や
アルミニウム(Al)などの不純物元素を添加すればよい。上記不純物領域114の形成
により、半導体領域104のゲート絶縁層108下部には、チャネル形成領域116が形
成される(図4(C)参照)。ここで、添加する不純物の濃度は適宜設定することができ
るが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
また、ここでは、絶縁層112を形成した後に不純物領域114を形成する工程を採用し
ているが、不純物領域114を形成した後に絶縁層112を形成する工程としても良い。
【0062】
次に、サイドウォール絶縁層118を形成する(図4(D)参照)。サイドウォール絶縁
層118は、絶縁層112を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に、
絶縁層112を部分的にエッチングして、ゲート電極110aの上面と、不純物領域11
4の上面を露出させると良い。なお、サイドウォール絶縁層118は、高集積化などの目
的のために形成されない場合もある。
【0063】
次に、ゲート電極110a、不純物領域114、サイドウォール絶縁層118等を覆うよ
うに、絶縁層を形成する。そして、不純物領域114と接する領域に、リン(P)やヒ素
(As)などを添加して、高濃度不純物領域120を形成する(図4(E)参照)。その
後、上記絶縁層を除去し、ゲート電極110a、サイドウォール絶縁層118、高濃度不
純物領域120等を覆うように金属層122を形成する(図4(E)参照)。当該金属層
122は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて
形成することができる。金属層122は、半導体領域104を構成する半導体材料と反応
することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。
このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コ
バルト、白金等がある。
【0064】
次に、熱処理を施して、上記金属層122と半導体材料とを反応させる。これにより、高
濃度不純物領域120に接する金属化合物領域124が形成される(図4(F)参照)。
なお、ゲート電極110aとして多結晶シリコンなどを用いる場合には、ゲート電極11
0aの金属層122と接触する部分にも、金属化合物領域が形成されることになる。
【0065】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域124を形成した後には、金属層122は除去する。
【0066】
以上により、半導体材料を含む基板100を用いたトランジスタ160が形成される(図
4(G)参照)。図4(G)に示される段階では、ソース電極とドレイン電極に相当する
電極は形成されていないが、ここでは、便宜上、この状態の構造をトランジスタ160と
呼ぶことにする。
【0067】
〈第2のトランジスタおよび容量素子の作製方法〉
次に、図5を用いて、トランジスタ162および容量素子164を作製する工程について
説明する。
【0068】
まず、トランジスタ162の一部でもあるゲート電極110a、および、ソース電極また
はドレイン電極110bに接するように、酸化物半導体層142を形成する(図5(A)
参照)。
【0069】
酸化物半導体層142は、四元系金属酸化物であるIn−Sn−Ga−Zn−O系や、三
元系金属酸化物であるIn−Ga−Zn−O系、In−Sn−Zn−O系、In−Al−
Zn−O系、Sn−Ga−Zn−O系、Al−Ga−Zn−O系、Sn−Al−Zn−O
系や、二元系金属酸化物であるIn−Zn−O系、Sn−Zn−O系、Al−Zn−O系
、Zn−Mg−O系、Sn−Mg−O系、In−Mg−O系や、In−O系、Sn−O系
、Zn−O系などの酸化物半導体を用いて形成することができる。
【0070】
中でも、In−Ga−Zn−O系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
【0071】
In−Ga−Zn−O系の酸化物半導体材料の代表例としては、InGaO(ZnO)
(m>0)で表記されるものがある。また、Gaに代えてMを用い、InMO(Zn
O)(m>0)のように表記される酸化物半導体材料がある。ここで、Mは、ガリウム
(Ga)、アルミニウム(Al)、鉄(Fe)、ニッケル(Ni)、マンガン(Mn)、
コバルト(Co)などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Mとしては、Ga、GaおよびAl、GaおよびFe、GaおよびNi、GaおよびMn
、GaおよびCoなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
【0072】
酸化物半導体層142をスパッタリング法で作製するためのターゲットとしては、In:
Ga:Zn=1:x:y(xは0以上、yは0.5以上5以下)の組成比を有するものを
用いるのが好適である。例えば、In:Ga:Zn=1:1:1[atom比](x=1
、y=1)、(すなわち、In:Ga:ZnO=1:1:2[mol数比]
)の組成比を有するターゲットなどを用いることができる。また、In:Ga:Zn=1
:1:0.5[atom比](x=1、y=0.5)の組成比を有するターゲットや、I
n:Ga:Zn=1:1:2[atom比](x=1、y=2)の組成比を有するターゲ
ットや、In:Ga:Zn=1:0:1[atom比](x=0、y=1)の組成比を有
するターゲットを用いることもできる。
【0073】
本実施の形態では、非晶質構造の酸化物半導体層142を、In−Ga−Zn−O系の金
属酸化物ターゲットを用いるスパッタリング法により形成することとする。
【0074】
金属酸化物ターゲット中の金属酸化物の相対密度は80%以上、好ましくは95%以上、
さらに好ましくは99.9%以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層142を形成することが可能である。
【0075】
酸化物半導体層142の形成雰囲気は、希ガス(代表的にはアルゴン)雰囲気、酸素雰囲
気、または、希ガス(代表的にはアルゴン)と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度1ppm以下
(望ましくは濃度10ppb以下)にまで除去された高純度ガス雰囲気を用いるのが好適
である。
【0076】
酸化物半導体層142の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物を保持し、被処理物の温度が100℃以上550℃未満、好ましくは200℃以上40
0℃以下となるように被処理物を熱する。または、酸化物半導体層142の形成の際の被
処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水な
どが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層142を
形成する。被処理物を熱しながら酸化物半導体層142を形成することにより、酸化物半
導体層142に含まれる不純物を低減することができる。また、スパッタリングによる損
傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを
用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーショ
ンポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたも
のを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水な
どを除去することができるため、酸化物半導体層142中の不純物濃度を低減できる。
【0077】
酸化物半導体層142の形成条件としては、例えば、被処理物とターゲットの間との距離
が170mm、圧力が0.4Pa、直流(DC)電力が0.5kW、雰囲気が酸素(酸素
100%)雰囲気、またはアルゴン(アルゴン100%)雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流(DC)電源を
用いると、ごみ(成膜時に形成される粉状の物質など)を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層142の厚さは、1nm以上50nm以下、好ましくは
1nm以上30nm以下、より好ましくは1nm以上10nm以下とする。このような厚
さの酸化物半導体層142を用いることで、微細化に伴う短チャネル効果を抑制すること
が可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切
な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる

【0078】
なお、酸化物半導体層142をスパッタリング法により形成する前には、アルゴンガスを
導入してプラズマを発生させる逆スパッタリングを行い、形成表面(例えば、素子分離絶
縁層106の表面)の付着物を除去するのが好適である。ここで、逆スパッタリングとは
、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを
、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをい
う。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周
波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン
雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【0079】
次に、酸化物半導体層142上にマスクを形成し、当該マスクを用いて酸化物半導体層1
42をエッチングして、加工された酸化物半導体層144を形成する。そして、その後、
酸化物半導体層144に接するゲート絶縁層146を形成する(図5(B)参照)。なお
、ここでは酸化物半導体層142を加工する場合について説明するが、酸化物半導体層1
42をパターニングせずに用いる場合もある。
【0080】
酸化物半導体層142のエッチングには、ドライエッチング、ウェットエッチングのいず
れを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導
体層を所望の形状にエッチングできるよう、材料に合わせてエッチング条件(エッチング
ガスやエッチング液、エッチング時間、温度等)は適宜設定する。
【0081】
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス(塩素系ガス、
例えば、塩素(Cl)、塩化硼素(BCl)、塩化珪素(SiCl)、四塩化炭素
(CCl)など)がある。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素
(CF)、弗化硫黄(SF)、弗化窒素(NF)、トリフルオロメタン(CHF
)など)、臭化水素(HBr)、酸素(O)、これらのガスにヘリウム(He)やアル
ゴン(Ar)などの希ガスを添加したガス、などを用いても良い。
【0082】
ドライエッチング法としては、平行平板型RIE(Reactive Ion Etch
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)は適宜設定する。
【0083】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水(31重量%過酸化水素水:28重量%アンモニア水:水=5:2:2)な
どを用いることができる。また、ITO07N(関東化学社製)などのエッチング液を用
いてもよい。
【0084】
なお、酸化物半導体層144の端部は、テーパー形状となるようにエッチングすることが
望ましい。ここで、テーパー角は、例えば、30°以上60°以下であることが望ましい
。なお、テーパー角とは、テーパー形状を有する層(例えば、酸化物半導体層144)を
、その断面(基板の表面と直交する面)に垂直な方向から観察した際に、当該層の側面と
底面がなす傾斜角を示す。酸化物半導体層144の端部をテーパー形状となるようにエッ
チングすることにより、ゲート絶縁層などの被覆性を向上し、段切れを防止することがで
きる。
【0085】
その後、酸化物半導体層144に対して、熱処理(第1の熱処理)を行うことが望ましい
。この第1の熱処理によって酸化物半導体層144中の、過剰な水素(水や水酸基を含む
)を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減する
ことができる。第1の熱処理の温度は、例えば、300℃以上550℃未満、または40
0℃以上500℃以下とする。
【0086】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
450℃、1時間の条件で行うことができる。この間、酸化物半導体層144は大気に触
れさせず、水や水素の混入が生じないようにする。
【0087】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、GRTA(Gas Rap
id Thermal Anneal)装置、LRTA(Lamp Rapid The
rmal Anneal)装置等のRTA(Rapid Thermal Anneal
)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。
GRTA装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
【0088】
例えば、第1の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すGRTA処理を行ってもよい
。GRTA処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第1の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである

【0089】
なお、不活性ガス雰囲気としては、窒素、または希ガス(ヘリウム、ネオン、アルゴン等
)を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上(
すなわち、不純物濃度が1ppm以下、好ましくは0.1ppm以下)とする。
【0090】
いずれにしても、第1の熱処理によって不純物を低減し、i型(真性半導体)またはi型
に限りなく近い酸化物半導体層144を形成することで、極めて優れた特性のトランジス
タを実現することができる。
【0091】
ところで、上述の熱処理(第1の熱処理)には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
【0092】
ゲート絶縁層146は、CVD法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁層146は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アル
ミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(
HfSi(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfS
(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfAl
(x>0、y>0))、などを含むように形成するのが好適である。ゲート絶縁層1
46は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定さ
れないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄く
するのが望ましい。例えば、酸化シリコンを用いる場合には、1nm以上100nm以下
、好ましくは10nm以上50nm以下とすることができる。
【0093】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層146に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSi(x>0
、y>0))、窒素が添加されたハフニウムシリケート(HfSi(x>0、y>
0))、窒素が添加されたハフニウムアルミネート(HfAl(x>0、y>0)
)、などの高誘電率(high−k)材料を用いると良い。high−k材料をゲート絶
縁層146に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。なお、high−k材料を含む膜と、酸化シリコン、
窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれか
を含む膜との積層構造としてもよい。
【0094】
ゲート絶縁層146の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第2の熱
処理を行うのが望ましい。熱処理の温度は、200℃以上450℃以下、望ましくは25
0℃以上350℃以下である。例えば、窒素雰囲気下で250℃、1時間の熱処理を行え
ばよい。第2の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層146が酸素を含む場合、酸化物半導体層144
に酸素を供給し、該酸化物半導体層144の酸素欠損を補填して、i型(真性半導体)ま
たはi型に限りなく近い酸化物半導体層を形成することもできる。
【0095】
なお、本実施の形態では、ゲート絶縁層146の形成後に第2の熱処理を行っているが、
第2の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
2の熱処理を行っても良い。また、第1の熱処理に続けて第2の熱処理を行っても良いし
、第1の熱処理に第2の熱処理を兼ねさせても良いし、第2の熱処理に第1の熱処理を兼
ねさせても良い。
【0096】
次に、ゲート絶縁層146上において酸化物半導体層144と重畳する領域にゲート電極
148aを形成し、ゲート電極110aと重畳する領域に電極148b(容量素子用電極
)を形成する(図5(C)参照)。ゲート電極148a、電極148bは、ゲート絶縁層
146を覆うように導電層を形成した後に、当該導電層を選択的にエッチングすることに
よって形成することができる。
【0097】
ゲート電極148a、電極148bなどになる導電層は、スパッタリング法をはじめとす
るPVD法や、プラズマCVD法などのCVD法を用いて形成することができる。また、
導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる
。マンガン、マグネシウム、ジルコニウム、ベリリウムのいずれか、またはこれらを複数
組み合わせた材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングス
テン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、またはこれらを
複数組み合わせた材料を用いてもよい。
【0098】
導電層は、単層構造であっても良いし、2層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された2層構造、窒化チタン膜上にチタン膜が積層された2層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された3層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
る電極への加工が容易であるというメリットがある。
【0099】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化
インジウム酸化スズ合金(In―SnO、ITOと略記する場合がある)、酸化
インジウム酸化亜鉛合金(In―ZnO)、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
【0100】
導電層のエッチングは、形成される各種電極の端部が、テーパー形状となるように行うこ
とが望ましい。テーパー角は、例えば、30°以上60°以下とする。電極の端部をテー
パー形状となるようにエッチングすることにより、後に別の導電層、絶縁層、半導体層な
どを形成する場合であっても、形成する層の被覆性を向上し、段切れを防止することがで
きる。
【0101】
その後、ゲート電極148a等を覆うように層間絶縁層150を形成し、層間絶縁層15
0およびゲート絶縁層146に対して金属化合物領域124にまで達する開口を形成し、
金属化合物領域124と接続するソース電極またはドレイン電極152a、およびソース
電極またはドレイン電極152bを形成する(図5(D)参照)。
【0102】
層間絶縁層150は、CVD法やスパッタリング法等を用いて形成することができる。層
間絶縁層150の材料は特に限定されないが、酸化シリコン、窒化シリコン、酸窒化シリ
コン、酸化アルミニウム、などの材料を用いて形成するのが好適である。層間絶縁層15
0は、単層構造としても良いし、積層構造としても良い。なお、層間絶縁層150は、そ
の表面が平坦になるように形成することが望ましい。層間絶縁層150の表面を平坦にす
ることで、半導体装置を微細化する場合などにおいて必要となる多層構造の電極や配線な
どを、層間絶縁層150上に好適に形成することができるためである。なお、層間絶縁層
150の平坦化は、CMP(化学的機械的研磨)などの方法を用いて行うことができる。
【0103】
層間絶縁層150のエッチングには、ドライエッチング、ウェットエッチングのいずれを
用いても良い。もちろん、その両方を組み合わせて用いることもできる。層間絶縁層を所
望の形状にエッチングできるよう、材料に合わせてエッチング条件(エッチングガスやエ
ッチング液、エッチング時間、温度等)は適宜設定する。
【0104】
ソース電極またはドレイン電極152a、およびソース電極またはドレイン電極152b
は、例えば、開口を含む領域にPVD法やCVD法などを用いて導電層を形成した後、エ
ッチング処理やCMPといった方法を用いて、上記導電層の一部を除去することにより形
成することができる。より具体的には、例えば、開口を含む領域にPVD法によりチタン
膜を薄く形成し、CVD法により窒化チタン膜を薄く形成した後に、開口に埋め込むよう
にタングステン膜を形成する方法を適用することができる。ここで、PVD法により形成
されるチタン膜は、被形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここ
では金属化合物領域124)との接触抵抗を低減させる機能を有する。また、その後に形
成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタ
ンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよ
い。
【0105】
なお、ソース電極またはドレイン電極152aなどの形成後には、別途配線などを形成し
ても良い。
【0106】
以上により、チャネル形成領域として、高純度化された酸化物半導体層144を用いたト
ランジスタ162が完成する(図5(D)参照)。また、容量素子164が完成する。
【0107】
図5(D)に示すトランジスタ162は、酸化物半導体層144と、チャネル形成領域を
含む酸化物半導体層144と電気的に接続する、ゲート電極110a(トランジスタ16
2にとっては、ソース電極またはドレイン電極)、ソース電極またはドレイン電極110
bと、これらを覆うゲート絶縁層146と、ゲート絶縁層146上のゲート電極148a
と、を有する。また、容量素子164は、ゲート電極110a(トランジスタ162にと
っては、ソース電極またはドレイン電極)と、酸化物半導体層144と、ゲート絶縁層1
46と、ゲート絶縁層146上の電極148bと、を有する。
【0108】
本実施の形態において示すトランジスタ162では、酸化物半導体層144が高純度化さ
れているため、その水素濃度は、5×1019atoms/cm以下、望ましくは5×
1018atoms/cm以下、より望ましくは5×1017atoms/cm以下
である。また、酸化物半導体層144のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度(1×1014/cm程度)と比較して、十分に小さい値(例えば、1
×1012/cm未満、より好ましくは、1.45×1010/cm未満)をとる。
そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ162の室温
でのオフ電流(ここでは、単位チャネル幅(1μm)あたりの値)は、100zA/μm
(1zA(ゼプトアンペア)は1×10−21A)以下、望ましくは、10zA/μm以
下となる。
【0109】
このように高純度化され、真性化された酸化物半導体層144を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、新たな特性(例えば、長期の記憶保持特性など)を備えた半導体装置を得るこ
とができる。
【0110】
また、酸化物半導体以外の材料を用いたトランジスタのゲート電極と、酸化物半導体を用
いたトランジスタのソース電極またはドレイン電極とを一体の構成とすることにより、接
続関係が複雑化する状況においても、高集積化の実現が容易になる。
【0111】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【0112】
(実施の形態2)
本実施の形態では、先の実施の形態に係る半導体装置の具体的な構成例、およびその動作
について説明する。なお、以下の回路図においては、酸化物半導体を用いたトランジスタ
であることを示すために、OSの符号を併せて付す場合がある。
【0113】
図6(A−1)に示す半導体装置において、第1の配線(1st Line:ソース線と
も呼ぶ)とトランジスタ160のソース電極とは、電気的に接続され、第2の配線(2n
d Line:ビット線とも呼ぶ)とトランジスタ160のドレイン電極とは、電気的に
接続されている。また、第3の配線(3rd Line:第1の信号線とも呼ぶ)とトラ
ンジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続され、第4の
配線(4th Line:第2の信号線とも呼ぶ)と、トランジスタ162のゲート電極
とは、電気的に接続されている。そして、トランジスタ160のゲート電極と、トランジ
スタ162のソース電極またはドレイン電極の一方は、容量素子164の電極の一方と電
気的に接続され、第5の配線(5th Line:ワード線とも呼ぶ)と、容量素子16
4の電極の他方は電気的に接続されている。
【0114】
ここで、トランジスタ162には、酸化物半導体を用いたトランジスタが適用される。酸
化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。
このため、トランジスタ162をオフ状態とすることで、トランジスタ160のゲート電
極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子164
を有することにより、トランジスタ160のゲート電極に与えられた電荷の保持が容易に
なり、また、保持された情報の読み出しが容易になる。
【0115】
図6(A−1)に示す半導体装置では、トランジスタ160のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
【0116】
はじめに、情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、ト
ランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。
これにより、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子1
64に与えられる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与え
られる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベ
ル電荷、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4
の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162
をオフ状態とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持
される(保持)。
【0117】
トランジスタ162のオフ電流は極めて小さいから、トランジスタ160のゲート電極の
電荷は長時間にわたって保持される。
【0118】
次に、情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状
態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲー
ト電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジ
スタ160をnチャネル型とすると、トランジスタ160のゲート電極にHighレベル
電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲー
ト電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低く
なるためである。ここで、見かけのしきい値とは、トランジスタ160を「オン状態」と
するために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位を
th_HとVth_Lの中間の電位Vとすることにより、トランジスタ160のゲー
ト電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷
が与えられていた場合には、第5の配線の電位がV(>Vth_H)となれば、トラン
ジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5
の配線の電位がV(<Vth_L)となっても、トランジスタ160は「オフ状態」の
ままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出す
ことができる。
【0119】
なお、情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ160
が「オフ状態」となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与
えればよい。または、ゲート電極の状態にかかわらずトランジスタ160が「オン状態」
となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。
【0120】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第4の配線の電位を、トランジスタ162がオン状態と
なる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位
(新たな情報に係る電位)が、トランジスタ160のゲート電極および容量素子164に
与えられる。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位に
して、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
【0121】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高い電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動
作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が
実現される。
【0122】
なお、トランジスタ162のソース電極またはドレイン電極は、トランジスタ160のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ162のソース電極またはドレイン電極とトランジスタ160のゲ
ート電極が電気的に接続される部位をフローティングゲート部FGと呼ぶ場合がある。ト
ランジスタ162がオフの場合、当該フローティングゲート部FGは絶縁体中に埋設され
たものと見ることができ、フローティングゲート部FGには電荷が保持される。酸化物半
導体を用いたトランジスタ162のオフ電流は、シリコン半導体などで形成されるトラン
ジスタの10万分の1以下であるため、トランジスタ162のリークによる、フローティ
ングゲート部FGに蓄積される電荷の消失を無視することが可能である。つまり、酸化物
半導体を用いたトランジスタ162により、電力の供給が無くても情報の保持が可能な不
揮発性の記憶装置を実現することが可能である。
【0123】
例えば、トランジスタ162の室温でのオフ電流が10zA(1zA(ゼプトアンペア)
は1×10−21A)以下であり、容量素子164の容量値が10fF程度である場合に
は、少なくとも10秒以上のデータ保持が可能である。なお、当該保持時間が、トラン
ジスタ特性や容量値によって変動することはいうまでもない。
【0124】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜(トンネル絶縁膜)の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
【0125】
図6(A−1)に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図6(A−2)のように考えることが可能である。
つまり、図6(A−2)では、トランジスタ160および容量素子164が、それぞれ、
抵抗および容量を含んで構成されると考えていることになる。R1およびC1は、それぞ
れ、容量素子164の抵抗値および容量値であり、抵抗値R1は、容量素子164を構成
する絶縁層による抵抗値に相当する。また、R2およびC2は、それぞれ、トランジスタ
160の抵抗値および容量値であり、抵抗値R2はトランジスタ160がオン状態の時の
ゲート絶縁層による抵抗値に相当し、容量値C2はいわゆるゲート容量(ゲート電極と、
ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形
成領域との間に形成される容量)値に相当する。
【0126】
トランジスタ162がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値(実
効抵抗とも呼ぶ)をROSとすると、トランジスタ162のゲートリークが十分に小さい
条件において、R1およびR2が、R1≧ROS、R2≧ROSを満たす場合には、電荷
の保持期間(情報の保持期間ということもできる)は、主としてトランジスタ162のオ
フ電流によって決定されることになる。
【0127】
逆に、当該条件を満たさない場合には、トランジスタ162のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ162のオフ電流以外の
リーク電流(例えば、ソース電極とゲート電極の間において生じるリーク電流等)が大き
いためである。このことから、本実施の形態において開示する半導体装置は、上述の関係
を満たすものであることが望ましいといえる。
【0128】
一方で、C1とC2は、C1≧C2の関係を満たすことが望ましい。C1を大きくするこ
とで、第5の配線によってフローティングゲート部FGの電位を制御する際(例えば、読
み出しの際)に、第5の配線の電位の変動を低く抑えることができるためである。
【0129】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
R1およびR2は、トランジスタ160やトランジスタ162のゲート絶縁層によって制
御される。C1およびC2についても同様である。よって、ゲート絶縁層の材料や厚さな
どを適宜設定し、上述の関係を満たすようにすることが望ましい。
【0130】
本実施の形態で示す半導体装置においては、フローティングゲート部FGが、フラッシュ
メモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等に作用
するが、本実施の形態のフローティングゲート部FGは、フラッシュメモリ等のフローテ
ィングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲー
トに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲー
トにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このこ
とは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界
をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するも
のである。
【0131】
また、フラッシュメモリの上記原理によって、絶縁膜の劣化が進行し、書き換え回数の限
界(10〜10回程度)という別の問題も生じる。
【0132】
開示する発明に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングに
よって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、
フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣
接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高
集積化が容易になる。
【0133】
また、トンネル電流による電荷の注入を用いないため、メモリセルの劣化の原因が存在し
ない。つまり、フラッシュメモリと比較して高い耐久性および信頼性を有することになる

【0134】
また、高電界が不要であり、大型の周辺回路(昇圧回路など)が不要である点も、フラッ
シュメモリに対するアドバンテージである。
【0135】
なお、C1を構成する絶縁層の比誘電率εr1と、C2を構成する絶縁層の比誘電率εr
2とを異ならせる場合には、C1の面積S1と、C2の面積S2とが、2・S2≧S1(
望ましくはS2≧S1)を満たしつつ、C1≧C2を実現することが容易である。具体的
には、例えば、C1においては、酸化ハフニウムなどのhigh−k材料でなる膜、また
は酸化ハフニウムなどのhigh−k材料でなる膜と酸化物半導体でなる膜との積層構造
を採用してεr1を10以上、好ましくは15以上とし、C2においては、酸化シリコン
を採用して、εr2=3〜4とすることができる。
【0136】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
【0137】
なお、上記説明は、電子を多数キャリアとするn型トランジスタ(nチャネル型トランジ
スタ)を用いる場合についてのものであるが、n型トランジスタに代えて、正孔を多数キ
ャリアとするp型トランジスタを用いることができるのはいうまでもない。
【0138】
以上示したように、開示する発明の一態様の半導体装置は、オフ状態でのソースとドレイ
ン間のリーク電流(オフ電流)が少ない書き込み用トランジスタ、該書き込み用トランジ
スタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性の
メモリセルを有している。
【0139】
書き込み用トランジスタのオフ電流は、使用時の温度(例えば、25℃)で100zA(
1×10−19A)以下、好ましくは10zA(1×10−20A)以下、さらに好まし
くは、1zA(1×10−21A)以下であることが望ましい。通常のシリコン半導体で
は、上述のように低いオフ電流を得ることは困難であるが、酸化物半導体を適切な条件で
加工して得られたトランジスタにおいては達成しうる。このため、書き込み用トランジス
タとして、酸化物半導体を含むトランジスタを用いることが好ましい。
【0140】
さらに酸化物半導体を用いたトランジスタはサブスレッショルドスイング値(S値)が小
さいため、比較的移動度が低くてもスイッチング速度を十分大きくすることが可能である
。よって、該トランジスタを書き込み用トランジスタとして用いることで、フローティン
グゲート部FGに与えられる書き込みパルスの立ち上がりを極めて急峻にすることができ
る。また、オフ電流が小さいため、フローティングゲート部FGに保持させる電荷量を少
なくすることが可能である。つまり、酸化物半導体を用いたトランジスタを書き込み用ト
ランジスタとして用いることで、情報の書き換えを高速に行うことができる。
【0141】
読み出し用トランジスタとしては、オフ電流についての制限はないが、読み出しの速度を
高くするために、高速で動作するトランジスタを用いるのが望ましい。例えば、読み出し
用トランジスタとしてスイッチング速度が1ナノ秒以下のトランジスタを用いるのが好ま
しい。
【0142】
メモリセルへの情報の書き込みは、書き込み用トランジスタをオン状態とすることにより
、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の
一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供
給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の
電荷を保持させることで行う。ここで、書き込み用トランジスタのオフ電流は極めて小さ
いため、ノードに供給された電荷は長時間にわたって保持される。オフ電流が例えば実質
的に0であれば、従来のDRAMで必要とされたリフレッシュ動作が不要となるか、また
は、リフレッシュ動作の頻度を極めて低く(例えば、一ヶ月乃至一年に一度程度)するこ
とが可能となり、半導体装置の消費電力を十分に低減することができる。
【0143】
また、メモリセルへの再度の情報の書き込みによって直接的に情報を書き換えることが可
能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、
消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速
動作が実現される。また、従来のフローティングゲート型トランジスタで書き込みや消去
の際に必要とされた高い電圧を必要としないため、半導体装置の消費電力をさらに低減す
ることができる。本実施の形態に係るメモリセルに印加される電圧(メモリセルの各端子
に同時に印加される電位の最大のものと最小のものの差)の最大値は、2段階(1ビット
)の情報を書き込む場合、一つのメモリセルにおいて、5V以下、好ましくは3V以下で
ある。
【0144】
開示する発明に係る半導体装置に配置されるメモリセルは、書き込み用トランジスタと、
読み出し用トランジスタと、容量素子とを少なくとも含んでいればよく、また、容量素子
の面積は小さくても動作可能である。したがって、メモリセルあたりの面積を、例えば、
1メモリセルあたり6つのトランジスタを必要とするSRAMと比較して、十分に小さく
することが可能であり、半導体装置においてメモリセルを高密度で配置することができる

【0145】
また、従来のフローティングゲート型トランジスタでは、書き込み時にゲート絶縁膜(ト
ンネル絶縁膜)中を電荷が移動するために、該ゲート絶縁膜(トンネル絶縁膜)の劣化が
不可避であった。しかしながら、本発明の一態様に係るメモリセルにおいては、書き込み
用トランジスタのスイッチング動作により情報の書き込みがなされるため、従来問題とさ
れていたゲート絶縁膜の劣化を解消することができる。これは、原理的な書き込み回数の
制限が存在せず、書き換え耐性が極めて高いことを意味するものである。例えば、本発明
の一態様に係るメモリセルは、1×10回(10億回)以上の書き込み後であっても、
電流−電圧特性に劣化が見られない。
【0146】
さらに、メモリセルの書き込み用トランジスタとして酸化物半導体を用いたトランジスタ
を用いる場合、酸化物半導体は、エネルギーギャップが3.0〜3.5eVと大きく熱励
起キャリアが極めて少ないこともあり、例えば、150℃もの高温環境下でもメモリセル
の電流−電圧特性に劣化が見られない。
【0147】
本発明者らは、鋭意研究の結果、酸化物半導体を用いたトランジスタは、150℃の高温
下であっても特性の劣化を起こさず、且つオフ電流が100zA以下と極めて小さいとい
う優れた特性を有することを初めて見出した。開示する発明の一態様は、このような優れ
た特性を有するトランジスタをメモリセルの書き込み用トランジスタとして適用し、従来
にない特徴を有する半導体装置を提供するものである。
【0148】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【0149】
(実施の形態3)
本実施の形態では、先に実施の形態に示す半導体装置の応用例につき、図7および図8を
用いて説明する。
【0150】
図7(A)および図7(B)は、図6(A−1)に示す半導体装置(以下、メモリセル1
90とも記載する。)を複数用いて形成される半導体装置の回路図である。図7(A)は
、メモリセル190が直列に接続された、いわゆるNAND型の半導体装置の回路図であ
り、図7(B)は、メモリセル190が並列に接続された、いわゆるNOR型の半導体装
置の回路図である。
【0151】
図7(A)に示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、複数本
の第2信号線S2、複数本のワード線WL、複数のメモリセル190を有する。図7(A
)では、ソース線SLおよびビット線BLを1本ずつ有する構成となっているが、これに
限られることなく、ソース線SLおよびビット線BLを複数本有する構成としてもよい。
【0152】
各メモリセル190において、トランジスタ160のゲート電極と、トランジスタ162
のソース電極またはドレイン電極の一方と、容量素子164の電極の一方とは、電気的に
接続されている。また、第1信号線S1とトランジスタ162のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第2信号線S2と、トランジスタ162のゲート
電極とは、電気的に接続されている。そして、ワード線WLと、容量素子164の電極の
他方は電気的に接続されている。
【0153】
また、メモリセル190が有するトランジスタ160のソース電極は、隣接するメモリセ
ル190のトランジスタ160のドレイン電極と電気的に接続され、メモリセル190が
有するトランジスタ160のドレイン電極は、隣接するメモリセル190のトランジスタ
160のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル190が有するトランジスタ160のドレイン
電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのう
ち、他方の端に設けられたメモリセル190が有するトランジスタ160のソース電極は
、ソース線と電気的に接続される。
【0154】
図7(A)に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は次のように行われる。書き込みを行う行の第2の信号線S2にトランジスタ1
62がオン状態となる電位を与え、書き込みを行う行のトランジスタ162をオン状態に
する。これにより、指定した行のトランジスタ160のゲート電極に第1の信号線S1の
電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行
のメモリセルにデータを書き込むことができる。
【0155】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線WL
に、トランジスタ160のゲート電極の電荷によらず、トランジスタ160がオン状態と
なるような電位を与え、読み出しを行う行以外のトランジスタ160をオン状態とする。
それから、読み出しを行う行のワード線WLに、トランジスタ160のゲート電極が有す
る電荷によって、トランジスタ160のオン状態またはオフ状態が選択されるような電位
(読み出し電位)を与える。そして、ソース線SLに定電位を与え、ビット線BLに接続
されている読み出し回路(図示しない)を動作状態とする。ここで、ソース線SL−ビッ
ト線BL間の複数のトランジスタ160は、読み出しを行う行を除いてオン状態なので、
ソース線SL−ビット線BL間のコンダクタンスは、読み出しを行う行のトランジスタ1
60の状態によって決定される。つまり、読み出しを行う行のトランジスタ160のゲー
ト電極が有する電荷によって、読み出し回路が読み出すビット線BLの電位は異なる値を
とる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
【0156】
図7(B)に示す半導体装置は、ソース線SL、ビット線BL、第1信号線S1、第2信
号線S2、およびワード線WLをそれぞれ複数本有し、複数のメモリセル190を有する
。各トランジスタ160のゲート電極と、トランジスタ162のソース電極またはドレイ
ン電極の一方と、容量素子164の電極の一方とは、電気的に接続されている。また、ソ
ース線SLとトランジスタ160のソース電極とは、電気的に接続され、ビット線BLと
トランジスタ160のドレイン電極とは、電気的に接続されている。また、第1信号線S
1とトランジスタ162のソース電極またはドレイン電極の他方とは、電気的に接続され
、第2信号線S2と、トランジスタ162のゲート電極とは、電気的に接続されている。
そして、ワード線WLと、容量素子164の電極の他方は電気的に接続されている。
【0157】
図7(B)に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書き
込み動作は、上述の図7(A)に示す半導体装置と同様の方法で行われる。読み出し動作
は次のように行われる。まず、読み出しを行う行以外のワード線WLに、トランジスタ1
60のゲート電極の電荷によらず、トランジスタ160がオフ状態となるような電位を与
え、読み出しを行う行以外のトランジスタ160をオフ状態とする。それから、読み出し
を行う行のワード線WLに、トランジスタ160のゲート電極が有する電荷によって、ト
ランジスタ160のオン状態またはオフ状態が選択されるような電位(読み出し電位)を
与える。そして、ソース線SLに定電位を与え、ビット線BLに接続されている読み出し
回路(図示しない)を動作状態とする。ここで、ソース線SL−ビット線BL間のコンダ
クタンスは、読み出しを行う行のトランジスタ160の状態によって決定される。つまり
、読み出しを行う行のトランジスタ160のゲート電極が有する電荷によって、読み出し
回路が読み出すビット線BLの電位は異なる値をとる。このようにして、指定した行のメ
モリセルからデータを読み出すことができる。
【0158】
次に、図7に示す半導体装置などに用いることができる読出し回路の一例について図8を
用いて説明する。
【0159】
図8(A)には、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセンス
アンプ回路を有する。
【0160】
読み出し時には、端子Aは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Vbiasが印加され、端子Aの電
位が制御される。
【0161】
メモリセル190は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル190のトランジスタ160がオン状態の場合には低抵抗状態となり、
選択したメモリセル190のトランジスタ160がオフ状態の場合には高抵抗状態となる

【0162】
メモリセルが高抵抗状態の場合、端子Aの電位が参照電位Vrefより高くなり、センス
アンプは端子Aの電位に対応する電位(データ”1”)を出力する。一方、メモリセルが
低抵抗状態の場合、端子Aの電位が参照電位Vrefより低くなり、センスアンプ回路は
端子Aの電位に対応する電位(データ”0”)を出力する。
【0163】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。
また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Vrefの代わりに
参照用のビット線が接続される構成としても良い。
【0164】
図8(B)に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センス
アンプは、入力端子Vin(+)とVin(−)と出力端子Voutを有し、Vin(+
)とVin(−)の差を増幅する。Vin(+)>Vin(−)であればVoutは、概
ねHigh出力、Vin(+)<Vin(−)であればVoutは、概ねLow出力とな
る。当該差動型センスアンプを読み出し回路に用いる場合、Vin(+)とVin(−)
の一方は入力端子Aと接続し、Vin(+)とVin(−)の他方には参照電位Vref
を与える。
【0165】
図8(C)に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型セ
ンスアンプは、入出力端子V1およびV2と、制御用信号Sp、Snの入力端子を有する
。まず、信号SpをHigh、信号SnをLowとして、電源電位(Vdd)を遮断する
。そして、比較を行う電位をV1とV2に与える。その後、信号SpをLow、信号Sn
をHighとして、電源電位(Vdd)を供給すると、比較を行う電位V1とV2がV1
>V2の関係にあれば、V1の出力はHigh、V2の出力はLowとなり、V1<V2
の関係にあれば、V1の出力はLow、V2の出力はHighとなる。このような関係を
利用して、V1とV2の差を増幅することができる。当該ラッチ型センスアンプを読み出
し回路に用いる場合、V1とV2の一方は、スイッチを介して端子Aおよび出力端子と接
続し、V1とV2の他方には参照電位Vrefを与える。
【0166】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【0167】
(実施の形態4)
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図9を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯電
話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む
)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレビ
、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用する
場合について説明する。
【0168】
図9(A)は、ノート型のパーソナルコンピュータであり、筐体701、筐体702、表
示部703、キーボード704などによって構成されている。筐体701と筐体702内
には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みお
よび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノ
ート型のパーソナルコンピュータが実現される。
【0169】
図9(B)は、携帯情報端末(PDA)であり、本体711には、表示部713と、外部
インターフェイス715と、操作ボタン714等が設けられている。また、携帯情報端末
を操作するスタイラス712などを備えている。本体711内には、先の実施の形態に示
す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長
期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【0170】
図9(C)は、電子ペーパーを実装した電子書籍720であり、筐体721と筐体723
の2つの筐体で構成されている。筐体721および筐体723には、それぞれ表示部72
5および表示部727が設けられている。筐体721と筐体723は、軸部737により
接続されており、該軸部737を軸として開閉動作を行うことができる。また、筐体72
1は、電源731、操作キー733、スピーカー735などを備えている。筐体721、
筐体723の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そ
のため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費
電力が十分に低減された電子書籍が実現される。
【0171】
図9(D)は、携帯電話機であり、筐体740と筐体741の2つの筐体で構成されてい
る。さらに、筐体740と筐体741は、スライドし、図9(D)のように展開している
状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、
筐体741は、表示パネル742、スピーカー743、マイクロフォン744、ポインテ
ィングデバイス746、カメラ用レンズ747、外部接続端子748などを備えている。
また、筐体740は、携帯電話機の充電を行う太陽電池セル749、外部メモリスロット
750などを備えている。また、アンテナは、筐体741に内蔵されている。筐体740
と筐体741の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された携帯電話機が実現される。
【0172】
図9(E)は、デジタルビデオカメラであり、本体761、表示部767、接眼部763
、操作スイッチ764、表示部765、バッテリー766などによって構成されている。
本体761内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報
の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に
低減されたデジタルビデオカメラが実現される。
【0173】
図9(F)は、テレビジョン装置770であり、筐体771、表示部773、スタンド7
75などで構成されている。テレビジョン装置770の操作は、筐体771が備えるスイ
ッチや、リモコン操作機780により行うことができる。筐体771およびリモコン操作
機780には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたテレビジョン装置が実現される。
【0174】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
【実施例1】
【0175】
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。
【0176】
本実施例では、実施の形態1に従って、高純度化された酸化物半導体を用いてトランジス
タを作製した。まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十
分に小さいことを考慮して、チャネル幅Wが1mと十分に大きいトランジスタを用意して
オフ電流の測定を行った。チャネル幅Wが1mのトランジスタのオフ電流を測定した結果
を図10に示す。図10において、横軸はゲート電圧VG、縦軸はドレイン電流IDであ
る。ドレイン電圧VDが+1Vまたは+10Vの場合、ゲート電圧VGが−5Vから−2
0Vの範囲では、薄膜トランジスタのオフ電流は、検出限界である1×10−13A以下
であることがわかった。また、トランジスタのオフ電流は1aA/μm(1×10−18
A/μm以下)となることがわかった。
【0177】
次に、高純度化された酸化物半導体を用いた薄膜トランジスタのオフ電流をさらに正確に
求めた結果について説明する。上述したように、高純度化された酸化物半導体を用いたト
ランジスタのオフ電流は、測定器の検出限界である1×10−13A以下であることがわ
かった。そこで、特性評価用素子を作製し、より正確なオフ電流の値(上記測定における
測定器の検出限界以下の値)を求めた結果について説明する。
【0178】
はじめに、電流測定方法に用いた特性評価用素子について、図11を参照して説明する。
【0179】
図11に示す特性評価用素子は、測定系800が3つ並列に接続されている。測定系80
0は、容量素子802、トランジスタ804、トランジスタ805、トランジスタ806
、トランジスタ808を有する。トランジスタ804、トランジスタ808には、実施の
形態1に従って作製したトランジスタを使用した。
【0180】
測定系800において、トランジスタ804のソース端子およびドレイン端子の一方と、
容量素子802の端子の一方と、トランジスタ805のソース端子およびドレイン端子の
一方は、電源(V2を与える電源)に接続されている。また、トランジスタ804のソー
ス端子およびドレイン端子の他方と、トランジスタ808のソース端子およびドレイン端
子の一方と、容量素子802の端子の他方と、トランジスタ805のゲート端子とは、接
続されている。また、トランジスタ808のソース端子およびドレイン端子の他方と、ト
ランジスタ806のソース端子およびドレイン端子の一方と、トランジスタ806のゲー
ト端子は、電源(V1を与える電源)に接続されている。また、トランジスタ805のソ
ース端子およびドレイン端子の他方と、トランジスタ806のソース端子およびドレイン
端子の他方とは、接続され、出力端子Voutとなっている。
【0181】
なお、トランジスタ804のゲート端子には、トランジスタ804のオン状態と、オフ状
態を制御する電位Vext_b2が供給され、トランジスタ808のゲート端子には、ト
ランジスタ808のオン状態と、オフ状態を制御する電位Vext_b1が供給される。
また、出力端子からは電位Voutが出力される。
【0182】
次に、上記の測定系を用いた電流測定方法について説明する。
【0183】
まず、オフ電流を測定するために電位差を付与する初期化期間の概略について説明する。
初期化期間においては、トランジスタ808のゲート端子に、トランジスタ808をオン
状態とする電位Vext_b1を入力して、トランジスタ804のソース端子またはドレ
イン端子の他方と接続されるノード(つまり、トランジスタ808のソース端子およびド
レイン端子の一方、容量素子802の端子の他方、およびトランジスタ805のゲート端
子に接続されるノード)であるノードAに電位V1を与える。ここで、電位V1は、例え
ば高電位とする。また、トランジスタ804はオフ状態としておく。
【0184】
その後、トランジスタ808のゲート端子に、トランジスタ808をオフ状態とする電位
Vext_b1を入力して、トランジスタ808をオフ状態とする。トランジスタ808
をオフ状態とした後に、電位V1を低電位とする。ここでも、トランジスタ804はオフ
状態としておく。また、電位V2は電位V1と同じ電位とする。以上により、初期化期間
が終了する。初期化期間が終了した状態では、ノードAとトランジスタ804のソース端
子及びドレイン端子の一方との間に電位差が生じ、また、ノードAとトランジスタ808
のソース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジ
スタ804およびトランジスタ808には僅かに電荷が流れる。つまり、オフ電流が発生
する。
【0185】
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
804のソース端子またはドレイン端子の一方の端子の電位(つまりV2)、および、ト
ランジスタ808のソース端子またはドレイン端子の他方の端子の電位(つまりV1)は
低電位に固定しておく。一方で、測定期間中は、上記ノードAの電位は固定しない(フロ
ーティング状態とする)。これにより、トランジスタ804に電荷が流れ、時間の経過と
共にノードAに保持される電荷量が変動する。そして、ノードAに保持される電荷量の変
動に伴って、ノードAの電位が変動する。つまり、出力端子の出力電位Voutも変動す
る。
【0186】
上記電位差を付与する初期化期間、および、その後の測定期間における各電位の関係の詳
細(タイミングチャート)を図12に示す。
【0187】
初期化期間において、まず、電位Vext_b2を、トランジスタ804がオン状態とな
るような電位(高電位)とする。これによって、ノードAの電位はV2すなわち低電位(
VSS)となる。その後、電位Vext_b2を、トランジスタ804がオフ状態となる
ような電位(低電位)として、トランジスタ804をオフ状態とする。そして、次に、電
位Vext_b1を、トランジスタ808がオン状態となるような電位(高電位)とする
。これによって、ノードAの電位はV1、すなわち高電位(VDD)となる。その後、V
ext_b1を、トランジスタ808がオフ状態となるような電位とする。これによって
、ノードAがフローティング状態となり、初期化期間が終了する。
【0188】
その後の測定期間においては、電位V1および電位V2を、ノードAに電荷が流れ込み、
またはノードAから電荷が流れ出すような電位とする。ここでは、電位V1および電位V
2を低電位(VSS)とする。ただし、出力電位Voutを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にV1を高電位(VDD)とするこ
とがある。なお、V1を高電位(VDD)とする期間は、測定に影響を与えない程度の短
期間とする。
【0189】
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードAに
保持される電荷量が変動し、これに従ってノードAの電位が変動する。これは、トランジ
スタ805のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Voutの電位も変化することとなる。
【0190】
得られた出力電位Voutから、オフ電流を算出する方法について、以下に説明する。
【0191】
オフ電流の算出に先だって、ノードAの電位Vと、出力電位Voutとの関係を求めて
おく。これにより、出力電位VoutからノードAの電位Vを求めることができる。上
述の関係から、ノードAの電位Vは、出力電位Voutの関数として次式のように表す
ことができる。
【0192】
【数1】

【0193】
また、ノードAの電荷Qは、ノードAの電位V、ノードAに接続される容量C、定
数(const)を用いて、次式のように表される。ここで、ノードAに接続される容量
は、容量素子802の容量と他の容量の和である。
【0194】
【数2】

【0195】
ノードAの電流Iは、ノードAに流れ込む電荷(またはノードAから流れ出る電荷)の
時間微分であるから、ノードAの電流Iは次式のように表される。
【0196】
【数3】

【0197】
このように、ノードAに接続される容量Cと、出力端子の出力電位Voutから、ノー
ドAの電流Iを求めることができる。
【0198】
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流(オフ電流)を測定することができる。
【0199】
本実施例では、高純度化した酸化物半導体を用いてトランジスタ804、トランジスタ8
08を作製した。トランジスタのチャネル長(L)とチャネル幅(W)の比は、L/W=
1/5とした。また、並列された各測定系800において、容量素子802の容量値をそ
れぞれ、100fF、1pF、3pFとした。
【0200】
なお、本実施例に係る測定では、VDD=5V、VSS=0Vとした。また、測定期間に
おいては、電位V1を原則としてVSSとし、10〜300secごとに、100mse
cの期間だけVDDとしてVoutを測定した。また、素子に流れる電流Iの算出に用い
られるΔtは、30000secとした。
【0201】
図13に、上記電流測定に係る経過時間Timeと、出力電位Voutとの関係を示す。
時間の経過にしたがって、電位が変化している様子が確認できる。
【0202】
図14には、上記電流測定によって算出されたオフ電流を示す。なお、図14は、ソース
−ドレイン電圧Vと、オフ電流Iとの関係を表すものである。図14から、ソース−ドレ
イン電圧が4Vの条件において、オフ電流は約40zA/μmであることが分かった。ま
た、ソース−ドレイン電圧が3.1Vの条件において、オフ電流は10zA/μm以下で
あることが分かった。なお、1zAは10−21Aを表す。
【0203】
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。
【実施例2】
【0204】
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図15を参照して説明する。
【0205】
調査に用いた半導体装置は、図6(A−1)に示す回路構成の半導体装置である。ここで
、トランジスタ162に相当するトランジスタには酸化物半導体を用い、容量素子164
に相当する容量素子としては、0.33pFの容量値のものを用いた。
【0206】
調査は、初期のメモリウィンドウ幅と、情報の保持および情報の書き込みを所定回数繰り
返した後のメモリウィンドウ幅とを比較することにより行った。情報の保持および情報の
書き込みは、図6(A−1)における第3の配線に相当する配線に0V、または5Vのい
ずれかを与え、第4の配線に相当する配線に、0V、または5Vのいずれかを与えること
により行った。第4の配線に相当する配線の電位が0Vの場合には、トランジスタ162
に相当するトランジスタ(書き込み用トランジスタ)はオフ状態であるから、フローティ
ングゲート部FGに与えられた電位が保持される。第4の配線に相当する配線の電位が5
Vの場合には、トランジスタ162に相当するトランジスタはオン状態であるから、第3
の配線に相当する配線の電位がフローティングゲート部FGに与えられる。
【0207】
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第5の配線に相当する配線の電位Vcgと、トランジスタ160に相当す
るトランジスタ(読み出し用トランジスタ)のドレイン電流Idとの関係を示す曲線(V
cg−Id曲線)の、シフト量ΔVcgをいうものとする。異なる記憶状態とは、フロー
ティングゲート部FGに0Vが与えられた状態(以下、Low状態という)と、フローテ
ィングゲート部FGに5Vが与えられた状態(以下、High状態という)をいう。つま
り、メモリウィンドウ幅は、Low状態とHigh状態において、電位Vcgの掃引を行
うことで確認できる。
【0208】
図15に、初期状態におけるメモリウィンドウ幅と、1×10回の書き込みを行った後
のメモリウィンドウ幅の調査結果を示す。なお、図15において、横軸はVcg(V)を
示し、縦軸はId(A)を示す。図15から、1×10回の書き込み前後において、メ
モリウィンドウ幅が変化していないことが確認できる。1×10回の書き込み前後にお
いてメモリウィンドウ幅が変化しないということは、少なくともこの間は、半導体装置が
劣化しないことを示すものである。
【0209】
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを10
回もの多数回繰り返しても特性が変化せず、書き換え耐性が極めて高い。つまり、開示す
る発明の一態様によって、極めて信頼性の高い半導体装置が実現されるといえる。
【符号の説明】
【0210】
100 基板
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110a ゲート電極
110b ソース電極またはドレイン電極
112 絶縁層
114 不純物領域
116 チャネル形成領域
118 サイドウォール絶縁層
120 高濃度不純物領域
122 金属層
124 金属化合物領域
142 酸化物半導体層
144 酸化物半導体層
146 ゲート絶縁層
148a ゲート電極
148b 電極
150 層間絶縁層
152a ソース電極またはドレイン電極
152b ソース電極またはドレイン電極
160 トランジスタ
162 トランジスタ
164 容量素子
190 メモリセル
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
800 測定系
802 容量素子
804 トランジスタ
805 トランジスタ
806 トランジスタ
808 トランジスタ

【特許請求の範囲】
【請求項1】
第1のトランジスタと、
第2のトランジスタと、
容量素子と、を有する半導体装置であって、
前記第1のトランジスタは、ゲート電極と、第1のチャネル形成領域と、を有し、
前記第2のトランジスタは、第2のチャネル形成領域と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を有し、
前記第1のチャネル形成領域は、第1の半導体を有し、
前記第2のチャネル形成領域は、酸化物半導体を有し、
前記ゲート電極は、前記ソース電極または前記ドレイン電極と電気的に接続し、
前記容量素子の第1の電極は、前記ソース電極または前記ドレイン電極の一方と電気的に接続し、
前記容量素子は、前記第1の電極及び第2の電極に挟まれた前記ゲート絶縁膜及び前記酸化物半導体を有することを特徴とする半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【公開番号】特開2013−58770(P2013−58770A)
【公開日】平成25年3月28日(2013.3.28)
【国際特許分類】
【出願番号】特願2012−233528(P2012−233528)
【出願日】平成24年10月23日(2012.10.23)
【分割の表示】特願2011−5376(P2011−5376)の分割
【原出願日】平成23年1月14日(2011.1.14)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】