半導体装置
【課題】消費電力の低減と、製造コストの低減とを両立する発振回路を提供する。
【解決手段】本発明の半導体装置によれば、直列に接続されて、かつ、それぞれがダイオード接続された複数のＭＯＳトランジスタを用いて、発振回路部を駆動させる電圧を生成する。このとき、複数のＭＯＳトランジスタで生成される電圧の値は、電源電圧と、各ＭＯＳトランジスタのスレッショルド電圧の比率とに基づいて得られる。したがって、各ＭＯＳトランジスタのスレッショルド電圧を小さく抑えることが出来て、各ＭＯＳトランジスタの面積を節約することが出来て、発振回路部の消費電力を削減することが出来る。
【解決手段】本発明の半導体装置によれば、直列に接続されて、かつ、それぞれがダイオード接続された複数のＭＯＳトランジスタを用いて、発振回路部を駆動させる電圧を生成する。このとき、複数のＭＯＳトランジスタで生成される電圧の値は、電源電圧と、各ＭＯＳトランジスタのスレッショルド電圧の比率とに基づいて得られる。したがって、各ＭＯＳトランジスタのスレッショルド電圧を小さく抑えることが出来て、各ＭＯＳトランジスタの面積を節約することが出来て、発振回路部の消費電力を削減することが出来る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、発振回路を有する半導体装置に係る。
【背景技術】
【０００２】
モバイル情報端末や、ＤＳＣ（Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａ：デジタルカメラ）などにおいて、サイズの小型化が進んでいる。端末の小型化に伴い、バッテリの小型化も進んでおり、また、容量の小さいボタン電池を使用するケースも増加している。このため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）内部で常時動作する発振回路でも、低消費電力化の要求が高まっている。
【０００３】
このような発振回路に電力を供給する方法として、定電圧回路を用いて、電源電圧から一定の幅で電圧を降下させて、発振回路に供給する従来技術が知られている。しかし、このような従来技術では、降下される電圧の幅が大きければ大きいほど、抵抗値のより高い抵抗素子が必要となる。そして、抵抗素子の抵抗値が高ければ高いほど、ＬＳＩの中でより広い面積を占有する。
【０００４】
そこで、ＬＳＩ内部の占有面積の節約と、低消費電力化との両立が求められている。
【０００５】
上記に関連して、特許文献１（特開２００５−１５９７８６号公報）には、発振回路に係る記載が開示されている。この発振回路は、消費電流の削減を目的として掲げている。この発振回路は、発振ゲートへの供給電圧を抑制する機能部を具備している。この発振回路は、ダイオード接続されたトランジスタのスレショルド電圧を用いて電圧を抑制する動作を行う。
【０００６】
図１は、特許文献１に記載の発振回路の構成を示す回路図である。図１の発振回路の構成要素について説明する。この発振回路は、発振ゲート回路部１２０と、第１および第２の振幅抑制回路１５１および１５２と、振幅増幅回路１０９と、入力側コンデンサＣ１０１と、出力側コンデンサＣ１０２と、帰還抵抗１０３と、発振子１０４とを具備している。発振ゲート回路部１２０は、ＰＭＯＳトランジスタ１０１と、ＮＭＯＳトランジスタ１０２とを具備している。第１の振幅抑制回路１５１は、ＰＭＯＳトランジスタ１０７を具備している。第１の振幅抑制回路１５１は、ダイオード１３０や、他のＰＭＯＳトランジスタ１３２や、第１の電流源１３４などをさらに具備しても良いが、ここではその詳細を省略する。第２の振幅抑制回路１５２は、ＮＭＯＳトランジスタ１０８を具備している。第２の信服抑制回路１５２は、第２のダイオード１３２や、他のＮＭＯＳトランジスタ１３３や、第２の電流源１３５などをさらに具備しても良いが、ここではその詳細を省略する。振幅増幅回路１０９は、ＰＭＯＳトランジスタ１１１と、ＮＭＯＳトランジスタ１１２とを具備している。
【０００７】
図１の発振回路の構成要素の接続関係について説明する。ＰＭＯＳトランジスタ１０７のソースは、電源ＶＣＣに接続されている。ＰＭＯＳトランジスタ１０７におけるゲートおよびドレインは、ＰＭＯＳトランジスタ１０１のソースに共通接続されている。ＰＭＯＳトランジスタ１０１のゲートは、ＮＭＯＳトランジスタ１０２のゲートと、帰還抵抗１０３における一方の端部と、発振子１０４における一方の端部と、入力側コンデンサＣ１０１における一方の端部とに共通接続されている。ＰＭＯＳトランジスタ１０１のドレインは、ＮＭＯＳトランジスタ１０２のドレインと、帰還抵抗１０３における他方の端部と、発振子１０４における他方の端部と、出力側コンデンサＣ１０２における他方の端部と、ＰＭＯＳトランジスタ１１１のゲートと、ＮＭＯＳトランジスタ１１２のゲートとに共通接続されている。ＮＭＯＳトランジスタ１０２のソースは、ＮＭＯＳトランジスタ１０８におけるゲートおよびドレインに共通接続されている。ＮＭＯＳトランジスタ１０８のソースは、接地されている。入力側コンデンサＣ１０１における他方の端部は、接地されている。出力側コンデンサＣ１０２における他方の端部は、接地されている。ＰＭＯＳトランジスタ１１１のソースは、電源ＶＣＣに接続されている。ＰＭＯＳトランジスタ１１１のドレインは、ＮＭＯＳトランジスタ１１２のドレインと、出力部ＣＫＯＵＴとに共通接続されている。ＮＭＯＳトランジスタ１１２のソースは、接地されている。
【０００８】
図１の発振回路の動作について説明する。第１の振幅抑制回路１５１において、ＰＭＯＳトランジスタ１０７は、ゲートおよびドレインが短絡されており、すなわちいわゆる「ダイオード接続」がされている。したがって、ＰＭＯＳトランジスタ１０７のドレインにおける電圧の値は、電源ＶＣＣの電圧からＰＭＯＳトランジスタ１０７のスレッショルド電圧だけ下降した値に等しい。以下、ＰＭＯＳトランジスタ１０７のスレッショルド電圧をＶｔ１０７と記す。
【０００９】
同様に、第２の振幅抑制回路１５２において、ＮＭＯＳトランジスタ１０８もダイオード接続されている。したがって、ＮＭＯＳトランジスタ１０８のドレインにおける電圧の値は、グランドの電圧からＮＭＯＳトランジスタ１０８のスレッショルド電圧だけ上昇した値に等しい。以下、ＮＭＯＳトランジスタ１０８のスレッショルド電圧をＶｔ１０８と記す。
【００１０】
発振ゲート回路部１２０において、ＰＭＯＳトランジスタ１０１と、ＮＭＯＳトランジスタ１０２とは、第１の振幅抑制回路１５１におけるＰＭＯＳトランジスタ１０７のドレインと、第２の振幅抑制回路１５２におけるＮＭＯＳトランジスタ１０８のドレインとの間に、直列に接続されている。したがって、発振ゲート回路部１２０が生成する発振信号の電圧は、電源電圧ＶＣＣからスレッショルド電圧Ｖｔ１０７だけ下降した電圧と、グランド電圧からスレッショルド電圧Ｖｔ１０８だけ上昇した電圧との間で振幅する。
【００１１】
ここで、発振ゲート回路部１２０の出力信号は、帰還抵抗１０３および振動子１０４を介して入力側に帰還することで発振する。なお、発振ゲート回路部１２０の発振信号が生成される際、入力側コンデンサＣ１０１と、出力側コンデンサＣ１０２とにおいて充放電が発生する。この充放電に伴う電流は、発振回路としての消費電力につながる。特許文献１では、発振信号の振幅を小さくすることで、発振回路の消費電力を低減している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−１５９７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１の発振回路には、その動作が、トランジスタの製造時に発生するプロセスばらつきに影響されてしまうという問題がある。プロセスばらつきが発生する方向には、大きく分けて２種類の場合がある。
【００１４】
まず、第１の場合では、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのスレッショルド電圧が設計値よりも高くなる方向にプロセスばらつきが発生する。このとき、発振ゲート回路部１２０が生成する発振信号の振幅は、設計値よりも大きくなる。また、発振ゲート回路部１２０の駆動能力は設計値よりも小さくなる。したがって、第１の場合では、発振ゲート回路部１２０において、ＰＭＯＳトランジスタ１０１のソースと、ＮＭＯＳトランジスタ１０２のソースとの間の電圧は、より大きいことが望ましい。
【００１５】
次に、第２の場合では、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのスレッショルド電圧が設計値よりも低くなる方向にプロセスばらつきが発生する。このとき、発振ゲート回路部１２０が生成する発振信号の振幅は、設計値よりも小さくなる。また、発振ゲート回路部１２０の駆動能力は設計値よりも大きくなる。したがって、第２の場合では、発振ゲート回路部１２０において、ＰＭＯＳトランジスタ１０１のソースと、ＮＭＯＳトランジスタ１０２のソースとの間の電圧は、より小さいことが望ましい。
【００１６】
しかし、トランジスタの製造時に、プロセスばらつきがどちらの方向に発生するのかは、予測不可能である。そこで、プロセスばらつきがいずれの方向に発生しても発振ゲート回路部１２０が確実に動作する電圧範囲が確保できるように、設計時の段階で十分なマージンを用意しておく必要がある。その結果、発振ゲート回路部１２０において、ＰＭＯＳトランジスタ１０１のソースと、ＮＭＯＳトランジスタ１０２のソースとの間に供給される電圧範囲は、消費電力の低減に寄与しないマージンを含んでしまう。
【００１７】
また、ダイオード接続されたＭＯＳトランジスタにおけるスレッショルド電圧は、一般的に０．６Ｖ〜０．７Ｖ程度である。より大きいスレッショルド電圧を得るためには、ＭＯＳトランジスタのゲート長Ｌをより大きくして、ドレインおよびソースの間を流れる電流ＩＤＳを小さくする必要がある。ただし、電流ＩＤＳは、ゲート長Ｌの逆数に比例する。図５Ａは、一般的なＭＯＳトランジスタにおける、ゲート長Ｌと、ドレインおよびソースの間を流れる電流ＩＤＳとの関係を示すグラフである。特許文献１の発振回路の場合、十分に小さい電流ＩＤＳを得るためには、ゲート長Ｌを数十μｍ（マイクロメートル）まで大きくする必要があると考えられる。このようなゲート長Ｌを有するＭＯＳトランジスタを用いることは、発振回路の面積が大きくなる原因となる。このように、特許文献１の発振回路では、消費電力の低減と、製造コストの低減とを両立することが出来ない。
【課題を解決するための手段】
【００１８】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
半導体装置は、第１の電源部（ＶＤＤ）と、第２の電源部（ＧＮＤ）と、振幅制御回路部（１０）と、発振回路部（２０、３、４、Ｃ１、Ｃ２）とを具備する。ここで、第１の電源部（ＶＤＤ）は、第１の電源電圧を供給する。第２の電源部（ＧＮＤ）は、第２の電源電圧を供給する。振幅制御回路部（１０）は、第１および第２の電源電圧（ＶＤＤ、ＧＮＤ）を入力して第１および第２の供給電圧（Ｖ１１、Ｖ１２）を生成する。発振回路部（２０、３、４、Ｃ１、Ｃ２）は、第１および第２の入力部（１１、１２）から第１および第２の供給電圧（Ｖ１１、Ｖ１２）をそれぞれ入力して発振する。振幅制御回路部（１０）は、複数のＭＯＳトランジスタ（５〜８）と、第１の出力部（１１）と、第２の出力部（１２）とを具備する。ここで、複数のＭＯＳトランジスタ（５〜８）は、第１および第２の電源部（ＶＤＤ、ＧＮＤ）の間に直列に接続されて、かつ、それぞれがダイオード接続されている。第１の出力部（１１）は、複数のＭＯＳトランジスタ（５〜８）のドレインまたはソースに接続されて、第１の供給電圧（Ｖ１１）を出力する。第２の出力部（１２）は、複数のＭＯＳトランジスタ（５〜８）の他のドレインまたは他のソースに接続されて、第２の供給電圧（Ｖ１２）を出力する。
【発明の効果】
【００２０】
本発明の半導体装置によれば、直列に接続されて、かつ、それぞれがダイオード接続された複数のＭＯＳトランジスタを用いて、発振回路部を駆動させる電圧を生成する。このとき、複数のＭＯＳトランジスタで生成される電圧の値は、電源電圧と、各ＭＯＳトランジスタのスレッショルド電圧の比率とに基づいて得られる。したがって、各ＭＯＳトランジスタのスレッショルド電圧を小さく抑えることが出来て、各ＭＯＳトランジスタの面積を節約することが出来て、発振回路部の消費電力を削減することが出来る。
【図面の簡単な説明】
【００２１】
【図１】図１は、特許文献１に記載の発振回路の構成を示す回路図である。
【図２】図２は、本発明の第１の実施形態による半導体装置の構成を示す回路図である。
【図３Ａ】図３Ａは、従来技術による半導体装置におけるＭＯＳトランジスタ群のレイアウト図の一例である。
【図３Ｂ】図３Ｂは、本発明の第１の実施形態による半導体装置におけるＭＯＳトランジスタ群のレイアウト図の一例である。
【図４Ａ】図４Ａは、従来技術による半導体装置の全体的なレイアウト図の一例である。
【図４Ｂ】図４Ｂは、本発明の第１の実施形態による半導体装置の全体的なレイアウト図の一例である。
【図５】図５は、ＮＭＯＳトランジスタの長さＬと、ドレイン・ソース間電流ＩＤＳとの関係を概略的に示すグラフである。
【図６】図６は、本発明の第２の実施形態による半導体装置の構成を示す回路図である。
【図７】図７は、本発明の第３の実施形態による半導体装置の構成を示す回路図である。
【図８】図８は、本発明の第４の実施形態による半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【００２２】
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
【００２３】
（第１の実施形態）
図２は、本発明の第１の実施形態による半導体装置の構成を示す回路図である。図２に示した半導体装置の構成要素について説明する。図２に示した半導体装置は、電源ＶＤＤと、グランドＧＮＤと、振幅制御回路部１０と、発振ゲート回路部２０と、帰還抵抗３と、振動子４と、入力側コンデンサＣ１と、出力側コンデンサＣ２とを具備している。振幅制御回路部１０は、第１、第２のＮＭＯＳトランジスタ５、６と、第１、第２のＰＭＯＳトランジスタ７、８とを具備している。発振ゲート回路部２０は、ＰＭＯＳトランジスタ１と、ＮＭＯＳトランジスタ２とを具備している。ここで、発振ゲート回路部２０と、帰還抵抗３と、振動子４と、入力側コンデンサＣ１と、出力側コンデンサＣ２とをまとめて発振回路部と呼んでも良い。
【００２４】
図２に示した半導体装置の構成要素の接続関係について説明する。電源ＶＤＤは、第１のＮＭＯＳトランジスタ５におけるドレインおよびゲートと、第１のＰＭＯＳトランジスタ７のバックゲートとに共通接続されている。ノード１１は、第１のＮＭＯＳトランジスタ５のソースと、第２のＮＭＯＳトランジスタ６におけるソースおよびゲートと、ＰＭＯＳトランジスタ１におけるソースおよびバックゲートとに共通接続されている。ノード１２は、第１のＰＭＯＳトランジスタ７におけるソースと、第２のＰＭＯＳトランジスタ８におけるドレインおよびゲートと、ＮＭＯＳトランジスタ２のソースとに共通接続されている。第２のＮＭＯＳトランジスタ６のソースは、第２のＮＭＯＳトランジスタ８におけるソースおよびバックゲートに共通接続されている。第１のＮＭＯＳトランジスタ５のバックゲートと、第２のＮＭＯＳトランジスタ６のバックゲートと、第１のＰＭＯＳトランジスタ７のゲートと、ＮＭＯＳトランジスタ２のバックゲートと、入力側コンデンサＣ１における一方の端部と、出力側コンデンサＣ２における一方の端部とは、接地されている。入力側コンデンサＣ１における他方の端部は、ＰＭＯＳトランジスタ１のゲートと、ＮＭＯＳトランジスタ２のゲートと、帰還抵抗３における一方の端部と、振動子４における一方の端部とに共通接続されている。出力側コンデンサＣ２における他方の端部は、ＰＭＯＳトランジスタ１のドレインと、ＮＭＯＳトランジスタ２のドレインと、帰還抵抗３における他方の端部と、振動子４における他方の端部とに共通接続されている。
【００２５】
図２に示した半導体装置の動作について説明する。まず、発振ゲート回路部２０、入力側コンデンサＣ１、出力側コンデンサＣ２、帰還抵抗３および振動子４の動作について、前述した従来技術の場合と同様であるが、再度説明する。
【００２６】
電源ＶＤＤは、第１の電源電圧ＶＤＤを供給する第１の電源部として動作する。同様に、グランドＧＮＤは、第２の電源電圧として基準電圧を供給する第２の電源部として動作する。発振ゲート回路部２０において、ＰＭＯＳトランジスタ１と、ＮＭＯＳトランジスタ２とは、ノード１１と、ノード１２との間に、直列に接続されている。したがって、発振ゲート回路部２０が生成する発振信号の電圧は、ノード１１における電圧と、ノード１２における電圧との間で振幅する。ここで、ノード１１と、ノード１２とは、発振ゲート回路部２０における第１、第２の入力部として機能する。また、発振ゲート回路部２０の出力信号は、帰還抵抗３および振動子４を介して入力側に帰還することで発振する。なお、発振ゲート回路部２０の発振信号が生成される際、入力側コンデンサＣ１と、出力側コンデンサＣ２とにおいて充放電が発生する。この充放電に伴う電流は、発振回路としての消費電力につながる。
【００２７】
次に、ダイオード接続されたＭＯＳトランジスタの動作について説明する。ＭＯＳトランジスタにおいて、ゲートがドレインに接続されていることを、ダイオード接続されていると言う。ダイオード接続されたＭＯＳトランジスタでは、ゲート・ソース間電圧ＶＧＳがそのままスレッショルド電圧Ｖｔとなる。図２の半導体装置では、第１、第２のＮＭＯＳトランジスタ５、６と、第１のＰＭＯＳトランジスタ７とがダイオード接続されている。したがって、ＭＯＳトランジスタ５〜７のスレッショルド電圧Ｖｔ５〜Ｖｔ７は、ＭＯＳトランジスタ５〜７のゲート・ソース間電圧ＶＧＳ５〜ＶＧＳ７に、それぞれ等しい。
【００２８】
ＭＯＳトランジスタは、バックゲート・ソース間の電圧ＶＢＳの絶対値がゼロ以上である場合に、ソースからドレインへの電流が流れにくくなる。この場合、ＭＯＳトランジスタのスレッショルド電圧Ｖｔは、バックゲート・ソース間電圧ＶＢＳがゼロに等しい場合よりも高くなる。図２に示した半導体装置において、第２のＰＭＯＳトランジスタ８は、ダイオード接続されているが、バックゲートがソースに接続されているので、バックゲート・ソース間電圧ＶＢＳ８がゼロに等しい。そのため、第２のＰＭＯＳトランジスタ８のスレッショルド電圧Ｖｔ８は、他のＭＯＳトランジスタ５〜７のスレッショルド電圧Ｖｔ５〜Ｖｔ７よりも低い。
【００２９】
次に、図２に示した半導体装置の、発振が開始するまでの動作を説明する。まず、初期状態において、全てのトランジスタがオフ状態になっている。第１のＮＭＯＳトランジスタ５は、ゲートが電源ＶＤＤに接続されているため、電源投入後にドレイン・ソース間電流（以下「ＩＤＳ」と記す）が発生する。第２のＮＭＯＳトランジスタ６は、ドレインおよびゲートに電圧が印加されて、ＩＤＳが発生する。第２のＰＭＯＳトランジスタ８は、ソースに電圧が印加される。第１のＮＭＯＳトランジスタ７は、ソースに電圧が印加される。ここで、ゲートがドレインに接続されており、ソース電圧に対してゲート電圧の方が低いため、ＩＤＳが発生する。振幅制御回路部１０に含まれるＭＯＳトランジスタ５〜８は、その全てがダイオード接続されているので、本来ならそれぞれのスレッショルド電圧Ｖｔ５〜Ｖｔ８で動作するはずである。しかし、これら４つのＭＯＳトランジスタ５〜８は、直列に接続されていて、かつ、その両端が電源電圧ＶＤＤで印加されている。したがって、振幅制御回路１０に含まれるＭＯＳトランジスタ５〜８のドレイン・ソース間電圧ＶＤＳ５〜ＶＤＳ８は、電源電圧ＶＤＤと、これらのＭＯＳトランジスタ５〜８のそれぞれにおけるスレッショルド電圧Ｖｔ５〜Ｖｔ８の比率とで決定する。具体的には、ＭＯＳトランジスタ５〜８のそれぞれにおける実際のドレイン・ソース間電圧ＶＤＳ５〜ＶＤＳ８は、本来のスレッショルド電圧Ｖｔ５〜Ｖｔ８の比率に応じて、次の式のように求められる。
ＶＤＳ５＝ＶＤＤ×Ｖｔ５／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
ＶＤＳ６＝ＶＤＤ×Ｖｔ６／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
ＶＤＳ７＝ＶＤＤ×Ｖｔ７／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
ＶＤＳ８＝ＶＤＤ×Ｖｔ８／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
【００３０】
上記に示した、ＭＯＳトランジスタ５〜８のドレイン・ソース間電圧ＶＤＳ５〜ＶＤＳ８から、ノード１１に供給される電圧Ｖ１１と、ノード１２に供給される電圧Ｖ１２とは、次の式のように決定される。
Ｖ１１＝ＶＤＤ×（Ｖｔ６＋Ｖｔ７＋Ｖｔ８）／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
Ｖ１２＝ＶＤＳ７＝ＶＤＤ×Ｖｔ７／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
【００３１】
上記に示した、ノード１１、１２の電圧Ｖ１１、Ｖ１２の差を駆動電圧ΔＶとおくと、次の式のように求められる。
ΔＶ＝Ｖ１１−Ｖ１２＝ＶＤＤ×（Ｖｔ６＋Ｖｔ８）／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
発振ゲート回路部２０に含まれる２つのＭＯＳトランジスタ１、２が上記の駆動電圧ΔＶを印加されることによって、発振ゲート回路部２０は発振動作を開始する。
【００３２】
なお、ノード１１と、ノード１２とは、振幅制御回路部１０が第１、第２の供給電圧Ｖ１１、Ｖ１２を出力する第１、第２の出力部としても機能する。
【００３３】
ここでもし、第２のＰＭＯＳトランジスタ８のバックゲートが電源ＶＤＤに接続されていたら、トランジスタ８のスレッショルド電圧Ｖｔ８は、図２のように接続されていない場合よりも大きくなる。その結果、振幅制御回路部１０に含まれる４つのトランジスタ５〜８におけるスレッショルド電圧Ｖｔ５〜Ｖｔ８の比率が変わる。具体的には、ノード１１の電圧Ｖ１１がより高くなり、ノード１２の電圧Ｖ１２はより低くなり、その差である駆動電圧ΔＶは高くなる。
【００３４】
言い換えれば、図２のように、第２のＰＭＯＳトランジスタ８のバックゲートをそのソースに接続することで、本実施形態による半導体装置では、駆動電圧ΔＶをさらに低くすることが出来る。
【００３５】
発振ゲート回路部２０への電源供給は、電源電圧ＶＤＤから下げたノード１１の電圧Ｖ１１と、グランドＧＮＤの基準電圧から上げたノード１２の電圧Ｖ１２とで行われる。そのため、発振ゲート回路部２０の出力波形は、その発振が定常状態にまで成長しきった後の最大振幅が、ノード１１の電圧Ｖ１１と、ノード１２の電圧Ｖ１２との間で小さく収まる。したがって、入力側コンデンサＣ１と、出力側コンデンサＣ２に充放電される電流もそれだけ小さくなる。結果的に、発振器全体としての消費電力を削減することが可能となる。
【００３６】
ここで、半導体プロセスによる製造ばらつきの問題について考える。実際に製造された半導体装置では、製品ごとにトランジスタのスレッショルド電圧Ｖｔがばらつくのが一般的である。このばらつきが、従来技術の場合には発振ゲート回路部の供給される電圧に直接的に影響するが、本発明によればこの影響が小さくなることを説明する。
【００３７】
図１に示した従来技術の場合では、発振ゲート回路部１２０に供給される電圧は、ＰＭＯＳトランジスタ１０７から供給されるハイ側の電圧と、ＮＭＯＳトランジスタ１０８から供給されるロー側の電圧との差に等しい。ここで、ＰＭＯＳトランジスタ１０７は、ダイオード接続されており、かつ、ソースが電源ＶＣＣに接続されている。したがって、ハイ側の電圧は、電源電圧ＶＣＣから、ＰＭＯＳトランジスタ１０７のスレッショルド電圧Ｖｔ１０７だけ下げた電圧に等しい。同様に、ＮＭＯＳトランジスタ１０８は、ダイオード接続されており、かつ、ソースが接地されている。したがって、ロー側の電圧は、グランドの基準電圧から、ＮＭＯＳトランジスタ１０８のスレッショルド電圧Ｖｔ１０８だけ上げた電圧に等しい。このような構成では、発振ゲート回路部１２０に供給される電圧が、製造ばらつきの影響を直接的に受けてしまい、すなわち製造ばらつきと同じ比率でばらついてしまう。
【００３８】
しかし、本実施形態による半導体装置では、直列に接続されたＭＯＳトランジスタ５〜８のスレッショルド電圧Ｖｔ５〜Ｖｔ８に製造ばらつきが生じても、その比率は変わらない場合がある。これは、同じ半導体基板上の、比較的近い場所に形成される複数のトランジスタにおいて、発生する製造ばらつきは同様であると期待されるからである。この場合は、発振ゲート回路部２０に供給される駆動電圧ΔＶは、スレッショルド電圧の比率によって決定されるので、製造ばらつきの影響を受けずに済む。
【００３９】
その一方で、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとでは、製造ばらつきが逆方向に働く場合もある。この場合は、直列に接続されたＭＯＳトランジスタ５〜８のそれぞれにおけるスレッショルド電圧Ｖｔ５〜Ｖｔ８の比率が変わってしまう。したがって、この場合は、発振ゲート回路部２０に供給される駆動電圧ΔＶが製造ばらつきの影響を受けてしまう。
【００４０】
ただし、この場合は、発振ゲート回路部２０に含まれるＰＭＯＳトランジスタ１と、ＮＭＯＳトランジスタ２も、逆方向に働く製造ばらつきの影響を、ＭＯＳトランジスタ５〜８と同様に受けているはずである。すなわち、発振ゲート回路部２０が動作する上で実際に必要な駆動電圧も、製造ばらつきの影響を、振幅制御回路部１０から供給される駆動電圧ΔＶと同様に受けているはずである。したがって、本実施形態による半導体装置では、製造ばらつきを考慮するにあたって、過剰なマージンを必要としない。その結果、従来技術では必要とされたマージンに纏わる余分な消費電力を、本発明では低減することが可能となっている。
【００４１】
なお、直列に接続されているＭＯＳトランジスタ５〜８について、チャネル極性を入れ替えたり、接続する順番を入れ替えたりしても、上記と同様の動作および効果が得られることは当然である。
【００４２】
上記に説明したように、本実施形態による半導体装置では、発振ゲート回路部２０に供給される駆動電圧ΔＶを、複数のＭＯＳトランジスタ５〜８のスレッショルド電圧Ｖｔ５〜Ｖｔ８の比率として決定している。したがって、これらのＭＯＳトランジスタ５〜８の実効的なスレッショルド電圧Ｖｔ５〜Ｖｔ８を従来技術のように大きくする必要が無い。その結果、半導体装置全体としてのレイアウト面積を節約することが可能となっている。
【００４３】
図３Ａは、従来技術による半導体装置におけるＭＯＳトランジスタ群のレイアウト図の一例である。図３Ｂは、本発明の第１の実施形態による半導体装置におけるＭＯＳトランジスタ群のレイアウト図の一例である。図３Ａ、図３Ｂを参照して、本発明による半導体装置ではＭＯＳトランジスタのレイアウト面積を大幅に節約できることを説明する。
【００４４】
図３Ａには、ＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４３とが描かれている。図３Ｂには、ＮＭＯＳトランジスタ６１、６２と、ＰＭＯＳトランジスタ６３、６４とが描かれている。図３ＡのＰＭＯＳトランジスタ４２は、図１のＰＭＯＳトランジスタ１５１に対応する。図３ＡのＮＭＯＳトランジスタ４３は、図１のＮＭＯＳトランジスタ１５２に対応する。図３ＢのＮＭＯＳトランジスタ６１は、図２のＮＭＯＳトランジスタ５に対応する。図３ＢのＮＭＯＳトランジスタ６２は、図２のＮＭＯＳトランジスタ６に対応する。図３ＢのＰＭＯＳトランジスタ６３は、図２のＮＭＯＳトランジスタ７に対応する。図３ＢのＰＭＯＳトランジスタ６４は、図２のＮＭＯＳトランジスタ８に対応する。ここで、図３Ａおよび図３Ｂに描かれた全てのＭＯＳトランジスタの縮尺は同じである。
【００４５】
図１に示した従来技術では、十分に大きなスレッショルド電圧Ｖｔを確保するために、ＭＯＳトランジスタのレイアウト面積を、図３Ａに示したように大きくする必要があった。しかし、図２に示した本発明の場合は、スレッショルド電圧Ｖｔの比率が重要なので、ＭＯＳトランジスタのレイアウト面積を、図３Ｂに示したように最小限に抑えることが可能である。
【００４６】
図４Ａは、従来技術による半導体装置の全体的なレイアウト図の一例である。図４Ｂは、本発明の第１の実施形態による半導体装置の全体的なレイアウト図の一例である。図４Ａ、図４Ｂを参照して、本発明による半導体装置では、全体的なレイアウト面積を大幅に節約できることを説明する。
【００４７】
図４Ａには、半導体装置７１のレイアウトが描かれている。半導体装置７１は、ＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４３と、ＰＭＯＳトランジスタ１０１と、ＮＭＯＳトランジスタ１０２と、帰還抵抗１０３と、回路部７３とを含んでいる。図４ＡのＰＭＯＳトランジスタ４２は、図１のＰＭＯＳトランジスタ１５１に対応する。図４ＡのＮＭＯＳトランジスタ４３は、図１のＮＭＯＳトランジスタ１５２に対応する。図４ＡのＰＭＯＳトランジスタ１０１は、図１のＰＭＯＳトランジスタ１０１に対応する。図４ＡのＮＭＯＳトランジスタ１０２は、図１のＮＭＯＳトランジスタ１０２に対応する。図４Ａの帰還抵抗１０３は、図１の帰還抵抗１０３に対応する。図４Ａの回路部７３は、図１のその他の構成要素、例えば入力側コンデンサＣ１０１、出力側コンデンサＣ１０２、振動子１０４、などに対応するものとする。
【００４８】
図４Ｂには、半導体装置７２のレイアウトが描かれている。半導体装置７２は、ＰＭＯＳトランジスタ６１、６２と、ＮＭＯＳトランジスタ６３、６４と、ＰＭＯＳトランジスタ１と、ＮＭＯＳトランジスタ２と、帰還抵抗３と、回路部７４とを含んでいる。図４ＢのＰＭＯＳトランジスタ６１、６２は、図２のＰＭＯＳトランジスタ７、８に対応する。図４ＢのＮＭＯＳトランジスタ６３、６４は、図２のＮＭＯＳトランジスタ５、６に対応する。図４ＢのＰＭＯＳトランジスタ１は、図２のＰＭＯＳトランジスタ１に対応する。図４ＢのＮＭＯＳトランジスタ２は、図２のＮＭＯＳトランジスタ２に対応する。図４Ｂの帰還抵抗３は、図２の帰還抵抗３に対応する。図４Ｂの回路部７４は、図２のその他の構成要素、例えば入力側コンデンサＣ１、出力側コンデンサＣ２、振動子４、などに対応するものとする。
【００４９】
ここで、図４Ａ、図４Ｂのレイアウトの縮尺は同じである。それでも、図４Ａの半導体装置７１の全体的なレイアウト面積が、図４Ｂの半導体装置７２の全体的なレイアウト面積の２倍近く大きくなってしまう最大の原因は、ＮＭＯＳトランジスタ４３の長さにあると言える。ＮＭＯＳトランジスタ４３の長さが、半導体装置７１の大半を占めるデッドスペースが発生する原因となっているからである。
【００５０】
なお、本実施形態と同等の性能を有する半導体装置を、図１に示した従来技術で構成するなら、ＮＭＯＳトランジスタ４３の長さＬとして数十μｍ程度を確保する必要がある。この長さＬは、十分なスレッショルド電圧Ｖｔを確保し、かつ、ドレイン・ソース間電流ＩＤＳを低く抑えるために必要となる。
【００５１】
図５は、ＮＭＯＳトランジスタの長さＬと、ドレイン・ソース間電流ＩＤＳとの関係を概略的に示すグラフである。図５において、横軸はＮＭＯＳトランジスタの長さＬを示し、縦軸はドレイン・ソース間電流ＩＤＳを示す。図５のグラフから、ドレイン・ソース間電流ＩＤＳを低く抑えるためには、ＮＭＯＳトランジスタの長さＬを大きく確保する必要があることが読み取れる。
【００５２】
上記に説明したように、本発明の第１の実施形態による半導体装置は、レイアウト面積の縮小に伴う製造コストの節約と、消費電力の節約とによる、２つの面でのコスト削減を可能とする。
【００５３】
（第２の実施形態）
図６は、本発明の第２の実施形態による半導体装置の構成を示す回路図である。本実施形態による半導体装置は、図２に示した本発明の第１の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、図２の半導体装置では、第２のＰＭＯＳトランジスタ８のバックゲートが、第２のＰＭＯＳトランジスタ８のソースと、第２のＮＭＯＳトランジスタ６のソースとに共通接続されている。また、図２の半導体装置では、第２のＮＭＯＳトランジスタ６のバックゲートは、接地されている。しかし、本実施形態による半導体装置では、第２のＮＭＯＳトランジスタ６のバックゲートが、第２のＰＭＯＳトランジスタ８のソースと、第２のＮＭＯＳトランジスタ６のソースとに共通接続されている。また、本実施形態による半導体装置では、第２のＰＭＯＳトランジスタ８のバックゲートが接地されている。
【００５４】
本実施形態による半導体装置のその他の構成については、図２に示した本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００５５】
本実施形態による半導体装置の動作について説明する。本実施形態による半導体装置では、第２のＮＭＯＳトランジスタ６のスレッショルド電圧Ｖｔ６が、ＭＯＳトランジスタ５、７、８のスレッショルド電圧Ｖｔ５、Ｖｔ７、Ｖｔ８よりも低くなる。しかし、結果として、発振ゲート回路部２０に供給される駆動電圧ΔＶは、図２に示した本発明の第１の実施形態の場合と同じとなる。
【００５６】
本実施形態による半導体装置のその他の動作および効果については、図２に示した本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００５７】
（第３の実施形態）
図７は、本発明の第３の実施形態による半導体装置の構成を示す回路図である。図７の半導体装置は、図２に示した本発明の第１の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、制御回路部３６と、セレクタ回路部４０とを追加する。
【００５８】
回路構成（トランジスタサイズを含む）の決まっている発振回路の増幅率は、発振回路を流れる電流（あるいは発振回路にかかる電圧）によって変化する。一般的に、発振回路は、発振開始時に必要な増幅率が、発振の持続に必要な増幅率よりも高い。言い換えれば、発振ゲート回路部２０を流れる電流（あるいは発振ゲート回路部２０にかかる電圧）が何らかの原因により低すぎた場合に、発振ゲート回路部２０の増幅率が低くなり発振が開始しない恐れがある。本実施形態では、制御回路部３６と、セレクタ回路部４０とを追加することでこの問題を解決出来ることを説明する。
【００５９】
図７に示した半導体装置の構成要素について説明する。セレクタ回路部４０は、ＰＭＯＳトランジスタ３７と、インバータ回路部３８と、ＮＭＯＳトランジスタ３９とを具備している。
【００６０】
図７に示した半導体装置の構成要素の接続関係について説明する。制御回路部３６の入力部は、発振ゲート回路部２０の出力部に接続されている。制御回路部３６の出力部は、ＰＭＯＳトランジスタ３７のゲートと、インバータ回路部３８の入力部とに接続されている。インバータ回路部３８の出力部は、ＮＭＯＳトランジスタ３９のゲートに接続されている。ＰＭＯＳトランジスタ３７のドレインは、ノード１１に接続されている。ＰＭＯＳトランジスタ３７のソースおよびバックゲートは、電源ＶＤＤに接続されている。ＮＭＯＳトランジスタ３９のドレインは、ノード１２に接続されている。ＮＭＯＳトランジスタ３９のソースおよびバックゲートは、接地されている。
【００６１】
図７に示した半導体装置のその他の構成は、図２に示した本発明の第１の実施形態による半導体装置の場合と同様であるので、さらなる詳細な説明を省略する。
【００６２】
図７に示した半導体装置の動作について説明する。まず、制御回路部３６は、入力する信号に基づいて論理信号を出力する。このとき、制御回路部３６の出力信号は、初期状態ではロー状態であって、発振ゲート回路部２０の出力信号に発振が始まってから所定の時間が経過した後にハイ状態に変わるものとする。より具体的には、制御回路部３６として、タイマ回路やカウンタ回路などを用いても良い。
【００６３】
次に、セレクタ回路部４０は、初期状態において、制御回路部３６からロー状態の信号を入力する。このとき、ＰＭＯＳトランジスタ３７はオン状態になり、ノード１１の電圧Ｖ１１は電源電圧ＶＤＤに等しくなる。また、インバータ回路部３８を介して、ＮＭＯＳトランジスタ３９もオン状態になり、ノード１２の電圧Ｖ１２はグランドの基準電圧に等しくなる。すなわち、初期状態において、発振ゲート回路部２０には、電源電圧ＶＤＤが供給される。
【００６４】
なお、ＰＭＯＳトランジスタ３７は、ゲートに供給される電圧に応じてドレイン・ソース間を導通または遮断する第１のスイッチ回路部として動作する。同様に、ＮＭＯＳトランジスタ３９は、ゲートに供給される電圧に応じてドレイン・ソース間を導通または遮断する第２のスイッチ回路部として動作する。したがって、ＰＭＯＳトランジスタ３７と、ＮＭＯＳトランジスタ３９とは、それぞれ、スイッチ回路部として動作可能な他の構成に置き換えることが可能である。
【００６５】
その後、所定の時間が経過して、制御回路部３６の出力信号がハイ状態に転じると、ＰＭＯＳトランジスタ３７およびＮＭＯＳトランジスタ３９は両方ともオフ状態となる。このとき、ノード１１の電圧Ｖ１１と、ノード１２の電圧Ｖ１２とは、本発明の第１の実施形態の場合と同様に、振幅制御回路部１０によって決定される。
【００６６】
上記に説明したように、本実施形態の半導体装置によれば、発振ゲート回路部２０に供給される電圧が、最初の期間では高く、その後は低く抑えられる。その結果、発振ゲート回路部２０の発振開始時における駆動能力不足による未発振を防ぎ、かつ、発振開始後の消費電力を抑制することが可能となる。
【００６７】
（第４の実施形態）
図８は、本発明の第４の実施形態による半導体装置の構成を示す回路図である。本実施形態による半導体装置は、図２に示した本発明の第１の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、検知回路部４６と、第１、第２のセレクタ回路部４４、４５と、第３のＮＭＯＳトランジスタ６ａと、第３のＰＭＯＳトランジスタ８ａと、合計６個のノード１１ａ、１１ｂ、１１ｃ、１２ａ、１２ｂ、１２ｃを追加する。ここで、検知回路部４６は、入力部と、第１、第２の入力部とを具備している。また、第１、第２のセレクタ回路部４４、４５のそれぞれは、第１〜第３の入力部と、出力部と、制御信号入力部とを具備している。
【００６８】
本実施形態による半導体装置の構成要素の接続関係について説明する。第３のＮＭＯＳトランジスタ６ａは、第１のＮＭＯＳトランジスタ５と、第２のＮＭＯＳトランジスタ６との間に、直列に接続されている。すなわち、第３のＮＭＯＳトランジスタ６ａのドレインは、第１のＮＭＯＳトランジスタ５のソースに接続されており、第３のＮＭＯＳトランジスタ６ａのソースは、第２のＮＭＯＳトランジスタ６のドレインに接続されている。さらに、第３のＮＭＯＳトランジスタ６ａのゲートは、第３のＮＭＯＳトランジスタ６ａのドレインと、第１のＮＭＯＳトランジスタ５のソースとに共通接続されている。第３のＮＭＯＳトランジスタ６ａのバックゲートは、接地されている。
【００６９】
第３のＰＭＯＳトランジスタ８ａは、第１のＰＭＯＳトランジスタ７と、第２のＰＭＯＳトランジスタ８との間に、直列に接続されている。すなわち、第３のＰＭＯＳトランジスタ８ａのドレインは、第１のＰＭＯＳトランジスタ７のソースに接続されており、第３のＰＭＯＳトランジスタ８ａのソースは、第２のＰＭＯＳトランジスタ８のドレインに接続されている。さらに、第３のＰＭＯＳトランジスタ８ａのゲートは、第３のＰＭＯＳトランジスタ８ａのドレインと、第１のＰＭＯＳトランジスタ７のソースとに共通接続されている。第３のＰＭＯＳトランジスタ８ａのバックゲートは、第３のＰＭＯＳトランジスタ８ａのソースと、第２のＰＭＯＳトランジスタ８におけるゲートおよびドレインとに、共通接続されている。
【００７０】
検知回路部４６の入力部は、発振ゲート回路部２０の出力部に接続されている。検知回路部４６における第１の出力部は、第１のセレクタ回路部４４の制御信号入力部に接続されている。検知回路部４６における第２の出力部は、第２のセレクタ回路部４５の制御信号入力部に接続されている。第１のセレクタ回路部４４における第１の入力部は、ノード１１ａに接続されている。第１のセレクタ回路部４４における第２の入力部は、ノード１１ｂに接続されている。第１のセレクタ回路部４４における第３の入力部は、ノード１１ｃに接続されている。第２のセレクタ回路部４５における第１の入力部は、ノード１２ａに接続されている。第２のセレクタ回路部４５における第２の入力部は、ノード１２ｂに接続されている。第２のセレクタ回路部４５における第３の入力部は、ノード１２ｃに接続されている。第１のセレクタ回路部４４の出力部は、ノード１１に接続されている。第２のセレクタ回路部４５の出力部は、ノード１２に接続されている。
【００７１】
ノード１１ａは、電源ＶＤＤと、第１のＮＭＯＳトランジスタ５におけるドレインおよびゲートとに共通接続されている。ノード１１ｂは、第１のＮＭＯＳトランジスタ５のソースと、第３のＮＭＯＳトランジスタ６ａにおけるドレインおよびソースとに共通接続されている。ノード１１ｃは、第３のＮＭＯＳトランジスタ６ａのソースと、第２のＮＭＯＳトランジスタ６におけるドレインおよびゲートとに共通接続されている。
【００７２】
ノード１２ａは、第２のＰＭＯＳトランジスタ８におけるソースおよびゲートと、第３のＰＭＯＳトランジスタ８ａにおけるソースおよびバックゲートとに共通接続されている。ノード１２ｂは、第１のＰＭＯＳトランジスタ７におけるソースおよびバックゲートと、第３のＰＭＯＳトランジスタ８ａにおけるドレインおよびゲートとに共通接続されている。ノード１２ｃは、第１のＰＭＯＳトランジスタ７におけるドレインおよびゲートと、第１〜第３のＮＭＯＳトランジスタ５、６、６ａのそれぞれにおけるバックゲートとに共通接続されており、かつ、接地されている。
【００７３】
図８に示した本実施形態による半導体装置のその他の構成は、図２に示した本発明の第１の実施形態による半導体装置の場合と同様であるので、さらなる詳細な説明を省略する。
【００７４】
図８に示した本実施形態による半導体装置の動作について説明する。まず、振幅制御回路部１０は、直列に接続されたＭＯＳトランジスタの総数が増えているものの、基本的には本発明の第１〜第３の実施形態の場合と同様に動作する。すなわち、振幅制御回路部１０は、電源電圧ＶＤＤと、ＭＯＳトランジスタ５、６、６ａ、７、８、８ａのスレッショルド電圧Ｖｔ５、Ｖｔ６、Ｖｔ６ａ、Ｖｔ７、Ｖｔ８、Ｖｔ８ａの比率とに応じた電圧を、ノード１１ａ、１１ｂ、１１ｃ、１２ａ、１２ｂ、１２ｃからそれぞれ出力する。
【００７５】
より具体的には、ノード１１ａの電圧Ｖ１１ａ、ノード１１ｂの電圧Ｖ１１ｂ、ノード１１ｃの電圧Ｖ１１ｃ、ノード１２ａの電圧Ｖ１２ａ、ノード１２ｂの電圧Ｖ１２ｂ、ノード１２ｃの電圧Ｖ１２ｃは、次の式のように求められる。
Ｖ１１ａ＝ＶＤＤ
Ｖ１１ｂ＝ＶＤＤ×（Ｖｔ６＋Ｖｔ６ａ＋Ｖｔ７＋Ｖｔ８＋Ｖｔ８ａ）／ΣＶｔ
Ｖ１１ｃ＝ＶＤＤ×（Ｖｔ６＋Ｖｔ７＋Ｖｔ８＋Ｖｔ８ａ）／ΣＶｔ
Ｖ１２ａ＝ＶＤＤ×（Ｖｔ７＋Ｖｔ８ａ）／ΣＶｔ
Ｖ１２ｂ＝ＶＤＤ×（Ｖｔ７）／ΣＶｔ
Ｖ１２ｃ＝０
ただし、
ΣＶｔ＝Ｖｔ５＋Ｖｔ６＋Ｖｔ６ａ＋Ｖｔ７＋Ｖｔ８＋Ｖｔ８ａ
とする。ここで、例えば、電圧Ｖ１１ｂは、電圧１１ａと、電圧１１ｃとの中間程度であり、電圧Ｖ１２ｂは、電圧１２ａと、電圧１２ｃとの中間程度であるものとする。
【００７６】
次に、検知回路部４６は、発振ゲート回路部２０が出力する電圧の振幅に基づいて第１、第２の制御信号を生成する。第１のセレクタ回路部４４は、第１の制御信号に基づいて、ノード１１ａ、１１ｂ、１１ｃからいずれか１つを選択してノード１１に接続する。同様に、第２のセレクタ回路部４５は、第２の制御信号に基づいて、ノード１２ａ、１２ｂ、１２ｃからいずれか１つを選択してノード１２に接続する。
【００７７】
本実施形態による半導体装置の初期状態では、すなわち発振ゲート回路部２０の発振が開始する直前までは、第１のセレクタ回路部４４がノード１１ａをノード１１に接続するような第１の制御信号を、検知回路部４６が生成するものとする。同様に、初期状態では、第２のセレクタ回路部４５がノード１２ｃをノード１２に接続するような第２の制御信号を、検知回路部４６が生成するものとする。こうすることで、図７に示した本発明の第３の実施形態の場合と同様に、発振ゲート回路部２０に対して、電源電圧ＶＤＤにほぼ等しい電圧を供給することが出来る。すなわち、発振ゲート回路部２０が高い電圧を供給されることで、発振の開始をより確実にすることが出来る。
【００７８】
本実施形態による半導体装置の発振安定状態では、すなわち発振ゲート回路部２０の発振が安定して持続している間は、第１のセレクタ回路部４４がノード１１ｃをノード１１に接続するような第１の制御信号を、検知回路部４６が生成するものとする。同様に、定常状態では、第２のセレクタ回路部４５がノード１２ａをノード１２に接続するような第２の制御信号を、検知回路部４６が生成するものとする。こうすることで、本発明の他の実施形態の場合と同様に、発振ゲート回路部２０に供給する電圧を削減することが可能となる。
【００７９】
さらに、本実施形態の特徴として、電源電圧ＶＤＤが何らかの原因によって降下するなどして、発振ゲート回路部２０が出力する電圧の振幅が減少した発振不安定状態では、発振ゲート回路部２０に供給する電圧を一時的に上昇させることが可能である。発振不安定状態では、第１のセレクタ回路部４４がノード１１ｂノード１１に接続するような第１の制御信号を、検知回路部４６が生成するものとする。同様に、発振不安定状態では、第２のセレクタ回路部４５がノード１２ｂをノード１２に接続するような第２の制御信号を、検知回路部４６が生成するものとする。こうすることで、発振ゲート回路部２０への供給電圧をなるべく節約しつつ、半導体装置を発振安定状態に戻すことが可能となる。
【００８０】
なお、本実施形態による振幅制御回路部１０は、合計６個のＭＯＳトランジスタを直列に接続して具備しているが、これらＭＯＳトランジスタの総数は本発明を限定するものではない。これらのＭＯＳトランジスタの総数をさらに増やし、ノード１１、ノード１２に印加する電圧をさらに細かく制御しても良い。こうすることで、発振ゲート回路部２０の安定性を確保しながら、必要最小限な供給電圧の値をさらに柔軟に制御することが可能となる。
【００８１】
以上に説明した、本発明による第１〜第４の実施形態による半導体装置の特徴は、技術的に矛盾しない範囲において、自由に組み合わせることが可能である。
【符号の説明】
【００８２】
１ ＰＭＯＳトランジスタ
２ ＮＭＯＳトランジスタ
３ 帰還抵抗
４ 振動子
５ ＮＭＯＳトランジスタ
６ ＮＭＯＳトランジスタ
６ａ ＮＭＯＳトランジスタ
７ ＰＭＯＳトランジスタ
８ ＰＭＯＳトランジスタ
８ａ ＰＭＯＳトランジスタ
１０ 振幅制御回路部
１１ ノード
１１ａ〜１１ｃ ノード
１２ ノード
１２ａ〜１２ｃ ノード
２０ 発振ゲート回路部
３６ 制御回路部
３７ ＰＭＯＳトランジスタ
３８ インバータ回路部
３９ ＮＭＯＳトランジスタ
４０ セレクタ回路部
４２、４３ レイアウト
４４ セレクタ回路部
４５ セレクタ回路部
４６ 検知回路部
６１〜６４ レイアウト
７１ 半導体装置
７２ 半導体装置
７３ 回路部
７４ 回路部
１０１ ＰＭＯＳトランジスタ
１０２ ＮＭＯＳトランジスタ
１０３ 帰還抵抗
１０４ 振動子
１０７ ＰＭＯＳトランジスタ
１０８ ＮＭＯＳトランジスタ
１０９ 振幅増幅回路
１１１ ＰＭＯＳトランジスタ
１１２ ＮＭＯＳトランジスタ
１２０ 発振ゲート回路部
１３０ ダイオード
１３１ ダイオード
１３２ ＰＭＯＳトランジスタ
１３３ ＮＭＯＳトランジスタ
１３４ 電流源
１３５ 電流源
１５１ 振幅制御回路
１５２ 振幅制御回路
Ｃ１ 入力側コンデンサ
Ｃ２ 出力側コンデンサ
Ｃ１０１ 入力側コンデンサ
Ｃ１０２ 出力側コンデンサ
ＶＣＣ 電源
ＶＤＤ 電源
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、発振回路を有する半導体装置に係る。
【背景技術】
【０００２】
モバイル情報端末や、ＤＳＣ（Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａ：デジタルカメラ）などにおいて、サイズの小型化が進んでいる。端末の小型化に伴い、バッテリの小型化も進んでおり、また、容量の小さいボタン電池を使用するケースも増加している。このため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）内部で常時動作する発振回路でも、低消費電力化の要求が高まっている。
【０００３】
このような発振回路に電力を供給する方法として、定電圧回路を用いて、電源電圧から一定の幅で電圧を降下させて、発振回路に供給する従来技術が知られている。しかし、このような従来技術では、降下される電圧の幅が大きければ大きいほど、抵抗値のより高い抵抗素子が必要となる。そして、抵抗素子の抵抗値が高ければ高いほど、ＬＳＩの中でより広い面積を占有する。
【０００４】
そこで、ＬＳＩ内部の占有面積の節約と、低消費電力化との両立が求められている。
【０００５】
上記に関連して、特許文献１（特開２００５−１５９７８６号公報）には、発振回路に係る記載が開示されている。この発振回路は、消費電流の削減を目的として掲げている。この発振回路は、発振ゲートへの供給電圧を抑制する機能部を具備している。この発振回路は、ダイオード接続されたトランジスタのスレショルド電圧を用いて電圧を抑制する動作を行う。
【０００６】
図１は、特許文献１に記載の発振回路の構成を示す回路図である。図１の発振回路の構成要素について説明する。この発振回路は、発振ゲート回路部１２０と、第１および第２の振幅抑制回路１５１および１５２と、振幅増幅回路１０９と、入力側コンデンサＣ１０１と、出力側コンデンサＣ１０２と、帰還抵抗１０３と、発振子１０４とを具備している。発振ゲート回路部１２０は、ＰＭＯＳトランジスタ１０１と、ＮＭＯＳトランジスタ１０２とを具備している。第１の振幅抑制回路１５１は、ＰＭＯＳトランジスタ１０７を具備している。第１の振幅抑制回路１５１は、ダイオード１３０や、他のＰＭＯＳトランジスタ１３２や、第１の電流源１３４などをさらに具備しても良いが、ここではその詳細を省略する。第２の振幅抑制回路１５２は、ＮＭＯＳトランジスタ１０８を具備している。第２の信服抑制回路１５２は、第２のダイオード１３２や、他のＮＭＯＳトランジスタ１３３や、第２の電流源１３５などをさらに具備しても良いが、ここではその詳細を省略する。振幅増幅回路１０９は、ＰＭＯＳトランジスタ１１１と、ＮＭＯＳトランジスタ１１２とを具備している。
【０００７】
図１の発振回路の構成要素の接続関係について説明する。ＰＭＯＳトランジスタ１０７のソースは、電源ＶＣＣに接続されている。ＰＭＯＳトランジスタ１０７におけるゲートおよびドレインは、ＰＭＯＳトランジスタ１０１のソースに共通接続されている。ＰＭＯＳトランジスタ１０１のゲートは、ＮＭＯＳトランジスタ１０２のゲートと、帰還抵抗１０３における一方の端部と、発振子１０４における一方の端部と、入力側コンデンサＣ１０１における一方の端部とに共通接続されている。ＰＭＯＳトランジスタ１０１のドレインは、ＮＭＯＳトランジスタ１０２のドレインと、帰還抵抗１０３における他方の端部と、発振子１０４における他方の端部と、出力側コンデンサＣ１０２における他方の端部と、ＰＭＯＳトランジスタ１１１のゲートと、ＮＭＯＳトランジスタ１１２のゲートとに共通接続されている。ＮＭＯＳトランジスタ１０２のソースは、ＮＭＯＳトランジスタ１０８におけるゲートおよびドレインに共通接続されている。ＮＭＯＳトランジスタ１０８のソースは、接地されている。入力側コンデンサＣ１０１における他方の端部は、接地されている。出力側コンデンサＣ１０２における他方の端部は、接地されている。ＰＭＯＳトランジスタ１１１のソースは、電源ＶＣＣに接続されている。ＰＭＯＳトランジスタ１１１のドレインは、ＮＭＯＳトランジスタ１１２のドレインと、出力部ＣＫＯＵＴとに共通接続されている。ＮＭＯＳトランジスタ１１２のソースは、接地されている。
【０００８】
図１の発振回路の動作について説明する。第１の振幅抑制回路１５１において、ＰＭＯＳトランジスタ１０７は、ゲートおよびドレインが短絡されており、すなわちいわゆる「ダイオード接続」がされている。したがって、ＰＭＯＳトランジスタ１０７のドレインにおける電圧の値は、電源ＶＣＣの電圧からＰＭＯＳトランジスタ１０７のスレッショルド電圧だけ下降した値に等しい。以下、ＰＭＯＳトランジスタ１０７のスレッショルド電圧をＶｔ１０７と記す。
【０００９】
同様に、第２の振幅抑制回路１５２において、ＮＭＯＳトランジスタ１０８もダイオード接続されている。したがって、ＮＭＯＳトランジスタ１０８のドレインにおける電圧の値は、グランドの電圧からＮＭＯＳトランジスタ１０８のスレッショルド電圧だけ上昇した値に等しい。以下、ＮＭＯＳトランジスタ１０８のスレッショルド電圧をＶｔ１０８と記す。
【００１０】
発振ゲート回路部１２０において、ＰＭＯＳトランジスタ１０１と、ＮＭＯＳトランジスタ１０２とは、第１の振幅抑制回路１５１におけるＰＭＯＳトランジスタ１０７のドレインと、第２の振幅抑制回路１５２におけるＮＭＯＳトランジスタ１０８のドレインとの間に、直列に接続されている。したがって、発振ゲート回路部１２０が生成する発振信号の電圧は、電源電圧ＶＣＣからスレッショルド電圧Ｖｔ１０７だけ下降した電圧と、グランド電圧からスレッショルド電圧Ｖｔ１０８だけ上昇した電圧との間で振幅する。
【００１１】
ここで、発振ゲート回路部１２０の出力信号は、帰還抵抗１０３および振動子１０４を介して入力側に帰還することで発振する。なお、発振ゲート回路部１２０の発振信号が生成される際、入力側コンデンサＣ１０１と、出力側コンデンサＣ１０２とにおいて充放電が発生する。この充放電に伴う電流は、発振回路としての消費電力につながる。特許文献１では、発振信号の振幅を小さくすることで、発振回路の消費電力を低減している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００５−１５９７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１の発振回路には、その動作が、トランジスタの製造時に発生するプロセスばらつきに影響されてしまうという問題がある。プロセスばらつきが発生する方向には、大きく分けて２種類の場合がある。
【００１４】
まず、第１の場合では、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのスレッショルド電圧が設計値よりも高くなる方向にプロセスばらつきが発生する。このとき、発振ゲート回路部１２０が生成する発振信号の振幅は、設計値よりも大きくなる。また、発振ゲート回路部１２０の駆動能力は設計値よりも小さくなる。したがって、第１の場合では、発振ゲート回路部１２０において、ＰＭＯＳトランジスタ１０１のソースと、ＮＭＯＳトランジスタ１０２のソースとの間の電圧は、より大きいことが望ましい。
【００１５】
次に、第２の場合では、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのスレッショルド電圧が設計値よりも低くなる方向にプロセスばらつきが発生する。このとき、発振ゲート回路部１２０が生成する発振信号の振幅は、設計値よりも小さくなる。また、発振ゲート回路部１２０の駆動能力は設計値よりも大きくなる。したがって、第２の場合では、発振ゲート回路部１２０において、ＰＭＯＳトランジスタ１０１のソースと、ＮＭＯＳトランジスタ１０２のソースとの間の電圧は、より小さいことが望ましい。
【００１６】
しかし、トランジスタの製造時に、プロセスばらつきがどちらの方向に発生するのかは、予測不可能である。そこで、プロセスばらつきがいずれの方向に発生しても発振ゲート回路部１２０が確実に動作する電圧範囲が確保できるように、設計時の段階で十分なマージンを用意しておく必要がある。その結果、発振ゲート回路部１２０において、ＰＭＯＳトランジスタ１０１のソースと、ＮＭＯＳトランジスタ１０２のソースとの間に供給される電圧範囲は、消費電力の低減に寄与しないマージンを含んでしまう。
【００１７】
また、ダイオード接続されたＭＯＳトランジスタにおけるスレッショルド電圧は、一般的に０．６Ｖ〜０．７Ｖ程度である。より大きいスレッショルド電圧を得るためには、ＭＯＳトランジスタのゲート長Ｌをより大きくして、ドレインおよびソースの間を流れる電流ＩＤＳを小さくする必要がある。ただし、電流ＩＤＳは、ゲート長Ｌの逆数に比例する。図５Ａは、一般的なＭＯＳトランジスタにおける、ゲート長Ｌと、ドレインおよびソースの間を流れる電流ＩＤＳとの関係を示すグラフである。特許文献１の発振回路の場合、十分に小さい電流ＩＤＳを得るためには、ゲート長Ｌを数十μｍ（マイクロメートル）まで大きくする必要があると考えられる。このようなゲート長Ｌを有するＭＯＳトランジスタを用いることは、発振回路の面積が大きくなる原因となる。このように、特許文献１の発振回路では、消費電力の低減と、製造コストの低減とを両立することが出来ない。
【課題を解決するための手段】
【００１８】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
半導体装置は、第１の電源部（ＶＤＤ）と、第２の電源部（ＧＮＤ）と、振幅制御回路部（１０）と、発振回路部（２０、３、４、Ｃ１、Ｃ２）とを具備する。ここで、第１の電源部（ＶＤＤ）は、第１の電源電圧を供給する。第２の電源部（ＧＮＤ）は、第２の電源電圧を供給する。振幅制御回路部（１０）は、第１および第２の電源電圧（ＶＤＤ、ＧＮＤ）を入力して第１および第２の供給電圧（Ｖ１１、Ｖ１２）を生成する。発振回路部（２０、３、４、Ｃ１、Ｃ２）は、第１および第２の入力部（１１、１２）から第１および第２の供給電圧（Ｖ１１、Ｖ１２）をそれぞれ入力して発振する。振幅制御回路部（１０）は、複数のＭＯＳトランジスタ（５〜８）と、第１の出力部（１１）と、第２の出力部（１２）とを具備する。ここで、複数のＭＯＳトランジスタ（５〜８）は、第１および第２の電源部（ＶＤＤ、ＧＮＤ）の間に直列に接続されて、かつ、それぞれがダイオード接続されている。第１の出力部（１１）は、複数のＭＯＳトランジスタ（５〜８）のドレインまたはソースに接続されて、第１の供給電圧（Ｖ１１）を出力する。第２の出力部（１２）は、複数のＭＯＳトランジスタ（５〜８）の他のドレインまたは他のソースに接続されて、第２の供給電圧（Ｖ１２）を出力する。
【発明の効果】
【００２０】
本発明の半導体装置によれば、直列に接続されて、かつ、それぞれがダイオード接続された複数のＭＯＳトランジスタを用いて、発振回路部を駆動させる電圧を生成する。このとき、複数のＭＯＳトランジスタで生成される電圧の値は、電源電圧と、各ＭＯＳトランジスタのスレッショルド電圧の比率とに基づいて得られる。したがって、各ＭＯＳトランジスタのスレッショルド電圧を小さく抑えることが出来て、各ＭＯＳトランジスタの面積を節約することが出来て、発振回路部の消費電力を削減することが出来る。
【図面の簡単な説明】
【００２１】
【図１】図１は、特許文献１に記載の発振回路の構成を示す回路図である。
【図２】図２は、本発明の第１の実施形態による半導体装置の構成を示す回路図である。
【図３Ａ】図３Ａは、従来技術による半導体装置におけるＭＯＳトランジスタ群のレイアウト図の一例である。
【図３Ｂ】図３Ｂは、本発明の第１の実施形態による半導体装置におけるＭＯＳトランジスタ群のレイアウト図の一例である。
【図４Ａ】図４Ａは、従来技術による半導体装置の全体的なレイアウト図の一例である。
【図４Ｂ】図４Ｂは、本発明の第１の実施形態による半導体装置の全体的なレイアウト図の一例である。
【図５】図５は、ＮＭＯＳトランジスタの長さＬと、ドレイン・ソース間電流ＩＤＳとの関係を概略的に示すグラフである。
【図６】図６は、本発明の第２の実施形態による半導体装置の構成を示す回路図である。
【図７】図７は、本発明の第３の実施形態による半導体装置の構成を示す回路図である。
【図８】図８は、本発明の第４の実施形態による半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【００２２】
添付図面を参照して、本発明による半導体装置を実施するための形態を以下に説明する。
【００２３】
（第１の実施形態）
図２は、本発明の第１の実施形態による半導体装置の構成を示す回路図である。図２に示した半導体装置の構成要素について説明する。図２に示した半導体装置は、電源ＶＤＤと、グランドＧＮＤと、振幅制御回路部１０と、発振ゲート回路部２０と、帰還抵抗３と、振動子４と、入力側コンデンサＣ１と、出力側コンデンサＣ２とを具備している。振幅制御回路部１０は、第１、第２のＮＭＯＳトランジスタ５、６と、第１、第２のＰＭＯＳトランジスタ７、８とを具備している。発振ゲート回路部２０は、ＰＭＯＳトランジスタ１と、ＮＭＯＳトランジスタ２とを具備している。ここで、発振ゲート回路部２０と、帰還抵抗３と、振動子４と、入力側コンデンサＣ１と、出力側コンデンサＣ２とをまとめて発振回路部と呼んでも良い。
【００２４】
図２に示した半導体装置の構成要素の接続関係について説明する。電源ＶＤＤは、第１のＮＭＯＳトランジスタ５におけるドレインおよびゲートと、第１のＰＭＯＳトランジスタ７のバックゲートとに共通接続されている。ノード１１は、第１のＮＭＯＳトランジスタ５のソースと、第２のＮＭＯＳトランジスタ６におけるソースおよびゲートと、ＰＭＯＳトランジスタ１におけるソースおよびバックゲートとに共通接続されている。ノード１２は、第１のＰＭＯＳトランジスタ７におけるソースと、第２のＰＭＯＳトランジスタ８におけるドレインおよびゲートと、ＮＭＯＳトランジスタ２のソースとに共通接続されている。第２のＮＭＯＳトランジスタ６のソースは、第２のＮＭＯＳトランジスタ８におけるソースおよびバックゲートに共通接続されている。第１のＮＭＯＳトランジスタ５のバックゲートと、第２のＮＭＯＳトランジスタ６のバックゲートと、第１のＰＭＯＳトランジスタ７のゲートと、ＮＭＯＳトランジスタ２のバックゲートと、入力側コンデンサＣ１における一方の端部と、出力側コンデンサＣ２における一方の端部とは、接地されている。入力側コンデンサＣ１における他方の端部は、ＰＭＯＳトランジスタ１のゲートと、ＮＭＯＳトランジスタ２のゲートと、帰還抵抗３における一方の端部と、振動子４における一方の端部とに共通接続されている。出力側コンデンサＣ２における他方の端部は、ＰＭＯＳトランジスタ１のドレインと、ＮＭＯＳトランジスタ２のドレインと、帰還抵抗３における他方の端部と、振動子４における他方の端部とに共通接続されている。
【００２５】
図２に示した半導体装置の動作について説明する。まず、発振ゲート回路部２０、入力側コンデンサＣ１、出力側コンデンサＣ２、帰還抵抗３および振動子４の動作について、前述した従来技術の場合と同様であるが、再度説明する。
【００２６】
電源ＶＤＤは、第１の電源電圧ＶＤＤを供給する第１の電源部として動作する。同様に、グランドＧＮＤは、第２の電源電圧として基準電圧を供給する第２の電源部として動作する。発振ゲート回路部２０において、ＰＭＯＳトランジスタ１と、ＮＭＯＳトランジスタ２とは、ノード１１と、ノード１２との間に、直列に接続されている。したがって、発振ゲート回路部２０が生成する発振信号の電圧は、ノード１１における電圧と、ノード１２における電圧との間で振幅する。ここで、ノード１１と、ノード１２とは、発振ゲート回路部２０における第１、第２の入力部として機能する。また、発振ゲート回路部２０の出力信号は、帰還抵抗３および振動子４を介して入力側に帰還することで発振する。なお、発振ゲート回路部２０の発振信号が生成される際、入力側コンデンサＣ１と、出力側コンデンサＣ２とにおいて充放電が発生する。この充放電に伴う電流は、発振回路としての消費電力につながる。
【００２７】
次に、ダイオード接続されたＭＯＳトランジスタの動作について説明する。ＭＯＳトランジスタにおいて、ゲートがドレインに接続されていることを、ダイオード接続されていると言う。ダイオード接続されたＭＯＳトランジスタでは、ゲート・ソース間電圧ＶＧＳがそのままスレッショルド電圧Ｖｔとなる。図２の半導体装置では、第１、第２のＮＭＯＳトランジスタ５、６と、第１のＰＭＯＳトランジスタ７とがダイオード接続されている。したがって、ＭＯＳトランジスタ５〜７のスレッショルド電圧Ｖｔ５〜Ｖｔ７は、ＭＯＳトランジスタ５〜７のゲート・ソース間電圧ＶＧＳ５〜ＶＧＳ７に、それぞれ等しい。
【００２８】
ＭＯＳトランジスタは、バックゲート・ソース間の電圧ＶＢＳの絶対値がゼロ以上である場合に、ソースからドレインへの電流が流れにくくなる。この場合、ＭＯＳトランジスタのスレッショルド電圧Ｖｔは、バックゲート・ソース間電圧ＶＢＳがゼロに等しい場合よりも高くなる。図２に示した半導体装置において、第２のＰＭＯＳトランジスタ８は、ダイオード接続されているが、バックゲートがソースに接続されているので、バックゲート・ソース間電圧ＶＢＳ８がゼロに等しい。そのため、第２のＰＭＯＳトランジスタ８のスレッショルド電圧Ｖｔ８は、他のＭＯＳトランジスタ５〜７のスレッショルド電圧Ｖｔ５〜Ｖｔ７よりも低い。
【００２９】
次に、図２に示した半導体装置の、発振が開始するまでの動作を説明する。まず、初期状態において、全てのトランジスタがオフ状態になっている。第１のＮＭＯＳトランジスタ５は、ゲートが電源ＶＤＤに接続されているため、電源投入後にドレイン・ソース間電流（以下「ＩＤＳ」と記す）が発生する。第２のＮＭＯＳトランジスタ６は、ドレインおよびゲートに電圧が印加されて、ＩＤＳが発生する。第２のＰＭＯＳトランジスタ８は、ソースに電圧が印加される。第１のＮＭＯＳトランジスタ７は、ソースに電圧が印加される。ここで、ゲートがドレインに接続されており、ソース電圧に対してゲート電圧の方が低いため、ＩＤＳが発生する。振幅制御回路部１０に含まれるＭＯＳトランジスタ５〜８は、その全てがダイオード接続されているので、本来ならそれぞれのスレッショルド電圧Ｖｔ５〜Ｖｔ８で動作するはずである。しかし、これら４つのＭＯＳトランジスタ５〜８は、直列に接続されていて、かつ、その両端が電源電圧ＶＤＤで印加されている。したがって、振幅制御回路１０に含まれるＭＯＳトランジスタ５〜８のドレイン・ソース間電圧ＶＤＳ５〜ＶＤＳ８は、電源電圧ＶＤＤと、これらのＭＯＳトランジスタ５〜８のそれぞれにおけるスレッショルド電圧Ｖｔ５〜Ｖｔ８の比率とで決定する。具体的には、ＭＯＳトランジスタ５〜８のそれぞれにおける実際のドレイン・ソース間電圧ＶＤＳ５〜ＶＤＳ８は、本来のスレッショルド電圧Ｖｔ５〜Ｖｔ８の比率に応じて、次の式のように求められる。
ＶＤＳ５＝ＶＤＤ×Ｖｔ５／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
ＶＤＳ６＝ＶＤＤ×Ｖｔ６／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
ＶＤＳ７＝ＶＤＤ×Ｖｔ７／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
ＶＤＳ８＝ＶＤＤ×Ｖｔ８／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
【００３０】
上記に示した、ＭＯＳトランジスタ５〜８のドレイン・ソース間電圧ＶＤＳ５〜ＶＤＳ８から、ノード１１に供給される電圧Ｖ１１と、ノード１２に供給される電圧Ｖ１２とは、次の式のように決定される。
Ｖ１１＝ＶＤＤ×（Ｖｔ６＋Ｖｔ７＋Ｖｔ８）／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
Ｖ１２＝ＶＤＳ７＝ＶＤＤ×Ｖｔ７／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
【００３１】
上記に示した、ノード１１、１２の電圧Ｖ１１、Ｖ１２の差を駆動電圧ΔＶとおくと、次の式のように求められる。
ΔＶ＝Ｖ１１−Ｖ１２＝ＶＤＤ×（Ｖｔ６＋Ｖｔ８）／（Ｖｔ５＋Ｖｔ６＋Ｖｔ７＋Ｖｔ８）
発振ゲート回路部２０に含まれる２つのＭＯＳトランジスタ１、２が上記の駆動電圧ΔＶを印加されることによって、発振ゲート回路部２０は発振動作を開始する。
【００３２】
なお、ノード１１と、ノード１２とは、振幅制御回路部１０が第１、第２の供給電圧Ｖ１１、Ｖ１２を出力する第１、第２の出力部としても機能する。
【００３３】
ここでもし、第２のＰＭＯＳトランジスタ８のバックゲートが電源ＶＤＤに接続されていたら、トランジスタ８のスレッショルド電圧Ｖｔ８は、図２のように接続されていない場合よりも大きくなる。その結果、振幅制御回路部１０に含まれる４つのトランジスタ５〜８におけるスレッショルド電圧Ｖｔ５〜Ｖｔ８の比率が変わる。具体的には、ノード１１の電圧Ｖ１１がより高くなり、ノード１２の電圧Ｖ１２はより低くなり、その差である駆動電圧ΔＶは高くなる。
【００３４】
言い換えれば、図２のように、第２のＰＭＯＳトランジスタ８のバックゲートをそのソースに接続することで、本実施形態による半導体装置では、駆動電圧ΔＶをさらに低くすることが出来る。
【００３５】
発振ゲート回路部２０への電源供給は、電源電圧ＶＤＤから下げたノード１１の電圧Ｖ１１と、グランドＧＮＤの基準電圧から上げたノード１２の電圧Ｖ１２とで行われる。そのため、発振ゲート回路部２０の出力波形は、その発振が定常状態にまで成長しきった後の最大振幅が、ノード１１の電圧Ｖ１１と、ノード１２の電圧Ｖ１２との間で小さく収まる。したがって、入力側コンデンサＣ１と、出力側コンデンサＣ２に充放電される電流もそれだけ小さくなる。結果的に、発振器全体としての消費電力を削減することが可能となる。
【００３６】
ここで、半導体プロセスによる製造ばらつきの問題について考える。実際に製造された半導体装置では、製品ごとにトランジスタのスレッショルド電圧Ｖｔがばらつくのが一般的である。このばらつきが、従来技術の場合には発振ゲート回路部の供給される電圧に直接的に影響するが、本発明によればこの影響が小さくなることを説明する。
【００３７】
図１に示した従来技術の場合では、発振ゲート回路部１２０に供給される電圧は、ＰＭＯＳトランジスタ１０７から供給されるハイ側の電圧と、ＮＭＯＳトランジスタ１０８から供給されるロー側の電圧との差に等しい。ここで、ＰＭＯＳトランジスタ１０７は、ダイオード接続されており、かつ、ソースが電源ＶＣＣに接続されている。したがって、ハイ側の電圧は、電源電圧ＶＣＣから、ＰＭＯＳトランジスタ１０７のスレッショルド電圧Ｖｔ１０７だけ下げた電圧に等しい。同様に、ＮＭＯＳトランジスタ１０８は、ダイオード接続されており、かつ、ソースが接地されている。したがって、ロー側の電圧は、グランドの基準電圧から、ＮＭＯＳトランジスタ１０８のスレッショルド電圧Ｖｔ１０８だけ上げた電圧に等しい。このような構成では、発振ゲート回路部１２０に供給される電圧が、製造ばらつきの影響を直接的に受けてしまい、すなわち製造ばらつきと同じ比率でばらついてしまう。
【００３８】
しかし、本実施形態による半導体装置では、直列に接続されたＭＯＳトランジスタ５〜８のスレッショルド電圧Ｖｔ５〜Ｖｔ８に製造ばらつきが生じても、その比率は変わらない場合がある。これは、同じ半導体基板上の、比較的近い場所に形成される複数のトランジスタにおいて、発生する製造ばらつきは同様であると期待されるからである。この場合は、発振ゲート回路部２０に供給される駆動電圧ΔＶは、スレッショルド電圧の比率によって決定されるので、製造ばらつきの影響を受けずに済む。
【００３９】
その一方で、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとでは、製造ばらつきが逆方向に働く場合もある。この場合は、直列に接続されたＭＯＳトランジスタ５〜８のそれぞれにおけるスレッショルド電圧Ｖｔ５〜Ｖｔ８の比率が変わってしまう。したがって、この場合は、発振ゲート回路部２０に供給される駆動電圧ΔＶが製造ばらつきの影響を受けてしまう。
【００４０】
ただし、この場合は、発振ゲート回路部２０に含まれるＰＭＯＳトランジスタ１と、ＮＭＯＳトランジスタ２も、逆方向に働く製造ばらつきの影響を、ＭＯＳトランジスタ５〜８と同様に受けているはずである。すなわち、発振ゲート回路部２０が動作する上で実際に必要な駆動電圧も、製造ばらつきの影響を、振幅制御回路部１０から供給される駆動電圧ΔＶと同様に受けているはずである。したがって、本実施形態による半導体装置では、製造ばらつきを考慮するにあたって、過剰なマージンを必要としない。その結果、従来技術では必要とされたマージンに纏わる余分な消費電力を、本発明では低減することが可能となっている。
【００４１】
なお、直列に接続されているＭＯＳトランジスタ５〜８について、チャネル極性を入れ替えたり、接続する順番を入れ替えたりしても、上記と同様の動作および効果が得られることは当然である。
【００４２】
上記に説明したように、本実施形態による半導体装置では、発振ゲート回路部２０に供給される駆動電圧ΔＶを、複数のＭＯＳトランジスタ５〜８のスレッショルド電圧Ｖｔ５〜Ｖｔ８の比率として決定している。したがって、これらのＭＯＳトランジスタ５〜８の実効的なスレッショルド電圧Ｖｔ５〜Ｖｔ８を従来技術のように大きくする必要が無い。その結果、半導体装置全体としてのレイアウト面積を節約することが可能となっている。
【００４３】
図３Ａは、従来技術による半導体装置におけるＭＯＳトランジスタ群のレイアウト図の一例である。図３Ｂは、本発明の第１の実施形態による半導体装置におけるＭＯＳトランジスタ群のレイアウト図の一例である。図３Ａ、図３Ｂを参照して、本発明による半導体装置ではＭＯＳトランジスタのレイアウト面積を大幅に節約できることを説明する。
【００４４】
図３Ａには、ＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４３とが描かれている。図３Ｂには、ＮＭＯＳトランジスタ６１、６２と、ＰＭＯＳトランジスタ６３、６４とが描かれている。図３ＡのＰＭＯＳトランジスタ４２は、図１のＰＭＯＳトランジスタ１５１に対応する。図３ＡのＮＭＯＳトランジスタ４３は、図１のＮＭＯＳトランジスタ１５２に対応する。図３ＢのＮＭＯＳトランジスタ６１は、図２のＮＭＯＳトランジスタ５に対応する。図３ＢのＮＭＯＳトランジスタ６２は、図２のＮＭＯＳトランジスタ６に対応する。図３ＢのＰＭＯＳトランジスタ６３は、図２のＮＭＯＳトランジスタ７に対応する。図３ＢのＰＭＯＳトランジスタ６４は、図２のＮＭＯＳトランジスタ８に対応する。ここで、図３Ａおよび図３Ｂに描かれた全てのＭＯＳトランジスタの縮尺は同じである。
【００４５】
図１に示した従来技術では、十分に大きなスレッショルド電圧Ｖｔを確保するために、ＭＯＳトランジスタのレイアウト面積を、図３Ａに示したように大きくする必要があった。しかし、図２に示した本発明の場合は、スレッショルド電圧Ｖｔの比率が重要なので、ＭＯＳトランジスタのレイアウト面積を、図３Ｂに示したように最小限に抑えることが可能である。
【００４６】
図４Ａは、従来技術による半導体装置の全体的なレイアウト図の一例である。図４Ｂは、本発明の第１の実施形態による半導体装置の全体的なレイアウト図の一例である。図４Ａ、図４Ｂを参照して、本発明による半導体装置では、全体的なレイアウト面積を大幅に節約できることを説明する。
【００４７】
図４Ａには、半導体装置７１のレイアウトが描かれている。半導体装置７１は、ＰＭＯＳトランジスタ４２と、ＮＭＯＳトランジスタ４３と、ＰＭＯＳトランジスタ１０１と、ＮＭＯＳトランジスタ１０２と、帰還抵抗１０３と、回路部７３とを含んでいる。図４ＡのＰＭＯＳトランジスタ４２は、図１のＰＭＯＳトランジスタ１５１に対応する。図４ＡのＮＭＯＳトランジスタ４３は、図１のＮＭＯＳトランジスタ１５２に対応する。図４ＡのＰＭＯＳトランジスタ１０１は、図１のＰＭＯＳトランジスタ１０１に対応する。図４ＡのＮＭＯＳトランジスタ１０２は、図１のＮＭＯＳトランジスタ１０２に対応する。図４Ａの帰還抵抗１０３は、図１の帰還抵抗１０３に対応する。図４Ａの回路部７３は、図１のその他の構成要素、例えば入力側コンデンサＣ１０１、出力側コンデンサＣ１０２、振動子１０４、などに対応するものとする。
【００４８】
図４Ｂには、半導体装置７２のレイアウトが描かれている。半導体装置７２は、ＰＭＯＳトランジスタ６１、６２と、ＮＭＯＳトランジスタ６３、６４と、ＰＭＯＳトランジスタ１と、ＮＭＯＳトランジスタ２と、帰還抵抗３と、回路部７４とを含んでいる。図４ＢのＰＭＯＳトランジスタ６１、６２は、図２のＰＭＯＳトランジスタ７、８に対応する。図４ＢのＮＭＯＳトランジスタ６３、６４は、図２のＮＭＯＳトランジスタ５、６に対応する。図４ＢのＰＭＯＳトランジスタ１は、図２のＰＭＯＳトランジスタ１に対応する。図４ＢのＮＭＯＳトランジスタ２は、図２のＮＭＯＳトランジスタ２に対応する。図４Ｂの帰還抵抗３は、図２の帰還抵抗３に対応する。図４Ｂの回路部７４は、図２のその他の構成要素、例えば入力側コンデンサＣ１、出力側コンデンサＣ２、振動子４、などに対応するものとする。
【００４９】
ここで、図４Ａ、図４Ｂのレイアウトの縮尺は同じである。それでも、図４Ａの半導体装置７１の全体的なレイアウト面積が、図４Ｂの半導体装置７２の全体的なレイアウト面積の２倍近く大きくなってしまう最大の原因は、ＮＭＯＳトランジスタ４３の長さにあると言える。ＮＭＯＳトランジスタ４３の長さが、半導体装置７１の大半を占めるデッドスペースが発生する原因となっているからである。
【００５０】
なお、本実施形態と同等の性能を有する半導体装置を、図１に示した従来技術で構成するなら、ＮＭＯＳトランジスタ４３の長さＬとして数十μｍ程度を確保する必要がある。この長さＬは、十分なスレッショルド電圧Ｖｔを確保し、かつ、ドレイン・ソース間電流ＩＤＳを低く抑えるために必要となる。
【００５１】
図５は、ＮＭＯＳトランジスタの長さＬと、ドレイン・ソース間電流ＩＤＳとの関係を概略的に示すグラフである。図５において、横軸はＮＭＯＳトランジスタの長さＬを示し、縦軸はドレイン・ソース間電流ＩＤＳを示す。図５のグラフから、ドレイン・ソース間電流ＩＤＳを低く抑えるためには、ＮＭＯＳトランジスタの長さＬを大きく確保する必要があることが読み取れる。
【００５２】
上記に説明したように、本発明の第１の実施形態による半導体装置は、レイアウト面積の縮小に伴う製造コストの節約と、消費電力の節約とによる、２つの面でのコスト削減を可能とする。
【００５３】
（第２の実施形態）
図６は、本発明の第２の実施形態による半導体装置の構成を示す回路図である。本実施形態による半導体装置は、図２に示した本発明の第１の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、図２の半導体装置では、第２のＰＭＯＳトランジスタ８のバックゲートが、第２のＰＭＯＳトランジスタ８のソースと、第２のＮＭＯＳトランジスタ６のソースとに共通接続されている。また、図２の半導体装置では、第２のＮＭＯＳトランジスタ６のバックゲートは、接地されている。しかし、本実施形態による半導体装置では、第２のＮＭＯＳトランジスタ６のバックゲートが、第２のＰＭＯＳトランジスタ８のソースと、第２のＮＭＯＳトランジスタ６のソースとに共通接続されている。また、本実施形態による半導体装置では、第２のＰＭＯＳトランジスタ８のバックゲートが接地されている。
【００５４】
本実施形態による半導体装置のその他の構成については、図２に示した本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００５５】
本実施形態による半導体装置の動作について説明する。本実施形態による半導体装置では、第２のＮＭＯＳトランジスタ６のスレッショルド電圧Ｖｔ６が、ＭＯＳトランジスタ５、７、８のスレッショルド電圧Ｖｔ５、Ｖｔ７、Ｖｔ８よりも低くなる。しかし、結果として、発振ゲート回路部２０に供給される駆動電圧ΔＶは、図２に示した本発明の第１の実施形態の場合と同じとなる。
【００５６】
本実施形態による半導体装置のその他の動作および効果については、図２に示した本発明の第１の実施形態の場合と同様であるので、さらなる詳細な説明を省略する。
【００５７】
（第３の実施形態）
図７は、本発明の第３の実施形態による半導体装置の構成を示す回路図である。図７の半導体装置は、図２に示した本発明の第１の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、制御回路部３６と、セレクタ回路部４０とを追加する。
【００５８】
回路構成（トランジスタサイズを含む）の決まっている発振回路の増幅率は、発振回路を流れる電流（あるいは発振回路にかかる電圧）によって変化する。一般的に、発振回路は、発振開始時に必要な増幅率が、発振の持続に必要な増幅率よりも高い。言い換えれば、発振ゲート回路部２０を流れる電流（あるいは発振ゲート回路部２０にかかる電圧）が何らかの原因により低すぎた場合に、発振ゲート回路部２０の増幅率が低くなり発振が開始しない恐れがある。本実施形態では、制御回路部３６と、セレクタ回路部４０とを追加することでこの問題を解決出来ることを説明する。
【００５９】
図７に示した半導体装置の構成要素について説明する。セレクタ回路部４０は、ＰＭＯＳトランジスタ３７と、インバータ回路部３８と、ＮＭＯＳトランジスタ３９とを具備している。
【００６０】
図７に示した半導体装置の構成要素の接続関係について説明する。制御回路部３６の入力部は、発振ゲート回路部２０の出力部に接続されている。制御回路部３６の出力部は、ＰＭＯＳトランジスタ３７のゲートと、インバータ回路部３８の入力部とに接続されている。インバータ回路部３８の出力部は、ＮＭＯＳトランジスタ３９のゲートに接続されている。ＰＭＯＳトランジスタ３７のドレインは、ノード１１に接続されている。ＰＭＯＳトランジスタ３７のソースおよびバックゲートは、電源ＶＤＤに接続されている。ＮＭＯＳトランジスタ３９のドレインは、ノード１２に接続されている。ＮＭＯＳトランジスタ３９のソースおよびバックゲートは、接地されている。
【００６１】
図７に示した半導体装置のその他の構成は、図２に示した本発明の第１の実施形態による半導体装置の場合と同様であるので、さらなる詳細な説明を省略する。
【００６２】
図７に示した半導体装置の動作について説明する。まず、制御回路部３６は、入力する信号に基づいて論理信号を出力する。このとき、制御回路部３６の出力信号は、初期状態ではロー状態であって、発振ゲート回路部２０の出力信号に発振が始まってから所定の時間が経過した後にハイ状態に変わるものとする。より具体的には、制御回路部３６として、タイマ回路やカウンタ回路などを用いても良い。
【００６３】
次に、セレクタ回路部４０は、初期状態において、制御回路部３６からロー状態の信号を入力する。このとき、ＰＭＯＳトランジスタ３７はオン状態になり、ノード１１の電圧Ｖ１１は電源電圧ＶＤＤに等しくなる。また、インバータ回路部３８を介して、ＮＭＯＳトランジスタ３９もオン状態になり、ノード１２の電圧Ｖ１２はグランドの基準電圧に等しくなる。すなわち、初期状態において、発振ゲート回路部２０には、電源電圧ＶＤＤが供給される。
【００６４】
なお、ＰＭＯＳトランジスタ３７は、ゲートに供給される電圧に応じてドレイン・ソース間を導通または遮断する第１のスイッチ回路部として動作する。同様に、ＮＭＯＳトランジスタ３９は、ゲートに供給される電圧に応じてドレイン・ソース間を導通または遮断する第２のスイッチ回路部として動作する。したがって、ＰＭＯＳトランジスタ３７と、ＮＭＯＳトランジスタ３９とは、それぞれ、スイッチ回路部として動作可能な他の構成に置き換えることが可能である。
【００６５】
その後、所定の時間が経過して、制御回路部３６の出力信号がハイ状態に転じると、ＰＭＯＳトランジスタ３７およびＮＭＯＳトランジスタ３９は両方ともオフ状態となる。このとき、ノード１１の電圧Ｖ１１と、ノード１２の電圧Ｖ１２とは、本発明の第１の実施形態の場合と同様に、振幅制御回路部１０によって決定される。
【００６６】
上記に説明したように、本実施形態の半導体装置によれば、発振ゲート回路部２０に供給される電圧が、最初の期間では高く、その後は低く抑えられる。その結果、発振ゲート回路部２０の発振開始時における駆動能力不足による未発振を防ぎ、かつ、発振開始後の消費電力を抑制することが可能となる。
【００６７】
（第４の実施形態）
図８は、本発明の第４の実施形態による半導体装置の構成を示す回路図である。本実施形態による半導体装置は、図２に示した本発明の第１の実施形態による半導体装置に、以下の変更を加えたものに等しい。すなわち、検知回路部４６と、第１、第２のセレクタ回路部４４、４５と、第３のＮＭＯＳトランジスタ６ａと、第３のＰＭＯＳトランジスタ８ａと、合計６個のノード１１ａ、１１ｂ、１１ｃ、１２ａ、１２ｂ、１２ｃを追加する。ここで、検知回路部４６は、入力部と、第１、第２の入力部とを具備している。また、第１、第２のセレクタ回路部４４、４５のそれぞれは、第１〜第３の入力部と、出力部と、制御信号入力部とを具備している。
【００６８】
本実施形態による半導体装置の構成要素の接続関係について説明する。第３のＮＭＯＳトランジスタ６ａは、第１のＮＭＯＳトランジスタ５と、第２のＮＭＯＳトランジスタ６との間に、直列に接続されている。すなわち、第３のＮＭＯＳトランジスタ６ａのドレインは、第１のＮＭＯＳトランジスタ５のソースに接続されており、第３のＮＭＯＳトランジスタ６ａのソースは、第２のＮＭＯＳトランジスタ６のドレインに接続されている。さらに、第３のＮＭＯＳトランジスタ６ａのゲートは、第３のＮＭＯＳトランジスタ６ａのドレインと、第１のＮＭＯＳトランジスタ５のソースとに共通接続されている。第３のＮＭＯＳトランジスタ６ａのバックゲートは、接地されている。
【００６９】
第３のＰＭＯＳトランジスタ８ａは、第１のＰＭＯＳトランジスタ７と、第２のＰＭＯＳトランジスタ８との間に、直列に接続されている。すなわち、第３のＰＭＯＳトランジスタ８ａのドレインは、第１のＰＭＯＳトランジスタ７のソースに接続されており、第３のＰＭＯＳトランジスタ８ａのソースは、第２のＰＭＯＳトランジスタ８のドレインに接続されている。さらに、第３のＰＭＯＳトランジスタ８ａのゲートは、第３のＰＭＯＳトランジスタ８ａのドレインと、第１のＰＭＯＳトランジスタ７のソースとに共通接続されている。第３のＰＭＯＳトランジスタ８ａのバックゲートは、第３のＰＭＯＳトランジスタ８ａのソースと、第２のＰＭＯＳトランジスタ８におけるゲートおよびドレインとに、共通接続されている。
【００７０】
検知回路部４６の入力部は、発振ゲート回路部２０の出力部に接続されている。検知回路部４６における第１の出力部は、第１のセレクタ回路部４４の制御信号入力部に接続されている。検知回路部４６における第２の出力部は、第２のセレクタ回路部４５の制御信号入力部に接続されている。第１のセレクタ回路部４４における第１の入力部は、ノード１１ａに接続されている。第１のセレクタ回路部４４における第２の入力部は、ノード１１ｂに接続されている。第１のセレクタ回路部４４における第３の入力部は、ノード１１ｃに接続されている。第２のセレクタ回路部４５における第１の入力部は、ノード１２ａに接続されている。第２のセレクタ回路部４５における第２の入力部は、ノード１２ｂに接続されている。第２のセレクタ回路部４５における第３の入力部は、ノード１２ｃに接続されている。第１のセレクタ回路部４４の出力部は、ノード１１に接続されている。第２のセレクタ回路部４５の出力部は、ノード１２に接続されている。
【００７１】
ノード１１ａは、電源ＶＤＤと、第１のＮＭＯＳトランジスタ５におけるドレインおよびゲートとに共通接続されている。ノード１１ｂは、第１のＮＭＯＳトランジスタ５のソースと、第３のＮＭＯＳトランジスタ６ａにおけるドレインおよびソースとに共通接続されている。ノード１１ｃは、第３のＮＭＯＳトランジスタ６ａのソースと、第２のＮＭＯＳトランジスタ６におけるドレインおよびゲートとに共通接続されている。
【００７２】
ノード１２ａは、第２のＰＭＯＳトランジスタ８におけるソースおよびゲートと、第３のＰＭＯＳトランジスタ８ａにおけるソースおよびバックゲートとに共通接続されている。ノード１２ｂは、第１のＰＭＯＳトランジスタ７におけるソースおよびバックゲートと、第３のＰＭＯＳトランジスタ８ａにおけるドレインおよびゲートとに共通接続されている。ノード１２ｃは、第１のＰＭＯＳトランジスタ７におけるドレインおよびゲートと、第１〜第３のＮＭＯＳトランジスタ５、６、６ａのそれぞれにおけるバックゲートとに共通接続されており、かつ、接地されている。
【００７３】
図８に示した本実施形態による半導体装置のその他の構成は、図２に示した本発明の第１の実施形態による半導体装置の場合と同様であるので、さらなる詳細な説明を省略する。
【００７４】
図８に示した本実施形態による半導体装置の動作について説明する。まず、振幅制御回路部１０は、直列に接続されたＭＯＳトランジスタの総数が増えているものの、基本的には本発明の第１〜第３の実施形態の場合と同様に動作する。すなわち、振幅制御回路部１０は、電源電圧ＶＤＤと、ＭＯＳトランジスタ５、６、６ａ、７、８、８ａのスレッショルド電圧Ｖｔ５、Ｖｔ６、Ｖｔ６ａ、Ｖｔ７、Ｖｔ８、Ｖｔ８ａの比率とに応じた電圧を、ノード１１ａ、１１ｂ、１１ｃ、１２ａ、１２ｂ、１２ｃからそれぞれ出力する。
【００７５】
より具体的には、ノード１１ａの電圧Ｖ１１ａ、ノード１１ｂの電圧Ｖ１１ｂ、ノード１１ｃの電圧Ｖ１１ｃ、ノード１２ａの電圧Ｖ１２ａ、ノード１２ｂの電圧Ｖ１２ｂ、ノード１２ｃの電圧Ｖ１２ｃは、次の式のように求められる。
Ｖ１１ａ＝ＶＤＤ
Ｖ１１ｂ＝ＶＤＤ×（Ｖｔ６＋Ｖｔ６ａ＋Ｖｔ７＋Ｖｔ８＋Ｖｔ８ａ）／ΣＶｔ
Ｖ１１ｃ＝ＶＤＤ×（Ｖｔ６＋Ｖｔ７＋Ｖｔ８＋Ｖｔ８ａ）／ΣＶｔ
Ｖ１２ａ＝ＶＤＤ×（Ｖｔ７＋Ｖｔ８ａ）／ΣＶｔ
Ｖ１２ｂ＝ＶＤＤ×（Ｖｔ７）／ΣＶｔ
Ｖ１２ｃ＝０
ただし、
ΣＶｔ＝Ｖｔ５＋Ｖｔ６＋Ｖｔ６ａ＋Ｖｔ７＋Ｖｔ８＋Ｖｔ８ａ
とする。ここで、例えば、電圧Ｖ１１ｂは、電圧１１ａと、電圧１１ｃとの中間程度であり、電圧Ｖ１２ｂは、電圧１２ａと、電圧１２ｃとの中間程度であるものとする。
【００７６】
次に、検知回路部４６は、発振ゲート回路部２０が出力する電圧の振幅に基づいて第１、第２の制御信号を生成する。第１のセレクタ回路部４４は、第１の制御信号に基づいて、ノード１１ａ、１１ｂ、１１ｃからいずれか１つを選択してノード１１に接続する。同様に、第２のセレクタ回路部４５は、第２の制御信号に基づいて、ノード１２ａ、１２ｂ、１２ｃからいずれか１つを選択してノード１２に接続する。
【００７７】
本実施形態による半導体装置の初期状態では、すなわち発振ゲート回路部２０の発振が開始する直前までは、第１のセレクタ回路部４４がノード１１ａをノード１１に接続するような第１の制御信号を、検知回路部４６が生成するものとする。同様に、初期状態では、第２のセレクタ回路部４５がノード１２ｃをノード１２に接続するような第２の制御信号を、検知回路部４６が生成するものとする。こうすることで、図７に示した本発明の第３の実施形態の場合と同様に、発振ゲート回路部２０に対して、電源電圧ＶＤＤにほぼ等しい電圧を供給することが出来る。すなわち、発振ゲート回路部２０が高い電圧を供給されることで、発振の開始をより確実にすることが出来る。
【００７８】
本実施形態による半導体装置の発振安定状態では、すなわち発振ゲート回路部２０の発振が安定して持続している間は、第１のセレクタ回路部４４がノード１１ｃをノード１１に接続するような第１の制御信号を、検知回路部４６が生成するものとする。同様に、定常状態では、第２のセレクタ回路部４５がノード１２ａをノード１２に接続するような第２の制御信号を、検知回路部４６が生成するものとする。こうすることで、本発明の他の実施形態の場合と同様に、発振ゲート回路部２０に供給する電圧を削減することが可能となる。
【００７９】
さらに、本実施形態の特徴として、電源電圧ＶＤＤが何らかの原因によって降下するなどして、発振ゲート回路部２０が出力する電圧の振幅が減少した発振不安定状態では、発振ゲート回路部２０に供給する電圧を一時的に上昇させることが可能である。発振不安定状態では、第１のセレクタ回路部４４がノード１１ｂノード１１に接続するような第１の制御信号を、検知回路部４６が生成するものとする。同様に、発振不安定状態では、第２のセレクタ回路部４５がノード１２ｂをノード１２に接続するような第２の制御信号を、検知回路部４６が生成するものとする。こうすることで、発振ゲート回路部２０への供給電圧をなるべく節約しつつ、半導体装置を発振安定状態に戻すことが可能となる。
【００８０】
なお、本実施形態による振幅制御回路部１０は、合計６個のＭＯＳトランジスタを直列に接続して具備しているが、これらＭＯＳトランジスタの総数は本発明を限定するものではない。これらのＭＯＳトランジスタの総数をさらに増やし、ノード１１、ノード１２に印加する電圧をさらに細かく制御しても良い。こうすることで、発振ゲート回路部２０の安定性を確保しながら、必要最小限な供給電圧の値をさらに柔軟に制御することが可能となる。
【００８１】
以上に説明した、本発明による第１〜第４の実施形態による半導体装置の特徴は、技術的に矛盾しない範囲において、自由に組み合わせることが可能である。
【符号の説明】
【００８２】
１ ＰＭＯＳトランジスタ
２ ＮＭＯＳトランジスタ
３ 帰還抵抗
４ 振動子
５ ＮＭＯＳトランジスタ
６ ＮＭＯＳトランジスタ
６ａ ＮＭＯＳトランジスタ
７ ＰＭＯＳトランジスタ
８ ＰＭＯＳトランジスタ
８ａ ＰＭＯＳトランジスタ
１０ 振幅制御回路部
１１ ノード
１１ａ〜１１ｃ ノード
１２ ノード
１２ａ〜１２ｃ ノード
２０ 発振ゲート回路部
３６ 制御回路部
３７ ＰＭＯＳトランジスタ
３８ インバータ回路部
３９ ＮＭＯＳトランジスタ
４０ セレクタ回路部
４２、４３ レイアウト
４４ セレクタ回路部
４５ セレクタ回路部
４６ 検知回路部
６１〜６４ レイアウト
７１ 半導体装置
７２ 半導体装置
７３ 回路部
７４ 回路部
１０１ ＰＭＯＳトランジスタ
１０２ ＮＭＯＳトランジスタ
１０３ 帰還抵抗
１０４ 振動子
１０７ ＰＭＯＳトランジスタ
１０８ ＮＭＯＳトランジスタ
１０９ 振幅増幅回路
１１１ ＰＭＯＳトランジスタ
１１２ ＮＭＯＳトランジスタ
１２０ 発振ゲート回路部
１３０ ダイオード
１３１ ダイオード
１３２ ＰＭＯＳトランジスタ
１３３ ＮＭＯＳトランジスタ
１３４ 電流源
１３５ 電流源
１５１ 振幅制御回路
１５２ 振幅制御回路
Ｃ１ 入力側コンデンサ
Ｃ２ 出力側コンデンサ
Ｃ１０１ 入力側コンデンサ
Ｃ１０２ 出力側コンデンサ
ＶＣＣ 電源
ＶＤＤ 電源
【特許請求の範囲】
【請求項１】
第１の電源電圧を供給する第１の電源部（ＶＤＤ）と、
第２の電源電圧を供給する第２の電源部（ＧＮＤ）と、
前記第１および前記第２の電源電圧（ＶＤＤ、ＧＮＤ）を入力して第１および第２の供給電圧（Ｖ１１、Ｖ１２）を生成する振幅制御回路部（１０）と、
第１および第２の入力部（１１、１２）から前記第１および前記第２の供給電圧（Ｖ１１、Ｖ１２）をそれぞれ入力して発振する発振回路部（２０、３、４、Ｃ１、Ｃ２）と
を具備し、
前記振幅制御回路部（１０）は、
前記第１および前記第２の電源部（ＶＤＤ、ＧＮＤ）の間に直列に接続されて、かつ、それぞれがダイオード接続された複数のＭＯＳトランジスタ（５〜８）と、
前記複数のＭＯＳトランジスタ（５〜８）のドレインまたはソースに接続されて、前記第１の供給電圧（Ｖ１１）を出力する第１の出力部（１１）と、
前記複数のＭＯＳトランジスタ（５〜８）の他のドレインまたは他のソースに接続されて、前記第２の供給電圧（Ｖ１２）を出力する第２の出力部（１２）と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のＭＯＳトランジスタ（５〜８）のうち、少なくとも１つのＭＯＳトランジスタにおいて、バックゲートがソースに接続されている
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記複数のＭＯＳトランジスタ（５〜８）は、
前記第１の電源部（ＶＤＤ）に接続された第１のＮＭＯＳトランジスタ（５）と、
前記第２の電源部（ＧＮＤ）に接続された第１のＰＭＯＳトランジスタ（７）と、
前記第１のＮＭＯＳトランジスタ（５）と、前記第１のＰＭＯＳトランジスタとの間に接続されて、かつ、前記第１の出力部に接続された第２のＮＭＯＳトランジスタ（６）と、
前記第１のＰＭＯＳトランジスタ（７）と、前記第２のＮＭＯＳトランジスタとの間に接続されて、かつ、前記第２の出力部に接続された第２のＰＭＯＳトランジスタ（８）と
を具備し、
前記第１および前記第２のＮＭＯＳトランジスタ（５、６）のそれぞれにおいて、バックゲートは前記第２の電源部（ＧＮＤ）に接続されており、
前記第１のＰＭＯＳトランジスタ（７）において、バックゲートは前記第１の電源部（ＶＤＤ）に接続されており、
前記第２のＰＭＯＳトランジスタ（８）において、バックゲートはソースに接続されている
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記複数のＭＯＳトランジスタ（５〜８）は、
前記第１の電源部（ＶＤＤ）に接続された第１のＮＭＯＳトランジスタ（５）と、
前記第２の電源部（ＧＮＤ）に接続された第１のＰＭＯＳトランジスタ（７）と、
前記第１のＮＭＯＳトランジスタ（５）と、前記第１のＰＭＯＳトランジスタとの間に接続されて、かつ、前記第１の出力部に接続された第２のＮＭＯＳトランジスタ（６）と、
前記第１のＰＭＯＳトランジスタ（７）と、前記第２のＮＭＯＳトランジスタとの間に接続されて、かつ、前記第２の出力部に接続された第２のＰＭＯＳトランジスタ（８）と
を具備し、
前記第１および前記第２のＰＭＯＳトランジスタ（７、８）のそれぞれにおいて、バックゲートは前記第１の電源部（ＶＤＤ）に接続されており、
前記第１のＮＭＯＳトランジスタ（５）において、バックゲートは前記第２の電源部（ＧＮＤ）に接続されており、
前記第２のＮＭＯＳトランジスタ（６）において、バックゲートはソースに接続されている
半導体装置。
【請求項５】
請求項１または２に記載の半導体装置において、
前記発振回路部の発振が安定するまでは前記第１の電源電圧を前記第１の入力部に供給し、かつ、前記発振が安定している間は前記第１の供給電圧を前記第１の入力部に供給する第１のスイッチ回路部（３７）と、
前記発振が安定するまでは前記第２の電源電圧を前記第２の入力部に供給し、かつ、前記発振が安定している間は前記第２の供給電圧を前記第２の入力部に供給する第２のスイッチ回路部（３７）と
をさらに具備する
半導体装置。
【請求項６】
請求項３または４に記載の半導体装置において、
前記発振回路部の後段に接続されて、前記発振回路部の発振が安定するまでは第１状態の制御信号を生成し、かつ、前記発振が安定している間は第２状態の前記制御信号を生成する制御回路（３６）と、
前記制御信号が第１状態である場合に前記第１の電源部を前記第１の入力部に接続し、かつ、前記制御信号が第２状態である場合に前記第１の出力部を前記第１の入力部に接続する第１のスイッチ回路部（３７）と、
前記制御信号が第１状態である場合に前記第２の電源部を前記第２の入力部に接続し、かつ、前記制御信号が第２状態である場合に前記第２の出力部を前記第２の入力部に接続する第２のスイッチ回路部（３８）と
をさらに具備する
半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記振幅制御回路部１０は、
前記第１の電源電圧と、前記第１の供給電圧との間にある第３の供給電圧を出力する第３の出力部と、
前記第２の電源電圧と、前記第２の供給電圧との間にある第４の供給電圧を出力する第４の出力部と
をさらに具備し、
前記第１のスイッチ回路部は、前記発振が不安定である場合に前記第３の供給電圧を前記第１の入力部に供給し、
前記第２のスイッチ回路部は、前記発振が不安定である場合に前記第４の供給電圧を前記第２の入力部に供給する
半導体装置。
【請求項８】
請求項３または４に記載の半導体装置において、
前記振幅制御回路部１０は、
前記第１のＮＭＯＳトランジスタ（５）と、前記第２のＮＭＯＳトランジスタ（６）との間に接続された第３のＮＭＯＳトランジスタ（６ａ）と、
前記第３のＮＭＯＳトランジスタ（６ａ）に接続された第３の出力部と、
前記第１のＰＭＯＳトランジスタ（７）と、前記第２のＰＭＯＳトランジスタ（８）との間に接続された第３のＰＭＯＳトランジスタ（８ａ）と、
前記第３のＰＭＯＳトランジスタ（８ａ）に接続された第４の出力部と
をさらに具備し、
前記発振回路部の後段に接続されて、前記発振回路部の発振が安定するまでは第１状態の第１制御信号および第１状態の第２制御信号を生成し、前記発振が安定している間は第２状態の前記第１制御信号および第２状態の前記第２制御信号を生成し、かつ、前記発振が不安定である場合は第３状態の前記第１制御信号および第３状態の前記第２制御信号を生成する制御回路（４６）と、
前記第１制御信号が前記第１状態である場合に前記第１の電源部を前記第１の入力部に接続し、前記第１制御信号が前記第２状態である場合に前記第１の出力部を前記第１の入力部に接続し、かつ、前記第１制御信号が前記第３状態である場合に前記第３の出力部を前記第１の入力部に接続する第１のセレクタ回路部と、
前記第２制御信号が前記第１状態である場合に前記第２の電源部を前記第２の入力部に接続し、前記第２制御信号が前記第２状態である場合に前記第２の出力部を前記第２の入力部に接続し、かつ、前記第２制御信号が前記第３状態である場合に前記第４の出力部を前記第２の入力部に接続する第２のセレクタ回路部と
をさらに具備する
半導体装置。
【請求項１】
第１の電源電圧を供給する第１の電源部（ＶＤＤ）と、
第２の電源電圧を供給する第２の電源部（ＧＮＤ）と、
前記第１および前記第２の電源電圧（ＶＤＤ、ＧＮＤ）を入力して第１および第２の供給電圧（Ｖ１１、Ｖ１２）を生成する振幅制御回路部（１０）と、
第１および第２の入力部（１１、１２）から前記第１および前記第２の供給電圧（Ｖ１１、Ｖ１２）をそれぞれ入力して発振する発振回路部（２０、３、４、Ｃ１、Ｃ２）と
を具備し、
前記振幅制御回路部（１０）は、
前記第１および前記第２の電源部（ＶＤＤ、ＧＮＤ）の間に直列に接続されて、かつ、それぞれがダイオード接続された複数のＭＯＳトランジスタ（５〜８）と、
前記複数のＭＯＳトランジスタ（５〜８）のドレインまたはソースに接続されて、前記第１の供給電圧（Ｖ１１）を出力する第１の出力部（１１）と、
前記複数のＭＯＳトランジスタ（５〜８）の他のドレインまたは他のソースに接続されて、前記第２の供給電圧（Ｖ１２）を出力する第２の出力部（１２）と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のＭＯＳトランジスタ（５〜８）のうち、少なくとも１つのＭＯＳトランジスタにおいて、バックゲートがソースに接続されている
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記複数のＭＯＳトランジスタ（５〜８）は、
前記第１の電源部（ＶＤＤ）に接続された第１のＮＭＯＳトランジスタ（５）と、
前記第２の電源部（ＧＮＤ）に接続された第１のＰＭＯＳトランジスタ（７）と、
前記第１のＮＭＯＳトランジスタ（５）と、前記第１のＰＭＯＳトランジスタとの間に接続されて、かつ、前記第１の出力部に接続された第２のＮＭＯＳトランジスタ（６）と、
前記第１のＰＭＯＳトランジスタ（７）と、前記第２のＮＭＯＳトランジスタとの間に接続されて、かつ、前記第２の出力部に接続された第２のＰＭＯＳトランジスタ（８）と
を具備し、
前記第１および前記第２のＮＭＯＳトランジスタ（５、６）のそれぞれにおいて、バックゲートは前記第２の電源部（ＧＮＤ）に接続されており、
前記第１のＰＭＯＳトランジスタ（７）において、バックゲートは前記第１の電源部（ＶＤＤ）に接続されており、
前記第２のＰＭＯＳトランジスタ（８）において、バックゲートはソースに接続されている
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記複数のＭＯＳトランジスタ（５〜８）は、
前記第１の電源部（ＶＤＤ）に接続された第１のＮＭＯＳトランジスタ（５）と、
前記第２の電源部（ＧＮＤ）に接続された第１のＰＭＯＳトランジスタ（７）と、
前記第１のＮＭＯＳトランジスタ（５）と、前記第１のＰＭＯＳトランジスタとの間に接続されて、かつ、前記第１の出力部に接続された第２のＮＭＯＳトランジスタ（６）と、
前記第１のＰＭＯＳトランジスタ（７）と、前記第２のＮＭＯＳトランジスタとの間に接続されて、かつ、前記第２の出力部に接続された第２のＰＭＯＳトランジスタ（８）と
を具備し、
前記第１および前記第２のＰＭＯＳトランジスタ（７、８）のそれぞれにおいて、バックゲートは前記第１の電源部（ＶＤＤ）に接続されており、
前記第１のＮＭＯＳトランジスタ（５）において、バックゲートは前記第２の電源部（ＧＮＤ）に接続されており、
前記第２のＮＭＯＳトランジスタ（６）において、バックゲートはソースに接続されている
半導体装置。
【請求項５】
請求項１または２に記載の半導体装置において、
前記発振回路部の発振が安定するまでは前記第１の電源電圧を前記第１の入力部に供給し、かつ、前記発振が安定している間は前記第１の供給電圧を前記第１の入力部に供給する第１のスイッチ回路部（３７）と、
前記発振が安定するまでは前記第２の電源電圧を前記第２の入力部に供給し、かつ、前記発振が安定している間は前記第２の供給電圧を前記第２の入力部に供給する第２のスイッチ回路部（３７）と
をさらに具備する
半導体装置。
【請求項６】
請求項３または４に記載の半導体装置において、
前記発振回路部の後段に接続されて、前記発振回路部の発振が安定するまでは第１状態の制御信号を生成し、かつ、前記発振が安定している間は第２状態の前記制御信号を生成する制御回路（３６）と、
前記制御信号が第１状態である場合に前記第１の電源部を前記第１の入力部に接続し、かつ、前記制御信号が第２状態である場合に前記第１の出力部を前記第１の入力部に接続する第１のスイッチ回路部（３７）と、
前記制御信号が第１状態である場合に前記第２の電源部を前記第２の入力部に接続し、かつ、前記制御信号が第２状態である場合に前記第２の出力部を前記第２の入力部に接続する第２のスイッチ回路部（３８）と
をさらに具備する
半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記振幅制御回路部１０は、
前記第１の電源電圧と、前記第１の供給電圧との間にある第３の供給電圧を出力する第３の出力部と、
前記第２の電源電圧と、前記第２の供給電圧との間にある第４の供給電圧を出力する第４の出力部と
をさらに具備し、
前記第１のスイッチ回路部は、前記発振が不安定である場合に前記第３の供給電圧を前記第１の入力部に供給し、
前記第２のスイッチ回路部は、前記発振が不安定である場合に前記第４の供給電圧を前記第２の入力部に供給する
半導体装置。
【請求項８】
請求項３または４に記載の半導体装置において、
前記振幅制御回路部１０は、
前記第１のＮＭＯＳトランジスタ（５）と、前記第２のＮＭＯＳトランジスタ（６）との間に接続された第３のＮＭＯＳトランジスタ（６ａ）と、
前記第３のＮＭＯＳトランジスタ（６ａ）に接続された第３の出力部と、
前記第１のＰＭＯＳトランジスタ（７）と、前記第２のＰＭＯＳトランジスタ（８）との間に接続された第３のＰＭＯＳトランジスタ（８ａ）と、
前記第３のＰＭＯＳトランジスタ（８ａ）に接続された第４の出力部と
をさらに具備し、
前記発振回路部の後段に接続されて、前記発振回路部の発振が安定するまでは第１状態の第１制御信号および第１状態の第２制御信号を生成し、前記発振が安定している間は第２状態の前記第１制御信号および第２状態の前記第２制御信号を生成し、かつ、前記発振が不安定である場合は第３状態の前記第１制御信号および第３状態の前記第２制御信号を生成する制御回路（４６）と、
前記第１制御信号が前記第１状態である場合に前記第１の電源部を前記第１の入力部に接続し、前記第１制御信号が前記第２状態である場合に前記第１の出力部を前記第１の入力部に接続し、かつ、前記第１制御信号が前記第３状態である場合に前記第３の出力部を前記第１の入力部に接続する第１のセレクタ回路部と、
前記第２制御信号が前記第１状態である場合に前記第２の電源部を前記第２の入力部に接続し、前記第２制御信号が前記第２状態である場合に前記第２の出力部を前記第２の入力部に接続し、かつ、前記第２制御信号が前記第３状態である場合に前記第４の出力部を前記第２の入力部に接続する第２のセレクタ回路部と
をさらに具備する
半導体装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−６２７５５（Ｐ２０１３−６２７５５Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−２０１３０３（Ｐ２０１１−２０１３０３）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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