半導体装置
【課題】フリップチップ実装の半導体装置において、パッケージ外部の設計を変更せずに、特定の端子の電位を変更できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、外部端子にバンプを備えるＩＣチップと、前記ＩＣチップを搭載するパッケージとを備え、前記パッケージは、前記外部端子に第１の信号又は第２の信号を印加するインナーリード部を備える。前記インナーリード部は、前記ＩＣチップの搭載位置により、前記外部端子に印加する信号を、前記第１の信号又は前記第２の信号に変更可能なインナーリードのパターンを有する。
【解決手段】本発明の半導体装置は、外部端子にバンプを備えるＩＣチップと、前記ＩＣチップを搭載するパッケージとを備え、前記パッケージは、前記外部端子に第１の信号又は第２の信号を印加するインナーリード部を備える。前記インナーリード部は、前記ＩＣチップの搭載位置により、前記外部端子に印加する信号を、前記第１の信号又は前記第２の信号に変更可能なインナーリードのパターンを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、チップの外部端子がバンプである半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、一部の入力端子（制御端子）を、Ｈｉ、又はＬｏに設定することにより、動作モードを切り替えて使用できるものが知られている。このような半導体装置は、１つのＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップで、ユーザに合わせた機能を切り替えて使用できるため、ＩＣチップの開発コストを抑えることができる。
【０００３】
一般に、ＩＣチップの特定の端子をＨｉ、又はＬｏに設定するためには、その端子を半導体装置のパッケージの外部端子にして電位を設定する。外部端子に、Ｈｉ、又はＬｏの電位を供給する方法は、半導体装置に接続する接続基板で電位を設定する方法、又は、接続基板上の他のデバイスで電位を設定する方法がある。例えば、半導体装置が、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）表示装置の場合には、タイミングコントローラに接続する。これらの方法は、ユーザの機能に合わせた異なるＩＣチップの開発に比べれば、接続基板の変更、又は接続基板上の他のデバイスの設定変更であるため、開発コストは安価になり、開発期間は短期間になる。しかし、接続基板の変更、又は接続基板上の他のデバイスの設定変更を、半導体装置メーカーの半導体装置の製造上の都合で、ユーザ側に強いることはできない。そのため、半導体装置メーカーでは、半導体装置のパッケージングの段階で、特定の端子の電位を切り替えることにより、半導体装置外部での設定変更を不要にする試みがなされている。
【０００４】
本発明の分野における文献公知発明としては、特開２００３−１５２００９号公報（特許文献１）、及び特開平６−９７３１９号公報（特許文献２）がある。
【０００５】
図１は、特許文献１の半導体装置を説明するための図である。特開２００３−１５２００９号公報（特許文献１）では、２つのリード１０３ａ、１０３ｃをチップ下で延在し、制御端子１０１、１０２の接続先を、延在した先の端子にワイヤーボンディングする（図１（Ａ））か、延在元の端子にワイヤーボンディングする（図１（Ｂ））かを切り替えることができる発明が開示されている。この発明によれば、同一チップ、同一パターンの半導体装置に対して、ボンディング位置のみで、半導体装置の動作モードを変更することができる。
【０００６】
図２は、特許文献２の半導体装置を説明するための図である。特開平６−９７３１９号公報（特許文献２）では、チップ１１１の搭載領域周辺に相互に絶縁された帯状の導体片（補助リード）１１３ａ、１１３ｂが配置されている。外部端子１２３は、チップ１１１の左下領域に最も近い位置にあるが、外部端子１２３から伸びたインナーリード１１３から補助リード１１３ａに接続（ボンディング）し、補助リード１１３ａからワイヤ１１５により、チップ１１１の右上の領域のパッドにボンディングできる。また、外部端子１２６は、チップ１１１の右上領域に最も近い位置にあるが、補助リード１１３ｂにボンディングすることで、補助リード１１３ｂを通して、チップ左下の領域のパッドにボンディングできる。この発明によれば、半導体チップのボンディングパッド配列に関係なく、パッケージのピン配列を設定することができる。
【０００７】
このような従来技術は、ワイヤーボンディングが必須であるため、ワイヤーの分だけパッケージの厚さが厚くなり、厚さの薄いパッケージに適用することができない。例えば、厚さが薄いパッケージの代表であるＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）パッケージでは、ＩＣチップ上に設けられた突起電極（バンプ）と、テープ上の端子とを直接接続（フリップチップボンディング）するため、ボンディングワイヤーで接続を切り替える従来技術を適用することができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１５２００９号公報
【特許文献２】特開平６−９７３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
フリップチップ実装の半導体装置において、パッケージ外部の設計を変更せずに、特定の端子に与える信号を変更できる半導体装置が求められている。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１１】
本発明の半導体装置は、外部端子にバンプを備えるＩＣチップ（１）と、前記ＩＣチップを搭載するパッケージ（２）とを備え、前記パッケージ（２）は、前記外部端子に第１の信号又は第２の信号を印加するインナーリード部（２５）を備える。前記インナーリード部（２５）は、前記ＩＣチップ（１）の搭載位置により、前記外部端子に印加する信号を、前記第１の信号又は前記第２の信号に変更可能なインナーリードのパターンを有する。
【発明の効果】
【００１２】
本発明によれば、フリップチップ実装の半導体装置において、パッケージ外部の設計を変更せずに、特定の端子に与える信号を変更できる半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、特許文献１の半導体装置を説明するための平面図である。
【図２】図２は、特許文献２の半導体装置を説明するための平面図である。
【図３】図３は、本発明の実施形態１における半導体装置の平面図である。
【図４Ａ】図４Ａは、インナーリード部２５の部分領域Ａの第１実施形態におけるインナーリードパターンの平面図である。
【図４Ｂ】図４Ｂは、図４Ａに図示されたＢ−Ｂ’軸における部分領域ＡのＢ−Ｂ’断面図である。
【図５Ａ】図５Ａは、図４Ａに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＶＤＤに接続した場合を説明するための図である。
【図５Ｂ】図５Ｂは、図４Ｂに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＶＤＤに接続した場合を説明するための図である。
【図６Ａ】図６Ａは、図４Ａに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＧＮＤに接続した場合を説明するための図である。
【図６Ｂ】図６Ｂは、図４Ｂに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＧＮＤに接続した場合を説明するための図である。
【図７】図７は、図４Ａのインナーリードパターンの変形例１である。
【図８】図８は、図４Ａのインナーリードパターンの変形例２である。
【図９Ａ】図９Ａは、図３の部分領域Ａの第２実施形態におけるインナーリードパターンの平面図である。
【図９Ｂ】図９Ｂは、図９Ａのインナーリード１１と接続されるＩＣチップ１の入力端子の等価回路図である。
【図１０】図１０は、図３の部分領域Ａの第３実施形態におけるインナーリードパターンの平面図である。
【図１１】図１１は、図４の部分領域Ａの第４実施形態におけるインナーリードパターンの平面図である。
【図１２】図１２は、本発明の実施形態５における半導体装置の平面図である。
【図１３Ａ】図１３Ａは、本発明の実施形態５における半導体装置のパッケージ２の部分領域Ｅの平面図である。
【図１３Ｂ】図１３Ｂは、本発明の実施形態５における半導体装置のＩＣチップ１の部分領域Ｅの平面図である。
【図１４Ａ】図１４Ａは、本発明の実施形態５における半導体装置の制御端子８を、目合わせマーク２２に合わせることにより、Ｈｉ（ＶＤＤ）に設定した場合の図である。
【図１４Ｂ】図１４Ｂは、本発明の実施形態５における半導体装置の制御端子８を、目合わせマーク２１に合わせることにより、Ｌｏ（ＧＮＤ）に設定した場合の図である。
【発明を実施するための形態】
【００１４】
（第１実施形態）
添付図面を参照して、本実施形態による半導体装置を以下に説明する。
【００１５】
はじめに、本実施形態における半導体装置の構成の説明を行う。
【００１６】
図３は、本発明の実施形態における半導体装置の平面図である。本実施形態の半導体装置は、ＩＣチップ１とパッケージ２とを備える。パッケージ２は、ＩＣチップ１の保護、及びＩＣチップ１と他の外部デバイスが搭載された接続基板とを電気的に接続する役割を持つ。パッケージ２は、外部端子として、複数の入力端子４、及び複数の出力端子５とを備える。パッケージ２内において、外部端子からリード３を介して、ＩＣチップ１と他の外部デバイスが電気的に接続される。ＩＣチップ１とリード３の接続は、ＩＣチップの外部電極である突起電極（バンプ）と、ＩＣチップ１と重なるリード３の部分（インナーリード部２５）とを接続することにより行われる。一般に、バンプとインナーリードは、熱圧着等で接続される。その後、インナーリード部２５とＩＣチップ１下面の間に封止樹脂が流し込まれ、機械的にパッケージ２とＩＣチップ１が接着されるとともに、外的環境から保護される。
【００１７】
例えば、半導体装置が表示装置のドライバの場合には、入力端子４は、タイミングコントローラと呼ばれる外部デバイスや、電源を搭載する接続基板に接続し、出力端子５は、表示パネルに接続する。入力端子４には、ＩＣチップ１の入力端子に接続するものや、ＩＣチップ１の電源端子に電力を供給する電源端子がある。製品によっては、接続基板へ信号を出力する出力端子を含む場合がある。図３の半導体装置の例は、作図の都合で外部端子の本数が少ないが、例えば、半導体装置が表示装置のドライバである場合は、入力端子４は数十本から百本程度あり、出力端子５は数百本から千本を超えるものまである。
【００１８】
本発明の実施形態では、パッケージ２の有するインナーリードのパターンが重要である。図４Ａは、インナーリード部２５の部分領域Ａの第１実施形態におけるインナーリードパターンの平面図である。目合わせマーク２１及び目合わせマーク２２は、パッケージ２にＩＣチップ１を搭載する際の位置合わせに使用するマークである。インナーリード１１は、ＶＤＤに接続され、インナーリード１２は、ＧＮＤに接続されている。インナーリード１１の形状は、図４Ａで図示されているように、インナーリードを２箇所で折り曲げ、Ｂ−Ｂ’軸に対し、Ｂ’方向へ折り返すことにより形成されている。インナーリード１２の形状は、図４Ａで図示されているように、分岐させたインナーリードを折り曲げて、Ｂ−Ｂ’軸に対して、Ｂ方向へ伸ばすことにより形成されている。インナーリード１１とインナーリード１２は、Ｂ−Ｂ’軸上において、対峙するように配線され、互いに絶縁されている。
【００１９】
図４Ｂは、図４Ａに図示されたＢ−Ｂ’軸における部分領域ＡのＢ−Ｂ’断面図である。パッケージ２の上面にインナーリードが積層してある。互いに絶縁されたインナーリードの左側がＶＤＤに接続されるインナーリード１１であり、右側がＧＮＤに接続されるインナーリード１２である。
【００２０】
図５Ａは、図４Ａに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＶＤＤに接続した場合を説明するための図である。ＩＣチップ１を、目合わせマーク２２に合わせて配置することにより、ＩＣチップ１の外部端子（制御端子）とインナーリード１１を電気的に接続している。
【００２１】
図５Ｂは、図４Ｂに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＶＤＤに接続した場合を説明するための図である。ＩＣチップ１の制御端子と、ＶＤＤに接続されたインナーリード１１とが、ＩＣチップ１の制御端子上に形成されたバンプ６により電気的に接続されている。
【００２２】
図６Ａは、図４Ａに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＧＮＤに接続した場合を説明するための図である。ＩＣチップ１を、目合わせマーク２１に合わせて配置することにより、ＩＣチップ１の制御端子とインナーリード１２を電気的に接続している。
【００２３】
図６Ｂは、図４Ｂに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＧＮＤに接続した場合を説明するための図である。ＩＣチップ１の制御端子と、ＧＮＤに接続されたインナーリード１２とが、ＩＣチップ１の制御端子上に形成されたバンプ６により電気的に接続されている。
【００２４】
なお、図５Ａ、図６Ａに図示されているように、インナーリード１１の折り曲げ部分は、バンプの接続位置よりＩＣチップ１の内側にあり、インナーリード１２の枝分かれ部分は、ＩＣチップ１の外側にあるように設計されている。これは、封止樹脂を流し込んでＩＣチップ１とパッケージ２を接着する際に、樹脂の流れを妨げないようにするためである。
【００２５】
なお、目合わせマーク２１、目合わせマーク２２は、説明し易さを考慮し、ＩＣチップ１の角に合わせる例で説明したが、実際には、ＩＣチップ１の角はＩＣチップ１をウェハーから切り出すダイシングの工程で、その位置に誤差を含む。そのため、インナーリードのピッチが細かい場合には、より精度の高い方法を採る。例えば、パッケージ２の基材が半透明のＴＡＢテープの場合は、ＩＣチップ１及びパッケージ２に位置合わせ精度のよいマークを設置する。パッケージ２のＩＣチップ１を搭載する面の裏面から、光学的にマーク同士を合わせることにより、より精度の高い位置合わせを行うことができる。また、目合わせマークは、図４Ａのように、ＩＣチップ１上の１つの角だけでなく、対角線上等の他の位置にも設置し、回転方向の位置合わせ精度を上げてもよい。また、特別な目合わせマークを使用せずに、インナーリードとバンプの接続状況を、直接光学的に観測することにより位置を合わせてもよい。
【００２６】
なお、図３のＩＣチップ１の短辺のバンプに接続しているインナーリードは、ＩＣチップ１を、どちらの目合わせマークに合わせても、同じバンプに接続できるようにしておく必要がある。例えば、短辺のバンプに接続しているインナーリードに、ＩＣチップ１の短辺に平行に、目合わせマーク０と目合わせマーク１の間隔以上の長さのバンプとの接続部分を持たせる。または、後に本発明の実施形態５（図１３Ａ〜１４Ｂ）で述べるインナーリード１７及びインナーリード１９のように、目合わせマーク０に合わせた時の接続部分と、目合わせマーク１に合わせた時の接続部分の両方を、同じリードに接続するようにする方法等が考えられる。
【００２７】
本実施形態の半導体装置によれば、同一のＩＣチップ１とパッケージ２とをフリップチップ接続する場合でも、ＩＣチップ１と合わせる目合わせマークを変えることで、特定の入力端子（制御端子）の電位をＨｉ（ＶＤＤ）、又はＬｏ（ＧＮＤ）に設定することができる。これにより、ＩＣチップ１が、２つの動作モードを持つ場合に、動作モードをパッケージングの段階で選択でき、短期間で、複数種類の半導体装置を製造することができる。また、ＩＣチップ１及びパッケージ２が同一のため、これらの製造コストをより小さくし、量産効果によるコストダウンを実現することができる。
【００２８】
なお、本実施形態の半導体装置の効果は、図４Ｂの断面構造があれば得ることができるため、図４Ａのインナーリードのパターンに限定されるものではない。
【００２９】
図７は、図４Ａのインナーリードパターンの変形例１である。インナーリード１１は、ＶＤＤに接続され、インナーリード１２は、ＧＮＤに接続されている。インナーリード１１の形状は、図７に図示されているように、分岐させたインナーリードを、Ｂ−Ｂ’軸に対して、Ｂ方向へ伸ばすことにより形成されている。インナーリード１２の形状は、図７に図示されているように、分岐させたインナーリードを折り曲げて、Ｂ−Ｂ’軸に対して、Ｂ方向へ伸ばし、分岐元のインナーリード方向に、再度、折り曲げて合流させることにより形成されている（ループ形状）。インナーリード部２５とＩＣチップ１下面の間の封止樹脂の流れを横切るインナーリードの配線が問題にならない場合は、このような形状で設計することも可能である。
【００３０】
図８は、図４Ａのインナーリードパターンの変形例２である。インナーリード１１は、ＶＤＤに接続され、インナーリード１２は、ＧＮＤに接続されている。インナーリードの幅を広げることで、インナーリード１１とインナーリード１２を形成し、Ｂ−Ｂ’軸において、インナーリード１１とインナーリード１２を対峙させている。
【００３１】
部分領域Ａが、図７及び図８のようなインナーリードのパターンを有していても、図４Ｂの断面構造となるため、本実施形態の半導体装置の効果を得ることができる。
【００３２】
（第２実施形態）
添付図面を参照して、本実施形態による半導体装置を以下に説明する。本実施形態における半導体装置の構成は、第１実施形態の図３と同様であるため、説明を省略する。
【００３３】
図９Ａは、図３の部分領域Ａの第２実施形態におけるインナーリードパターンの平面図である。インナーリード１１は、オープン状態になる入力端子４の制御端子のバンプ６を接続するためのダミー用のリードである。インナーリード１２は、ＧＮＤに接続されている。インナーリード１２の形状は、第１実施形態の図４Ａのインナーリード１２と同様である。
【００３４】
本実施形態の半導体装置では、ＩＣチップ１を目合わせマーク２２に合わせた場合は、インナーリード１１に接続されるバンプに対応する、ＩＣチップ１の制御端子がオープン状態になる。そのため、ＩＣチップ１の制御端子をＶＤＤにプルアップし、Ｈｉ（ＶＤＤ）に設定する。図９Ｂは、図９Ａのインナーリード１１と接続されるＩＣチップ１の入力端子（制御端子）の等価回路図である。図９Ｂの等価回路は、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路３１、プルアップ抵抗３２及びバッファ３３を備える。オープン状態となるＩＣチップ１の制御端子は、ＶＤＤに接続されたプルアップ抵抗３２と接続され、入力信号がＨｉ（ＶＤＤ）に設定される。
【００３５】
本実施形態の半導体装置では、ＩＣチップ１を目合わせマーク２１に合わせた場合は、図６Ａと同様に、ＩＣチップ１の制御端子のバンプは、ＧＮＤであるインナーリード１２に接続される。この場合、バッファ３３の入力端子には、ＶＤＤに接続するプルアップ抵抗３２とＥＳＤ保護素子３１を介してＧＮＤに接続する制御端子との分圧によって発生する電圧レベルが印加される。ＥＳＤ保護素子３１の直流抵抗は、プルアップ抵抗３２の直流抵抗に対して十分に小さいため、ほぼＧＮＤに近いロー（Ｌｏ）レベルの電圧が印加されることになる。
【００３６】
このように、本発明の第２実施形態でもＩＣチップの搭載位置によって外部端子に印加する信号を変更することが可能になる。
【００３７】
なお、インナーリード１１は制御端子をインナーリード１２に接続した時は、電圧を設定しないオープンの状態でパッケージ２上に存在することになる。ＩＣチップをパッケージ２に搭載する際に問題が無ければ、インナーリード１１を具備しない構成にすることで、制御端子のバンプがどこにも接続しない状態になるようにしても構わない。というのも、インナーリードのようにパターン間の間隔が最小寸法であるところに電圧を設定しない配線パターンがあると、表示装置のＥＳＤ耐量を弱くしてしまうことがあるからである。
【００３８】
なお、図９Ａ及び図９Ｂにおいて、インナーリード１１に接続した際にオープン状態となるＩＣチップ１の制御端子を、ＶＤＤに接続したプルダウン抵抗３２の代わりに、ＧＮＤに接続されたプルダウン抵抗に接続して、入力信号をＬｏ（ＧＮＤ）に設定してもよい。その場合には、インナーリード１２をＶＤＤに接続し、目合わせマーク２１又は目合わせマーク２２の選択により、ＩＣチップ１の制御端子の電位をＨｉ（ＶＤＤ）、又はＬｏ（ＧＮＤ）に切り替える。
【００３９】
第２実施形態の半導体装置では、第１実施形態とは異なり、動作モードの変更のために必要となるインナーリードは、Ｈｉ（ＶＤＤ）、又はＬｏ（ＧＮＤ）のいずれか一方に接続されていればよい。そのため、第２実施形態の半導体装置によれば、ＶＤＤに接続されたインナーリードと、ＧＮＤに接続されたインナーリードを、並べて配置する必要がなく、外部端子の位置をより自由に設計することができる。
【００４０】
（第３実施形態）
添付図面を参照して、本実施形態による半導体装置を以下に説明する。本実施形態における半導体装置の構成は、第１実施形態の図３と同様であるため、説明を省略する。
【００４１】
図１０は、図３の部分領域Ａの第３実施形態におけるインナーリードパターンの平面図である。本実施形態の半導体装置では、目合わせマークが３つ存在する点が、第１実施形態の半導体装置とは異なる。図１０に図示されているように、本実施形態の半導体装置のインナーリードのパターンでは、第１実施形態のインナーリード１１とインナーリード１２との間に、インナーリード１３が追加されている。また、インナーリード１３にバンプを合わせるための目合わせマーク２３が追加されている。インナーリード１１は、ＶＤＤに接続される。インナーリード１２は、ＧＮＤに接続される。インナーリード１３は、ＩＣチップ１に対する制御信号を送信するための電極に接続される。インナーリード１１、インナーリード１２及びインナーリード１３は、図１０に図示されているように、Ｂ−Ｂ’軸上に配線され、互いに絶縁されている。
【００４２】
ＩＣチップ１を目合わせマーク２１に合わせた場合は、第１実施形態の半導体装置と同様に、外部端子（制御端子）は、Ｌｏ（ＧＮＤ）に設定される。ＩＣチップ１を目合わせマーク２２に合わせた場合は、第１実施形態の半導体装置と同様に、外部端子は、Ｈｉ（ＶＤＤ）に設定される。ＩＣチップ１を目合わせマーク２３に合わせた場合は、制御信号を外部から与えることにより、外部端子の論理値を外部から切り替えることができる。
【００４３】
本実施形態の半導体装置によれば、インナーリード１３を介して、外部からの制御信号により、ＩＣチップ１の動作モードを容易に変更することができる。これにより、同一のＩＣチップ１とパッケージ２の組み合わせによる半導体製品を、ＩＣチップ１の２つの動作モードのどちらか一方を必要とするカスタマ、および２つのモードを使い分けるカスタマの３者に提供することができる。
【００４４】
（第４実施形態）
添付図面を参照して、本実施形態による半導体装置を以下に説明する。本実施形態における半導体装置の構成は、第１実施形態の図３と同様であるため、説明を省略する。
【００４５】
図１１は、図４の部分領域Ａの第４実施形態におけるインナーリードパターンの平面図である。本実施形態の半導体装置では、目合わせマークが４つ存在し、２つの外部端子（制御端子）の信号の組み合わせを切り替えることができる点が、他の実施形態とは異なる。インナーリード１４ａ〜１４ｃは、ＶＤＤに接続された１本のインナーリードを、図１１に図示されているように分岐させることにより形成されている。インナーリード１５は、ＧＮＤに接続されたインナーリードを、図１１に図示されているように分岐させることにより形成されている。インナーリード１６ａ、１６ｂは、図１１に図示されているように、ＧＮＤに接続されたインナーリードを２箇所で分岐させることにより形成されている。インナーリード１５、インナーリード１４ｂは、図１１に図示されているように、Ｃ−Ｃ’軸上に配線され、互いに絶縁されている。インナーリード１６ａ、インナーリード１４ａ、インナーリード１６ｂ及びインナーリード１４ｃは、図１１に図示されているように、Ｄ−Ｄ’軸上に配線され、互いに絶縁されている。
【００４６】
ＩＣチップ１を目合わせマーク２１に合わせた場合は、インナーリード１５に接続される外部端子は、Ｌｏ（ＧＮＤ）に設定され、インナーリード１６ａに接続される外部端子は、Ｌｏ（ＧＮＤ）に設定される。
【００４７】
ＩＣチップ１を目合わせマーク２２に合わせた場合は、インナーリード１５に接続される外部端子は、Ｌｏ（ＧＮＤ）に設定され、インナーリード１４ａに接続される外部端子は、Ｈｉ（ＶＤＤ）に設定される。
【００４８】
ＩＣチップ１を目合わせマーク２３に合わせた場合は、インナーリード１４ｂに接続される外部端子は、Ｈｉ（ＶＤＤ）に設定され、インナーリード１６ｂに接続される外部端子は、Ｌｏ（ＧＮＤ）に設定される。
【００４９】
ＩＣチップ１を目合わせマーク２４に合わせた場合は、インナーリード１４ｂに接続される外部端子は、Ｈｉ（ＶＤＤ）に設定され、インナーリード１４ｃに接続される外部端子は、Ｈｉ（ＶＤＤ）に設定される。
【００５０】
本実施形態の半導体装置によれば、ＩＣチップ１と、パッケージ２との接続位置を変えることにより、異なる２ビット幅の制御信号をＩＣチップ１に与えることができ、ＩＣチップ１に対して、４通りの動作モードを切り替えることができる。なお、制御信号の切り替えに使用するインナーリードの部位を増やすことにより、２ビット幅の制御信号の場合と同様の方法で、３ビット以上のビット幅の制御信号による動作モードの切り替えを行うことも可能である。
【００５１】
（第５実施形態）
添付図面を参照して、本実施形態による半導体装置を以下に説明する。図１２は、本発明の実施形態５における半導体装置の平面図である。本実施形態は、ＩＣチップ１の長辺側ではなく、短辺側（図１２の部分領域Ｅ）において、本発明の実施する形態について説明する。本実施形態における半導体装置の構成は、第１実施形態の図３と同様であるため、説明を省略する。
【００５２】
図１３Ａは、本発明の実施形態５における半導体装置のパッケージ２の部分領域Ｅの平面図である。パッケージ２の部分領域Ｅは、目合わせマーク２１、目合わせマーク２２、インナーリード１７、インナーリード１８及びインナーリード１９を備える。インナーリード１７及びインナーリード１９の枝分かれ部分は、ＩＣチップ１の接続箇所の外側に存在しており、ＩＣチップ１をどちらの目合わせマークに合わせても、同一のリードにバンプが接続される。インナーリード１８は、図１３Ａに示されるように、コの字型に形成されている。本実施形態の半導体装置では、ＩＣチップ１の短辺側にて、パッケージ２との接続位置を変更する。そのため、目合わせマーク２１と目合わせマーク２２のどちらに接続しても、同一のバンプに接続できるように、ＩＣチップ１の長辺側の外部端子に接続されるインナーリードには、十分な長さの接続可能領域を確保する必要がある。
【００５３】
図１３Ｂは、本発明の実施形態５における半導体装置のＩＣチップ１の部分領域Ｅの平面図である。ＧＮＤ出力端子７は、Ｌｏ（ＧＮＤ）を出力する端子である。制御端子８は、Ｌｏ（ＧＮＤ）、又はＨｉ（ＶＤＤ）に接続される端子である。ＶＤＤ出力端子９は、Ｈｉ（ＶＤＤ）を出力する端子である。図１３Ｂに図示されているように、制御端子８の両側に、ＧＮＤ出力端子７及びＶＤＤ出力端子９が配置されている。外部端子１０ａ及び外部端子１０ｂは、一般の端子である。
【００５４】
図１４Ａは、本発明の実施形態５における半導体装置の制御端子８を、目合わせマーク２２に合わせることにより、Ｈｉ（ＶＤＤ）に設定した場合の図である。図１４Ａに図示されているように、制御端子８のバンプとＶＤＤ出力端子９のバンプとが、コの字型のインナーリード１８によって接続されることにより、制御端子８が、Ｈｉ（ＶＤＤ）に設定されている。
【００５５】
図１４Ｂは、本発明の実施形態５における半導体装置の制御端子８を、目合わせマーク２１に合わせることにより、Ｌｏ（ＧＮＤ）に設定した場合の図である。図１４Ｂに図示されているように、制御端子８のバンプとＧＮＤ出力端子７のバンプとが、コの字型のインナーリード１８によって接続されることにより、制御端子８が、Ｌｏ（ＧＮＤ）に設定されている。
【００５６】
図１４Ａ及び図１４Ｂ、どちらの場合においても、外部端子１０ａは、同一のインナーリード１７に接続されている。同様に、外部端子１０ｂは、同一のインナーリード１９に接続されている。
【００５７】
本実施形態の半導体装置によれば、制御端子８をＩＣチップ１の短辺側に配置することができる。また、図１３Ｂに図示されているように、ＧＮＤ出力端子７、制御端子８及びＶＤＤ出力端子９において、ＩＣチップ１とパッケージ２との接続位置を、バンプのピッチ分だけ移動させることにより、設定を変えることができる。
【００５８】
本実施形態では、制御端子に与える信号をＩＣチップ１の外部端子７および９から与えている。これは、図１２から明らかなように、短辺の外側には出力信号のリード３が存在するため、安価な１層配線のパッケージ２では、外部から電源（ＶDD，ＧＮＤ）のリードを引き込むことによって配線できないからである。
【００５９】
逆に、実施形態１から４までの制御端子に与える信号は外部からリードを介して与えたが、本実施形態のようにＩＣチップの出力信号を使用することが可能である。
【００６０】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００６１】
１ ＩＣチップ
２ パッケージ
３ リード
４ 入力端子
５ 出力端子
６ バンプ
７ ＧＮＤ出力端子
８ 制御端子
９ ＶＤＤ出力端子
１０ａ，１０ｂ 外部端子
１１〜１３ インナーリード
１４ａ〜１４ｃ インナーリード
１５ インナーリード
１６ａ，１６ｂ インナーリード
１７〜１９ インナーリード
２１〜２４ 目合わせマーク
２５ インナーリード部
３１ （Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路
３２ プルアップ抵抗
３３ バッファ
１００ ＩＣチップ
１０１ 制御端子
１０２ 制御端子
１０３ａ〜１０３ｆ リード
１０４ ボンディングワイヤ
１１１ ＩＣチップ
１１２ パッケージ
１１３ リード
１１３ａ〜１１３ｂ 補助リード
１１５ ワイヤ
１２１〜１２４ ピン
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、チップの外部端子がバンプである半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、一部の入力端子（制御端子）を、Ｈｉ、又はＬｏに設定することにより、動作モードを切り替えて使用できるものが知られている。このような半導体装置は、１つのＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップで、ユーザに合わせた機能を切り替えて使用できるため、ＩＣチップの開発コストを抑えることができる。
【０００３】
一般に、ＩＣチップの特定の端子をＨｉ、又はＬｏに設定するためには、その端子を半導体装置のパッケージの外部端子にして電位を設定する。外部端子に、Ｈｉ、又はＬｏの電位を供給する方法は、半導体装置に接続する接続基板で電位を設定する方法、又は、接続基板上の他のデバイスで電位を設定する方法がある。例えば、半導体装置が、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）表示装置の場合には、タイミングコントローラに接続する。これらの方法は、ユーザの機能に合わせた異なるＩＣチップの開発に比べれば、接続基板の変更、又は接続基板上の他のデバイスの設定変更であるため、開発コストは安価になり、開発期間は短期間になる。しかし、接続基板の変更、又は接続基板上の他のデバイスの設定変更を、半導体装置メーカーの半導体装置の製造上の都合で、ユーザ側に強いることはできない。そのため、半導体装置メーカーでは、半導体装置のパッケージングの段階で、特定の端子の電位を切り替えることにより、半導体装置外部での設定変更を不要にする試みがなされている。
【０００４】
本発明の分野における文献公知発明としては、特開２００３−１５２００９号公報（特許文献１）、及び特開平６−９７３１９号公報（特許文献２）がある。
【０００５】
図１は、特許文献１の半導体装置を説明するための図である。特開２００３−１５２００９号公報（特許文献１）では、２つのリード１０３ａ、１０３ｃをチップ下で延在し、制御端子１０１、１０２の接続先を、延在した先の端子にワイヤーボンディングする（図１（Ａ））か、延在元の端子にワイヤーボンディングする（図１（Ｂ））かを切り替えることができる発明が開示されている。この発明によれば、同一チップ、同一パターンの半導体装置に対して、ボンディング位置のみで、半導体装置の動作モードを変更することができる。
【０００６】
図２は、特許文献２の半導体装置を説明するための図である。特開平６−９７３１９号公報（特許文献２）では、チップ１１１の搭載領域周辺に相互に絶縁された帯状の導体片（補助リード）１１３ａ、１１３ｂが配置されている。外部端子１２３は、チップ１１１の左下領域に最も近い位置にあるが、外部端子１２３から伸びたインナーリード１１３から補助リード１１３ａに接続（ボンディング）し、補助リード１１３ａからワイヤ１１５により、チップ１１１の右上の領域のパッドにボンディングできる。また、外部端子１２６は、チップ１１１の右上領域に最も近い位置にあるが、補助リード１１３ｂにボンディングすることで、補助リード１１３ｂを通して、チップ左下の領域のパッドにボンディングできる。この発明によれば、半導体チップのボンディングパッド配列に関係なく、パッケージのピン配列を設定することができる。
【０００７】
このような従来技術は、ワイヤーボンディングが必須であるため、ワイヤーの分だけパッケージの厚さが厚くなり、厚さの薄いパッケージに適用することができない。例えば、厚さが薄いパッケージの代表であるＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）パッケージでは、ＩＣチップ上に設けられた突起電極（バンプ）と、テープ上の端子とを直接接続（フリップチップボンディング）するため、ボンディングワイヤーで接続を切り替える従来技術を適用することができない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１５２００９号公報
【特許文献２】特開平６−９７３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
フリップチップ実装の半導体装置において、パッケージ外部の設計を変更せずに、特定の端子に与える信号を変更できる半導体装置が求められている。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１１】
本発明の半導体装置は、外部端子にバンプを備えるＩＣチップ（１）と、前記ＩＣチップを搭載するパッケージ（２）とを備え、前記パッケージ（２）は、前記外部端子に第１の信号又は第２の信号を印加するインナーリード部（２５）を備える。前記インナーリード部（２５）は、前記ＩＣチップ（１）の搭載位置により、前記外部端子に印加する信号を、前記第１の信号又は前記第２の信号に変更可能なインナーリードのパターンを有する。
【発明の効果】
【００１２】
本発明によれば、フリップチップ実装の半導体装置において、パッケージ外部の設計を変更せずに、特定の端子に与える信号を変更できる半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、特許文献１の半導体装置を説明するための平面図である。
【図２】図２は、特許文献２の半導体装置を説明するための平面図である。
【図３】図３は、本発明の実施形態１における半導体装置の平面図である。
【図４Ａ】図４Ａは、インナーリード部２５の部分領域Ａの第１実施形態におけるインナーリードパターンの平面図である。
【図４Ｂ】図４Ｂは、図４Ａに図示されたＢ−Ｂ’軸における部分領域ＡのＢ−Ｂ’断面図である。
【図５Ａ】図５Ａは、図４Ａに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＶＤＤに接続した場合を説明するための図である。
【図５Ｂ】図５Ｂは、図４Ｂに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＶＤＤに接続した場合を説明するための図である。
【図６Ａ】図６Ａは、図４Ａに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＧＮＤに接続した場合を説明するための図である。
【図６Ｂ】図６Ｂは、図４Ｂに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＧＮＤに接続した場合を説明するための図である。
【図７】図７は、図４Ａのインナーリードパターンの変形例１である。
【図８】図８は、図４Ａのインナーリードパターンの変形例２である。
【図９Ａ】図９Ａは、図３の部分領域Ａの第２実施形態におけるインナーリードパターンの平面図である。
【図９Ｂ】図９Ｂは、図９Ａのインナーリード１１と接続されるＩＣチップ１の入力端子の等価回路図である。
【図１０】図１０は、図３の部分領域Ａの第３実施形態におけるインナーリードパターンの平面図である。
【図１１】図１１は、図４の部分領域Ａの第４実施形態におけるインナーリードパターンの平面図である。
【図１２】図１２は、本発明の実施形態５における半導体装置の平面図である。
【図１３Ａ】図１３Ａは、本発明の実施形態５における半導体装置のパッケージ２の部分領域Ｅの平面図である。
【図１３Ｂ】図１３Ｂは、本発明の実施形態５における半導体装置のＩＣチップ１の部分領域Ｅの平面図である。
【図１４Ａ】図１４Ａは、本発明の実施形態５における半導体装置の制御端子８を、目合わせマーク２２に合わせることにより、Ｈｉ（ＶＤＤ）に設定した場合の図である。
【図１４Ｂ】図１４Ｂは、本発明の実施形態５における半導体装置の制御端子８を、目合わせマーク２１に合わせることにより、Ｌｏ（ＧＮＤ）に設定した場合の図である。
【発明を実施するための形態】
【００１４】
（第１実施形態）
添付図面を参照して、本実施形態による半導体装置を以下に説明する。
【００１５】
はじめに、本実施形態における半導体装置の構成の説明を行う。
【００１６】
図３は、本発明の実施形態における半導体装置の平面図である。本実施形態の半導体装置は、ＩＣチップ１とパッケージ２とを備える。パッケージ２は、ＩＣチップ１の保護、及びＩＣチップ１と他の外部デバイスが搭載された接続基板とを電気的に接続する役割を持つ。パッケージ２は、外部端子として、複数の入力端子４、及び複数の出力端子５とを備える。パッケージ２内において、外部端子からリード３を介して、ＩＣチップ１と他の外部デバイスが電気的に接続される。ＩＣチップ１とリード３の接続は、ＩＣチップの外部電極である突起電極（バンプ）と、ＩＣチップ１と重なるリード３の部分（インナーリード部２５）とを接続することにより行われる。一般に、バンプとインナーリードは、熱圧着等で接続される。その後、インナーリード部２５とＩＣチップ１下面の間に封止樹脂が流し込まれ、機械的にパッケージ２とＩＣチップ１が接着されるとともに、外的環境から保護される。
【００１７】
例えば、半導体装置が表示装置のドライバの場合には、入力端子４は、タイミングコントローラと呼ばれる外部デバイスや、電源を搭載する接続基板に接続し、出力端子５は、表示パネルに接続する。入力端子４には、ＩＣチップ１の入力端子に接続するものや、ＩＣチップ１の電源端子に電力を供給する電源端子がある。製品によっては、接続基板へ信号を出力する出力端子を含む場合がある。図３の半導体装置の例は、作図の都合で外部端子の本数が少ないが、例えば、半導体装置が表示装置のドライバである場合は、入力端子４は数十本から百本程度あり、出力端子５は数百本から千本を超えるものまである。
【００１８】
本発明の実施形態では、パッケージ２の有するインナーリードのパターンが重要である。図４Ａは、インナーリード部２５の部分領域Ａの第１実施形態におけるインナーリードパターンの平面図である。目合わせマーク２１及び目合わせマーク２２は、パッケージ２にＩＣチップ１を搭載する際の位置合わせに使用するマークである。インナーリード１１は、ＶＤＤに接続され、インナーリード１２は、ＧＮＤに接続されている。インナーリード１１の形状は、図４Ａで図示されているように、インナーリードを２箇所で折り曲げ、Ｂ−Ｂ’軸に対し、Ｂ’方向へ折り返すことにより形成されている。インナーリード１２の形状は、図４Ａで図示されているように、分岐させたインナーリードを折り曲げて、Ｂ−Ｂ’軸に対して、Ｂ方向へ伸ばすことにより形成されている。インナーリード１１とインナーリード１２は、Ｂ−Ｂ’軸上において、対峙するように配線され、互いに絶縁されている。
【００１９】
図４Ｂは、図４Ａに図示されたＢ−Ｂ’軸における部分領域ＡのＢ−Ｂ’断面図である。パッケージ２の上面にインナーリードが積層してある。互いに絶縁されたインナーリードの左側がＶＤＤに接続されるインナーリード１１であり、右側がＧＮＤに接続されるインナーリード１２である。
【００２０】
図５Ａは、図４Ａに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＶＤＤに接続した場合を説明するための図である。ＩＣチップ１を、目合わせマーク２２に合わせて配置することにより、ＩＣチップ１の外部端子（制御端子）とインナーリード１１を電気的に接続している。
【００２１】
図５Ｂは、図４Ｂに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＶＤＤに接続した場合を説明するための図である。ＩＣチップ１の制御端子と、ＶＤＤに接続されたインナーリード１１とが、ＩＣチップ１の制御端子上に形成されたバンプ６により電気的に接続されている。
【００２２】
図６Ａは、図４Ａに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＧＮＤに接続した場合を説明するための図である。ＩＣチップ１を、目合わせマーク２１に合わせて配置することにより、ＩＣチップ１の制御端子とインナーリード１２を電気的に接続している。
【００２３】
図６Ｂは、図４Ｂに図示されたインナーリードパターンにおいて、ＩＣチップ１の外部端子をＧＮＤに接続した場合を説明するための図である。ＩＣチップ１の制御端子と、ＧＮＤに接続されたインナーリード１２とが、ＩＣチップ１の制御端子上に形成されたバンプ６により電気的に接続されている。
【００２４】
なお、図５Ａ、図６Ａに図示されているように、インナーリード１１の折り曲げ部分は、バンプの接続位置よりＩＣチップ１の内側にあり、インナーリード１２の枝分かれ部分は、ＩＣチップ１の外側にあるように設計されている。これは、封止樹脂を流し込んでＩＣチップ１とパッケージ２を接着する際に、樹脂の流れを妨げないようにするためである。
【００２５】
なお、目合わせマーク２１、目合わせマーク２２は、説明し易さを考慮し、ＩＣチップ１の角に合わせる例で説明したが、実際には、ＩＣチップ１の角はＩＣチップ１をウェハーから切り出すダイシングの工程で、その位置に誤差を含む。そのため、インナーリードのピッチが細かい場合には、より精度の高い方法を採る。例えば、パッケージ２の基材が半透明のＴＡＢテープの場合は、ＩＣチップ１及びパッケージ２に位置合わせ精度のよいマークを設置する。パッケージ２のＩＣチップ１を搭載する面の裏面から、光学的にマーク同士を合わせることにより、より精度の高い位置合わせを行うことができる。また、目合わせマークは、図４Ａのように、ＩＣチップ１上の１つの角だけでなく、対角線上等の他の位置にも設置し、回転方向の位置合わせ精度を上げてもよい。また、特別な目合わせマークを使用せずに、インナーリードとバンプの接続状況を、直接光学的に観測することにより位置を合わせてもよい。
【００２６】
なお、図３のＩＣチップ１の短辺のバンプに接続しているインナーリードは、ＩＣチップ１を、どちらの目合わせマークに合わせても、同じバンプに接続できるようにしておく必要がある。例えば、短辺のバンプに接続しているインナーリードに、ＩＣチップ１の短辺に平行に、目合わせマーク０と目合わせマーク１の間隔以上の長さのバンプとの接続部分を持たせる。または、後に本発明の実施形態５（図１３Ａ〜１４Ｂ）で述べるインナーリード１７及びインナーリード１９のように、目合わせマーク０に合わせた時の接続部分と、目合わせマーク１に合わせた時の接続部分の両方を、同じリードに接続するようにする方法等が考えられる。
【００２７】
本実施形態の半導体装置によれば、同一のＩＣチップ１とパッケージ２とをフリップチップ接続する場合でも、ＩＣチップ１と合わせる目合わせマークを変えることで、特定の入力端子（制御端子）の電位をＨｉ（ＶＤＤ）、又はＬｏ（ＧＮＤ）に設定することができる。これにより、ＩＣチップ１が、２つの動作モードを持つ場合に、動作モードをパッケージングの段階で選択でき、短期間で、複数種類の半導体装置を製造することができる。また、ＩＣチップ１及びパッケージ２が同一のため、これらの製造コストをより小さくし、量産効果によるコストダウンを実現することができる。
【００２８】
なお、本実施形態の半導体装置の効果は、図４Ｂの断面構造があれば得ることができるため、図４Ａのインナーリードのパターンに限定されるものではない。
【００２９】
図７は、図４Ａのインナーリードパターンの変形例１である。インナーリード１１は、ＶＤＤに接続され、インナーリード１２は、ＧＮＤに接続されている。インナーリード１１の形状は、図７に図示されているように、分岐させたインナーリードを、Ｂ−Ｂ’軸に対して、Ｂ方向へ伸ばすことにより形成されている。インナーリード１２の形状は、図７に図示されているように、分岐させたインナーリードを折り曲げて、Ｂ−Ｂ’軸に対して、Ｂ方向へ伸ばし、分岐元のインナーリード方向に、再度、折り曲げて合流させることにより形成されている（ループ形状）。インナーリード部２５とＩＣチップ１下面の間の封止樹脂の流れを横切るインナーリードの配線が問題にならない場合は、このような形状で設計することも可能である。
【００３０】
図８は、図４Ａのインナーリードパターンの変形例２である。インナーリード１１は、ＶＤＤに接続され、インナーリード１２は、ＧＮＤに接続されている。インナーリードの幅を広げることで、インナーリード１１とインナーリード１２を形成し、Ｂ−Ｂ’軸において、インナーリード１１とインナーリード１２を対峙させている。
【００３１】
部分領域Ａが、図７及び図８のようなインナーリードのパターンを有していても、図４Ｂの断面構造となるため、本実施形態の半導体装置の効果を得ることができる。
【００３２】
（第２実施形態）
添付図面を参照して、本実施形態による半導体装置を以下に説明する。本実施形態における半導体装置の構成は、第１実施形態の図３と同様であるため、説明を省略する。
【００３３】
図９Ａは、図３の部分領域Ａの第２実施形態におけるインナーリードパターンの平面図である。インナーリード１１は、オープン状態になる入力端子４の制御端子のバンプ６を接続するためのダミー用のリードである。インナーリード１２は、ＧＮＤに接続されている。インナーリード１２の形状は、第１実施形態の図４Ａのインナーリード１２と同様である。
【００３４】
本実施形態の半導体装置では、ＩＣチップ１を目合わせマーク２２に合わせた場合は、インナーリード１１に接続されるバンプに対応する、ＩＣチップ１の制御端子がオープン状態になる。そのため、ＩＣチップ１の制御端子をＶＤＤにプルアップし、Ｈｉ（ＶＤＤ）に設定する。図９Ｂは、図９Ａのインナーリード１１と接続されるＩＣチップ１の入力端子（制御端子）の等価回路図である。図９Ｂの等価回路は、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路３１、プルアップ抵抗３２及びバッファ３３を備える。オープン状態となるＩＣチップ１の制御端子は、ＶＤＤに接続されたプルアップ抵抗３２と接続され、入力信号がＨｉ（ＶＤＤ）に設定される。
【００３５】
本実施形態の半導体装置では、ＩＣチップ１を目合わせマーク２１に合わせた場合は、図６Ａと同様に、ＩＣチップ１の制御端子のバンプは、ＧＮＤであるインナーリード１２に接続される。この場合、バッファ３３の入力端子には、ＶＤＤに接続するプルアップ抵抗３２とＥＳＤ保護素子３１を介してＧＮＤに接続する制御端子との分圧によって発生する電圧レベルが印加される。ＥＳＤ保護素子３１の直流抵抗は、プルアップ抵抗３２の直流抵抗に対して十分に小さいため、ほぼＧＮＤに近いロー（Ｌｏ）レベルの電圧が印加されることになる。
【００３６】
このように、本発明の第２実施形態でもＩＣチップの搭載位置によって外部端子に印加する信号を変更することが可能になる。
【００３７】
なお、インナーリード１１は制御端子をインナーリード１２に接続した時は、電圧を設定しないオープンの状態でパッケージ２上に存在することになる。ＩＣチップをパッケージ２に搭載する際に問題が無ければ、インナーリード１１を具備しない構成にすることで、制御端子のバンプがどこにも接続しない状態になるようにしても構わない。というのも、インナーリードのようにパターン間の間隔が最小寸法であるところに電圧を設定しない配線パターンがあると、表示装置のＥＳＤ耐量を弱くしてしまうことがあるからである。
【００３８】
なお、図９Ａ及び図９Ｂにおいて、インナーリード１１に接続した際にオープン状態となるＩＣチップ１の制御端子を、ＶＤＤに接続したプルダウン抵抗３２の代わりに、ＧＮＤに接続されたプルダウン抵抗に接続して、入力信号をＬｏ（ＧＮＤ）に設定してもよい。その場合には、インナーリード１２をＶＤＤに接続し、目合わせマーク２１又は目合わせマーク２２の選択により、ＩＣチップ１の制御端子の電位をＨｉ（ＶＤＤ）、又はＬｏ（ＧＮＤ）に切り替える。
【００３９】
第２実施形態の半導体装置では、第１実施形態とは異なり、動作モードの変更のために必要となるインナーリードは、Ｈｉ（ＶＤＤ）、又はＬｏ（ＧＮＤ）のいずれか一方に接続されていればよい。そのため、第２実施形態の半導体装置によれば、ＶＤＤに接続されたインナーリードと、ＧＮＤに接続されたインナーリードを、並べて配置する必要がなく、外部端子の位置をより自由に設計することができる。
【００４０】
（第３実施形態）
添付図面を参照して、本実施形態による半導体装置を以下に説明する。本実施形態における半導体装置の構成は、第１実施形態の図３と同様であるため、説明を省略する。
【００４１】
図１０は、図３の部分領域Ａの第３実施形態におけるインナーリードパターンの平面図である。本実施形態の半導体装置では、目合わせマークが３つ存在する点が、第１実施形態の半導体装置とは異なる。図１０に図示されているように、本実施形態の半導体装置のインナーリードのパターンでは、第１実施形態のインナーリード１１とインナーリード１２との間に、インナーリード１３が追加されている。また、インナーリード１３にバンプを合わせるための目合わせマーク２３が追加されている。インナーリード１１は、ＶＤＤに接続される。インナーリード１２は、ＧＮＤに接続される。インナーリード１３は、ＩＣチップ１に対する制御信号を送信するための電極に接続される。インナーリード１１、インナーリード１２及びインナーリード１３は、図１０に図示されているように、Ｂ−Ｂ’軸上に配線され、互いに絶縁されている。
【００４２】
ＩＣチップ１を目合わせマーク２１に合わせた場合は、第１実施形態の半導体装置と同様に、外部端子（制御端子）は、Ｌｏ（ＧＮＤ）に設定される。ＩＣチップ１を目合わせマーク２２に合わせた場合は、第１実施形態の半導体装置と同様に、外部端子は、Ｈｉ（ＶＤＤ）に設定される。ＩＣチップ１を目合わせマーク２３に合わせた場合は、制御信号を外部から与えることにより、外部端子の論理値を外部から切り替えることができる。
【００４３】
本実施形態の半導体装置によれば、インナーリード１３を介して、外部からの制御信号により、ＩＣチップ１の動作モードを容易に変更することができる。これにより、同一のＩＣチップ１とパッケージ２の組み合わせによる半導体製品を、ＩＣチップ１の２つの動作モードのどちらか一方を必要とするカスタマ、および２つのモードを使い分けるカスタマの３者に提供することができる。
【００４４】
（第４実施形態）
添付図面を参照して、本実施形態による半導体装置を以下に説明する。本実施形態における半導体装置の構成は、第１実施形態の図３と同様であるため、説明を省略する。
【００４５】
図１１は、図４の部分領域Ａの第４実施形態におけるインナーリードパターンの平面図である。本実施形態の半導体装置では、目合わせマークが４つ存在し、２つの外部端子（制御端子）の信号の組み合わせを切り替えることができる点が、他の実施形態とは異なる。インナーリード１４ａ〜１４ｃは、ＶＤＤに接続された１本のインナーリードを、図１１に図示されているように分岐させることにより形成されている。インナーリード１５は、ＧＮＤに接続されたインナーリードを、図１１に図示されているように分岐させることにより形成されている。インナーリード１６ａ、１６ｂは、図１１に図示されているように、ＧＮＤに接続されたインナーリードを２箇所で分岐させることにより形成されている。インナーリード１５、インナーリード１４ｂは、図１１に図示されているように、Ｃ−Ｃ’軸上に配線され、互いに絶縁されている。インナーリード１６ａ、インナーリード１４ａ、インナーリード１６ｂ及びインナーリード１４ｃは、図１１に図示されているように、Ｄ−Ｄ’軸上に配線され、互いに絶縁されている。
【００４６】
ＩＣチップ１を目合わせマーク２１に合わせた場合は、インナーリード１５に接続される外部端子は、Ｌｏ（ＧＮＤ）に設定され、インナーリード１６ａに接続される外部端子は、Ｌｏ（ＧＮＤ）に設定される。
【００４７】
ＩＣチップ１を目合わせマーク２２に合わせた場合は、インナーリード１５に接続される外部端子は、Ｌｏ（ＧＮＤ）に設定され、インナーリード１４ａに接続される外部端子は、Ｈｉ（ＶＤＤ）に設定される。
【００４８】
ＩＣチップ１を目合わせマーク２３に合わせた場合は、インナーリード１４ｂに接続される外部端子は、Ｈｉ（ＶＤＤ）に設定され、インナーリード１６ｂに接続される外部端子は、Ｌｏ（ＧＮＤ）に設定される。
【００４９】
ＩＣチップ１を目合わせマーク２４に合わせた場合は、インナーリード１４ｂに接続される外部端子は、Ｈｉ（ＶＤＤ）に設定され、インナーリード１４ｃに接続される外部端子は、Ｈｉ（ＶＤＤ）に設定される。
【００５０】
本実施形態の半導体装置によれば、ＩＣチップ１と、パッケージ２との接続位置を変えることにより、異なる２ビット幅の制御信号をＩＣチップ１に与えることができ、ＩＣチップ１に対して、４通りの動作モードを切り替えることができる。なお、制御信号の切り替えに使用するインナーリードの部位を増やすことにより、２ビット幅の制御信号の場合と同様の方法で、３ビット以上のビット幅の制御信号による動作モードの切り替えを行うことも可能である。
【００５１】
（第５実施形態）
添付図面を参照して、本実施形態による半導体装置を以下に説明する。図１２は、本発明の実施形態５における半導体装置の平面図である。本実施形態は、ＩＣチップ１の長辺側ではなく、短辺側（図１２の部分領域Ｅ）において、本発明の実施する形態について説明する。本実施形態における半導体装置の構成は、第１実施形態の図３と同様であるため、説明を省略する。
【００５２】
図１３Ａは、本発明の実施形態５における半導体装置のパッケージ２の部分領域Ｅの平面図である。パッケージ２の部分領域Ｅは、目合わせマーク２１、目合わせマーク２２、インナーリード１７、インナーリード１８及びインナーリード１９を備える。インナーリード１７及びインナーリード１９の枝分かれ部分は、ＩＣチップ１の接続箇所の外側に存在しており、ＩＣチップ１をどちらの目合わせマークに合わせても、同一のリードにバンプが接続される。インナーリード１８は、図１３Ａに示されるように、コの字型に形成されている。本実施形態の半導体装置では、ＩＣチップ１の短辺側にて、パッケージ２との接続位置を変更する。そのため、目合わせマーク２１と目合わせマーク２２のどちらに接続しても、同一のバンプに接続できるように、ＩＣチップ１の長辺側の外部端子に接続されるインナーリードには、十分な長さの接続可能領域を確保する必要がある。
【００５３】
図１３Ｂは、本発明の実施形態５における半導体装置のＩＣチップ１の部分領域Ｅの平面図である。ＧＮＤ出力端子７は、Ｌｏ（ＧＮＤ）を出力する端子である。制御端子８は、Ｌｏ（ＧＮＤ）、又はＨｉ（ＶＤＤ）に接続される端子である。ＶＤＤ出力端子９は、Ｈｉ（ＶＤＤ）を出力する端子である。図１３Ｂに図示されているように、制御端子８の両側に、ＧＮＤ出力端子７及びＶＤＤ出力端子９が配置されている。外部端子１０ａ及び外部端子１０ｂは、一般の端子である。
【００５４】
図１４Ａは、本発明の実施形態５における半導体装置の制御端子８を、目合わせマーク２２に合わせることにより、Ｈｉ（ＶＤＤ）に設定した場合の図である。図１４Ａに図示されているように、制御端子８のバンプとＶＤＤ出力端子９のバンプとが、コの字型のインナーリード１８によって接続されることにより、制御端子８が、Ｈｉ（ＶＤＤ）に設定されている。
【００５５】
図１４Ｂは、本発明の実施形態５における半導体装置の制御端子８を、目合わせマーク２１に合わせることにより、Ｌｏ（ＧＮＤ）に設定した場合の図である。図１４Ｂに図示されているように、制御端子８のバンプとＧＮＤ出力端子７のバンプとが、コの字型のインナーリード１８によって接続されることにより、制御端子８が、Ｌｏ（ＧＮＤ）に設定されている。
【００５６】
図１４Ａ及び図１４Ｂ、どちらの場合においても、外部端子１０ａは、同一のインナーリード１７に接続されている。同様に、外部端子１０ｂは、同一のインナーリード１９に接続されている。
【００５７】
本実施形態の半導体装置によれば、制御端子８をＩＣチップ１の短辺側に配置することができる。また、図１３Ｂに図示されているように、ＧＮＤ出力端子７、制御端子８及びＶＤＤ出力端子９において、ＩＣチップ１とパッケージ２との接続位置を、バンプのピッチ分だけ移動させることにより、設定を変えることができる。
【００５８】
本実施形態では、制御端子に与える信号をＩＣチップ１の外部端子７および９から与えている。これは、図１２から明らかなように、短辺の外側には出力信号のリード３が存在するため、安価な１層配線のパッケージ２では、外部から電源（ＶDD，ＧＮＤ）のリードを引き込むことによって配線できないからである。
【００５９】
逆に、実施形態１から４までの制御端子に与える信号は外部からリードを介して与えたが、本実施形態のようにＩＣチップの出力信号を使用することが可能である。
【００６０】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００６１】
１ ＩＣチップ
２ パッケージ
３ リード
４ 入力端子
５ 出力端子
６ バンプ
７ ＧＮＤ出力端子
８ 制御端子
９ ＶＤＤ出力端子
１０ａ，１０ｂ 外部端子
１１〜１３ インナーリード
１４ａ〜１４ｃ インナーリード
１５ インナーリード
１６ａ，１６ｂ インナーリード
１７〜１９ インナーリード
２１〜２４ 目合わせマーク
２５ インナーリード部
３１ （Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路
３２ プルアップ抵抗
３３ バッファ
１００ ＩＣチップ
１０１ 制御端子
１０２ 制御端子
１０３ａ〜１０３ｆ リード
１０４ ボンディングワイヤ
１１１ ＩＣチップ
１１２ パッケージ
１１３ リード
１１３ａ〜１１３ｂ 補助リード
１１５ ワイヤ
１２１〜１２４ ピン
【特許請求の範囲】
【請求項１】
外部端子にバンプを備えるＩＣチップと、
前記ＩＣチップを搭載するパッケージとを備え、
前記パッケージは、
前記外部端子に第１の信号又は第２の信号を印加するインナーリード部を備え、ここで、前記インナーリード部は、前記ＩＣチップの搭載位置により、前記外部端子に印加する信号を、前記第１の信号又は前記第２の信号に変更可能なインナーリードのパターンを有する
半導体装置。
【請求項２】
前記第１の信号は、第１の電圧の電源により生成され、前記第２の信号は、前記第１の電圧とは異なる第２の電圧の電源により生成される
請求項１に記載の半導体装置。
【請求項３】
前記パッケージは、前記搭載位置を示す目合わせマークを複数有し、
前記ＩＣチップと合わせる前記目合わせマークを選択することにより、前記バンプと前記インナーリード部との接続位置を合わせる
請求項１又は２に記載の半導体装置。
【請求項４】
前記インナーリードのパターンは、
前記インナーリードの向きを変える折り曲げパターン
を含む請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記インナーリードのパターンは、
単一の前記インナーリードから、複数の前記インナーリードに分岐する分岐パターン
を含む請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記インナーリードのパターンは、
前記分岐パターンにより分岐した前記インナーリードが、合流する合流パターン
を含む請求項５に記載の半導体装置。
【請求項７】
前記インナーリードのパターンは、
部位によって幅の異なる前記インナーリードを含む
請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項１】
外部端子にバンプを備えるＩＣチップと、
前記ＩＣチップを搭載するパッケージとを備え、
前記パッケージは、
前記外部端子に第１の信号又は第２の信号を印加するインナーリード部を備え、ここで、前記インナーリード部は、前記ＩＣチップの搭載位置により、前記外部端子に印加する信号を、前記第１の信号又は前記第２の信号に変更可能なインナーリードのパターンを有する
半導体装置。
【請求項２】
前記第１の信号は、第１の電圧の電源により生成され、前記第２の信号は、前記第１の電圧とは異なる第２の電圧の電源により生成される
請求項１に記載の半導体装置。
【請求項３】
前記パッケージは、前記搭載位置を示す目合わせマークを複数有し、
前記ＩＣチップと合わせる前記目合わせマークを選択することにより、前記バンプと前記インナーリード部との接続位置を合わせる
請求項１又は２に記載の半導体装置。
【請求項４】
前記インナーリードのパターンは、
前記インナーリードの向きを変える折り曲げパターン
を含む請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記インナーリードのパターンは、
単一の前記インナーリードから、複数の前記インナーリードに分岐する分岐パターン
を含む請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記インナーリードのパターンは、
前記分岐パターンにより分岐した前記インナーリードが、合流する合流パターン
を含む請求項５に記載の半導体装置。
【請求項７】
前記インナーリードのパターンは、
部位によって幅の異なる前記インナーリードを含む
請求項１乃至６のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【公開番号】特開２０１３−６５６７３（Ｐ２０１３−６５６７３Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０３００５（Ｐ２０１１−２０３００５）
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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