半導体装置
【課題】短チャネル効果の抑制およびオフリーク電流の抑制が可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置は、半導体基板において素子分離領域によって仕切られた素子領域と、前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域とを備える。また、実施形態の半導体装置は、少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極を備える。ドレイン領域における前記ゲート絶縁膜と接触する界面は、前記ゲート電極側に突出した凸部を有する。
【解決手段】実施形態の半導体装置は、半導体基板において素子分離領域によって仕切られた素子領域と、前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域とを備える。また、実施形態の半導体装置は、少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極を備える。ドレイン領域における前記ゲート絶縁膜と接触する界面は、前記ゲート電極側に突出した凸部を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関するものである。
【背景技術】
【０００２】
従来、半導体記憶装置の電界効果型セルトランジスタとして、リセスチャネル型トランジスタ（ＲＣＡＴ：Recessed Channel Array Transistor）が開発されている。リセスチャネル型トランジスタは、例えば中央部に凹部のある短冊状の半導体領域を活性領域として、酸化膜等からなるゲート絶縁膜を介してこの凹部にゲート電極が配置され、凹部の両側面部にソース・ドレイン領域を有する。
【０００３】
このような構成を有するリセスチャネル型トランジスタは、チャネルを掘り込むことによって、トランジスタの配置面積を小さく保ったまま実効的にチャネル長を長く保つことができるという特徴を有する。これにより、リセスチャネル型トランジスタでは、短チャネル効果を抑制することができる。
【０００４】
しかしながら、リセスチャネル型トランジスタにおいては、トランジスタオフ時のドレイン領域−ゲート電極間のリーク電流が増加するという問題があった。すなわち、リセスチャネル型トランジスタは、凹部方向にゲート電極と並列に沿ったソース・ドレイン領域を有する。また、ゲート電極が基板に埋め込まれて作製されるため、ソース・ドレイン領域とゲート電極との間の酸化膜だけを他部よりも厚く形成することが困難な構造とされている。このため、従来の平面型トランジスタと比べてソース・ドレイン領域とゲート電極との間の接触面積が大きく、またソース・ドレイン領域とゲート電極との間のトンネル距離が短いため、トランジスタオフ時のリーク電流（オフリーク電流）として、ドレイン領域−ゲート電極間のトンネル電流が顕在化する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−４９１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、上記に鑑みてなされたものであって、短チャネル効果の抑制およびオフリーク電流の抑制が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、半導体基板において素子分離領域によって仕切られた素子領域と、前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域とを備える。また、実施形態の半導体装置は、少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極を備える。ドレイン領域における前記ゲート絶縁膜と接触する界面は、前記ゲート電極側に突出した凸部を有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施の形態にかかるリセスチャネル型トランジスタの構造を模式的示す平面図である。
【図２】図２は、第１の実施の形態にかかるリセスチャネル型トランジスタの構造を模式的に示す図である。
【図３】図３は、ドレイン領域におけるゲート絶縁膜と接触する界面の形状の他の例を示す断面図である。
【図４】図４は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図５】図５は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図６−１】図６−１は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図６−２】図６−２は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図７】図７は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図８】図８は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図９】図９は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１０−１】図１０−１は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１０−２】図１０−２は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１１】図１１は、第２の実施の形態にかかるリセスチャネル型トランジスタの構造を模式的に示す図である。
【図１２】図１２は、チャネルが構成される半導体領域であってゲートトレンチの円弧状領域に形成されたゲート絶縁膜と接触する半導体基板の界面の形状の他の例を示す断面図である。
【図１３】図１３は、第２の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１４】図１４は、第２の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１５】図１５は、第２の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１６】図１６は、第２の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下に、半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。
【００１０】
（第１の実施の形態）
図１は、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１（以下、トランジスタＴｒ１と呼ぶ場合がある）の構造を模式的示す平面図である。図２は、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１の構造を模式的に示す図であり、図２（ａ）は図１のＡ−Ａ’線に沿う要部縦断面図、図２（ｂ）は図１のＢ−Ｂ’線に沿う要部縦断面図、図２（ｃ）は図２（ａ）のＣ−Ｃ’線に沿う要部横断面図である。なお、図１においては、半導体基板１０、素子領域１１、不純物拡散層であるソース・ドレイン領域１６およびゲート電極１５に注目して示しており、その他の部材の図示を省略している。
【００１１】
トランジスタＴｒ１は、半導体基板１０の表層に形成されたＳＴＩ(Shallow Trench Isolation)構造の素子分離領域１２により仕切られた素子領域１１に形成され、ゲート絶縁膜１４とゲート電極１５とソース・ドレイン領域１６とを有する。
【００１２】
半導体基板１０は、例えばＰ型不純物を含有するｐ型シリコン基板である。この場合のソース・ドレイン領域１６は、ｎ型不純物を含有するｎ型不純物拡散層である。なお、半導体基板１０の構成に特に制限はなく、通常半導体用途に用いられるものを使用することができる。素子分離領域１２は、シリコン酸化（ＳｉＯ２）膜により形成されている。なお、図２（ｂ）では素子分離領域１２の高さが、チャネルＣＨを構成する素子領域の半導体基板１０の上面（ゲート絶縁膜１４の下面）よりも高くされているが素子分離領域１２の高さはこれに限定されず、上記の半導体基板１０の上面と比べてどの位置とされてもよい。
【００１３】
ゲートトレンチ１３は、図２（ａ）に示すようにゲート幅方向に垂直な面に沿った縦断面において、半導体基板１０の表面から略垂直に掘り込まれた垂直領域と、垂直領域の下方において円弧状に掘り込まれた円弧状領域とが連通したフラスコ形状を有する。円弧状領域は、ゲート幅方向に垂直な面方向において垂直領域よりも一部が幅広とされている。垂直領域の下端位置は、ソース・ドレイン領域１６の下端位置と略等しくされている。
【００１４】
ゲート絶縁膜１４は、ゲートトレンチ１３の内壁に形成されており、ゲートトレンチ１３の垂直領域における厚みがゲートトレンチ１３の円弧状領域における厚みよりも厚く形成されている。ゲート絶縁膜１４の厚みが一様でなく、ゲートトレンチ１３の垂直領域における厚みが厚くされることにより、ソース・ドレイン領域１６とゲート電極１５との間のトンネル電流およびゲート絶縁膜１４の容量を低減することができる。
【００１５】
ゲート電極１５は、ポリシリコン層１５ａと、ポリシリコン層１５ａ上に形成された低抵抗層１５ｂとから構成され、ゲートトレンチ１３の形状に沿ったフラスコ形状とされている。ポリシリコン層１５ａは、ゲートトレンチ１３の内部に一部が埋設されるとともに、一部が半導体基板１０の表面から突出して形成されている。すなわち、ポリシリコン層１５ａは、半導体基板１０の厚み方向においてソース・ドレイン領域１６より深い位置まで形成されている。低抵抗層１５ｂは、金属膜またはシリサイド層により形成される。
【００１６】
ソース・ドレイン領域１６は、素子領域１１においてゲートトレンチ１３に埋設されたゲート電極１５のポリシリコン層１５ａの一部を挟んで半導体基板１０の表層に形成され、一方がソース領域１６ｓ、他方がドレイン領域１６ｄとされる。ソース・ドレイン領域１６の高さ寸法は特に限定されないが、本実施の形態では例えば５ｎｍとされる。
【００１７】
ソース・ドレイン領域１６には、導電性材料からなる拡散層コンタクト１８が接続している。拡散層コンタクト１８は、それぞれ絶縁膜からなる側壁部１７によりゲート電極１５と絶縁され、ソース・ドレイン領域１６とその上層に設けられた配線層（図示せず）とを導通させる。
【００１８】
チャネルＣＨは、素子領域１１の半導体基板１０において、ゲート絶縁膜１４に隣接して２つのソース・ドレイン領域１６の間に形成されている。
【００１９】
上述した第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１では、図２（ｃ）に示されるように、ソース・ドレイン領域１６におけるゲート絶縁膜１４と接触する界面（ゲート絶縁膜１４を介してゲート電極１５のポリシリコン層１５ａと対向する側面）は、ゲート電極１５側に突出した凸形状を有する。すなわち、半導体基板１０の面方向において、ドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面には、ゲート幅方向の略中央部がゲート電極１５側に突出した三角形状の凸部１６ｄａが形成される。また、ソース領域１６ｓにおけるゲート絶縁膜１４と接触する界面にはゲート幅方向の略中央部がゲート電極１５側に突出した三角形状の凸部１６ｓａが形成される。
【００２０】
リセスチャネル型トランジスタＴｒ１は、その構造に起因して、トランジスタオフ時、すなわちゲート電圧：０Ｖ、ドレイン電圧：電源電圧の時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）が平面型トランジスタと比べて多くなる。そして、このトンネル電流（リーク電流）は、ドレイン領域１６ｄからゲート電極１５へ向かう単位面積あたりの実行的な電界の大きさ（電気力線の密度）が大きくなるにしたがって増加する。
【００２１】
そこで、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１では、ドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面の形状が、ゲート電極１５側に突出した凸形状とされている。この凸形状は、該界面における高さ方向の全幅において形成される。ドレイン領域１６ｄがこのような凸形状を有することにより、ドレイン領域１６ｄからゲート電極１５へ向かう電気力線を図２（ｃ）中の矢印に示されるように半導体基板１０の面方向において発散させる。これにより、このリセスチャネル型トランジスタＴｒ１では、トランジスタオフ時、すなわちゲート電圧：０Ｖ、ドレイン電圧：電源電圧の時にドレイン領域１６ｄからゲート電極１５のへ向かう単位面積あたりの実行的な電界の大きさ（電気力線の密度）を小さくすることができ、トランジスタオフ時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）を低減することができる。
【００２２】
なお、上記の凸形状は、ドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面における高さ方向の全幅において形成されることが好ましいが、高さ方向における一部に形成されてもよい。また、上述したドレイン領域１６ｄの形状は、隣接するトランジスタ同士でソース・ドレイン領域１６を共有する構造のトランジスタにも適用可能である。
【００２３】
また、上記の凸形状は、図２（ｃ）に示した三角形状に限定されない。図３は、ドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面の形状の他の例を示す断面図であり、図２（ｃ）に対応する図である。図３（ａ）は、ゲート幅方向における中央部近傍がゲート電極１５側に凸とされるとともにゲート幅方向における外縁部が平坦とされた三角形状の例を示している。図３（ｂ）は、図２（ｃ）における三角形状においてゲート幅方向における中央部近傍が平坦面とされた台形状の例を示している。図３（ｃ）は、円弧状のようななだらかな曲線形状の例を示している。
【００２４】
また、図２（ｃ）および図３においては、ソース領域１６ｓにおけるゲート絶縁膜１４と接触する界面もゲート電極１５側に突出した凸形状を有する場合について示しているが、上述した効果を得る観点からは、ソース領域１６ｓについてはゲート絶縁膜１４と接触する界面は導体基板１０の面方向に対して略垂直な平坦面とされていてよい。
【００２５】
次に、上記のように構成された第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１の製造方法について図４〜図１０−２を参照して説明する。図４〜図１０−２は、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１の製造方法の一例を示す図である。図４、図５、図７〜図９において（ａ）は図２（ａ）に対応する要部縦断面図、（ｂ）は図２（ｂ）に対応する要部縦断面図、（ｃ）は図２（ｃ）に対応する要部横断面図である。図６−１、図６−２、図１０−１、図１０−２は、図２（ａ）に対応する要部縦断面図である。
【００２６】
まず図４（ａ）、（ｂ）、（ｃ）に示すように、ｐ型シリコン基板からなる半導体基板１０上にＳＴＩ法により素子分離領域１２が形成される。これにより、半導体基板１０の面内において略矩形状の複数の素子領域１１が画定される。次に、図５（ａ）、（ｂ）、（ｃ）に示すように、素子領域１１の長手方向に沿う断面においてフラスコ形状を有するゲートトレンチ１３を素子領域１１の所定の位置に形成する。ゲートトレンチ１３は、複数の素子領域１１および素子分離領域１２に跨って延在するように、素子領域１１と交差する方向にライン状に形成される。
【００２７】
ここで、ゲートトレンチ１３の側面は、素子領域１１の長手方向において対向する一対の側面１３ｓが半導体基板１０のシリコン面とされ、他の一対の側面が素子分離領域１２の側面とされる。また、シリコン面からなる一対の側面１３ｓは、（１００）面方位を有する面とされる。なお、シリコン面からなる一対の側面１３ｓのうち、少なくともトランジスタＴｒ１においてドレイン領域１６ｄが形成される側の側面の面方位が（１００）面とされればよい。
【００２８】
ゲートトレンチ１３は、例えば以下のようにして形成される。図６−１および図６−２は、ゲートトレンチ１３の形成方法の一例を示す断面図であり、図２（ａ）に対応する要部縦断面図である。まず、図６−１（ａ）に示すように、半導体基板１０上に、保護膜として例えばＣＶＤ（Chemical Vapor Deposition）法により窒化シリコン膜１０１が形成される。次に、フォトリソグラフィプロセスおよびＲＩＥ(Reactive Ion Etching)法を用いて、ゲート電極を形成する領域に対応する窒化シリコン膜１０１を選択的に除去することにより、窒化シリコン膜１０１に開口パターンが形成される。そして、この窒化シリコン膜１０１をマスクとして用いて半導体基板１０をＲＩＥ法により異方性エッチングすることにより、図６−１（ｂ）に示すように、素子領域１１に略四角柱状の溝１０２が形成される。
【００２９】
溝１０２の側面は、素子領域１１の長手方向において対向する一対の側面１０２ｓが半導体基板１０のシリコン面とされ、他の一対の側面が素子分離領域１２の側面とされる。ここで、溝１０２の側面を構成する一対の側面１０２ｓは、（１００）面方位を有する面とされ、ここでは素子領域１１の幅方向（短手方向）に沿う面とされる。
【００３０】
次に、図６−１（ｃ）に示すように、溝１０２の内壁を含む半導体基板１０上に例えば酸化シリコン（ＳｉＯ２）膜１０３がＣＶＤ法により堆積される。次に、フォトリソグラフィプロセスおよびＲＩＥ法を用いて、図６−２（ｄ）に示すように溝１０２の側壁に酸化シリコン膜１０３を残してその他の不要な酸化シリコン膜１０３を剥離する側壁加工が行われる。
【００３１】
次に、溝１０２の側壁に残った酸化シリコン膜１０３と窒化シリコン膜１０１とをマスクとして用いて、ウェットエッチングにより溝１０２の底部に対して等方性エッチングが行われる。これにより、図６−２（ｅ）に示すように、素子領域１１の長手方向に沿う縦断面において、溝１０２の底部が円弧状に加工される。その後、溝１０２の側壁に残った酸化シリコン膜１０３と窒化シリコン膜１０１とを剥離することにより、図６−２（ｆ）に示すように、素子領域１１の長手方向に沿う縦断面においてフラスコ形状を有するゲートトレンチ１３が得られる。また、ゲートトレンチ１３は、素子領域１１の長手方向において対向する一対の側面１３ｓが（１００）面方位を有するように形成される。
【００３２】
次に、図７（ａ）、（ｂ）、（ｃ）に示すように、ゲートトレンチ１３の一対の側面１３ｓ上に、ゲートトレンチ１３の内部側に突出する凸部１０ａがエピタキシャル成長によって形成される。（１００）面方位を有するシリコン面からなる一対の側面１３ｓにシリコンをエピタキシャル成長させることにより、凸部１０ａの形状は半導体基板１０の面方向において素子領域１１の短手方向の略中央部がゲートトレンチ１３の内部側に突出した三角形状の凸形状とされる。上記においてはエピタキシャル成長により凸部１０ａが形成される場合について説明したが、凸部１０ａは図５〜図６−２に示したゲートトレンチ１３の形成時にリソグラフィプロセスおよびＲＩＥ法を用いて形成されてもよい。また、凸部１０ａは一対の側面１３ｓにおける高さ方向の全幅において形成される。なお、図３（ａ）、（ｂ）、（ｃ）に示した凸部の形状も、それぞれ条件を調整することで公知の方法により形成できる。
【００３３】
次に、図８（ａ）、（ｂ）、（ｃ）に示すように、ゲートトレンチ１３の内壁に、ゲート絶縁膜１４としてシリコン酸化膜が例えば熱酸化法などにより形成される。次に、ゲートトレンチ１３の内部を充填するようにゲート絶縁膜１４の上に例えばＣＶＤ法によりポリシリコン層１５ａ１が堆積される。そして、図９（ａ）、（ｂ）、（ｃ）に示すように半導体基板１０の表面が露出するまでＣＭＰ法によりポリシリコン層１５ａ１の表面が平坦化される。
【００３４】
次に、図１０−１（ａ）に示すように、半導体基板１０の表面にポリシリコン層１５ａ２が堆積され、さらに低抵抗層となるタングステン膜１５ｂｗが堆積される。次に、図１０−１（ｂ）に示すように、半導体基板１０の表面に保護膜として例えば窒化シリコン膜１０４が堆積される。そして、フォトリソグラフィプロセスおよびＲＩＥ法を用いて、ゲート電極を形成する領域に対応する窒化シリコン膜１０４を選択的に残すように窒化シリコン膜１０４がパターニングされる。
【００３５】
その後、この窒化シリコン膜１０４をマスクとして用いて、ＲＩＥ法によりポリシリコン層１５ａ２およびタングステン膜１５ｂｗが異方性エッチングされる。これにより、図１０−１（ｃ）に示すように、ポリシリコン層１５ａと低抵抗層１５ｂとから構成されるゲート電極１５が得られる。
【００３６】
次に、半導体基板１０の表面に絶縁膜として酸化シリコン（ＳｉＯ２）膜がＣＶＤ法により堆積される。そして、窒化シリコン膜１０４をマスクとして用いて、ＲＩＥ法による酸化シリコン（ＳｉＯ２）膜の異方性エッチングが行われる。これにより、図１０−２（ｄ）に示すように、ゲート電極１５の側面に酸化シリコン（ＳｉＯ２）膜からなる側壁部１７が形成される。
【００３７】
次に、図１０−２（ｅ）に示すように、窒化シリコン膜１０４および側壁部１７をマスクとして用いて、イオン注入法によりソース・ドレイン領域１６（ソース領域１６ｓ、ドレイン領域１６ｄ）が形成される。次に、半導体基板１０上に層間絶縁膜（図示せず）が形成され、ソース・ドレイン領域１６（ソース領域１６ｓ、ドレイン領域１６ｄ）に対応する位置にコンタクトホール（図示せず）が形成される。そして、該コンタクトホールに導電材料を埋め込むことにより、図１０−２（ｆ）に示すように拡散層コンタクト１８が形成される。以上の工程を実施することにより、リセスチャネル型トランジスタＴｒ１が形成される。
【００３８】
上述したように、第１の実施の形態によれば、ドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面の形状が、半導体基板１０の面方向においてゲート電極１５側に突出した凸形状とされる。これにより、ゲート電極１５の配置面積を広げることなくドレイン領域１６ｄからゲート電極１５へ向かう電気力線を半導体基板１０の面方向において発散させることができる。この結果、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１では、トランジスタオフ時にドレイン領域１６ｄからゲート電極１５へ向かう単位面積あたりの実行的な電界の大きさ（電気力線の密度）を小さくすることができ、トランジスタオフ時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）を低減することができる。
【００３９】
したがって、第１の実施の形態によれば、短チャネル効果を抑制できるとともにトランジスタオフ時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）を抑制可能なリセスチャネル型トランジスタが得られる。
【００４０】
（第２の実施の形態）
図１１は、第２の実施の形態にかかるリセスチャネル型トランジスタＴｒ２（以下、トランジスタＴｒ２と呼ぶ場合がある）の構造を模式的に示す図であり、図１１（ａ）は図２（ａ）に対応する要部縦断面図、図１１（ｂ）は図２（ｂ）に対応する要部縦断面図、図１１（ｃ）は図２（ｃ）に対応する要部横断面図である。第２の実施の形態にかかるリセスチャネル型トランジスタＴｒ２は、ゲートトレンチ１３の円弧状領域に形成されたゲート絶縁膜１４と接触する半導体基板１０の形状以外は、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１と同じ構造を有する。以下では、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１と異なる点について説明する。なお、第２の実施の形態において示す図面では、第１の実施の形態の場合と同じ部材については同じ符号を付すことで説明を省略する。
【００４１】
リセスチャネル型トランジスタは、チャネルを構成する半導体領域とゲート絶縁膜とが接する界面が曲率を持つ。この曲率の影響で、トランジスタオン時にゲート電極からチャネルへ向かう電気力線が発散する。このため、チャネルの単位面積あたりの実行的な電界の大きさ（電気力線の密度）が小さくなり、チャネルに流れるキャリア量のゲート電極による制御力が平面型トランジスタに比べて劣化する。この結果、リセスチャネル型トランジスタでは、トランジスタのオン／オフ比が劣化する。オン／オフ比とは、トランジスタがオンの場合のソース−ドレイン電流の、トランジスタがオフの場合のソース−ドレイン電流に対する比を指す。
【００４２】
そこで、第２の実施の形態にかかるトランジスタＴｒ２では、チャネルＣＨが構成される半導体領域であって、ソース・ドレイン領域１６（ソース領域１６ｓ、ドレイン領域１６ｄ）よりも深い位置においてゲートトレンチ１３の円弧状領域に形成されたゲート絶縁膜１４と接触する半導体基板１０の界面が、図１１（ｂ）に示すように半導体基板１０の面方向において、ゲート電極１５側に突出した凸形状とされている。すなわち、このトランジスタＴｒ２では、ゲート幅方向に沿った縦断面において、チャネルＣＨが構成される半導体領域であってゲートトレンチ１３の底部に形成されたゲート絶縁膜１４と接触する半導体基板１０の界面には、ゲート幅方向の略中央部がゲート電極１５側に突出した三角形状の凸部１０ｂが形成される。
【００４３】
これにより、図１１（ｂ）中の矢印に示されるようにトランジスタオン時にゲート電極１５からチャネルＣＨに向かう電気力線をチャネル幅における内側の領域に集めることができ、ゲート電極１５からチャネルＣＨに向かう単位面積あたりの実行的な電界の大きさ（電気力線の密度）を大きくすることができる。この結果、このトランジスタＴｒでは、チャネルＣＨに流れるキャリア量を増加させてチャネルポテンシャルの制御力を向上させることができ、トランジスタのオン／オフ比を向上させることができる。すなわち、ゲート幅方向においてチャネルをゲート電界が囲むことで、ゲート電極の制御力が向上する。この凸形状は、上述したゲート絶縁膜１４と接触する半導体基板１０の界面において、ゲートトレンチ１３の円弧状領域に沿ってチャネル長方向の全周にわたって形成されている。
【００４４】
また、上述した凸形状は、図１１（ｂ）に示した三角形状に限定されない。図１２は、チャネルＣＨが構成される半導体領域であってゲートトレンチ１３の円弧状領域に形成されたゲート絶縁膜１４と接触する半導体基板１０の界面の形状の他の例を示す断面図であり、図１１（ｂ）に対応する図である。図１２（ａ）は、ゲート幅方向における中央部近傍がゲート電極１５側に凸とされるとともにゲート幅方向における外縁部が平坦とされた三角形状の例を示している。図１２（ｂ）は、図１１（ｂ）における三角形状においてゲート幅方向における中央部近傍が平坦面とされた略台形状の例を示している。図１２（ｃ）は、円弧状のようななだらかな曲線形状の例を示している。
【００４５】
次に、上記のように構成された第２の実施の形態にかかるリセスチャネル型トランジスタＴｒ２の製造方法について図１３〜図１６を参照して説明する。図１３〜図１６は、第２の実施の形態にかかるリセスチャネル型トランジスタＴｒ２の製造方法の一例を示す図である。図１３〜図１６において（ａ）は図１１（ａ）に対応する要部縦断面図、（ｂ）は図１１（ｂ）に対応する要部縦断面図、（ｃ）は図１１（ｃ）に対応する要部横断面図である。
【００４６】
まず、図４〜図６−２を参照して説明した工程を実施して、図１３（ａ）、（ｂ）、（ｃ）に示すように、素子領域１１の長手方向に沿う断面においてフラスコ形状を有するゲートトレンチ１３を素子領域１１の所定の位置に形成する。なお、第２の実施の形態では、半導体基板１０として、（１００）面方位を基板表面に有するｐ型シリコン基板が用いられる。ゲートトレンチ１３は、素子領域１１の長手方向において対向する一対の側面１３ｓが（１００）面方位を有するように形成される。
【００４７】
次に、図１４（ａ）、（ｂ）、（ｃ）に示すように、ゲートトレンチ１３の側面の一部を構成する素子領域１１の一対の側面１３ｓ上に、第一の実施の形態の場合と同様にゲートトレンチ１３の内部側に突出する凸部１０ａがエピタキシャル成長によって形成される。ゲートトレンチ１３のうち円弧状に掘り込まれた円弧状領域の内壁１０ｃ上にゲートトレンチ１３の内部側に突出する凸部１０ｂがエピタキシャル成長によって形成される。一対の側面１３ｓが（１００）面方位を有するシリコン面とされていることで、凸部１０ａの形状は半導体基板１０の面方向において素子領域１１の短手方向の略中央部がゲートトレンチ１３の内部側に突出した三角形状の凸形状とされる。また、半導体基板１０として（１００）面方位を基板表面に有するｐ型シリコン基板を用いていることで、凸部１０ｂの形状は素子領域１１の短手方向に沿う断面（図１４（ｂ））において略中央部がゲートトレンチ１３の内部側に突出した三角形状の凸形状となる。なお、図１２（ａ）、（ｂ）、（ｃ）に示した凸部の形状も、それぞれ公知の方法において条件を調整することで形成できる。
【００４８】
次に、図１５（ａ）、（ｂ）、（ｃ）に示すように、ゲートトレンチ１３の内壁に、ゲート絶縁膜１４としてシリコン酸化膜が例えば熱酸化法などにより形成される。次に、図１６（ａ）、（ｂ）、（ｃ）に示すように、ゲートトレンチ１３の内部を充填するようにゲート絶縁膜１４の上に例えばＣＶＤ法によりポリシリコン層１５ａ１が堆積される。そして、半導体基板１０の表面が露出するまでポリシリコン層１５ａ１の表面がＣＭＰ法により平坦化される。
【００４９】
これ以降は、図１０−１（ａ）〜図１０−２（ｆ）を参照して説明した工程を実施することにより、リセスチャネル型トランジスタＴｒ２が形成される。
【００５０】
上述したように、第２の実施の形態によれば、ゲート幅方向に沿った縦断面において、チャネルＣＨが構成される半導体領域であってゲート絶縁膜１４を介してゲート電極１５の底部と対向する半導体基板１０の界面がゲート電極１５側に突出した凸形状とされる。これにより、トランジスタオン時にゲート電極１５からチャネルＣＨに向かう電気力線をチャネル幅における内側のチャネル領域に集めることができ、ゲート電極１５からチャネルＣＨに向かう単位面積あたりの実行的な電界の大きさ（電気力線の密度）を大きくすることができる。この結果、このリセスチャネル型トランジスタでは、チャネルに流れるキャリア量のゲート電極による制御力を向上させることができ、トランジスタのオン／オフ比を向上させることができる。
【００５１】
また、第２の実施の形態によれば、第１の実施の形態と同様にドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面の形状が、半導体基板１０の面方向においてゲート電極１５側に突出した凸形状とされる。これにより、第２の実施の形態にかかるリセスチャネル型トランジスタＴｒ２では、第１の実施の形態と同様にトランジスタオフ時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）を低減することができる。
【００５２】
したがって、第２の実施の形態によれば、短チャネル効果の抑制、トランジスタオフ時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）の低減、およびトランジスタのオン／オフ比の向上が可能なリセスチャネル型トランジスタが得られる。
【００５３】
なお、本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１０ 半導体基板、１０ａ 凸部、１０ｂ 凸部、１０ｃ ゲートトレンチの底面、１１ 素子領域、１２ 素子分離領域、１３ ゲートトレンチ、１３ｓ 側面、１４ ゲート絶縁膜、１５ ゲート電極、１５ａ ポリシリコン層、１５ａ１ ポリシリコン層、１５ａ２ ポリシリコン層、１５ｂ 低抵抗層、１５ｂｗ タングステン膜、１６ ソース・ドレイン領域、１６ｄ ドレイン領域、１６ｄａ 凸部、１６ｓ ソース領域、１６ｓａ 凸部、１７ 側壁部、１８ 拡散層コンタクト、１０１ シリコン窒化膜、１０２ 溝、１０２ｓ 側面、１０３ 酸化シリコン（ＳｉＯ２）膜、１０４ 窒化シリコン膜、ＣＨ チャネル、Ｔｒ１ リセスチャネル型トランジスタ、Ｔｒ２ リセスチャネル型トランジスタ。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関するものである。
【背景技術】
【０００２】
従来、半導体記憶装置の電界効果型セルトランジスタとして、リセスチャネル型トランジスタ（ＲＣＡＴ：Recessed Channel Array Transistor）が開発されている。リセスチャネル型トランジスタは、例えば中央部に凹部のある短冊状の半導体領域を活性領域として、酸化膜等からなるゲート絶縁膜を介してこの凹部にゲート電極が配置され、凹部の両側面部にソース・ドレイン領域を有する。
【０００３】
このような構成を有するリセスチャネル型トランジスタは、チャネルを掘り込むことによって、トランジスタの配置面積を小さく保ったまま実効的にチャネル長を長く保つことができるという特徴を有する。これにより、リセスチャネル型トランジスタでは、短チャネル効果を抑制することができる。
【０００４】
しかしながら、リセスチャネル型トランジスタにおいては、トランジスタオフ時のドレイン領域−ゲート電極間のリーク電流が増加するという問題があった。すなわち、リセスチャネル型トランジスタは、凹部方向にゲート電極と並列に沿ったソース・ドレイン領域を有する。また、ゲート電極が基板に埋め込まれて作製されるため、ソース・ドレイン領域とゲート電極との間の酸化膜だけを他部よりも厚く形成することが困難な構造とされている。このため、従来の平面型トランジスタと比べてソース・ドレイン領域とゲート電極との間の接触面積が大きく、またソース・ドレイン領域とゲート電極との間のトンネル距離が短いため、トランジスタオフ時のリーク電流（オフリーク電流）として、ドレイン領域−ゲート電極間のトンネル電流が顕在化する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−４９１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、上記に鑑みてなされたものであって、短チャネル効果の抑制およびオフリーク電流の抑制が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、半導体基板において素子分離領域によって仕切られた素子領域と、前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域とを備える。また、実施形態の半導体装置は、少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極を備える。ドレイン領域における前記ゲート絶縁膜と接触する界面は、前記ゲート電極側に突出した凸部を有する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施の形態にかかるリセスチャネル型トランジスタの構造を模式的示す平面図である。
【図２】図２は、第１の実施の形態にかかるリセスチャネル型トランジスタの構造を模式的に示す図である。
【図３】図３は、ドレイン領域におけるゲート絶縁膜と接触する界面の形状の他の例を示す断面図である。
【図４】図４は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図５】図５は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図６−１】図６−１は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図６−２】図６−２は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図７】図７は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図８】図８は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図９】図９は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１０−１】図１０−１は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１０−２】図１０−２は、第１の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１１】図１１は、第２の実施の形態にかかるリセスチャネル型トランジスタの構造を模式的に示す図である。
【図１２】図１２は、チャネルが構成される半導体領域であってゲートトレンチの円弧状領域に形成されたゲート絶縁膜と接触する半導体基板の界面の形状の他の例を示す断面図である。
【図１３】図１３は、第２の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１４】図１４は、第２の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１５】図１５は、第２の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【図１６】図１６は、第２の実施の形態にかかるリセスチャネル型トランジスタの製造方法の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下に、半導体装置の実施の形態を図面に基づいて詳細に説明する。なお、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。また、平面図であっても、図面を見易くするためにハッチングを付す場合がある。
【００１０】
（第１の実施の形態）
図１は、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１（以下、トランジスタＴｒ１と呼ぶ場合がある）の構造を模式的示す平面図である。図２は、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１の構造を模式的に示す図であり、図２（ａ）は図１のＡ−Ａ’線に沿う要部縦断面図、図２（ｂ）は図１のＢ−Ｂ’線に沿う要部縦断面図、図２（ｃ）は図２（ａ）のＣ−Ｃ’線に沿う要部横断面図である。なお、図１においては、半導体基板１０、素子領域１１、不純物拡散層であるソース・ドレイン領域１６およびゲート電極１５に注目して示しており、その他の部材の図示を省略している。
【００１１】
トランジスタＴｒ１は、半導体基板１０の表層に形成されたＳＴＩ(Shallow Trench Isolation)構造の素子分離領域１２により仕切られた素子領域１１に形成され、ゲート絶縁膜１４とゲート電極１５とソース・ドレイン領域１６とを有する。
【００１２】
半導体基板１０は、例えばＰ型不純物を含有するｐ型シリコン基板である。この場合のソース・ドレイン領域１６は、ｎ型不純物を含有するｎ型不純物拡散層である。なお、半導体基板１０の構成に特に制限はなく、通常半導体用途に用いられるものを使用することができる。素子分離領域１２は、シリコン酸化（ＳｉＯ２）膜により形成されている。なお、図２（ｂ）では素子分離領域１２の高さが、チャネルＣＨを構成する素子領域の半導体基板１０の上面（ゲート絶縁膜１４の下面）よりも高くされているが素子分離領域１２の高さはこれに限定されず、上記の半導体基板１０の上面と比べてどの位置とされてもよい。
【００１３】
ゲートトレンチ１３は、図２（ａ）に示すようにゲート幅方向に垂直な面に沿った縦断面において、半導体基板１０の表面から略垂直に掘り込まれた垂直領域と、垂直領域の下方において円弧状に掘り込まれた円弧状領域とが連通したフラスコ形状を有する。円弧状領域は、ゲート幅方向に垂直な面方向において垂直領域よりも一部が幅広とされている。垂直領域の下端位置は、ソース・ドレイン領域１６の下端位置と略等しくされている。
【００１４】
ゲート絶縁膜１４は、ゲートトレンチ１３の内壁に形成されており、ゲートトレンチ１３の垂直領域における厚みがゲートトレンチ１３の円弧状領域における厚みよりも厚く形成されている。ゲート絶縁膜１４の厚みが一様でなく、ゲートトレンチ１３の垂直領域における厚みが厚くされることにより、ソース・ドレイン領域１６とゲート電極１５との間のトンネル電流およびゲート絶縁膜１４の容量を低減することができる。
【００１５】
ゲート電極１５は、ポリシリコン層１５ａと、ポリシリコン層１５ａ上に形成された低抵抗層１５ｂとから構成され、ゲートトレンチ１３の形状に沿ったフラスコ形状とされている。ポリシリコン層１５ａは、ゲートトレンチ１３の内部に一部が埋設されるとともに、一部が半導体基板１０の表面から突出して形成されている。すなわち、ポリシリコン層１５ａは、半導体基板１０の厚み方向においてソース・ドレイン領域１６より深い位置まで形成されている。低抵抗層１５ｂは、金属膜またはシリサイド層により形成される。
【００１６】
ソース・ドレイン領域１６は、素子領域１１においてゲートトレンチ１３に埋設されたゲート電極１５のポリシリコン層１５ａの一部を挟んで半導体基板１０の表層に形成され、一方がソース領域１６ｓ、他方がドレイン領域１６ｄとされる。ソース・ドレイン領域１６の高さ寸法は特に限定されないが、本実施の形態では例えば５ｎｍとされる。
【００１７】
ソース・ドレイン領域１６には、導電性材料からなる拡散層コンタクト１８が接続している。拡散層コンタクト１８は、それぞれ絶縁膜からなる側壁部１７によりゲート電極１５と絶縁され、ソース・ドレイン領域１６とその上層に設けられた配線層（図示せず）とを導通させる。
【００１８】
チャネルＣＨは、素子領域１１の半導体基板１０において、ゲート絶縁膜１４に隣接して２つのソース・ドレイン領域１６の間に形成されている。
【００１９】
上述した第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１では、図２（ｃ）に示されるように、ソース・ドレイン領域１６におけるゲート絶縁膜１４と接触する界面（ゲート絶縁膜１４を介してゲート電極１５のポリシリコン層１５ａと対向する側面）は、ゲート電極１５側に突出した凸形状を有する。すなわち、半導体基板１０の面方向において、ドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面には、ゲート幅方向の略中央部がゲート電極１５側に突出した三角形状の凸部１６ｄａが形成される。また、ソース領域１６ｓにおけるゲート絶縁膜１４と接触する界面にはゲート幅方向の略中央部がゲート電極１５側に突出した三角形状の凸部１６ｓａが形成される。
【００２０】
リセスチャネル型トランジスタＴｒ１は、その構造に起因して、トランジスタオフ時、すなわちゲート電圧：０Ｖ、ドレイン電圧：電源電圧の時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）が平面型トランジスタと比べて多くなる。そして、このトンネル電流（リーク電流）は、ドレイン領域１６ｄからゲート電極１５へ向かう単位面積あたりの実行的な電界の大きさ（電気力線の密度）が大きくなるにしたがって増加する。
【００２１】
そこで、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１では、ドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面の形状が、ゲート電極１５側に突出した凸形状とされている。この凸形状は、該界面における高さ方向の全幅において形成される。ドレイン領域１６ｄがこのような凸形状を有することにより、ドレイン領域１６ｄからゲート電極１５へ向かう電気力線を図２（ｃ）中の矢印に示されるように半導体基板１０の面方向において発散させる。これにより、このリセスチャネル型トランジスタＴｒ１では、トランジスタオフ時、すなわちゲート電圧：０Ｖ、ドレイン電圧：電源電圧の時にドレイン領域１６ｄからゲート電極１５のへ向かう単位面積あたりの実行的な電界の大きさ（電気力線の密度）を小さくすることができ、トランジスタオフ時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）を低減することができる。
【００２２】
なお、上記の凸形状は、ドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面における高さ方向の全幅において形成されることが好ましいが、高さ方向における一部に形成されてもよい。また、上述したドレイン領域１６ｄの形状は、隣接するトランジスタ同士でソース・ドレイン領域１６を共有する構造のトランジスタにも適用可能である。
【００２３】
また、上記の凸形状は、図２（ｃ）に示した三角形状に限定されない。図３は、ドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面の形状の他の例を示す断面図であり、図２（ｃ）に対応する図である。図３（ａ）は、ゲート幅方向における中央部近傍がゲート電極１５側に凸とされるとともにゲート幅方向における外縁部が平坦とされた三角形状の例を示している。図３（ｂ）は、図２（ｃ）における三角形状においてゲート幅方向における中央部近傍が平坦面とされた台形状の例を示している。図３（ｃ）は、円弧状のようななだらかな曲線形状の例を示している。
【００２４】
また、図２（ｃ）および図３においては、ソース領域１６ｓにおけるゲート絶縁膜１４と接触する界面もゲート電極１５側に突出した凸形状を有する場合について示しているが、上述した効果を得る観点からは、ソース領域１６ｓについてはゲート絶縁膜１４と接触する界面は導体基板１０の面方向に対して略垂直な平坦面とされていてよい。
【００２５】
次に、上記のように構成された第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１の製造方法について図４〜図１０−２を参照して説明する。図４〜図１０−２は、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１の製造方法の一例を示す図である。図４、図５、図７〜図９において（ａ）は図２（ａ）に対応する要部縦断面図、（ｂ）は図２（ｂ）に対応する要部縦断面図、（ｃ）は図２（ｃ）に対応する要部横断面図である。図６−１、図６−２、図１０−１、図１０−２は、図２（ａ）に対応する要部縦断面図である。
【００２６】
まず図４（ａ）、（ｂ）、（ｃ）に示すように、ｐ型シリコン基板からなる半導体基板１０上にＳＴＩ法により素子分離領域１２が形成される。これにより、半導体基板１０の面内において略矩形状の複数の素子領域１１が画定される。次に、図５（ａ）、（ｂ）、（ｃ）に示すように、素子領域１１の長手方向に沿う断面においてフラスコ形状を有するゲートトレンチ１３を素子領域１１の所定の位置に形成する。ゲートトレンチ１３は、複数の素子領域１１および素子分離領域１２に跨って延在するように、素子領域１１と交差する方向にライン状に形成される。
【００２７】
ここで、ゲートトレンチ１３の側面は、素子領域１１の長手方向において対向する一対の側面１３ｓが半導体基板１０のシリコン面とされ、他の一対の側面が素子分離領域１２の側面とされる。また、シリコン面からなる一対の側面１３ｓは、（１００）面方位を有する面とされる。なお、シリコン面からなる一対の側面１３ｓのうち、少なくともトランジスタＴｒ１においてドレイン領域１６ｄが形成される側の側面の面方位が（１００）面とされればよい。
【００２８】
ゲートトレンチ１３は、例えば以下のようにして形成される。図６−１および図６−２は、ゲートトレンチ１３の形成方法の一例を示す断面図であり、図２（ａ）に対応する要部縦断面図である。まず、図６−１（ａ）に示すように、半導体基板１０上に、保護膜として例えばＣＶＤ（Chemical Vapor Deposition）法により窒化シリコン膜１０１が形成される。次に、フォトリソグラフィプロセスおよびＲＩＥ(Reactive Ion Etching)法を用いて、ゲート電極を形成する領域に対応する窒化シリコン膜１０１を選択的に除去することにより、窒化シリコン膜１０１に開口パターンが形成される。そして、この窒化シリコン膜１０１をマスクとして用いて半導体基板１０をＲＩＥ法により異方性エッチングすることにより、図６−１（ｂ）に示すように、素子領域１１に略四角柱状の溝１０２が形成される。
【００２９】
溝１０２の側面は、素子領域１１の長手方向において対向する一対の側面１０２ｓが半導体基板１０のシリコン面とされ、他の一対の側面が素子分離領域１２の側面とされる。ここで、溝１０２の側面を構成する一対の側面１０２ｓは、（１００）面方位を有する面とされ、ここでは素子領域１１の幅方向（短手方向）に沿う面とされる。
【００３０】
次に、図６−１（ｃ）に示すように、溝１０２の内壁を含む半導体基板１０上に例えば酸化シリコン（ＳｉＯ２）膜１０３がＣＶＤ法により堆積される。次に、フォトリソグラフィプロセスおよびＲＩＥ法を用いて、図６−２（ｄ）に示すように溝１０２の側壁に酸化シリコン膜１０３を残してその他の不要な酸化シリコン膜１０３を剥離する側壁加工が行われる。
【００３１】
次に、溝１０２の側壁に残った酸化シリコン膜１０３と窒化シリコン膜１０１とをマスクとして用いて、ウェットエッチングにより溝１０２の底部に対して等方性エッチングが行われる。これにより、図６−２（ｅ）に示すように、素子領域１１の長手方向に沿う縦断面において、溝１０２の底部が円弧状に加工される。その後、溝１０２の側壁に残った酸化シリコン膜１０３と窒化シリコン膜１０１とを剥離することにより、図６−２（ｆ）に示すように、素子領域１１の長手方向に沿う縦断面においてフラスコ形状を有するゲートトレンチ１３が得られる。また、ゲートトレンチ１３は、素子領域１１の長手方向において対向する一対の側面１３ｓが（１００）面方位を有するように形成される。
【００３２】
次に、図７（ａ）、（ｂ）、（ｃ）に示すように、ゲートトレンチ１３の一対の側面１３ｓ上に、ゲートトレンチ１３の内部側に突出する凸部１０ａがエピタキシャル成長によって形成される。（１００）面方位を有するシリコン面からなる一対の側面１３ｓにシリコンをエピタキシャル成長させることにより、凸部１０ａの形状は半導体基板１０の面方向において素子領域１１の短手方向の略中央部がゲートトレンチ１３の内部側に突出した三角形状の凸形状とされる。上記においてはエピタキシャル成長により凸部１０ａが形成される場合について説明したが、凸部１０ａは図５〜図６−２に示したゲートトレンチ１３の形成時にリソグラフィプロセスおよびＲＩＥ法を用いて形成されてもよい。また、凸部１０ａは一対の側面１３ｓにおける高さ方向の全幅において形成される。なお、図３（ａ）、（ｂ）、（ｃ）に示した凸部の形状も、それぞれ条件を調整することで公知の方法により形成できる。
【００３３】
次に、図８（ａ）、（ｂ）、（ｃ）に示すように、ゲートトレンチ１３の内壁に、ゲート絶縁膜１４としてシリコン酸化膜が例えば熱酸化法などにより形成される。次に、ゲートトレンチ１３の内部を充填するようにゲート絶縁膜１４の上に例えばＣＶＤ法によりポリシリコン層１５ａ１が堆積される。そして、図９（ａ）、（ｂ）、（ｃ）に示すように半導体基板１０の表面が露出するまでＣＭＰ法によりポリシリコン層１５ａ１の表面が平坦化される。
【００３４】
次に、図１０−１（ａ）に示すように、半導体基板１０の表面にポリシリコン層１５ａ２が堆積され、さらに低抵抗層となるタングステン膜１５ｂｗが堆積される。次に、図１０−１（ｂ）に示すように、半導体基板１０の表面に保護膜として例えば窒化シリコン膜１０４が堆積される。そして、フォトリソグラフィプロセスおよびＲＩＥ法を用いて、ゲート電極を形成する領域に対応する窒化シリコン膜１０４を選択的に残すように窒化シリコン膜１０４がパターニングされる。
【００３５】
その後、この窒化シリコン膜１０４をマスクとして用いて、ＲＩＥ法によりポリシリコン層１５ａ２およびタングステン膜１５ｂｗが異方性エッチングされる。これにより、図１０−１（ｃ）に示すように、ポリシリコン層１５ａと低抵抗層１５ｂとから構成されるゲート電極１５が得られる。
【００３６】
次に、半導体基板１０の表面に絶縁膜として酸化シリコン（ＳｉＯ２）膜がＣＶＤ法により堆積される。そして、窒化シリコン膜１０４をマスクとして用いて、ＲＩＥ法による酸化シリコン（ＳｉＯ２）膜の異方性エッチングが行われる。これにより、図１０−２（ｄ）に示すように、ゲート電極１５の側面に酸化シリコン（ＳｉＯ２）膜からなる側壁部１７が形成される。
【００３７】
次に、図１０−２（ｅ）に示すように、窒化シリコン膜１０４および側壁部１７をマスクとして用いて、イオン注入法によりソース・ドレイン領域１６（ソース領域１６ｓ、ドレイン領域１６ｄ）が形成される。次に、半導体基板１０上に層間絶縁膜（図示せず）が形成され、ソース・ドレイン領域１６（ソース領域１６ｓ、ドレイン領域１６ｄ）に対応する位置にコンタクトホール（図示せず）が形成される。そして、該コンタクトホールに導電材料を埋め込むことにより、図１０−２（ｆ）に示すように拡散層コンタクト１８が形成される。以上の工程を実施することにより、リセスチャネル型トランジスタＴｒ１が形成される。
【００３８】
上述したように、第１の実施の形態によれば、ドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面の形状が、半導体基板１０の面方向においてゲート電極１５側に突出した凸形状とされる。これにより、ゲート電極１５の配置面積を広げることなくドレイン領域１６ｄからゲート電極１５へ向かう電気力線を半導体基板１０の面方向において発散させることができる。この結果、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１では、トランジスタオフ時にドレイン領域１６ｄからゲート電極１５へ向かう単位面積あたりの実行的な電界の大きさ（電気力線の密度）を小さくすることができ、トランジスタオフ時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）を低減することができる。
【００３９】
したがって、第１の実施の形態によれば、短チャネル効果を抑制できるとともにトランジスタオフ時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）を抑制可能なリセスチャネル型トランジスタが得られる。
【００４０】
（第２の実施の形態）
図１１は、第２の実施の形態にかかるリセスチャネル型トランジスタＴｒ２（以下、トランジスタＴｒ２と呼ぶ場合がある）の構造を模式的に示す図であり、図１１（ａ）は図２（ａ）に対応する要部縦断面図、図１１（ｂ）は図２（ｂ）に対応する要部縦断面図、図１１（ｃ）は図２（ｃ）に対応する要部横断面図である。第２の実施の形態にかかるリセスチャネル型トランジスタＴｒ２は、ゲートトレンチ１３の円弧状領域に形成されたゲート絶縁膜１４と接触する半導体基板１０の形状以外は、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１と同じ構造を有する。以下では、第１の実施の形態にかかるリセスチャネル型トランジスタＴｒ１と異なる点について説明する。なお、第２の実施の形態において示す図面では、第１の実施の形態の場合と同じ部材については同じ符号を付すことで説明を省略する。
【００４１】
リセスチャネル型トランジスタは、チャネルを構成する半導体領域とゲート絶縁膜とが接する界面が曲率を持つ。この曲率の影響で、トランジスタオン時にゲート電極からチャネルへ向かう電気力線が発散する。このため、チャネルの単位面積あたりの実行的な電界の大きさ（電気力線の密度）が小さくなり、チャネルに流れるキャリア量のゲート電極による制御力が平面型トランジスタに比べて劣化する。この結果、リセスチャネル型トランジスタでは、トランジスタのオン／オフ比が劣化する。オン／オフ比とは、トランジスタがオンの場合のソース−ドレイン電流の、トランジスタがオフの場合のソース−ドレイン電流に対する比を指す。
【００４２】
そこで、第２の実施の形態にかかるトランジスタＴｒ２では、チャネルＣＨが構成される半導体領域であって、ソース・ドレイン領域１６（ソース領域１６ｓ、ドレイン領域１６ｄ）よりも深い位置においてゲートトレンチ１３の円弧状領域に形成されたゲート絶縁膜１４と接触する半導体基板１０の界面が、図１１（ｂ）に示すように半導体基板１０の面方向において、ゲート電極１５側に突出した凸形状とされている。すなわち、このトランジスタＴｒ２では、ゲート幅方向に沿った縦断面において、チャネルＣＨが構成される半導体領域であってゲートトレンチ１３の底部に形成されたゲート絶縁膜１４と接触する半導体基板１０の界面には、ゲート幅方向の略中央部がゲート電極１５側に突出した三角形状の凸部１０ｂが形成される。
【００４３】
これにより、図１１（ｂ）中の矢印に示されるようにトランジスタオン時にゲート電極１５からチャネルＣＨに向かう電気力線をチャネル幅における内側の領域に集めることができ、ゲート電極１５からチャネルＣＨに向かう単位面積あたりの実行的な電界の大きさ（電気力線の密度）を大きくすることができる。この結果、このトランジスタＴｒでは、チャネルＣＨに流れるキャリア量を増加させてチャネルポテンシャルの制御力を向上させることができ、トランジスタのオン／オフ比を向上させることができる。すなわち、ゲート幅方向においてチャネルをゲート電界が囲むことで、ゲート電極の制御力が向上する。この凸形状は、上述したゲート絶縁膜１４と接触する半導体基板１０の界面において、ゲートトレンチ１３の円弧状領域に沿ってチャネル長方向の全周にわたって形成されている。
【００４４】
また、上述した凸形状は、図１１（ｂ）に示した三角形状に限定されない。図１２は、チャネルＣＨが構成される半導体領域であってゲートトレンチ１３の円弧状領域に形成されたゲート絶縁膜１４と接触する半導体基板１０の界面の形状の他の例を示す断面図であり、図１１（ｂ）に対応する図である。図１２（ａ）は、ゲート幅方向における中央部近傍がゲート電極１５側に凸とされるとともにゲート幅方向における外縁部が平坦とされた三角形状の例を示している。図１２（ｂ）は、図１１（ｂ）における三角形状においてゲート幅方向における中央部近傍が平坦面とされた略台形状の例を示している。図１２（ｃ）は、円弧状のようななだらかな曲線形状の例を示している。
【００４５】
次に、上記のように構成された第２の実施の形態にかかるリセスチャネル型トランジスタＴｒ２の製造方法について図１３〜図１６を参照して説明する。図１３〜図１６は、第２の実施の形態にかかるリセスチャネル型トランジスタＴｒ２の製造方法の一例を示す図である。図１３〜図１６において（ａ）は図１１（ａ）に対応する要部縦断面図、（ｂ）は図１１（ｂ）に対応する要部縦断面図、（ｃ）は図１１（ｃ）に対応する要部横断面図である。
【００４６】
まず、図４〜図６−２を参照して説明した工程を実施して、図１３（ａ）、（ｂ）、（ｃ）に示すように、素子領域１１の長手方向に沿う断面においてフラスコ形状を有するゲートトレンチ１３を素子領域１１の所定の位置に形成する。なお、第２の実施の形態では、半導体基板１０として、（１００）面方位を基板表面に有するｐ型シリコン基板が用いられる。ゲートトレンチ１３は、素子領域１１の長手方向において対向する一対の側面１３ｓが（１００）面方位を有するように形成される。
【００４７】
次に、図１４（ａ）、（ｂ）、（ｃ）に示すように、ゲートトレンチ１３の側面の一部を構成する素子領域１１の一対の側面１３ｓ上に、第一の実施の形態の場合と同様にゲートトレンチ１３の内部側に突出する凸部１０ａがエピタキシャル成長によって形成される。ゲートトレンチ１３のうち円弧状に掘り込まれた円弧状領域の内壁１０ｃ上にゲートトレンチ１３の内部側に突出する凸部１０ｂがエピタキシャル成長によって形成される。一対の側面１３ｓが（１００）面方位を有するシリコン面とされていることで、凸部１０ａの形状は半導体基板１０の面方向において素子領域１１の短手方向の略中央部がゲートトレンチ１３の内部側に突出した三角形状の凸形状とされる。また、半導体基板１０として（１００）面方位を基板表面に有するｐ型シリコン基板を用いていることで、凸部１０ｂの形状は素子領域１１の短手方向に沿う断面（図１４（ｂ））において略中央部がゲートトレンチ１３の内部側に突出した三角形状の凸形状となる。なお、図１２（ａ）、（ｂ）、（ｃ）に示した凸部の形状も、それぞれ公知の方法において条件を調整することで形成できる。
【００４８】
次に、図１５（ａ）、（ｂ）、（ｃ）に示すように、ゲートトレンチ１３の内壁に、ゲート絶縁膜１４としてシリコン酸化膜が例えば熱酸化法などにより形成される。次に、図１６（ａ）、（ｂ）、（ｃ）に示すように、ゲートトレンチ１３の内部を充填するようにゲート絶縁膜１４の上に例えばＣＶＤ法によりポリシリコン層１５ａ１が堆積される。そして、半導体基板１０の表面が露出するまでポリシリコン層１５ａ１の表面がＣＭＰ法により平坦化される。
【００４９】
これ以降は、図１０−１（ａ）〜図１０−２（ｆ）を参照して説明した工程を実施することにより、リセスチャネル型トランジスタＴｒ２が形成される。
【００５０】
上述したように、第２の実施の形態によれば、ゲート幅方向に沿った縦断面において、チャネルＣＨが構成される半導体領域であってゲート絶縁膜１４を介してゲート電極１５の底部と対向する半導体基板１０の界面がゲート電極１５側に突出した凸形状とされる。これにより、トランジスタオン時にゲート電極１５からチャネルＣＨに向かう電気力線をチャネル幅における内側のチャネル領域に集めることができ、ゲート電極１５からチャネルＣＨに向かう単位面積あたりの実行的な電界の大きさ（電気力線の密度）を大きくすることができる。この結果、このリセスチャネル型トランジスタでは、チャネルに流れるキャリア量のゲート電極による制御力を向上させることができ、トランジスタのオン／オフ比を向上させることができる。
【００５１】
また、第２の実施の形態によれば、第１の実施の形態と同様にドレイン領域１６ｄにおけるゲート絶縁膜１４と接触する界面の形状が、半導体基板１０の面方向においてゲート電極１５側に突出した凸形状とされる。これにより、第２の実施の形態にかかるリセスチャネル型トランジスタＴｒ２では、第１の実施の形態と同様にトランジスタオフ時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）を低減することができる。
【００５２】
したがって、第２の実施の形態によれば、短チャネル効果の抑制、トランジスタオフ時におけるドレイン領域１６ｄ−ゲート電極１５間のトンネル電流（リーク電流）の低減、およびトランジスタのオン／オフ比の向上が可能なリセスチャネル型トランジスタが得られる。
【００５３】
なお、本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１０ 半導体基板、１０ａ 凸部、１０ｂ 凸部、１０ｃ ゲートトレンチの底面、１１ 素子領域、１２ 素子分離領域、１３ ゲートトレンチ、１３ｓ 側面、１４ ゲート絶縁膜、１５ ゲート電極、１５ａ ポリシリコン層、１５ａ１ ポリシリコン層、１５ａ２ ポリシリコン層、１５ｂ 低抵抗層、１５ｂｗ タングステン膜、１６ ソース・ドレイン領域、１６ｄ ドレイン領域、１６ｄａ 凸部、１６ｓ ソース領域、１６ｓａ 凸部、１７ 側壁部、１８ 拡散層コンタクト、１０１ シリコン窒化膜、１０２ 溝、１０２ｓ 側面、１０３ 酸化シリコン（ＳｉＯ２）膜、１０４ 窒化シリコン膜、ＣＨ チャネル、Ｔｒ１ リセスチャネル型トランジスタ、Ｔｒ２ リセスチャネル型トランジスタ。
【特許請求の範囲】
【請求項１】
半導体基板において素子分離領域によって仕切られた素子領域と、
前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域と、
少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極と、
を備え、
前記ゲートトレンチは、前記所定の方向において前記ソース領域および前記ドレイン領域間よりも幅広な領域を前記ソース領域および前記ドレイン領域よりも深い位置に有し、
前記ゲート絶縁膜は、前記ドレイン領域の界面に接触する領域の厚みが、前記幅広な領域の内壁に接触する領域の厚みよりも厚く、
前記ドレイン領域における前記ゲート絶縁膜と接触する界面が、前記ゲート電極側に突出した凸部を前記半導体基板の厚み方向の全幅にわたって有し、
前記素子領域において前記ソース領域および前記ドレイン領域よりも深い位置の前記ゲート絶縁膜と接触する前記半導体基板の界面が、前記ゲート電極側に突出する凸部を有すること、
を特徴とする半導体装置。
【請求項２】
半導体基板において素子分離領域によって仕切られた素子領域と、
前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域と、
少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極と、
を備え、
前記ドレイン領域における前記ゲート絶縁膜と接触する界面は、前記ゲート電極側に突出した凸部を有すること、
を特徴とする半導体装置。
【請求項３】
前記凸部は、前記ドレイン領域の界面において、前記半導体基板の厚み方向の全幅にわたって設けられること、
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲートトレンチは、前記所定の方向において前記ソース領域および前記ドレイン領域間よりも幅広な領域を前記ソース領域および前記ドレイン領域よりも深い位置に有し、
前記ゲート絶縁膜は、前記ドレイン領域の界面に接触する領域の厚みが、前記幅広な領域の内壁に接触する領域の厚みよりも厚いこと、
を特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記凸部は、前記半導体基板の面方向において前記ゲート電極側に突出した三角形状、台形状および円弧状のうちのいずれか１つの形状を有すること、
を特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子領域において前記ソース領域および前記ドレイン領域よりも深い位置の前記ゲート絶縁膜と接触する前記半導体基板の界面が、前記ゲート電極側に突出する凸部を有すること、
を特徴とする請求項２〜５のいずれか１つに記載の半導体装置。
【請求項１】
半導体基板において素子分離領域によって仕切られた素子領域と、
前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域と、
少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極と、
を備え、
前記ゲートトレンチは、前記所定の方向において前記ソース領域および前記ドレイン領域間よりも幅広な領域を前記ソース領域および前記ドレイン領域よりも深い位置に有し、
前記ゲート絶縁膜は、前記ドレイン領域の界面に接触する領域の厚みが、前記幅広な領域の内壁に接触する領域の厚みよりも厚く、
前記ドレイン領域における前記ゲート絶縁膜と接触する界面が、前記ゲート電極側に突出した凸部を前記半導体基板の厚み方向の全幅にわたって有し、
前記素子領域において前記ソース領域および前記ドレイン領域よりも深い位置の前記ゲート絶縁膜と接触する前記半導体基板の界面が、前記ゲート電極側に突出する凸部を有すること、
を特徴とする半導体装置。
【請求項２】
半導体基板において素子分離領域によって仕切られた素子領域と、
前記素子領域を横切る所定の方向に沿って前記素子領域の表層に設けられたゲートトレンチにより分離されて前記素子領域の表層に形成されたソース領域およびドレイン領域と、
少なくとも一部が前記ゲートトレンチ内にゲート絶縁膜を介して埋め込まれて前記ソース領域およびドレイン領域よりも深い位置まで形成されたゲート電極と、
を備え、
前記ドレイン領域における前記ゲート絶縁膜と接触する界面は、前記ゲート電極側に突出した凸部を有すること、
を特徴とする半導体装置。
【請求項３】
前記凸部は、前記ドレイン領域の界面において、前記半導体基板の厚み方向の全幅にわたって設けられること、
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲートトレンチは、前記所定の方向において前記ソース領域および前記ドレイン領域間よりも幅広な領域を前記ソース領域および前記ドレイン領域よりも深い位置に有し、
前記ゲート絶縁膜は、前記ドレイン領域の界面に接触する領域の厚みが、前記幅広な領域の内壁に接触する領域の厚みよりも厚いこと、
を特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記凸部は、前記半導体基板の面方向において前記ゲート電極側に突出した三角形状、台形状および円弧状のうちのいずれか１つの形状を有すること、
を特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記素子領域において前記ソース領域および前記ドレイン領域よりも深い位置の前記ゲート絶縁膜と接触する前記半導体基板の界面が、前記ゲート電極側に突出する凸部を有すること、
を特徴とする請求項２〜５のいずれか１つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６−１】
【図６−２】
【図７】
【図８】
【図９】
【図１０−１】
【図１０−２】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６−１】
【図６−２】
【図７】
【図８】
【図９】
【図１０−１】
【図１０−２】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−６９７３４（Ｐ２０１３−６９７３４Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０５４５２（Ｐ２０１１−２０５４５２）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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