半導体装置
【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＨＫＭＧ構造を有するトランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
ゲート絶縁膜とゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）においては、ゲート絶縁膜としてＳｉ０2からなるシリコン酸化膜を使用し、ゲート電極としてポリシリコン膜を使用するのが一般的であった。
【０００３】
近年、ＭＩＳＦＥＴの微細化に伴い、ゲート絶縁膜の薄膜化が進んでいる。ゲート絶縁膜の薄膜化が進むことで、ゲート電極にかかる電場が相対的に強くなり、ポリシリコン膜を使用したゲート電極の空乏化が問題となっている。また、ゲート絶縁膜の薄膜化が進むことで、チャネルを流れる電子がシリコン酸化膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流の発生が問題となっている。
【０００４】
そこで、特許文献１（特開２００７−３２９２３７号公報）および特許文献２（特開２００６−０２４５９４号公報）には、ＳｉＯ2よりも誘電率の高い高誘電率材料からなる高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ絶縁膜）と金属材料からなるメタルゲート電極とを有するＭＩＳＦＥＴが開示されている。このＭＩＳＦＥＴによれば、メタルゲート電極によりゲート電極の空乏化を抑制することができ、また、Ｈｉｇｈ−ｋ絶縁膜によりトンネル電流の発生を抑制することができる。Ｈｉｇｈ−ｋ絶縁膜とメタルゲート電極とを有するＭＩＳＦＥＴを、ＨＫＭＧ構造を有するＭＩＳＦＥＴと称する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３２９２３７号公報
【特許文献２】特開２００６−０２４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下では、ＨＫＭＧ構造を有し、閾値電圧の異なる第１および第２のＭＩＳＦＥＴを半導体基板上に形成する工程について簡単に説明する。なお、半導体基板上の第１の領域に第１のＭＩＳＦＥＴが形成され、第１の領域に並ぶ第２の領域に第２のＭＩＳＦＥＴが形成されるものとする。
【０００７】
まず、半導体基板上にＨｉｇｈ−ｋ絶縁膜が堆積された後、第１のＭＩＳＦＥＴのメタルゲート電極の電極材料が堆積される。第１の領域以外に堆積された電極材料は除去され、第１の領域には、Ｈｉｇｈ−ｋ絶縁膜と第１のＭＩＳＦＥＴのメタルゲート電極の電極材料とが積層された第１のゲートスタック層（第１のＧＳ層）が形成される。
【０００８】
次に、第２のＭＩＳＦＥＴのメタルゲート電極の電極材料が堆積された後、第２の領域以外に堆積された電極材料は除去され、第２の領域には、Ｈｉｇｈ−ｋ絶縁膜と第２のＭＩＳＦＥＴのメタルゲート電極の電極材料とが積層された第２のゲートスタック層（第２のＧＳ層）が形成される。その後、第１および第２のＧＳ層に対して、ＭＩＳＦＥＴのゲートとするために、エッチングなどのゲート加工が行われる。
【０００９】
ここで、本願発明者は、ゲート加工時にＧＳ層の残渣が生じ、その残渣により配線ショートが発生する可能性があるという問題を見出した。
【００１０】
一般に、第１の領域以外に堆積された第１のＭＩＳＦＥＴのメタルゲート電極の電極材料は、Ｈｉｇｈ−ｋ絶縁膜へのダメージを抑制するために、ウェットエッチングにより除去される。ここで、ウェットエッチングにより第１の領域側の電極材料までエッチングされ、第１の領域側の電極材料がえぐられたようなオーバーハング部が形成されることがある。オーバーハング部が形成されると、第２のＭＩＳＦＥＴのメタルゲート電極の電極材料の堆積時にオーバーハング部への入り込みが生じる。オーバーハング部に入り込んだ電極材料によりゲート加工時のエッチングが阻害され、第１の領域と第２の領域との境界にＧＳ層の残渣が生じる。残渣にはメタルゲート電極の電極材料が含まれるため導電性を有しており、残渣が電位の異なる２つの配線と接するとショートが発生する。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、
半導体基板と、
高誘電率材料を含む第１のゲート絶縁膜と前記第１のゲート絶縁膜上に形成された第１のメタルゲート電極とを備える第１のトランジスタが形成される前記半導体基板上の第１の領域と、
高誘電率材料を含む第２のゲート絶縁膜と前記第２のゲート絶縁膜上に形成された第２のメタルゲート電極とを備え、前記第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される前記半導体基板上の前記第１の領域に並ぶ第２の領域と、
電位の異なる第１および第２の配線と、を有し、
前記第１の領域と前記第２の領域との境界が、前記第１および第２の配線の少なくとも一方としか重ならない。
【発明の効果】
【００１２】
本発明によれば、ＨＫＭＧ構造を有する第１のトランジスタが形成される第１の領域と、ＨＫＭＧ構造を有し、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される第２の領域との境界が、電位の異なる第１および第２の配線の少なくとも一方としか重ならないため、第１の領域と第２の領域との境界に残渣が発生しても、第１の配線と第２の配線との間でショートが発生するのを防ぐことができる。
【図面の簡単な説明】
【００１３】
【図１】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図２】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図３】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図４】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図５】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図６】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図７】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図８】残渣により配線ショートが生じるメカニズムを説明するための図である。
【図９】本発明の一実施形態の半導体装置の構成を示すブロック図である。
【図１０】図９に示す半導体装置の回路レイアウトの一例を示す図である。
【図１１】関連する半導体装置における第１および第２のＧＳ層のパターンと半導体基板上のウェルとの関係を示す図である。
【図１２】図１１に示す矩形領域の拡大図である。
【図１３】本発明の一実施形態の半導体装置における第１および第２のＧＳ層のパターンと半導体基板上のウェルとの関係を示す図である。
【図１４】図１３に示す矩形領域の拡大図である。
【図１５】残渣によるショートの発生を防ぐ方法を説明するための図である。
【図１６Ａ】残渣によるショートの発生を防ぐ方法を説明するための図である。
【図１６Ｂ】残渣によるショートの発生を防ぐ方法を説明するための図である。
【図１７Ａ】残渣によるショートの発生を防ぐ方法を説明するための図である。
【図１７Ｂ】残渣によるショートの発生を防ぐ方法を説明するための図である。
【発明を実施するための形態】
【００１４】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００１５】
まず、上述した残渣が生じるメカニズムを図１から図７を参照して詳細に説明する。なお、図１から図７において、同様の構成については同じ符号を付し、説明を省略する。
【００１６】
図１に示すように、半導体基板としてのＳｉ基板１に素子分離領域であるＳＴＩ（Shallow Trench Isolation）２が形成される。
【００１７】
ＳＴＩ２の形成後、インターレイヤーとして、熱酸化によりシリコン酸化膜（ＳｉＯ2）３が形成される。シリコン酸化膜３の形成後、ＳｉＯ2よりも誘電率の高いＨｆＯ（酸化ハフニウム）、ＨｆＳｉＯ（ハフニウムシリケート）などの高誘電率材料からなるＨｉｇｈ−ｋ絶縁膜４が堆積される。
【００１８】
Ｈｉｇｈ−ｋ絶縁膜４の堆積後、第１のＭＩＳＦＥＴのメタルゲート電極の電極材料である窒化チタン膜（ＴｉＮ）５が堆積される。窒化チタン膜５の堆積後、ポリシリコン膜６が堆積される。ポリシリコン膜６の堆積後、加工用のマスク材料としてシリコン酸化膜（ＳｉＯ2）７が堆積される。シリコン酸化膜７の堆積後、第１の領域上にレジスト８が堆積される。
【００１９】
図２に示すように、レジスト８の堆積後、リソグラフィなどによりパターニングが行われる。パターニング後、ドライエッチングによりシリコン酸化膜７の加工が行われる。その後、第１の領域以外に堆積されたシリコン酸化膜７を除去するために、ドライエッチングが行われる。シリコン酸化膜７の除去後、第１の領域以外に堆積された窒化チタン膜５およびポリシリコン膜６を除去するために、ウェットエッチングが行われる。具体的には、まず、アンモニア水によりポリシリコン膜６がエッチングされ、次に、ＡＰＭ（アンモニア過酸化水素水）により窒化チタン膜５がエッチングされる。
【００２０】
ウェットエッチングにより第１の領域以外に堆積された窒化チタン膜５およびポリシリコン膜６は除去され、第１の領域には、第１の絶縁膜としてのＨｉｇｈ−ｋ絶縁膜４、第１のメタルゲート電極としての窒化チタン膜５、ポリシリコン膜６が積層された第１のＧＳ層９が形成される。
【００２１】
ここで、図２に示すように、ウェットエッチングにより第１の領域に堆積されたポリシリコン膜６などもエッチングされ、オーバーハング部１０が形成される。
【００２２】
第１のＧＳ層９の形成後、図３に示すように、酸化アルミニウム膜（ＡｌＯ）１１が堆積される。酸化アルミニウム膜１１の堆積後、第２のＭＩＳＦＥＴのメタルゲート電極の電極材料である、窒化チタン膜５とは組成の異なる窒化チタン膜１２が堆積される。酸化アルミニウム膜１１および窒化チタン膜１２が堆積されることで、第１のＭＩＳＦＥＴの閾値電圧と第２のＭＩＳＦＥＴの閾値電圧とが異なるものとなる。
【００２３】
窒化チタン膜１２の堆積後、ポリシリコン膜１３が堆積される。ここで、図３に示すように、酸化アルミニウム膜１１、窒化チタン膜１２およびポリシリコン膜１３のオーバーハング部１０への入り込みが生じる。
【００２４】
次に、図４に示すように、第２の領域上にレジスト１４が堆積される。レジスト１４の堆積後、リソグラフィなどによりパターニングが行われる。
【００２５】
パターニング後、図５に示すように、第２の領域以外に堆積されたシリコン酸化膜７、酸化アルミニウム膜１１、窒化チタン膜１２およびポリシリコン膜１３を除去するためにドライエッチングが行われ、第２の領域には、第２のゲート絶縁膜としてのＨｉｇｈ−ｋ絶縁膜４、酸化アルミニウム膜１１、第２のメタルゲート電極としての窒化チタン膜１２、ポリシリコン膜１３が積層された第２のＧＳ層１５が形成される。また、第１のＧＳ層９と第２のＧＳ層１５との間には溝が形成され、この溝の底部に堆積されたシリコン酸化膜３、Ｈｉｇｈ−ｋ絶縁膜４も除去される。ここで、図５に示すように、オーバーハング部１０に入り込んだ酸化アルミニウム膜１１、窒化チタン膜１２およびポリシリコン膜１３はエッチングされず、第１のＧＳ層９の端部１６に残る。
【００２６】
第１のＧＳ層９および第２のＧＳ層１５の形成後、図６に示すように、これらのＧＳ層の間に形成された溝を埋めるように、ポリシリコン膜１７が堆積される。なお、図６においては、ポリシリコン膜１７は、第１および第２のＧＳ層を覆うように堆積されているが、これらのＧＳ層の間に形成された溝を埋めるようにだけ堆積されてもよい。
【００２７】
ポリシリコン膜１７の堆積後、Ｗ（タングステン）、ＷＮ（窒化タングステン）、ＷＳｉ（タングステンシリサイド）からなるＷ／ＷＮ／ＷＳｉ膜１８が堆積される。Ｗ／ＷＮ／ＷＳｉ膜１８は配線となる。なお、ポリシリコン膜１７が第１および第２のＧＳ層の間に形成された溝を埋めるようにだけ堆積されている場合、配線となるのはＷ／ＷＮ／ＷＳｉ膜１８だけとなる。このような構造をＢＬＧ（Bit Line Gate）構造と称する。
【００２８】
Ｗ／ＷＮ／ＷＳｉ膜１８の堆積後、加工用のマスク材料として、シリコン窒化膜（ＳｉＮ）１９が堆積され、その後、シリコン酸化膜（ＳｉＯ）２０が堆積される。シリコン酸化膜２０の堆積後、レジスト２１が堆積される。
【００２９】
レジスト２１の堆積後、リソグラフィなどによりシリコン窒化膜１９およびシリコン酸化膜２０のパターニングが行われる。パターニング後、図７に示すように、エッチングにより、第１のＧＳ層９および第２のＧＳ層１５それぞれに対するゲート加工が行われる。
【００３０】
ここで、上述したように、オーバーハング部１０には、酸化アルミニウム膜１１、窒化チタン膜１２およびポリシリコン膜１３といった第２のＧＳ層１５の材料の入り込みが生じている。オーバーハング部１０に入り込んだ第２のＧＳ層１５の材料、特に、酸化アルミニウム膜１１によりエッチングが阻害され、図７に示すように、第１のＧＳ層９の端部に残渣２２が生じる。なお、図７においては、簡略化のため、残渣２２が第１のＧＳ層９の端部に均一に生じているように記載しているが、実際には、不均一に生じる。また、残渣２２の断面形状は、図７に示すような三角状に限定されるものではない。
【００３１】
次に、残渣２２により配線ショートが生じるメカニズムについて説明する。
【００３２】
図８は、図７におけるシリコン膜窒化１９、シリコン酸化膜２０を除去した状態を示す図である。
【００３３】
図８においては、電位の異なる２本の配線３１ａ，３１ｂが形成されているものとする。なお、配線３１ａ，３１ｂはそれぞれ、Ｈｉｇｈ−ｋ絶縁膜４、窒化チタン膜５、ポリシリコン膜６、酸化アルミニウム膜１１、窒化チタン膜１２、ポリシリコン膜１３，１６、Ｗ／ＷＮ／ＷＳｉ膜１８などが積層されたものであるが、これらの記載は省略する。
【００３４】
上述したように、図８においては点線で示される、第１のＧＳ層の端部、すなわち、第１の領域と第２の領域との境界に残渣２２が生じる。残渣２２にはＴｉＮなどが含まれているため導電性を有する。
【００３５】
ここで、図８に示すように、残渣２２が配線３１ａおよび配線３１ｂと接すると、ポリシリコン膜１３，１６を介して配線３１ａ，３１ｂと電気的に接続され、これらの配線間でショートが発生する。
【００３６】
次に、本実施形態における半導体装置の構成について説明する。
【００３７】
図９は、本実施形態における半導体装置１００の構成を示すブロック図である。
【００３８】
図９に示す半導体装置１００は、メモリセルアレイ（Memory Cell Array）１０１−１〜１０１−４と、ロウデコーダ（X Dec）１０２と、カラムデコーダ（Y Dec）１０３と、サブワード制御回路（SWC：Sub-word Control Circuit）１０４−１〜１０４−４と、サブワードドライバ（SWD：Sub-word Driver）１０５−１〜１０５−４と、ＢＬＥＱ（Bit Line Equalizing）回路１０６−１〜１０６−４と、センスアンプ１０７−１〜１０７−４と、カラムスイッチ（Y-Switch）１０８−１〜１０８−４と、データアンプ（Data Amplifier）１０９と、出力回路（Output Circuit）１１０と、を有する。
【００３９】
なお、メモリセルアレイ１０１−１に対応して、サブワード制御回路１０４−１、サブワードドライバ１０５−１、ＢＬＥＱ回路１０６−１、センスアンプ１０７−１、および、カラムスイッチ（Y-Switch）１０８−１の各部が設けられている。また、メモリセルアレイ１０１−２〜１０１−４それぞれに対応して、上述した各部が同様の対応関係にて設けられている。そのため、以下では、メモリセルアレイ１０１−１とそれに対応する構成についてのみ説明する。また、図９においては、記載を省略したが、メモリセルアレイ１０１−１に対応して、複数のセンスアンプ１０７−１が設けられている。
【００４０】
外部から与えられたアドレス信号および制御信号は、ロウデコーダ１０２、カラムデコーダ１０３、および、サブワード制御回路１０４−１に入力される。
【００４１】
メモリセルアレイ１０１−１においては、複数のサブワード線と複数のビット線とが交差しており、この交点にメモリセルが配置されている。
【００４２】
ロウデコーダ１０２は、外部から与えられた信号に基づき、メモリセルアレイ１０１に含まれるサブワード線のいずれかを選択する。
【００４３】
カラムデコーダ１０３は、外部から与えられた信号に基づき、複数のセンスアンプのいずれかを選択する。
【００４４】
サブワード制御回路１０４−１は、外部から与えられた信号に基づき、サブワードドライバ１０５−１、ＢＬＥＱ回路１０６−１およびカラムスイッチ１０８−１に動作指示を行う。
【００４５】
サブワードドライバ１０５−１は、サブワード制御回路１０４−１からの指示を受けて、ロウデコーダ１０２により選択されたサブワード線を駆動させる。
【００４６】
ＢＬＥＱ回路１０６−１は、サブワード制御回路１０４−１からの指示を受けて、センスアンプ１０７−１に電源を供給するための配線の電位をイコライズする。
【００４７】
センスアンプ１０７−１は、カラムデコーダ１０３により選択されると、メモリセルアレイ１０１−１の対応するビット線に接続され、サブワード線およびビット線を介して出力されたデータを増幅して出力する。
【００４８】
カラムスイッチ１０８−１は、ビット線とデータ入出力線との間に設けられ、サブワード制御回路１０４−１からの指示を受けて、オンまたはオフとなる。カラムスイッチ１０８−１がオンになると、センスアンプ１０７−１から出力されたデータが、データアンプ１０９に出力される。
【００４９】
データアンプ１０９は、センスアンプ１０７−１から出力されたデータを増幅し、出力回路１１０に出力する。
【００５０】
出力回路１１０は、データアンプ１０９から出力されたデータを半導体装置１００の外部に出力する。
【００５１】
図１０は、図９に示す構成の半導体装置の回路レイアウトの一例を示す図である。
【００５２】
図１０に示すように、メモリセルアレイ１０１が形成される領域２０１の周辺に、センスアンプ１０７を構成するＰチャネル型トランジスタが形成される領域２０２、センスアンプ１０７、ＢＬＥＱ回路１０６を構成するＮチャネル型トランジスタが形成される領域２０３、カラムスイッチ１０８を構成するＰチャネル型トランジスタが形成される領域２０４、サブワード制御回路１０４を構成するＰチャネル型トランジスタが形成される領域２０５、サブワード制御回路１０４を構成するＮチャネル型トランジスタが形成される領域２０６、サブワードドライバ１０５を構成するＰチャネル型トランジスタが形成される領域２０７、および、サブワードドライバ１０５を構成するＮチャネル型トランジスタが形成される領域２０８が配置される。
【００５３】
なお、図１０においては、ロウデコーダ１０２、カラムデコーダ１０３、データアンプ１０９、および、出力回路１１０については記載を省略する。
【００５４】
図１０に示すような導電型の異なるトランジスタを形成する場合にも、一導電型としてのＰチャネル型ＭＩＳＦＥＴのための第１のＧＳ層が形成される第１の領域と、他導電型としてのＮチャネル型ＭＩＳＦＥＴのための第２のＧＳ層が形成される第２の領域と、の境界に残渣が生じることがある。
【００５５】
図１１は、図１０に示す半導体装置における第１および第２のＧＳ層のパターンと半導体基板上のウェル（素子領域）との関係の一例を示す図である。
【００５６】
図１１において、斜線で示される領域３０１は、ｎウェル領域を示す。
【００５７】
一般に、設計の効率化のためにｎウェルパターン上に、Ｐチャネル型ＭＩＳＦＥＴのための第１のＧＳ層が積層される。また、ｎウェルパターンは、Ｐチャネル型ＭＩＳＦＥＴが形成される領域を接続するようにレイアウトされる。そのため、第１のＧＳ層のパターンもｎウェル領域のパターンに沿って延在する。その結果、第１のＧＳ層のパターンの境界は、図１１の点線で示されるようになる。
【００５８】
上述したように、第１および第２のＧＳ層の境界において残渣が生じるので、図１１に示す点線に沿って残渣が生じる。残渣が電位の異なる複数の配線３０２に重なると、その配線間でショートが発生する。図１１に示すｎウェルパターンのレイアウトにおいては、実線矢印で示す複数の箇所で、第１のＧＳ層の境界が電位の異なる２つの配線３０２と重なっており、これらの箇所では、配線間でショートが発生する可能性がある。
【００５９】
図１２は、図１１に示す矩形領域Ａの拡大図である。
【００６０】
配線３０２−１は、内部電位Ｖｐｐの配線であり、また、配線３０２−２は、電位ＶＢＬＥＱ（Bit Line Equalizing Voltage）、あるいは、電位ＶＢＬＰ（Bit Line Pre-charge Voltage）の配線である。なお、例えば、電位ＶＢＬＥＱは１．３Ｖであり、電位ＶＢＬＰは０．４８Ｖであり、電位Ｖｐｐとは異なる電位である。
【００６１】
拡散層３０３は、Ｐチャネル型ＭＩＳＦＥＴあるいはＮチャネル型ＭＩＳＦＥＴのソース、ドレインとなる拡散層、コンタクトを介してウェルの電位を設定するための拡散層などを示す。
【００６２】
図１２に示すように、点線で示される第１のＧＳ層の境界が、配線３０２−１および配線３０２−２と重なっている。なお、図１２において、実線丸印は配線３０２−１と第１のＧＳ層の境界との交点を示し、点線丸印は配線３０２−２と第１のＧＳ層の境界との交点を示す。ここで、配線３０２−１と第１のＧＳ層の境界との交点と、配線３０２−２と第１のＧＳ層の境界との交点と、の間に第１のＧＳ層の境界に沿って残渣が生じると、配線３０２−１と配線３０２−２との間でショートが発生するおそれがある。
【００６３】
次に、本実施形態の半導体装置１００における第１および第２のＧＳ層のパターンと半導体基板上のウェルとの関係について説明する。
【００６４】
図１３は、本実施形態の半導体装置１００における第１および第２のＧＳ層のパターンと半導体基板上のウェルとの関係を示す図である。なお、図１３において、図１１と同様の構成については同じ符号を付し、説明を省略する。
【００６５】
本実施形態の半導体装置１００は、図１１に示す半導体装置と比較して、第１のＧＳ層が積層されるｎウェルパターンが連続しておらず、島状に離れて形成されている点が異なる。ｎウェルパターンを島状に形成することで、第１のＧＳ層の境界が電位の異なる２つの配線と重ならないようにすることができる。
【００６６】
図１４は、図１３に示す矩形領域Ｂの拡大図である。なお、矩形領域Ａと矩形領域Ｂとは、対応する位置関係にある。また、図１４において、図１２と同様の構成については同じ符号を付し、説明を省略する。
【００６７】
上述したように、ｎウェルパターン、つまり、Ｐチャネル型ＭＩＳＦＥＴが形成される領域は島状に離れて形成されている。そのため、図１４に示すように、第１のＧＳ層の境界が第１の配線としての配線３０２−１とは重なるが、第２の配線としての配線３０２−２とは重ならない。そのため、第１のＧＳ層の境界に残渣が生じても、その残渣により配線３０２−１と配線３０２−２との間でショートが発生することを防ぐことができる。
【００６８】
なお、ｎウェルパターンを島状に形成するようにしても、図１３に示す、領域２０５の周辺箇所（箇所Ｃ）および領域２０２の周辺箇所（箇所Ｄ）において、残渣によるショートが発生する可能性がある。
【００６９】
以下では、上述した箇所Ｃ，Ｄにおいて、残渣によるショートが発生しないようにする方法について説明する。
【００７０】
まず、上述した箇所Ｃにおいて、残渣によるショートが発生しないようにするための方法について説明する。
【００７１】
図１５は、図１３に示す箇所Ｃ付近の拡大図である。
【００７２】
図１５に示すように、電位の異なる配線３０２−３と配線３０２−４とが隣接している部分がある。この部分において、第１のＧＳ層の境界が配線３０２−３および配線３０２−４と重なると、これらの配線間でショートが発生する可能性がある。ここで、一般に、配線３０２−３と配線３０２−４との間には１８０μｍ程度の間隔がある。そのため、ショートの発生を防ぐためには、その１８０μｍ程度の間隔に第１のＧＳ層の境界が位置するようにすればよい。１８０μｍ程度の間隔にＧＳ層の境界を位置させることは、例えば、ＫｒＦ（エキシマレーザ）露光機を用いて実現可能である。
【００７３】
次に、上述した箇所Ｄにおいて、残渣によるショートが発生しないようにするための方法について説明する。
【００７４】
図１６Ａは、図１３に示す箇所Ｄ付近の拡大図である。
【００７５】
図１６Ａにおいて、配線３０２−５はｎウェル電位の配線であり、配線３０２−６は電位ＶＢＬＰの配線である。また、実線丸印は、配線３０２−５と第１のＧＳ層の境界との交点を示し、点線丸印は、配線３０２−６と第１のＧＳ層の境界との交点を示す。
【００７６】
図１６Ａに示すように、第１のＧＳ層の境界が、配線３０２−５および配線３０２−６と重なっている。ここで、配線３０２−５と第１のＧＳ層の境界との交点と、配線３０２−６と第１のＧＳ層の境界との交点と、の間に第１のＧＳ層の境界に沿って残渣が生じると、これらの配線間でショートが発生する。
【００７７】
そこで、図１６Ｂに示すように、配線３０２−５および配線３０２−６のレイアウトを変更することで、第１のＧＳ層の境界に残渣が生じても、ショートが発生しないようにすることができる。具体的には、図１６Ａにおいて、配線３０２−６の右側の領域に延在する配線３０２−５を無くし、その領域に図１６Ｂに示すように、配線３０２−６が延在するようにレイアウト変更することで、第１のＧＳ層の境界が配線３０２−５とは重なるが、配線３０２−６とは重ならないようにすることができる。そのため、第１のＧＳ層の境界で残渣が生じても、ショートが発生するのを防ぐことができる。
【００７８】
上述した箇所Ｄにおいて残渣によるショートが生じないようにするための方法についてより詳細に説明する。
【００７９】
図１７Ａは、図１６Ａに示す矩形領域Ｅの拡大図である。
【００８０】
図１７Ａにおいては、配線３０２−５，３０２−６とは異なる層に形成された配線３０４および配線３０４と配線３０２−５，３０２−６とを接続するコンタクト３０５を記載している。なお、配線３０４としては、ｎウェル電位の配線や、電位ＶＢＬＰの配線などがある。配線３０２−５は、配線３０４のうち、ｎウェル電位の配線とコンタクト３０５−１を介して接続され、ｎウェル電位となる。また、配線３０２−６は、電位ＶＢＬＰの配線とコンタクト３０５−２を介して接続され、電位ＶＢＬＰとなる。
【００８１】
図１７Ｂは、図１６Ｂに示す矩形領域Ｆの拡大図である。なお、矩形領域Ｆは矩形領域Ｅに対応する領域である。
【００８２】
図１６Ｂに示すように、配線３０２−５および配線３０２−６のレイアウトを変更することで、第１のＧＳ層の境界が配線３０２−５としか重ならないようにしている。配線３０２−５および配線３０２−６のレイアウトの変更に伴い、コンタクト３０５−１，３０５−２のレイアウトも変更する必要がある。具体的には、図１７Ａの破線で囲まれる配線３０２−６が延在していた領域に設けられていたコンタクト３０５−２の位置を、図１７Ｂの実線で囲まれる領域に変更する。なお、図１７Ａと図１７Ｂとで、２つのコンタクト３０５−２の間隔は保持されている。また、図１７Ａの点線で囲まれる領域に設けられていた、配線３０２−６の右側に延在していた配線３０２−５とｎウェル電位の配線３０４とを接続するコンタクト３０５−１を削除する。こうすることで、配線３０２−５はｎウェル電位とし、配線３０２−６は電位ＶＢＬＰとすることができる。
【００８３】
このように本実施形態によれば、半導体装置１００は、高誘電率材料を含むＨｉｇｈ−ｋ絶縁膜とＨｉｇｈ−ｋ絶縁膜上に形成されたメタルゲート電極とを備える第１のトランジスタが形成されるＳｉ基板１上の第１の領域と、Ｈｉｇｈ−ｋ絶縁膜とＨｉｇｈ−ｋ絶縁膜上に形成されたメタルゲート電極とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成されるＳｉ基板１上の第２の領域と、電位の異なる第１および第２の配線と、を有し、第１および第２の領域の境界が、第１および第２の配線の少なくとも一方としか重ならない。
【００８４】
そのため、第１および第２の領域の境界に沿って残渣が生じても、その残渣が電位の異なる２つの配線と接することがなくなるので、配線間でショートが発生するのを防ぐことができる。
【符号の説明】
【００８５】
１ Ｓｉ基板
２ ＳＴＩ
３ シリコン酸化膜
４ Ｈｉｇｈ−ｋ絶縁膜
５ 窒化チタン膜
６ ポリシリコン膜
７ シリコン酸化膜
８，１４，２１ レジスト
９ 第１のＧＳ層
１０ オーバーハング部
１１ 酸化アルミニウム膜
１２ 窒化チタン膜
１３ ポリシリコン膜
１５ 第２のＧＳ層
１６ 第１のＧＳ層の端部
１７ ポリシリコン膜
１８ Ｗ／ＷＮ／ＷＳｉ膜
１９ シリコン窒化膜
２０ シリコン酸化膜
２２ 残渣
３１ａ，３１ｂ 配線
１００ 半導体装置
１０１−１〜１０１−４ メモリセルアレイ
１０２ ロウデコーダ
１０３ カラムデコーダ
１０４−１〜１０４−４ サブワード制御回路
１０５−１〜１０５−４ サブワードドライバ
１０６−１〜１０６−４ ＢＬＥＱ回路
１０７−１〜１０７−４ センスアンプ
１０８−１〜１０８−４ カラムスイッチ
１０９ データアンプ
１１０ 出力回路
２０１ メモリセルアレイ形成領域
２０２，２０４，２０５，２０７ Ｐチャネル型トランジスタ形成領域
２０３，２０６，２０８ Ｎチャネル型トランジスタ形成領域
３０１ ｎウェル領域
３０２，３０２−１〜３０２−６ 配線
３０３ 拡散層
３０４ 配線
３０５−１，３０５−２ コンタクト
【技術分野】
【０００１】
本発明は、ＨＫＭＧ構造を有するトランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
ゲート絶縁膜とゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）においては、ゲート絶縁膜としてＳｉ０2からなるシリコン酸化膜を使用し、ゲート電極としてポリシリコン膜を使用するのが一般的であった。
【０００３】
近年、ＭＩＳＦＥＴの微細化に伴い、ゲート絶縁膜の薄膜化が進んでいる。ゲート絶縁膜の薄膜化が進むことで、ゲート電極にかかる電場が相対的に強くなり、ポリシリコン膜を使用したゲート電極の空乏化が問題となっている。また、ゲート絶縁膜の薄膜化が進むことで、チャネルを流れる電子がシリコン酸化膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流の発生が問題となっている。
【０００４】
そこで、特許文献１（特開２００７−３２９２３７号公報）および特許文献２（特開２００６−０２４５９４号公報）には、ＳｉＯ2よりも誘電率の高い高誘電率材料からなる高誘電率ゲート絶縁膜（Ｈｉｇｈ−ｋ絶縁膜）と金属材料からなるメタルゲート電極とを有するＭＩＳＦＥＴが開示されている。このＭＩＳＦＥＴによれば、メタルゲート電極によりゲート電極の空乏化を抑制することができ、また、Ｈｉｇｈ−ｋ絶縁膜によりトンネル電流の発生を抑制することができる。Ｈｉｇｈ−ｋ絶縁膜とメタルゲート電極とを有するＭＩＳＦＥＴを、ＨＫＭＧ構造を有するＭＩＳＦＥＴと称する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３２９２３７号公報
【特許文献２】特開２００６−０２４５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下では、ＨＫＭＧ構造を有し、閾値電圧の異なる第１および第２のＭＩＳＦＥＴを半導体基板上に形成する工程について簡単に説明する。なお、半導体基板上の第１の領域に第１のＭＩＳＦＥＴが形成され、第１の領域に並ぶ第２の領域に第２のＭＩＳＦＥＴが形成されるものとする。
【０００７】
まず、半導体基板上にＨｉｇｈ−ｋ絶縁膜が堆積された後、第１のＭＩＳＦＥＴのメタルゲート電極の電極材料が堆積される。第１の領域以外に堆積された電極材料は除去され、第１の領域には、Ｈｉｇｈ−ｋ絶縁膜と第１のＭＩＳＦＥＴのメタルゲート電極の電極材料とが積層された第１のゲートスタック層（第１のＧＳ層）が形成される。
【０００８】
次に、第２のＭＩＳＦＥＴのメタルゲート電極の電極材料が堆積された後、第２の領域以外に堆積された電極材料は除去され、第２の領域には、Ｈｉｇｈ−ｋ絶縁膜と第２のＭＩＳＦＥＴのメタルゲート電極の電極材料とが積層された第２のゲートスタック層（第２のＧＳ層）が形成される。その後、第１および第２のＧＳ層に対して、ＭＩＳＦＥＴのゲートとするために、エッチングなどのゲート加工が行われる。
【０００９】
ここで、本願発明者は、ゲート加工時にＧＳ層の残渣が生じ、その残渣により配線ショートが発生する可能性があるという問題を見出した。
【００１０】
一般に、第１の領域以外に堆積された第１のＭＩＳＦＥＴのメタルゲート電極の電極材料は、Ｈｉｇｈ−ｋ絶縁膜へのダメージを抑制するために、ウェットエッチングにより除去される。ここで、ウェットエッチングにより第１の領域側の電極材料までエッチングされ、第１の領域側の電極材料がえぐられたようなオーバーハング部が形成されることがある。オーバーハング部が形成されると、第２のＭＩＳＦＥＴのメタルゲート電極の電極材料の堆積時にオーバーハング部への入り込みが生じる。オーバーハング部に入り込んだ電極材料によりゲート加工時のエッチングが阻害され、第１の領域と第２の領域との境界にＧＳ層の残渣が生じる。残渣にはメタルゲート電極の電極材料が含まれるため導電性を有しており、残渣が電位の異なる２つの配線と接するとショートが発生する。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、
半導体基板と、
高誘電率材料を含む第１のゲート絶縁膜と前記第１のゲート絶縁膜上に形成された第１のメタルゲート電極とを備える第１のトランジスタが形成される前記半導体基板上の第１の領域と、
高誘電率材料を含む第２のゲート絶縁膜と前記第２のゲート絶縁膜上に形成された第２のメタルゲート電極とを備え、前記第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される前記半導体基板上の前記第１の領域に並ぶ第２の領域と、
電位の異なる第１および第２の配線と、を有し、
前記第１の領域と前記第２の領域との境界が、前記第１および第２の配線の少なくとも一方としか重ならない。
【発明の効果】
【００１２】
本発明によれば、ＨＫＭＧ構造を有する第１のトランジスタが形成される第１の領域と、ＨＫＭＧ構造を有し、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される第２の領域との境界が、電位の異なる第１および第２の配線の少なくとも一方としか重ならないため、第１の領域と第２の領域との境界に残渣が発生しても、第１の配線と第２の配線との間でショートが発生するのを防ぐことができる。
【図面の簡単な説明】
【００１３】
【図１】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図２】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図３】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図４】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図５】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図６】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図７】ＨＫＭＧ構造を有する第１および第２のＭＩＳＦＥＴのためのゲートスタック層を形成する工程を示す図である。
【図８】残渣により配線ショートが生じるメカニズムを説明するための図である。
【図９】本発明の一実施形態の半導体装置の構成を示すブロック図である。
【図１０】図９に示す半導体装置の回路レイアウトの一例を示す図である。
【図１１】関連する半導体装置における第１および第２のＧＳ層のパターンと半導体基板上のウェルとの関係を示す図である。
【図１２】図１１に示す矩形領域の拡大図である。
【図１３】本発明の一実施形態の半導体装置における第１および第２のＧＳ層のパターンと半導体基板上のウェルとの関係を示す図である。
【図１４】図１３に示す矩形領域の拡大図である。
【図１５】残渣によるショートの発生を防ぐ方法を説明するための図である。
【図１６Ａ】残渣によるショートの発生を防ぐ方法を説明するための図である。
【図１６Ｂ】残渣によるショートの発生を防ぐ方法を説明するための図である。
【図１７Ａ】残渣によるショートの発生を防ぐ方法を説明するための図である。
【図１７Ｂ】残渣によるショートの発生を防ぐ方法を説明するための図である。
【発明を実施するための形態】
【００１４】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００１５】
まず、上述した残渣が生じるメカニズムを図１から図７を参照して詳細に説明する。なお、図１から図７において、同様の構成については同じ符号を付し、説明を省略する。
【００１６】
図１に示すように、半導体基板としてのＳｉ基板１に素子分離領域であるＳＴＩ（Shallow Trench Isolation）２が形成される。
【００１７】
ＳＴＩ２の形成後、インターレイヤーとして、熱酸化によりシリコン酸化膜（ＳｉＯ2）３が形成される。シリコン酸化膜３の形成後、ＳｉＯ2よりも誘電率の高いＨｆＯ（酸化ハフニウム）、ＨｆＳｉＯ（ハフニウムシリケート）などの高誘電率材料からなるＨｉｇｈ−ｋ絶縁膜４が堆積される。
【００１８】
Ｈｉｇｈ−ｋ絶縁膜４の堆積後、第１のＭＩＳＦＥＴのメタルゲート電極の電極材料である窒化チタン膜（ＴｉＮ）５が堆積される。窒化チタン膜５の堆積後、ポリシリコン膜６が堆積される。ポリシリコン膜６の堆積後、加工用のマスク材料としてシリコン酸化膜（ＳｉＯ2）７が堆積される。シリコン酸化膜７の堆積後、第１の領域上にレジスト８が堆積される。
【００１９】
図２に示すように、レジスト８の堆積後、リソグラフィなどによりパターニングが行われる。パターニング後、ドライエッチングによりシリコン酸化膜７の加工が行われる。その後、第１の領域以外に堆積されたシリコン酸化膜７を除去するために、ドライエッチングが行われる。シリコン酸化膜７の除去後、第１の領域以外に堆積された窒化チタン膜５およびポリシリコン膜６を除去するために、ウェットエッチングが行われる。具体的には、まず、アンモニア水によりポリシリコン膜６がエッチングされ、次に、ＡＰＭ（アンモニア過酸化水素水）により窒化チタン膜５がエッチングされる。
【００２０】
ウェットエッチングにより第１の領域以外に堆積された窒化チタン膜５およびポリシリコン膜６は除去され、第１の領域には、第１の絶縁膜としてのＨｉｇｈ−ｋ絶縁膜４、第１のメタルゲート電極としての窒化チタン膜５、ポリシリコン膜６が積層された第１のＧＳ層９が形成される。
【００２１】
ここで、図２に示すように、ウェットエッチングにより第１の領域に堆積されたポリシリコン膜６などもエッチングされ、オーバーハング部１０が形成される。
【００２２】
第１のＧＳ層９の形成後、図３に示すように、酸化アルミニウム膜（ＡｌＯ）１１が堆積される。酸化アルミニウム膜１１の堆積後、第２のＭＩＳＦＥＴのメタルゲート電極の電極材料である、窒化チタン膜５とは組成の異なる窒化チタン膜１２が堆積される。酸化アルミニウム膜１１および窒化チタン膜１２が堆積されることで、第１のＭＩＳＦＥＴの閾値電圧と第２のＭＩＳＦＥＴの閾値電圧とが異なるものとなる。
【００２３】
窒化チタン膜１２の堆積後、ポリシリコン膜１３が堆積される。ここで、図３に示すように、酸化アルミニウム膜１１、窒化チタン膜１２およびポリシリコン膜１３のオーバーハング部１０への入り込みが生じる。
【００２４】
次に、図４に示すように、第２の領域上にレジスト１４が堆積される。レジスト１４の堆積後、リソグラフィなどによりパターニングが行われる。
【００２５】
パターニング後、図５に示すように、第２の領域以外に堆積されたシリコン酸化膜７、酸化アルミニウム膜１１、窒化チタン膜１２およびポリシリコン膜１３を除去するためにドライエッチングが行われ、第２の領域には、第２のゲート絶縁膜としてのＨｉｇｈ−ｋ絶縁膜４、酸化アルミニウム膜１１、第２のメタルゲート電極としての窒化チタン膜１２、ポリシリコン膜１３が積層された第２のＧＳ層１５が形成される。また、第１のＧＳ層９と第２のＧＳ層１５との間には溝が形成され、この溝の底部に堆積されたシリコン酸化膜３、Ｈｉｇｈ−ｋ絶縁膜４も除去される。ここで、図５に示すように、オーバーハング部１０に入り込んだ酸化アルミニウム膜１１、窒化チタン膜１２およびポリシリコン膜１３はエッチングされず、第１のＧＳ層９の端部１６に残る。
【００２６】
第１のＧＳ層９および第２のＧＳ層１５の形成後、図６に示すように、これらのＧＳ層の間に形成された溝を埋めるように、ポリシリコン膜１７が堆積される。なお、図６においては、ポリシリコン膜１７は、第１および第２のＧＳ層を覆うように堆積されているが、これらのＧＳ層の間に形成された溝を埋めるようにだけ堆積されてもよい。
【００２７】
ポリシリコン膜１７の堆積後、Ｗ（タングステン）、ＷＮ（窒化タングステン）、ＷＳｉ（タングステンシリサイド）からなるＷ／ＷＮ／ＷＳｉ膜１８が堆積される。Ｗ／ＷＮ／ＷＳｉ膜１８は配線となる。なお、ポリシリコン膜１７が第１および第２のＧＳ層の間に形成された溝を埋めるようにだけ堆積されている場合、配線となるのはＷ／ＷＮ／ＷＳｉ膜１８だけとなる。このような構造をＢＬＧ（Bit Line Gate）構造と称する。
【００２８】
Ｗ／ＷＮ／ＷＳｉ膜１８の堆積後、加工用のマスク材料として、シリコン窒化膜（ＳｉＮ）１９が堆積され、その後、シリコン酸化膜（ＳｉＯ）２０が堆積される。シリコン酸化膜２０の堆積後、レジスト２１が堆積される。
【００２９】
レジスト２１の堆積後、リソグラフィなどによりシリコン窒化膜１９およびシリコン酸化膜２０のパターニングが行われる。パターニング後、図７に示すように、エッチングにより、第１のＧＳ層９および第２のＧＳ層１５それぞれに対するゲート加工が行われる。
【００３０】
ここで、上述したように、オーバーハング部１０には、酸化アルミニウム膜１１、窒化チタン膜１２およびポリシリコン膜１３といった第２のＧＳ層１５の材料の入り込みが生じている。オーバーハング部１０に入り込んだ第２のＧＳ層１５の材料、特に、酸化アルミニウム膜１１によりエッチングが阻害され、図７に示すように、第１のＧＳ層９の端部に残渣２２が生じる。なお、図７においては、簡略化のため、残渣２２が第１のＧＳ層９の端部に均一に生じているように記載しているが、実際には、不均一に生じる。また、残渣２２の断面形状は、図７に示すような三角状に限定されるものではない。
【００３１】
次に、残渣２２により配線ショートが生じるメカニズムについて説明する。
【００３２】
図８は、図７におけるシリコン膜窒化１９、シリコン酸化膜２０を除去した状態を示す図である。
【００３３】
図８においては、電位の異なる２本の配線３１ａ，３１ｂが形成されているものとする。なお、配線３１ａ，３１ｂはそれぞれ、Ｈｉｇｈ−ｋ絶縁膜４、窒化チタン膜５、ポリシリコン膜６、酸化アルミニウム膜１１、窒化チタン膜１２、ポリシリコン膜１３，１６、Ｗ／ＷＮ／ＷＳｉ膜１８などが積層されたものであるが、これらの記載は省略する。
【００３４】
上述したように、図８においては点線で示される、第１のＧＳ層の端部、すなわち、第１の領域と第２の領域との境界に残渣２２が生じる。残渣２２にはＴｉＮなどが含まれているため導電性を有する。
【００３５】
ここで、図８に示すように、残渣２２が配線３１ａおよび配線３１ｂと接すると、ポリシリコン膜１３，１６を介して配線３１ａ，３１ｂと電気的に接続され、これらの配線間でショートが発生する。
【００３６】
次に、本実施形態における半導体装置の構成について説明する。
【００３７】
図９は、本実施形態における半導体装置１００の構成を示すブロック図である。
【００３８】
図９に示す半導体装置１００は、メモリセルアレイ（Memory Cell Array）１０１−１〜１０１−４と、ロウデコーダ（X Dec）１０２と、カラムデコーダ（Y Dec）１０３と、サブワード制御回路（SWC：Sub-word Control Circuit）１０４−１〜１０４−４と、サブワードドライバ（SWD：Sub-word Driver）１０５−１〜１０５−４と、ＢＬＥＱ（Bit Line Equalizing）回路１０６−１〜１０６−４と、センスアンプ１０７−１〜１０７−４と、カラムスイッチ（Y-Switch）１０８−１〜１０８−４と、データアンプ（Data Amplifier）１０９と、出力回路（Output Circuit）１１０と、を有する。
【００３９】
なお、メモリセルアレイ１０１−１に対応して、サブワード制御回路１０４−１、サブワードドライバ１０５−１、ＢＬＥＱ回路１０６−１、センスアンプ１０７−１、および、カラムスイッチ（Y-Switch）１０８−１の各部が設けられている。また、メモリセルアレイ１０１−２〜１０１−４それぞれに対応して、上述した各部が同様の対応関係にて設けられている。そのため、以下では、メモリセルアレイ１０１−１とそれに対応する構成についてのみ説明する。また、図９においては、記載を省略したが、メモリセルアレイ１０１−１に対応して、複数のセンスアンプ１０７−１が設けられている。
【００４０】
外部から与えられたアドレス信号および制御信号は、ロウデコーダ１０２、カラムデコーダ１０３、および、サブワード制御回路１０４−１に入力される。
【００４１】
メモリセルアレイ１０１−１においては、複数のサブワード線と複数のビット線とが交差しており、この交点にメモリセルが配置されている。
【００４２】
ロウデコーダ１０２は、外部から与えられた信号に基づき、メモリセルアレイ１０１に含まれるサブワード線のいずれかを選択する。
【００４３】
カラムデコーダ１０３は、外部から与えられた信号に基づき、複数のセンスアンプのいずれかを選択する。
【００４４】
サブワード制御回路１０４−１は、外部から与えられた信号に基づき、サブワードドライバ１０５−１、ＢＬＥＱ回路１０６−１およびカラムスイッチ１０８−１に動作指示を行う。
【００４５】
サブワードドライバ１０５−１は、サブワード制御回路１０４−１からの指示を受けて、ロウデコーダ１０２により選択されたサブワード線を駆動させる。
【００４６】
ＢＬＥＱ回路１０６−１は、サブワード制御回路１０４−１からの指示を受けて、センスアンプ１０７−１に電源を供給するための配線の電位をイコライズする。
【００４７】
センスアンプ１０７−１は、カラムデコーダ１０３により選択されると、メモリセルアレイ１０１−１の対応するビット線に接続され、サブワード線およびビット線を介して出力されたデータを増幅して出力する。
【００４８】
カラムスイッチ１０８−１は、ビット線とデータ入出力線との間に設けられ、サブワード制御回路１０４−１からの指示を受けて、オンまたはオフとなる。カラムスイッチ１０８−１がオンになると、センスアンプ１０７−１から出力されたデータが、データアンプ１０９に出力される。
【００４９】
データアンプ１０９は、センスアンプ１０７−１から出力されたデータを増幅し、出力回路１１０に出力する。
【００５０】
出力回路１１０は、データアンプ１０９から出力されたデータを半導体装置１００の外部に出力する。
【００５１】
図１０は、図９に示す構成の半導体装置の回路レイアウトの一例を示す図である。
【００５２】
図１０に示すように、メモリセルアレイ１０１が形成される領域２０１の周辺に、センスアンプ１０７を構成するＰチャネル型トランジスタが形成される領域２０２、センスアンプ１０７、ＢＬＥＱ回路１０６を構成するＮチャネル型トランジスタが形成される領域２０３、カラムスイッチ１０８を構成するＰチャネル型トランジスタが形成される領域２０４、サブワード制御回路１０４を構成するＰチャネル型トランジスタが形成される領域２０５、サブワード制御回路１０４を構成するＮチャネル型トランジスタが形成される領域２０６、サブワードドライバ１０５を構成するＰチャネル型トランジスタが形成される領域２０７、および、サブワードドライバ１０５を構成するＮチャネル型トランジスタが形成される領域２０８が配置される。
【００５３】
なお、図１０においては、ロウデコーダ１０２、カラムデコーダ１０３、データアンプ１０９、および、出力回路１１０については記載を省略する。
【００５４】
図１０に示すような導電型の異なるトランジスタを形成する場合にも、一導電型としてのＰチャネル型ＭＩＳＦＥＴのための第１のＧＳ層が形成される第１の領域と、他導電型としてのＮチャネル型ＭＩＳＦＥＴのための第２のＧＳ層が形成される第２の領域と、の境界に残渣が生じることがある。
【００５５】
図１１は、図１０に示す半導体装置における第１および第２のＧＳ層のパターンと半導体基板上のウェル（素子領域）との関係の一例を示す図である。
【００５６】
図１１において、斜線で示される領域３０１は、ｎウェル領域を示す。
【００５７】
一般に、設計の効率化のためにｎウェルパターン上に、Ｐチャネル型ＭＩＳＦＥＴのための第１のＧＳ層が積層される。また、ｎウェルパターンは、Ｐチャネル型ＭＩＳＦＥＴが形成される領域を接続するようにレイアウトされる。そのため、第１のＧＳ層のパターンもｎウェル領域のパターンに沿って延在する。その結果、第１のＧＳ層のパターンの境界は、図１１の点線で示されるようになる。
【００５８】
上述したように、第１および第２のＧＳ層の境界において残渣が生じるので、図１１に示す点線に沿って残渣が生じる。残渣が電位の異なる複数の配線３０２に重なると、その配線間でショートが発生する。図１１に示すｎウェルパターンのレイアウトにおいては、実線矢印で示す複数の箇所で、第１のＧＳ層の境界が電位の異なる２つの配線３０２と重なっており、これらの箇所では、配線間でショートが発生する可能性がある。
【００５９】
図１２は、図１１に示す矩形領域Ａの拡大図である。
【００６０】
配線３０２−１は、内部電位Ｖｐｐの配線であり、また、配線３０２−２は、電位ＶＢＬＥＱ（Bit Line Equalizing Voltage）、あるいは、電位ＶＢＬＰ（Bit Line Pre-charge Voltage）の配線である。なお、例えば、電位ＶＢＬＥＱは１．３Ｖであり、電位ＶＢＬＰは０．４８Ｖであり、電位Ｖｐｐとは異なる電位である。
【００６１】
拡散層３０３は、Ｐチャネル型ＭＩＳＦＥＴあるいはＮチャネル型ＭＩＳＦＥＴのソース、ドレインとなる拡散層、コンタクトを介してウェルの電位を設定するための拡散層などを示す。
【００６２】
図１２に示すように、点線で示される第１のＧＳ層の境界が、配線３０２−１および配線３０２−２と重なっている。なお、図１２において、実線丸印は配線３０２−１と第１のＧＳ層の境界との交点を示し、点線丸印は配線３０２−２と第１のＧＳ層の境界との交点を示す。ここで、配線３０２−１と第１のＧＳ層の境界との交点と、配線３０２−２と第１のＧＳ層の境界との交点と、の間に第１のＧＳ層の境界に沿って残渣が生じると、配線３０２−１と配線３０２−２との間でショートが発生するおそれがある。
【００６３】
次に、本実施形態の半導体装置１００における第１および第２のＧＳ層のパターンと半導体基板上のウェルとの関係について説明する。
【００６４】
図１３は、本実施形態の半導体装置１００における第１および第２のＧＳ層のパターンと半導体基板上のウェルとの関係を示す図である。なお、図１３において、図１１と同様の構成については同じ符号を付し、説明を省略する。
【００６５】
本実施形態の半導体装置１００は、図１１に示す半導体装置と比較して、第１のＧＳ層が積層されるｎウェルパターンが連続しておらず、島状に離れて形成されている点が異なる。ｎウェルパターンを島状に形成することで、第１のＧＳ層の境界が電位の異なる２つの配線と重ならないようにすることができる。
【００６６】
図１４は、図１３に示す矩形領域Ｂの拡大図である。なお、矩形領域Ａと矩形領域Ｂとは、対応する位置関係にある。また、図１４において、図１２と同様の構成については同じ符号を付し、説明を省略する。
【００６７】
上述したように、ｎウェルパターン、つまり、Ｐチャネル型ＭＩＳＦＥＴが形成される領域は島状に離れて形成されている。そのため、図１４に示すように、第１のＧＳ層の境界が第１の配線としての配線３０２−１とは重なるが、第２の配線としての配線３０２−２とは重ならない。そのため、第１のＧＳ層の境界に残渣が生じても、その残渣により配線３０２−１と配線３０２−２との間でショートが発生することを防ぐことができる。
【００６８】
なお、ｎウェルパターンを島状に形成するようにしても、図１３に示す、領域２０５の周辺箇所（箇所Ｃ）および領域２０２の周辺箇所（箇所Ｄ）において、残渣によるショートが発生する可能性がある。
【００６９】
以下では、上述した箇所Ｃ，Ｄにおいて、残渣によるショートが発生しないようにする方法について説明する。
【００７０】
まず、上述した箇所Ｃにおいて、残渣によるショートが発生しないようにするための方法について説明する。
【００７１】
図１５は、図１３に示す箇所Ｃ付近の拡大図である。
【００７２】
図１５に示すように、電位の異なる配線３０２−３と配線３０２−４とが隣接している部分がある。この部分において、第１のＧＳ層の境界が配線３０２−３および配線３０２−４と重なると、これらの配線間でショートが発生する可能性がある。ここで、一般に、配線３０２−３と配線３０２−４との間には１８０μｍ程度の間隔がある。そのため、ショートの発生を防ぐためには、その１８０μｍ程度の間隔に第１のＧＳ層の境界が位置するようにすればよい。１８０μｍ程度の間隔にＧＳ層の境界を位置させることは、例えば、ＫｒＦ（エキシマレーザ）露光機を用いて実現可能である。
【００７３】
次に、上述した箇所Ｄにおいて、残渣によるショートが発生しないようにするための方法について説明する。
【００７４】
図１６Ａは、図１３に示す箇所Ｄ付近の拡大図である。
【００７５】
図１６Ａにおいて、配線３０２−５はｎウェル電位の配線であり、配線３０２−６は電位ＶＢＬＰの配線である。また、実線丸印は、配線３０２−５と第１のＧＳ層の境界との交点を示し、点線丸印は、配線３０２−６と第１のＧＳ層の境界との交点を示す。
【００７６】
図１６Ａに示すように、第１のＧＳ層の境界が、配線３０２−５および配線３０２−６と重なっている。ここで、配線３０２−５と第１のＧＳ層の境界との交点と、配線３０２−６と第１のＧＳ層の境界との交点と、の間に第１のＧＳ層の境界に沿って残渣が生じると、これらの配線間でショートが発生する。
【００７７】
そこで、図１６Ｂに示すように、配線３０２−５および配線３０２−６のレイアウトを変更することで、第１のＧＳ層の境界に残渣が生じても、ショートが発生しないようにすることができる。具体的には、図１６Ａにおいて、配線３０２−６の右側の領域に延在する配線３０２−５を無くし、その領域に図１６Ｂに示すように、配線３０２−６が延在するようにレイアウト変更することで、第１のＧＳ層の境界が配線３０２−５とは重なるが、配線３０２−６とは重ならないようにすることができる。そのため、第１のＧＳ層の境界で残渣が生じても、ショートが発生するのを防ぐことができる。
【００７８】
上述した箇所Ｄにおいて残渣によるショートが生じないようにするための方法についてより詳細に説明する。
【００７９】
図１７Ａは、図１６Ａに示す矩形領域Ｅの拡大図である。
【００８０】
図１７Ａにおいては、配線３０２−５，３０２−６とは異なる層に形成された配線３０４および配線３０４と配線３０２−５，３０２−６とを接続するコンタクト３０５を記載している。なお、配線３０４としては、ｎウェル電位の配線や、電位ＶＢＬＰの配線などがある。配線３０２−５は、配線３０４のうち、ｎウェル電位の配線とコンタクト３０５−１を介して接続され、ｎウェル電位となる。また、配線３０２−６は、電位ＶＢＬＰの配線とコンタクト３０５−２を介して接続され、電位ＶＢＬＰとなる。
【００８１】
図１７Ｂは、図１６Ｂに示す矩形領域Ｆの拡大図である。なお、矩形領域Ｆは矩形領域Ｅに対応する領域である。
【００８２】
図１６Ｂに示すように、配線３０２−５および配線３０２−６のレイアウトを変更することで、第１のＧＳ層の境界が配線３０２−５としか重ならないようにしている。配線３０２−５および配線３０２−６のレイアウトの変更に伴い、コンタクト３０５−１，３０５−２のレイアウトも変更する必要がある。具体的には、図１７Ａの破線で囲まれる配線３０２−６が延在していた領域に設けられていたコンタクト３０５−２の位置を、図１７Ｂの実線で囲まれる領域に変更する。なお、図１７Ａと図１７Ｂとで、２つのコンタクト３０５−２の間隔は保持されている。また、図１７Ａの点線で囲まれる領域に設けられていた、配線３０２−６の右側に延在していた配線３０２−５とｎウェル電位の配線３０４とを接続するコンタクト３０５−１を削除する。こうすることで、配線３０２−５はｎウェル電位とし、配線３０２−６は電位ＶＢＬＰとすることができる。
【００８３】
このように本実施形態によれば、半導体装置１００は、高誘電率材料を含むＨｉｇｈ−ｋ絶縁膜とＨｉｇｈ−ｋ絶縁膜上に形成されたメタルゲート電極とを備える第１のトランジスタが形成されるＳｉ基板１上の第１の領域と、Ｈｉｇｈ−ｋ絶縁膜とＨｉｇｈ−ｋ絶縁膜上に形成されたメタルゲート電極とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成されるＳｉ基板１上の第２の領域と、電位の異なる第１および第２の配線と、を有し、第１および第２の領域の境界が、第１および第２の配線の少なくとも一方としか重ならない。
【００８４】
そのため、第１および第２の領域の境界に沿って残渣が生じても、その残渣が電位の異なる２つの配線と接することがなくなるので、配線間でショートが発生するのを防ぐことができる。
【符号の説明】
【００８５】
１ Ｓｉ基板
２ ＳＴＩ
３ シリコン酸化膜
４ Ｈｉｇｈ−ｋ絶縁膜
５ 窒化チタン膜
６ ポリシリコン膜
７ シリコン酸化膜
８，１４，２１ レジスト
９ 第１のＧＳ層
１０ オーバーハング部
１１ 酸化アルミニウム膜
１２ 窒化チタン膜
１３ ポリシリコン膜
１５ 第２のＧＳ層
１６ 第１のＧＳ層の端部
１７ ポリシリコン膜
１８ Ｗ／ＷＮ／ＷＳｉ膜
１９ シリコン窒化膜
２０ シリコン酸化膜
２２ 残渣
３１ａ，３１ｂ 配線
１００ 半導体装置
１０１−１〜１０１−４ メモリセルアレイ
１０２ ロウデコーダ
１０３ カラムデコーダ
１０４−１〜１０４−４ サブワード制御回路
１０５−１〜１０５−４ サブワードドライバ
１０６−１〜１０６−４ ＢＬＥＱ回路
１０７−１〜１０７−４ センスアンプ
１０８−１〜１０８−４ カラムスイッチ
１０９ データアンプ
１１０ 出力回路
２０１ メモリセルアレイ形成領域
２０２，２０４，２０５，２０７ Ｐチャネル型トランジスタ形成領域
２０３，２０６，２０８ Ｎチャネル型トランジスタ形成領域
３０１ ｎウェル領域
３０２，３０２−１〜３０２−６ 配線
３０３ 拡散層
３０４ 配線
３０５−１，３０５−２ コンタクト
【特許請求の範囲】
【請求項１】
半導体基板と、
高誘電率材料を含む第１のゲート絶縁膜と前記第１のゲート絶縁膜上に形成された第１のメタルゲート電極とを備える第１のトランジスタが形成される前記半導体基板上の第１の領域と、
高誘電率材料を含む第２のゲート絶縁膜と前記第２のゲート絶縁膜上に形成された第２のメタルゲート電極とを備え、前記第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される前記半導体基板上の前記第１の領域に並ぶ第２の領域と、
電位の異なる第１および第２の配線と、を有し、
前記第１の領域と前記第２の領域との境界が、前記第１および第２の配線の少なくとも一方としか重ならないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは同じ高誘電率材料からなり、
前記第１のトランジスタのゲートは、前記高誘電率材料が前記半導体基板上に堆積された後、前記第１のメタルゲート電極の電極材料が堆積され、前記第１の領域以外に堆積された前記第１のメタルゲート電極の電極材料が除去されることで形成され、
前記第２のトランジスタのゲートは、前記第１のメタルゲート電極の電極材料の除去後、前記第２のメタルゲート電極の電極材料が堆積され、前記第２の領域以外に堆積された前記第２のメタルゲート電極の電極材料が除去されることで形成されることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１および第２のトランジスタは、導電型が異なることを特徴とする半導体装置。
【請求項１】
半導体基板と、
高誘電率材料を含む第１のゲート絶縁膜と前記第１のゲート絶縁膜上に形成された第１のメタルゲート電極とを備える第１のトランジスタが形成される前記半導体基板上の第１の領域と、
高誘電率材料を含む第２のゲート絶縁膜と前記第２のゲート絶縁膜上に形成された第２のメタルゲート電極とを備え、前記第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される前記半導体基板上の前記第１の領域に並ぶ第２の領域と、
電位の異なる第１および第２の配線と、を有し、
前記第１の領域と前記第２の領域との境界が、前記第１および第２の配線の少なくとも一方としか重ならないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは同じ高誘電率材料からなり、
前記第１のトランジスタのゲートは、前記高誘電率材料が前記半導体基板上に堆積された後、前記第１のメタルゲート電極の電極材料が堆積され、前記第１の領域以外に堆積された前記第１のメタルゲート電極の電極材料が除去されることで形成され、
前記第２のトランジスタのゲートは、前記第１のメタルゲート電極の電極材料の除去後、前記第２のメタルゲート電極の電極材料が堆積され、前記第２の領域以外に堆積された前記第２のメタルゲート電極の電極材料が除去されることで形成されることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１および第２のトランジスタは、導電型が異なることを特徴とする半導体装置。
【図９】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６Ａ】
【図１６Ｂ】
【図１７Ａ】
【図１７Ｂ】
【公開番号】特開２０１３−６９８６３（Ｐ２０１３−６９８６３Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０７３２９（Ｐ２０１１−２０７３２９）
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２２日（２０１１．９．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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