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半導体装置
説明

半導体装置

【課題】トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する際に、信頼性の高い構成を提供する。
【解決手段】ソース電極層405a及びドレイン電極層405bの端部と、ゲート電極層401の端部とを重畳させ、更に酸化物半導体層403のチャネル形成領域となる領域に対して、ゲート電極層401を確実に重畳させることで、トランジスタのオン特性を向上させる。また、絶縁層491中に埋め込み導電層を形成し、埋め込み導電層481a,481bと、ソース電極層405a及びドレイン電極層405bとの接触面積を大きくとることで、トランジスタのコンタクト抵抗を低減する。ゲート絶縁層402のカバレッジ不良を抑制することで、酸化物半導体層403を薄膜化し、トランジスタの微細化を実現する。

【発明の詳細な説明】
【技術分野】
【0001】
半導体装置及び半導体装置の作製方法に関する。
【0002】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【0003】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ(薄膜トランジスタ(TFT)ともいう)を構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【0004】
例えば、トランジスタの半導体層として、インジウム(In)、ガリウム(Ga)、及び亜鉛(Zn)を含む非晶質酸化物を用いたトップゲート型でコプレナー型(Coplaner Type)のトランジスタが開示されている(特許文献1参照)。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−165528号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
トランジスタのオン特性(例えば、オン電流や電界効果移動度)を向上させて、半導体装置の高速応答、高速駆動を実現するためには、半導体層のチャネル形成領域となる領域に対して、ゲート電極を確実に重畳させる構造が好適である。該構造により、ゲート電圧をソース電極、ドレイン電極間にあるチャネル形成領域に確実に印加することができ、ソース電極、ドレイン電極間の抵抗を低減することができる。
【0007】
コプレナー型のトランジスタで、トランジスタのゲート電極の両側に離間してソース電極及びドレイン電極を設ける場合、上面または断面を見た際、ゲート電極と、ソース電極及びドレイン電極との間で間隙が形成されることとなる。該間隙は、トランジスタを動作させる際に抵抗になる。
【0008】
そのためシリコン系半導体材料では、前述の間隙となる半導体領域に不純物を注入し、該間隙の領域の低抵抗化を図ることで、半導体層のチャネル形成領域となる領域に対して、ゲート電極を確実に重畳させ、オン特性の向上を図る構成がとられている。一方、酸化物半導体を半導体材料に用いる場合は、該領域の低抵抗化を図るために、半導体層のチャネル形成領域となる領域に対して、ソース電極及びドレイン電極の端部と、ゲート電極の端部とを一致または重畳して設ける構造が好適である。
【0009】
しかしながら、トランジスタのソース電極及びドレイン電極の端部と、ゲート電極の端部とを一致又は重畳する構成では、該電極間の短絡が問題となる。この電極間の短絡は、ゲート絶縁層のカバレッジ不良に起因する。特にトランジスタの微細化に伴うゲート絶縁層の薄膜化時においては、カバレッジ不良が問題となる。
【0010】
ソース電極及びドレイン電極上、及び酸化物半導体層上に形成されるゲート絶縁層は、特にチャネル形成領域となる酸化物半導体層と接する領域において、カバレッジ不良などにより短絡を生じやすくなってしまう。ソース電極及びドレイン電極は、オン特性の向上を図るために、ゲート絶縁層と比べて厚膜化して設けることが多い。そのため、ゲート絶縁層を薄膜化して形成する場合には、ソース電極及びドレイン電極に伴い、カバレッジ不良をさらに増加させてしまう。その結果、電極間の短絡を生じやすくなり、信頼性の低下に繋がることとなる。
【0011】
そこで本発明の一態様では、トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する際に、信頼性の高い構成を提供することを課題の一つとする。
【課題を解決するための手段】
【0012】
ソース電極及びドレイン電極の端部と、ゲート電極とを重畳させ、更に半導体層のチャネル形成領域となる領域に対して、ゲート電極を確実に重畳させる。また、埋め込み導電層を、絶縁層中に設け、且つソース電極及びドレイン電極として機能する導電層に対して、埋め込み導電層を接する位置に設けることで、埋め込み導電層とトランジスタとの接触面積を増やす。該構成により、トランジスタのコンタクト抵抗を低減させ、オン特性を向上させる。
【0013】
本発明の一態様は、絶縁層と、絶縁層に埋め込まれ上面が該絶縁層から露出した第1の埋め込み導電層及び第2の埋め込み導電層と、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第1の埋め込み導電層の露出した上面と接して設けられた第1の導電層と、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第2の埋め込み導電層の露出した上面と接して設けられた第2の導電層と、第1の導電層の一部、及び第1の埋め込み導電層の露出した上面の一部と接して設けられた第3の導電層と、第2の導電層の一部、及び第2の埋め込み導電層の露出した上面の一部と接して設けられた第4の導電層と、第1の導電層上、第2の導電層上、第3の導電層上、及び第4の導電層上に設けられ、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接して設けられた酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、を有し、ゲート電極層は、第1の導電層の一部と酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第2の導電層の一部と酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と、酸化物半導体層及びゲート絶縁層を介して重畳する半導体装置である。
【0014】
上記において、ゲート電極層は、第3の導電層と酸化物半導体層及びゲート絶縁層を介して重畳せず、且つ第4の導電層と酸化物半導体層及びゲート絶縁層を介して重畳しない半導体装置である。
【0015】
また、本発明の一態様は、絶縁層と、絶縁層に埋め込まれ上面が該絶縁層から露出した第1の埋め込み導電層及び第2の埋め込み導電層と、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第1の埋め込み導電層の露出した上面の一部と接して設けられた第1の導電層と、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第2の埋め込み導電層の露出した上面の一部と接して設けられた第2の導電層と、第1の埋め込み導電層の露出した上面の一部と接して設けられた第3の導電層と、第2の埋め込み導電層の露出した上面の一部と接して設けられた第4の導電層と、第1の導電層の一部及び第3の導電層の一部と接して設けられ、第1の導電層と第3の導電層との間に形成される第1の開口部において、第1の埋め込み導電層の露出した上面の一部と接して設けられた第5の導電層と、第2の導電層の一部及び第4の導電層の一部と接して設けられ、第2の導電層と第4の導電層との間に形成される第2の開口部において、第2の埋め込み導電層の露出した上面の一部と接して設けられた第6の導電層と、第1の導電層上、第2の導電層上、第3の導電層上、第4の導電層上、第5の導電層上、及び第6の導電層上に設けられ、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接して設けられた酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、を有し、ゲート電極層は、第1の導電層の一部と酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第2の導電層の一部と酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と、酸化物半導体層及びゲート絶縁層を介して重畳する半導体装置である。
【0016】
上記において、ゲート電極層は、第5の導電層と酸化物半導体層及びゲート絶縁層を介して重畳せず、且つ第6の導電層と酸化物半導体層及びゲート絶縁層を介して重畳しない半導体装置である。
【0017】
本発明の一態様は、絶縁層と、絶縁層に埋め込まれ上面が該絶縁層から露出した第1の埋め込み導電層及び第2の埋め込み導電層と、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第1の埋め込み導電層の露出した上面と接して設けられた第1の導電層と、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第2の埋め込み導電層の露出した上面と接して設けられた第2の導電層と、第1の導電層の一部、及び第1の埋め込み導電層の露出した上面の一部と接して設けられた第1の酸化物半導体層と、第2の導電層の一部、及び第2の埋め込み導電層の露出した上面の一部と接して設けられた第2の酸化物半導体層と、第1の導電層上、第2の導電層上、第1の酸化物半導体層上、及び第2の酸化物半導体層上に設けられ、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接して設けられた第3の酸化物半導体層と、第3の酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、を有し、ゲート電極層は、第1の導電層の一部と第3の酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第2の導電層の一部と第3の酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と、第3の酸化物半導体層及びゲート絶縁層を介して重畳する半導体装置である。
【0018】
また、本発明の一態様は、絶縁層と、絶縁層に埋め込まれ上面が該絶縁層から露出した第1の埋め込み導電層及び第2の埋め込み導電層と、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第1の埋め込み導電層の露出した上面の一部と接して設けられた第1の導電層と、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接し、且つ第2の埋め込み導電層の露出した上面の一部と接して設けられた第2の導電層と、第1の埋め込み導電層の露出した上面の一部と接して設けられた第3の導電層と、第2の埋め込み導電層の露出した上面の一部と接して設けられた第4の導電層と、第1の導電層の一部及び第3の導電層の一部と接して設けられ、第1の導電層と第3の導電層との間に形成される第1の開口部において、第1の埋め込み導電層の露出した上面の一部と接して設けられた第1の酸化物半導体層と、第2の導電層の一部及び第4の導電層の一部と接して設けられ、第2の導電層と第4の導電層との間に形成される第2の開口部において、第2の埋め込み導電層の露出した上面の一部と接して設けられた第2の酸化物半導体層と、第1の導電層上、第2の導電層上、第3の導電層上、第4の導電層上、第1の酸化物半導体層上、及び第2の酸化物半導体層上に設けられ、第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と接して設けられた第3の酸化物半導体層と、第3の酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、を有し、ゲート電極層は、第1の導電層の一部と第3の酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第2の導電層の一部と第3の酸化物半導体層及びゲート絶縁層を介して重畳し、且つ第1の埋め込み導電層と第2の埋め込み導電層との間の絶縁層の上面の一部と、第3の酸化物半導体層及びゲート絶縁層を介して重畳する半導体装置である。
【0019】
上記において、第1の導電層及び第2の導電層の膜厚は、5nm以上20nm以下でもよい。
【0020】
本発明の一態様において、ゲート絶縁層の膜厚は、10nm以上20nm以下である半導体装置が好ましい。
【0021】
本発明の一態様において、酸化物半導体層の膜厚は、5nm以上20nm以下である半導体装置が好ましい。
【0022】
本発明の一態様において、酸化物半導体層は、c軸配向した結晶を含むことを特徴とする半導体装置が好ましい。
【発明の効果】
【0023】
より高性能な半導体装置を実現するため、ソース電極及びドレイン電極の端部と、ゲート電極とを重畳させ、更に半導体層のチャネル形成領域となる領域に対して、ゲート電極を確実に重畳させることで、トランジスタのオン特性を向上させる。また、埋め込み導電層を、絶縁層中に設け、且つソース電極及びドレイン電極と埋め込み導電層とを接する位置に設けることで、埋め込み導電層とトランジスタとの接触面積を増やし、トランジスタのコンタクト抵抗を低減させる。
【図面の簡単な説明】
【0024】
【図1】半導体装置一形態を説明する図。
【図2】半導体装置の作製方法の一形態を説明する図。
【図3】半導体装置の一形態を説明する図。
【図4】半導体装置の一形態を説明する図。
【図5】半導体装置の一形態を説明する図。
【図6】半導体装置の一形態を示す断面図、平面図。
【図7】半導体装置の一形態を示す回路図及び斜視図。
【図8】半導体装置の一形態を示す回路図。
【図9】半導体装置の一形態を示すブロック図。
【図10】半導体装置の一形態を示すブロック図。
【図11】半導体装置の一形態を示すブロック図。
【図12】電子機器の一形態を示す図。
【発明を実施するための形態】
【0025】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【0026】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【0027】
なお本明細書にて用いる第1、第2、第3、乃至第N(Nは自然数)という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【0028】
(実施の形態1)
本実施の形態では、開示する発明の一態様にかかる半導体装置及び半導体装置の作製方法について、図1乃至図3を用いて説明する。
【0029】
図1は、半導体装置の構成の一例であるトランジスタ420の断面図である。なおトランジスタ420はチャネル形成領域が1つ形成されるシングルゲート構造を示すが、チャネル形成領域が2つ形成されるダブルゲート構造もしくは3つ形成されるトリプルゲート構造であってもよい。
【0030】
トランジスタ420は、絶縁表面を有する基板400上に、第1の埋め込み導電層481a及び第2の埋め込み導電層481bが設けられた絶縁層491と、酸化物半導体層403と、第1の導電層405a、405bと、第2の導電層465a、465bと、ゲート絶縁層402と、ゲート電極層401と、層間絶縁層408と、を有する(図1参照)。
【0031】
本実施の形態で開示する図1の構造において、ゲート電極層401は、酸化物半導体層403及びゲート絶縁層402を介して、第1の導電層405a及び第1の導電層405bのそれぞれの一部と、重畳して設けられる。更に、ゲート電極層401は、酸化物半導体層403及びゲート絶縁層402を介して、第1の埋め込み導電層481a及び第2の埋め込み導電層481bとの間の絶縁層491の表面の一部と、重畳して設けられる。従って、酸化物半導体層403のチャネル形成領域となる領域に対して、ゲート電極層401は、重畳して設けられる。
【0032】
なお、ゲート電極層401と、第2の導電層465a及び第2の導電層465bとは、酸化物半導体層403及びゲート絶縁層402を介して、重畳しない位置に設けられている。
【0033】
また、第1の埋め込み導電層481aは、第1の導電層405aの一部及び第2の導電層465aの一部と接して設けられている。同様に、第2の埋め込み導電層481bは、第1の導電層405bの一部及び第2の導電層465bの一部と接して設けられている。
【0034】
本実施の形態で開示する図1の構造において、トランジスタ420の下部に第1の埋め込み導電層481a及び第2の埋め込み導電層481bを設ける構成とすることで、ゲート絶縁層402及び層間絶縁層408にコンタクトを設ける必要がない。トランジスタ440と第1の埋め込み導電層481aとの接触面積、及びトランジスタ440と埋め込み導電層481bとの接触面積を大きくとることができるため、コンタクト抵抗を低減することができる。また、接触面積を大きくとることで、ゲート電極層401の端部と、コンタクトの距離を短くすることができる。
【0035】
トランジスタ420のソース電極及びドレイン電極として機能する第1の導電層405a、405bの端部と、ゲート電極となるゲート電極層401の端部とを重畳させ、更に酸化物半導体層403のチャネル形成領域となる領域に対して、ゲート電極層401を確実に重畳させることで、トランジスタのオン特性(例えば、オン電流や電界効果移動度)を向上させ、半導体装置の高速応答、高速駆動を実現することができる。
【0036】
また本実施の形態で開示する図1の構造は、トランジスタのソース電極及びドレイン電極として機能する第1の導電層405a、405bを薄膜化し、特に酸化物半導体層403のチャネル形成領域周辺での、ゲート絶縁層402を形成する際の表面の段差を小さくすることができる。従って、ゲート絶縁層402のカバレッジを良好にして形成することができる。
【0037】
また、第1の導電層405a、405bを薄膜化することで、エッチング等の工程により第1の導電層405a、405bを加工する際の所要期間を短くすることができる。
【0038】
また、本実施の形態で開示する図1の構造は、ゲート絶縁層402及び酸化物半導体層403を薄膜化することができる。従って、オン特性の向上が図れるとともに、トランジスタを完全空乏型で動作させることで、高集積化、高速駆動化、低消費電力化を図ることができる。
【0039】
加えて、本実施の形態で開示する図1の構造は、トランジスタのソース電極及びドレイン電極として機能する第2の導電層465a、465bの端部と、ゲート電極となるゲート電極層401の端部とを重畳させないで設けているため、第1の導電層405a、405bに比べて第2の導電層465a、465bを厚膜化しても、電極間の短絡がない。したがって、第2の導電層465a、465bを厚膜化することで、電極間での短絡を引き起こすことなく、ソース電極及びドレイン電極を流れる電流を大きくすることができる。
【0040】
以上説明したように、本実施の形態で開示する図1の構成では、第1の導電層405a、405bの端部と、ゲート電極層401とを重畳させ、更に酸化物半導体層403のチャネル形成領域となる領域に対して、ゲート電極層401を確実に重畳させることで、トランジスタのオン特性を向上させることができる。また、第1の埋め込み導電層481a及び第2の埋め込み導電層481bとトランジスタ420との接触面積を増やし、コンタクト抵抗を低減させることができる。
【0041】
また、本実施の形態で開示する図1の構成では、ゲート絶縁層402のカバレッジ不良を低減することで、ゲート絶縁層402及び酸化物半導体層403を薄膜化することができる。該構成によれば、トランジスタ420をより微細化して形成することが可能である。
【0042】
次いで、図2(A)乃至(E)に、図1で示したトランジスタ420の作製方法の一例を示す。
【0043】
まず、絶縁表面を有する基板400上に絶縁層491を形成する。
【0044】
絶縁表面を有する基板400に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板400として用いてもよい。
【0045】
絶縁層491は、CVD法やスパッタリング法等を用いて成膜することができる。なお、絶縁層491は、単層構造としても良いし、積層構造としても良い。また、絶縁層491は、酸化物半導体層403と接する層であるため、酸化物半導体層403と同種の成分でなる酸化物を用いるのが好ましい。具体的には、アルミニウム(Al)、ガリウム(Ga)、ジルコニウム(Zr)、ハフニウム(Hf)等の酸化物半導体層403の構成元素、または、アルミニウム、ガリウム等と同族の元素である希土類元素、から選択された一以上の元素の酸化物を含む層とするのが好ましい。また、これらの元素のうち、III族元素であるアルミニウム、ガリウム、または希土類元素の酸化物を用いるのがより好ましい。また、希土類元素としてはスカンジウム(Sc)、イットリウム(Y)、セリウム(Ce)、サマリウム(Sm)またはガドリニウム(Gd)を用いるのが好ましい。このような材料は、酸化物半導体層403と相性がよく、これを絶縁層491に用いることで、酸化物半導体層403との界面の状態を良好にすることができる。また、酸化物半導体層403の結晶性を向上させることができる。
【0046】
なお、酸化物半導体層403をトランジスタ420の半導体層として用いるため、絶縁層491のエネルギーギャップは酸化物半導体層403よりも大きいことが好ましい。
【0047】
次に、絶縁層491を形成した後に開口部を設け、該開口部を埋めるように第1の埋め込み導電層481a及び第2の埋め込み導電層481bを形成する。その後、第1の埋め込み導電層481a及び第2の埋め込み導電層481bを含む絶縁層491表面にCMP法による研磨を行う。
【0048】
第1の埋め込み導電層481a及び第2の埋め込み導電層481bとしては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。
【0049】
なお、Al、Cuなどの金属膜を第1の埋め込み導電層481a及び第2の埋め込み導電層481bとして用いる場合には、該金属膜の下側又は上側の一方又は双方にTi、Mo、Wなどの高融点金属膜又はそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成とすることが好ましい。
【0050】
また、第1の埋め込み導電層481a及び第2の埋め込み導電層481bとしては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In―SnO、ITOと略記する)、酸化インジウム酸化亜鉛(In―ZnO)又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【0051】
次に、第1の埋め込み導電層481a上、第2の埋め込み導電層481b上、及び絶縁層491上に第1の導電層(これと同じ層で形成される配線を含む)を形成する。
【0052】
第1の導電層は後の加熱処理に耐えられる材料を用いる。ソース電極及びドレイン電極として機能する第1の導電層405に用いられる材料としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等が挙げられる。
【0053】
なお、Al、Cuなどの金属膜を第1の導電層405として用いる場合には、該金属膜の下側又は上側の一方又は双方にTi、Mo、Wなどの高融点金属膜又はそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成とすることが好ましい。
【0054】
また、第1の導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In―SnO、ITOと略記する)、酸化インジウム酸化亜鉛(In―ZnO)又はこれらの金属酸化物材料に酸化シリコンを含ませた材料を用いることができる。
【0055】
上述した第1の導電層は、後に形成する第2の導電層465よりも薄膜化しておくことが好ましい。具体的には、後に形成するゲート絶縁層402がカバレッジ不良を起こさない程度に薄膜化しておくことが好ましく、1nm以上30nm以下(好ましくは10nm以上20nm以下)として形成すればよい。
【0056】
次いで、フォトリソグラフィ工程により第1の導電層上にレジストマスクを形成し、部分的にエッチング処理を行って第1の導電層405a、405bを形成した後、レジストマスクを除去する。該エッチング処理により、第1の導電層405が分離される。分離された第1の導電層405a、405bは、トランジスタ420のソース電極及びドレイン電極として機能する。
【0057】
次いで、第1の導電層405a、405b上に、第2の導電層465を形成する。
【0058】
該第2の導電層465は後の加熱処理に耐えられる材料を用いる。第2の導電層465としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。
【0059】
また、Al、Cuなどの金属膜の下側又は上側の一方又は双方にTi、Mo、Wなどの高融点金属膜又はそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。
【0060】
また、第2の導電層465としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In―SnO、ITOと略記する)、酸化インジウム酸化亜鉛(In―ZnO)又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【0061】
なお第2の導電層465にAl、Cuなどの金属膜を単層で用いる場合には、特に、第1の導電層405には、Ti、Mo、Wなどの高融点金属膜又はそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を用いる構成が好ましい。該構成により、第2の導電層465にAl、Cuを用いることで配線抵抗を低減することができるとともに、酸化物半導体層403とAl、Cuとが直接接触することでAl、Cuが酸化してしまい抵抗が増加するといった不具合を低減することができる。酸化物半導体層403と第1の導電層405は、後の工程でエッチングを行う際、第2の導電層465より選択比が高い条件となる材料を選択しておくことが好ましい。
【0062】
上述した第2の導電層465は、第1の導電層465よりも厚膜化しておくことが好ましい。具体的には第2の導電層405は、ソース電極またはドレイン電極と機能する際、配線抵抗が大きくならない程度として形成すればよく、厚さは特に限定されない。
【0063】
以上が図2(A)までの工程の説明である。
【0064】
次いで、フォトリソグラフィ工程により第2の導電層465上にレジストマスクを形成し、部分的にエッチング処理を行って第2の導電層465a、465bを形成した後、レジストマスクを除去する。該エッチング処理により、第2の導電層が分離される。
【0065】
次に、第1の導電層405a、405b上、第2の導電層465a、465b上、及び絶縁層491上に酸化物半導体層403を形成する。
【0066】
酸化物半導体層403を形成する際、できる限り酸化物半導体層403に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス(代表的にはアルゴン)、酸素、および希ガスと酸素との混合ガスを適宜用いる。
【0067】
また、酸化物半導体層403、後に形成するゲート絶縁層402を大気に解放せずに連続的に形成することが好ましい。酸化物半導体層403、ゲート絶縁層402を大気に曝露せずに連続して形成すると、これらの界面に水素や水分などの不純物が吸着することを防止することができる。
【0068】
また、基板400を高温に保持した状態で酸化物半導体層403を形成することも、酸化物半導体層403中に含まれうる不純物濃度を低減するのに有効である。基板400を加熱する温度としては、150℃以上450℃以下とすればよく、好ましくは基板温度が200℃以上350℃以下とすればよい。また、酸化物半導体層403の形成時に基板400を高温で加熱することで、結晶性を有する酸化物半導体層を形成することができる。
【0069】
酸化物半導体層403に用いる酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を有することが好ましい。
【0070】
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
【0071】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物(ITZOとも表記する)、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
【0072】
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
【0073】
なお、酸化物半導体層403は、形成時に酸素が多く含まれるような条件(例えば、酸素100%の雰囲気下でスパッタリング法で形成するなど)で形成し、酸素を多く含む(好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている)ことが好ましい。
【0074】
また酸化物半導体層403の形成時に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【0075】
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified Oxide Semiconductor)は、i型(真性半導体)又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十分に低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体層を用いることにより、トランジスタのオフ電流を下げることができる。
【0076】
なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレイン端子をソース端子とゲートよりも高い電位とした状態において、ソース端子の電位を基準としたときのゲートの電位が0以下であるときに、ソース端子とドレイン端子の間に流れる電流のことを意味する。
【0077】
なお酸化物半導体は、単結晶、多結晶(ポリクリスタルともいう。)または非晶質などの状態を採ることができる。特に酸化物半導体層403として用いる酸化物半導体は、結晶領域及びアモルファス領域を含む混合層であり、結晶性を有する酸化物半導体とすることが好ましい。
【0078】
結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればより高い移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
【0079】
なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【0080】
【数1】

【0081】
なお、上記において、S0は、測定面(座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)で表される4点によって囲まれる長方形の領域)の面積を指し、Z0は測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて評価可能である。
【0082】
結晶性を有する酸化物半導体は、好ましくは、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)とする。
【0083】
CAAC−OSは、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OSは、非晶質相に数nmから数十nmの結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、透過型電子顕微鏡(TEM:Transmission Electron Microscope)によるCAAC−OSに含まれる非晶質部と結晶部との境界は明確ではない。また、CAAC−OSには粒界(グレインバウンダリーともいう。)は確認できない。CAAC−OSが粒界を有さないため、粒界に起因する電子移動度の低下が起こりにくい。
【0084】
CAAC−OSに含まれる結晶部は、c軸がCAAC−OSの被形成面または表面に垂直な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、結晶部同士は、それぞれa軸およびb軸の向きが異なっていてもよい。
【0085】
なお、CAAC−OS中の、非晶質部および結晶部の占める割合が均一でなくてもよい。例えば、CAAC−OSの表面側から結晶成長させる場合、CAAC−OSの表面の近傍は結晶部の占める割合が高くなり、被形成面の近傍は非晶質部の占める割合が高くなることがある。
【0086】
CAAC−OSに含まれる結晶部のc軸は、CAAC−OSの被形成面または表面に垂直な方向に揃うため、CAAC−OS形状(被形成面の断面形状または表面の断面形状)によって、結晶部同士のc軸の方向が異なることがある。なお、結晶部のc軸の方向は、CAAC−OSが形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜後または成膜後に加熱処理などの結晶化処理を行うことで形成される。
【0087】
CAAC−OSを用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
【0088】
上述した酸化物半導体層403の一例としては、In(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含むターゲットを用いたスパッタリング法で形成したIn−Ga−Zn系酸化物があげられる。酸化物半導体層403は、1nm以上30nm以下(好ましくは5nm以上20nm以下)として形成することができる。
【0089】
In−Ga−Zn系酸化物をスパッタリング法で形成する場合、好ましくは、原子数比がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、または3:1:4で示されるIn−Ga−Zn系酸化物のターゲットを用いる。前述の原子数比を有するIn−Ga−Zn系酸化物のターゲットを用いて酸化物半導体層を形成することで、多結晶またはCAACが形成されやすくなる。また、In、Ga、及びZnを含むターゲットの充填率は90%以上100%以下、好ましくは95%以上100%未満である。充填率の高いターゲットを用いることにより、形成した酸化物半導体層は緻密な層となる。
【0090】
そして酸化物半導体層は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて形成すればよい。形成時に、基板温度を100℃以上600℃以下、好ましくは200℃以上400℃以下としても良い。基板を加熱しながら形成することにより、形成した酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて形成室を排気すると、例えば、水素原子、水(HO)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該処理室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
【0091】
なお、スパッタリング法等で形成された酸化物半導体層中には、不純物としての水分または水素(水酸基を含む)が多量に含まれていることがある。そのため酸化物半導体層中の水分または水素などの不純物を低減(脱水化または脱水素化)するために、酸化物半導体層に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で、加熱処理を施す。
【0092】
酸化物半導体層に加熱処理を施すことで、酸化物半導体層中の水分または水素を脱離させることができる。具体的には、250℃以上750℃以下、好ましくは400℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、500℃、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【0093】
なお、酸化物半導体層中の水分または水素を脱離させるための熱処理は、酸化物半導体層403の形成後であって後に形成する層間絶縁層408の形成前であれば、トランジスタ420の作製工程においてどのタイミングで行ってもよい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【0094】
また、上記加熱処理により、酸化物半導体層から酸素が脱離し、酸化物半導体層内に酸素欠損が形成される場合がある。よって、後の工程で酸化物半導体層と接するゲート絶縁層として、酸素を含むゲート絶縁層を用いることが好ましい。そして、酸素を含むゲート絶縁層を形成した後、加熱処理を施すことで、上記ゲート絶縁層から酸化物半導体層に酸素が供与されるようにする。上記構成により、ドナーとなる酸素欠損を低減し、酸化物半導体層に含まれる酸化物半導体の、化学量論的組成比を満たすことができる。その結果、酸化物半導体層をi型に近づけることができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性の向上を実現することができる。
【0095】
なお、酸素を酸化物半導体層に供与するための加熱処理は、窒素、超乾燥空気、または希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好ましくは200℃以上400℃以下、例えば250℃以上350℃以下)で行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下であることが望ましい。
【0096】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して層内に酸素を供給してもよい。
【0097】
脱水化又は脱水素化処理を行った酸化物半導体層403に、酸素を導入して層内に酸素を導入することによって、酸化物半導体層403を高純度化、及び電気的にi型化することができる。高純度化し、電気的にi型化した酸化物半導体層403を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【0098】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【0099】
酸化物半導体層403は、層状の酸化物半導体層をフォトリソグラフィ工程により島状の酸化物半導体層403に加工して形成することができる。
【0100】
なお、酸化物半導体層403のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体層403のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N(関東化学社製)を用いてもよい。
【0101】
次いで、酸化物半導体層403上に、ゲート絶縁層402を形成する。
【0102】
ゲート絶縁層402は、1nm以上20nm以下、より好ましくは10nm以上20nm以下の厚さとし、スパッタリング法、MBE法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いて形成することができる。また、ゲート絶縁層402は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂CPスパッタ装置を用いて形成してもよい。
【0103】
ゲート絶縁層402は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は窒化酸化シリコン膜を用いて形成することができる。
【0104】
ゲート絶縁層402は、酸化物半導体層403と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層402は、層内(バルク中)に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層402として、酸化シリコンを用いる場合には、SiO2+α(ただし、α>0)とする。
【0105】
本実施の形態では、ゲート絶縁層402として、SiO2+α(ただし、α>0)である酸化シリコンを用いる。この酸化シリコンをゲート絶縁層402として用いることで、酸化物半導体層403に酸素を供給することができ、特性を良好にすることができる。
【0106】
また、ゲート絶縁層402の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfSix>0、y>0))、窒素が添加されたハフニウムシリケート(HfSiO(x>0、y>0))、ハフニウムアルミネート(HfAl(x>0、y>0))、酸化ランタンなどのhigh−k材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層402は、単層構造としても良いし、積層構造としても良い。
【0107】
以上が図2(B)までの工程の説明である。
【0108】
そして、ゲート電極層をプラズマCVD法又はスパッタリング法等により、ゲート絶縁層402上に形成する。次いで、フォトリソグラフィ工程によりゲート電極層上にレジストマスクを形成し、部分的にエッチング処理を行ってゲート電極層401を形成した後、レジストマスクを除去する。
【0109】
ゲート電極層401は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層401としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層401は、単層構造としてもよいし、積層構造としてもよい。
【0110】
また、ゲート電極層401の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【0111】
また、ゲート絶縁層402と接するゲート電極層401の一層として、窒素を含む金属酸化物、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることができる。これらの膜は5eV(電子ボルト)、好ましくは5.5eV(電子ボルト)以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【0112】
以上が図2(C)までの工程の説明である。
【0113】
次いで、ゲート絶縁層402、ゲート電極層401上に層間絶縁層408を形成する(図2(D)参照)。
【0114】
層間絶縁層408は、プラズマCVD法、スパッタリング法、又は蒸着法等により形成することができる。層間絶縁層408は、代表的には酸化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は酸化ガリウムなどの無機絶縁層などを用いることができる。
【0115】
また、層間絶縁層408に用いられる材料として、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ジルコニウム、酸化ランタン、酸化バリウム)、又は金属窒化物(例えば、窒化アルミニウム膜)等が挙げられる。
【0116】
層間絶縁層408は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜の積層を用いることができる。
【0117】
層間絶縁層408は、スパッタリング法など、層間絶縁層408に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。また、層間絶縁層408において、酸化物半導体層403に接する絶縁膜は、酸素を過剰に含む膜とすると、酸化物半導体層403への酸素の供給源となるために好ましい。
【0118】
本実施の形態では、層間絶縁層408として膜厚100nmの酸化シリコン膜を、スパッタリング法を用いて成膜する。酸化シリコン膜のスパッタリング法による成膜は、希ガス(代表的にはアルゴン)雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下において行うことができる。
【0119】
酸化物半導体層の成膜時と同様に、層間絶縁層408の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ(クライオポンプなど)を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した層間絶縁層408に含まれる不純物の濃度を低減できる。また、層間絶縁層408の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【0120】
層間絶縁層408を、成膜する際に用いるスパッタガスとしては、水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【0121】
酸化物半導体層403上に設けられる層間絶縁層408として用いることのできる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果(ブロック効果)が高い。
【0122】
従って、酸化アルミニウム膜は、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層403への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層403からの放出を防止する保護膜として機能する。
【0123】
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【0124】
以上の工程で、本実施の形態のトランジスタ420が作製される。インジウム、亜鉛、及び酸素を少なくとも含む酸化物半導体層403を用い、ソース電極及びドレイン電極として機能する導電層の端部と、ゲート電極層401とを重畳させ、更に酸化物半導体層403のチャネル形成領域となる領域に対して、ゲート電極層401を確実に重畳させることで、トランジスタのオン特性を向上させることができる。また、コンタクト抵抗を低減することで、半導体装置の高速応答、高速駆動を実現し、信頼性の高い構成を提供することができる。
【0125】
図6(A)は、図1によるトランジスタ420の平面図であり、図6(B)は、図6(A)のX−Yにおける断面図である。
【0126】
図6(A)及び(B)の構造は、トランジスタ420のソース電極及びドレイン電極として機能する第1の導電層405a、405bの端部と、ゲート電極となるゲート電極層401の端部とを重畳させ、更に酸化物半導体層403のチャネル形成領域となる領域に対して、ゲート電極層401を確実に重畳させることで、トランジスタのオン特性を向上させることができる。そのため、半導体装置の高速応答、高速駆動を実現することができる。
【0127】
また本実施の形態で開示する図6の構造は、第1の導電層405a、405bを薄膜化することができる。第1の導電層405a、405bの厚さを薄くすることで、特に酸化物半導体層403のチャネル形成領域周辺での、ゲート絶縁層402を形成する際の表面の段差を小さくすることができる。従って、ゲート絶縁層402のカバレッジ不良を低減することで、電極間の短絡を低減し、信頼性の向上を図ることができる。
【0128】
また本実施の形態で開示する図6の構造は、ゲート絶縁層402を薄膜化するとともに、酸化物半導体層403を薄膜化することができる。ゲート絶縁層402及び酸化物半導体層403を薄膜化することで、オン特性の向上が図れるとともに、トランジスタを完全空乏型で動作させることも可能である。トランジスタを完全空乏型で動作させることで、高集積化、高速駆動化、低消費電力化を図ることができる。
【0129】
加えて、本実施の形態で開示する図6の構造は、トランジスタ420の下部に第1の埋め込み導電層481a及び第2の埋め込み導電層481bを設ける構成とすることで、ゲート絶縁層402及び層間絶縁層408にコンタクトを設ける必要がない。トランジスタ440と第1の埋め込み導電層481aとの接触面積、及びトランジスタ440と埋め込み導電層481bとの接触面積を大きくとることができるため、コンタクト抵抗を低減することができる。また、接触面積を大きくとることで、ゲート電極層401の端部と、コンタクトの距離を短くすることができる。
【0130】
以上説明したように、トランジスタ420の構成では、トランジスタのソース電極及びドレイン電極を流れる電流を低減させることなく、オン特性を向上させることができる。さらにゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化することで、酸化物半導体層403をチャネル形成領域に設けるトランジスタ420を微細化して形成することができ好適である。
【0131】
ここで、図1に示したトランジスタ420の変形例について、図3を用いて説明する。図3の説明において、図1と同一部分又は同様な機能を有する部分については、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
【0132】
トランジスタ430は、絶縁表面を有する基板400上に、第1の埋め込み導電層481a、第2の埋め込み導電層481bが設けられた絶縁層491と、酸化物半導体層403と、第1の導電層405a、405b、405c、405dと、第2の導電層465a、465b、ゲート絶縁層402と、ゲート電極層401と、層間絶縁層408と、を有する(図3参照)。
【0133】
図3に示すトランジスタ430の構造は、第1の導電層に開口部を設けていない図1のトランジスタ420の構造と異なり、第1の導電層に開口部を設ける構造である。
【0134】
本実施の形態で開示する図3の構造において、第1の導電層に開口部485aを設け、第1の導電層405a及び第1の導電層405cを形成する。また、第1の導電層405に開口部485bを設け、第1の導電層405b及び第1の導電層405dを形成する。従って図1のトランジスタ420の構造と比べて、図3のトランジスタ430の構造では、第1の埋め込み導電層481aと、第1の導電層405との接触面積、及び第2の埋め込み導電層481bと、第1の導電層405との接触面積が大きくなる。
【0135】
トランジスタ430の下部に第1の埋め込み導電層481a及び第2の埋め込み導電層481bを設ける構成とすることで、ゲート絶縁層402及び層間絶縁層408にコンタクトを設ける必要がない。従って第1の埋め込み導電層481a及び第2の埋め込み導電層481bは、トランジスタ430との接触面積を大きくとることができ、コンタクト抵抗を低減することができる。
【0136】
また本実施の形態で開示する図3の構造は、第1の導電層405に開口部485aを設け、第1の導電層405a、第1の導電層405c、及び第2の導電層465aと、第1の埋め込み導電層481aとを直接接続し、更に、第1の導電層405に開口部485bを設け、第1の導電層405b、第1の導電層405d、及び第2の導電層465bと、第2の埋め込み導電層481bとを直接接続する構造としている。該構造とすることにより、第1の導電層、第2の導電層、埋め込み導電層を流れる電流を大きくすることができる。
【0137】
以上説明したように、上記図1に示したトランジスタ420、上記図3に示したトランジスタ430の構成では、トランジスタのソース電極及びドレイン電極を流れる電流を低減させることなく、オン特性を向上させることができる。さらに、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化し、酸化物半導体をチャネル形成領域に設けるトランジスタを微細化して形成することができる。また、埋め込み導電層を設け、トランジスタとのコンタクト抵抗を低減することができる。
【0138】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【0139】
(実施の形態2)
本実施の形態では、半導体装置の他の一形態を、図4及び図5を用いて説明する。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
【0140】
図4は、実施の形態1で示した半導体装置とは異なる構成を有するトランジスタ440の断面図である。
【0141】
トランジスタ440は、絶縁表面を有する基板400上に、第1の埋め込み導電層481a及び第2の埋め込み導電層481bが設けられた絶縁層491と、第1の酸化物半導体層466a、466bと、第2の酸化物半導体層413と、第1の導電層405a、405bと、ゲート絶縁層402と、ゲート電極層401と、層間絶縁層408と、を有する(図4参照)。
【0142】
本実施の形態で開示する図4の構造において、ゲート電極層401は、第2の酸化物半導体層413及びゲート絶縁層402を介して、第1の導電層405a及び第1の導電層405bと、重畳して設けられる。更に、ゲート電極層401は、第2の酸化物半導体層413及びゲート絶縁層402を介して、第1の埋め込み導電層481a及び第2の埋め込み導電層481bとの間の絶縁層491の表面の一部と、重畳して設けられる。従って、第2の酸化物半導体層413のチャネル形成領域となる領域に対して、ゲート電極層401は、重畳して設けられる。
【0143】
なお、ゲート電極層401と、第1の酸化物半導体層466a及び、第1の酸化物半導体層466bとは、第2の酸化物半導体層413及びゲート絶縁層402を介して、重畳しない位置に設けられている。
【0144】
また、第1の埋め込み導電層481aは、第1の導電層405aの一部及び第1の酸化物半導体層466aの一部と接して設けられている。同様に、第2の埋め込み導電層481bは、第1の導電層405bの一部及び第1の酸化物半導体層466bの一部と接して設けられている。
【0145】
本実施の形態で開示する図4の構造において、トランジスタ440の下部に第1の埋め込み導電層481a及び第2の埋め込み導電層481bを設ける構成とすることで、ゲート絶縁層402及び層間絶縁層408にコンタクトを設ける必要がない。従って、トランジスタ440と第1の埋め込み導電層481aとの接触面積、及びトランジスタ440と第2の埋め込み導電層481bとの接触面積を大きくとることができるため、コンタクト抵抗を低減することができる。また、接触面積を大きくとることで、ゲート電極層401の端部と、コンタクトの距離を短くすることができる。
【0146】
トランジスタ440のソース電極及びドレイン電極として機能する第1の導電層405a、405bの端部と、ゲート電極層401の端部とを重畳させ、更に第2の酸化物半導体層413のチャネル形成領域となる領域に対して、ゲート電極層401を確実に重畳させることで、トランジスタのオン特性を向上させ、半導体装置の高速応答、高速駆動を実現することができる。
【0147】
また本実施の形態で開示する図4の構造は、トランジスタのソース電極及びドレイン電極として機能する第1の導電層405a、405bを薄膜化し、特に酸化物半導体層403のチャネル形成領域周辺での、ゲート絶縁層402を形成する際の表面の段差を小さくすることができる。従って、ゲート絶縁層402のカバレッジを良好にして形成することができる。
【0148】
また、第1の導電層405a、405bを薄膜化することで、エッチング等の工程により第1の導電層405a、405bを加工する際の所要期間を短くすることができる。そのため第1の導電層405a、405bをエッチング等の工程で加工する際に生じる、第2の酸化物半導体層413へのダメージを低減することができる。そのため、信頼性の向上を図ることができる。
【0149】
また本実施の形態で開示する図4の構造は、ゲート絶縁層402を薄膜化するとともに、第2の酸化物半導体層413を薄膜化することができる。従って、オン特性の向上が図れるとともに、トランジスタを完全空乏型で動作させることで、高集積化、高速駆動化、低消費電力化を図ることができる。
【0150】
以上説明したように、本実施の形態で開示する図4の構成では、第1の導電層405a、405bの端部と、ゲート電極層401とを重畳させ、更に第2の酸化物半導体層413のチャネル形成領域となる領域に対して、ゲート電極層401を確実に重畳させることで、トランジスタのオン特性を向上させることができる。また、第1の埋め込み導電層481a及び第2の埋め込み導電層481bとトランジスタ420との接触面積を増やし、コンタクト抵抗を低減させることができる。
【0151】
ここで、図4に示したトランジスタ440の変形例について、図5を用いて説明する。図5の説明において、図4と同一部分又は同様な機能を有する部分については、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
【0152】
トランジスタ450は、絶縁表面を有する基板400上に、第1の埋め込み導電層481a、第2の埋め込み導電層481bが設けられた絶縁層491と、第1の酸化物半導体層466a、466bと、第2の酸化物半導体層413と、第1の導電層405a、405b、405c、405dと、ゲート絶縁層402と、ゲート電極層401と、層間絶縁層408と、を有する(図5参照)。
【0153】
図5に示すトランジスタ450の構造は、第1の導電層405に開口部を設けていない図4のトランジスタ440の構造と異なり、第1の導電層に開口部を設ける構造である。
【0154】
本実施の形態で開示する図5の構造において、第1の導電層405に開口部486aを設け、第1の導電層405a及び第1の導電層405cを形成する。また、第1の導電層405に開口部486bを設け、第1の導電層405b及び第1の導電層405dを形成する。従って図4のトランジスタ440の構造と比べて、図5のトランジスタ450の構造では、第1の埋め込み導電層481aと、第1の導電層405との接触面積、及び第2の埋め込み導電層481bと、第1の導電層405との接触面積が大きくなる。
【0155】
トランジスタ450の下部に第1の埋め込み導電層481a及び第2の埋め込み導電層481bを設ける構成とすることで、ゲート絶縁層402及び層間絶縁層408にコンタクトを設ける必要がない。従って第1の埋め込み導電層481a及び第2の埋め込み導電層481bは、トランジスタ450との接触面積を大きくとることができ、コンタクト抵抗を低減することができる。
【0156】
また本実施の形態で開示する図5の構造は、第1の導電層405に開口部486aを設け、第1の導電層405a、第1の導電層405c、及び第1の酸化物半導体層466aと、第1の埋め込み導電層481aとを直接接続し、更に、第1の導電層405に開口部486bを設け、第1の導電層405b、第1の導電層405d、及び第1の酸化物半導体層466bと、第2の埋め込み導電層481bとを直接接続する構造としている。該構造とすることにより、第1の導電層、第2の導電層、埋め込み導電層を流れる電流を大きくすることができる。
【0157】
以上説明したように、上記図4に示したトランジスタ440、上記図5に示したトランジスタ450の構成では、トランジスタのソース電極及びドレイン電極を流れる電流を低減させることなく、オン特性を向上させることができる。さらに、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化し、酸化物半導体をチャネル形成領域に設けるトランジスタを微細化して形成することができる。また、埋め込み導電層を設け、トランジスタとのコンタクト抵抗を低減することができる。
【0158】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【0159】
(実施の形態3)
本実施の形態においては、実施の形態1及び実施の形態2に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、図7を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ162として実施の形態1及び実施の形態2に記載のトランジスタを適用して構成される。
【0160】
図7(A)は、半導体装置の回路構成の一例を示し、図7(B)は半導体装置の一例を示す概念図である。まず、図7(A)に示す半導体装置について説明を行い、続けて図7(B)に示す半導体装置について、以下説明を行う。
【0161】
図7(A)に示す半導体装置において、ビット線BLは、トランジスタ162のソース電極又はドレイン電極となる一方の電極に接続される。ワード線WLは、トランジスタ162のゲート電極に接続される。トランジスタ162のソース電極又はドレイン電極となる他方の電極は、容量素子254の一方の電極に接続される。
【0162】
酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、容量素子254の一方の電極の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって保持することが可能である。
【0163】
次に、図7(A)に示す半導体装置(メモリセル250)に、情報の書き込みおよび保持を行う場合について説明する。
【0164】
まず、ワード線WLの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子254の一方の電極に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容量素子254の一方の電極の電位が保持される(保持)。
【0165】
トランジスタ162のオフ電流は極めて小さいため、容量素子254の一方の電極の電位(あるいは容量素子に蓄積された電荷)は長時間にわたって保持することができる。
【0166】
次に、情報の読み出しについて説明する。トランジスタ162がオン状態となると、浮遊状態であるビット線BLと容量素子254の一方の電極とが導通し、ビット線BLと容量素子254の一方の電極の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電位の変化量は、容量素子254の一方の電極の電位(あるいは容量素子254に蓄積された電荷)によって、異なる値をとる。
【0167】
例えば、容量素子254の一方の電極の電位をV、容量素子254の静電容量をC、ビット線BLが有する静電容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、(CB×VB0+C×V)/(CB+C)となる。したがって、メモリセル250の状態として、容量素子254の一方の電極の電位がV1とV0(V1>V0)の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=CB×VB0+C×V1)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
【0168】
そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。
【0169】
このように、図7(A)に示す半導体装置は、トランジスタ162のオフ電流が極めて小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【0170】
次に、図7(B)に示す半導体装置について、説明を行う。
【0171】
図7(B)に示す半導体装置は、上部に記憶回路として図7(A)に示したメモリセル250を複数有するメモリセルアレイ251a及び251bを有し、下部に、メモリセルアレイ251a及びメモリセルアレイ251bを動作させるために必要な周辺回路253を有する。なお、周辺回路253は、メモリセルアレイ251に接続されている。
【0172】
図7(B)に示した構成とすることにより、周辺回路253をメモリセルアレイ251(メモリセルアレイ251a及び251b)の直下に設けることができるため半導体装置の小型化を図ることができる。
【0173】
周辺回路253に設けられるトランジスタは、トランジスタ162とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、又はガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能である。
【0174】
なお、図7(B)に示した半導体装置では、2つのメモリセルアレイ251(メモリセルアレイ251aと、メモリセルアレイ251b)が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。3つ以上のメモリセルを積層する構成としても良い。
【0175】
以上のように、メモリセル250に搭載されるトランジスタ162に、上記実施の形態1及び実施の形態2で示したトランジスタを適用させることで、トランジスタ162のソース電極及びドレイン電極を流れる電流を低減させることなく、オン特性を向上させることができる。また、トランジスタ162には、埋め込み導電層が設けられているため、コンタクト抵抗を低減することができる。さらに、ゲート絶縁層のカバレッジ不良を低減することで、酸化物半導体層及びゲート絶縁層を薄膜化し、トランジスタ162を微細化して形成することができる。従って、メモリセルアレイ251a、251b及び周辺回路253を、一体に備えた半導体装置の高集積化、高速駆動化を図ることができる。
【0176】
また、インジウム、第3族元素、亜鉛、及び酸素を少なくとも含む非単結晶の酸化物半導体を用いたトランジスタ162は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、半導体装置の消費電力を十分に低減することができる。
【0177】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【0178】
(実施の形態4)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図8乃至図11を用いて説明する。
【0179】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAM又はDRAMが使用されている。SRAM又はDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAM又はDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。
【0180】
通常のSRAMは、図8(A)に示すように1つのメモリセルがトランジスタ801〜806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100〜150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。
【0181】
それに対して、DRAMはメモリセルが図8(B)に示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F2以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【0182】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F2前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【0183】
図9に携帯機器のブロック図を示す。図9に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス909(IF909)を有している。一般にメモリ回路912はSRAM又はDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【0184】
図10に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。図10に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955およびメモリコントローラ951により構成されている。また、メモリ回路は、画像データ(入力画像データ)からの信号線、メモリ952、及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。
【0185】
まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。
【0186】
入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。
【0187】
次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。
【0188】
このようにメモリ952及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ952及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【0189】
図11に電子書籍のブロック図を示す。図11はバッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。
【0190】
ここでは、図11のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ1004にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【0191】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【0192】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【0193】
(実施の形態5)
本実施の形態においては、上記実施の形態で説明したトランジスタを、タッチ入力機能を有する表示部(タッチパネル)に適用し、該表示部を具備する電子機器の一例について説明する。
【0194】
図12(A)及び図12(B)は2つ折り可能なタブレット型端末である。図12(A)は、開いた状態であり、タブレット型端末は、筐体9630、表示部9631a、表示部9631b、切り替えスイッチ9034、電源スイッチ9035、キーボード表示スイッチ9036、タッチパネルの領域9632a、タッチパネルの領域9632b、操作キー9640、フック9033、スイッチ9038、タッチパネルのキーボード用操作キー9639、を有する。なお、表示部9631aにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部9631aの全ての領域がタッチパネルの機能を有する構成としても良い。表示部9631bにおいても同様である。
【0195】
図12(B)は、閉じた状態であり、タブレット型端末は、筐体9630、太陽電池9633、充放電制御回路9634、バッテリー9635、DCDCコンバータ9636を有する。なお、図12(B)では充放電制御回路9634の一例としてバッテリー9635、DCDCコンバータ9636を有する構成について示している。
【0196】
なお、タブレット型端末は2つ折り可能なため、未使用時に筐体9630を閉じた状態にする事ができる。従って表示部9631a、表示部9631bを保護できるため、耐久性に優れ、長期使用の観点からも優れたタブレット型端末を提供できる。
【0197】
また、この他にも図12(A)及び図12(B)に示したタブレット型端末は、様々な情報(静止画、動画、テキスト画像など)を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア(プログラム)によって処理を制御する機能、等を有することができる。
【0198】
タブレット型端末の表面に装着された太陽電池9633によって、電力をタッチパネル、または映像信号処理部等に供給することができる。なお、太陽電池9633は、筐体9630の表面及び裏面に効率的なバッテリー9635の充電を行う構成とすることができるため好適である。なおバッテリー9635としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
【0199】
また、図12(B)に示す充放電制御回路9634の構成、及び動作について図12(C)にブロック図を示し説明する。図12(C)には、太陽電池9633、バッテリー9635、DCDCコンバータ9636、コンバータ9637、スイッチSW1乃至SW3、表示部9631について示しており、バッテリー9635、DCDCコンバータ9636、コンバータ9637、スイッチSW1乃至SW3が、図12(B)に示す充放電制御回路9634に対応する箇所となる。
【0200】
まず外光により太陽電池9633により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー9635を充電するための電圧となるようDCDCコンバータ9636で昇圧または降圧がなされる。そして、表示部9631の動作に太陽電池9633からの電力が用いられる際にはスイッチSW1をオンにし、コンバータ9637で表示部9631に必要な電圧に昇圧または降圧をすることとなる。また、表示部9631での表示を行わない際には、SW1をオフにし、SW2をオンにしてバッテリー9635の充電を行う構成とすればよい。
【0201】
なお太陽電池9633については、充電手段の一例として示したが、他の手段によるバッテリー9635の充電を行う構成であってもよい。また他の充電手段を組み合わせて行う構成としてもよい。
【0202】
上記実施の形態で説明したように、オン特性を向上させ、コンタクト抵抗を低減させたトランジスタを、タッチ入力機能を有する表示部(タッチパネル)に適用することで、図12に示した電子機器の高速駆動化、低消費電力化を図ることができる。なお、上記実施の形態で説明したトランジスタを表示部(タッチパネル)に具備していれば、図12に示した電子機器に特に限定されないことは言うまでもない。
【0203】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【0204】
162 トランジスタ
250 メモリセル
251 メモリセルアレイ
251a メモリセルアレイ
251b メモリセルアレイ
253 周辺回路
254 容量素子
400 基板
401 ゲート電極層
402 ゲート絶縁層
403 酸化物半導体層
405 導電層
405a 導電層
405b 導電層
405c 導電層
405d 導電層
408 層間絶縁層
413 酸化物半導体層
420 トランジスタ
430 トランジスタ
440 トランジスタ
450 トランジスタ
465 導電層
465a 導電層
465b 導電層
466a 酸化物半導体層
466b 酸化物半導体層
481a 導電層
481b 導電層
485a 開口部
485b 開口部
491 絶縁層
801 トランジスタ
803 トランジスタ
804 トランジスタ
805 トランジスタ
806 トランジスタ
807 Xデコーダー
808 Yデコーダー
811 トランジスタ
812 保持容量
813 Xデコーダー
814 Yデコーダー
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
909 IF
909 インターフェイス
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
950 メモリ回路
951 メモリコントローラ
952 メモリ
953 メモリ
954 スイッチ
955 スイッチ
956 ディスプレイコントローラ
957 ディスプレイ
1001 バッテリー
1002 電源回路
1003 マイクロプロセッサ
1004 フラッシュメモリ
1005 音声回路
1006 キーボード
1007 メモリ回路
1008 タッチパネル
1009 ディスプレイ
1010 ディスプレイコントローラ
9033 フック
9034 スイッチ
9035 電源スイッチ
9036 キーボード表示スイッチ
9038 スイッチ
9630 筐体
9631 表示部
9631a 表示部
9631b 表示部
9632a 領域
9632b 領域
9633 太陽電池
9634 充放電制御回路
9635 バッテリー
9636 DCDCコンバータ
9637 コンバータ
9038 スイッチ
9639 キーボード用操作キー
9640 操作キー

【特許請求の範囲】
【請求項1】
絶縁層と、
前記絶縁層に埋め込まれ上面が該絶縁層から露出した第1の埋め込み導電層及び第2の埋め込み導電層と、
前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接し、且つ前記第1の埋め込み導電層の露出した上面と接して設けられた第1の導電層と、
前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接し、且つ前記第2の埋め込み導電層の露出した上面と接して設けられた第2の導電層と、
前記第1の導電層の一部、及び前記第1の埋め込み導電層の露出した上面の一部と接して設けられた第3の導電層と、
前記第2の導電層の一部、及び前記第2の埋め込み導電層の露出した上面の一部と接して設けられた第4の導電層と、
前記第1の導電層上、前記第2の導電層上、前記第3の導電層上、及び前記第4の導電層上に設けられ、前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接して設けられた酸化物半導体層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、
を有し、
前記ゲート電極層は、前記第1の導電層の一部と前記酸化物半導体層及び前記ゲート絶縁層を介して重畳し、且つ前記第2の導電層の一部と前記酸化物半導体層及び前記ゲート絶縁層を介して重畳し、且つ前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と、前記酸化物半導体層及び前記ゲート絶縁層を介して重畳する
半導体装置。
【請求項2】
請求項1において、
前記ゲート電極層は、前記第3の導電層と前記酸化物半導体層及び前記ゲート絶縁層を介して重畳せず、且つ前記第4の導電層と前記酸化物半導体層及び前記ゲート絶縁層を介して重畳しない
半導体装置。
【請求項3】
絶縁層と、
前記絶縁層に埋め込まれ上面が該絶縁層から露出した第1の埋め込み導電層及び第2の埋め込み導電層と、
前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接し、且つ前記第1の埋め込み導電層の露出した上面の一部と接して設けられた第1の導電層と、
前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接し、且つ前記第2の埋め込み導電層の露出した上面の一部と接して設けられた第2の導電層と、
前記第1の埋め込み導電層の露出した上面の一部と接して設けられた第3の導電層と、
前記第2の埋め込み導電層の露出した上面の一部と接して設けられた第4の導電層と、
前記第1の導電層の一部及び前記第3の導電層の一部と接して設けられ、
前記第1の導電層と前記第3の導電層との間に形成される第1の開口部において、
前記第1の埋め込み導電層の露出した上面の一部と接して設けられた第5の導電層と、
前記第2の導電層の一部及び前記第4の導電層の一部と接して設けられ、
前記第2の導電層と前記第4の導電層との間に形成される第2の開口部において、
前記第2の埋め込み導電層の露出した上面の一部と接して設けられた第6の導電層と、
前記第1の導電層上、前記第2の導電層上、前記第3の導電層上、前記第4の導電層上、前記第5の導電層上、及び前記第6の導電層上に設けられ、
前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接して設けられた酸化物半導体層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、
を有し、
前記ゲート電極層は、前記第1の導電層の一部と前記酸化物半導体層及び前記ゲート絶縁層を介して重畳し、且つ前記第2の導電層の一部と前記酸化物半導体層及び前記ゲート絶縁層を介して重畳し、且つ前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と、前記酸化物半導体層及び前記ゲート絶縁層を介して重畳する
半導体装置。
【請求項4】
請求項3において、
前記ゲート電極層は、前記第5の導電層と前記酸化物半導体層及び前記ゲート絶縁層を介して重畳せず、且つ前記第6の導電層と前記酸化物半導体層及び前記ゲート絶縁層を介して重畳しない
半導体装置。
【請求項5】
絶縁層と、
前記絶縁層に埋め込まれ上面が該絶縁層から露出した第1の埋め込み導電層及び第2の埋め込み導電層と、
前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接し、且つ前記第1の埋め込み導電層の露出した上面と接して設けられた第1の導電層と、
前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接し、且つ前記第2の埋め込み導電層の露出した上面と接して設けられた第2の導電層と、
前記第1の導電層の一部、及び前記第1の埋め込み導電層の露出した上面の一部と接して設けられた第1の酸化物半導体層と、
前記第2の導電層の一部、及び前記第2の埋め込み導電層の露出した上面の一部と接して設けられた第2の酸化物半導体層と、
前記第1の導電層上、前記第2の導電層上、前記第1の酸化物半導体層上、及び前記第2の酸化物半導体層上に設けられ、前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接して設けられた第3の酸化物半導体層と、
前記第3の酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、
を有し、
前記ゲート電極層は、前記第1の導電層の一部と前記第3の酸化物半導体層及び前記ゲート絶縁層を介して重畳し、且つ前記第2の導電層の一部と前記第3の酸化物半導体層及び前記ゲート絶縁層を介して重畳し、且つ前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と、前記第3の酸化物半導体層及び前記ゲート絶縁層を介して重畳する
半導体装置。
【請求項6】
絶縁層と、
前記絶縁層に埋め込まれ上面が該絶縁層から露出した第1の埋め込み導電層及び第2の埋め込み導電層と、
前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接し、且つ前記第1の埋め込み導電層の露出した上面の一部と接して設けられた第1の導電層と、
前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接し、且つ前記第2の埋め込み導電層の露出した上面の一部と接して設けられた第2の導電層と、
前記第1の埋め込み導電層の露出した上面の一部と接して設けられた第3の導電層と、
前記第2の埋め込み導電層の露出した上面の一部と接して設けられた第4の導電層と、
前記第1の導電層の一部及び前記第3の導電層の一部と接して設けられ、
前記第1の導電層と前記第3の導電層との間に形成される第1の開口部において、
前記第1の埋め込み導電層の露出した上面の一部と接して設けられた第1の酸化物半導体層と、
前記第2の導電層の一部及び前記第4の導電層の一部と接して設けられ、
前記第2の導電層と前記第4の導電層との間に形成される第2の開口部において、
前記第2の埋め込み導電層の露出した上面の一部と接して設けられた第2の酸化物半導体層と、
前記第1の導電層上、前記第2の導電層上、前記第3の導電層上、前記第4の導電層上、前記第1の酸化物半導体層上、及び前記第2の酸化物半導体層上に設けられ、
前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と接して設けられた第3の酸化物半導体層と、
前記第3の酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層の上面の一部と接して設けられたゲート電極層と、
を有し、
前記ゲート電極層は、前記第1の導電層の一部と前記第3の酸化物半導体層及び前記ゲート絶縁層を介して重畳し、且つ前記第2の導電層の一部と前記第3の酸化物半導体層及び前記ゲート絶縁層を介して重畳し、且つ前記第1の埋め込み導電層と前記第2の埋め込み導電層との間の前記絶縁層の上面の一部と、前記第3の酸化物半導体層及び前記ゲート絶縁層を介して重畳する
半導体装置。
【請求項7】
請求項1又は請求項5において、前記第1の導電層及び前記第2の導電層の膜厚は、5nm以上20nm以下である半導体装置。
【請求項8】
請求項3又は請求項6において、前記第1の導電層、前記第2の導電層、前記第3の導電層、及び前記第4の導電層の膜厚は、5nm以上20nm以下である半導体装置。
【請求項9】
請求項1乃至請求項8のいずれか一において、前記ゲート絶縁層の膜厚は、10nm以上20nm以下である半導体装置。
【請求項10】
請求項1乃至請求項9のいずれか一において、前記酸化物半導体層の膜厚は、5nm以上20nm以下である半導体装置。
【請求項11】
請求項1乃至請求項10のいずれか一において、前記酸化物半導体層は、c軸配向した結晶を含む半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【公開番号】特開2013−77764(P2013−77764A)
【公開日】平成25年4月25日(2013.4.25)
【国際特許分類】
【出願番号】特願2011−217872(P2011−217872)
【出願日】平成23年9月30日(2011.9.30)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】