半導体装置
【課題】酸化物半導体を含み、高速動作が可能なトランジスタを提供する。または、該トランジスタを含む信頼性の高い半導体装置を提供する。
【解決手段】下地絶縁層中に埋め込まれ、上面の少なくとも一部が下地絶縁層から露出した電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設け、電極層において、または、酸化物半導体層の低抵抗領域であって電極層と重畳する領域において、酸化物半導体層の上層に設けられる配線層との電気的な接続を行うトランジスタを提供する。
【解決手段】下地絶縁層中に埋め込まれ、上面の少なくとも一部が下地絶縁層から露出した電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設け、電極層において、または、酸化物半導体層の低抵抗領域であって電極層と重畳する領域において、酸化物半導体層の上層に設けられる配線層との電気的な接続を行うトランジスタを提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
特許文献３では、酸化物半導体を用いたスタガ型のトランジスタにおいて、ソース領域及びドレイン領域と、ソース電極及びドレイン電極との間に、緩衝層として導電性の高い窒素を含む酸化物半導体を設け、酸化物半導体と、ソース電極及びドレイン電極とのコンタクト抵抗を低減する技術が開示されている。
【０００６】
非特許文献１では、自己整合的にチャネル領域、ソース領域及びドレイン領域を形成したトップゲート構造の非晶質酸化物半導体トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１０−１３５７７４号公報
【非特許文献】
【０００８】
【非特許文献１】Ｊａｅ Ｃｈｕｌ Ｐａｒｋ ｅｔ ａｌ．，”Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｏｐ−ｇａｔｅ ｓｔｒｕｃｔｕｒｅ” ＩＥＤＭ２００９， ｐｐ１９１−１９４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタを含む半導体装置の高性能化に伴い、トランジスタの高速動作が求められている。そこで本発明の一態様では、酸化物半導体を含み、高速動作が可能なトランジスタ及びその作製方法を提供することを課題の一とする。または、該トランジスタを含む信頼性の高い半導体装置及びその作製方法を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
開示する発明の一態様は、下地絶縁層中に埋め込まれ、上面の少なくとも一部が下地絶縁層から露出した電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設け、電極層において、または、酸化物半導体層の低抵抗領域であって電極層と重畳する領域において、酸化物半導体層の上層に設けられる配線層との電気的な接続を行う半導体装置である。より具体的には、例えば以下の構成とすることができる。
【００１１】
本発明の一態様は、下地絶縁層と、下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層から露出した第１の電極層及び第２の電極層と、第１の電極層、第２の電極層及び下地絶縁層上に接して設けられ、一対の低抵抗領域及び一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介してチャネル形成領域上に設けられたゲート電極層と、ゲート絶縁層上に設けられた絶縁層と、絶縁層及びゲート絶縁層に設けられた開口を介して、第１の電極層及び第２の電極層とそれぞれ電気的に接続する第１の配線層及び第２の配線層と、を有し、低抵抗領域の一方は少なくとも一部において第１の電極層と接し、低抵抗領域の他方は少なくとも一部において第２の電極層と接し、チャネル形成領域は下地絶縁層と接する半導体装置である。
【００１２】
また、本発明の他の一態様は、下地絶縁層と、下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層から露出した第１の電極層及び第２の電極層と、第１の電極層、第２の電極層及び下地絶縁層上に接して設けられ、一対の低抵抗領域及び一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介してチャネル形成領域上に設けられたゲート電極層と、ゲート絶縁層上に設けられた絶縁層と、絶縁層及びゲート絶縁層に設けられた開口を介して、第１の電極層及び第２の電極層とそれぞれ接する第１の配線層及び第２の配線層と、を有し、低抵抗領域の一方は少なくとも一部において第１の電極層と接し、低抵抗領域の他方は少なくとも一部において第２の電極層と接し、チャネル形成領域は下地絶縁層と接する半導体装置である。
【００１３】
また、本発明の他の一態様は、下地絶縁層と、下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層から露出した第１の電極層及び第２の電極層と、第１の電極層、第２の電極層及び下地絶縁層上に接して設けられ、一対の低抵抗領域及び一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介してチャネル形成領域上に設けられたゲート電極層と、ゲート絶縁層上に設けられた絶縁層と、絶縁層及びゲート絶縁層に設けられた開口を介して、一対の低抵抗領域とそれぞれ接する第１の配線層及び第２の配線層と、を有し、低抵抗領域の一方は少なくとも一部において第１の電極層と接し、低抵抗領域の他方は少なくとも一部において第２の電極層と接し、チャネル形成領域は下地絶縁層と接する半導体装置である。
【００１４】
上記の半導体装置において、絶縁膜及びゲート絶縁層の開口は、低抵抗領域と重畳する領域に設けられていてもよい。また、開口と重畳する低抵抗領域の膜厚は、チャネル形成領域の膜厚より薄いこともある。
【００１５】
または、上記の半導体装置において、第１の電極層または第２の電極層は、酸化物半導体層と重畳しない領域を有し、酸化物半導体層と重畳しない領域において、第１の配線層または第２の配線層と接していてもよい。
【００１６】
なお、酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質（アモルファスともいう）などの状態をとる。
【００１７】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作させた際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【００１８】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば、該結晶性を有する酸化物半導体を用いたトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００１９】
なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【００２０】
【数１】
【００２１】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００２２】
なお、本明細書等において、「上」の用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」との表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「下」の用語についても同様である。
【００２３】
また、本明細書等において、「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２４】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２５】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線が含まれる。
【発明の効果】
【００２６】
本発明の一態様により、酸化物半導体を含み、高速動作が可能なトランジスタ及びその作製方法を提供することができる。
【００２７】
また、本発明の一態様により、信頼性の高い半導体装置及びその作製方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】半導体装置の一態様を示す平面図及び断面図。
【図２】半導体装置の一態様を示す平面図及び断面図。
【図３】半導体装置の一態様を示す断面図。
【図４】半導体装置の作製工程の一例を示す断面図。
【図５】半導体装置の一態様を示す断面図、平面図及び回路図。
【図６】半導体装置の一態様を示す回路図及び斜視図。
【図７】半導体装置の一態様を示す平面図及び断面図。
【図８】半導体装置の一態様を示す回路図。
【図９】半導体装置の一態様を示すブロック図。
【図１０】半導体装置の一態様を示すブロック図。
【図１１】半導体装置の一態様を示すブロック図。
【図１２】実施例に用いたトランジスタの構造を示す断面図。
【図１３】実施例のトランジスタの電気特性評価を示す図。
【図１４】実施例のトランジスタの電気特性評価を示す図。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００３０】
なお、本明細書等において、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
【００３１】
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を図１乃至図４を用いて説明する。
【００３２】
〈半導体装置の構成例〉
図１（Ａ）及び図１（Ｂ）に半導体装置の例として、トランジスタ４２０の断面図及び平面図を示す。図１（Ａ）は、トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ−Ｙにおける断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁層４０７）を省略して図示している。
【００３３】
図１（Ａ）及び図１（Ｂ）に示すトランジスタ４２０は、絶縁表面を有する基板４００上に、下地絶縁層４３６と、下地絶縁層４３６中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層４３６から露出した電極層４０５ａ及び電極層４０５ｂと、一対の低抵抗領域４０４ａ、４０４ｂ、及び低抵抗領域４０４ａと低抵抗領域４０４ｂに挟まれたチャネル形成領域４０９を含む酸化物半導体層４０３と、酸化物半導体層４０３上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を介してチャネル形成領域４０９上に設けられたゲート電極層４０１と、ゲート絶縁層４０２上に設けられた絶縁層４０７と、絶縁層４０７及びゲート絶縁層４０２に設けられた開口を介して、電極層４０５ａ及び電極層４０５ｂとそれぞれ電気的に接続する第１の配線層４６５ａ及び第２の配線層４６５ｂと、を含んで構成される。
【００３４】
また、トランジスタ４２０において、酸化物半導体層４０３は、低抵抗領域４０４ａ及び低抵抗領域４０４ｂの少なくとも一部において、電極層４０５ａ及び電極層４０５ｂとそれぞれ接し、且つ、チャネル形成領域４０９は下地絶縁層４３６と接している。
【００３５】
酸化物半導体層４０３と電気的に接続する電極層４０５ａまたは配線層４６５ａの一方は、トランジスタ４２０のソース端子として用いることができる。また、酸化物半導体層４０３と電気的に接続する電極層４０５ｂまたは配線層４６５ｂの一方は、トランジスタ４２０のドレイン端子として用いることができる。
【００３６】
本実施の形態において、酸化物半導体層４０３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であるのが好ましい。
【００３７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００３８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、金属原子及び酸素原子を有する層が重なる。なお当該層の法線ベクトルがｃ軸方向である。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００３９】
なお、ＣＡＡＣ−ＯＳ膜中の、結晶部の占める分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００４０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜を行うことにより、または成膜後に加熱処理などの結晶化処理を行うことで形成される。
【００４１】
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
【００４２】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【００４３】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【００４４】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制することができる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【００４５】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【００４６】
また、成膜ガス中の酸素割合を高め、電力を最適化することで、成膜時のプラズマダメージを軽減することが好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【００４７】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【００４８】
ＩｎＯｘ粉末、ＧａＯｙ粉末及びＺｎＯｚ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯｘ粉末、ＧａＯｙ粉末及びＺｎＯｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３又は３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【００４９】
また、トランジスタ４２０において、低抵抗領域４０４ａ及び低抵抗領域４０４ｂは、ゲート電極層４０１を形成後に、該ゲート電極層４０１をマスクとして不純物元素を導入することによって、自己整合的に形成される。また、当該領域は、トランジスタ４２０のソース領域またはドレイン領域として機能させることができる。低抵抗領域４０４ａ及び低抵抗領域４０４ｂを設けることによって、当該一対の低抵抗領域の間に設けられたチャネル形成領域４０９に加わる電界を緩和させることができる。また、電極層４０５ａ及び電極層４０５ｂがそれぞれ低抵抗領域と接する構成とすることで、酸化物半導体層４０３と、電極層４０５ａ及び電極層４０５ｂと、のコンタクト抵抗を低減することができる。
【００５０】
また、トランジスタ４２０において、電極層４０５ａ及び電極層４０５ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いて形成される。または、電極層４０５ａ及び電極層４０５ｂとして、酸化物半導体を用いてもよい。また、電極層４０５ａ及び電極層４０５ｂは単層または積層とすることができる。
【００５１】
なお、低抵抗領域４０４ａ及び低抵抗領域４０４ｂへの不純物元素の導入工程において、電極層４０５ａ及び電極層４０５ｂにおいてゲート絶縁層４０２と接する領域にも、不純物元素が導入され、低抵抗化されうる。よって、当該領域において、配線層４６５ａ及び配線層４６５ｂと、電極層４０５ａ及び電極層４０５ｂと、が接することで、接続領域のコンタクト抵抗を低減することができる。したがって、トランジスタの電気特性の一つであるオン特性（例えば、オン電流、及び電界効果移動度）が高く、高速動作、高速応答が可能なトランジスタ４２０とすることができる。
【００５２】
なお、電極層４０５ａ及び電極層４０５ｂに酸化物半導体材料を適用する場合には、酸化物半導体層４０３のパターンを形成する際に、電極層４０５ａ及び電極層４０５ｂが極力エッチングされないように、少なくとも下地絶縁層４３６から露出した電極層４０５ａ及び電極層４０５ｂと、酸化物半導体層４０３とが、エッチングの選択比のとれる材料を用いる必要がある。ただし、エッチングの条件によっては、図１（Ｃ）のトランジスタ４２１に示すように、電極層４１５ａ及び電極層４１５ｂの一部がエッチングされた形状となることもある。
【００５３】
また、電極層に酸化物半導体材料を適用した場合、酸化物半導体層の材料や成膜条件によっては、電極層と、酸化物半導体層との界面が不明確になる場合もある。また、界面が不明確になる場合、電極層と、酸化物半導体層との混合領域または混合層と呼ぶことのできる箇所が形成されることもある。なお、図１（Ｃ）において、電極層４１５ａ及び電極層４１５ｂと、酸化物半導体層４０３との界面を模式的に点線で図示している。
【００５４】
図１に示すトランジスタ４２０及びトランジスタ４２１は、島状の酸化物半導体層の外側において、電極層と、配線層とが接しているが、本発明の実施の形態はこれに限られない。図２（Ａ）及び図２（Ｂ）に、半導体装置の別の例として、トランジスタ４２２の平面図及び断面図を示す。図２（Ａ）は、トランジスタ４２２の平面図であり、図２（Ｂ）は、図２（Ａ）のＶ−Ｗにおける断面図である。なお、図２（Ａ）では、煩雑になることを避けるため、トランジスタ４２２の構成要素の一部（例えば、絶縁層４０７）を省略して図示している。
【００５５】
図２（Ａ）及び図２（Ｂ）に示すトランジスタ４２２は、電極層４０５ａまたは電極層４０５ｂと、酸化物半導体層４０３の低抵抗領域４０４ａ、４０４ｂとが重畳する領域において、ゲート絶縁層４０２及び絶縁層４０７に開口が設けられている。当該開口を介して、酸化物半導体層４０３の低抵抗領域４０４ａ、４０４ｂと配線層４６５ａ、４６５ｂがそれぞれ接することで、島状の酸化物半導体層４０３と重畳する領域において、電極層４０５ａまたは電極層４０５ｂと、配線層４６５ａ、４６５ｂとが電気的に接続する。
【００５６】
トランジスタ４２２において、配線層４６５ａ及び配線層４６５ｂはそれぞれ、酸化物半導体層４０３の低抵抗領域４０４ａ及び低抵抗領域４０４ｂと接する構成とすることで、酸化物半導体層４０３と、配線層４６５ａ及び配線層４６５ｂと、のコンタクト抵抗を低減することができる。
【００５７】
また、電極層４０５ａ及び電極層４０５ｂがそれぞれ低抵抗領域４０４ａ及び低抵抗領域４０４ｂと接する構成とすることで、酸化物半導体層４０３と、電極層４０５ａ及び電極層４０５ｂと、のコンタクト抵抗を低減することができる。
【００５８】
なお、トランジスタ４２２は、電極層４０５ａ側、電極層４０５ｂ側の双方において、島状の酸化物半導体層４０３と重畳する領域のゲート絶縁層４０２及び絶縁層４０７に開口が設けられた構成を示したが、本発明の実施の形態はこれに限られない。例えば、電極層４０５ａ側においては、島状の酸化物半導体層４０３と重畳する領域においてゲート絶縁層４０２及び絶縁層４０７に開口を有し、電極層４０５ｂ側においては、島状の酸化物半導体層４０３の外側と重畳する領域においてゲート絶縁層４０２及び絶縁層４０７に開口を有していてもよい。または、図２（Ｃ）のトランジスタ４２８に示すように、電極層４０５をソース側、またはドレイン側の片側のみに設ける構成としてもよい。トランジスタ４２８の構成とすることで、トランジスタにおけるレイアウトの自由度を向上させることができる。
【００５９】
また、図２（Ａ）及び図２（Ｂ）に示すトランジスタ４２２は、酸化物半導体層４０３の上面において配線層４６５ａ及び配線層４６５ｂと接しているが、本実施の形態はこれに限られない。例えば、酸化物半導体層４０３（より具体的には、低抵抗領域４０４ａまたは低抵抗領域４０４ｂ）へ達する開口のエッチングの条件によっては、図３（Ａ）または図３（Ｂ）に示すように、酸化物半導体層４０３の一部がエッチングされた形状となることもある。
【００６０】
図３（Ａ）に示すトランジスタ４２４は、酸化物半導体層４０３へ達する開口を形成する際に、酸化物半導体層４０３の一部がエッチングされた例である。トランジスタ４２４において、配線層４６５ａ及び配線層４６５ｂと接する領域の低抵抗領域４０４ａ及び低抵抗領域４０４ｂは、チャネル形成領域４０９と比較して薄い膜厚を有している。また、図３（Ｂ）に示すトランジスタ４２６も同様に、酸化物半導体層４０３へ達する開口を形成する際に、酸化物半導体層４０３の一部がエッチングされた例である。トランジスタ４２６においては、酸化物半導体層４０３を貫通して開口が設けられており、配線層４６５ａ及び配線層４６５ｂは、それぞれ電極層４０５ａ及び電極層４０５ｂと接している。
【００６１】
トランジスタ４２２、トランジスタ４２４及びトランジスタ４２６は、酸化物半導体層と酸化物半導体層の下層に設けられる電極層とが重畳する領域に開口を形成し、当該開口を介して酸化物半導体層と、酸化物半導体層の上層に設けられる配線層とを電気的に接続させている。したがって、酸化物半導体層の薄膜化によって、開口を形成する際に酸化物半導体層が一部エッチングされる場合、または、開口が酸化物半導体層を突き抜けて下層の電極層に達する場合であっても、下層に設けられた電極層によって、配線層と酸化物半導体層との電気的な接続を補償することができる。よって、信頼性よくトランジスタの微細化を達成することが可能となる。
【００６２】
〈半導体装置の作製方法〉
以下、図４（Ａ）乃至図４（Ｄ）を用いて、図１に示すトランジスタ４２０の作製工程の例について説明する。
【００６３】
まず、絶縁表面を有する基板４００上に、電極層４０５ａ及び電極層４０５ｂとなる導電膜を形成し、当該導電膜を加工して電極層４０５ａ及び電極層４０５ｂを形成する。
【００６４】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板に半導体素子が設けられたものを、基板４００として用いてもよい。
【００６５】
また、基板４００として、可とう性基板を用いてもよい。可とう性基板を用いる場合、可とう性基板上に酸化物半導体を含むトランジスタを直接作製してもよいし、他の作製基板に酸化物半導体を含むトランジスタを作製し、その後可とう性基板に剥離、転置してもよい。なお、作製基板から可とう性基板に剥離、転置するために、作製基板と酸化物半導体を含むトランジスタとの間に剥離層を設けるとよい。
【００６６】
電極層４０５ａ及び電極層４０５ｂは、後の加熱処理に耐えられる材料を用いて、プラズマＣＶＤ法又はスパッタリング法等によって１０ｎｍ以上５００ｎｍ以下の膜厚で形成する。例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側または上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。
【００６７】
また、電極層４０５ａ及び電極層４０５ｂに用いる導電膜としては、酸化物半導体で形成しても良い。酸化物半導体としては、Ｉｎ−Ｇａ−Ｚｎ系酸化物、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの酸化物半導体材料に酸化シリコンを含ませたものを用いることができる。
【００６８】
次いで、電極層４０５ａ及び電極層４０５ｂ上に下地絶縁層４３６を成膜する（図４（Ａ）参照）。下地絶縁層４３６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜から選ばれた、単層または積層構造とすることができる。但し、下地絶縁層４３６は、酸化物絶縁膜を含む単層または積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体層と接する構造とするのが好ましい。
【００６９】
また、下地絶縁層４３６は化学量論的組成を超える酸素を含む領域（以下、酸素過剰領域とも表記する）を有すると、下地絶縁層４３６に含まれる過剰な酸素によって、後に形成される酸化物半導体層の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４３６が積層構造の場合は、少なくとも酸化物半導体層と接する層において酸素過剰領域を有するのが好ましい。下地絶縁層４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４３６を成膜すればよい。または、成膜後の下地絶縁層４３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過剰領域を形成してもよい。酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００７０】
なお、下地絶縁層４３６の成膜前に、電極層４０５ａ及び電極層４０５ｂに窒素プラズマ処理を行ってもよい。窒素プラズマ処理を行うことにより、電極層４０５ａ及び電極層４０５ｂと、後に成膜される酸化物半導体層４０３とのコンタクト抵抗を低減することができる。
【００７１】
次いで、下地絶縁層４３６に研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理）やエッチング処理を行うことにより、電極層４０５ａ及び電極層４０５ｂの上面を露出させる。研磨処理、またはエッチング処理は複数回行ってもよく、これらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順は特に限定されないが、下地絶縁層４３６上に設けられる酸化物半導体層の結晶性を向上させるためには、下地絶縁層４３６の表面は可能な限り平坦にしておくことが望ましい。
【００７２】
次に、露出した電極層４０５ａ及び電極層４０５ｂ、並びに下地絶縁層４３６上に接するように酸化物半導体層４０３を形成する。
【００７３】
酸化物半導体層４０３は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性酸化物半導体としてもよい。酸化物半導体層４０３を非晶質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
【００７４】
酸化物半導体層４０３の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。
【００７５】
酸化物半導体層４０３を形成する際、できる限り酸化物半導体層４０３に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素ガス、及び希ガスと酸素ガスとの混合ガスを適宜用いる。
【００７６】
また、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層４０３に含まれる不純物の濃度を低減できる。
【００７７】
また、酸化物半導体層４０３をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【００７８】
また、基板４００を高温に保持した状態で酸化物半導体層４０３を形成することも、酸化物半導体層４０３中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
【００７９】
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００８０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００８２】
なお、酸化物半導体層４０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【００８３】
また酸化物半導体層４０３を成膜するスパッタリングガスとしては水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００８４】
酸化物半導体層４０３としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【００８５】
本実施の形態では、電極層４０５ａ及び電極層４０５ｂの上面を露出するための下地絶縁層４３６の研磨処理またはエッチング処理によって、酸化物半導体層４０３の成膜表面が平坦化されているため、効果的に酸化物半導体層４０３の結晶化を図ることが可能である。なお、電極層４０５ａ及び電極層４０５ｂの上面を露出するための下地絶縁層４３６の研磨処理またはエッチング処理に加えて、さらに平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理、ドライエッチング処理、プラズマ処理を用いることができる。
【００８６】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。
【００８７】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順は特に限定されず、適宜設定すればよい。
【００８８】
成膜後の酸化物半導体膜をフォトリソグラフィ工程により加工して、島状の酸化物半導体層４０３が形成される。島状の酸化物半導体層４０３へ加工するためのレジストマスクをインクジェットで形成してもよい。レジストマスクをインクジェットで形成するとフォトマスクを使用しないため、製造コストを低減することができる。
【００８９】
なお、酸化物半導体層４０３を島状に加工する際には、加工後の酸化物半導体層４０３と、露出した電極層４０５ａの上面及び電極層４０５ｂの上面とが、少なくとも一部において接するようにレジストマスクを形成する。本実施の形態においては、島状の酸化物半導体層４０３の端部が電極層４０５ａ及び電極層４０５ｂの上面と接する構成を示すが、本発明の実施の形態はこれに限られない。例えば、露出した電極層４０５ａまたは電極層４０５ｂの全面を覆うように、酸化物半導体層４０３を島状に加工してもよい。
【００９０】
また、酸化物半導体層４０３に、当該酸化物半導体層４０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理を行うのが好ましい。熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧下または窒素雰囲気下などで行うことができる。
【００９１】
この熱処理によって、ｎ型不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層４０３に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
【００９２】
なお、脱水化または脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタ４２０の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁層４０２または絶縁層４０７として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００９３】
なお、脱水化または脱水素化のための熱処理を酸化物半導体層４０３の島状への加工前に行うと、下地絶縁層４３６に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【００９４】
熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９５】
また、熱処理で酸化物半導体層４０３を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０３を高純度化及びｉ型（真性）化することができる。
【００９６】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【００９７】
脱水化または脱水素化処理を行った酸化物半導体層４０３に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層４０３を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体層４０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００９８】
酸素の導入工程は、酸化物半導体層４０３に酸素導入する場合、酸化物半導体層４０３に直接導入してもよいし、後に形成されるゲート絶縁層４０２や絶縁層４０７などの他の膜を通過して酸化物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体層４０３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
【００９９】
酸化物半導体層４０３への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化または脱水素化処理を行った酸化物半導体層４０３への酸素の導入は複数回行ってもよい。
【０１００】
次いで、酸化物半導体層４０３を覆うゲート絶縁層４０２を形成する（図４（Ｂ）参照）。
【０１０１】
ゲート絶縁層４０２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁層４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１０２】
ゲート絶縁層４０２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。ゲート絶縁層４０２は、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０２は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とするのが好ましい。本実施の形態では、ゲート絶縁層４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４０２として用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層４０２は、作製するトランジスタのサイズやゲート絶縁層４０２の段差被覆性を考慮して形成することが好ましい。
【０１０３】
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。
【０１０４】
次いで、ゲート電極層４０１をプラズマＣＶＤ法またはスパッタリング法等により、ゲート絶縁層４０２上であって、下地絶縁層４３６及び酸化物半導体層４０３と重畳する領域（電極層４０５ａ及び電極層４０５ｂの間と重畳する領域）に形成する。ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
【０１０５】
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１０６】
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１０７】
次に、ゲート電極層４０１をマスクとして酸化物半導体層４０３にドーパント４３１を導入し、自己整合的に低抵抗領域４０４ａ、低抵抗領域４０４ｂ及びチャネル形成領域４０９を形成する（図４（Ｃ）参照）。
【０１０８】
また、酸化物半導体層４０３へのドーパント４３１の導入によって、ゲート絶縁層４０２と接する領域の電極層４０５ａ及び電極層４０５ｂへも不純物元素が導入され、当該領域の電極層４０５ａ及び電極層４０５ｂも同様に低抵抗化される。また、ゲート絶縁層４０２または酸化物半導体層４０３の膜厚や、ドーパント４３１の導入条件によっては、酸化物半導体層４０３と接する領域の電極層４０５ａ及び電極層４０５ｂにもドーパント４３１が導入される場合もある。
【０１０９】
ドーパント４３１は、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパント４３１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、及びアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【０１１０】
ドーパント４３１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント４３１の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。なお、ドーパント４３１は、絶縁層４０７を通過して、酸化物半導体層４０３に導入することもできる。
【０１１１】
ドーパント４３１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント４３１としてホウ素を用いて、イオン注入法でホウ素イオンの注入を行う。なお、ドーパント４３１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１１２】
低抵抗領域４０４ａ及び低抵抗領域４０４ｂにおけるドーパント４３１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【０１１３】
ドーパント４３１を導入する際に、基板４００を加熱しながら行ってもよい。
【０１１４】
なお、酸化物半導体層４０３にドーパント４３１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１１５】
また、ドーパント４３１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１１６】
酸化物半導体層４０３を結晶性酸化物半導体層とした場合、ドーパント４３１の導入により、一部非晶質化する場合がある。この場合、ドーパント４３１の導入後に加熱処理を行うことによって、酸化物半導体層４０３の結晶性を回復することができる。
【０１１７】
ドーパント４３１の導入によって、チャネル形成領域４０９を挟んで低抵抗領域４０４ａ及び低抵抗領域４０４ｂが設けられた酸化物半導体層４０３が形成される。
【０１１８】
次いで、ゲート絶縁層４０２及びゲート電極層４０１上に絶縁層４０７を形成する。
【０１１９】
絶縁層４０７は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。絶縁層４０７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、酸化窒化アルミニウム膜、窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【０１２０】
絶縁層４０７は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜の積層を用いることができる。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能するため好ましく適用することができる。
【０１２１】
絶縁層４０７は、スパッタリング法など、絶縁層４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。
【０１２２】
酸化物半導体層４０３の成膜時と同様に、絶縁層４０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層４０７に含まれる不純物の濃度を低減できる。また、絶縁層４０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１２３】
次いで、電極層４０５ａ及び電極層４０５ｂに達する開口を形成する。当該開口に、電極層４０５ａと接する配線層４６５ａ、及び、電極層４０５ｂと接する配線層４６５ｂを形成する（図４（Ｄ）参照）。
【０１２４】
配線層４６５ａ及び配線層４６５ｂはゲート電極層４０１と同様の材料及び作製方法を用いて形成することができる。例えば、配線層４６５ａ及び配線層４６５ｂとして窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１２５】
以上の工程によって、本実施の形態のトランジスタ４２０が形成される。
【０１２６】
本実施の形態で示すトランジスタは、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層と、低抵抗領域において酸化物半導体層の下面と接し、下地絶縁層中に埋め込まれた電極層と、を有する。また、電極層において、または、酸化物半導体層の低抵抗領域であって電極層と重畳する領域において、酸化物半導体層の上層に設けられる配線層との電気的な接続を行う。これによって、酸化物半導体層と、上層に設けられる配線層及び／または下地絶縁層中に埋め込まれた電極層と、のコンタクトをオーミック性のコンタクトとすることができ、ショットキー接合と比較して熱的にも安定な動作が可能となる。また、そのコンタクト抵抗を低減することができる。よって、トランジスタのオン電流を増加させることができ、電気的特性の優れたトランジスタを得ることが可能となる。
【０１２７】
また、酸化物半導体層と電気的に接続する電極層は、下地絶縁層中に埋め込まれているため、当該電極層の膜厚を厚くした場合でも、酸化物半導体層のカバレッジ不良をおこし得ない。よって、電極層及び配線層の厚膜化を達成しつつ、酸化物半導体層を薄膜化することが可能となり、トランジスタの微細化、高速駆動化を図ることができる。また、酸化物半導体層の成膜表面が平坦化されているため、酸化物半導体層の結晶性を向上させることができる。
【０１２８】
また、上層の配線層と、酸化物半導体層と、を電気的に接続するための開口が、下地絶縁層中に埋め込まれた電極層と重畳する領域に設けられるため、開口を形成する際に酸化物半導体層が一部エッチングされる場合、又は、開口が酸化物半導体層を突き抜けて下層の電極層に達する場合であっても、下層に設けられた電極層によって、配線層と酸化物半導体層との電気的な接続を補償し得る。よって、信頼性よくトランジスタの微細化を達成することが可能となる。また、開口の形成に要求されるアライメント精度及び加工精度の自由度を向上させることができる。
【０１２９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３０】
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１で示すトランジスタのいずれの構造も適用することができる。
【０１３１】
図５は、半導体装置の構成の一例である。図５（Ａ）に半導体装置の断面図を、図５（Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１３２】
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。
【０１３３】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１３４】
トランジスタ１６２は、酸化物半導体を含むトランジスタであり、オフ電流が小さいため、このトランジスタを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１３５】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１３６】
図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１３７】
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、素子分離絶縁層１０６及び金属間化合物領域１２４上に絶縁層１３０が設けられている。なお、高集積化を実現するためには、図５（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極層１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１３８】
図５（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１３９】
また、酸化物半導体層１４４は、低抵抗領域１４４ａ、低抵抗領域１４４ｂ及びチャネル形成領域１４４ｃを含む。
【０１４０】
ゲート絶縁層１４６を介してソース電極層１４２ａ（またはドレイン電極層１４２ｂ）と重畳する領域には、導電層１４８ｂが設けられており、ソース電極層１４２ａと、ゲート絶縁層１４６と、導電層１４８ｂとによって、容量素子１６４が構成される。すなわち、トランジスタ１６２のソース電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０１４１】
また、トランジスタ１６２及び容量素子１６４の上には、絶縁層１５０及び絶縁層１５２が単層または積層で設けられている。そして、絶縁層１５２上にはトランジスタ１６２のソース電極層１４２ａと電気的に接続する配線層１５６ａ、トランジスタ１６２のドレイン電極層１４２ｂと電気的に接続する配線層１５６ｂが設けられている。配線層１５６ａ及び配線層１５６ｂは、絶縁層１５０、絶縁層１５２及びゲート絶縁層１４６などに形成された開口を介してソース電極層１４２ａ、及びドレイン電極層１４２ｂとそれぞれ電気的に接続される。
【０１４２】
図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１４３】
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
【０１４４】
図５（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１４５】
図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１４６】
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、及び容量素子１６４が接続されたノード（ノードＦＧ）に与えられる。すなわち、ノードＦＧには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧに与えられた電荷が保持される（保持）。
【０１４７】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
【０１４８】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、ノードＦＧ（トランジスタ１６０のゲート電極と言い換えることもできる）にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１４９】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１５０】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１５１】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１５２】
また、トランジスタ１６２は、下地絶縁層に埋め込まれた電極層または酸化物半導体層の低抵抗領域において、上層に設けられる配線層と電気的に接続するため、コンタクト抵抗を低減することができ、電気的特性の優れた（例えば、高いオン電流特性を有する）トランジスタとすることができる。したがって、トランジスタ１６２を適用することで、半導体装置の高性能化を達成することができる。さらに、トランジスタ１６２は信頼性の高いトランジスタであるため、半導体装置の高信頼性化を図ることができる。
【０１５３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１５４】
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図６及び図７を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１で示すトランジスタのいずれの構造も適用することができる。
【０１５５】
図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（Ｂ）に示す半導体装置について、以下説明を行う。
【０１５６】
図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極またはドレイン電極の一方とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極またはドレイン電極の他方と容量素子２５４の第１の端子とは電気的に接続されている。
【０１５７】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０１５８】
次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。
【０１５９】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０１６０】
トランジスタ１６２のオフ電流は極めて小さいため、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０１６１】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０１６２】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ）は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１６３】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１６４】
このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１６５】
次に、図６（Ｂ）に示す半導体装置について、説明を行う。
【０１６６】
図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂと電気的に接続されている。
【０１６７】
図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂの直下に設けることができるため半導体装置の小型化を図ることができる。
【０１６８】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１６９】
なお、図６（Ｂ）に示した半導体装置では、メモリセルアレイ２５１ａとメモリセルアレイ２５１ｂの２つのメモリセルアレイが積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０１７０】
次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を行う。
【０１７１】
図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の平面図を、図７（Ｂ）に図７（Ａ）の線分Ａ−Ｂにおける断面図をそれぞれ示す。
【０１７２】
図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１で示すトランジスタの構成と同様の構成とすることができる。本実施の形態では、実施の形態１のトランジスタ４２０と同様の構成を有する場合を例に説明する。
【０１７３】
図７（Ｂ）に示すように、電極５０２及び電極５０４上にトランジスタ１６２が設けられている。電極５０２は、図７（Ａ）におけるビット線ＢＬとして機能する配線であり、トランジスタ１６２に含まれる酸化物半導体層の低抵抗領域の一方と接して設けられている。また、電極５０４は、図７（Ａ）における容量素子２５４の一方の電極として機能し、トランジスタ１６２に含まれる酸化物半導体層の低抵抗領域の他方と接して設けられている。トランジスタ１６２上において、電極５０４と重畳する領域に設けられた電極５０６は、容量素子２５４の他方の電極として機能する。
【０１７４】
また、図７（Ａ）に示すように、容量素子２５４の他方の電極５０６は、容量線５０８と電気的に接続する。ゲート絶縁層１４６を介して酸化物半導体層１４４上に設けられたゲート電極層１４８ａは、ワード線５０９と電気的に接続する。
【０１７５】
また、図７（Ｃ）に、メモリセルアレイと、周辺回路との接続部における断面図を示す。周辺回路は、例えばｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２を含む構成とすることができる。ｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２に用いる半導体材料としては、酸化物半導体以外の半導体材料（シリコンなど）を用いるのが好ましい。このような材料を用いることで、周辺回路に含まれるトランジスタの高速動作を図ることができる。
【０１７６】
図７（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１７７】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、容量素子２５４は、図７（Ｂ）で示すように電極５０４、酸化物半導体層１４４、ゲート絶縁層１４６、電極５０６が積層されることによって形成される。
【０１７８】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１７９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１８０】
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
【０１８１】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０１８２】
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０１８３】
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０１８４】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力を低減することができる。
【０１８５】
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
【０１８６】
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０１８７】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０１８８】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０１８９】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０１９０】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
【０１９１】
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０１９２】
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング（表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなど）をしたい場合に、ユーザーが指定した箇所の情報を一時的に記憶し、保持する機能を有する。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１９３】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０１９４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例】
【０１９５】
本実施例では、実施の形態１に示すトランジスタを作製し、電気特性の評価を行った。
【０１９６】
本実施例に用いたトランジスタの構成を図１２（Ａ）乃至図１２（Ｄ）に示す。
【０１９７】
図１２（Ａ）に示すトランジスタ６２２Ａ及び図１２（Ｂ）に示すトランジスタ６２２Ｂは、実施の形態１のトランジスタ４２２と同様の構成である。トランジスタ６２２Ａにおいては配線層６６５ａをソース端子として用い、配線層６６５ｂをドレイン端子として用いる。また、トランジスタ６２２Ｂにおいては電極層６０５ａをソース端子として用い、電極層６０５ｂをドレイン端子として用いる。
【０１９８】
また、図１２（Ｃ）に示すトランジスタ６２８Ａ及び図１２（Ｄ）に示すトランジスタ６２８Ｂは、実施の形態１に示すトランジスタ４２８と同様の構成である。トランジスタ６２８Ａにおいては電極層６０５をソース端子として用い、配線層６６５ａをドレイン端子として用いる。また、トランジスタ６２８Ｂにおいては配線層６６５ａをソース端子として用い、電極層６０５をドレイン端子として用いる。
【０１９９】
以下に、本実施例に用いたトランジスタの作製方法を示す。なお、本実施例のトランジスタ６２２Ａ、トランジスタ６２２Ｂ、トランジスタ６２８Ａ及びトランジスタ６２８Ｂは、いずれも同様の方法によって作製した。
【０２００】
はじめにシリコン基板６００をスパッタリング装置内に搬入し、アルゴン雰囲気下（アルゴンガス流量５０ｓｃｃｍ）で、圧力０．４Ｐａ、電源電力（電源出力）５．０ｋＷとし３分間逆スパッタリングを行い、表面を平坦化させた。その後、大気解放せずに連続的に、絶縁層６３２として膜厚３００ｎｍの酸化シリコン膜を、スパッタリング法によって成膜した。酸化シリコン膜の成膜条件は、酸素雰囲気下（流量５０ｓｃｃｍ）で、圧力０．４Ｐａ、電源電力（電源出力）５．０ｋＷとし、シリコン基板６００とターゲットとの間の距離を６０ｍｍ、基板温度１００℃とした。
【０２０１】
次に、絶縁層６３２上に、導電膜として膜厚１００ｎｍのタングステン膜をスパッタリング法で成膜し、フォトリソグラフィ法によって加工して電極層６０５（電極層６０５ａ及び電極層６０５ｂ）を形成した。タングステン膜の成膜条件としては、タングステンターゲットを用い、アルゴン雰囲気（アルゴンガス流量８０ｓｃｃｍ）で、圧力０．８Ｐａ、電源電力（電源出力）１．０ｋＷとし、基板を加熱するために、加熱したアルゴンガスを流量１０ｓｃｃｍで流した。
【０２０２】
電極層６０５上に下地絶縁層６３６として酸化シリコン膜をスパッタリング法で成膜し、当該酸化シリコン膜をＣＭＰ処理することで電極層６０５の上面を露出させた。酸化シリコン膜の成膜条件は、酸素雰囲気下（流量５０ｓｃｃｍ）で、圧力０．４Ｐａ、電源電力（電源出力）５．０ｋＷとし、シリコン基板６００とターゲットとの間の距離を６０ｍｍ、基板温度１００℃、膜厚４００ｎｍとした。また、ＣＭＰ処理の条件は、ＣＭＰ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてＮＰ８０２０（ニッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を用い、スラリー温度を室温とし、研磨圧０．０８ＭＰａ、基板を固定している側のスピンドル回転数を５０ｒｐｍ、研磨布が固定されているテーブル回転数を５０ｒｐｍとした。
【０２０３】
次いで、露出した電極層及び下地絶縁層６３６上に、酸化物半導体層６０３としてＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。成膜条件は、アルゴン及び酸素（Ａｒ：Ｏ２＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
【０２０４】
成膜した酸化物半導体層６０３をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングし、島状に加工した。エッチング条件は、エッチングガスとして三塩化ホウ素と塩素の混合ガスを用い（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとした。
【０２０５】
次いで、島状の酸化物半導体層６０３上に、ゲート絶縁層６０２としてＣＶＤ法によって窒化酸化シリコン膜を膜厚２０ｎｍで成膜した。
【０２０６】
ゲート絶縁層６０２上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜と膜厚１３５ｎｍのタングステン膜の積層を成膜し、エッチング法によって加工してゲート電極層６０１を形成した。窒化タンタル膜の成膜条件は、アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷとした。また、タングステン膜の成膜条件は、アルゴン雰囲気下（流量１００ｓｃｃｍ）、圧力２．０Ｐａ、電源電力４ｋＷとし、基板を加熱するために、加熱したアルゴンガスを流量１０ｓｃｃｍで流した。
【０２０７】
また、窒化タンタル膜とタングステン膜のエッチング条件は、第１エッチング条件として、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃としてタングステン膜をエッチングした。その後、第２エッチング条件として、エッチングガスとして塩素ガス（Ｃｌ２＝１００ｓｃｃｍ）を用い、電源電力２ｋＷ、バイアス電力５０Ｗ、基板温度−１０℃として、１５秒間エッチングした後、第３エッチング条件として、エッチングガスとして塩素ガス（Ｃｌ２＝１００ｓｃｃｍ）を用い、電源電力１ｋＷ、バイアス電力２５Ｗ、基板温度−１０℃として５０秒間エッチングして窒化タンタル膜をエッチングした。
【０２０８】
次いで、ゲート電極層６０１をマスクとしてイオン注入法により酸化物半導体層６０３に、リン（Ｐ）イオンを注入して、低抵抗領域６０４ａ、低抵抗領域６０４ｂ及びチャネル形成領域６０９を自己整合的に形成した。リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とした。
【０２０９】
次いで、絶縁層６０７としてＣＶＤ法によって窒化酸化シリコン膜を膜厚３００ｎｍで成膜した。
【０２１０】
絶縁層６０７及びゲート絶縁層６０２に酸化物半導体層６０３に達する開口を形成し、該開口にスパッタリング法により膜厚３００ｎｍのモリブデン膜を形成し、エッチングにより加工して、配線層６６５ａ及び配線層６６５ｂを形成した。モリブデン膜の成膜条件は、アルゴン雰囲気下（Ａｒ＝５０ｓｃｃｍ）で、圧力０．３Ｐａ、電源電力２ｋＷとした。また、モリブデン膜のエッチング条件は、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガスを用い（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ、電源電力３ｋＷ、バイアス電力１４０Ｗ、圧力０．６７Ｐａとした。
【０２１１】
その後、ポリイミド膜を１．５μｍの膜厚で塗布法によって成膜し、大気雰囲気下、３００℃で１時間の熱処理を行った。
【０２１２】
以上によって、本実施例のトランジスタを作製した。
【０２１３】
なお、本実施例のトランジスタ６２２Ａ、トランジスタ６２２Ｂ、トランジスタ６２８Ａ及びトランジスタ６２８Ｂは、チャネル長（Ｌ）を０．９μｍ、チャネル幅（Ｗ）を１０μｍ、ゲート電極層と電極層のオフセット長を０．２μｍとした。
【０２１４】
作製したトランジスタの電気特性の評価結果を図１３及び図１４に示す。
【０２１５】
図１３（Ａ）は、トランジスタ６２２Ａの電気特性の評価結果であり、ドレイン電圧（Ｖｄ）が１Ｖ、または０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線（ゲート電圧（Ｖｇ）を横軸、ドレイン電流（Ｉｄ）の対数を縦軸にプロットした曲線）、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
【０２１６】
図１３（Ｂ）は、トランジスタ６２２Ｂの電気特性の評価結果であり、ドレイン電圧（Ｖｄ）が１Ｖ、または０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
【０２１７】
図１４（Ａ）は、トランジスタ６２８Ａの電気特性の評価結果であり、電極層６０５がＧＮＤであって、ドレイン電圧（Ｖｄ）が１Ｖ、または０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
【０２１８】
図１４（Ｂ）は、トランジスタ６２８Ｂの電気特性の評価結果であり、配線層６６５ａがＧＮＤであって、ドレイン電圧（Ｖｄ）が１Ｖ、または０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
【０２１９】
図１３及び図１４に示すように本実施例のトランジスタ６２２Ａ、トランジスタ６２２Ｂ、トランジスタ６２８Ａ、トランジスタ６２８Ｂはそれぞれスイッチング素子としての電気特性を示した。ドレイン電圧（Ｖｄ）が１Ｖにおけるシフト値は、トランジスタ６２２Ａは−０．４５Ｖ、トランジスタ６２２Ｂは−０．４１Ｖ、トランジスタ６２８Ａは−０．４０Ｖ、トランジスタ６２８Ｂは−０．４０Ｖであった。なお、本実施例においてシフト値とは、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線において、該曲線の最大傾きの接線と、ドレイン電流（Ｉｄ）が１×１０−１２Ａの直線との交点におけるゲート電圧（Ｖｇ）の値とする。また、ドレイン電圧（Ｖｄ）が０．１Ｖにおいて、トランジスタ６２２Ａは５．３ｃｍ２／Ｖｓ、トランジスタ６２２Ｂは５．５ｃｍ２／Ｖｓ、トランジスタ６２８Ａは６．２ｃｍ２／Ｖｓ、トランジスタ６２８Ｂは６．３ｃｍ２／Ｖｓという電界効果移動度が得られた。
【０２２０】
また、本実施例のトランジスタにおいて、ドレイン電圧を１Ｖ、ゲート電圧を３Ｖにした場合のオン電流の平均値（ｎ数＝２５）は、トランジスタ６２２Ａは２４．７μＡ、トランジスタ６２２Ｂは２４．３μＡ、トランジスタ６２８Ａは２７．８μＡ、トランジスタ６２８Ｂは２７．８μＡであった。
【０２２１】
以上より、本実施例のトランジスタは高い電気的特性を付与されたトランジスタであることが示された。
【符号の説明】
【０２２２】
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ａ 低抵抗領域
４０４ｂ 低抵抗領域
４０５ 電極層
４０５ａ 電極層
４０５ｂ 電極層
４０７ 絶縁層
４０９ チャネル形成領域
４１５ａ 電極層
４１５ｂ 電極層
４２０ トランジスタ
４２１ トランジスタ
４２２ トランジスタ
４２４ トランジスタ
４２６ トランジスタ
４２８ トランジスタ
４３１ ドーパント
４３６ 下地絶縁層
４６５ａ 配線層
４６５ｂ 配線層
【技術分野】
【０００１】
開示する発明は、半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
特許文献３では、酸化物半導体を用いたスタガ型のトランジスタにおいて、ソース領域及びドレイン領域と、ソース電極及びドレイン電極との間に、緩衝層として導電性の高い窒素を含む酸化物半導体を設け、酸化物半導体と、ソース電極及びドレイン電極とのコンタクト抵抗を低減する技術が開示されている。
【０００６】
非特許文献１では、自己整合的にチャネル領域、ソース領域及びドレイン領域を形成したトップゲート構造の非晶質酸化物半導体トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１０−１３５７７４号公報
【非特許文献】
【０００８】
【非特許文献１】Ｊａｅ Ｃｈｕｌ Ｐａｒｋ ｅｔ ａｌ．，”Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ｓｅｌｆ−ａｌｉｇｎｅｄ ｔｏｐ−ｇａｔｅ ｓｔｒｕｃｔｕｒｅ” ＩＥＤＭ２００９， ｐｐ１９１−１９４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタを含む半導体装置の高性能化に伴い、トランジスタの高速動作が求められている。そこで本発明の一態様では、酸化物半導体を含み、高速動作が可能なトランジスタ及びその作製方法を提供することを課題の一とする。または、該トランジスタを含む信頼性の高い半導体装置及びその作製方法を提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
開示する発明の一態様は、下地絶縁層中に埋め込まれ、上面の少なくとも一部が下地絶縁層から露出した電極層上に、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層を設け、電極層において、または、酸化物半導体層の低抵抗領域であって電極層と重畳する領域において、酸化物半導体層の上層に設けられる配線層との電気的な接続を行う半導体装置である。より具体的には、例えば以下の構成とすることができる。
【００１１】
本発明の一態様は、下地絶縁層と、下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層から露出した第１の電極層及び第２の電極層と、第１の電極層、第２の電極層及び下地絶縁層上に接して設けられ、一対の低抵抗領域及び一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介してチャネル形成領域上に設けられたゲート電極層と、ゲート絶縁層上に設けられた絶縁層と、絶縁層及びゲート絶縁層に設けられた開口を介して、第１の電極層及び第２の電極層とそれぞれ電気的に接続する第１の配線層及び第２の配線層と、を有し、低抵抗領域の一方は少なくとも一部において第１の電極層と接し、低抵抗領域の他方は少なくとも一部において第２の電極層と接し、チャネル形成領域は下地絶縁層と接する半導体装置である。
【００１２】
また、本発明の他の一態様は、下地絶縁層と、下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層から露出した第１の電極層及び第２の電極層と、第１の電極層、第２の電極層及び下地絶縁層上に接して設けられ、一対の低抵抗領域及び一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介してチャネル形成領域上に設けられたゲート電極層と、ゲート絶縁層上に設けられた絶縁層と、絶縁層及びゲート絶縁層に設けられた開口を介して、第１の電極層及び第２の電極層とそれぞれ接する第１の配線層及び第２の配線層と、を有し、低抵抗領域の一方は少なくとも一部において第１の電極層と接し、低抵抗領域の他方は少なくとも一部において第２の電極層と接し、チャネル形成領域は下地絶縁層と接する半導体装置である。
【００１３】
また、本発明の他の一態様は、下地絶縁層と、下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層から露出した第１の電極層及び第２の電極層と、第１の電極層、第２の電極層及び下地絶縁層上に接して設けられ、一対の低抵抗領域及び一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介してチャネル形成領域上に設けられたゲート電極層と、ゲート絶縁層上に設けられた絶縁層と、絶縁層及びゲート絶縁層に設けられた開口を介して、一対の低抵抗領域とそれぞれ接する第１の配線層及び第２の配線層と、を有し、低抵抗領域の一方は少なくとも一部において第１の電極層と接し、低抵抗領域の他方は少なくとも一部において第２の電極層と接し、チャネル形成領域は下地絶縁層と接する半導体装置である。
【００１４】
上記の半導体装置において、絶縁膜及びゲート絶縁層の開口は、低抵抗領域と重畳する領域に設けられていてもよい。また、開口と重畳する低抵抗領域の膜厚は、チャネル形成領域の膜厚より薄いこともある。
【００１５】
または、上記の半導体装置において、第１の電極層または第２の電極層は、酸化物半導体層と重畳しない領域を有し、酸化物半導体層と重畳しない領域において、第１の配線層または第２の配線層と接していてもよい。
【００１６】
なお、酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質（アモルファスともいう）などの状態をとる。
【００１７】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作させた際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【００１８】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば、該結晶性を有する酸化物半導体を用いたトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００１９】
なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【００２０】
【数１】
【００２１】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【００２２】
なお、本明細書等において、「上」の用語は、構成要素の位置関係が「直上」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」との表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「下」の用語についても同様である。
【００２３】
また、本明細書等において、「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２４】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２５】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線が含まれる。
【発明の効果】
【００２６】
本発明の一態様により、酸化物半導体を含み、高速動作が可能なトランジスタ及びその作製方法を提供することができる。
【００２７】
また、本発明の一態様により、信頼性の高い半導体装置及びその作製方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】半導体装置の一態様を示す平面図及び断面図。
【図２】半導体装置の一態様を示す平面図及び断面図。
【図３】半導体装置の一態様を示す断面図。
【図４】半導体装置の作製工程の一例を示す断面図。
【図５】半導体装置の一態様を示す断面図、平面図及び回路図。
【図６】半導体装置の一態様を示す回路図及び斜視図。
【図７】半導体装置の一態様を示す平面図及び断面図。
【図８】半導体装置の一態様を示す回路図。
【図９】半導体装置の一態様を示すブロック図。
【図１０】半導体装置の一態様を示すブロック図。
【図１１】半導体装置の一態様を示すブロック図。
【図１２】実施例に用いたトランジスタの構造を示す断面図。
【図１３】実施例のトランジスタの電気特性評価を示す図。
【図１４】実施例のトランジスタの電気特性評価を示す図。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００３０】
なお、本明細書等において、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
【００３１】
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を図１乃至図４を用いて説明する。
【００３２】
〈半導体装置の構成例〉
図１（Ａ）及び図１（Ｂ）に半導体装置の例として、トランジスタ４２０の断面図及び平面図を示す。図１（Ａ）は、トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ−Ｙにおける断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁層４０７）を省略して図示している。
【００３３】
図１（Ａ）及び図１（Ｂ）に示すトランジスタ４２０は、絶縁表面を有する基板４００上に、下地絶縁層４３６と、下地絶縁層４３６中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層４３６から露出した電極層４０５ａ及び電極層４０５ｂと、一対の低抵抗領域４０４ａ、４０４ｂ、及び低抵抗領域４０４ａと低抵抗領域４０４ｂに挟まれたチャネル形成領域４０９を含む酸化物半導体層４０３と、酸化物半導体層４０３上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を介してチャネル形成領域４０９上に設けられたゲート電極層４０１と、ゲート絶縁層４０２上に設けられた絶縁層４０７と、絶縁層４０７及びゲート絶縁層４０２に設けられた開口を介して、電極層４０５ａ及び電極層４０５ｂとそれぞれ電気的に接続する第１の配線層４６５ａ及び第２の配線層４６５ｂと、を含んで構成される。
【００３４】
また、トランジスタ４２０において、酸化物半導体層４０３は、低抵抗領域４０４ａ及び低抵抗領域４０４ｂの少なくとも一部において、電極層４０５ａ及び電極層４０５ｂとそれぞれ接し、且つ、チャネル形成領域４０９は下地絶縁層４３６と接している。
【００３５】
酸化物半導体層４０３と電気的に接続する電極層４０５ａまたは配線層４６５ａの一方は、トランジスタ４２０のソース端子として用いることができる。また、酸化物半導体層４０３と電気的に接続する電極層４０５ｂまたは配線層４６５ｂの一方は、トランジスタ４２０のドレイン端子として用いることができる。
【００３６】
本実施の形態において、酸化物半導体層４０３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であるのが好ましい。
【００３７】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００３８】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、金属原子及び酸素原子を有する層が重なる。なお当該層の法線ベクトルがｃ軸方向である。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００３９】
なお、ＣＡＡＣ−ＯＳ膜中の、結晶部の占める分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００４０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜を行うことにより、または成膜後に加熱処理などの結晶化処理を行うことで形成される。
【００４１】
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減されるため、信頼性の高いトランジスタを得ることができる。
【００４２】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【００４３】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【００４４】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制することができる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【００４５】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【００４６】
また、成膜ガス中の酸素割合を高め、電力を最適化することで、成膜時のプラズマダメージを軽減することが好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【００４７】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【００４８】
ＩｎＯｘ粉末、ＧａＯｙ粉末及びＺｎＯｚ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯｘ粉末、ＧａＯｙ粉末及びＺｎＯｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３又は３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【００４９】
また、トランジスタ４２０において、低抵抗領域４０４ａ及び低抵抗領域４０４ｂは、ゲート電極層４０１を形成後に、該ゲート電極層４０１をマスクとして不純物元素を導入することによって、自己整合的に形成される。また、当該領域は、トランジスタ４２０のソース領域またはドレイン領域として機能させることができる。低抵抗領域４０４ａ及び低抵抗領域４０４ｂを設けることによって、当該一対の低抵抗領域の間に設けられたチャネル形成領域４０９に加わる電界を緩和させることができる。また、電極層４０５ａ及び電極層４０５ｂがそれぞれ低抵抗領域と接する構成とすることで、酸化物半導体層４０３と、電極層４０５ａ及び電極層４０５ｂと、のコンタクト抵抗を低減することができる。
【００５０】
また、トランジスタ４２０において、電極層４０５ａ及び電極層４０５ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いて形成される。または、電極層４０５ａ及び電極層４０５ｂとして、酸化物半導体を用いてもよい。また、電極層４０５ａ及び電極層４０５ｂは単層または積層とすることができる。
【００５１】
なお、低抵抗領域４０４ａ及び低抵抗領域４０４ｂへの不純物元素の導入工程において、電極層４０５ａ及び電極層４０５ｂにおいてゲート絶縁層４０２と接する領域にも、不純物元素が導入され、低抵抗化されうる。よって、当該領域において、配線層４６５ａ及び配線層４６５ｂと、電極層４０５ａ及び電極層４０５ｂと、が接することで、接続領域のコンタクト抵抗を低減することができる。したがって、トランジスタの電気特性の一つであるオン特性（例えば、オン電流、及び電界効果移動度）が高く、高速動作、高速応答が可能なトランジスタ４２０とすることができる。
【００５２】
なお、電極層４０５ａ及び電極層４０５ｂに酸化物半導体材料を適用する場合には、酸化物半導体層４０３のパターンを形成する際に、電極層４０５ａ及び電極層４０５ｂが極力エッチングされないように、少なくとも下地絶縁層４３６から露出した電極層４０５ａ及び電極層４０５ｂと、酸化物半導体層４０３とが、エッチングの選択比のとれる材料を用いる必要がある。ただし、エッチングの条件によっては、図１（Ｃ）のトランジスタ４２１に示すように、電極層４１５ａ及び電極層４１５ｂの一部がエッチングされた形状となることもある。
【００５３】
また、電極層に酸化物半導体材料を適用した場合、酸化物半導体層の材料や成膜条件によっては、電極層と、酸化物半導体層との界面が不明確になる場合もある。また、界面が不明確になる場合、電極層と、酸化物半導体層との混合領域または混合層と呼ぶことのできる箇所が形成されることもある。なお、図１（Ｃ）において、電極層４１５ａ及び電極層４１５ｂと、酸化物半導体層４０３との界面を模式的に点線で図示している。
【００５４】
図１に示すトランジスタ４２０及びトランジスタ４２１は、島状の酸化物半導体層の外側において、電極層と、配線層とが接しているが、本発明の実施の形態はこれに限られない。図２（Ａ）及び図２（Ｂ）に、半導体装置の別の例として、トランジスタ４２２の平面図及び断面図を示す。図２（Ａ）は、トランジスタ４２２の平面図であり、図２（Ｂ）は、図２（Ａ）のＶ−Ｗにおける断面図である。なお、図２（Ａ）では、煩雑になることを避けるため、トランジスタ４２２の構成要素の一部（例えば、絶縁層４０７）を省略して図示している。
【００５５】
図２（Ａ）及び図２（Ｂ）に示すトランジスタ４２２は、電極層４０５ａまたは電極層４０５ｂと、酸化物半導体層４０３の低抵抗領域４０４ａ、４０４ｂとが重畳する領域において、ゲート絶縁層４０２及び絶縁層４０７に開口が設けられている。当該開口を介して、酸化物半導体層４０３の低抵抗領域４０４ａ、４０４ｂと配線層４６５ａ、４６５ｂがそれぞれ接することで、島状の酸化物半導体層４０３と重畳する領域において、電極層４０５ａまたは電極層４０５ｂと、配線層４６５ａ、４６５ｂとが電気的に接続する。
【００５６】
トランジスタ４２２において、配線層４６５ａ及び配線層４６５ｂはそれぞれ、酸化物半導体層４０３の低抵抗領域４０４ａ及び低抵抗領域４０４ｂと接する構成とすることで、酸化物半導体層４０３と、配線層４６５ａ及び配線層４６５ｂと、のコンタクト抵抗を低減することができる。
【００５７】
また、電極層４０５ａ及び電極層４０５ｂがそれぞれ低抵抗領域４０４ａ及び低抵抗領域４０４ｂと接する構成とすることで、酸化物半導体層４０３と、電極層４０５ａ及び電極層４０５ｂと、のコンタクト抵抗を低減することができる。
【００５８】
なお、トランジスタ４２２は、電極層４０５ａ側、電極層４０５ｂ側の双方において、島状の酸化物半導体層４０３と重畳する領域のゲート絶縁層４０２及び絶縁層４０７に開口が設けられた構成を示したが、本発明の実施の形態はこれに限られない。例えば、電極層４０５ａ側においては、島状の酸化物半導体層４０３と重畳する領域においてゲート絶縁層４０２及び絶縁層４０７に開口を有し、電極層４０５ｂ側においては、島状の酸化物半導体層４０３の外側と重畳する領域においてゲート絶縁層４０２及び絶縁層４０７に開口を有していてもよい。または、図２（Ｃ）のトランジスタ４２８に示すように、電極層４０５をソース側、またはドレイン側の片側のみに設ける構成としてもよい。トランジスタ４２８の構成とすることで、トランジスタにおけるレイアウトの自由度を向上させることができる。
【００５９】
また、図２（Ａ）及び図２（Ｂ）に示すトランジスタ４２２は、酸化物半導体層４０３の上面において配線層４６５ａ及び配線層４６５ｂと接しているが、本実施の形態はこれに限られない。例えば、酸化物半導体層４０３（より具体的には、低抵抗領域４０４ａまたは低抵抗領域４０４ｂ）へ達する開口のエッチングの条件によっては、図３（Ａ）または図３（Ｂ）に示すように、酸化物半導体層４０３の一部がエッチングされた形状となることもある。
【００６０】
図３（Ａ）に示すトランジスタ４２４は、酸化物半導体層４０３へ達する開口を形成する際に、酸化物半導体層４０３の一部がエッチングされた例である。トランジスタ４２４において、配線層４６５ａ及び配線層４６５ｂと接する領域の低抵抗領域４０４ａ及び低抵抗領域４０４ｂは、チャネル形成領域４０９と比較して薄い膜厚を有している。また、図３（Ｂ）に示すトランジスタ４２６も同様に、酸化物半導体層４０３へ達する開口を形成する際に、酸化物半導体層４０３の一部がエッチングされた例である。トランジスタ４２６においては、酸化物半導体層４０３を貫通して開口が設けられており、配線層４６５ａ及び配線層４６５ｂは、それぞれ電極層４０５ａ及び電極層４０５ｂと接している。
【００６１】
トランジスタ４２２、トランジスタ４２４及びトランジスタ４２６は、酸化物半導体層と酸化物半導体層の下層に設けられる電極層とが重畳する領域に開口を形成し、当該開口を介して酸化物半導体層と、酸化物半導体層の上層に設けられる配線層とを電気的に接続させている。したがって、酸化物半導体層の薄膜化によって、開口を形成する際に酸化物半導体層が一部エッチングされる場合、または、開口が酸化物半導体層を突き抜けて下層の電極層に達する場合であっても、下層に設けられた電極層によって、配線層と酸化物半導体層との電気的な接続を補償することができる。よって、信頼性よくトランジスタの微細化を達成することが可能となる。
【００６２】
〈半導体装置の作製方法〉
以下、図４（Ａ）乃至図４（Ｄ）を用いて、図１に示すトランジスタ４２０の作製工程の例について説明する。
【００６３】
まず、絶縁表面を有する基板４００上に、電極層４０５ａ及び電極層４０５ｂとなる導電膜を形成し、当該導電膜を加工して電極層４０５ａ及び電極層４０５ｂを形成する。
【００６４】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板に半導体素子が設けられたものを、基板４００として用いてもよい。
【００６５】
また、基板４００として、可とう性基板を用いてもよい。可とう性基板を用いる場合、可とう性基板上に酸化物半導体を含むトランジスタを直接作製してもよいし、他の作製基板に酸化物半導体を含むトランジスタを作製し、その後可とう性基板に剥離、転置してもよい。なお、作製基板から可とう性基板に剥離、転置するために、作製基板と酸化物半導体を含むトランジスタとの間に剥離層を設けるとよい。
【００６６】
電極層４０５ａ及び電極層４０５ｂは、後の加熱処理に耐えられる材料を用いて、プラズマＣＶＤ法又はスパッタリング法等によって１０ｎｍ以上５００ｎｍ以下の膜厚で形成する。例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側または上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としてもよい。
【００６７】
また、電極層４０５ａ及び電極層４０５ｂに用いる導電膜としては、酸化物半導体で形成しても良い。酸化物半導体としては、Ｉｎ−Ｇａ−Ｚｎ系酸化物、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの酸化物半導体材料に酸化シリコンを含ませたものを用いることができる。
【００６８】
次いで、電極層４０５ａ及び電極層４０５ｂ上に下地絶縁層４３６を成膜する（図４（Ａ）参照）。下地絶縁層４３６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜から選ばれた、単層または積層構造とすることができる。但し、下地絶縁層４３６は、酸化物絶縁膜を含む単層または積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体層と接する構造とするのが好ましい。
【００６９】
また、下地絶縁層４３６は化学量論的組成を超える酸素を含む領域（以下、酸素過剰領域とも表記する）を有すると、下地絶縁層４３６に含まれる過剰な酸素によって、後に形成される酸化物半導体層の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４３６が積層構造の場合は、少なくとも酸化物半導体層と接する層において酸素過剰領域を有するのが好ましい。下地絶縁層４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４３６を成膜すればよい。または、成膜後の下地絶縁層４３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過剰領域を形成してもよい。酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００７０】
なお、下地絶縁層４３６の成膜前に、電極層４０５ａ及び電極層４０５ｂに窒素プラズマ処理を行ってもよい。窒素プラズマ処理を行うことにより、電極層４０５ａ及び電極層４０５ｂと、後に成膜される酸化物半導体層４０３とのコンタクト抵抗を低減することができる。
【００７１】
次いで、下地絶縁層４３６に研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理）やエッチング処理を行うことにより、電極層４０５ａ及び電極層４０５ｂの上面を露出させる。研磨処理、またはエッチング処理は複数回行ってもよく、これらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順は特に限定されないが、下地絶縁層４３６上に設けられる酸化物半導体層の結晶性を向上させるためには、下地絶縁層４３６の表面は可能な限り平坦にしておくことが望ましい。
【００７２】
次に、露出した電極層４０５ａ及び電極層４０５ｂ、並びに下地絶縁層４３６上に接するように酸化物半導体層４０３を形成する。
【００７３】
酸化物半導体層４０３は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性酸化物半導体としてもよい。酸化物半導体層４０３を非晶質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
【００７４】
酸化物半導体層４０３の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。
【００７５】
酸化物半導体層４０３を形成する際、できる限り酸化物半導体層４０３に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素ガス、及び希ガスと酸素ガスとの混合ガスを適宜用いる。
【００７６】
また、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層４０３に含まれる不純物の濃度を低減できる。
【００７７】
また、酸化物半導体層４０３をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【００７８】
また、基板４００を高温に保持した状態で酸化物半導体層４０３を形成することも、酸化物半導体層４０３中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
【００７９】
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００８０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８１】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００８２】
なお、酸化物半導体層４０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【００８３】
また酸化物半導体層４０３を成膜するスパッタリングガスとしては水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００８４】
酸化物半導体層４０３としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【００８５】
本実施の形態では、電極層４０５ａ及び電極層４０５ｂの上面を露出するための下地絶縁層４３６の研磨処理またはエッチング処理によって、酸化物半導体層４０３の成膜表面が平坦化されているため、効果的に酸化物半導体層４０３の結晶化を図ることが可能である。なお、電極層４０５ａ及び電極層４０５ｂの上面を露出するための下地絶縁層４３６の研磨処理またはエッチング処理に加えて、さらに平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理、ドライエッチング処理、プラズマ処理を用いることができる。
【００８６】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。
【００８７】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順は特に限定されず、適宜設定すればよい。
【００８８】
成膜後の酸化物半導体膜をフォトリソグラフィ工程により加工して、島状の酸化物半導体層４０３が形成される。島状の酸化物半導体層４０３へ加工するためのレジストマスクをインクジェットで形成してもよい。レジストマスクをインクジェットで形成するとフォトマスクを使用しないため、製造コストを低減することができる。
【００８９】
なお、酸化物半導体層４０３を島状に加工する際には、加工後の酸化物半導体層４０３と、露出した電極層４０５ａの上面及び電極層４０５ｂの上面とが、少なくとも一部において接するようにレジストマスクを形成する。本実施の形態においては、島状の酸化物半導体層４０３の端部が電極層４０５ａ及び電極層４０５ｂの上面と接する構成を示すが、本発明の実施の形態はこれに限られない。例えば、露出した電極層４０５ａまたは電極層４０５ｂの全面を覆うように、酸化物半導体層４０３を島状に加工してもよい。
【００９０】
また、酸化物半導体層４０３に、当該酸化物半導体層４０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理を行うのが好ましい。熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧下または窒素雰囲気下などで行うことができる。
【００９１】
この熱処理によって、ｎ型不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層４０３に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
【００９２】
なお、脱水化または脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタ４２０の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁層４０２または絶縁層４０７として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００９３】
なお、脱水化または脱水素化のための熱処理を酸化物半導体層４０３の島状への加工前に行うと、下地絶縁層４３６に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【００９４】
熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９５】
また、熱処理で酸化物半導体層４０３を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０３を高純度化及びｉ型（真性）化することができる。
【００９６】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【００９７】
脱水化または脱水素化処理を行った酸化物半導体層４０３に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層４０３を高純度化、及びｉ型（真性）化することができる。高純度化し、ｉ型（真性）化した酸化物半導体層４０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００９８】
酸素の導入工程は、酸化物半導体層４０３に酸素導入する場合、酸化物半導体層４０３に直接導入してもよいし、後に形成されるゲート絶縁層４０２や絶縁層４０７などの他の膜を通過して酸化物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体層４０３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
【００９９】
酸化物半導体層４０３への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化または脱水素化処理を行った酸化物半導体層４０３への酸素の導入は複数回行ってもよい。
【０１００】
次いで、酸化物半導体層４０３を覆うゲート絶縁層４０２を形成する（図４（Ｂ）参照）。
【０１０１】
ゲート絶縁層４０２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁層４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【０１０２】
ゲート絶縁層４０２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。ゲート絶縁層４０２は、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０２は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とするのが好ましい。本実施の形態では、ゲート絶縁層４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４０２として用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層４０２は、作製するトランジスタのサイズやゲート絶縁層４０２の段差被覆性を考慮して形成することが好ましい。
【０１０３】
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。
【０１０４】
次いで、ゲート電極層４０１をプラズマＣＶＤ法またはスパッタリング法等により、ゲート絶縁層４０２上であって、下地絶縁層４３６及び酸化物半導体層４０３と重畳する領域（電極層４０５ａ及び電極層４０５ｂの間と重畳する領域）に形成する。ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
【０１０５】
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１０６】
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１０７】
次に、ゲート電極層４０１をマスクとして酸化物半導体層４０３にドーパント４３１を導入し、自己整合的に低抵抗領域４０４ａ、低抵抗領域４０４ｂ及びチャネル形成領域４０９を形成する（図４（Ｃ）参照）。
【０１０８】
また、酸化物半導体層４０３へのドーパント４３１の導入によって、ゲート絶縁層４０２と接する領域の電極層４０５ａ及び電極層４０５ｂへも不純物元素が導入され、当該領域の電極層４０５ａ及び電極層４０５ｂも同様に低抵抗化される。また、ゲート絶縁層４０２または酸化物半導体層４０３の膜厚や、ドーパント４３１の導入条件によっては、酸化物半導体層４０３と接する領域の電極層４０５ａ及び電極層４０５ｂにもドーパント４３１が導入される場合もある。
【０１０９】
ドーパント４３１は、酸化物半導体層４０３の導電率を変化させる不純物である。ドーパント４３１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、及びアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【０１１０】
ドーパント４３１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパント４３１の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。なお、ドーパント４３１は、絶縁層４０７を通過して、酸化物半導体層４０３に導入することもできる。
【０１１１】
ドーパント４３１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパント４３１としてホウ素を用いて、イオン注入法でホウ素イオンの注入を行う。なお、ドーパント４３１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１１２】
低抵抗領域４０４ａ及び低抵抗領域４０４ｂにおけるドーパント４３１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【０１１３】
ドーパント４３１を導入する際に、基板４００を加熱しながら行ってもよい。
【０１１４】
なお、酸化物半導体層４０３にドーパント４３１を導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１１５】
また、ドーパント４３１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１１６】
酸化物半導体層４０３を結晶性酸化物半導体層とした場合、ドーパント４３１の導入により、一部非晶質化する場合がある。この場合、ドーパント４３１の導入後に加熱処理を行うことによって、酸化物半導体層４０３の結晶性を回復することができる。
【０１１７】
ドーパント４３１の導入によって、チャネル形成領域４０９を挟んで低抵抗領域４０４ａ及び低抵抗領域４０４ｂが設けられた酸化物半導体層４０３が形成される。
【０１１８】
次いで、ゲート絶縁層４０２及びゲート電極層４０１上に絶縁層４０７を形成する。
【０１１９】
絶縁層４０７は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。絶縁層４０７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、酸化窒化アルミニウム膜、窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【０１２０】
絶縁層４０７は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜の積層を用いることができる。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能するため好ましく適用することができる。
【０１２１】
絶縁層４０７は、スパッタリング法など、絶縁層４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。
【０１２２】
酸化物半導体層４０３の成膜時と同様に、絶縁層４０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層４０７に含まれる不純物の濃度を低減できる。また、絶縁層４０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１２３】
次いで、電極層４０５ａ及び電極層４０５ｂに達する開口を形成する。当該開口に、電極層４０５ａと接する配線層４６５ａ、及び、電極層４０５ｂと接する配線層４６５ｂを形成する（図４（Ｄ）参照）。
【０１２４】
配線層４６５ａ及び配線層４６５ｂはゲート電極層４０１と同様の材料及び作製方法を用いて形成することができる。例えば、配線層４６５ａ及び配線層４６５ｂとして窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１２５】
以上の工程によって、本実施の形態のトランジスタ４２０が形成される。
【０１２６】
本実施の形態で示すトランジスタは、一対の低抵抗領域及びチャネル形成領域を含む酸化物半導体層と、低抵抗領域において酸化物半導体層の下面と接し、下地絶縁層中に埋め込まれた電極層と、を有する。また、電極層において、または、酸化物半導体層の低抵抗領域であって電極層と重畳する領域において、酸化物半導体層の上層に設けられる配線層との電気的な接続を行う。これによって、酸化物半導体層と、上層に設けられる配線層及び／または下地絶縁層中に埋め込まれた電極層と、のコンタクトをオーミック性のコンタクトとすることができ、ショットキー接合と比較して熱的にも安定な動作が可能となる。また、そのコンタクト抵抗を低減することができる。よって、トランジスタのオン電流を増加させることができ、電気的特性の優れたトランジスタを得ることが可能となる。
【０１２７】
また、酸化物半導体層と電気的に接続する電極層は、下地絶縁層中に埋め込まれているため、当該電極層の膜厚を厚くした場合でも、酸化物半導体層のカバレッジ不良をおこし得ない。よって、電極層及び配線層の厚膜化を達成しつつ、酸化物半導体層を薄膜化することが可能となり、トランジスタの微細化、高速駆動化を図ることができる。また、酸化物半導体層の成膜表面が平坦化されているため、酸化物半導体層の結晶性を向上させることができる。
【０１２８】
また、上層の配線層と、酸化物半導体層と、を電気的に接続するための開口が、下地絶縁層中に埋め込まれた電極層と重畳する領域に設けられるため、開口を形成する際に酸化物半導体層が一部エッチングされる場合、又は、開口が酸化物半導体層を突き抜けて下層の電極層に達する場合であっても、下層に設けられた電極層によって、配線層と酸化物半導体層との電気的な接続を補償し得る。よって、信頼性よくトランジスタの微細化を達成することが可能となる。また、開口の形成に要求されるアライメント精度及び加工精度の自由度を向上させることができる。
【０１２９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３０】
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１で示すトランジスタのいずれの構造も適用することができる。
【０１３１】
図５は、半導体装置の構成の一例である。図５（Ａ）に半導体装置の断面図を、図５（Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１３２】
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。
【０１３３】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１３４】
トランジスタ１６２は、酸化物半導体を含むトランジスタであり、オフ電流が小さいため、このトランジスタを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１３５】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１３６】
図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極層１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１３７】
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、素子分離絶縁層１０６及び金属間化合物領域１２４上に絶縁層１３０が設けられている。なお、高集積化を実現するためには、図５（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極層１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１３８】
図５（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１３９】
また、酸化物半導体層１４４は、低抵抗領域１４４ａ、低抵抗領域１４４ｂ及びチャネル形成領域１４４ｃを含む。
【０１４０】
ゲート絶縁層１４６を介してソース電極層１４２ａ（またはドレイン電極層１４２ｂ）と重畳する領域には、導電層１４８ｂが設けられており、ソース電極層１４２ａと、ゲート絶縁層１４６と、導電層１４８ｂとによって、容量素子１６４が構成される。すなわち、トランジスタ１６２のソース電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０１４１】
また、トランジスタ１６２及び容量素子１６４の上には、絶縁層１５０及び絶縁層１５２が単層または積層で設けられている。そして、絶縁層１５２上にはトランジスタ１６２のソース電極層１４２ａと電気的に接続する配線層１５６ａ、トランジスタ１６２のドレイン電極層１４２ｂと電気的に接続する配線層１５６ｂが設けられている。配線層１５６ａ及び配線層１５６ｂは、絶縁層１５０、絶縁層１５２及びゲート絶縁層１４６などに形成された開口を介してソース電極層１４２ａ、及びドレイン電極層１４２ｂとそれぞれ電気的に接続される。
【０１４２】
図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１４３】
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
【０１４４】
図５（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１４５】
図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１４６】
情報の書き込み及び保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、及び容量素子１６４が接続されたノード（ノードＦＧ）に与えられる。すなわち、ノードＦＧには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧに与えられた電荷が保持される（保持）。
【０１４７】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
【０１４８】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、ノードＦＧ（トランジスタ１６０のゲート電極と言い換えることもできる）にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０１４９】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０１５０】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１５１】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１５２】
また、トランジスタ１６２は、下地絶縁層に埋め込まれた電極層または酸化物半導体層の低抵抗領域において、上層に設けられる配線層と電気的に接続するため、コンタクト抵抗を低減することができ、電気的特性の優れた（例えば、高いオン電流特性を有する）トランジスタとすることができる。したがって、トランジスタ１６２を適用することで、半導体装置の高性能化を達成することができる。さらに、トランジスタ１６２は信頼性の高いトランジスタであるため、半導体装置の高信頼性化を図ることができる。
【０１５３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１５４】
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図６及び図７を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に記載のトランジスタを適用して構成される。トランジスタ１６２としては、実施の形態１で示すトランジスタのいずれの構造も適用することができる。
【０１５５】
図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（Ｂ）に示す半導体装置について、以下説明を行う。
【０１５６】
図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極またはドレイン電極の一方とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極層とは電気的に接続され、トランジスタ１６２のソース電極またはドレイン電極の他方と容量素子２５４の第１の端子とは電気的に接続されている。
【０１５７】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０１５８】
次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。
【０１５９】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０１６０】
トランジスタ１６２のオフ電流は極めて小さいため、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
【０１６１】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０１６２】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ）は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１６３】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１６４】
このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１６５】
次に、図６（Ｂ）に示す半導体装置について、説明を行う。
【０１６６】
図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂと電気的に接続されている。
【０１６７】
図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂの直下に設けることができるため半導体装置の小型化を図ることができる。
【０１６８】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１６９】
なお、図６（Ｂ）に示した半導体装置では、メモリセルアレイ２５１ａとメモリセルアレイ２５１ｂの２つのメモリセルアレイが積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０１７０】
次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を行う。
【０１７１】
図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の平面図を、図７（Ｂ）に図７（Ａ）の線分Ａ−Ｂにおける断面図をそれぞれ示す。
【０１７２】
図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１で示すトランジスタの構成と同様の構成とすることができる。本実施の形態では、実施の形態１のトランジスタ４２０と同様の構成を有する場合を例に説明する。
【０１７３】
図７（Ｂ）に示すように、電極５０２及び電極５０４上にトランジスタ１６２が設けられている。電極５０２は、図７（Ａ）におけるビット線ＢＬとして機能する配線であり、トランジスタ１６２に含まれる酸化物半導体層の低抵抗領域の一方と接して設けられている。また、電極５０４は、図７（Ａ）における容量素子２５４の一方の電極として機能し、トランジスタ１６２に含まれる酸化物半導体層の低抵抗領域の他方と接して設けられている。トランジスタ１６２上において、電極５０４と重畳する領域に設けられた電極５０６は、容量素子２５４の他方の電極として機能する。
【０１７４】
また、図７（Ａ）に示すように、容量素子２５４の他方の電極５０６は、容量線５０８と電気的に接続する。ゲート絶縁層１４６を介して酸化物半導体層１４４上に設けられたゲート電極層１４８ａは、ワード線５０９と電気的に接続する。
【０１７５】
また、図７（Ｃ）に、メモリセルアレイと、周辺回路との接続部における断面図を示す。周辺回路は、例えばｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２を含む構成とすることができる。ｎチャネル型トランジスタ５１０及びｐチャネル型トランジスタ５１２に用いる半導体材料としては、酸化物半導体以外の半導体材料（シリコンなど）を用いるのが好ましい。このような材料を用いることで、周辺回路に含まれるトランジスタの高速動作を図ることができる。
【０１７６】
図７（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１７７】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。高純度化され、真性化された酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、容量素子２５４は、図７（Ｂ）で示すように電極５０４、酸化物半導体層１４４、ゲート絶縁層１４６、電極５０６が積層されることによって形成される。
【０１７８】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１７９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１８０】
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
【０１８１】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理には不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０１８２】
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０１８３】
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０１８４】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力を低減することができる。
【０１８５】
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
【０１８６】
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０１８７】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０１８８】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０１８９】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０１９０】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。
【０１９１】
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０１９２】
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング（表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなど）をしたい場合に、ユーザーが指定した箇所の情報を一時的に記憶し、保持する機能を有する。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０１９３】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０１９４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例】
【０１９５】
本実施例では、実施の形態１に示すトランジスタを作製し、電気特性の評価を行った。
【０１９６】
本実施例に用いたトランジスタの構成を図１２（Ａ）乃至図１２（Ｄ）に示す。
【０１９７】
図１２（Ａ）に示すトランジスタ６２２Ａ及び図１２（Ｂ）に示すトランジスタ６２２Ｂは、実施の形態１のトランジスタ４２２と同様の構成である。トランジスタ６２２Ａにおいては配線層６６５ａをソース端子として用い、配線層６６５ｂをドレイン端子として用いる。また、トランジスタ６２２Ｂにおいては電極層６０５ａをソース端子として用い、電極層６０５ｂをドレイン端子として用いる。
【０１９８】
また、図１２（Ｃ）に示すトランジスタ６２８Ａ及び図１２（Ｄ）に示すトランジスタ６２８Ｂは、実施の形態１に示すトランジスタ４２８と同様の構成である。トランジスタ６２８Ａにおいては電極層６０５をソース端子として用い、配線層６６５ａをドレイン端子として用いる。また、トランジスタ６２８Ｂにおいては配線層６６５ａをソース端子として用い、電極層６０５をドレイン端子として用いる。
【０１９９】
以下に、本実施例に用いたトランジスタの作製方法を示す。なお、本実施例のトランジスタ６２２Ａ、トランジスタ６２２Ｂ、トランジスタ６２８Ａ及びトランジスタ６２８Ｂは、いずれも同様の方法によって作製した。
【０２００】
はじめにシリコン基板６００をスパッタリング装置内に搬入し、アルゴン雰囲気下（アルゴンガス流量５０ｓｃｃｍ）で、圧力０．４Ｐａ、電源電力（電源出力）５．０ｋＷとし３分間逆スパッタリングを行い、表面を平坦化させた。その後、大気解放せずに連続的に、絶縁層６３２として膜厚３００ｎｍの酸化シリコン膜を、スパッタリング法によって成膜した。酸化シリコン膜の成膜条件は、酸素雰囲気下（流量５０ｓｃｃｍ）で、圧力０．４Ｐａ、電源電力（電源出力）５．０ｋＷとし、シリコン基板６００とターゲットとの間の距離を６０ｍｍ、基板温度１００℃とした。
【０２０１】
次に、絶縁層６３２上に、導電膜として膜厚１００ｎｍのタングステン膜をスパッタリング法で成膜し、フォトリソグラフィ法によって加工して電極層６０５（電極層６０５ａ及び電極層６０５ｂ）を形成した。タングステン膜の成膜条件としては、タングステンターゲットを用い、アルゴン雰囲気（アルゴンガス流量８０ｓｃｃｍ）で、圧力０．８Ｐａ、電源電力（電源出力）１．０ｋＷとし、基板を加熱するために、加熱したアルゴンガスを流量１０ｓｃｃｍで流した。
【０２０２】
電極層６０５上に下地絶縁層６３６として酸化シリコン膜をスパッタリング法で成膜し、当該酸化シリコン膜をＣＭＰ処理することで電極層６０５の上面を露出させた。酸化シリコン膜の成膜条件は、酸素雰囲気下（流量５０ｓｃｃｍ）で、圧力０．４Ｐａ、電源電力（電源出力）５．０ｋＷとし、シリコン基板６００とターゲットとの間の距離を６０ｍｍ、基板温度１００℃、膜厚４００ｎｍとした。また、ＣＭＰ処理の条件は、ＣＭＰ研磨パッドとしてポリウレタン系研磨布を用い、スラリーとしてＮＰ８０２０（ニッタ・ハース株式会社製）の原液（シリカ粒径６０ｎｍ〜８０ｎｍ）を用い、スラリー温度を室温とし、研磨圧０．０８ＭＰａ、基板を固定している側のスピンドル回転数を５０ｒｐｍ、研磨布が固定されているテーブル回転数を５０ｒｐｍとした。
【０２０３】
次いで、露出した電極層及び下地絶縁層６３６上に、酸化物半導体層６０３としてＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いたスパッタリング法により、膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ膜を形成した。成膜条件は、アルゴン及び酸素（Ａｒ：Ｏ２＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、圧力０．４Ｐａ、電源電力０．５ｋＷ、基板温度２００℃とした。
【０２０４】
成膜した酸化物半導体層６０３をＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法により、エッチングし、島状に加工した。エッチング条件は、エッチングガスとして三塩化ホウ素と塩素の混合ガスを用い（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａとした。
【０２０５】
次いで、島状の酸化物半導体層６０３上に、ゲート絶縁層６０２としてＣＶＤ法によって窒化酸化シリコン膜を膜厚２０ｎｍで成膜した。
【０２０６】
ゲート絶縁層６０２上に、スパッタリング法により膜厚３０ｎｍの窒化タンタル膜と膜厚１３５ｎｍのタングステン膜の積層を成膜し、エッチング法によって加工してゲート電極層６０１を形成した。窒化タンタル膜の成膜条件は、アルゴン及び窒素（Ａｒ：Ｎ２＝５０ｓｃｃｍ：１０ｓｃｃｍ）雰囲気下、圧力０．６Ｐａ、電源電力１ｋＷとした。また、タングステン膜の成膜条件は、アルゴン雰囲気下（流量１００ｓｃｃｍ）、圧力２．０Ｐａ、電源電力４ｋＷとし、基板を加熱するために、加熱したアルゴンガスを流量１０ｓｃｃｍで流した。
【０２０７】
また、窒化タンタル膜とタングステン膜のエッチング条件は、第１エッチング条件として、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ）を用い、電源電力３ｋＷ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃としてタングステン膜をエッチングした。その後、第２エッチング条件として、エッチングガスとして塩素ガス（Ｃｌ２＝１００ｓｃｃｍ）を用い、電源電力２ｋＷ、バイアス電力５０Ｗ、基板温度−１０℃として、１５秒間エッチングした後、第３エッチング条件として、エッチングガスとして塩素ガス（Ｃｌ２＝１００ｓｃｃｍ）を用い、電源電力１ｋＷ、バイアス電力２５Ｗ、基板温度−１０℃として５０秒間エッチングして窒化タンタル膜をエッチングした。
【０２０８】
次いで、ゲート電極層６０１をマスクとしてイオン注入法により酸化物半導体層６０３に、リン（Ｐ）イオンを注入して、低抵抗領域６０４ａ、低抵抗領域６０４ｂ及びチャネル形成領域６０９を自己整合的に形成した。リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とした。
【０２０９】
次いで、絶縁層６０７としてＣＶＤ法によって窒化酸化シリコン膜を膜厚３００ｎｍで成膜した。
【０２１０】
絶縁層６０７及びゲート絶縁層６０２に酸化物半導体層６０３に達する開口を形成し、該開口にスパッタリング法により膜厚３００ｎｍのモリブデン膜を形成し、エッチングにより加工して、配線層６６５ａ及び配線層６６５ｂを形成した。モリブデン膜の成膜条件は、アルゴン雰囲気下（Ａｒ＝５０ｓｃｃｍ）で、圧力０．３Ｐａ、電源電力２ｋＷとした。また、モリブデン膜のエッチング条件は、エッチングガスとして塩素、四フッ化メタン及び酸素の混合ガスを用い（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：５５ｓｃｃｍ：５５ｓｃｃｍ、電源電力３ｋＷ、バイアス電力１４０Ｗ、圧力０．６７Ｐａとした。
【０２１１】
その後、ポリイミド膜を１．５μｍの膜厚で塗布法によって成膜し、大気雰囲気下、３００℃で１時間の熱処理を行った。
【０２１２】
以上によって、本実施例のトランジスタを作製した。
【０２１３】
なお、本実施例のトランジスタ６２２Ａ、トランジスタ６２２Ｂ、トランジスタ６２８Ａ及びトランジスタ６２８Ｂは、チャネル長（Ｌ）を０．９μｍ、チャネル幅（Ｗ）を１０μｍ、ゲート電極層と電極層のオフセット長を０．２μｍとした。
【０２１４】
作製したトランジスタの電気特性の評価結果を図１３及び図１４に示す。
【０２１５】
図１３（Ａ）は、トランジスタ６２２Ａの電気特性の評価結果であり、ドレイン電圧（Ｖｄ）が１Ｖ、または０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線（ゲート電圧（Ｖｇ）を横軸、ドレイン電流（Ｉｄ）の対数を縦軸にプロットした曲線）、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
【０２１６】
図１３（Ｂ）は、トランジスタ６２２Ｂの電気特性の評価結果であり、ドレイン電圧（Ｖｄ）が１Ｖ、または０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
【０２１７】
図１４（Ａ）は、トランジスタ６２８Ａの電気特性の評価結果であり、電極層６０５がＧＮＤであって、ドレイン電圧（Ｖｄ）が１Ｖ、または０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
【０２１８】
図１４（Ｂ）は、トランジスタ６２８Ｂの電気特性の評価結果であり、配線層６６５ａがＧＮＤであって、ドレイン電圧（Ｖｄ）が１Ｖ、または０．１Ｖにおけるゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線、及びドレイン電圧（Ｖｄ）が０．１Ｖにおける電界効果移動度を示す。
【０２１９】
図１３及び図１４に示すように本実施例のトランジスタ６２２Ａ、トランジスタ６２２Ｂ、トランジスタ６２８Ａ、トランジスタ６２８Ｂはそれぞれスイッチング素子としての電気特性を示した。ドレイン電圧（Ｖｄ）が１Ｖにおけるシフト値は、トランジスタ６２２Ａは−０．４５Ｖ、トランジスタ６２２Ｂは−０．４１Ｖ、トランジスタ６２８Ａは−０．４０Ｖ、トランジスタ６２８Ｂは−０．４０Ｖであった。なお、本実施例においてシフト値とは、ゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）曲線において、該曲線の最大傾きの接線と、ドレイン電流（Ｉｄ）が１×１０−１２Ａの直線との交点におけるゲート電圧（Ｖｇ）の値とする。また、ドレイン電圧（Ｖｄ）が０．１Ｖにおいて、トランジスタ６２２Ａは５．３ｃｍ２／Ｖｓ、トランジスタ６２２Ｂは５．５ｃｍ２／Ｖｓ、トランジスタ６２８Ａは６．２ｃｍ２／Ｖｓ、トランジスタ６２８Ｂは６．３ｃｍ２／Ｖｓという電界効果移動度が得られた。
【０２２０】
また、本実施例のトランジスタにおいて、ドレイン電圧を１Ｖ、ゲート電圧を３Ｖにした場合のオン電流の平均値（ｎ数＝２５）は、トランジスタ６２２Ａは２４．７μＡ、トランジスタ６２２Ｂは２４．３μＡ、トランジスタ６２８Ａは２７．８μＡ、トランジスタ６２８Ｂは２７．８μＡであった。
【０２２１】
以上より、本実施例のトランジスタは高い電気的特性を付与されたトランジスタであることが示された。
【符号の説明】
【０２２２】
４００ 基板
４０１ ゲート電極層
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ａ 低抵抗領域
４０４ｂ 低抵抗領域
４０５ 電極層
４０５ａ 電極層
４０５ｂ 電極層
４０７ 絶縁層
４０９ チャネル形成領域
４１５ａ 電極層
４１５ｂ 電極層
４２０ トランジスタ
４２１ トランジスタ
４２２ トランジスタ
４２４ トランジスタ
４２６ トランジスタ
４２８ トランジスタ
４３１ ドーパント
４３６ 下地絶縁層
４６５ａ 配線層
４６５ｂ 配線層
【特許請求の範囲】
【請求項１】
下地絶縁層と、
前記下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が前記下地絶縁層から露出した第１の電極層及び第２の電極層と、
前記第１の電極層、前記第２の電極層及び前記下地絶縁層上に接して設けられ、一対の低抵抗領域及び前記一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層を介して前記チャネル形成領域上に設けられたゲート電極層と、
前記ゲート絶縁層上に設けられた絶縁層と、
前記絶縁層及び前記ゲート絶縁層に設けられた開口を介して、前記第１の電極層及び前記第２の電極層とそれぞれ電気的に接続する第１の配線層及び第２の配線層と、を有し、
前記低抵抗領域の一方は、少なくとも一部において前記第１の電極層と接し、
前記低抵抗領域の他方は、少なくとも一部において前記第２の電極層と接し、
前記チャネル形成領域は前記下地絶縁層と接する半導体装置。
【請求項２】
下地絶縁層と、
前記下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が前記下地絶縁層から露出した第１の電極層及び第２の電極層と、
前記第１の電極層、前記第２の電極層及び前記下地絶縁層上に接して設けられ、一対の低抵抗領域及び前記一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層を介して前記チャネル形成領域上に設けられたゲート電極層と、
前記ゲート絶縁層上に設けられた絶縁層と、
前記絶縁層及び前記ゲート絶縁層に設けられた開口を介して、前記第１の電極層及び前記第２の電極層とそれぞれ接する第１の配線層及び第２の配線層と、を有し、
前記低抵抗領域の一方は、少なくとも一部において前記第１の電極層と接し、
前記低抵抗領域の他方は、少なくとも一部において前記第２の電極層と接し、
前記チャネル形成領域は前記下地絶縁層と接する半導体装置。
【請求項３】
下地絶縁層と、
前記下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が前記下地絶縁層から露出した第１の電極層及び第２の電極層と、
前記第１の電極層、前記第２の電極層及び前記下地絶縁層上に接して設けられ、一対の低抵抗領域及び前記一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層を介して前記チャネル形成領域上に設けられたゲート電極層と、
前記ゲート絶縁層上に設けられた絶縁層と、
前記絶縁層及び前記ゲート絶縁層に設けられた開口を介して、前記一対の低抵抗領域とそれぞれ接する第１の配線層及び第２の配線層と、を有し、
前記低抵抗領域の一方は、少なくとも一部において前記第１の電極層と接し、
前記低抵抗領域の他方は、少なくとも一部において前記第２の電極層と接し、
前記チャネル形成領域は前記下地絶縁層と接する半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記絶縁膜及び前記ゲート絶縁層の開口は、前記低抵抗領域と重畳する領域に設けられる半導体装置。
【請求項５】
請求項４において、
前記開口と重畳する前記低抵抗領域の膜厚は、前記チャネル形成領域の膜厚より薄い半導体装置。
【請求項６】
請求項１乃至請求項３のいずれか一において、
前記第１の電極層または前記第２の電極層は、前記酸化物半導体層と重畳しない領域を有し、
前記酸化物半導体層と重畳しない領域において、前記第１の配線層または前記第２の配線層と接する半導体装置。
【請求項１】
下地絶縁層と、
前記下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が前記下地絶縁層から露出した第１の電極層及び第２の電極層と、
前記第１の電極層、前記第２の電極層及び前記下地絶縁層上に接して設けられ、一対の低抵抗領域及び前記一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層を介して前記チャネル形成領域上に設けられたゲート電極層と、
前記ゲート絶縁層上に設けられた絶縁層と、
前記絶縁層及び前記ゲート絶縁層に設けられた開口を介して、前記第１の電極層及び前記第２の電極層とそれぞれ電気的に接続する第１の配線層及び第２の配線層と、を有し、
前記低抵抗領域の一方は、少なくとも一部において前記第１の電極層と接し、
前記低抵抗領域の他方は、少なくとも一部において前記第２の電極層と接し、
前記チャネル形成領域は前記下地絶縁層と接する半導体装置。
【請求項２】
下地絶縁層と、
前記下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が前記下地絶縁層から露出した第１の電極層及び第２の電極層と、
前記第１の電極層、前記第２の電極層及び前記下地絶縁層上に接して設けられ、一対の低抵抗領域及び前記一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層を介して前記チャネル形成領域上に設けられたゲート電極層と、
前記ゲート絶縁層上に設けられた絶縁層と、
前記絶縁層及び前記ゲート絶縁層に設けられた開口を介して、前記第１の電極層及び前記第２の電極層とそれぞれ接する第１の配線層及び第２の配線層と、を有し、
前記低抵抗領域の一方は、少なくとも一部において前記第１の電極層と接し、
前記低抵抗領域の他方は、少なくとも一部において前記第２の電極層と接し、
前記チャネル形成領域は前記下地絶縁層と接する半導体装置。
【請求項３】
下地絶縁層と、
前記下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が前記下地絶縁層から露出した第１の電極層及び第２の電極層と、
前記第１の電極層、前記第２の電極層及び前記下地絶縁層上に接して設けられ、一対の低抵抗領域及び前記一対の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、
前記酸化物半導体層上に設けられたゲート絶縁層と、
前記ゲート絶縁層を介して前記チャネル形成領域上に設けられたゲート電極層と、
前記ゲート絶縁層上に設けられた絶縁層と、
前記絶縁層及び前記ゲート絶縁層に設けられた開口を介して、前記一対の低抵抗領域とそれぞれ接する第１の配線層及び第２の配線層と、を有し、
前記低抵抗領域の一方は、少なくとも一部において前記第１の電極層と接し、
前記低抵抗領域の他方は、少なくとも一部において前記第２の電極層と接し、
前記チャネル形成領域は前記下地絶縁層と接する半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記絶縁膜及び前記ゲート絶縁層の開口は、前記低抵抗領域と重畳する領域に設けられる半導体装置。
【請求項５】
請求項４において、
前記開口と重畳する前記低抵抗領域の膜厚は、前記チャネル形成領域の膜厚より薄い半導体装置。
【請求項６】
請求項１乃至請求項３のいずれか一において、
前記第１の電極層または前記第２の電極層は、前記酸化物半導体層と重畳しない領域を有し、
前記酸化物半導体層と重畳しない領域において、前記第１の配線層または前記第２の配線層と接する半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−７７８１７（Ｐ２０１３−７７８１７Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１２−２０２２２０（Ｐ２０１２−２０２２２０）
【出願日】平成２４年９月１４日（２０１２．９．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２４年９月１４日（２０１２．９．１４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]