半導体装置
【課題】配線間の寄生容量を削減可能にした半導体装置を提供する。
【解決手段】Ｘ方向に配列する複数のトランジスタについて、夫々が、対応するダミーゲートＤＧ１，ＤＧ２を挟む複数のソース拡散層Ｓ１，Ｓ２に接続する第２及び第３の金属配線Ｍ１２，Ｍ１３は、２つのＳ１，２つのＳ２に夫々接続する複数の第１のビアＶ１の両方を含む第１の幅Ｌ１と、Ｖ１を含まず、Ｌ１よりも短い第２の幅Ｌ２と、を有する。ドレイン拡散層Ｄ１に接続する第１の金属配線Ｍ１１と、Ｍ１２との間、並びにＭ１１及びＭ１３の間の夫々は、Ｌ１に対応する第１のギャップＳＰ１と、Ｌ２に対応する、Ｌ１よりも大きな第２のギャップＳＰ２と、を有する。好ましくは、Ｍ１１〜Ｍ１３の夫々と第２のビアＶ２を介して接続される第４〜第６の金属配線Ｍ２４〜Ｍ２６の夫々は、Ｌ１よりも短い第３の幅Ｌ３を有する。
【解決手段】Ｘ方向に配列する複数のトランジスタについて、夫々が、対応するダミーゲートＤＧ１，ＤＧ２を挟む複数のソース拡散層Ｓ１，Ｓ２に接続する第２及び第３の金属配線Ｍ１２，Ｍ１３は、２つのＳ１，２つのＳ２に夫々接続する複数の第１のビアＶ１の両方を含む第１の幅Ｌ１と、Ｖ１を含まず、Ｌ１よりも短い第２の幅Ｌ２と、を有する。ドレイン拡散層Ｄ１に接続する第１の金属配線Ｍ１１と、Ｍ１２との間、並びにＭ１１及びＭ１３の間の夫々は、Ｌ１に対応する第１のギャップＳＰ１と、Ｌ２に対応する、Ｌ１よりも大きな第２のギャップＳＰ２と、を有する。好ましくは、Ｍ１１〜Ｍ１３の夫々と第２のビアＶ２を介して接続される第４〜第６の金属配線Ｍ２４〜Ｍ２６の夫々は、Ｌ１よりも短い第３の幅Ｌ３を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置は、ますます微細化が進み、配線層間および配線間の寄生容量が無視できない。例えば、電圧制御発振回路のような高速で動作させる必要のあるリングオシレータにおいては、出力部の接点容量が大きいと高速動作ができない。
【０００３】
この問題に対して、特許文献１に、トランジスタの接点容量を削減する方法が開示されている。この文献に開示された発明では、トランジスタの出力部に隣接するソース領域にダミートランジスタを配置することで、出力部およびソース領域間のカップリング容量を削減し、出力部の接点容量を削減している。
【０００４】
特許文献２には、ソースおよびドレインのコンタクトの数を減らし、交互に配置したトランジスタのパターンレイアウトが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２７８９５２号公報
【特許文献２】特開２０１０−１０５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された方法では、寄生容量を削減する効果が得られるが、ダミートランジスタのゲート本数を増やす度に寄生容量の削減効果が低減し、削減量が飽和してしまう傾向がある。また、ダミートランジスタが設けられる面積が大きくなってしまう問題もある。ダミートランジスタを配置して寄生容量の削減を図るのには限界があり、面積を拡大しても得られる効果は大きくない。また、特許文献２に開示された方法も、十分な効果が得られない。
【課題を解決するための手段】
【０００７】
本発明の第１の側面の半導体装置は、
それぞれが、ドレイン拡散層と、該ドレイン拡散層を挟んで両側に配設される一対のソース拡散層と、前記ドレイン拡散層と前記一対のソース拡散層との間にそれぞれ配設される一対のゲート電極とを有し、列方向に配列される複数のトランジスタと、
前記一対のソース拡散層の内の一方を含む互いに隣接する２つのソース拡散層の間に配列され、該２つのソース拡散層と同電位に維持されている第１のダミーゲート電極と、
前記一対のソース拡散層の内の他方を含む互いに隣接する２つのソース拡散層の間に配列され、該２つのソース拡散層と同電位に維持されている第２のダミーゲート電極と、
複数の第１のビアを介して前記ドレイン拡散層に接続する第１の金属配線と、
前記一対のソース拡散層の一方であって前記互いに隣接する２つのソース拡散層の両方にそれぞれ対応する複数の第１のビアを介して接続する第２の金属配線と、
前記一対のソース拡散層の他方であって前記互いに隣接する２つのソース拡散層の両方にそれぞれ対応する複数の第１のビアを介して接続する第３の金属配線と、
前記第１乃至第３の金属配線にそれぞれ対応する複数の第２のビアを介して接続する第４乃至第６の金属配線と、を備え、
前記第２及び第３の金属配線の前記列方向におけるそれぞれの幅は、対応する前記２つのソース拡散層にそれぞれ接続する複数の第１のビアの両方を含む第１の幅と、前記第１のビアを含まず前記第１の幅よりも短い第２の幅と、を有し、
前記第１及び第２の金属配線の間、並びに前記第１及び第３の金属配線の間のそれぞれのギャップは、前記第１の幅に対応する第１のギャップと、前記第２の幅に対応する前記第１のギャップよりも大きな第２のギャップと、を有する。
【０００８】
本発明では、第２の金属配線および第３の金属配線のそれぞれのパターンは、第１の幅よりも短い第２の幅の部位を有しているので、ソース電極に接続される第２の金属配線および第３の金属配線のそれぞれとドレイン電極に接続される第１の金属配線の配線間距離として、第１のギャップよりも長い第２のギャップＳＰ２が存在する。そのため、少なくともソース電極およびドレイン電極間の配線間容量が低減する。
【０００９】
本発明の第２の側面の半導体装置は、
トランジスタのソース電極またはドレイン電極を構成し、それぞれ第１の方向に延在する第１乃至第５の拡散部を含む拡散層と、
前記トランジスタのゲート電極を構成し、前記第１の方向に延在する第１及び第２のゲート配線、並びに前記第１の方向に延在する第１及び第２のダミーゲート配線を含むゲート層と、
前記第１の方向に延在する第１乃至第３の金属配線を含む第１の金属層と、
前記第１の方向に延在する第４から第６の金属配線を含む第２の金属層と、
前記第１の方向に展開して配置される複数の第１のビアを含み、前記拡散層と前記第１の金属層を接続する第１のビア層と、
前記第１の方向に展開して配置される複数の第２のビアを含み、前記第１及び第２の金属層を接続する第２のビア層と、を備え、
第１のトランジスタは、前記第１のゲート配線、前記第１及び第２の拡散部で構成され、
第２のトランジスタは、前記第２のゲート配線、前記第１及び第３の拡散部で構成され、前記第１のトランジスタに隣接して前記第１の方向と直交する第２の方向へ配置され、
第３のトランジスタは、前記１のダミーゲート配線、並びに、前記第２及び第４の拡散部で構成され、前記第１のトランジスタに隣接して、前記第２の方向とは反対の第３の方向に配置され、更に前記１のダミーゲート配線、並びに、前記第３及び第４の拡散部は、同電位であり、
第４のトランジスタは、前記２のダミーゲート配線、並びに、前記第３及び第５の拡散部で構成され、前記第２のトランジスタに隣接して前記第２の方向に配置され、更に前記２のダミーゲート配線、並びに、前記第３及び第５の拡散部は、同電位であり、
それぞれが、少なくとも一つの前記第１のビアをセットとする複数の第１セットが、第１のピッチで前記第１の拡散部に配置され、
それぞれが、少なくとも一つの前記第１のビアをセットとする複数の第２セットが、第２のピッチで前記第２乃至第５の拡散部にそれぞれ配置され、
前記第１の金属配線は、前記第１の拡散部に関連する複数の第１のビアを覆うように前記第１の拡散部の領域に配置され、
前記第２の金属配線は、前記第２及び第４の拡散部にそれぞれ関連する複数の第１のビアを一体として覆うように前記第３のトランジスタの領域に配置され、
前記第３の金属配線は、前記第３及び第５の拡散部にそれぞれ関連する複数の第１のビアを一体として覆うように前記第４のトランジスタの領域に配置され、
それぞれが、少なくとも一つの前記第２のビアをセットとする複数の第３セットが、第３のピッチで前記第１の金属配線に配置され、
それぞれが、少なくとも一つの前記第２のビアをセットとする複数の第４セットが、第４のピッチで前記第２及び第３の金属配線にそれぞれ配置され、
前記第４の金属配線は、前記第１の金属配線に関連する複数の第２のビアを覆うように前記第１の拡散部の領域に配置され、
前記第５の金属配線は、前記第２の金属配線に関連する複数の第２のビアを覆うように前記第３のトランジスタの領域に配置され、
前記第６の金属配線は、前記第３の金属配線に関連する複数の第２のビアを覆うように前記第４のトランジスタの領域に配置され、
前記第２の金属配線の前記第３の方向における幅は、前記第２の拡散部に関連する前記第１のビア及び前記第４の拡散部に関連する前記第１のビアの両方を含む第１の幅と、前記第１の幅よりも短い第２の幅と、を有し、
前記第３の金属配線の前記第２の方向における幅は、前記第３の拡散部に関連する前記第１のビア及び前記第５の拡散部に関連する前記第１のビアの両方を含む前記第１の幅と、前記第２の幅と、を有し、
前記第４乃至第６の金属配線の前記第２の方向におけるそれぞれの幅は、前記第１の幅よりも短い第３の幅を有し、
前記第１及び第２の金属配線の間、並びに前記第１及び第３の金属配線の間のそれぞれのギャップは、前記第１の幅に対応する第１のギャップと、前記第２の幅に対応する前記第１のギャップよりも大きな第２のギャップと、を有する。
【発明の効果】
【００１０】
本発明によれば、トランジスタおよびダミートランジスタの面積を拡大せずに寄生容量を削減できる。ゲート狭ピッチプロセスにおいても、チップ面積を最小限に抑えながら、寄生容量を削減できる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態の半導体装置の一構成例を示す平面図である。
【図２】実施例１の半導体装置の一構成例を示すブロックダイアグラムである。
【図３Ａ】実施例１の半導体装置に設けられたリングオシレータの一構成例を示す回路パターン図である。
【図３Ｂ】実施例１の回路図である。
【図４】実施例１において、図３Ａに示したリングオシレータに含まれるＰ−Ｔｒのパターンの一例を示す平面図である。
【図５】図４に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。
【図６Ａ】図４に示す線分ＡＡの部位の断面図である。
【図６Ｂ】図４に示す線分ＢＢの部位の断面図である。
【図７】図４に示したＰ−Ｔｒの形成過程の一例を示す平面図である。
【図８】図４に示したＰ−Ｔｒの形成過程の一例を示す平面図である。
【図９】実施例２において、図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。
【図１０】図９に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。
【図１１Ａ】図９に示す線分ＡＡの部位の断面図である。
【図１１Ｂ】図９に示す線分ＢＢの部位の断面図である。
【図１２】実施例３において、図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。
【図１３】図１２に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。
【図１４Ａ】図１２に示す線分ＡＡの部位の断面図である。
【図１４Ｂ】図１２に示す線分ＢＢの部位の断面図である。
【図１５】実施例４において、図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。
【図１６】図１５に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。
【図１７Ａ】図１５に示す線分ＡＡの部位の断面図である。
【図１７Ｂ】図１５に示す線分ＢＢの部位の断面図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。ただし、本願の請求内容は、この技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１３】
本発明の半導体装置は、トランジスタのドレイン領域にビアを介して接続される第１金属配線とダミーゲートが接続されるソース領域にビアを介して接続される第２金属配線とのギャップのうち、最も小さなギャップが短くなるように、第１金属配線および第２金属配線のパターンレイアウト、ならびにそれぞれの金属配線に対応するビアの配置が設定されていることを特徴とする。
【００１４】
図１は本実施形態の半導体装置の一構成例を示す平面図である。
【００１５】
図１に示すように、本実施形態の半導体装置は、Ｘ軸方向に配置された複数のＭＯＳ（Metal Oxide Semiconductor）ＦＥＴ（Field Effect Transistor）（以下では、単にトランジスタと称する）Ｔｒ１、Ｔｒ２を有する。トランジスタＴｒ１、Ｔｒ２は同様な構成であるため、トランジスタＴｒ１の構成について説明する。また、Ｘ軸方向は、トランジスタＴｒ１、Ｔｒ２が配列される方向なのでＸ軸方向を「列方向」と称し、列方向に垂直方向となるＹ軸方向を「行方向」と称する。
【００１６】
トランジスタＴｒ１は、ドレイン拡散層Ｄ１と、ドレイン拡散層Ｄ１を挟んで両側に配設される一対のソース拡散層Ｓ１、Ｓ２と、ドレイン拡散層Ｄ１と一対のソース拡散層Ｓ１、Ｓ２との間にそれぞれ配設される一対のゲート電極Ｇ１、Ｇ２とを有する。
【００１７】
トランジスタＴｒ１のソース拡散層Ｓ１は、ダミーゲート電極ＤＧ１を介してトランジスタＴｒ２が有するソース拡散層Ｓ１と隣接する。これら２つのソース拡散層Ｓ１とダミーゲート電極ＤＧ１は、同電位が供給される。
【００１８】
トランジスタＴｒ１のソース拡散層Ｓ２は、ダミーゲート電極ＤＧ２を介してトランジスタＴｒ３（不図示）が有するソース拡散層Ｓ２と隣接する。これら２つのソース拡散層Ｓ２とダミーゲート電極ＤＧ２は、同電位が供給される。
【００１９】
ゲート電極Ｇ１、Ｇ２よりも上層に、第１金属配線Ｍ１１、第２金属配線Ｍ１２および第３金属配線Ｍ１３を含む第１金属配線層が設けられている。第１金属配線Ｍ１１は複数の第１ビアＶ１を介してドレイン拡散層Ｄ１に接続されている。第２金属配線Ｍ１２は、ダミーゲート電極ＤＧ１を介して互いに隣接する２つのソース拡散層の両方Ｓ１にそれぞれ対応する複数の第１ビアＶ１を介して接続されている。第３金属配線Ｍ１３は、ダミーゲート電極ＤＧ２を介して互いに隣接する２つのソース拡散層の両方Ｓ２にそれぞれ対応する複数の第１ビアＶ１を介して接続されている。
【００２０】
また、第１金属配線層よりも上層に、第４金属配線Ｍ２４、第５金属配線Ｍ２５および第６金属配線２６を含む第２金属配線層が設けられている。第４金属配線Ｍ２４〜第６金属配線Ｍ２６のそれぞれは第２ビアＶ２を介して第１金属配線Ｍ１１〜第３金属配線Ｍ１３のそれぞれと接続されている。
【００２１】
第２金属配線Ｍ１２および第３金属配線Ｍ１３のＸ軸方向におけるそれぞれの幅は、対応する２つのソース拡散層Ｓ１、Ｓ２にそれぞれ接続する複数の第１ビアＶ１のサイズの両方を含む第１の幅Ｌ１と、第１ビアＶ１のサイズを含まず、第１の幅Ｌ１よりも短い第２の幅Ｌ２と、を有する。
【００２２】
第１金属配線Ｍ１１および第２金属配線Ｍ１２の間、ならびに第１金属配線Ｍ１１および第３金属配線Ｍ１３の間のそれぞれのギャップは、第１の幅Ｌ１に対応する第１のギャップＳＰ１と、第２の幅Ｌ２に対応する、第１のギャップＳＰ１よりも大きな第２のギャップＳＰ２と、を有する。
【００２３】
第４金属配線Ｍ２４〜第６金属配線Ｍ２６のＸ軸方向におけるそれぞれの幅は、第１の幅Ｌ１よりも短い第３の幅Ｌ３を有する。そして、第４金属配線Ｍ２４および第５金属配線Ｍ２５の間、ならびに第４金属配線Ｍ２４および第６金属配線Ｍ２６の間のそれぞれのギャップは、第２のギャップＳＰ２よりも更に大きな第３のギャップＳＰ３を有する構成である。
【００２４】
本実施形態では、第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれのパターンは、幅Ｌ１よりも短い幅Ｌ２の部位を有するので、ソース電極に接続される第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれとドレイン電極に接続される第１金属配線Ｍ１１の配線間距離として、第１のギャップＳＰ１よりも長い第２のギャップＳＰ２が存在する。そのため、２つのソース電極および１つのドレイン電極間の配線間容量（寄生容量）が低減する。
【００２５】
さらに、ソース電極に接続される第５金属配線Ｍ２５および第６金属配線Ｍ２６のそれぞれとドレイン電極に接続される第４金属配線Ｍ２４の配線間距離に相当する第３のギャップＳＰ３が第２のギャップＳＰ２よりも大きいので、２つのソース電極および１つのドレイン電極間の配線間容量（寄生容量）がそれぞれ低減する。
【００２６】
なお、図１では、第１金属配線Ｍ１１に接続される第１ビアＶ１が、第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続される第１ビアＶ１と、Ｙ軸方向の位置が同一で、対向する位置に配置されている場合を示しているが、Ｙ軸方向の位置が異なっていてもよい。
【００２７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【実施例１】
【００２８】
本実施例の半導体装置の一構成例を説明する。本実施例では、半導体装置がメモリデバイスの場合で説明する。
【００２９】
図２は本実施例の半導体装置の一構成例を示すブロックダイアグラムである。
【００３０】
図２に示すように、本実施例の半導体装置１０は、複数のメモリ素子を含むメモリセルアレイ２１と、アドレス信号にしたがって制御対象のメモリ素子を特定するロウデコーダ２２およびカラムデコーダ２３と、メモリ素子に蓄積された情報に対応する信号を増幅するセンスアンプ２４と、データ入出力部２５と、各部にクロック信号を提供するクロック生成部２６と、信号およびデータを入出力するための複数の外部端子とを有する。クロック生成部２６はリングオシレータを有する。リングオシレータの回路の一例が、後述する図３Ｂに開示されている。
【００３１】
複数の外部端子として、アドレス信号を入力するための複数の入力端子を含むアドレス入力端子群３１と、コマンドを入力するための複数の入力端子を含むコマンド入力端子群３２と、データを入出力するための複数の端子を含むデータ入出力端子群３３とが設けられている。
【００３２】
図３Ａは本実施例の半導体装置に設けられたリングオシレータの一構成例を示す回路パターン図である。図３Ｂはその回路図である。
【００３３】
図３Ａに示すリングオシレータは、３つのＰ型チャネルＭＯＳＦＥＴ（以下では、Ｐ−Ｔｒと表記する）１１１〜１１３が設けられたＮウェル領域１０１と、３つのＮ型チャネルＭＯＳＦＥＴ（以下では、Ｎ−Ｔｒと表記する）１２１〜１２３が設けられたＰウェル領域１０２とを有する。Ｎウェル領域１０１には、半導体基板の主表面からＮ型導電性不純物が拡散されている。Ｐウェル領域１０２には、半導体基板の主表面からＰ型導電性不純物が拡散されている。
【００３４】
Ｐ−Ｔｒ１１１およびＮ−Ｔｒ１２１で１つのインバータ回路が構成される。Ｐ−Ｔｒ１１２およびＮ−Ｔｒ１２２で１つのインバータ回路が構成される。Ｐ−Ｔｒ１１３およびＮ−Ｔｒ１２３で１つのインバータ回路が構成される。
【００３５】
Ｐ−Ｔｒ１１１およびＮ−Ｔｒ１２１のそれぞれのゲート電極が配線１３１で接続され、Ｐ−Ｔｒ１１１およびＮ−Ｔｒ１２１のそれぞれのドレイン電極が配線１４１で接続されている。Ｐ−Ｔｒ１１２およびＮ−Ｔｒ１２２のそれぞれのゲート電極が配線１３２で接続され、Ｐ−Ｔｒ１１２およびＮ−Ｔｒ１２２のそれぞれのドレイン電極が配線１４２で接続されている。Ｐ−Ｔｒ１１３およびＮ−Ｔｒ１２３のそれぞれのゲート電極が配線１３３で接続され、Ｐ−Ｔｒ１１３およびＮ−Ｔｒ１２３のそれぞれのドレイン電極が配線１４３で接続されている。
【００３６】
図３Ａに示すように、配線１３１がビアを介して配線１４２と接続され、配線１３２がビアを介して配線１４３と接続されている。配線１３３は、ビアおよび配線１５１を介して配線１４１と接続されている。なお、配線１３１〜１３３はゲート電極と同一層に形成され、配線１４１〜１４３は第２金属配線層に形成され、配線１５１は第１金属配線層に形成されている。
【００３７】
図３Ａに示すリングオシレータのパターンレイアウト及びその一部である図１を、図３Ｂの回路図で示す。
【００３８】
各トランジスタにはその名前の一部に「Ｔｒ」の符号が付されている。Ｐ型トランジスタにはその名前の一部に「Ｐ」の符号が付されている。Ｎ型トランジスタにはその名前の一部に「Ｎ」の符号が付されている。ダミーゲートとしての機能を有するトランジスタ（ダミートランジスタ）にはその名前の一部に「ＤＴｒ」の符号が付されている。各トランジスタのゲート電極にはその名前の一部に「Ｇ」の符号が付されている。各トランジスタのソース電極（ソース拡散層）にはその名前の一部に「Ｓ」の符号が付されている。各トランジスタのドレイン電極（ドレイン拡散層）にはその名前の一部に「Ｄ」の符号が付されている。なお、ゲート電極は制御端子であり、ソース電極は被制御端子の一方、ドレイン電極は被制御端子の他方である。
【００３９】
各トランジスタのバックゲート（ウェル）は、矢印で示される。リングオシレータの各ノード（配線）は３桁の数字で示される。高電位電源はＶＤＤ、低電位電源はＶＳＳで示される。リングオシレータは、それぞれＰ型トランジスタ及びＮ型トランジスタをペアとする複数の相補トランジスタで構成される。一つの相補トランジスタにおいて、Ｐ型トランジスタは２つのトランジスタ、Ｎ型トランジスタは２つのトランジスタで構成される。２つのトランジスタは、ドレイン拡散層が共通であるが、ソース拡散層は異なる。詳細には、２つのトランジスタは、異なるゲート配線層を介して異なるソース拡散層を有する。異なるソース拡散層は、それぞれ対応する２つのダミートランジスタの拡散層として共用される。２つのダミートランジスタのそれぞれは、前段のトランジスタ（２つのトランジスタの一方）のソース拡散層と後段のトランジスタ（２つのトランジスタの他方）のソース拡散層を２つの被制御端子とし、制御端子（ゲート電極）を有するトランジスタである。制御端子及び２つの被制御端子は、同一の電位が供給される。よって、ダミートランジスタと呼称されている。電気的な視点において、異なる拡散層は対応する共通な電源に接続される。
【００４０】
次に、図３Ａに示したリングオシレータの動作を簡単に説明する。
【００４１】
配線１４３に現われている第１の電位が配線１４３から外部に出力される。この配線１４３に現われる電位を外部に出力するための出力端子の符号をＯＵＴ１で表す。配線１４３の第１の電位は、出力端子ＯＵＴ１から出力されるだけでなく、配線１３２を介してＰ−Ｔｒ１１２およびＮ−Ｔｒ１２２のそれぞれのゲート電極に印加される。第１の電位がＰ−Ｔｒ１１２およびＮ−Ｔｒ１２２のそれぞれのゲート電極に印加されることで、第１の電位の反転電位である第２の電位が配線１４２に出力される。配線１４２に現われた第２の電位が配線１３１を介してＰ−Ｔｒ１１１およびＮ−Ｔｒ１２１のそれぞれのゲート電極に印加されると、第２の電位が反転して第１の電位が配線１４１に出力される。
【００４２】
続いて、配線１４１に現われた第１の電位が配線１５１および配線１３３を介してＰ−Ｔｒ１１３およびＮ−Ｔｒ１２３のそれぞれのゲート電極に印加されると、第１の電位が反転して第２の電位が配線１４３に出力される。配線１４３に出力された第２の電位は、出力端子ＯＵＴ１を介して外部に出力されるとともに配線１３２に印加される。このようにして、第１の電位および第２の電位が所定の時間間隔で交互に、出力端子ＯＵＴ１を介して外部に出力される。
【００４３】
次に、図３Ａに示したリングオシレータに含まれるＰ−Ｔｒ１１１〜１１３およびＮ−Ｔｒ１２１〜１２３のパターンレイアウトについて詳しく説明する。
【００４４】
なお、Ｐ−Ｔｒ１１１〜１１３とＮ−Ｔｒ１２１〜１２３とはドレイン電極およびソース電極における導電性不純物のタイプが異なるだけなので、Ｐ−Ｔｒ１１１〜１１３の構成について説明する。また、Ｐ−Ｔｒ１１１〜１１３のそれぞれの構成は同様なので、Ｐ−Ｔｒ１１１〜１１３のいずれか一つのトランジスタを中心にしたパターンレイアウトについて説明する。Ｎ−Ｔｒ１２１〜１２３についても、本発明を適用できることは言うまでもない。
【００４５】
図４は図３Ａに示したリングオシレータに含まれるＰ−Ｔｒのパターンの一例を示す平面図である。図４では、Ｎウェル領域１０１を図に示すことを省略している。図５は図４に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。図４および図５に示す平面図において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。
【００４６】
図５に示すように、Ｐ−Ｔｒは、制御電極であるゲート電極Ｇ１、Ｇ２と、被制御電極である拡散層Ｄ１と、被制御電極である拡散層Ｓ１、Ｓ２とを有する。拡散層Ｄ１はドレイン電極に相当し、Ｐ型導電性不純物が拡散されている。拡散層Ｓ１、Ｓ２はソース電極に相当し、Ｐ型導電性不純物が拡散されている。拡散層Ｄ、Ｓ１、Ｓ２における導電性不純物の濃度は、図３Ａに示したＰウェル領域１０２の濃度よりも高い。
【００４７】
ゲート電極Ｇ１、Ｇ２のそれぞれの外側には、ダミーゲート電極ＤＧ１、ＤＧ２がそれぞれ設けられている。ダミーゲート電極ＤＧ１、ＤＧ２は、図に示さない配線を介してソース電極に接続されている。本実施例では、ゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２のそれぞれのパターンは同一である。また、ゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２のパターンは、ゲート電極のパターンのＸ軸方向の長さ（以下では、ゲート長（またはチャネル長）と称する）がＹ軸方向に対して均一に、Ｙ軸方向に延在している。
【００４８】
ゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２のＸ軸方向の間隔が等しい構成である。つまり、ダミーゲート電極ＤＧ１およびゲート電極Ｇ１の距離と、ダミーゲート電極ＤＧ２およびゲート電極Ｇ２の距離のそれぞれが、ゲート電極Ｇ１およびゲート電極Ｇ２の距離と等しい。この間隔は、図３Ａに示したＰ−Ｔｒ１１１〜１１３のように、複数のトランジスタがＸ軸方向に配置されている場合でも保たれている。
【００４９】
これらのダミーゲート電極およびゲート電極の間隔を等しくすることで、半導体装置の製造過程で、ゲート電極のパターニング時における、ゲート長のばらつきを抑制できる。
【００５０】
図４および図５に示す第１金属配線Ｍ１１、第２金属配線Ｍ１２および第３金属配線Ｍ１３は第１金属配線層に設けられている。第１金属配線Ｍ１１は第１ビアＶ１を介して拡散層Ｄ１と接続されている。第２金属配線Ｍ１２は第１ビアＶ１を介して拡散層Ｓ１と接続され、第３金属配線Ｍ１３は第１ビアＶ１を介して拡散層Ｓ２と接続されている。
【００５１】
図４に示す第４金属配線Ｍ２４、第５金属配線Ｍ２５および第６金属配線Ｍ２６は、第１金属配線層よりも上層に位置する第２金属配線層に設けられている。第４金属配線Ｍ２４は第２ビアＶ２を介して第１金属配線Ｍ１１と接続されている。第５金属配線Ｍ２５は第２ビアＶ２を介して第２金属配線Ｍ１２と接続され、第６金属配線Ｍ２６は第２ビアＶ２を介して第３金属配線Ｍ１３と接続されている。第４金属配線Ｍ２４は、Ｐ−Ｔｒ１１１のドレイン電極に相当する拡散層Ｄ１に接続されているので、Ｐ−Ｔｒ１１１の出力端子ＯＵＴ１に相当する。
【００５２】
図４に示すように、本実施例では、第１ビアＶ１と第２ビアＶ２のパターンはマスク上においては正方形（製造後では円形）であり、第１ビアＶ１の１辺の長さが第２ビアＶ２の１辺の長さよりも小さい。そのため、パターン面積は、第２ビアＶ２の方が第２ビアＶ１よりも大きい。なお、本実施例では、第１ビアＶ１と第２ビアＶ２のパターンが正方形の場合で説明するが、これらのパターンは正方形に限定されず、楕円や円であってもよい。また、以下では、第１ビアＶ１および第２ビアＶ２のパターンのＸＹ平面における最長箇所の長さをパターンサイズと称する。
【００５３】
次に、第１金属配線Ｍ１１〜第３金属配線Ｍ１３のパターンと第１ビアＶ１の配置について、図５を参照して詳しく説明する。
【００５４】
図５に示すように、第１金属配線Ｍ１１のパターンは、第１金属配線Ｍ１１のＸ軸方向の長さ（以下では、この長さを幅と呼ぶ）がＹ軸方向に対して均一に、Ｙ軸方向に延在している。第１金属配線Ｍ１１は、Ｘ軸方向に対して、ダミーゲート電極ＤＧ１およびダミーゲート電極ＤＧ２の間の距離の中央に配置されている。第２金属配線Ｍ１２および第３金属配線Ｍ１３のパターンは、第１ビアＶ１が接続される部位の幅の方が、第１ビアＶ１が接続されない部位の幅よりも長い。
【００５５】
第１ビアＶ１が接続される部位の幅をＷ１と表し、第１ビアＶ１が接続されない部位の幅をＷ２と表すと、図５に示すように、Ｗ１＞Ｗ２の関係になっている。本実施例では、第１金属配線Ｍ１１の幅がＷ２に等しい。
【００５６】
続いて、図５において、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離に注目する。第２金属配線Ｍ１２における幅Ｗ１の部位と第１金属配線Ｍ１１との距離をＧａｐ１とし、第２金属配線Ｍ１２における幅Ｗ２の部位と第１金属配線Ｍ１１との距離をＧａｐ２とすると、図５を見てわかるように、Ｇａｐ２＞Ｇａｐ１の関係になっている。この関係は、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間隔についても同様である。
【００５７】
次に、図５において、第１金属配線Ｍ１１に接続される第１ビアＶ１の配置と第２金属配線Ｍ１２に接続される第１ビアＶ１の配置に注目する。
【００５８】
ここで、例えば、図５の第１金属配線Ｍ１１を見ると、複数の第１ビアＶ１がＹ軸方向に配置されているが、隣り合う第１ビアＶ１の距離は、短いところと長いところの２種類がある。短い距離で隣り合う２つの第１ビアＶ１を１つの組と考え、この組を「第１ビアの組」と称する。
【００５９】
第１金属配線Ｍ１１では、第１ビアの組がＹ軸方向に等間隔に配置されている。図５では、その間隔をＹＬ１で表している。第２金属配線Ｍ１２においても、第１ビアの組が間隔ＹＬ１で配置されているが、Ｙ軸方向の座標が第１金属配線Ｍ１１に接続される第１ビアの組と異なっている。つまり、Ｙ軸方向に対して、第１金属配線Ｍ１１に接続される第１ビアの組と第２金属配線Ｍ１２に接続される第１ビアの組とが交互に配置されている。また、第２金属配線Ｍ１２では、複数の第１ビアの組が等間隔でＹ軸方向に配置される列が、ダミーゲート電極ＤＧ１の両側に、ダミーゲート電極ＤＧ１から同じ距離の位置に設けられている。
【００６０】
図５において、第３金属配線Ｍ１３に接続される第１ビアＶ１を見ると、第３金属配線Ｍ１３における第１ビアの組の配置は、第２金属配線Ｍ１２における第１ビアの組の配置と同等である。そのため、第２金属配線Ｍ１２の場合と同様に、Ｙ軸方向に対して、第１金属配線Ｍ１１に接続される第１ビアの組と第３金属配線Ｍ１３に接続される第１ビアの組とが交互に配置されている。
【００６１】
次に、第４金属配線Ｍ２４、第５金属配線Ｍ２５および第６金属配線Ｍ２６のパターンについて、図４を参照して説明する。
【００６２】
図４に示すように、第４金属配線Ｍ２４〜第６金属配線２６のパターンは、同一であり、各パターンのＸ軸方向の長さ（この長さを幅と称する）がＹ軸方向に対して均一に、Ｙ軸方向に延在している。この幅を図４にＷ３で示す。Ｘ軸方向に対して、第５金属配線Ｍ２５および第６金属配線２６の幅のそれぞれの中心がダミーゲート電極ＤＧ１、ＤＧ２のそれぞれの中心に一致するように、第５金属配線Ｍ２５および第６金属配線２６が配置されている。また、Ｘ軸方向に対して、第４金属配線Ｍ２４の幅の中心が複数の第１ビアの組が配置された列の中心に一致するように、第４金属配線Ｍ２４が配置されている。
【００６３】
第４金属配線Ｍ２４および第５金属配線Ｍ２５の配線間距離をＧａｐ３で表すと、第４金属配線Ｍ２４および第６金属配線Ｍ２６の配線間距離もＧａｐ３となる。Ｗ３＜Ｗ２なので、Ｇａｐ３＞Ｇａｐ２の関係になっている。
【００６４】
次に、図４および図５を参照して説明した配線間距離について、Ｐ−Ｔｒ１１１の断面図で説明する。
【００６５】
図６Ａは図４に示す線分ＡＡの部位の断面図を示し、図６Ｂは図４に示す線分ＢＢの部位の断面図を示す。これらの断面図では、膜の積層方向をＺ軸方向としている。
【００６６】
図６Ａおよび図６Ｂに示すように、半導体基板１００の表面近傍に、ソース電極に相当する拡散層Ｓ１、Ｓ２と、ドレイン電極に相当する拡散層Ｄ１が設けられている。なお、図６Ａおよび図６Ｂの断面図では、Ｎウェル領域を図に示すことを省略している。このことは、他の実施例で参照する断面図についても同様である。
【００６７】
半導体基板１００の上にはゲート絶縁膜（不図示）を介してゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２が設けられ、これらのゲート電極を覆うように第１絶縁膜１６１がゲート絶縁膜上に設けられている。
【００６８】
第１絶縁膜１６１の上には第１金属配線Ｍ１１〜第３金属配線Ｍ１３が設けられている。第１絶縁膜１６１には、第１絶縁膜１６１を貫通する第１ビアＶ１が設けられている。図６Ａに示すように、第２金属配線Ｍ１２が第１ビアＶ１を介して拡散層Ｓ１と接続されている。第３金属配線Ｍ１３が第１ビアＶ１を介して拡散層Ｓ２と接続されている。図６Ｂに示すように、第１金属配線Ｍ１１が第１ビアＶ１を介して拡散層Ｄ１と接続されている。
【００６９】
第１絶縁膜１６１の上には、第１金属配線Ｍ１１〜第３金属配線Ｍ１３を覆うように第２絶縁膜１６２が設けられている。第２絶縁膜１６２の上には第４金属配線Ｍ２４〜第６金属配線Ｍ２６が設けられている。第２絶縁膜１６２には、第２絶縁膜１６２を貫通する第２ビアＶ２が設けられている。
【００７０】
図６Ａおよび図６Ｂに示すように、第５金属配線Ｍ２５が第２ビアＶ２を介して第２金属配線Ｍ１２と接続されている。第４金属配線Ｍ２４が第２ビアＶ２を介して第１金属配線Ｍ１１と接続されている。第６金属配線Ｍ２６が第２ビアＶ２を介して第３金属配線Ｍ１３と接続されている。第２絶縁膜１６２の上には、第４金属配線Ｍ２４〜第６金属配線Ｍ２６を覆うように第３絶縁膜１６３が設けられている。
【００７１】
図６Ａおよび図６Ｂを見比べると、Ｇａｐ２＞Ｇａｐ１の関係になっていることが明らかである。図６Ａでは、第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続される第１ビアＶ１が図に示されているが、第１金属配線Ｍ１１に第１ビアＶ１は接続されていない。その反対に、図６Ｂでは、第１金属配線Ｍ１１に接続される第１ビアＶ１が図に示されているが、第２金属配線Ｍ１２および第３金属配線Ｍ１３に第１ビアＶ１は接続されていない。これは、図４および図５を参照して説明したように、第１金属配線Ｍ１１に接続される第１ビアの組と、第２金属配線Ｍ１２または第３金属配線Ｍ１３に接続される第１ビアの組とがＹ軸方向に対して交互に配置されているからである。
【００７２】
よって、第１金属配線Ｍ１１と第２金属配線Ｍ１２との間の寄生容量Ｃ１、第１金属配線Ｍ１１と第３金属配線Ｍ１３との間の寄生容量Ｃ２、第４金属配線Ｍ２４と第５金属配線Ｍ２５との間の寄生容量Ｃ３、第４金属配線Ｍ２４と第６金属配線Ｍ２６との間の寄生容量Ｃ４、第１金属配線Ｍ１１と第５金属配線Ｍ２５との間の寄生容量Ｃ５、第１金属配線Ｍ１１と第６金属配線Ｍ２６との間の寄生容量Ｃ６、第２金属配線Ｍ１２と第４金属配線Ｍ２４との間の寄生容量Ｃ７、及び第３金属配線Ｍ１３と第４金属配線Ｍ２４との間の寄生容量Ｃ８のそれぞれの値が、削減されていることが理解できる。それぞれの金属配線とその他のノード（例えばゲートや被制御端子）との寄生容量値も、それぞれ低減されることは言うまでもない。
【００７３】
次に、本実施例の半導体装置の製造方法を説明する。ここでは、図４に示したＰ−Ｔｒの形成方法を、図４〜図６Ｂ、図７および図８を参照して説明する。
【００７４】
図７および図８は図４に示したＰ−Ｔｒの形成過程の一例を示す平面図である。図７はゲート電極形成後の平面図であり、図８は第１ビア形成後の平面図である。
【００７５】
図６Ａに示した半導体基板１００に対して、活性領域を分離するための素子分離領域と、Ｎウェル領域およびＰウェル領域とを形成した後、半導体基板１００の表面にゲート絶縁膜（不図示）を形成する。その後、導電性材料膜をゲート絶縁膜上に形成し、リソグラフィ工程により、図７に示すように、導電性材料膜でゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２をパターニングする（図７参照）。
【００７６】
続いて、ゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２をマスクに、Ｎ型導電性不純物を半導体基板１００に打ち込むイオン注入工程を行い、その後、熱処理を行う。これにより、図６Ａおよび図６Ｂに示した拡散層Ｄ１および拡散層Ｓ１、Ｓ２が半導体基板１００の表面近傍に形成される。なお、この熱処理は、イオン注入工程の直後でなくても、イオン注入工程の後であれば、半導体装置の製造過程において、いずれのタイミングで行ってもよい。
【００７７】
上記のイオン注入工程の後、図６Ａおよび図６Ｂに示したように、ゲート絶縁膜（不図示）の上に、ゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２を覆う第１絶縁膜１６１をＣＶＤ（Chemical Vapor Deposition）法で形成する。そして、リソグラフィ工程により第１絶縁膜１６１に開口を形成し、形成した開口に導電性材料を埋め込むことで、第１ビアＶ１を第１絶縁膜１６１に形成する（図６Ａ、図６Ｂおよび図８参照）。
【００７８】
第１絶縁膜１６１の上に第１金属配線層を形成し、リソグラフィ工程により第１金属配線層で第１金属配線Ｍ１１〜第３金属配線Ｍ１３を形成する（図５参照）。続いて、第１絶縁膜１６１の上に、第１金属配線Ｍ１１〜第３金属配線Ｍ１３を覆う第２絶縁膜１６２をＣＶＤ法で形成する。そして、リソグラフィ工程により第２絶縁膜１６２に開口を形成し、形成した開口に導電性材料を埋め込むことで、第２ビアＶ２を第２絶縁膜１６２に形成する（図６Ａ、図６Ｂおよび図４参照）。
【００７９】
その後、第２絶縁膜１６２の上に第２金属配線層を形成し、リソグラフィ工程により第２金属配線層で第４金属配線Ｍ２４〜第６金属配線Ｍ２６を形成する（図４参照）。そして、第２絶縁膜１６２の上に、第４金属配線Ｍ２４〜第６金属配線Ｍ２６を覆う第３絶縁膜１６３をＣＶＤ法で形成する。
【００８０】
本実施例によれば、第１金属配線層の隣り合う配線間で、これらの配線に接続される第１ビアの組が交互に配置されているので、配線間容量が削減される。また、ソース電極に相当する拡散層Ｓ１、Ｓ２に接続される第１ビアを配置していない部位では、第２金属配線および第３金属配線の幅を短くして、余分な部位を削除している。配線間隔が広くなる部位では、配線間の寄生容量が削減される。
【００８１】
本実施例の構成でダミートランジスタを４本設けた場合、カップリング容量は６．９１ｆＦから５．９７ｆＦ（８６．４パーセント）に低減した。
【実施例２】
【００８２】
本実施例は、実施例１と同様に、第１金属配線層の配線間容量を削減するものであるが、さらに配線間容量を削減可能にした構成である。
【００８３】
本実施例の半導体装置の構成を説明する。本実施例においても、実施例１と同様に、リングオシレータに用いられるＰ−Ｔｒの構成について説明する。また、本実施例では、実施例１と同様な構成についての詳細な説明を省略し、実施例１と異なる点を中心に説明する。
【００８４】
図９は図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。図１０は図９に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。図９および図１０に示す平面図において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。
【００８５】
図９に示すように、第１金属配線Ｍ１１に接続される第２ビアＶ２の数が実施例１の場合よりも少ない。また、図１０に示すように、第１金属配線Ｍ１１のパターンと第１金属配線Ｍ１１に接続される第１ビアＶ１の配置が実施例１と異なっている。以下に、実施例１との違いを、図１０を参照して詳しく説明する。
【００８６】
第１金属配線Ｍ１１に接続される第１ビアの組は、実施例１の場合と同様に等間隔で配置されているが、Ｙ軸方向の位置が第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続される第１ビアの組と対向して配置されている。
【００８７】
また、第１金属配線Ｍ１１のパターンにおいて、第２ビアＶ２が接続される部位の幅が図５に示した幅Ｗ２よりも小さいＷ５である。幅Ｗ５は、第２ビアＶ２のパターンサイズ以上であればよい。幅Ｗ５は、第２ビアＶ２のパターンサイズ以上であり、第２ビアＶ２の配置およびパターンサイズのばらつきを含む値であってもよい。このばらつきの値は、リソグラフィ工程における製造ばらつきによって決まる。本実施例では、幅Ｗ５は図４に示した幅Ｗ３に等しい。さらに、第１金属配線Ｍ１１のパターンにおいて、第１ビアＶ１が接続される部位の幅がＷ５よりも小さいＷ４である。
【００８８】
上述した構成の本実施例と実施例１との違いを、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離に注目して説明する。
【００８９】
図１０において、第１金属配線Ｍ１１における幅Ｗ５の部位と第３金属配線Ｍ１３との距離をＧａｐ４とし、第１金属配線Ｍ１１における幅Ｗ４の部位と第３金属配線Ｍ１３との距離をＧａｐ５とする。図５と図１０を見比べると、Ｇａｐ４＞Ｇａｐ２、Ｇａｐ５＞Ｇａｐ１となっている。そのため、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間容量が、実施例１の構成に比べて、さらに低減する。
【００９０】
なお、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離に注目して説明したが、上述した構成は、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離についても同様である。また、本実施例では、Ｗ３＝Ｗ５の場合で説明したが、Ｗ３≠Ｗ５であってもよく、Ｗ３＜Ｗ２であれば、配線間容量低減の効果が得られる。
【００９１】
次に、図１０を参照して説明した配線間距離について、Ｐ−Ｔｒ１１１の断面図で説明する。
【００９２】
図１１Ａは図９に示す線分ＡＡの部位の断面図を示し、図１１Ｂは図９に示す線分ＢＢの部位の断面図を示す。これらの断面図では、膜の積層方向をＺ軸方向としている。
【００９３】
図１１Ａと図６Ａを見比べると、第１金属配線Ｍ１１に接続される第２ビアＶ２が図６Ａには現われているが、図１１Ａには現われていない。一方、第１金属配線Ｍ１１に接続される第１ビアＶ１が図６Ａには現われていないが、図１１Ａには現われている。これらの断面図に示す部位において、本実施例では、第１金属配線Ｍ１１は、第２ビアＶ２の代わりに、第２ビアＶ２よりもパターンサイズの小さい第１ビアＶ１と接続されている。そのため、第１金属配線Ｍ１１の幅をＷ２より短いＷ４にすることが可能となる。その結果、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離Ｇａｐ５が、実施例１の場合の配線間距離Ｇａｐ１よりも長くなっている。
【００９４】
図１１Ｂと図６Ｂを見比べると、どちらの場合も、第１金属配線Ｍ１１に接続される第１ビアＶ２が現われているが、これらの断面図の部位において、本実施例では、第１金属配線Ｍ１１の幅Ｗ５は、第２ビアＶ２のパターンサイズ以上であるが、Ｗ２よりも小さい。そのため、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離Ｇａｐ４が、実施例１の場合の配線間距離Ｇａｐ２よりも長くなっている。
【００９５】
本実施例によれば、実施例１の構成に比べて、第１金属配線において、第１ビアおよび第２ビアのそれぞれが接続される部位の幅を短くしているので、ドレイン電極に接続される第１金属配線とソース電極に接続される第２金属配線および第３金属配線のそれぞれとの配線間距離が長くなっている場所が増える。そのため、配線間の寄生容量の低減効果がさらに向上する。
【００９６】
本実施例の構成でダミートランジスタを４本設けた場合、カップリング容量は６．９１ｆＦから５．９１ｆＦ（８５．５パーセント）に低減した。
【実施例３】
【００９７】
本実施例は、実施例１の構成に対し、第１金属配線に接続される第１ビアの数を減らし、第１ビアを配置しない部位を削除して配線間容量の削減するものである。
【００９８】
本実施例の半導体装置の構成を説明する。本実施例においても、実施例１および実施例２と同様に、リングオシレータに用いられるＰ−Ｔｒの構成について説明する。また、本実施例では、実施例１または実施例２と同様な構成についての詳細な説明を省略し、これらの実施例と異なる点を中心に説明する。
【００９９】
図１２は図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。図１３は図１２に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。図１２および図１３に示す平面図において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。
【０１００】
図１２に示すように、第１金属配線Ｍ１１に接続される第２ビアＶ２の数と配置は実施例２の場合と同様であるが、第１ビアＶ１が第２ビアＶ２の位置に重ねて配置されている。また、実施例１と同様に、第１金属配線Ｍ１１に接続される第１ビアの組が、第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続される第１ビアの組と、Ｙ軸方向に対して交互に配置されている。さらに、第１金属配線Ｍ１１のパターンが実施例１および実施例２のいずれとも異なっている。以下に、実施例２との違いを、図１３を参照して詳しく説明する。
【０１０１】
本実施例の第１金属配線Ｍ１１のパターンは、図１３に示すように、図５に示したパターンが第１ビアＶ１の組毎に、第１ビアＶ１の組を囲む領域で切り離され、複数に分けられている。以下では、第１ビアＶ１の組を囲む、１つのパターンを第１サブ金属配線と称する。複数の第１サブ金属配線がＹ軸方向に等間隔で配置されており、その間隔を図１３にＹＬ２と示している。本実施例では、第１金属配線Ｍ１１の各第１サブ金属配線の幅はＷ５である。各第１サブ金属配線のパターンのＸ軸方向の長さは、第１ビアＶ１のパターンサイズと第２ビアＶ２のパターンサイズの最大値以上である。各第１サブ金属配線のパターンのＹ軸方向の長さは、第１ビアの組における２つの第１ビアＶ１のＹ軸方向の長さと第２ビアＶ２のパターンサイズの最大値以上である。
【０１０２】
なお、各第１サブ金属配線のパターンのＸ軸方向およびＹ軸方向のそれぞれの長さについても、第１ビアの組および第２ビアＶ２の配置とそれぞれのパターンサイズのばらつきを見込んだ長さを含むようにしてもよい。
【０１０３】
続いて、図１３において、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離に注目してみる。
【０１０４】
図１３に示すように、第１金属配線Ｍ１１の第１サブ金属配線と第２金属配線Ｍ１２との配線間距離は、大部分がＧａｐ４である。第１金属配線Ｍ１１の第１サブ金属配線と第２金属配線Ｍ１２との配線間距離は、最も短いところで、Ｇａｐ４より短いＧａｐ６である。しかし、Ｇａｐ６は、第１金属配線Ｍ１１の第１サブ金属配線の角と第２金属配線Ｍ１２のパターンの角の距離であり、配線間容量に大きな影響はない。
【０１０５】
一方、第１サブ金属配線が配置されていない部位では、第１金属配線層において、第２金属配線Ｍ１２と第３金属配線Ｍ１３の間に配線が配置されていないので、第２金属配線Ｍ１２と第３金属配線Ｍ１３の間に配線間距離Ｇａｐ７が確保される。なお、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離に注目して説明したが、上述した構成は、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離についても同様である。
【０１０６】
次に、図１３を参照して説明した配線間距離について、Ｐ−Ｔｒ１１１の断面図で説明する。
【０１０７】
図１４Ａは図１２に示す線分ＡＡの部位の断面図を示し、図１４Ｂは図１２に示す線分ＢＢの部位の断面図を示す。これらの断面図では、膜の積層方向をＺ軸方向としている。
【０１０８】
図１４Ａに示す部位では、第１金属配線Ｍ１１が配置されていないので、第２金属配線Ｍ１２または第３金属配線Ｍ１３と第１金属配線Ｍ１１との配線間容量は生じない。ソース電極およびドレイン電極間の配線間容量としては、第２金属配線Ｍ１２および第４金属配線Ｍ２４の配線間容量と、第３金属配線Ｍ１３および第４金属配線Ｍ２４の配線間容量となる。図１４Ｂに示す部位では、図１１Ｂに示した部位と同様に、第１金属配線Ｍ１１と第１金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれとの配線間距離Ｇａｐ４が確保されている。
【０１０９】
本実施例では、第１金属配線に接続される第１ビアの数を減らし、第１金属配線のうち、第１ビアを配置しない部位を削除している。そのため、実施例１や実施例２の場合に比べて、配線間の寄生容量の低減効果が向上する。
【０１１０】
本実施例の構成でダミートランジスタを４本設けた場合、カップリング容量は６．９１ｆＦから５．２０ｆＦ（７５．３パーセント）に低減した。
【実施例４】
【０１１１】
本実施例は、実施例３の構成に対し、第１金属配線に接続される第１ビアの数をさらに減らし、第２金属配線および第３金属配線に接続される第１ビアの数を減らして配線間容量を削減するものである。
【０１１２】
本実施例の半導体装置の構成を説明する。本実施例においても、実施例１から実施例３と同様に、リングオシレータに用いられるＰ−Ｔｒの構成について説明する。また、本実施例では、実施例３と同様な構成についての詳細な説明を省略し、実施例３と異なる点を中心に説明する。
【０１１３】
図１５は図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。図１６は図１５に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。図１５および図１６に示す平面図において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。
【０１１４】
図１６に示すように、本実施例では、実施例３と比べて、第１金属配線Ｍ１１に相当する複数の第１サブ金属配線の数が少なく、その配置間隔ＹＬ３がＹＬ２よりも長い。図１５に示すように、実施例３と比べて、第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続する第１ビアの組の数が少ない。第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続する第１ビアの組の配置間隔は、図１６に示すように、第１サブ金属配線の配置間隔と同じＹＬ３である。
【０１１５】
続いて、図１６において、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離に注目してみる。
【０１１６】
図１６に示すように、第１金属配線Ｍ１１の第１サブ金属配線と第２金属配線Ｍ１２との配線間距離はＧａｐ４である。本実施例では、実施例３の図１３に示したＧａｐ６のような箇所はない。第１サブ金属配線が配置されていない部位では、第１金属配線層において、第２金属配線Ｍ１２と第３金属配線Ｍ１３の間に配線が配置されていないので、実施例３と同様に、第２金属配線Ｍ１２と第３金属配線Ｍ１３の間に配線間距離Ｇａｐ７が確保される。また、本実施例では、図１６に示すように、第２金属配線Ｍ１２と第３金属配線Ｍ１３の間に配線間距離がＧａｐ７よりも大きいＧａｐ８となる部位が存在している。
【０１１７】
なお、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離に注目して説明したが、上述した構成は、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離についても同様である。
【０１１８】
次に、図１６を参照して説明した配線間距離について、Ｐ−Ｔｒ１１１の断面図で説明する。
【０１１９】
図１７Ａは図１５に示す線分ＡＡの部位の断面図を示し、図１７Ｂは図１５に示す線分ＢＢの部位の断面図を示す。これらの断面図では、膜の積層方向をＺ軸方向としている。
【０１２０】
図１７Ａに示す部位では、第１金属配線Ｍ１１が配置されていないので、第２金属配線Ｍ１２または第３金属配線Ｍ１３と第１金属配線Ｍ１１との配線間容量は生じない。ソース電極およびドレイン電極間の配線間容量としては、第２金属配線Ｍ１２および第４金属配線Ｍ２４の配線間容量と、第３金属配線Ｍ１３および第４金属配線Ｍ２４の配線間容量となる。図１７Ｂに示す部位では、図１４Ｂに示した部位と同様に、第１金属配線Ｍ１１と第１金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれとの配線間距離Ｇａｐ４が確保されている。
【０１２１】
本実施例では、実施例３の構成に比べて、第１金属配線に接続される第１ビアの数をさらに減らし、第２金属配線および第３金属配線に接続される第１ビアの数を減らしている。そして、第１金属配線から第３金属配線のそれぞれにおいて、第１ビアの配置しない部位を削除している。そのため、実施例３の構成に比べて、配線間の寄生容量の低減効果が向上する。
【０１２２】
本実施例の構成でダミートランジスタを４本設けた場合、カップリング容量は６．９１ｆＦから４．４９ｆＦ（６５．０パーセント）に低減した。
【０１２３】
上述した実施例１から実施例４では、コンタクト数によるＴｒ能力の変化と、寄生容量の削減との相殺効果を有する。要求される回路特性に対応して、実施例１から実施例４から最適なレイアウトを選択すればよい。
【０１２４】
将来、半導体装置はさらなる微細化と高速化が進み、ますます寄生容量の削減が重要になる。寄生容量値が回路特性に与える影響を考慮しなければならないセンシティブな回路、例えば電圧制御発振回路のような回路においては、本発明をベースとした改良対策が必須となるので、本発明は非常に重要な技術となる。
【０１２５】
また、上述の実施例１から実施例４では、金属配線層が２層の場合で説明したが、将来のプロセスでは配線層が３層以上の多段化も考えられる。この場合においても高速動作回路の接点容量削減には、本発明が有効である。
【０１２６】
さらに、本発明を、電圧制御発振回路以外の機能素子等の回路に適用してもよい。
【０１２７】
本願の技術思想は、複数の電界効果トランジスタで構成する回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式は、実施例が開示する回路形式限られない。
【０１２８】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１２９】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; ＦＥＴ）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１３０】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１３１】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３２】
１０ 半導体装置
２６ クロック生成部
１１１〜１１３ Ｐ型チャネルＭＯＳＦＥＴ（Ｐ−Ｔｒ）
１２１〜１２３ Ｎ型チャネルＭＯＳＦＥＴ（Ｎ−Ｔｒ）
Ｄ１、Ｓ１、Ｓ２ 拡散層
Ｇ１、Ｇ２ ゲート電極
ＤＧ１、ＤＧ２ ダミーゲート電極
Ｖ１ 第１ビア
Ｖ２ 第２ビア
Ｍ１１ 第１金属配線
Ｍ１２ 第２金属配線
Ｍ１３ 第３金属配線
Ｍ２４ 第４金属配線
Ｍ２５ 第５金属配線
Ｍ２６ 第６金属配線
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置は、ますます微細化が進み、配線層間および配線間の寄生容量が無視できない。例えば、電圧制御発振回路のような高速で動作させる必要のあるリングオシレータにおいては、出力部の接点容量が大きいと高速動作ができない。
【０００３】
この問題に対して、特許文献１に、トランジスタの接点容量を削減する方法が開示されている。この文献に開示された発明では、トランジスタの出力部に隣接するソース領域にダミートランジスタを配置することで、出力部およびソース領域間のカップリング容量を削減し、出力部の接点容量を削減している。
【０００４】
特許文献２には、ソースおよびドレインのコンタクトの数を減らし、交互に配置したトランジスタのパターンレイアウトが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２７８９５２号公報
【特許文献２】特開２０１０−１０５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された方法では、寄生容量を削減する効果が得られるが、ダミートランジスタのゲート本数を増やす度に寄生容量の削減効果が低減し、削減量が飽和してしまう傾向がある。また、ダミートランジスタが設けられる面積が大きくなってしまう問題もある。ダミートランジスタを配置して寄生容量の削減を図るのには限界があり、面積を拡大しても得られる効果は大きくない。また、特許文献２に開示された方法も、十分な効果が得られない。
【課題を解決するための手段】
【０００７】
本発明の第１の側面の半導体装置は、
それぞれが、ドレイン拡散層と、該ドレイン拡散層を挟んで両側に配設される一対のソース拡散層と、前記ドレイン拡散層と前記一対のソース拡散層との間にそれぞれ配設される一対のゲート電極とを有し、列方向に配列される複数のトランジスタと、
前記一対のソース拡散層の内の一方を含む互いに隣接する２つのソース拡散層の間に配列され、該２つのソース拡散層と同電位に維持されている第１のダミーゲート電極と、
前記一対のソース拡散層の内の他方を含む互いに隣接する２つのソース拡散層の間に配列され、該２つのソース拡散層と同電位に維持されている第２のダミーゲート電極と、
複数の第１のビアを介して前記ドレイン拡散層に接続する第１の金属配線と、
前記一対のソース拡散層の一方であって前記互いに隣接する２つのソース拡散層の両方にそれぞれ対応する複数の第１のビアを介して接続する第２の金属配線と、
前記一対のソース拡散層の他方であって前記互いに隣接する２つのソース拡散層の両方にそれぞれ対応する複数の第１のビアを介して接続する第３の金属配線と、
前記第１乃至第３の金属配線にそれぞれ対応する複数の第２のビアを介して接続する第４乃至第６の金属配線と、を備え、
前記第２及び第３の金属配線の前記列方向におけるそれぞれの幅は、対応する前記２つのソース拡散層にそれぞれ接続する複数の第１のビアの両方を含む第１の幅と、前記第１のビアを含まず前記第１の幅よりも短い第２の幅と、を有し、
前記第１及び第２の金属配線の間、並びに前記第１及び第３の金属配線の間のそれぞれのギャップは、前記第１の幅に対応する第１のギャップと、前記第２の幅に対応する前記第１のギャップよりも大きな第２のギャップと、を有する。
【０００８】
本発明では、第２の金属配線および第３の金属配線のそれぞれのパターンは、第１の幅よりも短い第２の幅の部位を有しているので、ソース電極に接続される第２の金属配線および第３の金属配線のそれぞれとドレイン電極に接続される第１の金属配線の配線間距離として、第１のギャップよりも長い第２のギャップＳＰ２が存在する。そのため、少なくともソース電極およびドレイン電極間の配線間容量が低減する。
【０００９】
本発明の第２の側面の半導体装置は、
トランジスタのソース電極またはドレイン電極を構成し、それぞれ第１の方向に延在する第１乃至第５の拡散部を含む拡散層と、
前記トランジスタのゲート電極を構成し、前記第１の方向に延在する第１及び第２のゲート配線、並びに前記第１の方向に延在する第１及び第２のダミーゲート配線を含むゲート層と、
前記第１の方向に延在する第１乃至第３の金属配線を含む第１の金属層と、
前記第１の方向に延在する第４から第６の金属配線を含む第２の金属層と、
前記第１の方向に展開して配置される複数の第１のビアを含み、前記拡散層と前記第１の金属層を接続する第１のビア層と、
前記第１の方向に展開して配置される複数の第２のビアを含み、前記第１及び第２の金属層を接続する第２のビア層と、を備え、
第１のトランジスタは、前記第１のゲート配線、前記第１及び第２の拡散部で構成され、
第２のトランジスタは、前記第２のゲート配線、前記第１及び第３の拡散部で構成され、前記第１のトランジスタに隣接して前記第１の方向と直交する第２の方向へ配置され、
第３のトランジスタは、前記１のダミーゲート配線、並びに、前記第２及び第４の拡散部で構成され、前記第１のトランジスタに隣接して、前記第２の方向とは反対の第３の方向に配置され、更に前記１のダミーゲート配線、並びに、前記第３及び第４の拡散部は、同電位であり、
第４のトランジスタは、前記２のダミーゲート配線、並びに、前記第３及び第５の拡散部で構成され、前記第２のトランジスタに隣接して前記第２の方向に配置され、更に前記２のダミーゲート配線、並びに、前記第３及び第５の拡散部は、同電位であり、
それぞれが、少なくとも一つの前記第１のビアをセットとする複数の第１セットが、第１のピッチで前記第１の拡散部に配置され、
それぞれが、少なくとも一つの前記第１のビアをセットとする複数の第２セットが、第２のピッチで前記第２乃至第５の拡散部にそれぞれ配置され、
前記第１の金属配線は、前記第１の拡散部に関連する複数の第１のビアを覆うように前記第１の拡散部の領域に配置され、
前記第２の金属配線は、前記第２及び第４の拡散部にそれぞれ関連する複数の第１のビアを一体として覆うように前記第３のトランジスタの領域に配置され、
前記第３の金属配線は、前記第３及び第５の拡散部にそれぞれ関連する複数の第１のビアを一体として覆うように前記第４のトランジスタの領域に配置され、
それぞれが、少なくとも一つの前記第２のビアをセットとする複数の第３セットが、第３のピッチで前記第１の金属配線に配置され、
それぞれが、少なくとも一つの前記第２のビアをセットとする複数の第４セットが、第４のピッチで前記第２及び第３の金属配線にそれぞれ配置され、
前記第４の金属配線は、前記第１の金属配線に関連する複数の第２のビアを覆うように前記第１の拡散部の領域に配置され、
前記第５の金属配線は、前記第２の金属配線に関連する複数の第２のビアを覆うように前記第３のトランジスタの領域に配置され、
前記第６の金属配線は、前記第３の金属配線に関連する複数の第２のビアを覆うように前記第４のトランジスタの領域に配置され、
前記第２の金属配線の前記第３の方向における幅は、前記第２の拡散部に関連する前記第１のビア及び前記第４の拡散部に関連する前記第１のビアの両方を含む第１の幅と、前記第１の幅よりも短い第２の幅と、を有し、
前記第３の金属配線の前記第２の方向における幅は、前記第３の拡散部に関連する前記第１のビア及び前記第５の拡散部に関連する前記第１のビアの両方を含む前記第１の幅と、前記第２の幅と、を有し、
前記第４乃至第６の金属配線の前記第２の方向におけるそれぞれの幅は、前記第１の幅よりも短い第３の幅を有し、
前記第１及び第２の金属配線の間、並びに前記第１及び第３の金属配線の間のそれぞれのギャップは、前記第１の幅に対応する第１のギャップと、前記第２の幅に対応する前記第１のギャップよりも大きな第２のギャップと、を有する。
【発明の効果】
【００１０】
本発明によれば、トランジスタおよびダミートランジスタの面積を拡大せずに寄生容量を削減できる。ゲート狭ピッチプロセスにおいても、チップ面積を最小限に抑えながら、寄生容量を削減できる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態の半導体装置の一構成例を示す平面図である。
【図２】実施例１の半導体装置の一構成例を示すブロックダイアグラムである。
【図３Ａ】実施例１の半導体装置に設けられたリングオシレータの一構成例を示す回路パターン図である。
【図３Ｂ】実施例１の回路図である。
【図４】実施例１において、図３Ａに示したリングオシレータに含まれるＰ−Ｔｒのパターンの一例を示す平面図である。
【図５】図４に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。
【図６Ａ】図４に示す線分ＡＡの部位の断面図である。
【図６Ｂ】図４に示す線分ＢＢの部位の断面図である。
【図７】図４に示したＰ−Ｔｒの形成過程の一例を示す平面図である。
【図８】図４に示したＰ−Ｔｒの形成過程の一例を示す平面図である。
【図９】実施例２において、図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。
【図１０】図９に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。
【図１１Ａ】図９に示す線分ＡＡの部位の断面図である。
【図１１Ｂ】図９に示す線分ＢＢの部位の断面図である。
【図１２】実施例３において、図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。
【図１３】図１２に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。
【図１４Ａ】図１２に示す線分ＡＡの部位の断面図である。
【図１４Ｂ】図１２に示す線分ＢＢの部位の断面図である。
【図１５】実施例４において、図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。
【図１６】図１５に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。
【図１７Ａ】図１５に示す線分ＡＡの部位の断面図である。
【図１７Ｂ】図１５に示す線分ＢＢの部位の断面図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。ただし、本願の請求内容は、この技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１３】
本発明の半導体装置は、トランジスタのドレイン領域にビアを介して接続される第１金属配線とダミーゲートが接続されるソース領域にビアを介して接続される第２金属配線とのギャップのうち、最も小さなギャップが短くなるように、第１金属配線および第２金属配線のパターンレイアウト、ならびにそれぞれの金属配線に対応するビアの配置が設定されていることを特徴とする。
【００１４】
図１は本実施形態の半導体装置の一構成例を示す平面図である。
【００１５】
図１に示すように、本実施形態の半導体装置は、Ｘ軸方向に配置された複数のＭＯＳ（Metal Oxide Semiconductor）ＦＥＴ（Field Effect Transistor）（以下では、単にトランジスタと称する）Ｔｒ１、Ｔｒ２を有する。トランジスタＴｒ１、Ｔｒ２は同様な構成であるため、トランジスタＴｒ１の構成について説明する。また、Ｘ軸方向は、トランジスタＴｒ１、Ｔｒ２が配列される方向なのでＸ軸方向を「列方向」と称し、列方向に垂直方向となるＹ軸方向を「行方向」と称する。
【００１６】
トランジスタＴｒ１は、ドレイン拡散層Ｄ１と、ドレイン拡散層Ｄ１を挟んで両側に配設される一対のソース拡散層Ｓ１、Ｓ２と、ドレイン拡散層Ｄ１と一対のソース拡散層Ｓ１、Ｓ２との間にそれぞれ配設される一対のゲート電極Ｇ１、Ｇ２とを有する。
【００１７】
トランジスタＴｒ１のソース拡散層Ｓ１は、ダミーゲート電極ＤＧ１を介してトランジスタＴｒ２が有するソース拡散層Ｓ１と隣接する。これら２つのソース拡散層Ｓ１とダミーゲート電極ＤＧ１は、同電位が供給される。
【００１８】
トランジスタＴｒ１のソース拡散層Ｓ２は、ダミーゲート電極ＤＧ２を介してトランジスタＴｒ３（不図示）が有するソース拡散層Ｓ２と隣接する。これら２つのソース拡散層Ｓ２とダミーゲート電極ＤＧ２は、同電位が供給される。
【００１９】
ゲート電極Ｇ１、Ｇ２よりも上層に、第１金属配線Ｍ１１、第２金属配線Ｍ１２および第３金属配線Ｍ１３を含む第１金属配線層が設けられている。第１金属配線Ｍ１１は複数の第１ビアＶ１を介してドレイン拡散層Ｄ１に接続されている。第２金属配線Ｍ１２は、ダミーゲート電極ＤＧ１を介して互いに隣接する２つのソース拡散層の両方Ｓ１にそれぞれ対応する複数の第１ビアＶ１を介して接続されている。第３金属配線Ｍ１３は、ダミーゲート電極ＤＧ２を介して互いに隣接する２つのソース拡散層の両方Ｓ２にそれぞれ対応する複数の第１ビアＶ１を介して接続されている。
【００２０】
また、第１金属配線層よりも上層に、第４金属配線Ｍ２４、第５金属配線Ｍ２５および第６金属配線２６を含む第２金属配線層が設けられている。第４金属配線Ｍ２４〜第６金属配線Ｍ２６のそれぞれは第２ビアＶ２を介して第１金属配線Ｍ１１〜第３金属配線Ｍ１３のそれぞれと接続されている。
【００２１】
第２金属配線Ｍ１２および第３金属配線Ｍ１３のＸ軸方向におけるそれぞれの幅は、対応する２つのソース拡散層Ｓ１、Ｓ２にそれぞれ接続する複数の第１ビアＶ１のサイズの両方を含む第１の幅Ｌ１と、第１ビアＶ１のサイズを含まず、第１の幅Ｌ１よりも短い第２の幅Ｌ２と、を有する。
【００２２】
第１金属配線Ｍ１１および第２金属配線Ｍ１２の間、ならびに第１金属配線Ｍ１１および第３金属配線Ｍ１３の間のそれぞれのギャップは、第１の幅Ｌ１に対応する第１のギャップＳＰ１と、第２の幅Ｌ２に対応する、第１のギャップＳＰ１よりも大きな第２のギャップＳＰ２と、を有する。
【００２３】
第４金属配線Ｍ２４〜第６金属配線Ｍ２６のＸ軸方向におけるそれぞれの幅は、第１の幅Ｌ１よりも短い第３の幅Ｌ３を有する。そして、第４金属配線Ｍ２４および第５金属配線Ｍ２５の間、ならびに第４金属配線Ｍ２４および第６金属配線Ｍ２６の間のそれぞれのギャップは、第２のギャップＳＰ２よりも更に大きな第３のギャップＳＰ３を有する構成である。
【００２４】
本実施形態では、第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれのパターンは、幅Ｌ１よりも短い幅Ｌ２の部位を有するので、ソース電極に接続される第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれとドレイン電極に接続される第１金属配線Ｍ１１の配線間距離として、第１のギャップＳＰ１よりも長い第２のギャップＳＰ２が存在する。そのため、２つのソース電極および１つのドレイン電極間の配線間容量（寄生容量）が低減する。
【００２５】
さらに、ソース電極に接続される第５金属配線Ｍ２５および第６金属配線Ｍ２６のそれぞれとドレイン電極に接続される第４金属配線Ｍ２４の配線間距離に相当する第３のギャップＳＰ３が第２のギャップＳＰ２よりも大きいので、２つのソース電極および１つのドレイン電極間の配線間容量（寄生容量）がそれぞれ低減する。
【００２６】
なお、図１では、第１金属配線Ｍ１１に接続される第１ビアＶ１が、第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続される第１ビアＶ１と、Ｙ軸方向の位置が同一で、対向する位置に配置されている場合を示しているが、Ｙ軸方向の位置が異なっていてもよい。
【００２７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【実施例１】
【００２８】
本実施例の半導体装置の一構成例を説明する。本実施例では、半導体装置がメモリデバイスの場合で説明する。
【００２９】
図２は本実施例の半導体装置の一構成例を示すブロックダイアグラムである。
【００３０】
図２に示すように、本実施例の半導体装置１０は、複数のメモリ素子を含むメモリセルアレイ２１と、アドレス信号にしたがって制御対象のメモリ素子を特定するロウデコーダ２２およびカラムデコーダ２３と、メモリ素子に蓄積された情報に対応する信号を増幅するセンスアンプ２４と、データ入出力部２５と、各部にクロック信号を提供するクロック生成部２６と、信号およびデータを入出力するための複数の外部端子とを有する。クロック生成部２６はリングオシレータを有する。リングオシレータの回路の一例が、後述する図３Ｂに開示されている。
【００３１】
複数の外部端子として、アドレス信号を入力するための複数の入力端子を含むアドレス入力端子群３１と、コマンドを入力するための複数の入力端子を含むコマンド入力端子群３２と、データを入出力するための複数の端子を含むデータ入出力端子群３３とが設けられている。
【００３２】
図３Ａは本実施例の半導体装置に設けられたリングオシレータの一構成例を示す回路パターン図である。図３Ｂはその回路図である。
【００３３】
図３Ａに示すリングオシレータは、３つのＰ型チャネルＭＯＳＦＥＴ（以下では、Ｐ−Ｔｒと表記する）１１１〜１１３が設けられたＮウェル領域１０１と、３つのＮ型チャネルＭＯＳＦＥＴ（以下では、Ｎ−Ｔｒと表記する）１２１〜１２３が設けられたＰウェル領域１０２とを有する。Ｎウェル領域１０１には、半導体基板の主表面からＮ型導電性不純物が拡散されている。Ｐウェル領域１０２には、半導体基板の主表面からＰ型導電性不純物が拡散されている。
【００３４】
Ｐ−Ｔｒ１１１およびＮ−Ｔｒ１２１で１つのインバータ回路が構成される。Ｐ−Ｔｒ１１２およびＮ−Ｔｒ１２２で１つのインバータ回路が構成される。Ｐ−Ｔｒ１１３およびＮ−Ｔｒ１２３で１つのインバータ回路が構成される。
【００３５】
Ｐ−Ｔｒ１１１およびＮ−Ｔｒ１２１のそれぞれのゲート電極が配線１３１で接続され、Ｐ−Ｔｒ１１１およびＮ−Ｔｒ１２１のそれぞれのドレイン電極が配線１４１で接続されている。Ｐ−Ｔｒ１１２およびＮ−Ｔｒ１２２のそれぞれのゲート電極が配線１３２で接続され、Ｐ−Ｔｒ１１２およびＮ−Ｔｒ１２２のそれぞれのドレイン電極が配線１４２で接続されている。Ｐ−Ｔｒ１１３およびＮ−Ｔｒ１２３のそれぞれのゲート電極が配線１３３で接続され、Ｐ−Ｔｒ１１３およびＮ−Ｔｒ１２３のそれぞれのドレイン電極が配線１４３で接続されている。
【００３６】
図３Ａに示すように、配線１３１がビアを介して配線１４２と接続され、配線１３２がビアを介して配線１４３と接続されている。配線１３３は、ビアおよび配線１５１を介して配線１４１と接続されている。なお、配線１３１〜１３３はゲート電極と同一層に形成され、配線１４１〜１４３は第２金属配線層に形成され、配線１５１は第１金属配線層に形成されている。
【００３７】
図３Ａに示すリングオシレータのパターンレイアウト及びその一部である図１を、図３Ｂの回路図で示す。
【００３８】
各トランジスタにはその名前の一部に「Ｔｒ」の符号が付されている。Ｐ型トランジスタにはその名前の一部に「Ｐ」の符号が付されている。Ｎ型トランジスタにはその名前の一部に「Ｎ」の符号が付されている。ダミーゲートとしての機能を有するトランジスタ（ダミートランジスタ）にはその名前の一部に「ＤＴｒ」の符号が付されている。各トランジスタのゲート電極にはその名前の一部に「Ｇ」の符号が付されている。各トランジスタのソース電極（ソース拡散層）にはその名前の一部に「Ｓ」の符号が付されている。各トランジスタのドレイン電極（ドレイン拡散層）にはその名前の一部に「Ｄ」の符号が付されている。なお、ゲート電極は制御端子であり、ソース電極は被制御端子の一方、ドレイン電極は被制御端子の他方である。
【００３９】
各トランジスタのバックゲート（ウェル）は、矢印で示される。リングオシレータの各ノード（配線）は３桁の数字で示される。高電位電源はＶＤＤ、低電位電源はＶＳＳで示される。リングオシレータは、それぞれＰ型トランジスタ及びＮ型トランジスタをペアとする複数の相補トランジスタで構成される。一つの相補トランジスタにおいて、Ｐ型トランジスタは２つのトランジスタ、Ｎ型トランジスタは２つのトランジスタで構成される。２つのトランジスタは、ドレイン拡散層が共通であるが、ソース拡散層は異なる。詳細には、２つのトランジスタは、異なるゲート配線層を介して異なるソース拡散層を有する。異なるソース拡散層は、それぞれ対応する２つのダミートランジスタの拡散層として共用される。２つのダミートランジスタのそれぞれは、前段のトランジスタ（２つのトランジスタの一方）のソース拡散層と後段のトランジスタ（２つのトランジスタの他方）のソース拡散層を２つの被制御端子とし、制御端子（ゲート電極）を有するトランジスタである。制御端子及び２つの被制御端子は、同一の電位が供給される。よって、ダミートランジスタと呼称されている。電気的な視点において、異なる拡散層は対応する共通な電源に接続される。
【００４０】
次に、図３Ａに示したリングオシレータの動作を簡単に説明する。
【００４１】
配線１４３に現われている第１の電位が配線１４３から外部に出力される。この配線１４３に現われる電位を外部に出力するための出力端子の符号をＯＵＴ１で表す。配線１４３の第１の電位は、出力端子ＯＵＴ１から出力されるだけでなく、配線１３２を介してＰ−Ｔｒ１１２およびＮ−Ｔｒ１２２のそれぞれのゲート電極に印加される。第１の電位がＰ−Ｔｒ１１２およびＮ−Ｔｒ１２２のそれぞれのゲート電極に印加されることで、第１の電位の反転電位である第２の電位が配線１４２に出力される。配線１４２に現われた第２の電位が配線１３１を介してＰ−Ｔｒ１１１およびＮ−Ｔｒ１２１のそれぞれのゲート電極に印加されると、第２の電位が反転して第１の電位が配線１４１に出力される。
【００４２】
続いて、配線１４１に現われた第１の電位が配線１５１および配線１３３を介してＰ−Ｔｒ１１３およびＮ−Ｔｒ１２３のそれぞれのゲート電極に印加されると、第１の電位が反転して第２の電位が配線１４３に出力される。配線１４３に出力された第２の電位は、出力端子ＯＵＴ１を介して外部に出力されるとともに配線１３２に印加される。このようにして、第１の電位および第２の電位が所定の時間間隔で交互に、出力端子ＯＵＴ１を介して外部に出力される。
【００４３】
次に、図３Ａに示したリングオシレータに含まれるＰ−Ｔｒ１１１〜１１３およびＮ−Ｔｒ１２１〜１２３のパターンレイアウトについて詳しく説明する。
【００４４】
なお、Ｐ−Ｔｒ１１１〜１１３とＮ−Ｔｒ１２１〜１２３とはドレイン電極およびソース電極における導電性不純物のタイプが異なるだけなので、Ｐ−Ｔｒ１１１〜１１３の構成について説明する。また、Ｐ−Ｔｒ１１１〜１１３のそれぞれの構成は同様なので、Ｐ−Ｔｒ１１１〜１１３のいずれか一つのトランジスタを中心にしたパターンレイアウトについて説明する。Ｎ−Ｔｒ１２１〜１２３についても、本発明を適用できることは言うまでもない。
【００４５】
図４は図３Ａに示したリングオシレータに含まれるＰ−Ｔｒのパターンの一例を示す平面図である。図４では、Ｎウェル領域１０１を図に示すことを省略している。図５は図４に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。図４および図５に示す平面図において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。
【００４６】
図５に示すように、Ｐ−Ｔｒは、制御電極であるゲート電極Ｇ１、Ｇ２と、被制御電極である拡散層Ｄ１と、被制御電極である拡散層Ｓ１、Ｓ２とを有する。拡散層Ｄ１はドレイン電極に相当し、Ｐ型導電性不純物が拡散されている。拡散層Ｓ１、Ｓ２はソース電極に相当し、Ｐ型導電性不純物が拡散されている。拡散層Ｄ、Ｓ１、Ｓ２における導電性不純物の濃度は、図３Ａに示したＰウェル領域１０２の濃度よりも高い。
【００４７】
ゲート電極Ｇ１、Ｇ２のそれぞれの外側には、ダミーゲート電極ＤＧ１、ＤＧ２がそれぞれ設けられている。ダミーゲート電極ＤＧ１、ＤＧ２は、図に示さない配線を介してソース電極に接続されている。本実施例では、ゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２のそれぞれのパターンは同一である。また、ゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２のパターンは、ゲート電極のパターンのＸ軸方向の長さ（以下では、ゲート長（またはチャネル長）と称する）がＹ軸方向に対して均一に、Ｙ軸方向に延在している。
【００４８】
ゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２のＸ軸方向の間隔が等しい構成である。つまり、ダミーゲート電極ＤＧ１およびゲート電極Ｇ１の距離と、ダミーゲート電極ＤＧ２およびゲート電極Ｇ２の距離のそれぞれが、ゲート電極Ｇ１およびゲート電極Ｇ２の距離と等しい。この間隔は、図３Ａに示したＰ−Ｔｒ１１１〜１１３のように、複数のトランジスタがＸ軸方向に配置されている場合でも保たれている。
【００４９】
これらのダミーゲート電極およびゲート電極の間隔を等しくすることで、半導体装置の製造過程で、ゲート電極のパターニング時における、ゲート長のばらつきを抑制できる。
【００５０】
図４および図５に示す第１金属配線Ｍ１１、第２金属配線Ｍ１２および第３金属配線Ｍ１３は第１金属配線層に設けられている。第１金属配線Ｍ１１は第１ビアＶ１を介して拡散層Ｄ１と接続されている。第２金属配線Ｍ１２は第１ビアＶ１を介して拡散層Ｓ１と接続され、第３金属配線Ｍ１３は第１ビアＶ１を介して拡散層Ｓ２と接続されている。
【００５１】
図４に示す第４金属配線Ｍ２４、第５金属配線Ｍ２５および第６金属配線Ｍ２６は、第１金属配線層よりも上層に位置する第２金属配線層に設けられている。第４金属配線Ｍ２４は第２ビアＶ２を介して第１金属配線Ｍ１１と接続されている。第５金属配線Ｍ２５は第２ビアＶ２を介して第２金属配線Ｍ１２と接続され、第６金属配線Ｍ２６は第２ビアＶ２を介して第３金属配線Ｍ１３と接続されている。第４金属配線Ｍ２４は、Ｐ−Ｔｒ１１１のドレイン電極に相当する拡散層Ｄ１に接続されているので、Ｐ−Ｔｒ１１１の出力端子ＯＵＴ１に相当する。
【００５２】
図４に示すように、本実施例では、第１ビアＶ１と第２ビアＶ２のパターンはマスク上においては正方形（製造後では円形）であり、第１ビアＶ１の１辺の長さが第２ビアＶ２の１辺の長さよりも小さい。そのため、パターン面積は、第２ビアＶ２の方が第２ビアＶ１よりも大きい。なお、本実施例では、第１ビアＶ１と第２ビアＶ２のパターンが正方形の場合で説明するが、これらのパターンは正方形に限定されず、楕円や円であってもよい。また、以下では、第１ビアＶ１および第２ビアＶ２のパターンのＸＹ平面における最長箇所の長さをパターンサイズと称する。
【００５３】
次に、第１金属配線Ｍ１１〜第３金属配線Ｍ１３のパターンと第１ビアＶ１の配置について、図５を参照して詳しく説明する。
【００５４】
図５に示すように、第１金属配線Ｍ１１のパターンは、第１金属配線Ｍ１１のＸ軸方向の長さ（以下では、この長さを幅と呼ぶ）がＹ軸方向に対して均一に、Ｙ軸方向に延在している。第１金属配線Ｍ１１は、Ｘ軸方向に対して、ダミーゲート電極ＤＧ１およびダミーゲート電極ＤＧ２の間の距離の中央に配置されている。第２金属配線Ｍ１２および第３金属配線Ｍ１３のパターンは、第１ビアＶ１が接続される部位の幅の方が、第１ビアＶ１が接続されない部位の幅よりも長い。
【００５５】
第１ビアＶ１が接続される部位の幅をＷ１と表し、第１ビアＶ１が接続されない部位の幅をＷ２と表すと、図５に示すように、Ｗ１＞Ｗ２の関係になっている。本実施例では、第１金属配線Ｍ１１の幅がＷ２に等しい。
【００５６】
続いて、図５において、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離に注目する。第２金属配線Ｍ１２における幅Ｗ１の部位と第１金属配線Ｍ１１との距離をＧａｐ１とし、第２金属配線Ｍ１２における幅Ｗ２の部位と第１金属配線Ｍ１１との距離をＧａｐ２とすると、図５を見てわかるように、Ｇａｐ２＞Ｇａｐ１の関係になっている。この関係は、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間隔についても同様である。
【００５７】
次に、図５において、第１金属配線Ｍ１１に接続される第１ビアＶ１の配置と第２金属配線Ｍ１２に接続される第１ビアＶ１の配置に注目する。
【００５８】
ここで、例えば、図５の第１金属配線Ｍ１１を見ると、複数の第１ビアＶ１がＹ軸方向に配置されているが、隣り合う第１ビアＶ１の距離は、短いところと長いところの２種類がある。短い距離で隣り合う２つの第１ビアＶ１を１つの組と考え、この組を「第１ビアの組」と称する。
【００５９】
第１金属配線Ｍ１１では、第１ビアの組がＹ軸方向に等間隔に配置されている。図５では、その間隔をＹＬ１で表している。第２金属配線Ｍ１２においても、第１ビアの組が間隔ＹＬ１で配置されているが、Ｙ軸方向の座標が第１金属配線Ｍ１１に接続される第１ビアの組と異なっている。つまり、Ｙ軸方向に対して、第１金属配線Ｍ１１に接続される第１ビアの組と第２金属配線Ｍ１２に接続される第１ビアの組とが交互に配置されている。また、第２金属配線Ｍ１２では、複数の第１ビアの組が等間隔でＹ軸方向に配置される列が、ダミーゲート電極ＤＧ１の両側に、ダミーゲート電極ＤＧ１から同じ距離の位置に設けられている。
【００６０】
図５において、第３金属配線Ｍ１３に接続される第１ビアＶ１を見ると、第３金属配線Ｍ１３における第１ビアの組の配置は、第２金属配線Ｍ１２における第１ビアの組の配置と同等である。そのため、第２金属配線Ｍ１２の場合と同様に、Ｙ軸方向に対して、第１金属配線Ｍ１１に接続される第１ビアの組と第３金属配線Ｍ１３に接続される第１ビアの組とが交互に配置されている。
【００６１】
次に、第４金属配線Ｍ２４、第５金属配線Ｍ２５および第６金属配線Ｍ２６のパターンについて、図４を参照して説明する。
【００６２】
図４に示すように、第４金属配線Ｍ２４〜第６金属配線２６のパターンは、同一であり、各パターンのＸ軸方向の長さ（この長さを幅と称する）がＹ軸方向に対して均一に、Ｙ軸方向に延在している。この幅を図４にＷ３で示す。Ｘ軸方向に対して、第５金属配線Ｍ２５および第６金属配線２６の幅のそれぞれの中心がダミーゲート電極ＤＧ１、ＤＧ２のそれぞれの中心に一致するように、第５金属配線Ｍ２５および第６金属配線２６が配置されている。また、Ｘ軸方向に対して、第４金属配線Ｍ２４の幅の中心が複数の第１ビアの組が配置された列の中心に一致するように、第４金属配線Ｍ２４が配置されている。
【００６３】
第４金属配線Ｍ２４および第５金属配線Ｍ２５の配線間距離をＧａｐ３で表すと、第４金属配線Ｍ２４および第６金属配線Ｍ２６の配線間距離もＧａｐ３となる。Ｗ３＜Ｗ２なので、Ｇａｐ３＞Ｇａｐ２の関係になっている。
【００６４】
次に、図４および図５を参照して説明した配線間距離について、Ｐ−Ｔｒ１１１の断面図で説明する。
【００６５】
図６Ａは図４に示す線分ＡＡの部位の断面図を示し、図６Ｂは図４に示す線分ＢＢの部位の断面図を示す。これらの断面図では、膜の積層方向をＺ軸方向としている。
【００６６】
図６Ａおよび図６Ｂに示すように、半導体基板１００の表面近傍に、ソース電極に相当する拡散層Ｓ１、Ｓ２と、ドレイン電極に相当する拡散層Ｄ１が設けられている。なお、図６Ａおよび図６Ｂの断面図では、Ｎウェル領域を図に示すことを省略している。このことは、他の実施例で参照する断面図についても同様である。
【００６７】
半導体基板１００の上にはゲート絶縁膜（不図示）を介してゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２が設けられ、これらのゲート電極を覆うように第１絶縁膜１６１がゲート絶縁膜上に設けられている。
【００６８】
第１絶縁膜１６１の上には第１金属配線Ｍ１１〜第３金属配線Ｍ１３が設けられている。第１絶縁膜１６１には、第１絶縁膜１６１を貫通する第１ビアＶ１が設けられている。図６Ａに示すように、第２金属配線Ｍ１２が第１ビアＶ１を介して拡散層Ｓ１と接続されている。第３金属配線Ｍ１３が第１ビアＶ１を介して拡散層Ｓ２と接続されている。図６Ｂに示すように、第１金属配線Ｍ１１が第１ビアＶ１を介して拡散層Ｄ１と接続されている。
【００６９】
第１絶縁膜１６１の上には、第１金属配線Ｍ１１〜第３金属配線Ｍ１３を覆うように第２絶縁膜１６２が設けられている。第２絶縁膜１６２の上には第４金属配線Ｍ２４〜第６金属配線Ｍ２６が設けられている。第２絶縁膜１６２には、第２絶縁膜１６２を貫通する第２ビアＶ２が設けられている。
【００７０】
図６Ａおよび図６Ｂに示すように、第５金属配線Ｍ２５が第２ビアＶ２を介して第２金属配線Ｍ１２と接続されている。第４金属配線Ｍ２４が第２ビアＶ２を介して第１金属配線Ｍ１１と接続されている。第６金属配線Ｍ２６が第２ビアＶ２を介して第３金属配線Ｍ１３と接続されている。第２絶縁膜１６２の上には、第４金属配線Ｍ２４〜第６金属配線Ｍ２６を覆うように第３絶縁膜１６３が設けられている。
【００７１】
図６Ａおよび図６Ｂを見比べると、Ｇａｐ２＞Ｇａｐ１の関係になっていることが明らかである。図６Ａでは、第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続される第１ビアＶ１が図に示されているが、第１金属配線Ｍ１１に第１ビアＶ１は接続されていない。その反対に、図６Ｂでは、第１金属配線Ｍ１１に接続される第１ビアＶ１が図に示されているが、第２金属配線Ｍ１２および第３金属配線Ｍ１３に第１ビアＶ１は接続されていない。これは、図４および図５を参照して説明したように、第１金属配線Ｍ１１に接続される第１ビアの組と、第２金属配線Ｍ１２または第３金属配線Ｍ１３に接続される第１ビアの組とがＹ軸方向に対して交互に配置されているからである。
【００７２】
よって、第１金属配線Ｍ１１と第２金属配線Ｍ１２との間の寄生容量Ｃ１、第１金属配線Ｍ１１と第３金属配線Ｍ１３との間の寄生容量Ｃ２、第４金属配線Ｍ２４と第５金属配線Ｍ２５との間の寄生容量Ｃ３、第４金属配線Ｍ２４と第６金属配線Ｍ２６との間の寄生容量Ｃ４、第１金属配線Ｍ１１と第５金属配線Ｍ２５との間の寄生容量Ｃ５、第１金属配線Ｍ１１と第６金属配線Ｍ２６との間の寄生容量Ｃ６、第２金属配線Ｍ１２と第４金属配線Ｍ２４との間の寄生容量Ｃ７、及び第３金属配線Ｍ１３と第４金属配線Ｍ２４との間の寄生容量Ｃ８のそれぞれの値が、削減されていることが理解できる。それぞれの金属配線とその他のノード（例えばゲートや被制御端子）との寄生容量値も、それぞれ低減されることは言うまでもない。
【００７３】
次に、本実施例の半導体装置の製造方法を説明する。ここでは、図４に示したＰ−Ｔｒの形成方法を、図４〜図６Ｂ、図７および図８を参照して説明する。
【００７４】
図７および図８は図４に示したＰ−Ｔｒの形成過程の一例を示す平面図である。図７はゲート電極形成後の平面図であり、図８は第１ビア形成後の平面図である。
【００７５】
図６Ａに示した半導体基板１００に対して、活性領域を分離するための素子分離領域と、Ｎウェル領域およびＰウェル領域とを形成した後、半導体基板１００の表面にゲート絶縁膜（不図示）を形成する。その後、導電性材料膜をゲート絶縁膜上に形成し、リソグラフィ工程により、図７に示すように、導電性材料膜でゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２をパターニングする（図７参照）。
【００７６】
続いて、ゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２をマスクに、Ｎ型導電性不純物を半導体基板１００に打ち込むイオン注入工程を行い、その後、熱処理を行う。これにより、図６Ａおよび図６Ｂに示した拡散層Ｄ１および拡散層Ｓ１、Ｓ２が半導体基板１００の表面近傍に形成される。なお、この熱処理は、イオン注入工程の直後でなくても、イオン注入工程の後であれば、半導体装置の製造過程において、いずれのタイミングで行ってもよい。
【００７７】
上記のイオン注入工程の後、図６Ａおよび図６Ｂに示したように、ゲート絶縁膜（不図示）の上に、ゲート電極Ｇ１、Ｇ２およびダミーゲート電極ＤＧ１、ＤＧ２を覆う第１絶縁膜１６１をＣＶＤ（Chemical Vapor Deposition）法で形成する。そして、リソグラフィ工程により第１絶縁膜１６１に開口を形成し、形成した開口に導電性材料を埋め込むことで、第１ビアＶ１を第１絶縁膜１６１に形成する（図６Ａ、図６Ｂおよび図８参照）。
【００７８】
第１絶縁膜１６１の上に第１金属配線層を形成し、リソグラフィ工程により第１金属配線層で第１金属配線Ｍ１１〜第３金属配線Ｍ１３を形成する（図５参照）。続いて、第１絶縁膜１６１の上に、第１金属配線Ｍ１１〜第３金属配線Ｍ１３を覆う第２絶縁膜１６２をＣＶＤ法で形成する。そして、リソグラフィ工程により第２絶縁膜１６２に開口を形成し、形成した開口に導電性材料を埋め込むことで、第２ビアＶ２を第２絶縁膜１６２に形成する（図６Ａ、図６Ｂおよび図４参照）。
【００７９】
その後、第２絶縁膜１６２の上に第２金属配線層を形成し、リソグラフィ工程により第２金属配線層で第４金属配線Ｍ２４〜第６金属配線Ｍ２６を形成する（図４参照）。そして、第２絶縁膜１６２の上に、第４金属配線Ｍ２４〜第６金属配線Ｍ２６を覆う第３絶縁膜１６３をＣＶＤ法で形成する。
【００８０】
本実施例によれば、第１金属配線層の隣り合う配線間で、これらの配線に接続される第１ビアの組が交互に配置されているので、配線間容量が削減される。また、ソース電極に相当する拡散層Ｓ１、Ｓ２に接続される第１ビアを配置していない部位では、第２金属配線および第３金属配線の幅を短くして、余分な部位を削除している。配線間隔が広くなる部位では、配線間の寄生容量が削減される。
【００８１】
本実施例の構成でダミートランジスタを４本設けた場合、カップリング容量は６．９１ｆＦから５．９７ｆＦ（８６．４パーセント）に低減した。
【実施例２】
【００８２】
本実施例は、実施例１と同様に、第１金属配線層の配線間容量を削減するものであるが、さらに配線間容量を削減可能にした構成である。
【００８３】
本実施例の半導体装置の構成を説明する。本実施例においても、実施例１と同様に、リングオシレータに用いられるＰ−Ｔｒの構成について説明する。また、本実施例では、実施例１と同様な構成についての詳細な説明を省略し、実施例１と異なる点を中心に説明する。
【００８４】
図９は図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。図１０は図９に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。図９および図１０に示す平面図において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。
【００８５】
図９に示すように、第１金属配線Ｍ１１に接続される第２ビアＶ２の数が実施例１の場合よりも少ない。また、図１０に示すように、第１金属配線Ｍ１１のパターンと第１金属配線Ｍ１１に接続される第１ビアＶ１の配置が実施例１と異なっている。以下に、実施例１との違いを、図１０を参照して詳しく説明する。
【００８６】
第１金属配線Ｍ１１に接続される第１ビアの組は、実施例１の場合と同様に等間隔で配置されているが、Ｙ軸方向の位置が第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続される第１ビアの組と対向して配置されている。
【００８７】
また、第１金属配線Ｍ１１のパターンにおいて、第２ビアＶ２が接続される部位の幅が図５に示した幅Ｗ２よりも小さいＷ５である。幅Ｗ５は、第２ビアＶ２のパターンサイズ以上であればよい。幅Ｗ５は、第２ビアＶ２のパターンサイズ以上であり、第２ビアＶ２の配置およびパターンサイズのばらつきを含む値であってもよい。このばらつきの値は、リソグラフィ工程における製造ばらつきによって決まる。本実施例では、幅Ｗ５は図４に示した幅Ｗ３に等しい。さらに、第１金属配線Ｍ１１のパターンにおいて、第１ビアＶ１が接続される部位の幅がＷ５よりも小さいＷ４である。
【００８８】
上述した構成の本実施例と実施例１との違いを、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離に注目して説明する。
【００８９】
図１０において、第１金属配線Ｍ１１における幅Ｗ５の部位と第３金属配線Ｍ１３との距離をＧａｐ４とし、第１金属配線Ｍ１１における幅Ｗ４の部位と第３金属配線Ｍ１３との距離をＧａｐ５とする。図５と図１０を見比べると、Ｇａｐ４＞Ｇａｐ２、Ｇａｐ５＞Ｇａｐ１となっている。そのため、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間容量が、実施例１の構成に比べて、さらに低減する。
【００９０】
なお、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離に注目して説明したが、上述した構成は、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離についても同様である。また、本実施例では、Ｗ３＝Ｗ５の場合で説明したが、Ｗ３≠Ｗ５であってもよく、Ｗ３＜Ｗ２であれば、配線間容量低減の効果が得られる。
【００９１】
次に、図１０を参照して説明した配線間距離について、Ｐ−Ｔｒ１１１の断面図で説明する。
【００９２】
図１１Ａは図９に示す線分ＡＡの部位の断面図を示し、図１１Ｂは図９に示す線分ＢＢの部位の断面図を示す。これらの断面図では、膜の積層方向をＺ軸方向としている。
【００９３】
図１１Ａと図６Ａを見比べると、第１金属配線Ｍ１１に接続される第２ビアＶ２が図６Ａには現われているが、図１１Ａには現われていない。一方、第１金属配線Ｍ１１に接続される第１ビアＶ１が図６Ａには現われていないが、図１１Ａには現われている。これらの断面図に示す部位において、本実施例では、第１金属配線Ｍ１１は、第２ビアＶ２の代わりに、第２ビアＶ２よりもパターンサイズの小さい第１ビアＶ１と接続されている。そのため、第１金属配線Ｍ１１の幅をＷ２より短いＷ４にすることが可能となる。その結果、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離Ｇａｐ５が、実施例１の場合の配線間距離Ｇａｐ１よりも長くなっている。
【００９４】
図１１Ｂと図６Ｂを見比べると、どちらの場合も、第１金属配線Ｍ１１に接続される第１ビアＶ２が現われているが、これらの断面図の部位において、本実施例では、第１金属配線Ｍ１１の幅Ｗ５は、第２ビアＶ２のパターンサイズ以上であるが、Ｗ２よりも小さい。そのため、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離Ｇａｐ４が、実施例１の場合の配線間距離Ｇａｐ２よりも長くなっている。
【００９５】
本実施例によれば、実施例１の構成に比べて、第１金属配線において、第１ビアおよび第２ビアのそれぞれが接続される部位の幅を短くしているので、ドレイン電極に接続される第１金属配線とソース電極に接続される第２金属配線および第３金属配線のそれぞれとの配線間距離が長くなっている場所が増える。そのため、配線間の寄生容量の低減効果がさらに向上する。
【００９６】
本実施例の構成でダミートランジスタを４本設けた場合、カップリング容量は６．９１ｆＦから５．９１ｆＦ（８５．５パーセント）に低減した。
【実施例３】
【００９７】
本実施例は、実施例１の構成に対し、第１金属配線に接続される第１ビアの数を減らし、第１ビアを配置しない部位を削除して配線間容量の削減するものである。
【００９８】
本実施例の半導体装置の構成を説明する。本実施例においても、実施例１および実施例２と同様に、リングオシレータに用いられるＰ−Ｔｒの構成について説明する。また、本実施例では、実施例１または実施例２と同様な構成についての詳細な説明を省略し、これらの実施例と異なる点を中心に説明する。
【００９９】
図１２は図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。図１３は図１２に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。図１２および図１３に示す平面図において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。
【０１００】
図１２に示すように、第１金属配線Ｍ１１に接続される第２ビアＶ２の数と配置は実施例２の場合と同様であるが、第１ビアＶ１が第２ビアＶ２の位置に重ねて配置されている。また、実施例１と同様に、第１金属配線Ｍ１１に接続される第１ビアの組が、第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続される第１ビアの組と、Ｙ軸方向に対して交互に配置されている。さらに、第１金属配線Ｍ１１のパターンが実施例１および実施例２のいずれとも異なっている。以下に、実施例２との違いを、図１３を参照して詳しく説明する。
【０１０１】
本実施例の第１金属配線Ｍ１１のパターンは、図１３に示すように、図５に示したパターンが第１ビアＶ１の組毎に、第１ビアＶ１の組を囲む領域で切り離され、複数に分けられている。以下では、第１ビアＶ１の組を囲む、１つのパターンを第１サブ金属配線と称する。複数の第１サブ金属配線がＹ軸方向に等間隔で配置されており、その間隔を図１３にＹＬ２と示している。本実施例では、第１金属配線Ｍ１１の各第１サブ金属配線の幅はＷ５である。各第１サブ金属配線のパターンのＸ軸方向の長さは、第１ビアＶ１のパターンサイズと第２ビアＶ２のパターンサイズの最大値以上である。各第１サブ金属配線のパターンのＹ軸方向の長さは、第１ビアの組における２つの第１ビアＶ１のＹ軸方向の長さと第２ビアＶ２のパターンサイズの最大値以上である。
【０１０２】
なお、各第１サブ金属配線のパターンのＸ軸方向およびＹ軸方向のそれぞれの長さについても、第１ビアの組および第２ビアＶ２の配置とそれぞれのパターンサイズのばらつきを見込んだ長さを含むようにしてもよい。
【０１０３】
続いて、図１３において、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離に注目してみる。
【０１０４】
図１３に示すように、第１金属配線Ｍ１１の第１サブ金属配線と第２金属配線Ｍ１２との配線間距離は、大部分がＧａｐ４である。第１金属配線Ｍ１１の第１サブ金属配線と第２金属配線Ｍ１２との配線間距離は、最も短いところで、Ｇａｐ４より短いＧａｐ６である。しかし、Ｇａｐ６は、第１金属配線Ｍ１１の第１サブ金属配線の角と第２金属配線Ｍ１２のパターンの角の距離であり、配線間容量に大きな影響はない。
【０１０５】
一方、第１サブ金属配線が配置されていない部位では、第１金属配線層において、第２金属配線Ｍ１２と第３金属配線Ｍ１３の間に配線が配置されていないので、第２金属配線Ｍ１２と第３金属配線Ｍ１３の間に配線間距離Ｇａｐ７が確保される。なお、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離に注目して説明したが、上述した構成は、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離についても同様である。
【０１０６】
次に、図１３を参照して説明した配線間距離について、Ｐ−Ｔｒ１１１の断面図で説明する。
【０１０７】
図１４Ａは図１２に示す線分ＡＡの部位の断面図を示し、図１４Ｂは図１２に示す線分ＢＢの部位の断面図を示す。これらの断面図では、膜の積層方向をＺ軸方向としている。
【０１０８】
図１４Ａに示す部位では、第１金属配線Ｍ１１が配置されていないので、第２金属配線Ｍ１２または第３金属配線Ｍ１３と第１金属配線Ｍ１１との配線間容量は生じない。ソース電極およびドレイン電極間の配線間容量としては、第２金属配線Ｍ１２および第４金属配線Ｍ２４の配線間容量と、第３金属配線Ｍ１３および第４金属配線Ｍ２４の配線間容量となる。図１４Ｂに示す部位では、図１１Ｂに示した部位と同様に、第１金属配線Ｍ１１と第１金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれとの配線間距離Ｇａｐ４が確保されている。
【０１０９】
本実施例では、第１金属配線に接続される第１ビアの数を減らし、第１金属配線のうち、第１ビアを配置しない部位を削除している。そのため、実施例１や実施例２の場合に比べて、配線間の寄生容量の低減効果が向上する。
【０１１０】
本実施例の構成でダミートランジスタを４本設けた場合、カップリング容量は６．９１ｆＦから５．２０ｆＦ（７５．３パーセント）に低減した。
【実施例４】
【０１１１】
本実施例は、実施例３の構成に対し、第１金属配線に接続される第１ビアの数をさらに減らし、第２金属配線および第３金属配線に接続される第１ビアの数を減らして配線間容量を削減するものである。
【０１１２】
本実施例の半導体装置の構成を説明する。本実施例においても、実施例１から実施例３と同様に、リングオシレータに用いられるＰ−Ｔｒの構成について説明する。また、本実施例では、実施例３と同様な構成についての詳細な説明を省略し、実施例３と異なる点を中心に説明する。
【０１１３】
図１５は図３Ａに示したリングオシレータに用いられるＰ−Ｔｒのパターンの一例を示す平面図である。図１６は図１５に示したＰ−Ｔｒのパターンから第２金属配線層および第２ビアのパターンを取り除いた場合の平面図である。図１５および図１６に示す平面図において、図の左右方向をＸ軸方向とし、図の上下方向をＹ軸方向とする。
【０１１４】
図１６に示すように、本実施例では、実施例３と比べて、第１金属配線Ｍ１１に相当する複数の第１サブ金属配線の数が少なく、その配置間隔ＹＬ３がＹＬ２よりも長い。図１５に示すように、実施例３と比べて、第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続する第１ビアの組の数が少ない。第２金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれに接続する第１ビアの組の配置間隔は、図１６に示すように、第１サブ金属配線の配置間隔と同じＹＬ３である。
【０１１５】
続いて、図１６において、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離に注目してみる。
【０１１６】
図１６に示すように、第１金属配線Ｍ１１の第１サブ金属配線と第２金属配線Ｍ１２との配線間距離はＧａｐ４である。本実施例では、実施例３の図１３に示したＧａｐ６のような箇所はない。第１サブ金属配線が配置されていない部位では、第１金属配線層において、第２金属配線Ｍ１２と第３金属配線Ｍ１３の間に配線が配置されていないので、実施例３と同様に、第２金属配線Ｍ１２と第３金属配線Ｍ１３の間に配線間距離Ｇａｐ７が確保される。また、本実施例では、図１６に示すように、第２金属配線Ｍ１２と第３金属配線Ｍ１３の間に配線間距離がＧａｐ７よりも大きいＧａｐ８となる部位が存在している。
【０１１７】
なお、第１金属配線Ｍ１１および第２金属配線Ｍ１２の配線間距離に注目して説明したが、上述した構成は、第１金属配線Ｍ１１および第３金属配線Ｍ１３の配線間距離についても同様である。
【０１１８】
次に、図１６を参照して説明した配線間距離について、Ｐ−Ｔｒ１１１の断面図で説明する。
【０１１９】
図１７Ａは図１５に示す線分ＡＡの部位の断面図を示し、図１７Ｂは図１５に示す線分ＢＢの部位の断面図を示す。これらの断面図では、膜の積層方向をＺ軸方向としている。
【０１２０】
図１７Ａに示す部位では、第１金属配線Ｍ１１が配置されていないので、第２金属配線Ｍ１２または第３金属配線Ｍ１３と第１金属配線Ｍ１１との配線間容量は生じない。ソース電極およびドレイン電極間の配線間容量としては、第２金属配線Ｍ１２および第４金属配線Ｍ２４の配線間容量と、第３金属配線Ｍ１３および第４金属配線Ｍ２４の配線間容量となる。図１７Ｂに示す部位では、図１４Ｂに示した部位と同様に、第１金属配線Ｍ１１と第１金属配線Ｍ１２および第３金属配線Ｍ１３のそれぞれとの配線間距離Ｇａｐ４が確保されている。
【０１２１】
本実施例では、実施例３の構成に比べて、第１金属配線に接続される第１ビアの数をさらに減らし、第２金属配線および第３金属配線に接続される第１ビアの数を減らしている。そして、第１金属配線から第３金属配線のそれぞれにおいて、第１ビアの配置しない部位を削除している。そのため、実施例３の構成に比べて、配線間の寄生容量の低減効果が向上する。
【０１２２】
本実施例の構成でダミートランジスタを４本設けた場合、カップリング容量は６．９１ｆＦから４．４９ｆＦ（６５．０パーセント）に低減した。
【０１２３】
上述した実施例１から実施例４では、コンタクト数によるＴｒ能力の変化と、寄生容量の削減との相殺効果を有する。要求される回路特性に対応して、実施例１から実施例４から最適なレイアウトを選択すればよい。
【０１２４】
将来、半導体装置はさらなる微細化と高速化が進み、ますます寄生容量の削減が重要になる。寄生容量値が回路特性に与える影響を考慮しなければならないセンシティブな回路、例えば電圧制御発振回路のような回路においては、本発明をベースとした改良対策が必須となるので、本発明は非常に重要な技術となる。
【０１２５】
また、上述の実施例１から実施例４では、金属配線層が２層の場合で説明したが、将来のプロセスでは配線層が３層以上の多段化も考えられる。この場合においても高速動作回路の接点容量削減には、本発明が有効である。
【０１２６】
さらに、本発明を、電圧制御発振回路以外の機能素子等の回路に適用してもよい。
【０１２７】
本願の技術思想は、複数の電界効果トランジスタで構成する回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式は、実施例が開示する回路形式限られない。
【０１２８】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１２９】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; ＦＥＴ）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１３０】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１３１】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３２】
１０ 半導体装置
２６ クロック生成部
１１１〜１１３ Ｐ型チャネルＭＯＳＦＥＴ（Ｐ−Ｔｒ）
１２１〜１２３ Ｎ型チャネルＭＯＳＦＥＴ（Ｎ−Ｔｒ）
Ｄ１、Ｓ１、Ｓ２ 拡散層
Ｇ１、Ｇ２ ゲート電極
ＤＧ１、ＤＧ２ ダミーゲート電極
Ｖ１ 第１ビア
Ｖ２ 第２ビア
Ｍ１１ 第１金属配線
Ｍ１２ 第２金属配線
Ｍ１３ 第３金属配線
Ｍ２４ 第４金属配線
Ｍ２５ 第５金属配線
Ｍ２６ 第６金属配線
【特許請求の範囲】
【請求項１】
それぞれが、ドレイン拡散層と、該ドレイン拡散層を挟んで両側に配設される一対のソース拡散層と、前記ドレイン拡散層と前記一対のソース拡散層との間にそれぞれ配設される一対のゲート電極とを有し、列方向に配列される複数のトランジスタと、
前記一対のソース拡散層の内の一方を含む互いに隣接する２つのソース拡散層の間に配列され、該２つのソース拡散層と同電位に維持されている第１のダミーゲート電極と、
前記一対のソース拡散層の内の他方を含む互いに隣接する２つのソース拡散層の間に配列され、該２つのソース拡散層と同電位に維持されている第２のダミーゲート電極と、
複数の第１のビアを介して前記ドレイン拡散層に接続する第１の金属配線と、
前記一対のソース拡散層の一方であって前記互いに隣接する２つのソース拡散層の両方にそれぞれ対応する複数の第１のビアを介して接続する第２の金属配線と、
前記一対のソース拡散層の他方であって前記互いに隣接する２つのソース拡散層の両方にそれぞれ対応する複数の第１のビアを介して接続する第３の金属配線と、
前記第１乃至第３の金属配線にそれぞれ対応する複数の第２のビアを介して接続する第４乃至第６の金属配線と、を備え、
前記第２及び第３の金属配線の前記列方向におけるそれぞれの幅は、対応する前記２つのソース拡散層にそれぞれ接続する複数の第１のビアの両方を含む第１の幅と、前記第１のビアを含まず前記第１の幅よりも短い第２の幅と、を有し、
前記第１及び第２の金属配線の間、並びに前記第１及び第３の金属配線の間のそれぞれのギャップは、前記第１の幅に対応する第１のギャップと、前記第２の幅に対応する前記第１のギャップよりも大きな第２のギャップと、を有し、
前記第４乃至第６の金属配線の前記列方向におけるそれぞれの幅は、前記第１の幅よりも短い第３の幅を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第４及び第５の金属配線の間、並びに前記第４及び第６の金属配線の間のそれぞれのギャップは、前記第１のギャップよりも更に大きな第３のギャップを有する、半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第２のビアのサイズは、前記第１のビアのサイズよりも大きく、
前記第１の金属配線の前記列方向における幅は、前記第１のビアを含む第４の幅と、前記第２のビアを含む第５の幅と、の少なくともいずれか一方を有する、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１の金属配線に対応する前記複数の第１のビアと、前記第２及び第３の金属配線にそれぞれ対応する前記複数の第１のビアとは、前記列方向に垂直な行方向の視点において互いに交互に配置される、半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記第１の金属配線は、前記第４及び第５の幅の両方を有し、
前記第１の金属配線に対応する前記複数の第１のビアと、前記第２及び第３の金属配線にそれぞれ対応する前記複数の第１のビアとは、前記列方向に垂直な行方向の視点において互いに対向に配置され、
前記第１のギャップは、前記第１の幅と前記第４の幅とのギャップであり、
前記第２のギャップは、前記第２の幅と前記第５の幅とのギャップである、半導体装置。
【請求項６】
請求項３または４記載の半導体装置において、
前記第１の金属配線は、前記複数の第１のビアを介してそれぞれ前記ドレイン拡散層に接続し、前記行方向に展開してセパレートに配置される複数の第１のサブ金属配線で構成される、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２及び第３の金属配線がそれぞれ有する前記第１の幅の間を示す第４のギャップをさらに有する、半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第２及び第３の金属配線がそれぞれ有する前記第２の幅の間を示す第５のギャップをさらに有する、半導体装置。
【請求項９】
請求項１から８のいずれか１項記載の半導体装置において、
前記第３の幅は、前記第２の幅よりも短い、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第４及び第５の金属配線の間、並びに前記第４及び第６の金属配線の間のそれぞれのギャップは、前記第１のギャップよりも更に大きな第３のギャップを有し、
前記第３のギャップは、前記第２のギャップよりも大きい、半導体装置。
【請求項１１】
請求項１から１０のいずれか１項記載の半導体装置において、
前記第１及び第４の金属配線は、前記ドレイン拡散層の領域に配置され、
前記第２及び第５の金属配線、並びに前記第３及び第６の金属配線は、それぞれ対応する前記第１及び第２のダミーゲート電極の上に配置される、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第５及び６の金属配線にそれぞれ対応する前記複数の第２のビアは、それぞれ対応する前記第１及び第２のダミーゲート電極の上に配置される、半導体装置。
【請求項１３】
トランジスタのソース電極またはドレイン電極を構成し、それぞれ第１の方向に延在する第１乃至第５の拡散部を含む拡散層と、
前記トランジスタのゲート電極を構成し、前記第１の方向に延在する第１及び第２のゲート配線、並びに前記第１の方向に延在する第１及び第２のダミーゲート配線を含むゲート層と、
前記第１の方向に延在する第１乃至第３の金属配線を含む第１の金属層と、
前記第１の方向に延在する第４から第６の金属配線を含む第２の金属層と、
前記第１の方向に展開して配置される複数の第１のビアを含み、前記拡散層と前記第１の金属層を接続する第１のビア層と、
前記第１の方向に展開して配置される複数の第２のビアを含み、前記第１及び第２の金属層を接続する第２のビア層と、を備え、
第１のトランジスタは、前記第１のゲート配線、前記第１及び第２の拡散部で構成され、
第２のトランジスタは、前記第２のゲート配線、前記第１及び第３の拡散部で構成され、前記第１のトランジスタに隣接して前記第１の方向と直交する第２の方向へ配置され、
第３のトランジスタは、前記１のダミーゲート配線、並びに、前記第２及び第４の拡散部で構成され、前記第１のトランジスタに隣接して、前記第２の方向とは反対の第３の方向に配置され、更に前記１のダミーゲート配線、並びに、前記第３及び第４の拡散部は、同電位であり、
第４のトランジスタは、前記２のダミーゲート配線、並びに、前記第３及び第５の拡散部で構成され、前記第２のトランジスタに隣接して前記第２の方向に配置され、更に前記２のダミーゲート配線、並びに、前記第３及び第５の拡散部は、同電位であり、
それぞれが、少なくとも一つの前記第１のビアをセットとする複数の第１セットが、第１のピッチで前記第１の拡散部に配置され、
それぞれが、少なくとも一つの前記第１のビアをセットとする複数の第２セットが、第２のピッチで前記第２乃至第５の拡散部にそれぞれ配置され、
前記第１の金属配線は、前記第１の拡散部に関連する複数の第１のビアを覆うように前記第１の拡散部の領域に配置され、
前記第２の金属配線は、前記第２及び第４の拡散部にそれぞれ関連する複数の第１のビアを一体として覆うように前記第３のトランジスタの領域に配置され、
前記第３の金属配線は、前記第３及び第５の拡散部にそれぞれ関連する複数の第１のビアを一体として覆うように前記第４のトランジスタの領域に配置され、
それぞれが、少なくとも一つの前記第２のビアをセットとする複数の第３セットが、第３のピッチで前記第１の金属配線に配置され、
それぞれが、少なくとも一つの前記第２のビアをセットとする複数の第４セットが、第４のピッチで前記第２及び第３の金属配線にそれぞれ配置され、
前記第４の金属配線は、前記第１の金属配線に関連する複数の第２のビアを覆うように前記第１の拡散部の領域に配置され、
前記第５の金属配線は、前記第２の金属配線に関連する複数の第２のビアを覆うように前記第３のトランジスタの領域に配置され、
前記第６の金属配線は、前記第３の金属配線に関連する複数の第２のビアを覆うように前記第４のトランジスタの領域に配置され、
前記第２の金属配線の前記第３の方向における幅は、前記第２の拡散部に関連する前記第１のビア及び前記第４の拡散部に関連する前記第１のビアの両方を含む第１の幅と、前記第１の幅よりも短い第２の幅と、を有し、
前記第３の金属配線の前記第２の方向における幅は、前記第３の拡散部に関連する前記第１のビア及び前記第５の拡散部に関連する前記第１のビアの両方を含む前記第１の幅と、前記第２の幅と、を有し、
前記第４乃至第６の金属配線の前記第２の方向におけるそれぞれの幅は、前記第１の幅よりも短い第３の幅を有し、
前記第１及び第２の金属配線の間、並びに前記第１及び第３の金属配線の間のそれぞれのギャップは、前記第１の幅に対応する第１のギャップと、前記第２の幅に対応する前記第１のギャップよりも大きな第２のギャップと、を有する、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第４及び第５の金属配線の間、並びに前記第４及び第６の金属配線の間のそれぞれのギャップは、前記第１のギャップよりも更に大きな第３のギャップを有する、半導体装置。
【請求項１５】
請求項１３又は１４記載の半導体装置において、
前記第２のビアのサイズは、前記第１のビアのサイズよりも大きく、
前記第１の金属配線の前記第２の方向における幅は、前記第１のビアを含む第４の幅と、前記第２のビアを含む第５の幅と、の少なくともいずれか一方を有する、半導体装置。
【請求項１６】
請求項１３から１５のいずれか１項記載の半導体装置において、
前記第３の幅は、前記第２の幅よりも短い、半導体装置。
【請求項１７】
請求項１３から１６のいずれか１項記載の半導体装置において、
前記第４及び第５の金属配線の間、並びに前記第４及び第６の金属配線の間のそれぞれのギャップは、前記第１のギャップよりも更に大きな第３のギャップを有し、
前記第３のギャップは、前記第２のギャップよりも大きい、半導体装置。
【請求項１８】
請求項１３から１７のいずれか１項記載の半導体装置において、
前記第１及び第４の金属配線は、前記第１の拡散部に配置され、
前記第２及び第５の金属配線、並びに前記第３及び第６の金属配線は、それぞれ対応する前記第１及び第２のダミーゲート配線の上に配置される、半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第５及び６の金属配線にそれぞれ対応する前記複数の第２のビアは、それぞれ対応する前記第１及び第２のダミーゲート配線の上に配置される、半導体装置。
【請求項１】
それぞれが、ドレイン拡散層と、該ドレイン拡散層を挟んで両側に配設される一対のソース拡散層と、前記ドレイン拡散層と前記一対のソース拡散層との間にそれぞれ配設される一対のゲート電極とを有し、列方向に配列される複数のトランジスタと、
前記一対のソース拡散層の内の一方を含む互いに隣接する２つのソース拡散層の間に配列され、該２つのソース拡散層と同電位に維持されている第１のダミーゲート電極と、
前記一対のソース拡散層の内の他方を含む互いに隣接する２つのソース拡散層の間に配列され、該２つのソース拡散層と同電位に維持されている第２のダミーゲート電極と、
複数の第１のビアを介して前記ドレイン拡散層に接続する第１の金属配線と、
前記一対のソース拡散層の一方であって前記互いに隣接する２つのソース拡散層の両方にそれぞれ対応する複数の第１のビアを介して接続する第２の金属配線と、
前記一対のソース拡散層の他方であって前記互いに隣接する２つのソース拡散層の両方にそれぞれ対応する複数の第１のビアを介して接続する第３の金属配線と、
前記第１乃至第３の金属配線にそれぞれ対応する複数の第２のビアを介して接続する第４乃至第６の金属配線と、を備え、
前記第２及び第３の金属配線の前記列方向におけるそれぞれの幅は、対応する前記２つのソース拡散層にそれぞれ接続する複数の第１のビアの両方を含む第１の幅と、前記第１のビアを含まず前記第１の幅よりも短い第２の幅と、を有し、
前記第１及び第２の金属配線の間、並びに前記第１及び第３の金属配線の間のそれぞれのギャップは、前記第１の幅に対応する第１のギャップと、前記第２の幅に対応する前記第１のギャップよりも大きな第２のギャップと、を有し、
前記第４乃至第６の金属配線の前記列方向におけるそれぞれの幅は、前記第１の幅よりも短い第３の幅を有する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第４及び第５の金属配線の間、並びに前記第４及び第６の金属配線の間のそれぞれのギャップは、前記第１のギャップよりも更に大きな第３のギャップを有する、半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第２のビアのサイズは、前記第１のビアのサイズよりも大きく、
前記第１の金属配線の前記列方向における幅は、前記第１のビアを含む第４の幅と、前記第２のビアを含む第５の幅と、の少なくともいずれか一方を有する、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１の金属配線に対応する前記複数の第１のビアと、前記第２及び第３の金属配線にそれぞれ対応する前記複数の第１のビアとは、前記列方向に垂直な行方向の視点において互いに交互に配置される、半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記第１の金属配線は、前記第４及び第５の幅の両方を有し、
前記第１の金属配線に対応する前記複数の第１のビアと、前記第２及び第３の金属配線にそれぞれ対応する前記複数の第１のビアとは、前記列方向に垂直な行方向の視点において互いに対向に配置され、
前記第１のギャップは、前記第１の幅と前記第４の幅とのギャップであり、
前記第２のギャップは、前記第２の幅と前記第５の幅とのギャップである、半導体装置。
【請求項６】
請求項３または４記載の半導体装置において、
前記第１の金属配線は、前記複数の第１のビアを介してそれぞれ前記ドレイン拡散層に接続し、前記行方向に展開してセパレートに配置される複数の第１のサブ金属配線で構成される、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第２及び第３の金属配線がそれぞれ有する前記第１の幅の間を示す第４のギャップをさらに有する、半導体装置。
【請求項８】
請求項６記載の半導体装置において、
前記第２及び第３の金属配線がそれぞれ有する前記第２の幅の間を示す第５のギャップをさらに有する、半導体装置。
【請求項９】
請求項１から８のいずれか１項記載の半導体装置において、
前記第３の幅は、前記第２の幅よりも短い、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第４及び第５の金属配線の間、並びに前記第４及び第６の金属配線の間のそれぞれのギャップは、前記第１のギャップよりも更に大きな第３のギャップを有し、
前記第３のギャップは、前記第２のギャップよりも大きい、半導体装置。
【請求項１１】
請求項１から１０のいずれか１項記載の半導体装置において、
前記第１及び第４の金属配線は、前記ドレイン拡散層の領域に配置され、
前記第２及び第５の金属配線、並びに前記第３及び第６の金属配線は、それぞれ対応する前記第１及び第２のダミーゲート電極の上に配置される、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第５及び６の金属配線にそれぞれ対応する前記複数の第２のビアは、それぞれ対応する前記第１及び第２のダミーゲート電極の上に配置される、半導体装置。
【請求項１３】
トランジスタのソース電極またはドレイン電極を構成し、それぞれ第１の方向に延在する第１乃至第５の拡散部を含む拡散層と、
前記トランジスタのゲート電極を構成し、前記第１の方向に延在する第１及び第２のゲート配線、並びに前記第１の方向に延在する第１及び第２のダミーゲート配線を含むゲート層と、
前記第１の方向に延在する第１乃至第３の金属配線を含む第１の金属層と、
前記第１の方向に延在する第４から第６の金属配線を含む第２の金属層と、
前記第１の方向に展開して配置される複数の第１のビアを含み、前記拡散層と前記第１の金属層を接続する第１のビア層と、
前記第１の方向に展開して配置される複数の第２のビアを含み、前記第１及び第２の金属層を接続する第２のビア層と、を備え、
第１のトランジスタは、前記第１のゲート配線、前記第１及び第２の拡散部で構成され、
第２のトランジスタは、前記第２のゲート配線、前記第１及び第３の拡散部で構成され、前記第１のトランジスタに隣接して前記第１の方向と直交する第２の方向へ配置され、
第３のトランジスタは、前記１のダミーゲート配線、並びに、前記第２及び第４の拡散部で構成され、前記第１のトランジスタに隣接して、前記第２の方向とは反対の第３の方向に配置され、更に前記１のダミーゲート配線、並びに、前記第３及び第４の拡散部は、同電位であり、
第４のトランジスタは、前記２のダミーゲート配線、並びに、前記第３及び第５の拡散部で構成され、前記第２のトランジスタに隣接して前記第２の方向に配置され、更に前記２のダミーゲート配線、並びに、前記第３及び第５の拡散部は、同電位であり、
それぞれが、少なくとも一つの前記第１のビアをセットとする複数の第１セットが、第１のピッチで前記第１の拡散部に配置され、
それぞれが、少なくとも一つの前記第１のビアをセットとする複数の第２セットが、第２のピッチで前記第２乃至第５の拡散部にそれぞれ配置され、
前記第１の金属配線は、前記第１の拡散部に関連する複数の第１のビアを覆うように前記第１の拡散部の領域に配置され、
前記第２の金属配線は、前記第２及び第４の拡散部にそれぞれ関連する複数の第１のビアを一体として覆うように前記第３のトランジスタの領域に配置され、
前記第３の金属配線は、前記第３及び第５の拡散部にそれぞれ関連する複数の第１のビアを一体として覆うように前記第４のトランジスタの領域に配置され、
それぞれが、少なくとも一つの前記第２のビアをセットとする複数の第３セットが、第３のピッチで前記第１の金属配線に配置され、
それぞれが、少なくとも一つの前記第２のビアをセットとする複数の第４セットが、第４のピッチで前記第２及び第３の金属配線にそれぞれ配置され、
前記第４の金属配線は、前記第１の金属配線に関連する複数の第２のビアを覆うように前記第１の拡散部の領域に配置され、
前記第５の金属配線は、前記第２の金属配線に関連する複数の第２のビアを覆うように前記第３のトランジスタの領域に配置され、
前記第６の金属配線は、前記第３の金属配線に関連する複数の第２のビアを覆うように前記第４のトランジスタの領域に配置され、
前記第２の金属配線の前記第３の方向における幅は、前記第２の拡散部に関連する前記第１のビア及び前記第４の拡散部に関連する前記第１のビアの両方を含む第１の幅と、前記第１の幅よりも短い第２の幅と、を有し、
前記第３の金属配線の前記第２の方向における幅は、前記第３の拡散部に関連する前記第１のビア及び前記第５の拡散部に関連する前記第１のビアの両方を含む前記第１の幅と、前記第２の幅と、を有し、
前記第４乃至第６の金属配線の前記第２の方向におけるそれぞれの幅は、前記第１の幅よりも短い第３の幅を有し、
前記第１及び第２の金属配線の間、並びに前記第１及び第３の金属配線の間のそれぞれのギャップは、前記第１の幅に対応する第１のギャップと、前記第２の幅に対応する前記第１のギャップよりも大きな第２のギャップと、を有する、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第４及び第５の金属配線の間、並びに前記第４及び第６の金属配線の間のそれぞれのギャップは、前記第１のギャップよりも更に大きな第３のギャップを有する、半導体装置。
【請求項１５】
請求項１３又は１４記載の半導体装置において、
前記第２のビアのサイズは、前記第１のビアのサイズよりも大きく、
前記第１の金属配線の前記第２の方向における幅は、前記第１のビアを含む第４の幅と、前記第２のビアを含む第５の幅と、の少なくともいずれか一方を有する、半導体装置。
【請求項１６】
請求項１３から１５のいずれか１項記載の半導体装置において、
前記第３の幅は、前記第２の幅よりも短い、半導体装置。
【請求項１７】
請求項１３から１６のいずれか１項記載の半導体装置において、
前記第４及び第５の金属配線の間、並びに前記第４及び第６の金属配線の間のそれぞれのギャップは、前記第１のギャップよりも更に大きな第３のギャップを有し、
前記第３のギャップは、前記第２のギャップよりも大きい、半導体装置。
【請求項１８】
請求項１３から１７のいずれか１項記載の半導体装置において、
前記第１及び第４の金属配線は、前記第１の拡散部に配置され、
前記第２及び第５の金属配線、並びに前記第３及び第６の金属配線は、それぞれ対応する前記第１及び第２のダミーゲート配線の上に配置される、半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第５及び６の金属配線にそれぞれ対応する前記複数の第２のビアは、それぞれ対応する前記第１及び第２のダミーゲート配線の上に配置される、半導体装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【公開番号】特開２０１３−８４６５６（Ｐ２０１３−８４６５６Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２１７８９（Ｐ２０１１−２２１７８９）
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月６日（２０１１．１０．６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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