半導体装置
【課題】ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＦＥＴを備えた半導体装置に関する。
【背景技術】
【０００２】
ｎ型ＦＥＴはゲート電圧が閾値電圧（Ｖth）を上回るとオン状態になり、ソースとドレイン間の抵抗が低くなる。通常のＦＥＴでは、Ｖthはオン状態とオフ状態に係わらず一定値である。これに対して、オンするとＶthが下がり、オフすると再びＶthが上がる機能を持つｎ型ＦＥＴが提案されており、この機能は、Ｖth自己調整機能と呼ばれる。
【０００３】
例えば、非特許文献１には、強誘電体膜を応用したＶth自己調整機能を持つＦＥＴ（以下、Ｖth自己調整ＦＥＴ）を利用したＳＲＡＭが開示されている。ＳＲＡＭをＶth自己調整ＦＥＴで構成することによって、ＳＲＡＭのデータ保持特性と読み出し特性を共に改善することができる。開示されたＶth自己調整ＦＥＴのゲートスタック部は、シリコン基板上に形成されたＨｆ−Ａｌ−Ｏからなるバッファ層と、バッファ層上に形成されるＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）強誘電体膜と、ＳＢＴ膜上に形成されるＰｔメタル電極とで構成されている。
【０００４】
この他、従来の技術として、不揮発メモリＴｒを使用する不揮発プログラマブルスイッチや、電源スイッチＦＥＴを高Ｖthトランジスタで構成してＩoff性能を向上させる技術や、チャージトラップ膜の膜厚を厚くして高エネルギー電子の捕獲確率および保持確率を向上させる技術などが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公報６，００２，６１０号
【特許文献２】特許第２，６３１，３３５号公報
【非特許文献】
【０００６】
【非特許文献１】Shuhei Tanakamaru, Teruyoshi Hatanaka, Ryoji Yajima, Mitsue Takahashi, Shigeki Sakai and Ken Takeuchi, IEDM Tech. Dig., p283 (2009).
【非特許文献２】Shosuke Fujii, Naoki Yasuda, Jun Fujiki, “A new method to extract the charge centroid in the program operatＩon of metal-oxide-nitride-oxide-semiconductor memories”, Japanese Journal of Applied Physics 49, 04DD06-1 (2010).
【非特許文献３】N. Goel, et.al., “Erase and RetentＩon Improvements in Charge Trap Flash Through Engineered Charge Storage Layer”, IEEE Electron Device Letters 30, 216 (2009).
【非特許文献４】Y. Kamigaki, et.al., IEICE trans. Electron. E84-C, 713 (2001).
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態が解決しようとする課題は、ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様では、半導体基板と、
前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備え、
前記半導体素子は、
前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、
前記絶縁膜の上方に配置されるゲート電極と、
前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による半導体装置の断面図。
【図２】本実施形態によるｎ型ＦＥＴの動作原理を説明する図。
【図３】本実施形態によるｐ型ＦＥＴの動作原理を説明する図。
【図４】本実施形態によるＶth自己調整ＦＥＴ１の動作原理を実証する実験結果を示すグラフ。
【図５】第２の実施形態による半導体装置の回路図であり、より具体的にはＳＲＡＭセルの回路図。
【図６】ΔＶthとＳｉＮｘ膜の膜厚Ｔctとの関係についての実験結果を示すグラフ。
【図７】ＳｉＯＮブロック絶縁膜３とＳｉＮｘチャージトラップ膜４からなる積層ゲートスタックについて、ゲートリーク電流ＪｇとＳｉＯＮブロック絶縁膜３の膜厚Ｔoxの関係を示す図。
【図８】第３の実施形態による半導体装置の回路図。
【図９】第４の実施形態による半導体装置の回路図。
【図１０】第５の実施形態による半導体装置の回路図。
【図１１】第５の実施形態による他の半導体装置の回路図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は第１の実施形態による半導体装置の断面図である。図１の半導体装置は、オン状態とオフ状態で閾値電圧Ｖthを自動的に調整可能なＶth自己調整ＦＥＴ１である。図１のＶth自己調整ＦＥＴ１は、半導体基板２上に形成されるブロック絶縁膜３と、ブロック絶縁膜３上に形成されるチャージトラップ膜４と、チャージトラップ膜４上に形成されるゲート電極５とを備えている。チャージトラップ膜４は、ブロック絶縁膜３の下部に形成されるチャネルとの間よりも、ゲート電極５との間で、より多くの電子の授受を行なう。
【００１２】
チャージトラップ膜４は、ＳｉＮｘ膜であり、ｘはＳｉに対するＮのモル比であって、０．６７＜ｘ＜１．３３の範囲内の値である。チャージトラップ膜４の膜厚Ｔctは、０．３４nm＜Ｔct＜７nmの範囲内の値である。
【００１３】
ブロック絶縁膜３は、ＳｉＯＮ膜であり、このＳｉＯＮ膜内のＳｉ、ＯおよびＮの合計に対するＮのモル比｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝は、０≦｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝＜０．３５の範囲内の値である。ブロック絶縁膜３の膜厚Ｔoxは、０．６４nm＜Ｔoxの範囲内の値であり、より好ましくは０．６４nm＜Ｔox＜２．７０nmである。
【００１４】
ＳｉＮｘ膜３の化学量論的組成はＳｉ３Ｎ４であり、その場合のＳｉに対するＮのモル比はｘ＝１．３３となる。ｘ＜１．３３のＳｉＮｘ膜は、Ｓｉの組成比が大きいＳｉリッチな組成となり、この場合は、Ｓｉ原子が未結合手（ダングリングボンド）を所持することになり、このダングリングボンドの存在により、両極性トラップが生成されると考えられる。両極性トラップの密度は、ｘが１．３３よりも低下するに従って増加する。両極性トラップは電子を１つ有する場合が中性で、その電子を放出すると正に帯電し、別個の電子を捕獲して計２つの電子を所持すると負に帯電する。後述するように、Ｖth自己調整機能を持つには、チャージトラップ膜４が両極性トラップを有することが必須であり、本実施形態では、ブロック絶縁膜３を構成するＳｉＮｘ膜のｘ＜１．３３が必須条件となる。
【００１５】
ｘ＝０．６７は平均的に、Ｓｉの４つの結合手の内２つが未結合手となるか、隣接Ｓｉと共有結合を形成する組成に相当する。この場合、共有結合が大量に存在することになり、ＳｉＮｘ膜の絶縁性が劣化して、ゲートリーク電流が著しく増大する。従って、０．６７＜ｘが望ましい。
【００１６】
図２および図３は本実施形態によるＶth自己調整ＦＥＴ１の動作原理を説明する図であり、電子の移動方向をＦＥＴの断面図とエネルギーバンドを使って図示している。図２は、ｎ型ＦＥＴ１で、ゲート電極５がｎ＋ポリシリコンの例を示している。
【００１７】
より詳細には、図２（ａ）は、ゲート−ソース間電圧Ｖgs＝０Ｖで、ｎ型ＦＥＴがオフ状態の場合を示している。図２（ａ）の場合、チャージトラップ膜４中に電界は印加されない。チャージトラップ膜４中の両極性トラップは電子を保持しているため、中性となる。図２（ｂ）は、Ｖgs＞０で、ｎ型ＦＥＴがオン状態の場合を示している。この場合、チャージトラップ膜４中には電界が印加されるが、この電界によって両極性トラップの電子がゲート電極５側に引き抜かれる。この結果、チャージトラップ膜４中に正の電荷が発生し、ｎ型ＦＥＴのＶthは低下する。
【００１８】
一方、オン状態からＶgsを低下させ、再びオフ状態に戻った場合、電子がゲート電極５から再びチャージトラップ膜４に供給され、チャージトラップ膜４中の正電荷は消滅する。この結果、オン状態のＶthと比べてオフ状態のＶthは大きくなる。
【００１９】
図３は、ｐ型ＦＥＴで、ゲート電極５がｐ＋ポリシリコンの例を示している。より詳細には、図３（ａ）は、Ｖgs＝０Ｖで、ＦＥＴがオフ状態の場合を示している。図３（ａ）の場合、チャージトラップ膜４中に電界は印加されない。チャージトラップ膜４中の両極性トラップは、電子を保持しているため中性となる。図３（ｂ）は、Ｖgs＜０でｐ型ＦＥＴがオン状態の場合を示している。
【００２０】
ｐ型ＦＥＴがオン状態になると、チャージトラップ膜４中に電界が印加され、この電界によってゲート電極５から電子が注入されて、両極性トラップは電子を捕獲する。この結果、チャージトラップ膜４中に負の電荷が発生し、ｐ型ＦＥＴの｜Ｖth｜は低下する。一方、オン状態からＶgsを増加させ、再びオフ状態に戻った場合、チャージトラップ膜４が捕獲した電子がゲート電極５へ放出されチャージトラップ膜４中の負電荷は消滅する。この結果、オン状態の｜Ｖth｜と比べてオフ状態の｜Ｖth｜は大きくなる。
【００２１】
このように、ｎ型ＦＥＴとｐ型ＦＥＴのいずれであっても、チャージトラップ膜４は、ゲート電極５と電子授受を行う。この点が本実施形態のＶth自己調整ＦＥＴ１の特徴である。本実施形態のチャージトラップ膜４はゲート電極５と直接接している。これは、ゲート電極５と高速に電子授受を行う必要があるためである。また、本実施形態では、チャージトラップ膜４と半導体基板１との間にブロック絶縁膜３を配置している。このブロック絶縁膜３により、半導体基板１の表面付近に形成されるチャネルとチャージトラップ膜との間での電子の授受を抑制できる。
【００２２】
以後の説明では、特に断らない限りｎ型ＦＥＴを例に挙げて説明する。
【００２３】
第１の実施形態では、チャージトラップ膜４の膜厚Ｔctは０．３４＜Ｔct＜７nmの範囲である。以下、膜厚Ｔctがこの範囲に制限される理由を説明する。
【００２４】
ＳｉＮチャージトラップ膜４の基本構造はＳｉＮ４四面体構造であり、またＳｉ−Ｎ結合距離は０．１７nmである。従って１原子層は０．３４nmの厚みを有する。このことから、本実施形態では、０．３４nm＜Ｔctを、チャージトラップ膜４の膜厚Ｔctの下限に関する必須条件としている。
【００２５】
チャージトラップ膜４の膜厚Ｔctが厚い場合、高エネルギー電子の捕獲確率および保持確率が増大する。例えば、非特許文献２では、厚いＳｉＮ膜中に注入された高エネルギー電子は注入側から７nmの位置に捕獲される。従って、Ｔct＞７nmの場合、オン状態のときに半導体（チャネル）側から注入された電子がチャージトラップ膜４中に捕獲され、保持される確率が著しく増大する。チャージトラップ膜４中に捕獲された電子は負電荷として作用し、Ｖthを上昇させる。これは、本実施形態とは逆方向の好ましくないＶthの変化である。そこで、本実施形態では、Ｔct＜７nmを、がチャージトラップ膜４の膜厚Ｔctの上限に関する必須条件としている。
【００２６】
また、本実施形態では、以下の１）〜３）の条件を満たすブロック絶縁膜３を備えている。
１）ＳｉＮｘからなるチャージトラップ膜４とＳｉ基板との間に、ＳｉＯＮからなるブロック絶縁膜３を配置する。
２）ブロック絶縁膜３内のＳｉ、ＯおよびＮの合計に対するＮのモル比｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝は、０≦｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝＜０．３５の範囲内の値である。
３）ブロック絶縁膜３の膜厚Ｔoxは、０．６４nm＜Ｔoxの範囲内の値である。
【００２７】
ブロック絶縁膜３がなければ、チャージトラップ膜４はゲート電極５だけでなく半導体基板１内のチャネルとも電子の授受が可能となる。従って、チャネルとの電子授受を阻害もしくは減少させるためにブロック絶縁膜３が必須となる。
【００２８】
ブロック絶縁膜３中のＮの含有率は、ＳｉとＯとＮとの合計に対するＮのモル比（Ｎ／（Ｓｉ＋Ｎ＋Ｏ））で表される。Ｎ／（Ｓｉ＋Ｎ＋Ｏ）は、純粋なＳｉＯ２膜の場合は０であり、純粋なＳｉ３Ｎ４膜の場合は０．５７である。通常のＣＭＯＳ製造工程で使用されるＳｉＯＮゲート絶縁膜の（Ｎ／（Ｓｉ＋Ｎ＋Ｏ））は最小で０、最大で０．３５である。また、本実施形態では、ＳｉＯ２膜をブロック絶縁膜３として使用することも可能である。
【００２９】
このように、ブロック絶縁膜３の組成が０≦Ｎ／（Ｓｉ＋Ｎ＋Ｏ）＜０．３５の範囲であるならば、通常のＣＭＯＳ製造工程で使用されるＳｉＯＮゲート絶縁膜をそのまま使用でき、製造が容易になる。
【００３０】
ブロック絶縁膜３が、チャネルとチャージトラップ膜４との電子授受を阻害もしくは減少させる機能を果たすには、ブロック絶縁膜３の膜厚Ｔoxが上述した３）の条件を満たす必要がある。量子力学的には、チャネル電子の波動関数は０．５nm程度まで絶縁膜中に染み出す。従って、上述した機能を果たすには、２原子層程度の厚さが必要となる。ブロック絶縁膜３は、ＳｉＯ４四面体、ＳｉＮ４四面体、またはＳｉＯｙＮ４−ｙ（ｙ：１，２，３）四面体から構成され、Ｓｉ−Ｏ結合距離は０．１６nmで、Ｓｉ−Ｎ結合距離は０．１７nmである。このことから、ブロック絶縁膜３の１原子層は最小でも０．３２nmの厚みを有することになる。
【００３１】
このように、上述した３）の条件を満たすことで、ブロック絶縁膜３がチャネルとチャージトラップ膜４との電子授受を阻害もしくは減少させる機能を果たすことになる。この機能は、ゲートリーク電流を低減させる効果とみなすことができる。
【００３２】
ブロック絶縁膜３によるゲートリーク電流の低減効果をさらに高めるには、ブロック絶縁膜３の膜厚Ｔoxを、０．６４nm＜Ｔox＜２．７０nmの範囲内の値にするのが望ましい。以下、２．７０nmの根拠について説明する。
【００３３】
一方、ＳｉＮｘからなるチャージトラップ膜４は誘電率７．９のｈｉｇｈ−ｋ絶縁膜である。Ｓｉの伝導帯に対するＳｉリッチ組成のＳｉＮｘの伝導帯の障壁高さ（ΔＥｃ）は、非特許文献３によれば１．３５ｅＶである。通常のＬＳＩの電源電圧ＶDDは、ＬＳＩ内のオン状態のＦＥＴのゲート絶縁膜の電界Ｆoxが５〜６ＭＶ／ｃｍとなるように設計される。
【００３４】
図１のＦＥＴのように、ＳｉＯＮブロック絶縁膜３とＳｉＮｘチャージトラップ膜４の積層構造において、電源電圧ＶDDのうち、ＳｉＯＮブロック絶縁膜３に印加される電圧をＶoxとすると、Ｖox＝Ｆox×Ｔoxである。Ｖox＜ΔＥｃであれば、ＳｉＮｘチャージトラップ膜４も絶縁膜として機能し、ゲートリーク電流の低減に寄与できる。一方、Ｖox＞ΔＥｃとなると、ゲートリーク電流はＳｉＯＮブロック絶縁膜３のみによって決定される。従って、ゲートリーク電流低減効果のある臨界ブロック絶縁膜３厚Ｔox_limitは、Ｔox_limit＜ΔＥｃ／Ｆox＝１．３５ｅＶ／５［ＭＶ／ｃｍ］＝２．７０nmとなる。
【００３５】
図４は本実施形態によるＶth自己調整ＦＥＴ１の動作原理を実証する実験結果を示すグラフである。
【００３６】
図４（ａ）はｎ型Ｖth自己調整ＦＥＴ１のＩds−Ｖgs特性を示している。Ｔct＝２．７７nm、ｘ＝１．２０、Ｔox＝２．９２、Ｎ／（Ｓｉ＋Ｏ＋Ｎ）＝０、ゲート電極５はｎ＋ポリシリコンである。図中０Ｖ stdbyと記載されるＩＶ特性は、Ｖgs＝０Ｖで長時間保持してチャージトラップ膜４を中性状態にした上で、その帯電状態を変化させないように高速パルスＩＶ測定で取得したものである。一方、ＶDD stdbyと記載されるＩＶ特性は、Ｖgs＝ＶDDで長時間保持してチャージトラップ膜４を正の帯電状態にした上で、その帯電状態を変化させないように高速パルスＩＶ測定で取得したものである。ＶDDとしてはゲート絶縁膜電界が５．５ＭＶ／ｃｍとなるように設定した。図４（ａ）のグラフから実証されるように、ゲートにＶgs＞０を印加した状態の方が、ゲートにＶgs＝０Ｖを印加した状態よりも、ｎ型ＦＥＴのＶthが低下する。
【００３７】
図４（ｂ）はｐ型Ｖth自己調整ＦＥＴ１のＩds−Ｖgsを示している。Ｔct＝２．７７nm、ｘ＝１．２０、Ｔox＝２．９２，Ｎ／（Ｓｉ＋Ｏ＋Ｎ）＝０、ゲート電極５はｐ＋ポリシリコンである。図４（ａ）のｎ型ＦＥＴと図４（ｂ）のｐ型ＦＥＴは、イオン注入条件を除いて同一の製造プロセスで作製される。図中０Ｖ stdbyと記載されるＩＶ特性は、Ｖgs＝０Ｖで長時間保持しチャージトラップ膜４を中性状態にした上で、その帯電状態を変化させないように高速パルスＩＶ測定で取得したものである。一方、−ＶDD stdbyと記載されるＩＶ特性は、Ｖgs＝−ＶDDで長時間保持してチャージトラップ膜４を負の帯電状態にした上で、その帯電状態を変化させないように高速パルスＩＶ測定で取得したものである。−ＶDDとしてはゲート絶縁膜電界が５．５ＭＶ／ｃｍとなるように設定した。図４（ｂ）のグラフから実証されるように、ゲートにＶgs＜０を印加した状態の方が、ゲートにＶgs＝０Ｖを印加した状態よりも、ｐ型ＦＥＴの｜Ｖth｜が低下する。
【００３８】
図４（ａ）と図４（ｂ）の実験結果は、ｎ型ＦＥＴとｐ型ＦＥＴの双方に、同一のブロック絶縁膜３と同一のチャージトラップ膜４とを設けることで、チャージトラップ膜４に両極性トラップが生成されて、いずれのＦＥＴでも、Ｖth自己調整機能を持つことを示している。従って、本実施形態によれば、ブロック絶縁膜３とチャージトラップ膜４に関しては、ｎ型ＦＥＴとｐ型ＦＥＴで、製造プロセスを別個に設けなくて済み、少ない工程数でｎ型ＦＥＴとｐ型ＦＥＴを作製できる。
【００３９】
本実施形態によるｎ型ＦＥＴとｐ型ＦＥＴでは、ゲート電極５の材料として、それぞれｎ型とｐ型のポリシリコンを使用することができる。これは通常のＦＥＴと同じゲート電極５の材料であり、材料費を抑制できる。
【００４０】
あるいは、ゲート電極５として、金属材料を用いても良い。金属材料を用いたメタルゲートは、ゲート電極５内部には原理的に空乏層が発生しないので、多結晶シリコンゲートの場合のように空乏層によるＦＥＴの電流駆動力の低下は起きない。また、本実施形態によるＦＥＴにメタルゲートを用いると、チャージトラップ膜４とゲート電極５との界面に空乏層が発生しないため、チャージトラップ膜４とゲート電極５間の電子授受をより高速に行うことができる。空乏層を発生させないためには、ゲート電極５のうち、少なくともチャージトラップ膜４と接する部分を金属材料で形成する必要がある。メタルゲートの金属材料としては、ＴａＣ、ＴａＮ、ＴｉＮ、ＴｉＣＮ、ＴｉＡｌＮ、Ｗ、ＷＮ、Ｍｏなどのタンタル，チタン，タングステン、モリブデンなどの高融点金属、あるいはこれら金属の炭化物、窒化物、Ａｌ化合物を使用することができる。
【００４１】
上述したように、本実施形態では、ブロック絶縁膜３とチャージトラップ膜４の膜厚、材料および組成を特定しているが、膜厚、材料および組成は、ゲート電極５の表面から半導体基板側の所定位置をＦＩＢ（Focused Ｉon Beam）によるピックアップ法で切り出し、断面を高分解能透過電子顕微鏡（ＨＲＴＥＭ）で撮像するか、若しくはエネルギー分散型Ｘ線分析（ＥＤＸ：Energy Dispersive X-ray Analysis）、若しくは電子エネルギー損失分光法（ＥＥＬＳ：Electron Energy-Loss Spectroscopy）で分析すれば、明らかにすることができる。
【００４２】
例えば、非特許文献４はＭＮＯＳ（Metal-Nitride-Oxide-Silicon）メモリを開示している。ＭＮＯＳメモリは、半導体基板２上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成されたチャージトラップ膜４と、チャージトラップ膜４上に形成されたゲート電極５とを備え、チャージトラップ膜４はＳｉＮ膜で構成され、その膜厚は最低７nm以上で典型的には２０nm程度であり、トンネル絶縁膜はＳｉＯ２膜で構成され、その膜厚は典型的には１．８nmである。
【００４３】
ｎ型ＭＮＯＳメモリは、書込時には、ゲートに正の高いバイアスを印加し、チャネルから注入された電子を厚いＳｉＮ膜中に捕獲する。この結果Ｖthが上昇する。書込時の電界は通常１０ＭＶ／ｃｍ以上である。一度捕獲された電子は、ゲートバイアスをオフした際もＳｉＮ膜中に保持されるため、高いＶthはゲートバイアスをオフにしても維持される。消去時には、基板に高い正のバイアスを印加するか、ゲートに高い負のバイアスを印加し、ＳｉＮ膜に捕獲された電子をチャネル側へ引き抜く。
【００４４】
このように、ＭＮＯＳメモリは、書込／消去時に、チャネルとＳｉＮ膜との間で電子授受を行い、書込み時にはＶthを上昇させている。これに対して、本実施形態は、チャネルとチャージトラップ膜４との電子の授受をできるだけ制限するために、チャネルとチャージトラップ膜４の間にブロック絶縁膜３を配置し、かつ、チャージトラップ膜４とゲート電極５との間で電子の授受を行なって、ｎ型ＦＥＴがオン状態のときにはＶthを下げている。このように、ＭＮＯＳメモリと本実施形態によるＦＥＴとは、素子の構造と動作原理がいずれも異なっている。
【００４５】
ＭＮＯＳメモリとして機能するには、書込時に高エネルギー電子を捕獲し且つ捕獲電子がゲート電極５側もしくは半導体側へ放出されることを阻止する必要があり、Ｔct＞１４nmが必須条件となる。これに対して、本実施形態によるＦＥＴでは、Ｔct＜７nmである。
【００４６】
また、ＭＮＯＳメモリにおけるトンネル絶縁膜の膜厚は、書込時に十分な量の注入電子を確保するために、２nm以下、典型的には１．８nm程度とする必要がある。これは、トンネル絶縁膜の膜厚が２nm以下になると直接トンネル電流が著しく増大するためである。これに対して、本実施形態のＦＥＴは、チャネル側から電子を引き込まないため、ブロック酸化膜を薄くする必要は特にない。
【００４７】
このように、ＭＮＯＳメモリは、本実施形態によるＦＥＴとは構造も全く異なる上に、動作原理も全く異なり、得られる効果も本実施形態とは当然に異なる。
【００４８】
上述したように、第１の実施形態では、ブロック絶縁膜３、チャージトラップ膜４およびゲート電極５を積層してＶth自己調整ＦＥＴ１を形成し、チャージトラップ膜４とゲート電極５との間で電子の授受を行い、チャージトラップ膜４とチャネルとの間での電子の授受をブロック絶縁膜３で防止するようにしたため、ＦＥＴがオン状態のときには駆動力性能が向上するようなＶthに変化させ、ＦＥＴがオフ状態のときには遮断性能が向上するようなＶthに変化させることができる。
【００４９】
（第２の実施形態）
第２の実施形態は、第１の実施形態で説明したＦＥＴをＳＲＡＭ内の一部のトランジスタに適用するものである。
【００５０】
図５は第２の実施形態による半導体装置の回路図であり、より具体的にはＳＲＡＭセルの回路図である。
【００５１】
図５のＳＲＡＭセル１０は、第１の電源線ＶSSおよび第２の電源線ＶDDの間に直列に接続される第１のｎ型ＦＥＴ１１および第１のｐ型ＦＥＴ１２と、第１の電源線ＶSSおよび第２の電源線ＶDDの間に直列に接続される第２のｎ型ＦＥＴ１３および第２のｐ型ＦＥＴ１４と、第１のｎ型ＦＥＴ１１および第１のｐ型ＦＥＴ１２の間の第１の接合部ｊ１と、第２のｎ型ＦＥＴ１３および第２のｐ型ＦＥＴ１４の間の第２の接合部ｊ２と、第２のｎ型ＦＥＴ１３のゲート、第２のｐ型ＦＥＴ１４のゲート、および第１の接合部ｊ１に接続される第１のデータノードｎ１と、第１のｎ型ＦＥＴ１１のゲート、第１のｐ型ＦＥＴ１２のゲート、および第２の接合部ｊ２に接続される第２のデータノードｎ２と、第１のデータノードｎ１および第１のデータ線ＢＬの間に接続される第３のｎ型ＦＥＴ１５と、第２のデータノードｎ２および第２のデータ線ＢＬＢの間に接続される第４のｎ型ＦＥＴ１６と、を備えている。
【００５２】
このように、図５のＳＲＡＭセル１０は、６個のＦＥＴ１１〜１６からなり、そのうちの４個のＦＥＴ１１〜１４はフリップフロップ（ＦＦ）を構成している。より詳細には、ＳＲＡＭセル１０内のフリップフロップは、２個のｎ型ＦＥＴ１１，１３からなるプルダウントランジスタＰＤと、２個のｐ型ＦＥＴ１２，１４からなるプルアップトランジスタＰＵとを有する。
【００５３】
ＳＲＡＭセル１０内のフリップフロップ以外の２個のＦＥＴ１５，１６は、トランスファゲートＴＧを構成している。
【００５４】
本実施形態では、２個のプルダウントランジスタＰＤを、図１と同一の構造、材料、組成範囲および膜厚範囲を持つＶth自己調整ＦＥＴ１で構成することにより、ＳＲＡＭのデータ保持特性と読出し特性を共に改善することができる。
【００５５】
２個のプルダウントランジスタＰＤは、ＳＲＡＭセル１０の保持データの論理に応じて、相補的にオン状態もしくはオフ状態となる。ＳＲＡＭセル１０内の第１および第２のデータノードｎ１，ｎ２に保持されるデータの安定性は、オフ状態のプルダウントランジスタＰＤのＶthが高いほうが高くなる。
【００５６】
一方、ＳＲＡＭの読み出し速度は、オン状態のプルダウントランジスタＰＤのＶthが低い方が速くなる。ＳＲＡＭセル１０内のプルダウントランジスタＰＤをＶth自己調整ＦＥＴ１で構成すると、保持データの論理に応じてプルダウントランジスタＰＤのＶthが動的に変化する。このため、保持データの論理に関係なく、常にオフ状態のＰＤのＶthが高く、オン状態のＰＤのＶthが低いＳＲＡＭセル１０を実現でき、ＳＲＡＭのデータ保持特性と読み出し特性が共に改善されうる。
【００５７】
ＳＲＡＭセル１０内の２個のプルダウントランジスタＰＤだけでなく、２個のトランスファゲートＴＧも、図１と同一の構造のｎ型Ｖth自己調整ＦＥＴ１で構成してもよい。これにより、ＳＲＡＭのデータ書き込み特性をも同時に改善することができる。
【００５８】
書き込み特性の改善には、トランスファゲートＴＧの駆動力向上が重要である。トランスファゲートＴＧをＶth自己調整ＦＥＴ１で構成すると、トランスファゲートＴＧのオン状態でのＶthが低下するため、駆動力の向上が図れる。
【００５９】
また、ＳＲＡＭセル１０内のプルダウントランジスタＰＤとトランスファゲートＴＧに加えて、２個のプルアップトランジスタＰＵも、図１と同一の構造のｐ型Ｖth自己調整ＦＥＴ１で構成してもよい。これにより、ＳＲＡＭのスタティックリーク電流を低減することができる。
【００６０】
データ保持状態では、ＶDDとＶSSの間に直列に接続されるｎ型ＦＥＴとｐ型ＦＥＴは、片方がオン状態、もう片方がオフ状態となる。ＰＵをＶth自己調整ＦＥＴ１で構成することにより、オフ状態におけるｐ型ＦＥＴのＶthを上昇させて遮断性能を向上させることができる。これにより、第１および第２の電源線ＶDD，ＶSSとの間を流れるリーク電流を低減することができる。
【００６１】
さらにまた、ＳＲＡＭセル１０を構成するすべてのトランジスタＰＤ、ＰＵ、ＴＧを図１と同一の構造のＶth自己調整ＦＥＴ１で構成してもよい。この場合、各トランジスタのブロック絶縁膜３はすべて同一構造になり、チャージトラップ膜４も同一構造である。したがって、ＳＲＡＭセル１０内の全トランジスタのブロック絶縁膜３を一つの工程で作製でき、同様にチャージトラップ膜４も一つの工程で作製できる。よって、ＳＲＡＭセル１０の製造工程数を大幅に削減でき、製造コストの削減が図れる。
【００６２】
この第２の実施形態では、チャージトラップ膜４の膜厚Ｔctは０．４５＜Ｔct＜２．４５nmの範囲であること、より好ましくは０．７２nm＜Ｔct＜２．００nmである。以下、これらの数値範囲の根拠について説明する。
【００６３】
少なくとも一部のトランジスタを図１のＶth自己調整ＦＥＴ１で構成したＳＲＡＭセル１０において、好ましいＶth変調量（ΔＶth）は、５０ｍＶ＜ΔＶth＜２００ｍＶの範囲内であり、好ましくは１００ｍＶ程度である。
【００６４】
ＳＲＡＭを構成するＦＥＴのＶthのバラツキは典型的にはσＶth＝５０ｍＶである。Ｖth自己調整機能により有意な効果を得るには、ΔＶth＞σＶth＝５０ｍＶである必要がある。非特許文献１によれば、Ｖth自己調整ＦＥＴ１で構成したＳＲＡＭにおいて最適なΔＶthは１００ｍＶ程度である。一方ΔＶthが２００ｍＶ以上であると書込特性が劣化する。
【００６５】
図６はΔＶthとＳｉＮｘ膜の膜厚Ｔctとの関係についての実験結果を示すグラフである。図６（ａ）はｘ＝１．０７とｘ＝１．２０のＳｉＮｘ膜を有するｎ型Ｖth自己調整ＦＥＴ１について、ΔＶthとＴctの関係を示すグラフである。図６（ｂ）は、ｘ＝１．２０のＳｉＮｘ膜を有するｎ型Ｖth自己調整ＦＥＴ（ｎＦＥＴ）とｐ型Ｖth自己調整ＦＥＴ（ｐＦＥＴ）について、ΔＶthとＴctの関係を示すグラフである。
【００６６】
図６（ａ）のグラフによれば、ｎ型ＦＥＴでΔＶth＝５０ｍＶ，１００ｍＶ，２００ｍＶを与えるＳｉＮｘ膜厚Ｔctは、ｘ＝１．２０の場合はそれぞれＴct＝０．８３nm，１．６６nm，２．４５nmであり、ｘ＝１．０７の場合はそれぞれＴct＝０．４５nm，０．９０nm、１．８０nmである。
【００６７】
図６（ａ）のグラフから、Ｖth自己調整ＦＥＴ１で構成したＳＲＡＭでは、０．４５nm＜Ｔct＜２．４５nmであることが望ましい。さらに最適ΔＶthである１００ｍＶの±２０％を得ようとする場合、０．７２nm＜Ｔct＜２．００nmであることが望ましいことがわかる。
【００６８】
第２の実施形態では、ＳｉＯＮブロック絶縁膜３の膜厚Ｔoxは０．６４nm＜Ｔox＜２．７０nmの範囲であること、より好ましくは０．８７nm＜Ｔox＜２．７０nmの範囲であること、さらにより好ましくは１．０９nm＜Ｔox＜２．７０nmの範囲であることが望ましい。以下、これらの数値範囲の根拠について説明する。
【００６９】
図７は、ＳｉＯＮブロック絶縁膜３とＳｉＮｘチャージトラップ膜４からなる積層ゲートスタックについて、ゲートリーク電流ＪｇとＳｉＯＮブロック絶縁膜３の膜厚Ｔoxの関係を示す図である。図７（ａ）は、ＳｉＮｘチャージトラップ膜４の膜厚Ｔctが０．４５nmと０．８３nmの２つの場合について、Ｊｇ−Ｔoxのグラフを示している。図７（ｂ）は、上述した積層ゲートスタックのエネルギーバンド図である。
【００７０】
図７（ａ）では、ゲートリーク電流ＪｇはＷＫＢ近似を用い、ΔＥｃ（ＳｉＮｘ）＝１．３５ｅＶ、ΔＥｃ（ＳｉＯ２）＝３．１ｅＶを仮定して計算した。ＳＲＡＭのゲートリーク電流Ｊｇは１０Ａ／ｃｍ２以下にする必要がある。図７（ａ）によれば、Ｊｇ＝１０Ａ／ｃｍ２となるには、Ｔct＝０．８３nmであればＴox＝０．８７nmとなり、Ｔct＝０．４５nmであればＴox＝１．０９nmとなる。従って、０．８３nm＜ＴoxであればＴctが０．８３nmであってもＪｇ＜１０Ａ／ｃｍ２となる。さらに、１．０９nm＜ＴoxであればＴctが０．４５nmであってもＪｇ＜１０Ａ／ｃｍ２となる。
【００７１】
第２の実施形態では、プルダウントランジスタＰＤとトランスファゲートＴＧのｎ型ＦＥＴのボディコンタクト（基板電位）をＶSSに、プルアップトランジスタＰＵのｐ型ＦＥＴのボディコンタクトをＶDDに接続する。従って、基板とソース、もしくは基板とドレインの間のｐｎ接合は逆方向バイアス条件を満たすことになり、大きなリーク電流が流れることはない。これに対して、上述した非特許文献１では、ＳＲＡＭセル内のフリップフロップのｎ型ＦＥＴのボディコンタクトがＶDDに、ｐ型ＦＥＴのボディコンタクトがＶSSに接続されており、基板からソース／ドレイン領域に大きなリーク電流が流れてしまう。
【００７２】
また、第２の実施形態では、プルダウントランジスタＰＤとトランスファゲートＴＧを構成するｎ型ＦＥＴのゲート電極５をｎ型ポリシリコン膜とし、プルアップトランジスタＰＵのｐ型ＦＥＴのゲート電極５をｐ型ポリシリコン膜とすることを想定しており、ゲート電極５の材料に関しては通常のＳＲＡＭセル１０と同じである。第１の実施形態で既に説明したように、ゲート電極５をポリシリコン膜で形成しても、図１のＶth自己調整ＦＥＴ１を作製できる。したがって、第２の実施形態によるＳＲＡＭセル１０は安価な材料で作製でき、材料費を含めた製造コストを抑制できる。
【００７３】
ただし、ゲート電極５の材料は、必ずしもポリシリコンには限定されない。例えば、プルダウントランジスタＰＤとトランスファゲートＴＧのｎ型ＦＥＴおよびプルアップトランジスタＰＵのｐ型ＦＥＴのゲート電極５を金属材料で形成してもよい。この場合、ＴａＣ、ＴａＮ、ＴｉＮ、ＴｉＣＮ、ＴｉＡｌＮ、Ｗ、ＷＮ、Ｍｏなどのチタン，モリブデン，タングステン、タンタルなどの高融点金属およびその炭化物、窒化物からなるメタルゲートを使用し得る。
【００７４】
このように、第２の実施形態では、ＳＲＡＭセル１０を構成する６個のトランジスタのうち、少なくとも一部のトランジスタを図１のＶth自己調整ＦＥＴ１で構成するため、ＳＲＡＭのデータ保持特性、データ読出し特性、およびデータ書き込み特性などを必要に応じて向上でき、また、リーク電流を低減することも可能である。
【００７５】
（第３の実施形態）
第３の実施形態は、図１のＶth自己調整ＦＥＴ１を用いてプログラマブルスイッチを実現するものである。プログラマブルスイッチとは、スイッチとして機能するＦＥＴのゲートにメモリを接続して、メモリの保持データによって、ＦＥＴのオン／オフ状態を切替制御するものである。典型的なＦＰＧＡ（Field Programmable Gate Array）はロジックエレメントとプログラマブルスイッチのアレーで構成されている。各プログラマブルスイッチはロジックエレメントを選択的に接続する役割を担う。
【００７６】
図８は第３の実施形態による半導体装置の回路図である。図８の半導体装置はプログラマブルスイッチ２０であり、オン／オフ切替用のｎ型ＦＥＴ（以下、スイッチＦＥＴ）１７と、このスイッチＦＥＴ１７のゲートに印加すべきデータを記憶するＳＲＡＭセル１０ａとを備えている。
【００７７】
スイッチＦＥＴ１７は、ＳＲＡＭセル１０ａ内に保持されたデータの論理によって、オンまたはオフする。ＳＲＡＭセル１０ａの保持データは書換え可能であるため、図８の回路はプログラマブルスイッチ２０として機能する。
【００７８】
図８のＳＲＡＭセル１０ａは、回路構成としては図５と同じであるが、ＳＲＡＭセル１０ａ内のトランジスタをＶth自己調整ＦＥＴ１で構成する必要はなく、通常のＳＲＡＭセル１０ａでよい。
【００７９】
図８のスイッチＦＥＴ１７は、図１のＶth自己調整ＦＥＴ１であり、このＦＥＴ内のチャージトラップ膜４とブロック絶縁膜３の材料、組成および膜厚は第１の実施形態で説明したものと同じである。スイッチＦＥＴ１７を図１のＶth自己調整ＦＥＴ１にすることで、ＳＲＡＭセル１０ａにオン状態がプログラムされている場合はスイッチＦＥＴ１７のＶthを自動的に低下させ、オフ状態がプログラムされている場合はスイッチＦＥＴ１７のＶthを自動的に高くすることができる。この結果、オン状態にプログラムされたスイッチＦＥＴ１７の駆動力性能は向上し、オフ状態にプログラムされたスイッチＦＥＴ１７の遮断性能も向上する。
【００８０】
なお、第２の実施形態と同様に、図８のＳＲＡＭセル１０ａ内の少なくとも一部のトランジスタを、図１のＶth自己調整ＦＥＴ１にしてもよい。この場合、第２の実施形態の効果と第３の実施形態の効果を併せ持つプログラマブルスイッチ２０を実現できる。
【００８１】
このように、第３の実施形態では、ＳＲＡＭセル１０ａとスイッチＦＥＴ１７を用いたプログラマブルスイッチ２０を作製する際に、スイッチＦＥＴ１７の駆動力性能と遮断性能を向上できる。
【００８２】
（第４の実施形態）
第４の実施形態は、ＳＲＡＭではなく、不揮発性メモリを用いてプログラマブルスイッチ２０を実現するものである。
【００８３】
図９は第４の実施形態による半導体装置の回路図であり、２個の不揮発性メモリセル（第１および第２の不揮発ＦＥＴ）２１，２２と、図１のＶth自己調整ＦＥＴ１で構成されるｎ型ＦＥＴ（以下、スイッチＦＥＴ）２３とで、プログラマブルスイッチ２０ａを構成している。
【００８４】
図９の回路において、一方の不揮発性メモリセル２１は第１のデータ線ＢＬとデータノードｎ１との間に接続され、他方の不揮発性メモリセル２２は第２のデータ線ＢＬＢとデータノードｎ１との間に接続されている。データノードｎ１は、スイッチＦＥＴ２３のゲートに接続されている。
【００８５】
図９のプログラマブルスイッチ２０ａにおいても、スイッチＦＥＴ２３をＶth自己調整ＦＥＴ１で構成することで、スイッチＦＥＴ２３の駆動力性能と遮断性能を共に改善することができる。
【００８６】
また、スイッチＦＥＴ２３をＶth自己調整ＦＥＴ１で構成することで、スイッチＦＥＴ２３の高耐圧性能をも改善することができる。例えば、不揮発性メモリセル２１，２２がＦＮ（Fowler-Nordheim）型書込方式を採用する場合、スイッチＦＥＴ２３は高耐圧でなければならない。これは、ＦＮ型書込方式で選択書込を行う場合は、非選択セルのスイッチＦＥＴ２３のゲートに高い電圧が印加されるためである。高いバイアスによる破壊を回避するため通常はスイッチＦＥＴ２３のゲート絶縁膜の膜厚を厚くする必要がある。しかし、この場合スイッチＦＥＴ２３の駆動力性能が劣化する。スイッチＦＥＴ２３をＶth自己調整ＦＥＴ１で構成することにより、ゲート絶縁膜の膜厚を厚くした場合と同等の高耐圧性能を維持したまま駆動力性能を改善できる。
【００８７】
第４の実施形態では、不揮発メモリとして、例えばＳＯＮＯＳ型不揮発ＦＥＴを用いることができる。ＳＯＮＯＳ型不揮発ＦＥＴは、半導体基板２上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成されたチャージトラップ膜と、チャージトラップ膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されたキャップ膜と、キャップ膜上に形成されたゲート電極とを備えている。
【００８８】
ＳＯＮＯＳ型不揮発ＦＥＴのトンネル膜としては、例えばＳｉＯ２／ＳｉＮｘ／ＳｉＯ２からなるＯＮＯスタックを使用することができる。チャージトラップ膜としては、例えばＳｉリッチ組成のＳｉＮｘ膜を使用することができる。ブロック絶縁膜としては、例えばＳｉＯ２／ＳｉＮｘ／ＳｉＯ２からなるＯＮＯスタックを使用することができる。また、ブロック絶縁膜としては、例えばＡｌ２Ｏ３膜を使用することもできる。キャップ膜としては、ＳｉＮ膜を使用することができる。ゲート電極としては、ｎ型ポリシリコンを使用することができる。
【００８９】
なお、第４の実施形態における不揮発性メモリの他の具体例としては、ＦＧ（Floating Gate）型の不揮発ＦＥＴを用いてもよい。
【００９０】
このように、第４の実施形態では、不揮発性メモリに記憶されたオン／オフ情報に基づいて切替動作を行なうプログラマブルスイッチ２０ａ内のスイッチＦＥＴ２３を図１のＶth自己調整ＦＥＴ１で構成するため、不揮発性メモリへの書き込み時に印加される高電圧にも耐えうる高耐圧性能をスイッチＦＥＴ２３に持たせることができ、かつスイッチＦＥＴ２３の駆動力性能と遮断性能を向上できる。
【００９１】
（第５の実施形態）
第５の実施形態は、図１のＶth自己調整ＦＥＴ１をパワーゲーティング回路に適用したものである。
【００９２】
図１０および図１１は第５の実施形態による半導体装置の回路図であり、パワーゲーティング回路３０の回路構成を示している。
【００９３】
パワーゲーティング回路３０は、ＬＳＩの消費電力を抑制するために用いられる。より具体的には、ＬＳＩ内部の論理回路部を、独立した電源制御が可能な複数のサブ論理回路ブロック２４に分割し、各サブ論理回路ブロック２４に電源電圧を供給するか否かをパワーゲーティング回路３０で制御することにより、ＬＳＩの消費電力を抑制する。
【００９４】
図１０および図１１に示すように、各サブ論理回路ブロック２４は仮想電源線Virtual-ＶDD（仮想接地線Virtual-ＶSS）に接続されている。各サブ論理回路ブロック２４ごとにパワーゲーティング回路３０が設けられ、パワーゲーティング回路３０は、ＬＳＩの電源線ＶDD（接地線ＶSS）と仮想電源線Virtual-ＶDD（仮想接地線Virtual-ＶSS）との間に接続されている。
【００９５】
図１０のパワーゲーティング回路３０は、ＬＳＩの電源線ＶDDの電圧を仮想電源線ＶDDに供給するか否かを切り替えるｐ型ＦＥＴ（以下、電源スイッチＦＥＴ）２５を有し、この電源スイッチＦＥＴ２５はイネーブル信号ＥＮによりオン／オフ制御される。また、図１１のパワーゲーティング回路３０は、ＬＳＩの接地線ＶSSと仮想接地線ＶSSとの間にｎ型ＦＥＴ（電源スイッチＦＥＴ）２６を接続している。
【００９６】
図１０および図１１に示す電源スイッチＦＥＴ２５，２６は、図１のＶth自己調整ＦＥＴ１で構成されており、このＦＥＴ内のチャージトラップ膜４とブロック絶縁膜３の材料、組成および膜厚は第１の実施形態で説明したものと同じである。
【００９７】
電源スイッチＦＥＴ２５，２６のオフ時のリーク電流Ｉoffがアイドル時のリーク電流を決めるため、電源スイッチＦＥＴ２５，２６には極めて高い遮断性能、即ち極めて低いＩoff性能が必要である。一方、電源スイッチＦＥＴ２５，２６のオン時の抵抗が電源線ＶDDと擬似電源線Virtual-ＶDD間、あるいは擬似接地線Virtual-Ｖssと接地線Ｖss間の電圧降下量を決めるため、電源スイッチＦＥＴ２５，２６のオン抵抗は極めて低く、即ち極めて高いＩon性能が必要である。
【００９８】
本実施形態によるパワーゲーティング回路３０では、電源スイッチＦＥＴ２５，２６を図１のＶth自己調整ＦＥＴ１で構成するため、電源スイッチＦＥＴ２５，２６のオン時にはオンし易くして、オフ時には遮断性をよくすることができ、上述したＩon性能とＩoff性能を共に向上できる。
【００９９】
これに対して、特許文献２には、電源スイッチＦＥＴを高Ｖthトランジスタで構成することによりＩoff性能を向上させる手法が開示されている。ところが、電源スイッチＦＥＴ２５，２６には極めて低いＩoff性能のみならず、極めて高いＩon性能をも必要とされるが、特許文献２にはＩon性能の向上は念頭に置いておらず、Ｉon性能を向上させる手法も開示されていない。
【０１００】
このように、第５の実施形態では、パワーゲーティング回路３０内の電源スイッチＦＥＴ２５，２６を図１のＶth自己調整ＦＥＴ１で構成するため、Ｉon性能とＩoff性能を共に向上できる。
【０１０１】
ところで、電源スイッチＦＥＴ２５，２６をＶth自己調整ＦＥＴ１で構成すると、通常のＦＥＴと比べて、オン／オフの切替に時間がかかる。これは、チャージトラップ膜４とゲート電極５との間で主に電子の授受を行なうためである。ところが、パワーゲーティング回路３０の場合、対応するサブ論理回路ブロック２４の電源状態を頻繁に切り替えることはなく、逆に高速に電源状態を切り替えると、サブ論理回路ブロック２４内に突入電流が流れるという問題がある。本実施形態のように、電源スイッチＦＥＴ２５，２６をＶth自己調整ＦＥＴ１で構成すると、電源状態を切り替えるのに時間はかかるものの、サブ論理回路ブロック２４内に突入電流が流れるおそれはなく、各サブ論理回路ブロック２４をより安定に動作させることができる。
【０１０２】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想定しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【０１０３】
１ Ｖth自己調整ＦＥＴ、３ ブロック絶縁膜、４ チャージトラップ膜、５ ゲート電極、１０ ＳＲＡＭセル、１１，１３ プルダウントランジスタＰＤ、１２，１４ プルアップトランジスタＰＵ、１５，１６ トランスファゲートＴＧ、２０，２０ａ プログラマブルスイッチ、３０ パワーゲーティング回路
【技術分野】
【０００１】
本発明の実施形態は、ＦＥＴを備えた半導体装置に関する。
【背景技術】
【０００２】
ｎ型ＦＥＴはゲート電圧が閾値電圧（Ｖth）を上回るとオン状態になり、ソースとドレイン間の抵抗が低くなる。通常のＦＥＴでは、Ｖthはオン状態とオフ状態に係わらず一定値である。これに対して、オンするとＶthが下がり、オフすると再びＶthが上がる機能を持つｎ型ＦＥＴが提案されており、この機能は、Ｖth自己調整機能と呼ばれる。
【０００３】
例えば、非特許文献１には、強誘電体膜を応用したＶth自己調整機能を持つＦＥＴ（以下、Ｖth自己調整ＦＥＴ）を利用したＳＲＡＭが開示されている。ＳＲＡＭをＶth自己調整ＦＥＴで構成することによって、ＳＲＡＭのデータ保持特性と読み出し特性を共に改善することができる。開示されたＶth自己調整ＦＥＴのゲートスタック部は、シリコン基板上に形成されたＨｆ−Ａｌ−Ｏからなるバッファ層と、バッファ層上に形成されるＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）強誘電体膜と、ＳＢＴ膜上に形成されるＰｔメタル電極とで構成されている。
【０００４】
この他、従来の技術として、不揮発メモリＴｒを使用する不揮発プログラマブルスイッチや、電源スイッチＦＥＴを高Ｖthトランジスタで構成してＩoff性能を向上させる技術や、チャージトラップ膜の膜厚を厚くして高エネルギー電子の捕獲確率および保持確率を向上させる技術などが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公報６，００２，６１０号
【特許文献２】特許第２，６３１，３３５号公報
【非特許文献】
【０００６】
【非特許文献１】Shuhei Tanakamaru, Teruyoshi Hatanaka, Ryoji Yajima, Mitsue Takahashi, Shigeki Sakai and Ken Takeuchi, IEDM Tech. Dig., p283 (2009).
【非特許文献２】Shosuke Fujii, Naoki Yasuda, Jun Fujiki, “A new method to extract the charge centroid in the program operatＩon of metal-oxide-nitride-oxide-semiconductor memories”, Japanese Journal of Applied Physics 49, 04DD06-1 (2010).
【非特許文献３】N. Goel, et.al., “Erase and RetentＩon Improvements in Charge Trap Flash Through Engineered Charge Storage Layer”, IEEE Electron Device Letters 30, 216 (2009).
【非特許文献４】Y. Kamigaki, et.al., IEICE trans. Electron. E84-C, 713 (2001).
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態が解決しようとする課題は、ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様では、半導体基板と、
前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備え、
前記半導体素子は、
前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、
前記絶縁膜の上方に配置されるゲート電極と、
前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による半導体装置の断面図。
【図２】本実施形態によるｎ型ＦＥＴの動作原理を説明する図。
【図３】本実施形態によるｐ型ＦＥＴの動作原理を説明する図。
【図４】本実施形態によるＶth自己調整ＦＥＴ１の動作原理を実証する実験結果を示すグラフ。
【図５】第２の実施形態による半導体装置の回路図であり、より具体的にはＳＲＡＭセルの回路図。
【図６】ΔＶthとＳｉＮｘ膜の膜厚Ｔctとの関係についての実験結果を示すグラフ。
【図７】ＳｉＯＮブロック絶縁膜３とＳｉＮｘチャージトラップ膜４からなる積層ゲートスタックについて、ゲートリーク電流ＪｇとＳｉＯＮブロック絶縁膜３の膜厚Ｔoxの関係を示す図。
【図８】第３の実施形態による半導体装置の回路図。
【図９】第４の実施形態による半導体装置の回路図。
【図１０】第５の実施形態による半導体装置の回路図。
【図１１】第５の実施形態による他の半導体装置の回路図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１１】
（第１の実施形態）
図１は第１の実施形態による半導体装置の断面図である。図１の半導体装置は、オン状態とオフ状態で閾値電圧Ｖthを自動的に調整可能なＶth自己調整ＦＥＴ１である。図１のＶth自己調整ＦＥＴ１は、半導体基板２上に形成されるブロック絶縁膜３と、ブロック絶縁膜３上に形成されるチャージトラップ膜４と、チャージトラップ膜４上に形成されるゲート電極５とを備えている。チャージトラップ膜４は、ブロック絶縁膜３の下部に形成されるチャネルとの間よりも、ゲート電極５との間で、より多くの電子の授受を行なう。
【００１２】
チャージトラップ膜４は、ＳｉＮｘ膜であり、ｘはＳｉに対するＮのモル比であって、０．６７＜ｘ＜１．３３の範囲内の値である。チャージトラップ膜４の膜厚Ｔctは、０．３４nm＜Ｔct＜７nmの範囲内の値である。
【００１３】
ブロック絶縁膜３は、ＳｉＯＮ膜であり、このＳｉＯＮ膜内のＳｉ、ＯおよびＮの合計に対するＮのモル比｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝は、０≦｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝＜０．３５の範囲内の値である。ブロック絶縁膜３の膜厚Ｔoxは、０．６４nm＜Ｔoxの範囲内の値であり、より好ましくは０．６４nm＜Ｔox＜２．７０nmである。
【００１４】
ＳｉＮｘ膜３の化学量論的組成はＳｉ３Ｎ４であり、その場合のＳｉに対するＮのモル比はｘ＝１．３３となる。ｘ＜１．３３のＳｉＮｘ膜は、Ｓｉの組成比が大きいＳｉリッチな組成となり、この場合は、Ｓｉ原子が未結合手（ダングリングボンド）を所持することになり、このダングリングボンドの存在により、両極性トラップが生成されると考えられる。両極性トラップの密度は、ｘが１．３３よりも低下するに従って増加する。両極性トラップは電子を１つ有する場合が中性で、その電子を放出すると正に帯電し、別個の電子を捕獲して計２つの電子を所持すると負に帯電する。後述するように、Ｖth自己調整機能を持つには、チャージトラップ膜４が両極性トラップを有することが必須であり、本実施形態では、ブロック絶縁膜３を構成するＳｉＮｘ膜のｘ＜１．３３が必須条件となる。
【００１５】
ｘ＝０．６７は平均的に、Ｓｉの４つの結合手の内２つが未結合手となるか、隣接Ｓｉと共有結合を形成する組成に相当する。この場合、共有結合が大量に存在することになり、ＳｉＮｘ膜の絶縁性が劣化して、ゲートリーク電流が著しく増大する。従って、０．６７＜ｘが望ましい。
【００１６】
図２および図３は本実施形態によるＶth自己調整ＦＥＴ１の動作原理を説明する図であり、電子の移動方向をＦＥＴの断面図とエネルギーバンドを使って図示している。図２は、ｎ型ＦＥＴ１で、ゲート電極５がｎ＋ポリシリコンの例を示している。
【００１７】
より詳細には、図２（ａ）は、ゲート−ソース間電圧Ｖgs＝０Ｖで、ｎ型ＦＥＴがオフ状態の場合を示している。図２（ａ）の場合、チャージトラップ膜４中に電界は印加されない。チャージトラップ膜４中の両極性トラップは電子を保持しているため、中性となる。図２（ｂ）は、Ｖgs＞０で、ｎ型ＦＥＴがオン状態の場合を示している。この場合、チャージトラップ膜４中には電界が印加されるが、この電界によって両極性トラップの電子がゲート電極５側に引き抜かれる。この結果、チャージトラップ膜４中に正の電荷が発生し、ｎ型ＦＥＴのＶthは低下する。
【００１８】
一方、オン状態からＶgsを低下させ、再びオフ状態に戻った場合、電子がゲート電極５から再びチャージトラップ膜４に供給され、チャージトラップ膜４中の正電荷は消滅する。この結果、オン状態のＶthと比べてオフ状態のＶthは大きくなる。
【００１９】
図３は、ｐ型ＦＥＴで、ゲート電極５がｐ＋ポリシリコンの例を示している。より詳細には、図３（ａ）は、Ｖgs＝０Ｖで、ＦＥＴがオフ状態の場合を示している。図３（ａ）の場合、チャージトラップ膜４中に電界は印加されない。チャージトラップ膜４中の両極性トラップは、電子を保持しているため中性となる。図３（ｂ）は、Ｖgs＜０でｐ型ＦＥＴがオン状態の場合を示している。
【００２０】
ｐ型ＦＥＴがオン状態になると、チャージトラップ膜４中に電界が印加され、この電界によってゲート電極５から電子が注入されて、両極性トラップは電子を捕獲する。この結果、チャージトラップ膜４中に負の電荷が発生し、ｐ型ＦＥＴの｜Ｖth｜は低下する。一方、オン状態からＶgsを増加させ、再びオフ状態に戻った場合、チャージトラップ膜４が捕獲した電子がゲート電極５へ放出されチャージトラップ膜４中の負電荷は消滅する。この結果、オン状態の｜Ｖth｜と比べてオフ状態の｜Ｖth｜は大きくなる。
【００２１】
このように、ｎ型ＦＥＴとｐ型ＦＥＴのいずれであっても、チャージトラップ膜４は、ゲート電極５と電子授受を行う。この点が本実施形態のＶth自己調整ＦＥＴ１の特徴である。本実施形態のチャージトラップ膜４はゲート電極５と直接接している。これは、ゲート電極５と高速に電子授受を行う必要があるためである。また、本実施形態では、チャージトラップ膜４と半導体基板１との間にブロック絶縁膜３を配置している。このブロック絶縁膜３により、半導体基板１の表面付近に形成されるチャネルとチャージトラップ膜との間での電子の授受を抑制できる。
【００２２】
以後の説明では、特に断らない限りｎ型ＦＥＴを例に挙げて説明する。
【００２３】
第１の実施形態では、チャージトラップ膜４の膜厚Ｔctは０．３４＜Ｔct＜７nmの範囲である。以下、膜厚Ｔctがこの範囲に制限される理由を説明する。
【００２４】
ＳｉＮチャージトラップ膜４の基本構造はＳｉＮ４四面体構造であり、またＳｉ−Ｎ結合距離は０．１７nmである。従って１原子層は０．３４nmの厚みを有する。このことから、本実施形態では、０．３４nm＜Ｔctを、チャージトラップ膜４の膜厚Ｔctの下限に関する必須条件としている。
【００２５】
チャージトラップ膜４の膜厚Ｔctが厚い場合、高エネルギー電子の捕獲確率および保持確率が増大する。例えば、非特許文献２では、厚いＳｉＮ膜中に注入された高エネルギー電子は注入側から７nmの位置に捕獲される。従って、Ｔct＞７nmの場合、オン状態のときに半導体（チャネル）側から注入された電子がチャージトラップ膜４中に捕獲され、保持される確率が著しく増大する。チャージトラップ膜４中に捕獲された電子は負電荷として作用し、Ｖthを上昇させる。これは、本実施形態とは逆方向の好ましくないＶthの変化である。そこで、本実施形態では、Ｔct＜７nmを、がチャージトラップ膜４の膜厚Ｔctの上限に関する必須条件としている。
【００２６】
また、本実施形態では、以下の１）〜３）の条件を満たすブロック絶縁膜３を備えている。
１）ＳｉＮｘからなるチャージトラップ膜４とＳｉ基板との間に、ＳｉＯＮからなるブロック絶縁膜３を配置する。
２）ブロック絶縁膜３内のＳｉ、ＯおよびＮの合計に対するＮのモル比｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝は、０≦｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝＜０．３５の範囲内の値である。
３）ブロック絶縁膜３の膜厚Ｔoxは、０．６４nm＜Ｔoxの範囲内の値である。
【００２７】
ブロック絶縁膜３がなければ、チャージトラップ膜４はゲート電極５だけでなく半導体基板１内のチャネルとも電子の授受が可能となる。従って、チャネルとの電子授受を阻害もしくは減少させるためにブロック絶縁膜３が必須となる。
【００２８】
ブロック絶縁膜３中のＮの含有率は、ＳｉとＯとＮとの合計に対するＮのモル比（Ｎ／（Ｓｉ＋Ｎ＋Ｏ））で表される。Ｎ／（Ｓｉ＋Ｎ＋Ｏ）は、純粋なＳｉＯ２膜の場合は０であり、純粋なＳｉ３Ｎ４膜の場合は０．５７である。通常のＣＭＯＳ製造工程で使用されるＳｉＯＮゲート絶縁膜の（Ｎ／（Ｓｉ＋Ｎ＋Ｏ））は最小で０、最大で０．３５である。また、本実施形態では、ＳｉＯ２膜をブロック絶縁膜３として使用することも可能である。
【００２９】
このように、ブロック絶縁膜３の組成が０≦Ｎ／（Ｓｉ＋Ｎ＋Ｏ）＜０．３５の範囲であるならば、通常のＣＭＯＳ製造工程で使用されるＳｉＯＮゲート絶縁膜をそのまま使用でき、製造が容易になる。
【００３０】
ブロック絶縁膜３が、チャネルとチャージトラップ膜４との電子授受を阻害もしくは減少させる機能を果たすには、ブロック絶縁膜３の膜厚Ｔoxが上述した３）の条件を満たす必要がある。量子力学的には、チャネル電子の波動関数は０．５nm程度まで絶縁膜中に染み出す。従って、上述した機能を果たすには、２原子層程度の厚さが必要となる。ブロック絶縁膜３は、ＳｉＯ４四面体、ＳｉＮ４四面体、またはＳｉＯｙＮ４−ｙ（ｙ：１，２，３）四面体から構成され、Ｓｉ−Ｏ結合距離は０．１６nmで、Ｓｉ−Ｎ結合距離は０．１７nmである。このことから、ブロック絶縁膜３の１原子層は最小でも０．３２nmの厚みを有することになる。
【００３１】
このように、上述した３）の条件を満たすことで、ブロック絶縁膜３がチャネルとチャージトラップ膜４との電子授受を阻害もしくは減少させる機能を果たすことになる。この機能は、ゲートリーク電流を低減させる効果とみなすことができる。
【００３２】
ブロック絶縁膜３によるゲートリーク電流の低減効果をさらに高めるには、ブロック絶縁膜３の膜厚Ｔoxを、０．６４nm＜Ｔox＜２．７０nmの範囲内の値にするのが望ましい。以下、２．７０nmの根拠について説明する。
【００３３】
一方、ＳｉＮｘからなるチャージトラップ膜４は誘電率７．９のｈｉｇｈ−ｋ絶縁膜である。Ｓｉの伝導帯に対するＳｉリッチ組成のＳｉＮｘの伝導帯の障壁高さ（ΔＥｃ）は、非特許文献３によれば１．３５ｅＶである。通常のＬＳＩの電源電圧ＶDDは、ＬＳＩ内のオン状態のＦＥＴのゲート絶縁膜の電界Ｆoxが５〜６ＭＶ／ｃｍとなるように設計される。
【００３４】
図１のＦＥＴのように、ＳｉＯＮブロック絶縁膜３とＳｉＮｘチャージトラップ膜４の積層構造において、電源電圧ＶDDのうち、ＳｉＯＮブロック絶縁膜３に印加される電圧をＶoxとすると、Ｖox＝Ｆox×Ｔoxである。Ｖox＜ΔＥｃであれば、ＳｉＮｘチャージトラップ膜４も絶縁膜として機能し、ゲートリーク電流の低減に寄与できる。一方、Ｖox＞ΔＥｃとなると、ゲートリーク電流はＳｉＯＮブロック絶縁膜３のみによって決定される。従って、ゲートリーク電流低減効果のある臨界ブロック絶縁膜３厚Ｔox_limitは、Ｔox_limit＜ΔＥｃ／Ｆox＝１．３５ｅＶ／５［ＭＶ／ｃｍ］＝２．７０nmとなる。
【００３５】
図４は本実施形態によるＶth自己調整ＦＥＴ１の動作原理を実証する実験結果を示すグラフである。
【００３６】
図４（ａ）はｎ型Ｖth自己調整ＦＥＴ１のＩds−Ｖgs特性を示している。Ｔct＝２．７７nm、ｘ＝１．２０、Ｔox＝２．９２、Ｎ／（Ｓｉ＋Ｏ＋Ｎ）＝０、ゲート電極５はｎ＋ポリシリコンである。図中０Ｖ stdbyと記載されるＩＶ特性は、Ｖgs＝０Ｖで長時間保持してチャージトラップ膜４を中性状態にした上で、その帯電状態を変化させないように高速パルスＩＶ測定で取得したものである。一方、ＶDD stdbyと記載されるＩＶ特性は、Ｖgs＝ＶDDで長時間保持してチャージトラップ膜４を正の帯電状態にした上で、その帯電状態を変化させないように高速パルスＩＶ測定で取得したものである。ＶDDとしてはゲート絶縁膜電界が５．５ＭＶ／ｃｍとなるように設定した。図４（ａ）のグラフから実証されるように、ゲートにＶgs＞０を印加した状態の方が、ゲートにＶgs＝０Ｖを印加した状態よりも、ｎ型ＦＥＴのＶthが低下する。
【００３７】
図４（ｂ）はｐ型Ｖth自己調整ＦＥＴ１のＩds−Ｖgsを示している。Ｔct＝２．７７nm、ｘ＝１．２０、Ｔox＝２．９２，Ｎ／（Ｓｉ＋Ｏ＋Ｎ）＝０、ゲート電極５はｐ＋ポリシリコンである。図４（ａ）のｎ型ＦＥＴと図４（ｂ）のｐ型ＦＥＴは、イオン注入条件を除いて同一の製造プロセスで作製される。図中０Ｖ stdbyと記載されるＩＶ特性は、Ｖgs＝０Ｖで長時間保持しチャージトラップ膜４を中性状態にした上で、その帯電状態を変化させないように高速パルスＩＶ測定で取得したものである。一方、−ＶDD stdbyと記載されるＩＶ特性は、Ｖgs＝−ＶDDで長時間保持してチャージトラップ膜４を負の帯電状態にした上で、その帯電状態を変化させないように高速パルスＩＶ測定で取得したものである。−ＶDDとしてはゲート絶縁膜電界が５．５ＭＶ／ｃｍとなるように設定した。図４（ｂ）のグラフから実証されるように、ゲートにＶgs＜０を印加した状態の方が、ゲートにＶgs＝０Ｖを印加した状態よりも、ｐ型ＦＥＴの｜Ｖth｜が低下する。
【００３８】
図４（ａ）と図４（ｂ）の実験結果は、ｎ型ＦＥＴとｐ型ＦＥＴの双方に、同一のブロック絶縁膜３と同一のチャージトラップ膜４とを設けることで、チャージトラップ膜４に両極性トラップが生成されて、いずれのＦＥＴでも、Ｖth自己調整機能を持つことを示している。従って、本実施形態によれば、ブロック絶縁膜３とチャージトラップ膜４に関しては、ｎ型ＦＥＴとｐ型ＦＥＴで、製造プロセスを別個に設けなくて済み、少ない工程数でｎ型ＦＥＴとｐ型ＦＥＴを作製できる。
【００３９】
本実施形態によるｎ型ＦＥＴとｐ型ＦＥＴでは、ゲート電極５の材料として、それぞれｎ型とｐ型のポリシリコンを使用することができる。これは通常のＦＥＴと同じゲート電極５の材料であり、材料費を抑制できる。
【００４０】
あるいは、ゲート電極５として、金属材料を用いても良い。金属材料を用いたメタルゲートは、ゲート電極５内部には原理的に空乏層が発生しないので、多結晶シリコンゲートの場合のように空乏層によるＦＥＴの電流駆動力の低下は起きない。また、本実施形態によるＦＥＴにメタルゲートを用いると、チャージトラップ膜４とゲート電極５との界面に空乏層が発生しないため、チャージトラップ膜４とゲート電極５間の電子授受をより高速に行うことができる。空乏層を発生させないためには、ゲート電極５のうち、少なくともチャージトラップ膜４と接する部分を金属材料で形成する必要がある。メタルゲートの金属材料としては、ＴａＣ、ＴａＮ、ＴｉＮ、ＴｉＣＮ、ＴｉＡｌＮ、Ｗ、ＷＮ、Ｍｏなどのタンタル，チタン，タングステン、モリブデンなどの高融点金属、あるいはこれら金属の炭化物、窒化物、Ａｌ化合物を使用することができる。
【００４１】
上述したように、本実施形態では、ブロック絶縁膜３とチャージトラップ膜４の膜厚、材料および組成を特定しているが、膜厚、材料および組成は、ゲート電極５の表面から半導体基板側の所定位置をＦＩＢ（Focused Ｉon Beam）によるピックアップ法で切り出し、断面を高分解能透過電子顕微鏡（ＨＲＴＥＭ）で撮像するか、若しくはエネルギー分散型Ｘ線分析（ＥＤＸ：Energy Dispersive X-ray Analysis）、若しくは電子エネルギー損失分光法（ＥＥＬＳ：Electron Energy-Loss Spectroscopy）で分析すれば、明らかにすることができる。
【００４２】
例えば、非特許文献４はＭＮＯＳ（Metal-Nitride-Oxide-Silicon）メモリを開示している。ＭＮＯＳメモリは、半導体基板２上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成されたチャージトラップ膜４と、チャージトラップ膜４上に形成されたゲート電極５とを備え、チャージトラップ膜４はＳｉＮ膜で構成され、その膜厚は最低７nm以上で典型的には２０nm程度であり、トンネル絶縁膜はＳｉＯ２膜で構成され、その膜厚は典型的には１．８nmである。
【００４３】
ｎ型ＭＮＯＳメモリは、書込時には、ゲートに正の高いバイアスを印加し、チャネルから注入された電子を厚いＳｉＮ膜中に捕獲する。この結果Ｖthが上昇する。書込時の電界は通常１０ＭＶ／ｃｍ以上である。一度捕獲された電子は、ゲートバイアスをオフした際もＳｉＮ膜中に保持されるため、高いＶthはゲートバイアスをオフにしても維持される。消去時には、基板に高い正のバイアスを印加するか、ゲートに高い負のバイアスを印加し、ＳｉＮ膜に捕獲された電子をチャネル側へ引き抜く。
【００４４】
このように、ＭＮＯＳメモリは、書込／消去時に、チャネルとＳｉＮ膜との間で電子授受を行い、書込み時にはＶthを上昇させている。これに対して、本実施形態は、チャネルとチャージトラップ膜４との電子の授受をできるだけ制限するために、チャネルとチャージトラップ膜４の間にブロック絶縁膜３を配置し、かつ、チャージトラップ膜４とゲート電極５との間で電子の授受を行なって、ｎ型ＦＥＴがオン状態のときにはＶthを下げている。このように、ＭＮＯＳメモリと本実施形態によるＦＥＴとは、素子の構造と動作原理がいずれも異なっている。
【００４５】
ＭＮＯＳメモリとして機能するには、書込時に高エネルギー電子を捕獲し且つ捕獲電子がゲート電極５側もしくは半導体側へ放出されることを阻止する必要があり、Ｔct＞１４nmが必須条件となる。これに対して、本実施形態によるＦＥＴでは、Ｔct＜７nmである。
【００４６】
また、ＭＮＯＳメモリにおけるトンネル絶縁膜の膜厚は、書込時に十分な量の注入電子を確保するために、２nm以下、典型的には１．８nm程度とする必要がある。これは、トンネル絶縁膜の膜厚が２nm以下になると直接トンネル電流が著しく増大するためである。これに対して、本実施形態のＦＥＴは、チャネル側から電子を引き込まないため、ブロック酸化膜を薄くする必要は特にない。
【００４７】
このように、ＭＮＯＳメモリは、本実施形態によるＦＥＴとは構造も全く異なる上に、動作原理も全く異なり、得られる効果も本実施形態とは当然に異なる。
【００４８】
上述したように、第１の実施形態では、ブロック絶縁膜３、チャージトラップ膜４およびゲート電極５を積層してＶth自己調整ＦＥＴ１を形成し、チャージトラップ膜４とゲート電極５との間で電子の授受を行い、チャージトラップ膜４とチャネルとの間での電子の授受をブロック絶縁膜３で防止するようにしたため、ＦＥＴがオン状態のときには駆動力性能が向上するようなＶthに変化させ、ＦＥＴがオフ状態のときには遮断性能が向上するようなＶthに変化させることができる。
【００４９】
（第２の実施形態）
第２の実施形態は、第１の実施形態で説明したＦＥＴをＳＲＡＭ内の一部のトランジスタに適用するものである。
【００５０】
図５は第２の実施形態による半導体装置の回路図であり、より具体的にはＳＲＡＭセルの回路図である。
【００５１】
図５のＳＲＡＭセル１０は、第１の電源線ＶSSおよび第２の電源線ＶDDの間に直列に接続される第１のｎ型ＦＥＴ１１および第１のｐ型ＦＥＴ１２と、第１の電源線ＶSSおよび第２の電源線ＶDDの間に直列に接続される第２のｎ型ＦＥＴ１３および第２のｐ型ＦＥＴ１４と、第１のｎ型ＦＥＴ１１および第１のｐ型ＦＥＴ１２の間の第１の接合部ｊ１と、第２のｎ型ＦＥＴ１３および第２のｐ型ＦＥＴ１４の間の第２の接合部ｊ２と、第２のｎ型ＦＥＴ１３のゲート、第２のｐ型ＦＥＴ１４のゲート、および第１の接合部ｊ１に接続される第１のデータノードｎ１と、第１のｎ型ＦＥＴ１１のゲート、第１のｐ型ＦＥＴ１２のゲート、および第２の接合部ｊ２に接続される第２のデータノードｎ２と、第１のデータノードｎ１および第１のデータ線ＢＬの間に接続される第３のｎ型ＦＥＴ１５と、第２のデータノードｎ２および第２のデータ線ＢＬＢの間に接続される第４のｎ型ＦＥＴ１６と、を備えている。
【００５２】
このように、図５のＳＲＡＭセル１０は、６個のＦＥＴ１１〜１６からなり、そのうちの４個のＦＥＴ１１〜１４はフリップフロップ（ＦＦ）を構成している。より詳細には、ＳＲＡＭセル１０内のフリップフロップは、２個のｎ型ＦＥＴ１１，１３からなるプルダウントランジスタＰＤと、２個のｐ型ＦＥＴ１２，１４からなるプルアップトランジスタＰＵとを有する。
【００５３】
ＳＲＡＭセル１０内のフリップフロップ以外の２個のＦＥＴ１５，１６は、トランスファゲートＴＧを構成している。
【００５４】
本実施形態では、２個のプルダウントランジスタＰＤを、図１と同一の構造、材料、組成範囲および膜厚範囲を持つＶth自己調整ＦＥＴ１で構成することにより、ＳＲＡＭのデータ保持特性と読出し特性を共に改善することができる。
【００５５】
２個のプルダウントランジスタＰＤは、ＳＲＡＭセル１０の保持データの論理に応じて、相補的にオン状態もしくはオフ状態となる。ＳＲＡＭセル１０内の第１および第２のデータノードｎ１，ｎ２に保持されるデータの安定性は、オフ状態のプルダウントランジスタＰＤのＶthが高いほうが高くなる。
【００５６】
一方、ＳＲＡＭの読み出し速度は、オン状態のプルダウントランジスタＰＤのＶthが低い方が速くなる。ＳＲＡＭセル１０内のプルダウントランジスタＰＤをＶth自己調整ＦＥＴ１で構成すると、保持データの論理に応じてプルダウントランジスタＰＤのＶthが動的に変化する。このため、保持データの論理に関係なく、常にオフ状態のＰＤのＶthが高く、オン状態のＰＤのＶthが低いＳＲＡＭセル１０を実現でき、ＳＲＡＭのデータ保持特性と読み出し特性が共に改善されうる。
【００５７】
ＳＲＡＭセル１０内の２個のプルダウントランジスタＰＤだけでなく、２個のトランスファゲートＴＧも、図１と同一の構造のｎ型Ｖth自己調整ＦＥＴ１で構成してもよい。これにより、ＳＲＡＭのデータ書き込み特性をも同時に改善することができる。
【００５８】
書き込み特性の改善には、トランスファゲートＴＧの駆動力向上が重要である。トランスファゲートＴＧをＶth自己調整ＦＥＴ１で構成すると、トランスファゲートＴＧのオン状態でのＶthが低下するため、駆動力の向上が図れる。
【００５９】
また、ＳＲＡＭセル１０内のプルダウントランジスタＰＤとトランスファゲートＴＧに加えて、２個のプルアップトランジスタＰＵも、図１と同一の構造のｐ型Ｖth自己調整ＦＥＴ１で構成してもよい。これにより、ＳＲＡＭのスタティックリーク電流を低減することができる。
【００６０】
データ保持状態では、ＶDDとＶSSの間に直列に接続されるｎ型ＦＥＴとｐ型ＦＥＴは、片方がオン状態、もう片方がオフ状態となる。ＰＵをＶth自己調整ＦＥＴ１で構成することにより、オフ状態におけるｐ型ＦＥＴのＶthを上昇させて遮断性能を向上させることができる。これにより、第１および第２の電源線ＶDD，ＶSSとの間を流れるリーク電流を低減することができる。
【００６１】
さらにまた、ＳＲＡＭセル１０を構成するすべてのトランジスタＰＤ、ＰＵ、ＴＧを図１と同一の構造のＶth自己調整ＦＥＴ１で構成してもよい。この場合、各トランジスタのブロック絶縁膜３はすべて同一構造になり、チャージトラップ膜４も同一構造である。したがって、ＳＲＡＭセル１０内の全トランジスタのブロック絶縁膜３を一つの工程で作製でき、同様にチャージトラップ膜４も一つの工程で作製できる。よって、ＳＲＡＭセル１０の製造工程数を大幅に削減でき、製造コストの削減が図れる。
【００６２】
この第２の実施形態では、チャージトラップ膜４の膜厚Ｔctは０．４５＜Ｔct＜２．４５nmの範囲であること、より好ましくは０．７２nm＜Ｔct＜２．００nmである。以下、これらの数値範囲の根拠について説明する。
【００６３】
少なくとも一部のトランジスタを図１のＶth自己調整ＦＥＴ１で構成したＳＲＡＭセル１０において、好ましいＶth変調量（ΔＶth）は、５０ｍＶ＜ΔＶth＜２００ｍＶの範囲内であり、好ましくは１００ｍＶ程度である。
【００６４】
ＳＲＡＭを構成するＦＥＴのＶthのバラツキは典型的にはσＶth＝５０ｍＶである。Ｖth自己調整機能により有意な効果を得るには、ΔＶth＞σＶth＝５０ｍＶである必要がある。非特許文献１によれば、Ｖth自己調整ＦＥＴ１で構成したＳＲＡＭにおいて最適なΔＶthは１００ｍＶ程度である。一方ΔＶthが２００ｍＶ以上であると書込特性が劣化する。
【００６５】
図６はΔＶthとＳｉＮｘ膜の膜厚Ｔctとの関係についての実験結果を示すグラフである。図６（ａ）はｘ＝１．０７とｘ＝１．２０のＳｉＮｘ膜を有するｎ型Ｖth自己調整ＦＥＴ１について、ΔＶthとＴctの関係を示すグラフである。図６（ｂ）は、ｘ＝１．２０のＳｉＮｘ膜を有するｎ型Ｖth自己調整ＦＥＴ（ｎＦＥＴ）とｐ型Ｖth自己調整ＦＥＴ（ｐＦＥＴ）について、ΔＶthとＴctの関係を示すグラフである。
【００６６】
図６（ａ）のグラフによれば、ｎ型ＦＥＴでΔＶth＝５０ｍＶ，１００ｍＶ，２００ｍＶを与えるＳｉＮｘ膜厚Ｔctは、ｘ＝１．２０の場合はそれぞれＴct＝０．８３nm，１．６６nm，２．４５nmであり、ｘ＝１．０７の場合はそれぞれＴct＝０．４５nm，０．９０nm、１．８０nmである。
【００６７】
図６（ａ）のグラフから、Ｖth自己調整ＦＥＴ１で構成したＳＲＡＭでは、０．４５nm＜Ｔct＜２．４５nmであることが望ましい。さらに最適ΔＶthである１００ｍＶの±２０％を得ようとする場合、０．７２nm＜Ｔct＜２．００nmであることが望ましいことがわかる。
【００６８】
第２の実施形態では、ＳｉＯＮブロック絶縁膜３の膜厚Ｔoxは０．６４nm＜Ｔox＜２．７０nmの範囲であること、より好ましくは０．８７nm＜Ｔox＜２．７０nmの範囲であること、さらにより好ましくは１．０９nm＜Ｔox＜２．７０nmの範囲であることが望ましい。以下、これらの数値範囲の根拠について説明する。
【００６９】
図７は、ＳｉＯＮブロック絶縁膜３とＳｉＮｘチャージトラップ膜４からなる積層ゲートスタックについて、ゲートリーク電流ＪｇとＳｉＯＮブロック絶縁膜３の膜厚Ｔoxの関係を示す図である。図７（ａ）は、ＳｉＮｘチャージトラップ膜４の膜厚Ｔctが０．４５nmと０．８３nmの２つの場合について、Ｊｇ−Ｔoxのグラフを示している。図７（ｂ）は、上述した積層ゲートスタックのエネルギーバンド図である。
【００７０】
図７（ａ）では、ゲートリーク電流ＪｇはＷＫＢ近似を用い、ΔＥｃ（ＳｉＮｘ）＝１．３５ｅＶ、ΔＥｃ（ＳｉＯ２）＝３．１ｅＶを仮定して計算した。ＳＲＡＭのゲートリーク電流Ｊｇは１０Ａ／ｃｍ２以下にする必要がある。図７（ａ）によれば、Ｊｇ＝１０Ａ／ｃｍ２となるには、Ｔct＝０．８３nmであればＴox＝０．８７nmとなり、Ｔct＝０．４５nmであればＴox＝１．０９nmとなる。従って、０．８３nm＜ＴoxであればＴctが０．８３nmであってもＪｇ＜１０Ａ／ｃｍ２となる。さらに、１．０９nm＜ＴoxであればＴctが０．４５nmであってもＪｇ＜１０Ａ／ｃｍ２となる。
【００７１】
第２の実施形態では、プルダウントランジスタＰＤとトランスファゲートＴＧのｎ型ＦＥＴのボディコンタクト（基板電位）をＶSSに、プルアップトランジスタＰＵのｐ型ＦＥＴのボディコンタクトをＶDDに接続する。従って、基板とソース、もしくは基板とドレインの間のｐｎ接合は逆方向バイアス条件を満たすことになり、大きなリーク電流が流れることはない。これに対して、上述した非特許文献１では、ＳＲＡＭセル内のフリップフロップのｎ型ＦＥＴのボディコンタクトがＶDDに、ｐ型ＦＥＴのボディコンタクトがＶSSに接続されており、基板からソース／ドレイン領域に大きなリーク電流が流れてしまう。
【００７２】
また、第２の実施形態では、プルダウントランジスタＰＤとトランスファゲートＴＧを構成するｎ型ＦＥＴのゲート電極５をｎ型ポリシリコン膜とし、プルアップトランジスタＰＵのｐ型ＦＥＴのゲート電極５をｐ型ポリシリコン膜とすることを想定しており、ゲート電極５の材料に関しては通常のＳＲＡＭセル１０と同じである。第１の実施形態で既に説明したように、ゲート電極５をポリシリコン膜で形成しても、図１のＶth自己調整ＦＥＴ１を作製できる。したがって、第２の実施形態によるＳＲＡＭセル１０は安価な材料で作製でき、材料費を含めた製造コストを抑制できる。
【００７３】
ただし、ゲート電極５の材料は、必ずしもポリシリコンには限定されない。例えば、プルダウントランジスタＰＤとトランスファゲートＴＧのｎ型ＦＥＴおよびプルアップトランジスタＰＵのｐ型ＦＥＴのゲート電極５を金属材料で形成してもよい。この場合、ＴａＣ、ＴａＮ、ＴｉＮ、ＴｉＣＮ、ＴｉＡｌＮ、Ｗ、ＷＮ、Ｍｏなどのチタン，モリブデン，タングステン、タンタルなどの高融点金属およびその炭化物、窒化物からなるメタルゲートを使用し得る。
【００７４】
このように、第２の実施形態では、ＳＲＡＭセル１０を構成する６個のトランジスタのうち、少なくとも一部のトランジスタを図１のＶth自己調整ＦＥＴ１で構成するため、ＳＲＡＭのデータ保持特性、データ読出し特性、およびデータ書き込み特性などを必要に応じて向上でき、また、リーク電流を低減することも可能である。
【００７５】
（第３の実施形態）
第３の実施形態は、図１のＶth自己調整ＦＥＴ１を用いてプログラマブルスイッチを実現するものである。プログラマブルスイッチとは、スイッチとして機能するＦＥＴのゲートにメモリを接続して、メモリの保持データによって、ＦＥＴのオン／オフ状態を切替制御するものである。典型的なＦＰＧＡ（Field Programmable Gate Array）はロジックエレメントとプログラマブルスイッチのアレーで構成されている。各プログラマブルスイッチはロジックエレメントを選択的に接続する役割を担う。
【００７６】
図８は第３の実施形態による半導体装置の回路図である。図８の半導体装置はプログラマブルスイッチ２０であり、オン／オフ切替用のｎ型ＦＥＴ（以下、スイッチＦＥＴ）１７と、このスイッチＦＥＴ１７のゲートに印加すべきデータを記憶するＳＲＡＭセル１０ａとを備えている。
【００７７】
スイッチＦＥＴ１７は、ＳＲＡＭセル１０ａ内に保持されたデータの論理によって、オンまたはオフする。ＳＲＡＭセル１０ａの保持データは書換え可能であるため、図８の回路はプログラマブルスイッチ２０として機能する。
【００７８】
図８のＳＲＡＭセル１０ａは、回路構成としては図５と同じであるが、ＳＲＡＭセル１０ａ内のトランジスタをＶth自己調整ＦＥＴ１で構成する必要はなく、通常のＳＲＡＭセル１０ａでよい。
【００７９】
図８のスイッチＦＥＴ１７は、図１のＶth自己調整ＦＥＴ１であり、このＦＥＴ内のチャージトラップ膜４とブロック絶縁膜３の材料、組成および膜厚は第１の実施形態で説明したものと同じである。スイッチＦＥＴ１７を図１のＶth自己調整ＦＥＴ１にすることで、ＳＲＡＭセル１０ａにオン状態がプログラムされている場合はスイッチＦＥＴ１７のＶthを自動的に低下させ、オフ状態がプログラムされている場合はスイッチＦＥＴ１７のＶthを自動的に高くすることができる。この結果、オン状態にプログラムされたスイッチＦＥＴ１７の駆動力性能は向上し、オフ状態にプログラムされたスイッチＦＥＴ１７の遮断性能も向上する。
【００８０】
なお、第２の実施形態と同様に、図８のＳＲＡＭセル１０ａ内の少なくとも一部のトランジスタを、図１のＶth自己調整ＦＥＴ１にしてもよい。この場合、第２の実施形態の効果と第３の実施形態の効果を併せ持つプログラマブルスイッチ２０を実現できる。
【００８１】
このように、第３の実施形態では、ＳＲＡＭセル１０ａとスイッチＦＥＴ１７を用いたプログラマブルスイッチ２０を作製する際に、スイッチＦＥＴ１７の駆動力性能と遮断性能を向上できる。
【００８２】
（第４の実施形態）
第４の実施形態は、ＳＲＡＭではなく、不揮発性メモリを用いてプログラマブルスイッチ２０を実現するものである。
【００８３】
図９は第４の実施形態による半導体装置の回路図であり、２個の不揮発性メモリセル（第１および第２の不揮発ＦＥＴ）２１，２２と、図１のＶth自己調整ＦＥＴ１で構成されるｎ型ＦＥＴ（以下、スイッチＦＥＴ）２３とで、プログラマブルスイッチ２０ａを構成している。
【００８４】
図９の回路において、一方の不揮発性メモリセル２１は第１のデータ線ＢＬとデータノードｎ１との間に接続され、他方の不揮発性メモリセル２２は第２のデータ線ＢＬＢとデータノードｎ１との間に接続されている。データノードｎ１は、スイッチＦＥＴ２３のゲートに接続されている。
【００８５】
図９のプログラマブルスイッチ２０ａにおいても、スイッチＦＥＴ２３をＶth自己調整ＦＥＴ１で構成することで、スイッチＦＥＴ２３の駆動力性能と遮断性能を共に改善することができる。
【００８６】
また、スイッチＦＥＴ２３をＶth自己調整ＦＥＴ１で構成することで、スイッチＦＥＴ２３の高耐圧性能をも改善することができる。例えば、不揮発性メモリセル２１，２２がＦＮ（Fowler-Nordheim）型書込方式を採用する場合、スイッチＦＥＴ２３は高耐圧でなければならない。これは、ＦＮ型書込方式で選択書込を行う場合は、非選択セルのスイッチＦＥＴ２３のゲートに高い電圧が印加されるためである。高いバイアスによる破壊を回避するため通常はスイッチＦＥＴ２３のゲート絶縁膜の膜厚を厚くする必要がある。しかし、この場合スイッチＦＥＴ２３の駆動力性能が劣化する。スイッチＦＥＴ２３をＶth自己調整ＦＥＴ１で構成することにより、ゲート絶縁膜の膜厚を厚くした場合と同等の高耐圧性能を維持したまま駆動力性能を改善できる。
【００８７】
第４の実施形態では、不揮発メモリとして、例えばＳＯＮＯＳ型不揮発ＦＥＴを用いることができる。ＳＯＮＯＳ型不揮発ＦＥＴは、半導体基板２上に形成されたトンネル絶縁膜と、トンネル絶縁膜上に形成されたチャージトラップ膜と、チャージトラップ膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されたキャップ膜と、キャップ膜上に形成されたゲート電極とを備えている。
【００８８】
ＳＯＮＯＳ型不揮発ＦＥＴのトンネル膜としては、例えばＳｉＯ２／ＳｉＮｘ／ＳｉＯ２からなるＯＮＯスタックを使用することができる。チャージトラップ膜としては、例えばＳｉリッチ組成のＳｉＮｘ膜を使用することができる。ブロック絶縁膜としては、例えばＳｉＯ２／ＳｉＮｘ／ＳｉＯ２からなるＯＮＯスタックを使用することができる。また、ブロック絶縁膜としては、例えばＡｌ２Ｏ３膜を使用することもできる。キャップ膜としては、ＳｉＮ膜を使用することができる。ゲート電極としては、ｎ型ポリシリコンを使用することができる。
【００８９】
なお、第４の実施形態における不揮発性メモリの他の具体例としては、ＦＧ（Floating Gate）型の不揮発ＦＥＴを用いてもよい。
【００９０】
このように、第４の実施形態では、不揮発性メモリに記憶されたオン／オフ情報に基づいて切替動作を行なうプログラマブルスイッチ２０ａ内のスイッチＦＥＴ２３を図１のＶth自己調整ＦＥＴ１で構成するため、不揮発性メモリへの書き込み時に印加される高電圧にも耐えうる高耐圧性能をスイッチＦＥＴ２３に持たせることができ、かつスイッチＦＥＴ２３の駆動力性能と遮断性能を向上できる。
【００９１】
（第５の実施形態）
第５の実施形態は、図１のＶth自己調整ＦＥＴ１をパワーゲーティング回路に適用したものである。
【００９２】
図１０および図１１は第５の実施形態による半導体装置の回路図であり、パワーゲーティング回路３０の回路構成を示している。
【００９３】
パワーゲーティング回路３０は、ＬＳＩの消費電力を抑制するために用いられる。より具体的には、ＬＳＩ内部の論理回路部を、独立した電源制御が可能な複数のサブ論理回路ブロック２４に分割し、各サブ論理回路ブロック２４に電源電圧を供給するか否かをパワーゲーティング回路３０で制御することにより、ＬＳＩの消費電力を抑制する。
【００９４】
図１０および図１１に示すように、各サブ論理回路ブロック２４は仮想電源線Virtual-ＶDD（仮想接地線Virtual-ＶSS）に接続されている。各サブ論理回路ブロック２４ごとにパワーゲーティング回路３０が設けられ、パワーゲーティング回路３０は、ＬＳＩの電源線ＶDD（接地線ＶSS）と仮想電源線Virtual-ＶDD（仮想接地線Virtual-ＶSS）との間に接続されている。
【００９５】
図１０のパワーゲーティング回路３０は、ＬＳＩの電源線ＶDDの電圧を仮想電源線ＶDDに供給するか否かを切り替えるｐ型ＦＥＴ（以下、電源スイッチＦＥＴ）２５を有し、この電源スイッチＦＥＴ２５はイネーブル信号ＥＮによりオン／オフ制御される。また、図１１のパワーゲーティング回路３０は、ＬＳＩの接地線ＶSSと仮想接地線ＶSSとの間にｎ型ＦＥＴ（電源スイッチＦＥＴ）２６を接続している。
【００９６】
図１０および図１１に示す電源スイッチＦＥＴ２５，２６は、図１のＶth自己調整ＦＥＴ１で構成されており、このＦＥＴ内のチャージトラップ膜４とブロック絶縁膜３の材料、組成および膜厚は第１の実施形態で説明したものと同じである。
【００９７】
電源スイッチＦＥＴ２５，２６のオフ時のリーク電流Ｉoffがアイドル時のリーク電流を決めるため、電源スイッチＦＥＴ２５，２６には極めて高い遮断性能、即ち極めて低いＩoff性能が必要である。一方、電源スイッチＦＥＴ２５，２６のオン時の抵抗が電源線ＶDDと擬似電源線Virtual-ＶDD間、あるいは擬似接地線Virtual-Ｖssと接地線Ｖss間の電圧降下量を決めるため、電源スイッチＦＥＴ２５，２６のオン抵抗は極めて低く、即ち極めて高いＩon性能が必要である。
【００９８】
本実施形態によるパワーゲーティング回路３０では、電源スイッチＦＥＴ２５，２６を図１のＶth自己調整ＦＥＴ１で構成するため、電源スイッチＦＥＴ２５，２６のオン時にはオンし易くして、オフ時には遮断性をよくすることができ、上述したＩon性能とＩoff性能を共に向上できる。
【００９９】
これに対して、特許文献２には、電源スイッチＦＥＴを高Ｖthトランジスタで構成することによりＩoff性能を向上させる手法が開示されている。ところが、電源スイッチＦＥＴ２５，２６には極めて低いＩoff性能のみならず、極めて高いＩon性能をも必要とされるが、特許文献２にはＩon性能の向上は念頭に置いておらず、Ｉon性能を向上させる手法も開示されていない。
【０１００】
このように、第５の実施形態では、パワーゲーティング回路３０内の電源スイッチＦＥＴ２５，２６を図１のＶth自己調整ＦＥＴ１で構成するため、Ｉon性能とＩoff性能を共に向上できる。
【０１０１】
ところで、電源スイッチＦＥＴ２５，２６をＶth自己調整ＦＥＴ１で構成すると、通常のＦＥＴと比べて、オン／オフの切替に時間がかかる。これは、チャージトラップ膜４とゲート電極５との間で主に電子の授受を行なうためである。ところが、パワーゲーティング回路３０の場合、対応するサブ論理回路ブロック２４の電源状態を頻繁に切り替えることはなく、逆に高速に電源状態を切り替えると、サブ論理回路ブロック２４内に突入電流が流れるという問題がある。本実施形態のように、電源スイッチＦＥＴ２５，２６をＶth自己調整ＦＥＴ１で構成すると、電源状態を切り替えるのに時間はかかるものの、サブ論理回路ブロック２４内に突入電流が流れるおそれはなく、各サブ論理回路ブロック２４をより安定に動作させることができる。
【０１０２】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想定しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【０１０３】
１ Ｖth自己調整ＦＥＴ、３ ブロック絶縁膜、４ チャージトラップ膜、５ ゲート電極、１０ ＳＲＡＭセル、１１，１３ プルダウントランジスタＰＤ、１２，１４ プルアップトランジスタＰＵ、１５，１６ トランスファゲートＴＧ、２０，２０ａ プログラマブルスイッチ、３０ パワーゲーティング回路
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備え、
前記半導体素子は、
前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、
前記絶縁膜の上方に配置されるゲート電極と、
前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有することを特徴とする半導体装置。
【請求項２】
前記チャージトラップ膜は、ＳｉＮｘ膜であり、前記ｘは、Ｓｉに対するＮのモル比であって、０．６７＜ｘ＜１．３３の範囲内の値であり、
前記チャージトラップ膜の膜厚Ｔctは、０．３４nm＜Ｔct＜７nmの範囲内の値であり、
前記絶縁膜は、ＳｉＯＮ膜であり、このＳｉＯＮ膜内のＳｉ、ＯおよびＮの合計に対するＮのモル比｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝は、０≦｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝＜０．３５の範囲内の値であり、
前記絶縁膜の膜厚Ｔoxは、０．６４nm＜Ｔoxの範囲内の値であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備え、
前記半導体素子は、
前記半導体基板上に形成される絶縁膜と、
前記絶縁膜上に形成されるチャージトラップ膜と、
前記チャージトラップ膜上に接触するように配置されるゲート電極と、を有し、
前記チャージトラップ膜は、ＳｉＮｘ膜であり、前記ｘは、Ｓｉに対するＮのモル比であって、０．６７＜ｘ＜１．３３の範囲内の値であり、
前記チャージトラップ膜の膜厚Ｔctは、０．３４nm＜Ｔct＜７nmの範囲内の値であり、
前記絶縁膜は、ＳｉＯＮ膜であり、このＳｉＯＮ膜内のＳｉ、ＯおよびＮの合計に対するＮのモル比｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝は、０≦｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝＜０．３５の範囲内の値であり、
前記絶縁膜の膜厚Ｔoxは、０．６４nm＜Ｔoxの範囲内の値であることを特徴とする半導体装置。
【請求項４】
前記チャージトラップ膜は、
前記半導体素子がｎ型ＦＥＴの場合には、前記半導体素子がオフ状態のときに、前記ゲート電極内の電子を取り込んで中性状態となって前記閾値電圧を第１の電圧レベルに設定し、前記半導体素子がオン状態のときに、電子を前記ゲート電極に与えて前記閾値電圧を前記第１の電圧レベルよりも低い第２の電圧レベルに設定し、
前記半導体素子がｐ型ＦＥＴの場合には、前記半導体素子がオフ状態のときに、前記ゲート電極に余分の電子を与えて中性状態となって前記閾値電圧の絶対値を第３の電圧レベルに設定し、前記半導体素子がオン状態のときに、前記ゲート電極内の電子を取り込んで前記閾値電圧の絶対値を前記第３の電圧レベルよりも低い第４の電圧レベルに設定することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記絶縁膜の膜厚Ｔoxは、０．６４nm＜Ｔox＜２．７０nmの範囲内の値であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート電極は、前記半導体素子がｎ型のときはｎ型ポリシリコン膜であり、前記半導体素子がｐ型のときはｐ型ポリシリコン膜であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記ゲート電極と前記チャージトラップ膜とは接触しており、
前記ゲート電極中の前記チャージトラップ膜との接触界面の材料は、ＴａＣ、ＴａＮ、ＴｉＮ、ＴｉＣＮ、ＴｉＡｌＮ、Ｗ、ＷＮおよびＭｏの少なくとも一つを含むことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
第１の電源線および第２の電源線の間に直列に接続される第１のｎ型ＦＥＴおよび第１のｐ型ＦＥＴと、
前記第１の電源線および前記第２の電源線の間に直列に接続される第２のｎ型ＦＥＴおよび第２のｐ型ＦＥＴと、
前記第１のｎ型ＦＥＴおよび前記第１のｐ型ＦＥＴの間の第１の接合部と、
前記第２のｎ型ＦＥＴおよび前記第２のｐ型ＦＥＴの間の第２の接合部と、
前記第２のｎ型ＦＥＴのゲート、前記第２のｐ型ＦＥＴのゲート、および前記第１の接合部に接続される第１のデータノードと、
前記第１のｎ型ＦＥＴのゲート、前記第１のｐ型ＦＥＴのゲート、および前記第２の接合部に接続される第２のデータノードと、
前記第１のデータノードおよび第１のデータ線の間に接続される第３のｎ型ＦＥＴと、
前記第２のデータノードおよび第２のデータ線の間に接続される第４のｎ型ＦＥＴと、を備え、
前記第１のｎ型ＦＥＴおよび前記第２のｎ型ＦＥＴはそれぞれ、前記半導体素子と同一の層構造を有し、前記第１のｎ型ＦＥＴおよび前記第２のｎ型ＦＥＴのそれぞれにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第１のｎ型ＦＥＴおよび前記第２のｎ型ＦＥＴのそれぞれが有する前記チャージトラップ膜の膜厚Ｔctは、０．４５nm＜Ｔct＜２．４５nmの範囲内の値であり、
前記絶縁膜は、ＳｉＯＮ膜であり、このＳｉＯＮ膜内のＳｉ、ＯおよびＮの合計に対するＮのモル比｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝は、０≦｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝＜０．３５の範囲内の値であり、
前記絶縁膜の膜厚Ｔoxは、０．６４nm＜Ｔox＜２．７０nmの範囲内の値であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記チャージトラップ膜の膜厚Ｔctは、０．７２nm＜Ｔct＜２．００nmの範囲内の値であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記絶縁膜の膜厚Ｔoxは、０．８７nm＜Ｔox＜２．７０nmの範囲内の値であることを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
前記絶縁膜の膜厚Ｔoxは、１．０９nm＜Ｔox＜２．７０nmの範囲内の値であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第３のｎ型ＦＥＴおよび前記第４のｎ型ＦＥＴはそれぞれ、前記半導体素子と同一の層構造を有し、前記第３のｎ型ＦＥＴおよび前記第４のｎ型ＦＥＴのそれぞれにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項８乃至１２のいずれかに記載の半導体装置。
【請求項１４】
前記第１のｐ型ＦＥＴおよび前記第２のｐ型ＦＥＴはそれぞれ、前記半導体素子と同一の層構造を有し、前記第１のｐ型ＦＥＴおよび前記第２のｐ型ＦＥＴのそれぞれにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項８乃至１３のいずれかに記載の半導体装置。
【請求項１５】
前記第１および第２のｎ型ＦＥＴの基板電位は接地電位に設定され、前記第１および第２のｐ型ＦＥＴの基板電位は電源電位に設定されることを特徴とする請求項８乃至１４のいずれかに記載の半導体素子。
【請求項１６】
第１の電源線および第２の電源線の間に直列に接続される第１のｎ型ＦＥＴおよび第１のｐ型ＦＥＴと、
前記第１の電源線および前記第２の電源線の間に直列に接続される第２のｎ型ＦＥＴおよび第２のｐ型ＦＥＴと、
前記第１のｎ型ＦＥＴおよび前記第１のｐ型ＦＥＴの間の第１の接合部と、
前記第２のｎ型ＦＥＴおよび前記第２のｐ型ＦＥＴの間の第２の接合部と、
前記第２のｎ型ＦＥＴのゲート、前記第２のｐ型ＦＥＴのゲート、および前記第１の接合部に接続される第１のデータノードと、
前記第１のｎ型ＦＥＴのゲート、前記第１のｐ型ＦＥＴのゲート、および前記第２の接合部に接続される第２のデータノードと、
前記第１のデータノードおよび第１のデータ線の間に接続される第３のｎ型ＦＥＴと、
前記第２のデータノードおよび第２のデータ線の間に接続される第４のｎ型ＦＥＴと、を備え、
ゲートが前記第１のデータノードに接続される第５のｎ型ＦＥＴを備え、
前記第５のｎ型ＦＥＴは、前記半導体素子と同一の層構造を有し、前記第５のｎ型ＦＥＴにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項１７】
第１のデータ線および第２のデータ線の間に直列に接続され、対応するデータ線から与えられたデータビットを不揮発で記憶可能な第１の不揮発ＦＥＴおよび第２の不揮発ＦＥＴと、
前記第１の不揮発ＦＥＴおよび前記第２の不揮発ＦＥＴの間の接合部と、
ゲートが前記接合部に接続され、前記第１および第２の不揮発ＦＥＴに記憶されたデータに応じてオンまたはオフするスイッチＦＥＴと、を備え、
前記スイッチＦＥＴは、前記半導体素子と同一の層構造を有し、前記スイッチＦＥＴにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項１８】
複数のＦＥＴからなる論理回路ブロックと、
前記論理回路ブロックの基準電源端子に接続される擬似電源線と、
前記擬似電源線を所定の基準電圧に設定するか否かを切り替える電源スイッチＦＥＴと、を備え、
前記電源スイッチＦＥＴは、前記半導体素子と同一の層構造を有し、前記電源スイッチＦＥＴにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備え、
前記半導体素子は、
前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、
前記絶縁膜の上方に配置されるゲート電極と、
前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有することを特徴とする半導体装置。
【請求項２】
前記チャージトラップ膜は、ＳｉＮｘ膜であり、前記ｘは、Ｓｉに対するＮのモル比であって、０．６７＜ｘ＜１．３３の範囲内の値であり、
前記チャージトラップ膜の膜厚Ｔctは、０．３４nm＜Ｔct＜７nmの範囲内の値であり、
前記絶縁膜は、ＳｉＯＮ膜であり、このＳｉＯＮ膜内のＳｉ、ＯおよびＮの合計に対するＮのモル比｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝は、０≦｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝＜０．３５の範囲内の値であり、
前記絶縁膜の膜厚Ｔoxは、０．６４nm＜Ｔoxの範囲内の値であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備え、
前記半導体素子は、
前記半導体基板上に形成される絶縁膜と、
前記絶縁膜上に形成されるチャージトラップ膜と、
前記チャージトラップ膜上に接触するように配置されるゲート電極と、を有し、
前記チャージトラップ膜は、ＳｉＮｘ膜であり、前記ｘは、Ｓｉに対するＮのモル比であって、０．６７＜ｘ＜１．３３の範囲内の値であり、
前記チャージトラップ膜の膜厚Ｔctは、０．３４nm＜Ｔct＜７nmの範囲内の値であり、
前記絶縁膜は、ＳｉＯＮ膜であり、このＳｉＯＮ膜内のＳｉ、ＯおよびＮの合計に対するＮのモル比｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝は、０≦｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝＜０．３５の範囲内の値であり、
前記絶縁膜の膜厚Ｔoxは、０．６４nm＜Ｔoxの範囲内の値であることを特徴とする半導体装置。
【請求項４】
前記チャージトラップ膜は、
前記半導体素子がｎ型ＦＥＴの場合には、前記半導体素子がオフ状態のときに、前記ゲート電極内の電子を取り込んで中性状態となって前記閾値電圧を第１の電圧レベルに設定し、前記半導体素子がオン状態のときに、電子を前記ゲート電極に与えて前記閾値電圧を前記第１の電圧レベルよりも低い第２の電圧レベルに設定し、
前記半導体素子がｐ型ＦＥＴの場合には、前記半導体素子がオフ状態のときに、前記ゲート電極に余分の電子を与えて中性状態となって前記閾値電圧の絶対値を第３の電圧レベルに設定し、前記半導体素子がオン状態のときに、前記ゲート電極内の電子を取り込んで前記閾値電圧の絶対値を前記第３の電圧レベルよりも低い第４の電圧レベルに設定することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記絶縁膜の膜厚Ｔoxは、０．６４nm＜Ｔox＜２．７０nmの範囲内の値であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート電極は、前記半導体素子がｎ型のときはｎ型ポリシリコン膜であり、前記半導体素子がｐ型のときはｐ型ポリシリコン膜であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記ゲート電極と前記チャージトラップ膜とは接触しており、
前記ゲート電極中の前記チャージトラップ膜との接触界面の材料は、ＴａＣ、ＴａＮ、ＴｉＮ、ＴｉＣＮ、ＴｉＡｌＮ、Ｗ、ＷＮおよびＭｏの少なくとも一つを含むことを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
第１の電源線および第２の電源線の間に直列に接続される第１のｎ型ＦＥＴおよび第１のｐ型ＦＥＴと、
前記第１の電源線および前記第２の電源線の間に直列に接続される第２のｎ型ＦＥＴおよび第２のｐ型ＦＥＴと、
前記第１のｎ型ＦＥＴおよび前記第１のｐ型ＦＥＴの間の第１の接合部と、
前記第２のｎ型ＦＥＴおよび前記第２のｐ型ＦＥＴの間の第２の接合部と、
前記第２のｎ型ＦＥＴのゲート、前記第２のｐ型ＦＥＴのゲート、および前記第１の接合部に接続される第１のデータノードと、
前記第１のｎ型ＦＥＴのゲート、前記第１のｐ型ＦＥＴのゲート、および前記第２の接合部に接続される第２のデータノードと、
前記第１のデータノードおよび第１のデータ線の間に接続される第３のｎ型ＦＥＴと、
前記第２のデータノードおよび第２のデータ線の間に接続される第４のｎ型ＦＥＴと、を備え、
前記第１のｎ型ＦＥＴおよび前記第２のｎ型ＦＥＴはそれぞれ、前記半導体素子と同一の層構造を有し、前記第１のｎ型ＦＥＴおよび前記第２のｎ型ＦＥＴのそれぞれにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第１のｎ型ＦＥＴおよび前記第２のｎ型ＦＥＴのそれぞれが有する前記チャージトラップ膜の膜厚Ｔctは、０．４５nm＜Ｔct＜２．４５nmの範囲内の値であり、
前記絶縁膜は、ＳｉＯＮ膜であり、このＳｉＯＮ膜内のＳｉ、ＯおよびＮの合計に対するＮのモル比｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝は、０≦｛Ｎ／（Ｓｉ＋Ｏ＋Ｎ）｝＜０．３５の範囲内の値であり、
前記絶縁膜の膜厚Ｔoxは、０．６４nm＜Ｔox＜２．７０nmの範囲内の値であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記チャージトラップ膜の膜厚Ｔctは、０．７２nm＜Ｔct＜２．００nmの範囲内の値であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記絶縁膜の膜厚Ｔoxは、０．８７nm＜Ｔox＜２．７０nmの範囲内の値であることを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
前記絶縁膜の膜厚Ｔoxは、１．０９nm＜Ｔox＜２．７０nmの範囲内の値であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第３のｎ型ＦＥＴおよび前記第４のｎ型ＦＥＴはそれぞれ、前記半導体素子と同一の層構造を有し、前記第３のｎ型ＦＥＴおよび前記第４のｎ型ＦＥＴのそれぞれにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項８乃至１２のいずれかに記載の半導体装置。
【請求項１４】
前記第１のｐ型ＦＥＴおよび前記第２のｐ型ＦＥＴはそれぞれ、前記半導体素子と同一の層構造を有し、前記第１のｐ型ＦＥＴおよび前記第２のｐ型ＦＥＴのそれぞれにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項８乃至１３のいずれかに記載の半導体装置。
【請求項１５】
前記第１および第２のｎ型ＦＥＴの基板電位は接地電位に設定され、前記第１および第２のｐ型ＦＥＴの基板電位は電源電位に設定されることを特徴とする請求項８乃至１４のいずれかに記載の半導体素子。
【請求項１６】
第１の電源線および第２の電源線の間に直列に接続される第１のｎ型ＦＥＴおよび第１のｐ型ＦＥＴと、
前記第１の電源線および前記第２の電源線の間に直列に接続される第２のｎ型ＦＥＴおよび第２のｐ型ＦＥＴと、
前記第１のｎ型ＦＥＴおよび前記第１のｐ型ＦＥＴの間の第１の接合部と、
前記第２のｎ型ＦＥＴおよび前記第２のｐ型ＦＥＴの間の第２の接合部と、
前記第２のｎ型ＦＥＴのゲート、前記第２のｐ型ＦＥＴのゲート、および前記第１の接合部に接続される第１のデータノードと、
前記第１のｎ型ＦＥＴのゲート、前記第１のｐ型ＦＥＴのゲート、および前記第２の接合部に接続される第２のデータノードと、
前記第１のデータノードおよび第１のデータ線の間に接続される第３のｎ型ＦＥＴと、
前記第２のデータノードおよび第２のデータ線の間に接続される第４のｎ型ＦＥＴと、を備え、
ゲートが前記第１のデータノードに接続される第５のｎ型ＦＥＴを備え、
前記第５のｎ型ＦＥＴは、前記半導体素子と同一の層構造を有し、前記第５のｎ型ＦＥＴにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項１７】
第１のデータ線および第２のデータ線の間に直列に接続され、対応するデータ線から与えられたデータビットを不揮発で記憶可能な第１の不揮発ＦＥＴおよび第２の不揮発ＦＥＴと、
前記第１の不揮発ＦＥＴおよび前記第２の不揮発ＦＥＴの間の接合部と、
ゲートが前記接合部に接続され、前記第１および第２の不揮発ＦＥＴに記憶されたデータに応じてオンまたはオフするスイッチＦＥＴと、を備え、
前記スイッチＦＥＴは、前記半導体素子と同一の層構造を有し、前記スイッチＦＥＴにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項１８】
複数のＦＥＴからなる論理回路ブロックと、
前記論理回路ブロックの基準電源端子に接続される擬似電源線と、
前記擬似電源線を所定の基準電圧に設定するか否かを切り替える電源スイッチＦＥＴと、を備え、
前記電源スイッチＦＥＴは、前記半導体素子と同一の層構造を有し、前記電源スイッチＦＥＴにおける前記チャージトラップ膜および前記絶縁膜の材料、組成範囲および膜厚範囲は、前記半導体素子と同一であることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−８８０１（Ｐ２０１３−８８０１Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１１−１３９７９４（Ｐ２０１１−１３９７９４）
【出願日】平成２３年６月２３日（２０１１．６．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２３年６月２３日（２０１１．６．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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