半導体装置
【課題】ブラックマトリックス層を設計値以上に拡張しなくても、位置合わせずれによる光漏れが生じることを抑制できる半導体装置を提供する。
【解決手段】ボトムゲート電極１２ａとトップゲート電極１７ａで半導体層１４を挟むデュアルゲート型の薄膜トランジスタを有する半導体装置において、前記トップゲート電極は、第１のブラックマトリックス層によって形成され、前記半導体層は、前記トップゲート電極によって覆われている半導体装置である。
【解決手段】ボトムゲート電極１２ａとトップゲート電極１７ａで半導体層１４を挟むデュアルゲート型の薄膜トランジスタを有する半導体装置において、前記トップゲート電極は、第１のブラックマトリックス層によって形成され、前記半導体層は、前記トップゲート電極によって覆われている半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び液晶表示装置等に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また、液晶表示装置などの表示装置も半導体装置に含まれる。
【背景技術】
【０００２】
従来の液晶表示装置は、薄膜トランジスタが形成される基板（以下、「ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）基板」という。）及び対向基板で液晶材料を有する液晶層を挟持した構造によって構成されている。ＴＦＴ基板の層構造は、例えばガラス基板、下地絶縁膜、ゲート電極、ゲート絶縁膜、半導体層、ソース電極及びドレイン電極、層間絶縁膜、画素電極並びに配向膜の順に積層されたものである。対向基板の層構造は、ガラス基板、ブラックマトリックス層（有機樹脂または金属）、カラーフィルタ、対向電極及び配向膜の順に積層されたものである。
【０００３】
上記の液晶表示装置では、ＴＦＴ基板上の画素部に設けられた薄膜トランジスタに、バックライトからの光や外部からの光が照射されることを低減するため、対向基板において薄膜トランジスタと重畳する領域にブラックマトリックス層が設けられている。
【０００４】
また、従来の液晶表示装置では、ＴＦＴ基板上の各種金属配線や保持容量などの凹凸が存在する領域の上部の対向基板にも、画質の向上を目的として、ブラックマトリックス層が設けられている領域がある。
【０００５】
しかしながら、対向基板にブラックマトリックス層が設けられる場合、ＴＦＴ基板との位置合わせずれや位置合わせ不良のため、光漏れが生じ、当該光がＴＦＴ基板の薄膜トランジスタに照射されるという問題がある。
【０００６】
また、ＴＦＴ基板との位置合わせずれが生じても光漏れが生じないようにするために、ブラックマトリックス層の幅を設計値以上に拡張して対向基板に設けると、画素部の開口率の低下の原因となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２６８９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、ブラックマトリックス層を設計値以上に拡張しなくても、位置合わせずれによる光漏れが生じることを抑制できる半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ボトムゲート電極とトップゲート電極で第１の半導体層を挟むデュアルゲート型の薄膜トランジスタを有する半導体装置において、前記トップゲート電極は、第１のブラックマトリックス層によって形成され、前記第１の半導体層は、前記トップゲート電極と重畳し、前記ボトムゲート電極は前記トップゲート電極と電気的に接続されていることを特徴とする半導体装置である。なお、ボトムゲート電極は、基板と第１の半導体層の間に設けられるゲート電極であり、トップゲート電極は、第１の半導体層に対してボトムゲート電極と反対側に設けられるゲート電極である。
【００１０】
また、本発明の一態様において、前記薄膜トランジスタは、前記第１の半導体層の一部を覆うソース電極またはドレイン電極を具備することも可能である。
【００１１】
また、本発明の一態様において、前記ボトムゲート電極は、前記第１の半導体層よりも面積が広い導電膜によって形成されることも可能である。
【００１２】
また、本発明の一態様において、前記トップゲート電極の周囲を囲むように形成され、且つ前記トップゲート電極と電気的に分離された、前記第１のブラックマトリックス層と同一層である第２のブラックマトリックス層を具備することも可能である。
【００１３】
また、本発明の一態様において、第１の容量電極、第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、前記第２の容量電極、第２の絶縁膜、及び第３の容量電極を有する第２の容量素子とを有し、前記第１の容量素子及び前記第２の容量素子は重畳しており、前記第１の容量電極及び前記第３の容量電極は電気的に接続されており、前記第１の容量電極は、前記ボトムゲート電極と同一層であり、前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成されているとよい。
【００１４】
また、本発明の一態様において、前記第２のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成され、且つ前記第３の容量電極と電気的に分離されていてもよい。
【００１５】
また、本発明の一態様において、前記第３の容量電極に電気的に接続された第１の配線と、前記薄膜トランジスタのソース電極またはドレイン電極と電気的に接続された第２の配線との交差部には、第２の半導体層があり、前記第１の配線は、前記ボトムゲート電極と同一層であり、前記第２の配線は、前記ソース電極またはドレイン電極と同一層であり、前記第２の半導体層は、前記第１の半導体層と同一層であるとよい。
【００１６】
本発明の一態様は、ボトムゲート電極と、前記ボトムゲート電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第１のブラックマトリックス層からなるトップゲート電極と、前記第２の絶縁膜上に形成された第２のブラックマトリックス層と、を具備するデュアルゲート型の薄膜トランジスタを有し、前記第１の半導体層は、前記トップゲート電極によって覆われており、前記第２のブラックマトリックス層は、前記トップゲート電極の周囲を囲むように形成され、且つ前記トップゲート電極と電気的に分離され、前記ボトムゲート電極は前記トップゲート電極と電気的に接続されていることを特徴とする半導体装置である。
【００１７】
また、本発明の一態様において、前記第１の半導体層の一部を覆うソース電極またはドレイン電極を具備し、前記ソース電極またはドレイン電極は、前記第１の半導体層上且つ前記第１の絶縁膜上且つ前記第２の絶縁膜下に位置するとよい。
【００１８】
また、本発明の一態様において、第１の容量電極、前記第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、前記第２の容量電極、前記第２の絶縁膜、及び第３の容量電極を有する第２の容量素子とを有し、前記第１の容量素子及び前記第２の容量素子は重畳しており、前記第１の容量電極及び前記第３の容量電極は電気的に接続されており、前記第１の容量電極は、前記ボトムゲート電極と同一層であり、前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成され、前記第２のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成され、且つ前記第３の容量電極と電気的に分離されていてもよい。
【００１９】
また、本発明の一態様において、前記第３の容量電極に電気的に接続された第１の配線と、前記薄膜トランジスタのソース電極またはドレイン電極と電気的に接続された第３の配線との交差部は、前記第１の絶縁膜、第２の半導体層及び前記第２の絶縁膜を有し、前記第１の配線は、前記ボトムゲート電極と同一層であり、前記第３の配線は、前記第１のブラックマトリックス層と同一層である第４のブラックマトリックス層によって形成されているとよい。
【００２０】
また、本発明の一態様において、前記第１の配線は走査信号線であり、前記第２の配線は映像信号線であることも可能である。
【発明の効果】
【００２１】
本発明の一態様によれば、ブラックマトリックス層を設計値以上に拡張しなくても、位置合わせずれによる光漏れが生じることを抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様に係る液晶表示装置のＴＦＴ基板を示す平面図。
【図２】図１に示すａ−ａ'線に沿った断面図。
【図３】図１に示すｂ−ｂ'線に沿った断面図。
【図４】図１に示すｅ−ｅ'線に沿った断面図。
【図５】図１に示すｆ−ｆ'線に沿った断面図。
【図６】図１に示すｇ−ｇ'線に沿った断面図。
【図７】（Ａ）は半導体層１４が微結晶シリコン領域１４ａ及び非晶質シリコン領域１４ｂの薄膜トランジスタを示す断面図、（Ｂ）は半導体層１４が微結晶シリコン領域１４ａ及び一対の非晶質シリコン領域１４ｃの薄膜トランジスタを示す断面図、（Ｃ），（Ｄ）は図２に示す絶縁膜１３とソース電極１５ａとの間の拡大図。
【図８】本発明の一態様に係る液晶表示装置のＴＦＴ基板を示す平面図。
【図９】図８に示すｃ−ｃ'線に沿った断面図。
【図１０】図８に示すｄ−ｄ'線に沿った断面図。
【図１１】本発明の一態様に係る液晶表示装置のＴＦＴ基板を示す平面図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
（実施の形態１）
本発明の一態様に係る液晶表示装置について、図１乃至図６を参照して説明する。
【００２５】
本発明の一態様に係る液晶表示装置は、ＴＦＴ基板及び対向基板で液晶材料を有する液晶層を挟持した構造によって構成されている。
図１乃至図６に示すＴＦＴ基板の層構造は、ガラス基板、下地膜、ゲート電極、ゲート絶縁膜、半導体層、ソース電極及びドレイン電極、透光性を有する電極、層間絶縁膜、ブラックマトリックス層及び配向膜の順に積層されたものである。このようにブラックマトリックス層をバックライト側であるＴＦＴ基板側に設けることにより、バックライトからの光を効率良く遮光できると共に、位置合わせずれによる光漏れを低減することができる。
対向基板の層構造は、ガラス基板、着色膜、保護膜、対向電極及び配向膜の順に積層されたものである。なお、本実施の形態では、基板としてガラス基板を用いているが、他の基板を用いても良く、例えばセラミック基板等を用いることができる。
【００２６】
図１に示すＴＦＴ基板は、薄膜トランジスタ１、保持容量２及び画素電極３を有している。
薄膜トランジスタ１は、図２乃至図４に示すように、下地膜１１を有するガラス基板１０の上に形成されている。なお、下地膜１１はなくてもよく、下地膜１１のないガラス基板１０を用いてもよい。
【００２７】
以下に詳細に説明する。
下地膜１１上にはボトムゲート電極１２ａ及び配線１２ｂが形成されており、ボトムゲート電極１２ａ及び配線１２ｂは第１の導電膜によって形成されている。ボトムゲート電極１２ａ、配線１２ｂ及び下地膜１１の上には絶縁膜１３が形成されており、絶縁膜１３上には半導体層１４が形成されている。半導体層１４及び絶縁膜１３の上にはソース電極１５ａ及びドレイン電極１５ｂが形成されており、ソース電極１５ａ及びドレイン電極１５ｂは第２の導電膜によって形成されている。ボトムゲート電極１２ａの厚さは、ソース電極１５ａ及びドレイン電極１５ｂと同じ程度の厚さであり、例えば3層構造の場合、各々の厚さは、５０ｎｍ、１００ｎｍ〜３００ｎｍ、５０ｎｍである。また絶縁膜１３上には配線１５ｃが形成されており、配線１５ｃは第２の導電膜によって形成されている。ソース電極１５ａとドレイン電極１５ｂの相互間に位置する半導体層１４上、ソース電極１５ａ上、ドレイン電極１５ｂ上及び絶縁膜１３上には絶縁膜１６が形成されている。半導体層１４の上方且つ絶縁膜１６上には第１のブラックマトリックス層からなるトップゲート電極１７ａが形成されており、また絶縁膜１６上にはトップゲート電極１７ａの周囲を囲むように第２のブラックマトリックス層１７ｂが形成されている（図１参照）。第２のブラックマトリックス層１７ｂはトップゲート電極１７ａと電気的に分離されており、第１のブラックマトリックス層と第２のブラックマトリックス層１７ｂは同一層である。また、図４に示す絶縁膜１３，１６にはコンタクトホール９ａが形成されており、トップゲート電極１７ａはコンタクトホール９ａによってボトムゲート電極１２ａと電気的に接続されている。なお、半導体層１４の上下に位置する絶縁膜１３，１６それぞれはゲート絶縁膜を構成する。また、ボトムゲート電極１２ａおよび配線１２ｂは、同一の第１の導電膜で形成される。また、ドレイン電極１５ｂと配線１５ｃは、同一の第２の導電膜で形成される。
【００２８】
図２に示すように、薄膜トランジスタの半導体層１４は、ボトムゲート電極１２ａよりも面積が小さく形成され、トップゲート電極１７ａ、ソース電極１５ａ及びドレイン電極１５ｂによって覆われている。図３に示すように、半導体層１４の外側においては、絶縁膜１３上にソース電極１５ａ及びドレイン電極１５ｂが形成される。
【００２９】
図１及び図２に示すように、ソース電極１５ａ、ドレイン電極１５ｂ及びボトムゲート電極１２ａは、トップゲート電極１７ａと第２のブラックマトリックス層１７ｂとの間から絶縁膜１３，１６を通して露出されている。この露出されている領域は、液晶表示装置のぎらつきを低減するために表面改質処理を行い、反射性を低減させることが好ましい。これにより、意図しない反射光を抑制することができる。
【００３０】
また、ボトムゲート電極１２ａは、トップゲート電極１７ａに接続されている。即ち、絶縁膜１３，１６に形成したコンタクトホール９ａにおいて、トップゲート電極１７ａ及びボトムゲート電極１２ａが接続する構造である。この場合、ボトムゲート電極１２ａに印加する電位と、トップゲート電極１７ａに印加する電位とは、等しい。この結果、半導体層１４において、キャリアが流れる領域、即ちチャネル領域が、絶縁膜１３側、及び絶縁膜１６側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【００３１】
保持容量２及び画素電極３は、図５及び図６に示すように、下地膜１１を有するガラス基板１０の上に形成されている。
【００３２】
以下に詳細に説明する。
下地膜１１上には第１の容量電極１２ｃ及び配線１２ｄが形成されており、第１の容量電極１２ｃ及び配線１２ｄは第１の導電膜によって形成されている。第１の容量電極１２ｃ、配線１２ｄ及び下地膜１１の上には絶縁膜１３が形成されている。絶縁膜１３上には第２の容量電極１５ｄが形成されており、第２の容量電極１５ｄは第２の導電膜によって形成されている。第２の容量電極１５ｄ及び絶縁膜１３の上には画素電極３としての透光性を有する電極１７ｃが形成されている。透光性を有する電極１７ｃは第２の容量電極１５ｄに電気的に接続されている。絶縁膜１３、第２の容量電極１５ｄ、透光性を有する電極１７ｃ上には絶縁膜１６が形成されている。絶縁膜１６上には図６に示す第３のブラックマトリックス層からなる第３の容量電極１７ｄが形成されており、また絶縁膜１６上には第３の容量電極１７ｄの周囲を囲むように第２のブラックマトリックス層１７ｂが形成されている（図１参照）。第２のブラックマトリックス層１７ｂは第３の容量電極１７ｄと電気的に分離されており、第３のブラックマトリックス層と第２のブラックマトリックス層１７ｂは同一層である。また、透光性を有する電極１７ｃの一部及び絶縁膜１６の上には第２のブラックマトリックス層１７ｂが形成されている（図５参照）。また、図６に示す第３の容量電極１７ｄと第１の容量電極１２ｃは、絶縁膜１３，１６に形成された図１に示すコンタクトホール９ｃによって電気的に接続されている。ここでは、第１の容量電極１２ｃ、絶縁膜１３、及び第２の容量電極１５ｄにより第１の容量素子２ａを形成する。また、第２の容量電極１５ｄ、絶縁膜１６、及び第３の容量電極１７ｄにより第２の容量素子２ｂを形成する。第１の容量素子２ａ及び第２の容量素子２ｂを重畳させることで、少ない面積で、容量を増加させることができる。また、第２のブラックマトリックス層１７ｂは第２の容量電極１５ｄによって形成された凹凸を覆っている。
なお、図１には走査信号線である配線１２ｂと容量線である配線１２ｄが交互に配置された構造を示しているが、本発明の一態様である表示装置の画素構造はこれに限定されず、走査信号線である配線１２ｂと容量線である配線１２ｄは交互に配置されていなくてもよい。
【００３３】
ボトムゲート電極１２ａ等を構成する第１の導電膜は、下地膜１１上に、スパッタリング法または真空蒸着法等を用いて、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ、Ｓｃ及びＮｉ等のいずれかの金属材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。下地膜は、ボトムゲート電極１２ａと、ガラス基板１０との密着性向上を目的として、上記の金属材料の窒化物層を用いても良い。なお、第１の導電膜は単層でもよいし、積層でもよい。
【００３４】
なお、第１の導電膜の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ボトムゲート電極１２ａの上に形成される絶縁膜１３等が、ボトムゲート電極１２ａの段差箇所において切断されないようにするためである。ボトムゲート電極１２ａの側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
【００３５】
絶縁膜１３，１６は、ＣＶＤ法を用いて、窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜を、単層でまたは積層して形成することができる。
【００３６】
ソース電極またはドレイン電極は、Ａｌ、Ｃｕ、Ｔｉ、Ｎｄ、Ｓｃ、Ｍｏ、Ｃｒ、Ｔａ、Ｎｉ及びＷのいずれかの金属材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。なお、ソース電極またはドレイン電極は単層でもよいし、積層でもよい。
【００３７】
第１乃至第３のブラックマトリックス層は、金属からなり、例えばＴｉ、Ｃｒ、Ａｌ、Ｔａ、Ｍｏ、及びＮｉのいずれかの金属材料を用いることができる。なお、第１乃至第３のブラックマトリックス層は単層でもよいし、積層でもよい。
【００３８】
半導体層１４は、非晶質半導体層、微結晶半導体層、結晶性半導体層のいずれを用いても良いが、半導体層１４の二つの例を図７（Ａ）、（Ｂ）に示す。
図７（Ａ）は、半導体層１４が微結晶シリコン領域１４ａ及び非晶質シリコン領域１４ｂの薄膜トランジスタを示す断面図であり、図７（Ｂ）は、半導体層１４が微結晶シリコン領域１４ａ及び一対の非晶質シリコン領域１４ｃの薄膜トランジスタを示す断面図である。
【００３９】
図７（Ａ）に示すように、絶縁膜１３上には微結晶シリコン領域１４ａが形成されており、微結晶シリコン領域１４ａ上には非晶質シリコン領域１４ｂが形成されている。非晶質シリコン領域１４ｂ上には不純物シリコン膜１８ａが形成されている。
【００４０】
ここで、図７（Ａ）に示す絶縁膜１３とソース電極１５ａとの間の拡大図を、図７（Ｃ）、（Ｄ）に示す。
図７（Ｃ）に示すように、微結晶シリコン領域１４ａの非晶質シリコン領域１４ｂ側は凹凸状であり、凸部は絶縁膜１３から不純物シリコン膜１８ａに向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、微結晶シリコン領域１４ａの形状は、絶縁膜１３から不純物シリコン膜１８ａに向かって幅が広がる凸状（逆錐形状）であってもよい。
【００４１】
微結晶シリコン領域１４ａの厚さ、即ち、絶縁膜１３との界面から微結晶シリコン領域１４ａの突起（凸部）の先端までの距離を、５ｎｍ以上１５０ｎｍ以下とすることで、薄膜トランジスタのオン電流を増加することができる。
【００４２】
非晶質シリコン領域１４ｂは、窒素を有する非晶質半導体で形成されることが好ましい。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いることができる。
【００４３】
窒素を含む非晶質シリコンは、通常の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質シリコンは、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質シリコンは、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質シリコン領域１４ｂを微結晶シリコン領域１４ａ及び不純物シリコン膜１８ａの間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質シリコンを設けることで、オン電流と電界効果移動度を高めることが可能である。
【００４４】
さらに、窒素を含む非晶質シリコンは、低温フォトルミネッセンス分光によるスペクトルのピーク領域が、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質シリコンは、微結晶シリコンとは異なるものである。
【００４５】
また、図７（Ｄ）に示すように、非晶質シリコン領域１４ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下のシリコン結晶粒１４ｄを含ませることで、更にオン電流と電界効果移動度を高めることが可能である。
【００４６】
微結晶シリコン領域１４ａの非晶質シリコン領域１４ｂ側は、錐形状または逆錐形状であるため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、非晶質シリコン領域１４ｂの抵抗を下げることが可能である。また、微結晶シリコン領域１４ａと不純物シリコン膜１８ａとの間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質シリコンを有するため、トンネル電流が流れにくくなる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度を高めるとともに、オフ電流を低減することができる。
【００４７】
不純物シリコン膜１８ａは、リンが添加された非晶質シリコン、リンが添加された微結晶シリコン等で形成される。また、リンが添加された非晶質シリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物シリコン膜１８ａは、ボロンが添加された微結晶シリコン、ボロンが添加された非晶質シリコン等で形成される。
【００４８】
不純物シリコン膜１８ａは、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成される。シリコンを含む堆積性気体を水素で希釈して、リンが添加された非晶質シリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物シリコン膜１８ａとして、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。
【００４９】
不純物シリコン膜１８ａ上にはソース電極１５ａ及びドレイン電極１５ｂが形成される。ソース電極１５ａ及びドレイン電極１５ｂは、不純物シリコン膜１８ａ上に導電膜を形成し、この導電膜がマスクを用いてエッチングされることで形成される。
【００５０】
不純物シリコン膜及び非晶質シリコン領域の一部をエッチングすることで、ソース領域及びドレイン領域として機能する一対の不純物シリコン膜１８ａが形成され、凹部を有する非晶質シリコン領域が形成される（図７（Ａ）参照）。
【００５１】
ソース電極１５ａ、ドレイン電極１５ｂ、非晶質シリコン領域１４ｂ及び絶縁膜１３の上には絶縁膜１６が形成されており、この絶縁膜１６上にはトップゲート電極１７ａ及び第２のブラックマトリックス層１７ｂが形成されている。
【００５２】
なお、半導体層１４としては図７（Ｂ）に示すものを用いても良い。詳細には、不純物シリコン膜、非晶質シリコン領域及び微結晶シリコン領域の一部をエッチングすることで、ソース領域及びドレイン領域として機能する一対の不純物シリコン膜１８ａが形成され、微結晶シリコン領域１４ａ及び一対の非晶質シリコン領域１４ｃが形成される。ここでは、微結晶シリコン領域１４ａが露出されるように非晶質シリコン領域１４ｃをエッチングすることで、ソース電極１５ａ及びドレイン電極１５ｂで覆われる領域では微結晶シリコン領域１４ａ及び非晶質シリコン領域１４ｃが積層され、ソース電極１５ａ及びドレイン電極１５ｂで覆われず、かつトップゲート電極１７ａと重なる領域においては、微結晶シリコン領域１４ａが露出される。
【００５３】
また、画素部の上面レイアウトは様々な要因を考慮して決定するべきものであるから、図１〜図７は本発明の表示装置の一例であって、これに限定されるものではない。
【００５４】
考慮すべき要因の一つは、作製工程における加工位置の精度である。
【００５５】
半導体装置の作製工程にはフォトリソグラフィ法が多く用いられている。フォトリソグラフィ法では露光工程が必須であるが、基板を移動させると、露光時に用いられるステージの位置にずれが生じうる。そのため、レイアウトに、ある程度の余裕を持たせる必要がある。
【００５６】
一方で、露光精度も考慮する必要がある。露光精度は、レジストマスクの厚さ、レジスト材料の感光性、露光に用いる光の波長、光学系の精度により決まる。
【００５７】
また、半導体装置の作製工程では基板が様々な温度環境下に置かれることになるため、温度変化に応じて基板が熱膨張（または負膨張）する。そのため、基板の材料に応じて、熱膨張（または負膨張）を考慮したレイアウトにすべきである。
【００５８】
なお、同一層の配線間同士、異なる層の配線間同士、半導体間同士、半導体と配線との間、あるいは配線と他基板に設けられた配線との間を導通させるために設けられるコンタクトホールは、コンタクト抵抗不良の発生を抑制するため、コンタクトホール内に上記配線などの端部を含まない事が好ましい。すなわち、コンタクトホール内に上記端部を含まず、さらに、コンタクトホールの端部と配線の端部とを少なくとも最小加工寸法（露光限界）程度の距離だけ離すレイアウトとすることで、コンタクト抵抗不良の発生確率を抑制し、歩留まり良く製品を作製することができる。
【００５９】
ただし、レイアウトは、加工位置の精度のみを考慮すればよいというわけではない。トランジスタの電気的特性及び表示装置に求められる表示特性、作製工程途中でのＥＳＤ（静電破壊）対策、歩留まりなども考慮して決定される。
【００６０】
例えば、トランジスタのチャネル長を短くするほどオン電流が増大するため、高いオン電流が求められるトランジスタにおけるチャネル長には最小加工寸法（露光限界）程度の大きさとすればよい。
【００６１】
配線の幅は、配線抵抗が過大とならぬよう十分な大きさを確保する。そして、配線の間隔は、作製工程中で生じたパーティクルにより短絡しない程度の大きさとし、異なる層により形成された複数の配線間において信号の干渉（クロストーク等）などが生じない程度の間隔を確保する。
【００６２】
画素部の上面レイアウト形状は、作製工程中における静電破壊を防止するために電界集中しやすいパターンを避け、プラズマ加工中のアンテナ効果による帯電によって引き起こされるパターン間の静電破壊を避けるため、配線の引き回し距離が短くなるように設計することが好ましい。また、配線の引き回し距離が長い時は、配線外周にショートリングを設けて配線パターンを同電位とすることでパターン間の静電破壊を抑制することができる。なお、ショートリングは基板切断時または組み立て時に切断すればよい。
【００６３】
また、重畳させる複数の層が、重畳できるようなレイアウトとする。例えば、ある部分と遮光層を重畳させて遮光を行う場合には、この部分の遮光が十分なものとなるように、ＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）ロス、露光精度、加工位置の精度を考慮し、できあがった製品において、ある部分と遮光層を重畳させて遮光が実現できるレイアウトとするとよい。
【００６４】
本実施の形態によれば、トップゲート電極１７ａを第１のブラックマトリックス層によって形成し、トップゲート電極１７ａが半導体層１４と重畳している。これにより、外部からの意図しない光が薄膜トランジスタの半導体層１４に入射することを低減することができる。
【００６５】
また、本実施の形態では、トップゲート電極の周囲を囲むように第２のブラックマトリックス層を形成することにより、外部からの意図しない光が半導体層１４に入射することを低減でき、ＴＦＴ基板と対向基板との位置合わせずれによる光漏れが生じることも抑制できる。
【００６６】
（実施の形態２）
本発明の一態様に係る液晶表示装置について、図８乃至図１０を参照して説明する。なお、本実施の形態では、実施の形態１と異なる部分について説明する。図８乃至図１０において、図１乃至７と同一部分には同一符号を付す。
【００６７】
図９及び図１０に示す第１の導電膜によって形成された配線１２ｄは容量線であり、第２の導電膜によって形成される配線１５ｃは映像信号線である。
【００６８】
図１に示す映像信号線（配線１５ｃ）及び容量線（配線１２ｄ）の交差部では、寄生容量が発生し映像信号の遅延が生じてしまう。このため、本実施の形態では、図９に示すように、配線１２ｄ（容量線）と交差する領域において、配線１５ｃ（映像信号線）が分離されている。また、分離された配線１５ｃ（映像信号線）同士は、第４のブラックマトリックス層で形成した配線１７ｅによって電気的に接続されている。そして、配線１２ｄと、配線１７ｅ（第４のブラックマトリックス層）との寄生容量を更に低減するため、配線１２ｄ（容量線）と、配線１７ｅ（第４のブラックマトリックス層）との間に、絶縁膜１３，１６を介して半導体層１４ａを設けることで、配線１２ｄと配線１７ｅとの交差部においての距離を長くしている。
【００６９】
配線の交差部の寄生容量の問題について説明する。上述した配線の交差部だけではなく、他の配線交差部（図示せず）においても寄生容量は問題となる。例えば、映像信号線及び選択信号線（ゲート電極線）との間の寄生容量による選択信号の遅延である。映像信号線及び選択信号線の交差部では、寄生容量が発生し、選択信号線に入力される選択信号において、入力端での選択信号に対して、入力端から離れるに従ってＣＲ遅延の影響が増大し、選択信号波形がなまることで、選択すべき画素を選択信号にて選択するに足る電圧値に達せず、画素に正確な信号を伝達できなくなるため、充電期間が不足し、画質が劣化してしまうという問題がある。
【００７０】
また、映像信号線は選択信号線及び容量線それぞれと交互に交差する（乗り越える）ため、両者との交差部における寄生容量が映像信号線に入力される信号にＣＲ遅延を生じさせ、映像信号線の波形なまりを生じさせるので、充電能力（電流）が不足し、画質を劣化させることになる。
このように寄生容量を小さくすべき配線の交差部を図９と同様の構造とすることにより、配線間の寄生容量を低減することができる。
【００７１】
以下に映像信号線（配線１５ｃ）及び容量線（配線１２ｄ）の交差部について詳細に説明する。
図９及び図１０に示す下地膜１１上には配線１２ｄが形成されており、容量線である配線１２ｄは第１の導電膜によって形成されている。配線１２ｄ及び下地膜１１の上には絶縁膜１３が形成されており、絶縁膜１３上には半導体層１４ａが形成されている。半導体層１４ａは図８に示す半導体層１４と同一層である。絶縁膜１３及び半導体層１４ａの上には映像信号線である配線１５ｃが形成されており、配線１５ｃは第２の導電膜によって形成されている。配線１５ｃ、半導体層１４ａ及び絶縁膜１３の上には絶縁膜１６が形成されている。絶縁膜１６にはコンタクトホール９ｄが形成されており、コンタクトホール９ｄ内及び絶縁膜１６上には第４のブラックマトリックス層からなる配線１７ｅが形成されている。これにより、分離された映像信号線（配線１５ｃ）は配線１７ｅによって電気的に接続されている。また絶縁膜１６上には配線１７ｅの周囲を囲むように第２のブラックマトリックス層１７ｂが形成されている。第２のブラックマトリックス層１７ｂは配線１７ｅと電気的に分離されており、第４のブラックマトリックス層は第１乃至第３のブラックマトリックス層と同一層である。
【００７２】
また、図８に示す映像信号線（配線１５ｃ）及び走査信号線（配線１２ｂ）の交差部においても、寄生容量を低減するために同様の構成としている。つまり、配線１２ｂと交差する領域において、配線１５ｃ（映像信号線）が分離され、この分離された配線１５ｃは、第４のブラックマトリックス層で形成した配線１７ｅによって接続されている。そして、配線１２ｂと、配線１７ｅ（第４のブラックマトリックス層）との寄生容量を更に低減するため、配線１２ｂと、配線１７ｅ（第４のブラックマトリックス層）との間に、絶縁膜１３，１６を介して半導体層１４ａを設けることで、配線１２ｂと配線１７ｅとの交差部においての距離を長くしている。
【００７３】
また、図８に示すドレイン電極１５ｂ及びボトムゲート電極１２ａの重畳部の一部においても、寄生容量を低減するために同様の構成としている。つまり、ボトムゲート電極１２ａが存在する領域上の一部において、ドレイン電極１５ｂと配線１５ｃ（映像信号線）が分離され、この分離された配線は、第４のブラックマトリックス層で形成した配線１７ｅによって接続されている。そして、ボトムゲート電極１２ａと、配線１７ｅ（第４のブラックマトリックス層）との寄生容量を更に低減するため、ボトムゲート電極１２ａと、配線１７ｅ（第４のブラックマトリックス層）との間に、絶縁膜１３，１６を介して半導体層１４ａを設けることで、ボトムゲート電極１２ａと配線１７ｅとの重畳部においての距離を長くしている。なお、本実施の形態では、ドレイン電極１５ｂ及びボトムゲート電極１２ａの重畳部の一部においても寄生容量を低減する構成としているが、映像信号線（配線１５ｃ）と薄膜トランジスタのドレイン電極１５ｂは距離が短いために寄生容量の影響を受けにくい場合は、半導体層１４ａを設けない構成としても良い。
【００７４】
また、図８に示すソース電極１５ａ及びボトムゲート電極１２ａの重畳部の一部においても、寄生容量を低減するために同様の構成としている。つまり、ボトムゲート電極１２ａが存在する領域上の一部において、ソース電極１５ａと第２の容量電極１５ｄが分離され、この分離された配線は、第４のブラックマトリックス層で形成した配線１７ｅによって接続されている。そして、ボトムゲート電極１２ａと、配線１７ｅ（第４のブラックマトリックス層）との寄生容量を更に低減するため、ボトムゲート電極１２ａと、配線１７ｅ（第４のブラックマトリックス層）との間に、絶縁膜１３，１６を介して半導体層１４ａを設けることで、ボトムゲート電極１２ａと配線１７ｅとの重畳部の一部においての距離を長くしている。なお、本実施の形態では、ソース電極１５ａ及びボトムゲート電極１２ａの重畳部の一部においても寄生容量を低減する構成としているが、第２の容量電極１５ｄと薄膜トランジスタのソース電極１５ａは距離が短いために寄生容量の影響を受けにくい場合は、半導体層１４ａを設けない構成としても良い。
【００７５】
本実施の形態によれば、映像信号線（配線１５ｃ）及び走査信号線（配線１２ｂ）、映像信号線（配線１５ｃ）及び容量線（配線１２ｄ）の交差部において、またはソース電極１５ａ及びドレイン電極１５ｂそれぞれとボトムゲート電極１２ａの重畳部の一部において、寄生容量を低減させることにより、高速動作が可能な液晶表示装置を作製することができる。
【００７６】
（実施の形態３）
本発明の一態様に係る液晶表示装置について、図１１を参照して説明する。なお、本実施の形態では、実施の形態１と異なる部分について説明する。図１１において、図１と同一部分には同一符号を付す。
【００７７】
実施の形態１では、絶縁膜１６上に第３の容量電極１７ｄの周囲を囲むように第２のブラックマトリックス層１７ｂを形成しているが、本実施の形態では、第２のブラックマトリックス層１７ｂを形成していない。
【技術分野】
【０００１】
本発明は、半導体装置及び液晶表示装置等に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また、液晶表示装置などの表示装置も半導体装置に含まれる。
【背景技術】
【０００２】
従来の液晶表示装置は、薄膜トランジスタが形成される基板（以下、「ＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）基板」という。）及び対向基板で液晶材料を有する液晶層を挟持した構造によって構成されている。ＴＦＴ基板の層構造は、例えばガラス基板、下地絶縁膜、ゲート電極、ゲート絶縁膜、半導体層、ソース電極及びドレイン電極、層間絶縁膜、画素電極並びに配向膜の順に積層されたものである。対向基板の層構造は、ガラス基板、ブラックマトリックス層（有機樹脂または金属）、カラーフィルタ、対向電極及び配向膜の順に積層されたものである。
【０００３】
上記の液晶表示装置では、ＴＦＴ基板上の画素部に設けられた薄膜トランジスタに、バックライトからの光や外部からの光が照射されることを低減するため、対向基板において薄膜トランジスタと重畳する領域にブラックマトリックス層が設けられている。
【０００４】
また、従来の液晶表示装置では、ＴＦＴ基板上の各種金属配線や保持容量などの凹凸が存在する領域の上部の対向基板にも、画質の向上を目的として、ブラックマトリックス層が設けられている領域がある。
【０００５】
しかしながら、対向基板にブラックマトリックス層が設けられる場合、ＴＦＴ基板との位置合わせずれや位置合わせ不良のため、光漏れが生じ、当該光がＴＦＴ基板の薄膜トランジスタに照射されるという問題がある。
【０００６】
また、ＴＦＴ基板との位置合わせずれが生じても光漏れが生じないようにするために、ブラックマトリックス層の幅を設計値以上に拡張して対向基板に設けると、画素部の開口率の低下の原因となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２６８９２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、ブラックマトリックス層を設計値以上に拡張しなくても、位置合わせずれによる光漏れが生じることを抑制できる半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、ボトムゲート電極とトップゲート電極で第１の半導体層を挟むデュアルゲート型の薄膜トランジスタを有する半導体装置において、前記トップゲート電極は、第１のブラックマトリックス層によって形成され、前記第１の半導体層は、前記トップゲート電極と重畳し、前記ボトムゲート電極は前記トップゲート電極と電気的に接続されていることを特徴とする半導体装置である。なお、ボトムゲート電極は、基板と第１の半導体層の間に設けられるゲート電極であり、トップゲート電極は、第１の半導体層に対してボトムゲート電極と反対側に設けられるゲート電極である。
【００１０】
また、本発明の一態様において、前記薄膜トランジスタは、前記第１の半導体層の一部を覆うソース電極またはドレイン電極を具備することも可能である。
【００１１】
また、本発明の一態様において、前記ボトムゲート電極は、前記第１の半導体層よりも面積が広い導電膜によって形成されることも可能である。
【００１２】
また、本発明の一態様において、前記トップゲート電極の周囲を囲むように形成され、且つ前記トップゲート電極と電気的に分離された、前記第１のブラックマトリックス層と同一層である第２のブラックマトリックス層を具備することも可能である。
【００１３】
また、本発明の一態様において、第１の容量電極、第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、前記第２の容量電極、第２の絶縁膜、及び第３の容量電極を有する第２の容量素子とを有し、前記第１の容量素子及び前記第２の容量素子は重畳しており、前記第１の容量電極及び前記第３の容量電極は電気的に接続されており、前記第１の容量電極は、前記ボトムゲート電極と同一層であり、前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成されているとよい。
【００１４】
また、本発明の一態様において、前記第２のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成され、且つ前記第３の容量電極と電気的に分離されていてもよい。
【００１５】
また、本発明の一態様において、前記第３の容量電極に電気的に接続された第１の配線と、前記薄膜トランジスタのソース電極またはドレイン電極と電気的に接続された第２の配線との交差部には、第２の半導体層があり、前記第１の配線は、前記ボトムゲート電極と同一層であり、前記第２の配線は、前記ソース電極またはドレイン電極と同一層であり、前記第２の半導体層は、前記第１の半導体層と同一層であるとよい。
【００１６】
本発明の一態様は、ボトムゲート電極と、前記ボトムゲート電極上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第１のブラックマトリックス層からなるトップゲート電極と、前記第２の絶縁膜上に形成された第２のブラックマトリックス層と、を具備するデュアルゲート型の薄膜トランジスタを有し、前記第１の半導体層は、前記トップゲート電極によって覆われており、前記第２のブラックマトリックス層は、前記トップゲート電極の周囲を囲むように形成され、且つ前記トップゲート電極と電気的に分離され、前記ボトムゲート電極は前記トップゲート電極と電気的に接続されていることを特徴とする半導体装置である。
【００１７】
また、本発明の一態様において、前記第１の半導体層の一部を覆うソース電極またはドレイン電極を具備し、前記ソース電極またはドレイン電極は、前記第１の半導体層上且つ前記第１の絶縁膜上且つ前記第２の絶縁膜下に位置するとよい。
【００１８】
また、本発明の一態様において、第１の容量電極、前記第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、前記第２の容量電極、前記第２の絶縁膜、及び第３の容量電極を有する第２の容量素子とを有し、前記第１の容量素子及び前記第２の容量素子は重畳しており、前記第１の容量電極及び前記第３の容量電極は電気的に接続されており、前記第１の容量電極は、前記ボトムゲート電極と同一層であり、前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成され、前記第２のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成され、且つ前記第３の容量電極と電気的に分離されていてもよい。
【００１９】
また、本発明の一態様において、前記第３の容量電極に電気的に接続された第１の配線と、前記薄膜トランジスタのソース電極またはドレイン電極と電気的に接続された第３の配線との交差部は、前記第１の絶縁膜、第２の半導体層及び前記第２の絶縁膜を有し、前記第１の配線は、前記ボトムゲート電極と同一層であり、前記第３の配線は、前記第１のブラックマトリックス層と同一層である第４のブラックマトリックス層によって形成されているとよい。
【００２０】
また、本発明の一態様において、前記第１の配線は走査信号線であり、前記第２の配線は映像信号線であることも可能である。
【発明の効果】
【００２１】
本発明の一態様によれば、ブラックマトリックス層を設計値以上に拡張しなくても、位置合わせずれによる光漏れが生じることを抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様に係る液晶表示装置のＴＦＴ基板を示す平面図。
【図２】図１に示すａ−ａ'線に沿った断面図。
【図３】図１に示すｂ−ｂ'線に沿った断面図。
【図４】図１に示すｅ−ｅ'線に沿った断面図。
【図５】図１に示すｆ−ｆ'線に沿った断面図。
【図６】図１に示すｇ−ｇ'線に沿った断面図。
【図７】（Ａ）は半導体層１４が微結晶シリコン領域１４ａ及び非晶質シリコン領域１４ｂの薄膜トランジスタを示す断面図、（Ｂ）は半導体層１４が微結晶シリコン領域１４ａ及び一対の非晶質シリコン領域１４ｃの薄膜トランジスタを示す断面図、（Ｃ），（Ｄ）は図２に示す絶縁膜１３とソース電極１５ａとの間の拡大図。
【図８】本発明の一態様に係る液晶表示装置のＴＦＴ基板を示す平面図。
【図９】図８に示すｃ−ｃ'線に沿った断面図。
【図１０】図８に示すｄ−ｄ'線に沿った断面図。
【図１１】本発明の一態様に係る液晶表示装置のＴＦＴ基板を示す平面図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
（実施の形態１）
本発明の一態様に係る液晶表示装置について、図１乃至図６を参照して説明する。
【００２５】
本発明の一態様に係る液晶表示装置は、ＴＦＴ基板及び対向基板で液晶材料を有する液晶層を挟持した構造によって構成されている。
図１乃至図６に示すＴＦＴ基板の層構造は、ガラス基板、下地膜、ゲート電極、ゲート絶縁膜、半導体層、ソース電極及びドレイン電極、透光性を有する電極、層間絶縁膜、ブラックマトリックス層及び配向膜の順に積層されたものである。このようにブラックマトリックス層をバックライト側であるＴＦＴ基板側に設けることにより、バックライトからの光を効率良く遮光できると共に、位置合わせずれによる光漏れを低減することができる。
対向基板の層構造は、ガラス基板、着色膜、保護膜、対向電極及び配向膜の順に積層されたものである。なお、本実施の形態では、基板としてガラス基板を用いているが、他の基板を用いても良く、例えばセラミック基板等を用いることができる。
【００２６】
図１に示すＴＦＴ基板は、薄膜トランジスタ１、保持容量２及び画素電極３を有している。
薄膜トランジスタ１は、図２乃至図４に示すように、下地膜１１を有するガラス基板１０の上に形成されている。なお、下地膜１１はなくてもよく、下地膜１１のないガラス基板１０を用いてもよい。
【００２７】
以下に詳細に説明する。
下地膜１１上にはボトムゲート電極１２ａ及び配線１２ｂが形成されており、ボトムゲート電極１２ａ及び配線１２ｂは第１の導電膜によって形成されている。ボトムゲート電極１２ａ、配線１２ｂ及び下地膜１１の上には絶縁膜１３が形成されており、絶縁膜１３上には半導体層１４が形成されている。半導体層１４及び絶縁膜１３の上にはソース電極１５ａ及びドレイン電極１５ｂが形成されており、ソース電極１５ａ及びドレイン電極１５ｂは第２の導電膜によって形成されている。ボトムゲート電極１２ａの厚さは、ソース電極１５ａ及びドレイン電極１５ｂと同じ程度の厚さであり、例えば3層構造の場合、各々の厚さは、５０ｎｍ、１００ｎｍ〜３００ｎｍ、５０ｎｍである。また絶縁膜１３上には配線１５ｃが形成されており、配線１５ｃは第２の導電膜によって形成されている。ソース電極１５ａとドレイン電極１５ｂの相互間に位置する半導体層１４上、ソース電極１５ａ上、ドレイン電極１５ｂ上及び絶縁膜１３上には絶縁膜１６が形成されている。半導体層１４の上方且つ絶縁膜１６上には第１のブラックマトリックス層からなるトップゲート電極１７ａが形成されており、また絶縁膜１６上にはトップゲート電極１７ａの周囲を囲むように第２のブラックマトリックス層１７ｂが形成されている（図１参照）。第２のブラックマトリックス層１７ｂはトップゲート電極１７ａと電気的に分離されており、第１のブラックマトリックス層と第２のブラックマトリックス層１７ｂは同一層である。また、図４に示す絶縁膜１３，１６にはコンタクトホール９ａが形成されており、トップゲート電極１７ａはコンタクトホール９ａによってボトムゲート電極１２ａと電気的に接続されている。なお、半導体層１４の上下に位置する絶縁膜１３，１６それぞれはゲート絶縁膜を構成する。また、ボトムゲート電極１２ａおよび配線１２ｂは、同一の第１の導電膜で形成される。また、ドレイン電極１５ｂと配線１５ｃは、同一の第２の導電膜で形成される。
【００２８】
図２に示すように、薄膜トランジスタの半導体層１４は、ボトムゲート電極１２ａよりも面積が小さく形成され、トップゲート電極１７ａ、ソース電極１５ａ及びドレイン電極１５ｂによって覆われている。図３に示すように、半導体層１４の外側においては、絶縁膜１３上にソース電極１５ａ及びドレイン電極１５ｂが形成される。
【００２９】
図１及び図２に示すように、ソース電極１５ａ、ドレイン電極１５ｂ及びボトムゲート電極１２ａは、トップゲート電極１７ａと第２のブラックマトリックス層１７ｂとの間から絶縁膜１３，１６を通して露出されている。この露出されている領域は、液晶表示装置のぎらつきを低減するために表面改質処理を行い、反射性を低減させることが好ましい。これにより、意図しない反射光を抑制することができる。
【００３０】
また、ボトムゲート電極１２ａは、トップゲート電極１７ａに接続されている。即ち、絶縁膜１３，１６に形成したコンタクトホール９ａにおいて、トップゲート電極１７ａ及びボトムゲート電極１２ａが接続する構造である。この場合、ボトムゲート電極１２ａに印加する電位と、トップゲート電極１７ａに印加する電位とは、等しい。この結果、半導体層１４において、キャリアが流れる領域、即ちチャネル領域が、絶縁膜１３側、及び絶縁膜１６側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【００３１】
保持容量２及び画素電極３は、図５及び図６に示すように、下地膜１１を有するガラス基板１０の上に形成されている。
【００３２】
以下に詳細に説明する。
下地膜１１上には第１の容量電極１２ｃ及び配線１２ｄが形成されており、第１の容量電極１２ｃ及び配線１２ｄは第１の導電膜によって形成されている。第１の容量電極１２ｃ、配線１２ｄ及び下地膜１１の上には絶縁膜１３が形成されている。絶縁膜１３上には第２の容量電極１５ｄが形成されており、第２の容量電極１５ｄは第２の導電膜によって形成されている。第２の容量電極１５ｄ及び絶縁膜１３の上には画素電極３としての透光性を有する電極１７ｃが形成されている。透光性を有する電極１７ｃは第２の容量電極１５ｄに電気的に接続されている。絶縁膜１３、第２の容量電極１５ｄ、透光性を有する電極１７ｃ上には絶縁膜１６が形成されている。絶縁膜１６上には図６に示す第３のブラックマトリックス層からなる第３の容量電極１７ｄが形成されており、また絶縁膜１６上には第３の容量電極１７ｄの周囲を囲むように第２のブラックマトリックス層１７ｂが形成されている（図１参照）。第２のブラックマトリックス層１７ｂは第３の容量電極１７ｄと電気的に分離されており、第３のブラックマトリックス層と第２のブラックマトリックス層１７ｂは同一層である。また、透光性を有する電極１７ｃの一部及び絶縁膜１６の上には第２のブラックマトリックス層１７ｂが形成されている（図５参照）。また、図６に示す第３の容量電極１７ｄと第１の容量電極１２ｃは、絶縁膜１３，１６に形成された図１に示すコンタクトホール９ｃによって電気的に接続されている。ここでは、第１の容量電極１２ｃ、絶縁膜１３、及び第２の容量電極１５ｄにより第１の容量素子２ａを形成する。また、第２の容量電極１５ｄ、絶縁膜１６、及び第３の容量電極１７ｄにより第２の容量素子２ｂを形成する。第１の容量素子２ａ及び第２の容量素子２ｂを重畳させることで、少ない面積で、容量を増加させることができる。また、第２のブラックマトリックス層１７ｂは第２の容量電極１５ｄによって形成された凹凸を覆っている。
なお、図１には走査信号線である配線１２ｂと容量線である配線１２ｄが交互に配置された構造を示しているが、本発明の一態様である表示装置の画素構造はこれに限定されず、走査信号線である配線１２ｂと容量線である配線１２ｄは交互に配置されていなくてもよい。
【００３３】
ボトムゲート電極１２ａ等を構成する第１の導電膜は、下地膜１１上に、スパッタリング法または真空蒸着法等を用いて、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ、Ｓｃ及びＮｉ等のいずれかの金属材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。下地膜は、ボトムゲート電極１２ａと、ガラス基板１０との密着性向上を目的として、上記の金属材料の窒化物層を用いても良い。なお、第１の導電膜は単層でもよいし、積層でもよい。
【００３４】
なお、第１の導電膜の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ボトムゲート電極１２ａの上に形成される絶縁膜１３等が、ボトムゲート電極１２ａの段差箇所において切断されないようにするためである。ボトムゲート電極１２ａの側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
【００３５】
絶縁膜１３，１６は、ＣＶＤ法を用いて、窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜を、単層でまたは積層して形成することができる。
【００３６】
ソース電極またはドレイン電極は、Ａｌ、Ｃｕ、Ｔｉ、Ｎｄ、Ｓｃ、Ｍｏ、Ｃｒ、Ｔａ、Ｎｉ及びＷのいずれかの金属材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。なお、ソース電極またはドレイン電極は単層でもよいし、積層でもよい。
【００３７】
第１乃至第３のブラックマトリックス層は、金属からなり、例えばＴｉ、Ｃｒ、Ａｌ、Ｔａ、Ｍｏ、及びＮｉのいずれかの金属材料を用いることができる。なお、第１乃至第３のブラックマトリックス層は単層でもよいし、積層でもよい。
【００３８】
半導体層１４は、非晶質半導体層、微結晶半導体層、結晶性半導体層のいずれを用いても良いが、半導体層１４の二つの例を図７（Ａ）、（Ｂ）に示す。
図７（Ａ）は、半導体層１４が微結晶シリコン領域１４ａ及び非晶質シリコン領域１４ｂの薄膜トランジスタを示す断面図であり、図７（Ｂ）は、半導体層１４が微結晶シリコン領域１４ａ及び一対の非晶質シリコン領域１４ｃの薄膜トランジスタを示す断面図である。
【００３９】
図７（Ａ）に示すように、絶縁膜１３上には微結晶シリコン領域１４ａが形成されており、微結晶シリコン領域１４ａ上には非晶質シリコン領域１４ｂが形成されている。非晶質シリコン領域１４ｂ上には不純物シリコン膜１８ａが形成されている。
【００４０】
ここで、図７（Ａ）に示す絶縁膜１３とソース電極１５ａとの間の拡大図を、図７（Ｃ）、（Ｄ）に示す。
図７（Ｃ）に示すように、微結晶シリコン領域１４ａの非晶質シリコン領域１４ｂ側は凹凸状であり、凸部は絶縁膜１３から不純物シリコン膜１８ａに向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、微結晶シリコン領域１４ａの形状は、絶縁膜１３から不純物シリコン膜１８ａに向かって幅が広がる凸状（逆錐形状）であってもよい。
【００４１】
微結晶シリコン領域１４ａの厚さ、即ち、絶縁膜１３との界面から微結晶シリコン領域１４ａの突起（凸部）の先端までの距離を、５ｎｍ以上１５０ｎｍ以下とすることで、薄膜トランジスタのオン電流を増加することができる。
【００４２】
非晶質シリコン領域１４ｂは、窒素を有する非晶質半導体で形成されることが好ましい。窒素を有する非晶質半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。非晶質半導体としては、アモルファスシリコンを用いることができる。
【００４３】
窒素を含む非晶質シリコンは、通常の非晶質半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ ｐｈｏｔｏｃｕｒｒｅｎｔ ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、窒素を含む非晶質シリコンは、従来の非晶質半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。窒素を含む非晶質シリコンは、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、窒素を含む非晶質シリコン領域１４ｂを微結晶シリコン領域１４ａ及び不純物シリコン膜１８ａの間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、窒素を含む非晶質シリコンを設けることで、オン電流と電界効果移動度を高めることが可能である。
【００４４】
さらに、窒素を含む非晶質シリコンは、低温フォトルミネッセンス分光によるスペクトルのピーク領域が、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、窒素を含む非晶質シリコンは、微結晶シリコンとは異なるものである。
【００４５】
また、図７（Ｄ）に示すように、非晶質シリコン領域１４ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下のシリコン結晶粒１４ｄを含ませることで、更にオン電流と電界効果移動度を高めることが可能である。
【００４６】
微結晶シリコン領域１４ａの非晶質シリコン領域１４ｂ側は、錐形状または逆錐形状であるため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、非晶質シリコン領域１４ｂの抵抗を下げることが可能である。また、微結晶シリコン領域１４ａと不純物シリコン膜１８ａとの間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、窒素を含む非晶質シリコンを有するため、トンネル電流が流れにくくなる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度を高めるとともに、オフ電流を低減することができる。
【００４７】
不純物シリコン膜１８ａは、リンが添加された非晶質シリコン、リンが添加された微結晶シリコン等で形成される。また、リンが添加された非晶質シリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物シリコン膜１８ａは、ボロンが添加された微結晶シリコン、ボロンが添加された非晶質シリコン等で形成される。
【００４８】
不純物シリコン膜１８ａは、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成される。シリコンを含む堆積性気体を水素で希釈して、リンが添加された非晶質シリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物シリコン膜１８ａとして、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。
【００４９】
不純物シリコン膜１８ａ上にはソース電極１５ａ及びドレイン電極１５ｂが形成される。ソース電極１５ａ及びドレイン電極１５ｂは、不純物シリコン膜１８ａ上に導電膜を形成し、この導電膜がマスクを用いてエッチングされることで形成される。
【００５０】
不純物シリコン膜及び非晶質シリコン領域の一部をエッチングすることで、ソース領域及びドレイン領域として機能する一対の不純物シリコン膜１８ａが形成され、凹部を有する非晶質シリコン領域が形成される（図７（Ａ）参照）。
【００５１】
ソース電極１５ａ、ドレイン電極１５ｂ、非晶質シリコン領域１４ｂ及び絶縁膜１３の上には絶縁膜１６が形成されており、この絶縁膜１６上にはトップゲート電極１７ａ及び第２のブラックマトリックス層１７ｂが形成されている。
【００５２】
なお、半導体層１４としては図７（Ｂ）に示すものを用いても良い。詳細には、不純物シリコン膜、非晶質シリコン領域及び微結晶シリコン領域の一部をエッチングすることで、ソース領域及びドレイン領域として機能する一対の不純物シリコン膜１８ａが形成され、微結晶シリコン領域１４ａ及び一対の非晶質シリコン領域１４ｃが形成される。ここでは、微結晶シリコン領域１４ａが露出されるように非晶質シリコン領域１４ｃをエッチングすることで、ソース電極１５ａ及びドレイン電極１５ｂで覆われる領域では微結晶シリコン領域１４ａ及び非晶質シリコン領域１４ｃが積層され、ソース電極１５ａ及びドレイン電極１５ｂで覆われず、かつトップゲート電極１７ａと重なる領域においては、微結晶シリコン領域１４ａが露出される。
【００５３】
また、画素部の上面レイアウトは様々な要因を考慮して決定するべきものであるから、図１〜図７は本発明の表示装置の一例であって、これに限定されるものではない。
【００５４】
考慮すべき要因の一つは、作製工程における加工位置の精度である。
【００５５】
半導体装置の作製工程にはフォトリソグラフィ法が多く用いられている。フォトリソグラフィ法では露光工程が必須であるが、基板を移動させると、露光時に用いられるステージの位置にずれが生じうる。そのため、レイアウトに、ある程度の余裕を持たせる必要がある。
【００５６】
一方で、露光精度も考慮する必要がある。露光精度は、レジストマスクの厚さ、レジスト材料の感光性、露光に用いる光の波長、光学系の精度により決まる。
【００５７】
また、半導体装置の作製工程では基板が様々な温度環境下に置かれることになるため、温度変化に応じて基板が熱膨張（または負膨張）する。そのため、基板の材料に応じて、熱膨張（または負膨張）を考慮したレイアウトにすべきである。
【００５８】
なお、同一層の配線間同士、異なる層の配線間同士、半導体間同士、半導体と配線との間、あるいは配線と他基板に設けられた配線との間を導通させるために設けられるコンタクトホールは、コンタクト抵抗不良の発生を抑制するため、コンタクトホール内に上記配線などの端部を含まない事が好ましい。すなわち、コンタクトホール内に上記端部を含まず、さらに、コンタクトホールの端部と配線の端部とを少なくとも最小加工寸法（露光限界）程度の距離だけ離すレイアウトとすることで、コンタクト抵抗不良の発生確率を抑制し、歩留まり良く製品を作製することができる。
【００５９】
ただし、レイアウトは、加工位置の精度のみを考慮すればよいというわけではない。トランジスタの電気的特性及び表示装置に求められる表示特性、作製工程途中でのＥＳＤ（静電破壊）対策、歩留まりなども考慮して決定される。
【００６０】
例えば、トランジスタのチャネル長を短くするほどオン電流が増大するため、高いオン電流が求められるトランジスタにおけるチャネル長には最小加工寸法（露光限界）程度の大きさとすればよい。
【００６１】
配線の幅は、配線抵抗が過大とならぬよう十分な大きさを確保する。そして、配線の間隔は、作製工程中で生じたパーティクルにより短絡しない程度の大きさとし、異なる層により形成された複数の配線間において信号の干渉（クロストーク等）などが生じない程度の間隔を確保する。
【００６２】
画素部の上面レイアウト形状は、作製工程中における静電破壊を防止するために電界集中しやすいパターンを避け、プラズマ加工中のアンテナ効果による帯電によって引き起こされるパターン間の静電破壊を避けるため、配線の引き回し距離が短くなるように設計することが好ましい。また、配線の引き回し距離が長い時は、配線外周にショートリングを設けて配線パターンを同電位とすることでパターン間の静電破壊を抑制することができる。なお、ショートリングは基板切断時または組み立て時に切断すればよい。
【００６３】
また、重畳させる複数の層が、重畳できるようなレイアウトとする。例えば、ある部分と遮光層を重畳させて遮光を行う場合には、この部分の遮光が十分なものとなるように、ＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）ロス、露光精度、加工位置の精度を考慮し、できあがった製品において、ある部分と遮光層を重畳させて遮光が実現できるレイアウトとするとよい。
【００６４】
本実施の形態によれば、トップゲート電極１７ａを第１のブラックマトリックス層によって形成し、トップゲート電極１７ａが半導体層１４と重畳している。これにより、外部からの意図しない光が薄膜トランジスタの半導体層１４に入射することを低減することができる。
【００６５】
また、本実施の形態では、トップゲート電極の周囲を囲むように第２のブラックマトリックス層を形成することにより、外部からの意図しない光が半導体層１４に入射することを低減でき、ＴＦＴ基板と対向基板との位置合わせずれによる光漏れが生じることも抑制できる。
【００６６】
（実施の形態２）
本発明の一態様に係る液晶表示装置について、図８乃至図１０を参照して説明する。なお、本実施の形態では、実施の形態１と異なる部分について説明する。図８乃至図１０において、図１乃至７と同一部分には同一符号を付す。
【００６７】
図９及び図１０に示す第１の導電膜によって形成された配線１２ｄは容量線であり、第２の導電膜によって形成される配線１５ｃは映像信号線である。
【００６８】
図１に示す映像信号線（配線１５ｃ）及び容量線（配線１２ｄ）の交差部では、寄生容量が発生し映像信号の遅延が生じてしまう。このため、本実施の形態では、図９に示すように、配線１２ｄ（容量線）と交差する領域において、配線１５ｃ（映像信号線）が分離されている。また、分離された配線１５ｃ（映像信号線）同士は、第４のブラックマトリックス層で形成した配線１７ｅによって電気的に接続されている。そして、配線１２ｄと、配線１７ｅ（第４のブラックマトリックス層）との寄生容量を更に低減するため、配線１２ｄ（容量線）と、配線１７ｅ（第４のブラックマトリックス層）との間に、絶縁膜１３，１６を介して半導体層１４ａを設けることで、配線１２ｄと配線１７ｅとの交差部においての距離を長くしている。
【００６９】
配線の交差部の寄生容量の問題について説明する。上述した配線の交差部だけではなく、他の配線交差部（図示せず）においても寄生容量は問題となる。例えば、映像信号線及び選択信号線（ゲート電極線）との間の寄生容量による選択信号の遅延である。映像信号線及び選択信号線の交差部では、寄生容量が発生し、選択信号線に入力される選択信号において、入力端での選択信号に対して、入力端から離れるに従ってＣＲ遅延の影響が増大し、選択信号波形がなまることで、選択すべき画素を選択信号にて選択するに足る電圧値に達せず、画素に正確な信号を伝達できなくなるため、充電期間が不足し、画質が劣化してしまうという問題がある。
【００７０】
また、映像信号線は選択信号線及び容量線それぞれと交互に交差する（乗り越える）ため、両者との交差部における寄生容量が映像信号線に入力される信号にＣＲ遅延を生じさせ、映像信号線の波形なまりを生じさせるので、充電能力（電流）が不足し、画質を劣化させることになる。
このように寄生容量を小さくすべき配線の交差部を図９と同様の構造とすることにより、配線間の寄生容量を低減することができる。
【００７１】
以下に映像信号線（配線１５ｃ）及び容量線（配線１２ｄ）の交差部について詳細に説明する。
図９及び図１０に示す下地膜１１上には配線１２ｄが形成されており、容量線である配線１２ｄは第１の導電膜によって形成されている。配線１２ｄ及び下地膜１１の上には絶縁膜１３が形成されており、絶縁膜１３上には半導体層１４ａが形成されている。半導体層１４ａは図８に示す半導体層１４と同一層である。絶縁膜１３及び半導体層１４ａの上には映像信号線である配線１５ｃが形成されており、配線１５ｃは第２の導電膜によって形成されている。配線１５ｃ、半導体層１４ａ及び絶縁膜１３の上には絶縁膜１６が形成されている。絶縁膜１６にはコンタクトホール９ｄが形成されており、コンタクトホール９ｄ内及び絶縁膜１６上には第４のブラックマトリックス層からなる配線１７ｅが形成されている。これにより、分離された映像信号線（配線１５ｃ）は配線１７ｅによって電気的に接続されている。また絶縁膜１６上には配線１７ｅの周囲を囲むように第２のブラックマトリックス層１７ｂが形成されている。第２のブラックマトリックス層１７ｂは配線１７ｅと電気的に分離されており、第４のブラックマトリックス層は第１乃至第３のブラックマトリックス層と同一層である。
【００７２】
また、図８に示す映像信号線（配線１５ｃ）及び走査信号線（配線１２ｂ）の交差部においても、寄生容量を低減するために同様の構成としている。つまり、配線１２ｂと交差する領域において、配線１５ｃ（映像信号線）が分離され、この分離された配線１５ｃは、第４のブラックマトリックス層で形成した配線１７ｅによって接続されている。そして、配線１２ｂと、配線１７ｅ（第４のブラックマトリックス層）との寄生容量を更に低減するため、配線１２ｂと、配線１７ｅ（第４のブラックマトリックス層）との間に、絶縁膜１３，１６を介して半導体層１４ａを設けることで、配線１２ｂと配線１７ｅとの交差部においての距離を長くしている。
【００７３】
また、図８に示すドレイン電極１５ｂ及びボトムゲート電極１２ａの重畳部の一部においても、寄生容量を低減するために同様の構成としている。つまり、ボトムゲート電極１２ａが存在する領域上の一部において、ドレイン電極１５ｂと配線１５ｃ（映像信号線）が分離され、この分離された配線は、第４のブラックマトリックス層で形成した配線１７ｅによって接続されている。そして、ボトムゲート電極１２ａと、配線１７ｅ（第４のブラックマトリックス層）との寄生容量を更に低減するため、ボトムゲート電極１２ａと、配線１７ｅ（第４のブラックマトリックス層）との間に、絶縁膜１３，１６を介して半導体層１４ａを設けることで、ボトムゲート電極１２ａと配線１７ｅとの重畳部においての距離を長くしている。なお、本実施の形態では、ドレイン電極１５ｂ及びボトムゲート電極１２ａの重畳部の一部においても寄生容量を低減する構成としているが、映像信号線（配線１５ｃ）と薄膜トランジスタのドレイン電極１５ｂは距離が短いために寄生容量の影響を受けにくい場合は、半導体層１４ａを設けない構成としても良い。
【００７４】
また、図８に示すソース電極１５ａ及びボトムゲート電極１２ａの重畳部の一部においても、寄生容量を低減するために同様の構成としている。つまり、ボトムゲート電極１２ａが存在する領域上の一部において、ソース電極１５ａと第２の容量電極１５ｄが分離され、この分離された配線は、第４のブラックマトリックス層で形成した配線１７ｅによって接続されている。そして、ボトムゲート電極１２ａと、配線１７ｅ（第４のブラックマトリックス層）との寄生容量を更に低減するため、ボトムゲート電極１２ａと、配線１７ｅ（第４のブラックマトリックス層）との間に、絶縁膜１３，１６を介して半導体層１４ａを設けることで、ボトムゲート電極１２ａと配線１７ｅとの重畳部の一部においての距離を長くしている。なお、本実施の形態では、ソース電極１５ａ及びボトムゲート電極１２ａの重畳部の一部においても寄生容量を低減する構成としているが、第２の容量電極１５ｄと薄膜トランジスタのソース電極１５ａは距離が短いために寄生容量の影響を受けにくい場合は、半導体層１４ａを設けない構成としても良い。
【００７５】
本実施の形態によれば、映像信号線（配線１５ｃ）及び走査信号線（配線１２ｂ）、映像信号線（配線１５ｃ）及び容量線（配線１２ｄ）の交差部において、またはソース電極１５ａ及びドレイン電極１５ｂそれぞれとボトムゲート電極１２ａの重畳部の一部において、寄生容量を低減させることにより、高速動作が可能な液晶表示装置を作製することができる。
【００７６】
（実施の形態３）
本発明の一態様に係る液晶表示装置について、図１１を参照して説明する。なお、本実施の形態では、実施の形態１と異なる部分について説明する。図１１において、図１と同一部分には同一符号を付す。
【００７７】
実施の形態１では、絶縁膜１６上に第３の容量電極１７ｄの周囲を囲むように第２のブラックマトリックス層１７ｂを形成しているが、本実施の形態では、第２のブラックマトリックス層１７ｂを形成していない。
【特許請求の範囲】
【請求項１】
ボトムゲート電極とトップゲート電極で第１の半導体層を挟むデュアルゲート型の薄膜トランジスタを有する半導体装置において、
前記トップゲート電極は、第１のブラックマトリックス層によって形成され、
前記第１の半導体層は、前記トップゲート電極と重畳し、
前記ボトムゲート電極は前記トップゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記薄膜トランジスタは、前記第１の半導体層の一部を覆うソース電極またはドレイン電極を具備することを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記ボトムゲート電極は、前記第１の半導体層よりも面積が広い導電膜によって形成されることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記トップゲート電極の周囲を囲むように形成され、且つ前記トップゲート電極と電気的に分離された、前記第１のブラックマトリックス層と同一層である第２のブラックマトリックス層を具備することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
第１の容量電極、第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、
前記第２の容量電極、第２の絶縁膜、及び第３の容量電極を有する第２の容量素子と、
を有し、
前記第１の容量素子及び前記第２の容量素子は重畳しており、
前記第１の容量電極及び前記第３の容量電極は電気的に接続されており、
前記第１の容量電極は、前記ボトムゲート電極と同一層であり、
前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成されていることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第２のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成さ
れ、且つ前記第３の容量電極と電気的に分離されていることを特徴とする半導体装置。
【請求項７】
請求項５または６において、
前記第３の容量電極に電気的に接続された第１の配線と、前記薄膜トランジスタのソース電極またはドレイン電極と電気的に接続された第２の配線との交差部には、第２の半導体層があり、
前記第１の配線は、前記ボトムゲート電極と同一層であり、
前記第２の配線は、前記ソース電極またはドレイン電極と同一層であり、
前記第２の半導体層は、前記第１の半導体層と同一層であることを特徴とする半導体装置。
【請求項８】
ボトムゲート電極と、
前記ボトムゲート電極上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第１のブラックマトリックス層からなるトップゲート電極と、
前記第２の絶縁膜上に形成された第２のブラックマトリックス層と、
を具備するデュアルゲート型の薄膜トランジスタを有し、
前記第１の半導体層は、前記トップゲート電極によって覆われており、
前記第２のブラックマトリックス層は、前記トップゲート電極の周囲を囲むように形成され、且つ前記トップゲート電極と電気的に分離され、
前記ボトムゲート電極は前記トップゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記第１の半導体層の一部を覆うソース電極またはドレイン電極を具備し、
前記ソース電極またはドレイン電極は、前記第１の半導体層上且つ前記第１の絶縁膜上且つ前記第２の絶縁膜下に位置することを特徴とする半導体装置。
【請求項１０】
請求項８または９において、
第１の容量電極、前記第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、
前記第２の容量電極、前記第２の絶縁膜、及び第３の容量電極を有する第２の容量素子と、を有し、
前記第１の容量素子及び前記第２の容量素子は重畳しており、
前記第１の容量電極及び前記第３の容量電極は電気的に接続されており、
前記第１の容量電極は、前記ボトムゲート電極と同一層であり、
前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成され、
前記第２のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成され、且つ前記第３の容量電極と電気的に分離されていることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記第３の容量電極に電気的に接続された第１の配線と、前記薄膜トランジスタのソース電極またはドレイン電極と電気的に接続された第３の配線との交差部は、前記第１の絶縁膜、第２の半導体層及び前記第２の絶縁膜を有し、
前記第１の配線は、前記ボトムゲート電極と同一層であり、
前記第３の配線は、前記第１のブラックマトリックス層と同一層である第４のブラックマトリックス層によって形成されていることを特徴とする半導体装置。
【請求項１】
ボトムゲート電極とトップゲート電極で第１の半導体層を挟むデュアルゲート型の薄膜トランジスタを有する半導体装置において、
前記トップゲート電極は、第１のブラックマトリックス層によって形成され、
前記第１の半導体層は、前記トップゲート電極と重畳し、
前記ボトムゲート電極は前記トップゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記薄膜トランジスタは、前記第１の半導体層の一部を覆うソース電極またはドレイン電極を具備することを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記ボトムゲート電極は、前記第１の半導体層よりも面積が広い導電膜によって形成されることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記トップゲート電極の周囲を囲むように形成され、且つ前記トップゲート電極と電気的に分離された、前記第１のブラックマトリックス層と同一層である第２のブラックマトリックス層を具備することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
第１の容量電極、第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、
前記第２の容量電極、第２の絶縁膜、及び第３の容量電極を有する第２の容量素子と、
を有し、
前記第１の容量素子及び前記第２の容量素子は重畳しており、
前記第１の容量電極及び前記第３の容量電極は電気的に接続されており、
前記第１の容量電極は、前記ボトムゲート電極と同一層であり、
前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成されていることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第２のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成さ
れ、且つ前記第３の容量電極と電気的に分離されていることを特徴とする半導体装置。
【請求項７】
請求項５または６において、
前記第３の容量電極に電気的に接続された第１の配線と、前記薄膜トランジスタのソース電極またはドレイン電極と電気的に接続された第２の配線との交差部には、第２の半導体層があり、
前記第１の配線は、前記ボトムゲート電極と同一層であり、
前記第２の配線は、前記ソース電極またはドレイン電極と同一層であり、
前記第２の半導体層は、前記第１の半導体層と同一層であることを特徴とする半導体装置。
【請求項８】
ボトムゲート電極と、
前記ボトムゲート電極上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第１のブラックマトリックス層からなるトップゲート電極と、
前記第２の絶縁膜上に形成された第２のブラックマトリックス層と、
を具備するデュアルゲート型の薄膜トランジスタを有し、
前記第１の半導体層は、前記トップゲート電極によって覆われており、
前記第２のブラックマトリックス層は、前記トップゲート電極の周囲を囲むように形成され、且つ前記トップゲート電極と電気的に分離され、
前記ボトムゲート電極は前記トップゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記第１の半導体層の一部を覆うソース電極またはドレイン電極を具備し、
前記ソース電極またはドレイン電極は、前記第１の半導体層上且つ前記第１の絶縁膜上且つ前記第２の絶縁膜下に位置することを特徴とする半導体装置。
【請求項１０】
請求項８または９において、
第１の容量電極、前記第１の絶縁膜、及び第２の容量電極を有する第１の容量素子と、
前記第２の容量電極、前記第２の絶縁膜、及び第３の容量電極を有する第２の容量素子と、を有し、
前記第１の容量素子及び前記第２の容量素子は重畳しており、
前記第１の容量電極及び前記第３の容量電極は電気的に接続されており、
前記第１の容量電極は、前記ボトムゲート電極と同一層であり、
前記第３の容量電極は、前記第１のブラックマトリックス層と同一層である第３のブラックマトリックス層によって形成され、
前記第２のブラックマトリックス層は、前記第３の容量電極の周囲を囲むように形成され、且つ前記第３の容量電極と電気的に分離されていることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記第３の容量電極に電気的に接続された第１の配線と、前記薄膜トランジスタのソース電極またはドレイン電極と電気的に接続された第３の配線との交差部は、前記第１の絶縁膜、第２の半導体層及び前記第２の絶縁膜を有し、
前記第１の配線は、前記ボトムゲート電極と同一層であり、
前記第３の配線は、前記第１のブラックマトリックス層と同一層である第４のブラックマトリックス層によって形成されていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−８９５５（Ｐ２０１３−８９５５Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１２−１１７１４７（Ｐ２０１２−１１７１４７）
【出願日】平成２４年５月２３日（２０１２．５．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２４年５月２３日（２０１２．５．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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