半導体装置
【課題】トンネルトランジスタの高電圧での駆動力を向上させることが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層を備える。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴを越える高性能化、低消費電力化を目指して、トンネルトランジスタが精力的に研究されている。トンネルトランジスタは、そのＳファクターの値が低く、低電圧動作に適しているが、高電圧での駆動力向上が課題となっている。一方、ＭＯＳＦＥＴは、高電圧での駆動力は大きいが、そのＳファクターの値が高く、低電圧動作には不向きである。そこで、低電圧動作にも高電圧動作にも適したトランジスタを実現すべく、トンネルトランジスタの高電圧での駆動力向上が求められている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Chenming Hu et al. "Green Transistor - A VDD Scaling Path for Future Low Power ICs" VLSI-TSA2008
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トンネルトランジスタの高電圧での駆動力を向上させることが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態のトンネルトランジスタの動作原理を示した断面図である。
【図３】第１実施形態のトンネルトランジスタの動作特性を示したグラフである。
【図４】第２実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図５】第２実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図６】第２実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
図１の半導体装置は、トンネルトランジスタの構成要素として、基板１０１と、ゲート絶縁膜１１１と、ゲート電極１１２と、側壁絶縁膜１１３と、ドレイン領域１２１と、ソース領域１２２と、第１の拡散層１２３と、第２の拡散層１２４と、シリサイド層１２５などを備えている。
【００１０】
基板１０１は例えば、シリコン基板などの半導体基板である。図１には、基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、基板１０１の主面に垂直なＺ方向が示されている。本実施形態では、基板１０１は、低濃度のＰ型不純物を含むＰ−型基板である。なお、基板１０１は、低濃度のＮ型不純物を含むＮ−型基板でもよい。また、基板１０１は、ＳＯＩ（Semiconductor On Insulator）基板でもよい。図１にはさらに、基板１０１内に形成された素子分離絶縁膜１０２が示されている。
【００１１】
ゲート絶縁膜１１１は、基板１０１上に形成されている。また、ゲート電極１１２は、基板１０１上にゲート絶縁膜１１１を介して形成されている。さらに、側壁絶縁膜１１３は、ゲート電極１１２の側面に形成されている。ゲート絶縁膜１１１は、例えばシリコン酸化膜である。また、ゲート電極１１２は、例えばポリシリコン層である。さらに、側壁絶縁膜１１３は、例えばシリコン酸化膜またはシリコン窒化膜である。
【００１２】
ドレイン領域１２１とソース領域１２２は、基板１０１内に、ゲート電極１１２を挟むように形成されている。本実施形態では、ドレイン領域１２１はＮ＋型領域であり、ソース領域１２２はＰ＋型領域である。ドレイン領域１２１とソース領域１２２は、それぞれ第１の主端子領域、第２の主端子領域の例である。また、Ｎ導電型とＰ導電型は、それぞれ第１導電型と第２導電型の例である。
【００１３】
第１の拡散層１２３は、基板１０１内において、ソース領域１２２の下面に接する位置に形成されており、かつ、ドレイン領域１２１と離間された位置に形成されている。本実施形態では、第１の拡散層１２３は、Ｎ−型拡散層であり、ソース領域１２２の導電型と逆導電型となっている。
【００１４】
符号Ｈ1は、基板１０１の表面から、ソース領域１２２と第１の拡散層１２３とのＰＮ接合面までの深さを示す。また、符号Ｈ2は、基板１０１の表面から、第１の拡散層１２３の下面までの深さを示す。本実施形態では、深さＨ1は、例えば１０〜１００ｎｍに設定されている。また、深さＨ2は、例えば２０〜１５０ｎｍに設定されている。本実施形態では、第１の拡散層１２３の厚さは、ソース領域１２２の厚さ以下に設定されており、よって、深さＨ2は、深さＨ1の２倍以下に設定されている。
【００１５】
また、本実施形態では、第１の拡散層１２３のドレイン領域１２１側の側面が、ソース領域１２２のドレイン領域１２１側の側面よりも突出している。この第１の拡散層１２３の突出部分の作用については、後述する。本実施形態では、この突出部分の先端が、ドレイン領域１２１とソース領域１２２との間の中間地点よりも、ソース領域１２２側に位置している。
【００１６】
第２の拡散層１２４は、基板１０１内において、ソース領域１２２の側面と第１の拡散層１２３の側面とに接する位置に形成されている。本実施形態では、第２の拡散層１２４は、Ｎ型拡散層であり、ソース領域１２２の導電型と逆導電型となっている。第２の拡散層１２４は、ソース領域１２２と第１の拡散層１２３の、ドレイン領域１２１とは逆側の側面に接している。本実施形態では、第２の拡散層１２４のＸ方向の幅は、ソース領域１２２や第１の拡散層１２３のＸ方向の幅よりも短く設定されている。
【００１７】
なお、本実施形態では、第２の拡散層１２４の下面は、第１の拡散層１２３の下面よりも下方に位置していても上方に位置していてもよい。すなわち、第２の拡散層１２４は、第１の拡散層１２３を貫通していてもよいし、第１の拡散層１２３を貫通していなくてもよい。
【００１８】
シリサイド層１２５は、ゲート電極１１２の上面に形成されている。また、シリサイド層１２５は、ドレイン領域１２１の上面に形成されている。さらに、シリサイド層１２５は、ソース領域１２２の上面と第２の拡散層１２４の上面に連続して形成されている。本実施形態のシリサイド層１２５は、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）の少なくともいずれかを含有している。
【００１９】
図１の半導体装置はさらに、基板１０１上にトンネルトランジスタを覆うように形成された層間絶縁膜１３１と、層間絶縁膜１３１内に形成されたコンタクトプラグ１３２とを備えている。
【００２０】
図１に示す２本のコンタクトプラグ１３２のうち、一方は、ドレイン領域１２１上のシリサイド層１２５上に形成されており、他方は、ソース領域１２２および第２の拡散層１２４上のシリサイド層１２５上に形成されている。前者のコンタクトプラグ１３２は、ドレイン領域１２１に電圧を印加するために使用され、後者のコンタクトプラグ１３２は、ソース領域１２２と第２の拡散層１２４に共通の電圧（本実施形態ではグラウンド電圧）を印加するために使用される。後者の共通の電圧は、第２の拡散層１２４を介して第１の拡散層１２３にも印加される。
【００２１】
なお、本実施形態では、ドレイン領域１２１、ソース領域１２２、第１、第２の拡散層１２３、１２４の不純物濃度は、例えば次のように設定される。
【００２２】
ドレイン領域１２１の不純物濃度と、ソース領域１２２の不純物濃度は、ほぼ同じ値に設定される。第１の拡散層１２３の不純物濃度は、ドレイン領域１２１やソース領域１２２の不純物濃度よりも低く設定される。第２の拡散層１２４の不純物濃度は、ドレイン領域１２１やソース領域１２２の不純物濃度よりも高く設定される。
【００２３】
（１）トンネルトランジスタの動作
次に、図２と図３を参照し、第１実施形態のトンネルトランジスタの動作について説明する。
【００２４】
図２は、第１実施形態のトンネルトランジスタの動作原理を示した断面図である。
【００２５】
ドレイン領域１２１に正の電圧を印加した状態で、ゲート電極１１２に正の電圧を印加すると、図２(ａ)に示すように、ソース領域１２２とドレイン領域１２１との間に反転層２０１が生じる。本実施形態では、基板１０１がＰ−型基板であるため、反転層２０１はＮ型層である。そして、ソース領域１２２内の電子が、トンネル現象により反転層２０１内に流れ込み、その結果、チャネル領域にトンネル電流が流れる。こうして、本実施形態のトランジスタは、トンネルトランジスタとして機能する。
【００２６】
ゲート電圧を増大させると、図２(ｂ)に示すように、反転層２０１が下方へと広がっていく。よって、ゲート電圧を増大させると、トンネル電流が増加する。しかしながら、基板１０１内のポテンシャルは、基板１０１の表面からの距離の２乗に反比例して減少するため、ゲート電圧の増大に応じて、トンネル電流の増加率は減少していく。よって、トンネルトランジスタの高電圧での駆動力は、ＭＯＳＦＥＴに比べて小さくなる。
【００２７】
しかしながら、本実施形態では、ゲート電圧を増大させると、図２(ｃ)に示すように、反転層２０１がやがて第１の拡散層１２３に到達する。その結果、本実施形態のトランジスタは、第１の拡散層１２３をソース領域とするＭＯＳＦＥＴのように動作する。これにより、本実施形態のトランジスタは、高電圧での駆動力が高くなる。
【００２８】
このように、本実施形態では、ソース領域１２２の下部に第１の拡散層１２３を設けることで、トンネルトランジスタの高電圧での駆動力を向上させることができる。
【００２９】
図３は、第１実施形態のトンネルトランジスタの動作特性を示したグラフである。
【００３０】
図３において、横軸はゲート電圧を示し、縦軸はドレイン電流を示す。図３は、本実施形態のトンネルトランジスタに関するシミュレーション結果を示す。
【００３１】
曲線Ｃ1は、ドレイン領域１２１とソース領域１２２によるトンネルトランジスタの動作特性を示す。また、曲線Ｃ2は、ドレイン領域１２１と第１の拡散層１２３によるＭＯＳＦＥＴの動作特性を示す。
【００３２】
図３に示すように、ゲート電圧が低いときには、トンネルトランジスタの駆動力が支配的である。一方、ゲート電圧が高くなると、ＭＯＳＦＥＴの駆動力が支配的となる。よって、本実施形態によれば、高電圧においてトンネルトランジスタがＭＯＳＦＥＴのように動作することで、トンネルトランジスタの高電圧での駆動力を向上させることができる。
【００３３】
（２）第１実施形態の半導体装置の作用効果
次に、再び図１を参照し、第１実施形態の半導体装置の作用効果について説明する。
【００３４】
以上のように、本実施形態では、トンネルトランジスタのソース領域１２２の下部に、ソース領域１２２の導電型と逆導電型の第１の拡散層１２３を形成する。よって、本実施形態によれば、トンネルトランジスタを高電圧においてＭＯＳＦＥＴのように動作させ、トンネルトランジスタの高電圧での駆動力を向上させることができる。
【００３５】
また、本実施形態では、ソース領域１２２と第１の拡散層１２３の側方に、ソース領域１２２の導電型と逆導電型の第２の拡散層１２４を形成する。よって、第１の拡散層１２３に対し、コンタクトプラグ１３２から第２の拡散層１２４を介して電圧を印加することが可能となる。よって、本実施形態によれば、第１の拡散層１２３を、ＭＯＳＦＥＴのソース領域のように機能させることが可能となる。
【００３６】
また、本実施形態では、ソース領域１２２と第２の拡散層１２４は、共通のコンタクトプラグ１３２に電気的に接続されている。よって、本実施形態によれば、ソース領域１２２に印加する電圧と、第１、第２の拡散層１２３、１２４に印加する電圧を、共通化することが可能となる。
【００３７】
また、本実施形態では、シリサイド層１２５が、ソース領域１２２の上面と第２の拡散層１２４の上面に連続して形成されている。よって、本実施形態によれば、コンタクトプラグ１３２の設置位置がシリサイド層１２５上でずれてしまっても、コンタクトプラグ１３２をソース領域１２２と第２の拡散層１２４に電気的に接続することが可能となる。よって、本実施形態によれば、コンタクトホールを形成しやすくなる。
【００３８】
また、本実施形態では、第１の拡散層１２３のドレイン領域１２１側の側面が、ソース領域１２２のドレイン領域１２１側の側面よりも突出している。このような構造には、反転層２０１が下方に広がった際、反転層２０１が第１の拡散層１２３に接しやすくなるという利点がある。
【００３９】
また、本実施形態では、基板１０１の表面から、ソース領域１２２と第１の拡散層１２３とのＰＮ接合面までの深さＨ1が、１０〜１００ｎｍに設定されている。深さＨ1が小さすぎると、低過ぎるゲート電圧で反転層２０１が第１の拡散層１２３に到達してしまうという問題がある。また、深さＨ1が大きすぎると、十分にゲート電圧を高くしても反転層２０１が第１の拡散層１２３に到達しないという問題がある。よって、本実施形態では、これらの問題を避けるため、深さＨ1を１０〜１００ｎｍに設定している。ただし、深さＨ1の上限と下限は、半導体装置やトンネルトランジスタの構造に応じて、違う値に設定してもよい。
【００４０】
また、本実施形態では、基板１０１の表面から、第１の拡散層１２３の下面までの深さＨ2が、２０〜１５０ｎｍに設定されている。深さＨ2が小さすぎると、例えば、反転層２０１と第１の拡散層１２３との接触面積が小さすぎるという問題がある。また、深さＨ2が大きすぎると、例えば、ドレイン領域１２１の下面付近と第１の拡散層１２３の先端付近との間にチャネルが生じるおそれがあるという問題がある。よって、本実施形態では、これらの問題を避けるため、深さＨ2を２０〜１５０ｎｍに設定している。ただし、深さＨ2の上限と下限は、半導体装置やトンネルトランジスタの構造に応じて、違う値に設定してもよい。
【００４１】
以上のように、本実施形態によれば、トンネルトランジスタの高電圧での駆動力を向上させることが可能となる。
【００４２】
（第２実施形態）
図４から図６は、第２実施形態の半導体装置の製造方法を示す断面図である。第２実施形態の方法は、図１の半導体装置を製造する方法の一例に相当する。
【００４３】
まず、図４(ａ)に示すように、基板１０１内に素子分離絶縁膜１０２を形成する。素子分離絶縁膜１０２は、基板１０１内に素子分離溝を形成し、素子分離溝内に絶縁膜を埋め込み、この絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化することで形成可能である。本実施形態の素子分離絶縁膜１０２は、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。
【００４４】
次に、図４(ｂ)に示すように、基板１０１上に、ゲート絶縁膜１１１を介してゲート電極１１２を形成する。ゲート電極１１２は、基板１０１上に、ゲート絶縁膜１１１となる絶縁膜を形成し、この絶縁膜上に、ゲート電極１１２となる電極材を形成し、この電極材をＲＩＥ（Reactive Ion Etching）によりエッチングすることで形成可能である。
【００４５】
次に、図４(ｃ)に示すように、イオン注入により、基板１０１内に、ドレイン領域１２１となるＮ＋型層を形成する。このＮ＋型層用のＮ型不純物の例としては、リン（Ｐ）やヒ素（Ａｓ）が挙げられる。
【００４６】
次に、図５(ａ)に示すように、イオン注入により、基板１０１内のソース側に、第１の拡散層１２３となるＮ−型層を形成する。このＮ−型層用のＮ型不純物の例としては、リンやヒ素が挙げられる。
【００４７】
次に、図５(ｂ)に示すように、イオン注入により、基板１０１内に、ソース領域１２２となるＰ＋型層を形成する。このＰ＋型層用のＰ型不純物の例としては、ボロン（Ｂ）が挙げられる。
【００４８】
次に、図５(ｃ)に示すように、イオン注入により、基板１０１内のソース側に、第２の拡散層１２４となるＮ型層を形成する。このＮ型層用のＮ型不純物の例としては、リンやヒ素が挙げられる。
【００４９】
本実施形態では、図４(ｃ)から図５(ｃ)の工程等を経て、基板１０１内に、ドレイン領域１２１、ソース領域１２２、第１の拡散層１２３、第２の拡散層１２４が形成される。本実施形態では、第１の拡散層１２３をソース領域１２２よりも深い位置に形成するため、図５(ａ)の工程での加速電圧は、図５(ｂ)の工程での加速電圧よりも高く設定される。
【００５０】
また、図５(ｃ)の工程において、第２の拡散層１２４は、第１の拡散層１２３を貫通するよう形成していてもよいし、第１の拡散層１２３を貫通しないよう形成してもよい。前者の方法には、第２の拡散層１２４を、確実に第１の拡散層１２３に接触させることができるという利点がある。また、後者の方法には、図５(ｃ)の工程におけるイオン注入量や加速電圧を低く抑えることができるという利点がある。
【００５１】
なお、図４(ｃ)から図５(ｃ)の工程は、上記の順番と異なる順番で実施してもよい。例えば、図４(ｃ)の工程と図５(ａ)の工程は、逆の順番で実施してもよい。
【００５２】
次に、図６(ａ)に示すように、エッチバックにより、ゲート電極１１２の側面に側壁絶縁膜１１３を形成する。
【００５３】
次に、図６(ｂ)に示すように、サリサイド工程により、ゲート電極１１２、ドレイン領域１２１、ソース領域１２２、第２の拡散層１２４の上面に、シリサイド層１２５を形成する。シリサイド層１２５の例としては、チタンシリサイド層、コバルトシリサイド層、ニッケルシリサイド層、白金シリサイド層などが挙げられる。
【００５４】
次に、図６(ｃ)に示すように、ＣＶＤ（Chemical Vapor Deposition）により、基板１０１上の全面に層間絶縁膜１３１を形成する。次に、図６(ｃ)に示すように、リソグラフィとエッチングにより、層間絶縁膜１３１内にコンタクトプラグ１３２を形成する。コンタクトプラグ１３２は、ドレイン領域１２１上のシリサイド層１２５上と、ソース領域１２２および第２の拡散層１２４上のシリサイド層１２５上に形成される。図６(ｃ)の工程では、コンタクトプラグ１３２をさらに、ゲート電極１１２上のシリサイド層１２５上に形成してもよい。
【００５５】
その後、本実施形態では、基板１０１上に、層間絶縁膜、ビアプラグ、配線層などを形成する。こうして、図１の半導体装置が製造される。
【００５６】
以上のように、本実施形態の方法では、トンネルトランジスタ用のソース領域１２２の下部に、ソース領域１２２の導電型とは逆導電型の第１の拡散層１２３を配置する。よって、本実施形態によれば、第１実施形態で説明したように、高電圧においてＭＯＳＦＥＴのように動作するトンネルトランジスタを製造することができる。よって、本実施形態によれば、トンネルトランジスタの高電圧での駆動力を向上させることが可能となる。
【００５７】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００５８】
１０１：基板、１０２：素子分離絶縁膜、
１１１：ゲート絶縁膜、１１２：ゲート電極、１１３：側壁絶縁膜、
１２１：ドレイン領域、１２２：ソース領域、
１２３：第１の拡散層、１２４：第２の拡散層、１２５：シリサイド層、
１３１：層間絶縁膜、１３２：コンタクトプラグ、
２０１：反転層
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴを越える高性能化、低消費電力化を目指して、トンネルトランジスタが精力的に研究されている。トンネルトランジスタは、そのＳファクターの値が低く、低電圧動作に適しているが、高電圧での駆動力向上が課題となっている。一方、ＭＯＳＦＥＴは、高電圧での駆動力は大きいが、そのＳファクターの値が高く、低電圧動作には不向きである。そこで、低電圧動作にも高電圧動作にも適したトランジスタを実現すべく、トンネルトランジスタの高電圧での駆動力向上が求められている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Chenming Hu et al. "Green Transistor - A VDD Scaling Path for Future Low Power ICs" VLSI-TSA2008
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トンネルトランジスタの高電圧での駆動力を向上させることが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態のトンネルトランジスタの動作原理を示した断面図である。
【図３】第１実施形態のトンネルトランジスタの動作特性を示したグラフである。
【図４】第２実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図５】第２実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図６】第２実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
図１の半導体装置は、トンネルトランジスタの構成要素として、基板１０１と、ゲート絶縁膜１１１と、ゲート電極１１２と、側壁絶縁膜１１３と、ドレイン領域１２１と、ソース領域１２２と、第１の拡散層１２３と、第２の拡散層１２４と、シリサイド層１２５などを備えている。
【００１０】
基板１０１は例えば、シリコン基板などの半導体基板である。図１には、基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、基板１０１の主面に垂直なＺ方向が示されている。本実施形態では、基板１０１は、低濃度のＰ型不純物を含むＰ−型基板である。なお、基板１０１は、低濃度のＮ型不純物を含むＮ−型基板でもよい。また、基板１０１は、ＳＯＩ（Semiconductor On Insulator）基板でもよい。図１にはさらに、基板１０１内に形成された素子分離絶縁膜１０２が示されている。
【００１１】
ゲート絶縁膜１１１は、基板１０１上に形成されている。また、ゲート電極１１２は、基板１０１上にゲート絶縁膜１１１を介して形成されている。さらに、側壁絶縁膜１１３は、ゲート電極１１２の側面に形成されている。ゲート絶縁膜１１１は、例えばシリコン酸化膜である。また、ゲート電極１１２は、例えばポリシリコン層である。さらに、側壁絶縁膜１１３は、例えばシリコン酸化膜またはシリコン窒化膜である。
【００１２】
ドレイン領域１２１とソース領域１２２は、基板１０１内に、ゲート電極１１２を挟むように形成されている。本実施形態では、ドレイン領域１２１はＮ＋型領域であり、ソース領域１２２はＰ＋型領域である。ドレイン領域１２１とソース領域１２２は、それぞれ第１の主端子領域、第２の主端子領域の例である。また、Ｎ導電型とＰ導電型は、それぞれ第１導電型と第２導電型の例である。
【００１３】
第１の拡散層１２３は、基板１０１内において、ソース領域１２２の下面に接する位置に形成されており、かつ、ドレイン領域１２１と離間された位置に形成されている。本実施形態では、第１の拡散層１２３は、Ｎ−型拡散層であり、ソース領域１２２の導電型と逆導電型となっている。
【００１４】
符号Ｈ1は、基板１０１の表面から、ソース領域１２２と第１の拡散層１２３とのＰＮ接合面までの深さを示す。また、符号Ｈ2は、基板１０１の表面から、第１の拡散層１２３の下面までの深さを示す。本実施形態では、深さＨ1は、例えば１０〜１００ｎｍに設定されている。また、深さＨ2は、例えば２０〜１５０ｎｍに設定されている。本実施形態では、第１の拡散層１２３の厚さは、ソース領域１２２の厚さ以下に設定されており、よって、深さＨ2は、深さＨ1の２倍以下に設定されている。
【００１５】
また、本実施形態では、第１の拡散層１２３のドレイン領域１２１側の側面が、ソース領域１２２のドレイン領域１２１側の側面よりも突出している。この第１の拡散層１２３の突出部分の作用については、後述する。本実施形態では、この突出部分の先端が、ドレイン領域１２１とソース領域１２２との間の中間地点よりも、ソース領域１２２側に位置している。
【００１６】
第２の拡散層１２４は、基板１０１内において、ソース領域１２２の側面と第１の拡散層１２３の側面とに接する位置に形成されている。本実施形態では、第２の拡散層１２４は、Ｎ型拡散層であり、ソース領域１２２の導電型と逆導電型となっている。第２の拡散層１２４は、ソース領域１２２と第１の拡散層１２３の、ドレイン領域１２１とは逆側の側面に接している。本実施形態では、第２の拡散層１２４のＸ方向の幅は、ソース領域１２２や第１の拡散層１２３のＸ方向の幅よりも短く設定されている。
【００１７】
なお、本実施形態では、第２の拡散層１２４の下面は、第１の拡散層１２３の下面よりも下方に位置していても上方に位置していてもよい。すなわち、第２の拡散層１２４は、第１の拡散層１２３を貫通していてもよいし、第１の拡散層１２３を貫通していなくてもよい。
【００１８】
シリサイド層１２５は、ゲート電極１１２の上面に形成されている。また、シリサイド層１２５は、ドレイン領域１２１の上面に形成されている。さらに、シリサイド層１２５は、ソース領域１２２の上面と第２の拡散層１２４の上面に連続して形成されている。本実施形態のシリサイド層１２５は、Ｔｉ（チタン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、Ｐｔ（白金）の少なくともいずれかを含有している。
【００１９】
図１の半導体装置はさらに、基板１０１上にトンネルトランジスタを覆うように形成された層間絶縁膜１３１と、層間絶縁膜１３１内に形成されたコンタクトプラグ１３２とを備えている。
【００２０】
図１に示す２本のコンタクトプラグ１３２のうち、一方は、ドレイン領域１２１上のシリサイド層１２５上に形成されており、他方は、ソース領域１２２および第２の拡散層１２４上のシリサイド層１２５上に形成されている。前者のコンタクトプラグ１３２は、ドレイン領域１２１に電圧を印加するために使用され、後者のコンタクトプラグ１３２は、ソース領域１２２と第２の拡散層１２４に共通の電圧（本実施形態ではグラウンド電圧）を印加するために使用される。後者の共通の電圧は、第２の拡散層１２４を介して第１の拡散層１２３にも印加される。
【００２１】
なお、本実施形態では、ドレイン領域１２１、ソース領域１２２、第１、第２の拡散層１２３、１２４の不純物濃度は、例えば次のように設定される。
【００２２】
ドレイン領域１２１の不純物濃度と、ソース領域１２２の不純物濃度は、ほぼ同じ値に設定される。第１の拡散層１２３の不純物濃度は、ドレイン領域１２１やソース領域１２２の不純物濃度よりも低く設定される。第２の拡散層１２４の不純物濃度は、ドレイン領域１２１やソース領域１２２の不純物濃度よりも高く設定される。
【００２３】
（１）トンネルトランジスタの動作
次に、図２と図３を参照し、第１実施形態のトンネルトランジスタの動作について説明する。
【００２４】
図２は、第１実施形態のトンネルトランジスタの動作原理を示した断面図である。
【００２５】
ドレイン領域１２１に正の電圧を印加した状態で、ゲート電極１１２に正の電圧を印加すると、図２(ａ)に示すように、ソース領域１２２とドレイン領域１２１との間に反転層２０１が生じる。本実施形態では、基板１０１がＰ−型基板であるため、反転層２０１はＮ型層である。そして、ソース領域１２２内の電子が、トンネル現象により反転層２０１内に流れ込み、その結果、チャネル領域にトンネル電流が流れる。こうして、本実施形態のトランジスタは、トンネルトランジスタとして機能する。
【００２６】
ゲート電圧を増大させると、図２(ｂ)に示すように、反転層２０１が下方へと広がっていく。よって、ゲート電圧を増大させると、トンネル電流が増加する。しかしながら、基板１０１内のポテンシャルは、基板１０１の表面からの距離の２乗に反比例して減少するため、ゲート電圧の増大に応じて、トンネル電流の増加率は減少していく。よって、トンネルトランジスタの高電圧での駆動力は、ＭＯＳＦＥＴに比べて小さくなる。
【００２７】
しかしながら、本実施形態では、ゲート電圧を増大させると、図２(ｃ)に示すように、反転層２０１がやがて第１の拡散層１２３に到達する。その結果、本実施形態のトランジスタは、第１の拡散層１２３をソース領域とするＭＯＳＦＥＴのように動作する。これにより、本実施形態のトランジスタは、高電圧での駆動力が高くなる。
【００２８】
このように、本実施形態では、ソース領域１２２の下部に第１の拡散層１２３を設けることで、トンネルトランジスタの高電圧での駆動力を向上させることができる。
【００２９】
図３は、第１実施形態のトンネルトランジスタの動作特性を示したグラフである。
【００３０】
図３において、横軸はゲート電圧を示し、縦軸はドレイン電流を示す。図３は、本実施形態のトンネルトランジスタに関するシミュレーション結果を示す。
【００３１】
曲線Ｃ1は、ドレイン領域１２１とソース領域１２２によるトンネルトランジスタの動作特性を示す。また、曲線Ｃ2は、ドレイン領域１２１と第１の拡散層１２３によるＭＯＳＦＥＴの動作特性を示す。
【００３２】
図３に示すように、ゲート電圧が低いときには、トンネルトランジスタの駆動力が支配的である。一方、ゲート電圧が高くなると、ＭＯＳＦＥＴの駆動力が支配的となる。よって、本実施形態によれば、高電圧においてトンネルトランジスタがＭＯＳＦＥＴのように動作することで、トンネルトランジスタの高電圧での駆動力を向上させることができる。
【００３３】
（２）第１実施形態の半導体装置の作用効果
次に、再び図１を参照し、第１実施形態の半導体装置の作用効果について説明する。
【００３４】
以上のように、本実施形態では、トンネルトランジスタのソース領域１２２の下部に、ソース領域１２２の導電型と逆導電型の第１の拡散層１２３を形成する。よって、本実施形態によれば、トンネルトランジスタを高電圧においてＭＯＳＦＥＴのように動作させ、トンネルトランジスタの高電圧での駆動力を向上させることができる。
【００３５】
また、本実施形態では、ソース領域１２２と第１の拡散層１２３の側方に、ソース領域１２２の導電型と逆導電型の第２の拡散層１２４を形成する。よって、第１の拡散層１２３に対し、コンタクトプラグ１３２から第２の拡散層１２４を介して電圧を印加することが可能となる。よって、本実施形態によれば、第１の拡散層１２３を、ＭＯＳＦＥＴのソース領域のように機能させることが可能となる。
【００３６】
また、本実施形態では、ソース領域１２２と第２の拡散層１２４は、共通のコンタクトプラグ１３２に電気的に接続されている。よって、本実施形態によれば、ソース領域１２２に印加する電圧と、第１、第２の拡散層１２３、１２４に印加する電圧を、共通化することが可能となる。
【００３７】
また、本実施形態では、シリサイド層１２５が、ソース領域１２２の上面と第２の拡散層１２４の上面に連続して形成されている。よって、本実施形態によれば、コンタクトプラグ１３２の設置位置がシリサイド層１２５上でずれてしまっても、コンタクトプラグ１３２をソース領域１２２と第２の拡散層１２４に電気的に接続することが可能となる。よって、本実施形態によれば、コンタクトホールを形成しやすくなる。
【００３８】
また、本実施形態では、第１の拡散層１２３のドレイン領域１２１側の側面が、ソース領域１２２のドレイン領域１２１側の側面よりも突出している。このような構造には、反転層２０１が下方に広がった際、反転層２０１が第１の拡散層１２３に接しやすくなるという利点がある。
【００３９】
また、本実施形態では、基板１０１の表面から、ソース領域１２２と第１の拡散層１２３とのＰＮ接合面までの深さＨ1が、１０〜１００ｎｍに設定されている。深さＨ1が小さすぎると、低過ぎるゲート電圧で反転層２０１が第１の拡散層１２３に到達してしまうという問題がある。また、深さＨ1が大きすぎると、十分にゲート電圧を高くしても反転層２０１が第１の拡散層１２３に到達しないという問題がある。よって、本実施形態では、これらの問題を避けるため、深さＨ1を１０〜１００ｎｍに設定している。ただし、深さＨ1の上限と下限は、半導体装置やトンネルトランジスタの構造に応じて、違う値に設定してもよい。
【００４０】
また、本実施形態では、基板１０１の表面から、第１の拡散層１２３の下面までの深さＨ2が、２０〜１５０ｎｍに設定されている。深さＨ2が小さすぎると、例えば、反転層２０１と第１の拡散層１２３との接触面積が小さすぎるという問題がある。また、深さＨ2が大きすぎると、例えば、ドレイン領域１２１の下面付近と第１の拡散層１２３の先端付近との間にチャネルが生じるおそれがあるという問題がある。よって、本実施形態では、これらの問題を避けるため、深さＨ2を２０〜１５０ｎｍに設定している。ただし、深さＨ2の上限と下限は、半導体装置やトンネルトランジスタの構造に応じて、違う値に設定してもよい。
【００４１】
以上のように、本実施形態によれば、トンネルトランジスタの高電圧での駆動力を向上させることが可能となる。
【００４２】
（第２実施形態）
図４から図６は、第２実施形態の半導体装置の製造方法を示す断面図である。第２実施形態の方法は、図１の半導体装置を製造する方法の一例に相当する。
【００４３】
まず、図４(ａ)に示すように、基板１０１内に素子分離絶縁膜１０２を形成する。素子分離絶縁膜１０２は、基板１０１内に素子分離溝を形成し、素子分離溝内に絶縁膜を埋め込み、この絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化することで形成可能である。本実施形態の素子分離絶縁膜１０２は、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。
【００４４】
次に、図４(ｂ)に示すように、基板１０１上に、ゲート絶縁膜１１１を介してゲート電極１１２を形成する。ゲート電極１１２は、基板１０１上に、ゲート絶縁膜１１１となる絶縁膜を形成し、この絶縁膜上に、ゲート電極１１２となる電極材を形成し、この電極材をＲＩＥ（Reactive Ion Etching）によりエッチングすることで形成可能である。
【００４５】
次に、図４(ｃ)に示すように、イオン注入により、基板１０１内に、ドレイン領域１２１となるＮ＋型層を形成する。このＮ＋型層用のＮ型不純物の例としては、リン（Ｐ）やヒ素（Ａｓ）が挙げられる。
【００４６】
次に、図５(ａ)に示すように、イオン注入により、基板１０１内のソース側に、第１の拡散層１２３となるＮ−型層を形成する。このＮ−型層用のＮ型不純物の例としては、リンやヒ素が挙げられる。
【００４７】
次に、図５(ｂ)に示すように、イオン注入により、基板１０１内に、ソース領域１２２となるＰ＋型層を形成する。このＰ＋型層用のＰ型不純物の例としては、ボロン（Ｂ）が挙げられる。
【００４８】
次に、図５(ｃ)に示すように、イオン注入により、基板１０１内のソース側に、第２の拡散層１２４となるＮ型層を形成する。このＮ型層用のＮ型不純物の例としては、リンやヒ素が挙げられる。
【００４９】
本実施形態では、図４(ｃ)から図５(ｃ)の工程等を経て、基板１０１内に、ドレイン領域１２１、ソース領域１２２、第１の拡散層１２３、第２の拡散層１２４が形成される。本実施形態では、第１の拡散層１２３をソース領域１２２よりも深い位置に形成するため、図５(ａ)の工程での加速電圧は、図５(ｂ)の工程での加速電圧よりも高く設定される。
【００５０】
また、図５(ｃ)の工程において、第２の拡散層１２４は、第１の拡散層１２３を貫通するよう形成していてもよいし、第１の拡散層１２３を貫通しないよう形成してもよい。前者の方法には、第２の拡散層１２４を、確実に第１の拡散層１２３に接触させることができるという利点がある。また、後者の方法には、図５(ｃ)の工程におけるイオン注入量や加速電圧を低く抑えることができるという利点がある。
【００５１】
なお、図４(ｃ)から図５(ｃ)の工程は、上記の順番と異なる順番で実施してもよい。例えば、図４(ｃ)の工程と図５(ａ)の工程は、逆の順番で実施してもよい。
【００５２】
次に、図６(ａ)に示すように、エッチバックにより、ゲート電極１１２の側面に側壁絶縁膜１１３を形成する。
【００５３】
次に、図６(ｂ)に示すように、サリサイド工程により、ゲート電極１１２、ドレイン領域１２１、ソース領域１２２、第２の拡散層１２４の上面に、シリサイド層１２５を形成する。シリサイド層１２５の例としては、チタンシリサイド層、コバルトシリサイド層、ニッケルシリサイド層、白金シリサイド層などが挙げられる。
【００５４】
次に、図６(ｃ)に示すように、ＣＶＤ（Chemical Vapor Deposition）により、基板１０１上の全面に層間絶縁膜１３１を形成する。次に、図６(ｃ)に示すように、リソグラフィとエッチングにより、層間絶縁膜１３１内にコンタクトプラグ１３２を形成する。コンタクトプラグ１３２は、ドレイン領域１２１上のシリサイド層１２５上と、ソース領域１２２および第２の拡散層１２４上のシリサイド層１２５上に形成される。図６(ｃ)の工程では、コンタクトプラグ１３２をさらに、ゲート電極１１２上のシリサイド層１２５上に形成してもよい。
【００５５】
その後、本実施形態では、基板１０１上に、層間絶縁膜、ビアプラグ、配線層などを形成する。こうして、図１の半導体装置が製造される。
【００５６】
以上のように、本実施形態の方法では、トンネルトランジスタ用のソース領域１２２の下部に、ソース領域１２２の導電型とは逆導電型の第１の拡散層１２３を配置する。よって、本実施形態によれば、第１実施形態で説明したように、高電圧においてＭＯＳＦＥＴのように動作するトンネルトランジスタを製造することができる。よって、本実施形態によれば、トンネルトランジスタの高電圧での駆動力を向上させることが可能となる。
【００５７】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００５８】
１０１：基板、１０２：素子分離絶縁膜、
１１１：ゲート絶縁膜、１１２：ゲート電極、１１３：側壁絶縁膜、
１２１：ドレイン領域、１２２：ソース領域、
１２３：第１の拡散層、１２４：第２の拡散層、１２５：シリサイド層、
１３１：層間絶縁膜、１３２：コンタクトプラグ、
２０１：反転層
【特許請求の範囲】
【請求項１】
基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域と、
前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層と、
前記基板内において、前記第２の主端子領域の側面と前記第１の拡散層の側面に接する位置に形成された、前記第１導電型の第２の拡散層と、
前記第２の主端子領域の上面と前記第２の拡散層の上面に連続して形成されたシリサイド層とを備え、
前記基板の表面から、前記第２の主端子領域と前記第１の拡散層との接合面までの深さは、１０ｎｍ〜１００ｎｍであり、
前記基板の表面から、前記第１の拡散層の下面までの深さは、２０ｎｍ〜１５０ｎｍであり、
前記第１の拡散層の前記第１の主端子領域側の側面は、前記第２の主端子領域の前記第１の主端子領域側の側面よりも突出している、
半導体装置。
【請求項２】
基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域と、
前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層と、
を備える半導体装置。
【請求項３】
さらに、前記基板内において、前記第２の主端子領域の側面と前記第１の拡散層の側面に接する位置に形成された、前記第１導電型の第２の拡散層を備える、請求項２に記載の半導体装置。
【請求項４】
さらに、前記第２の主端子領域の上面と前記第２の拡散層の上面に連続して形成されたシリサイド層を備える、請求項３に記載の半導体装置。
【請求項５】
前記基板の表面から、前記第２の主端子領域と前記第１の拡散層との接合面までの深さは、１０ｎｍ〜１００ｎｍである、請求項２から４のいずれか１項に記載の半導体装置。
【請求項６】
前記基板の表面から、前記第１の拡散層の下面までの深さは、２０ｎｍ〜１５０ｎｍである、請求項２から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の拡散層の前記第１の主端子領域側の側面は、前記第２の主端子領域の前記第１の主端子領域側の側面よりも突出している、請求項２から６のいずれか１項に記載の半導体装置。
【請求項１】
基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域と、
前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層と、
前記基板内において、前記第２の主端子領域の側面と前記第１の拡散層の側面に接する位置に形成された、前記第１導電型の第２の拡散層と、
前記第２の主端子領域の上面と前記第２の拡散層の上面に連続して形成されたシリサイド層とを備え、
前記基板の表面から、前記第２の主端子領域と前記第１の拡散層との接合面までの深さは、１０ｎｍ〜１００ｎｍであり、
前記基板の表面から、前記第１の拡散層の下面までの深さは、２０ｎｍ〜１５０ｎｍであり、
前記第１の拡散層の前記第１の主端子領域側の側面は、前記第２の主端子領域の前記第１の主端子領域側の側面よりも突出している、
半導体装置。
【請求項２】
基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域と、
前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層と、
を備える半導体装置。
【請求項３】
さらに、前記基板内において、前記第２の主端子領域の側面と前記第１の拡散層の側面に接する位置に形成された、前記第１導電型の第２の拡散層を備える、請求項２に記載の半導体装置。
【請求項４】
さらに、前記第２の主端子領域の上面と前記第２の拡散層の上面に連続して形成されたシリサイド層を備える、請求項３に記載の半導体装置。
【請求項５】
前記基板の表面から、前記第２の主端子領域と前記第１の拡散層との接合面までの深さは、１０ｎｍ〜１００ｎｍである、請求項２から４のいずれか１項に記載の半導体装置。
【請求項６】
前記基板の表面から、前記第１の拡散層の下面までの深さは、２０ｎｍ〜１５０ｎｍである、請求項２から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の拡散層の前記第１の主端子領域側の側面は、前記第２の主端子領域の前記第１の主端子領域側の側面よりも突出している、請求項２から６のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−８９６１８（Ｐ２０１３−８９６１８Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２５６５０（Ｐ２０１１−２２５６５０）
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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