半導体装置
【課題】高耐圧を確保できながら、逆方向リーク電流および順方向電圧を低減することができる半導体装置を提供すること。
【解決手段】その表面１２にショットキーメタル２２が形成されたエピタキシャル層６を備えるショットキーバリアダイオード１において、エピタキシャル層６の表面１２に沿う方向に互いに間隔を空けて配列され、それぞれが表面１２から裏面１１へ向かってエピタキシャル層６の厚さ方向に延びるｐ型ピラー層１７を形成することにより、エピタキシャル層６にスーパージャンクション構造を形成する。また、エピタキシャル層６の表面１２の近傍に、ｐ型ピラー層１７よりも不純物濃度の高い電界緩和層１９を選択的に形成する。
【解決手段】その表面１２にショットキーメタル２２が形成されたエピタキシャル層６を備えるショットキーバリアダイオード１において、エピタキシャル層６の表面１２に沿う方向に互いに間隔を空けて配列され、それぞれが表面１２から裏面１１へ向かってエピタキシャル層６の厚さ方向に延びるｐ型ピラー層１７を形成することにより、エピタキシャル層６にスーパージャンクション構造を形成する。また、エピタキシャル層６の表面１２の近傍に、ｐ型ピラー層１７よりも不純物濃度の高い電界緩和層１９を選択的に形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ半導体からなるショットキーバリアダイオードを備える半導体装置に関する。
【背景技術】
【０００２】
従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体装置（半導体パワーデバイス）が注目されている。
たとえば、特許文献１は、ＳｉＣが採用されたショットキーバリアダイオードを開示している。当該ショットキーバリアダイオードは、ｎ型４Ｈ−ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表面に形成され、エピタキシャル層の表面を部分的に露出させる酸化膜と、酸化膜の開口内に形成され、エピタキシャル層に対してショットキー接合するショットキー電極とを備えている。
【０００３】
また、特許文献１は、ＳｉＣが採用された縦型ＭＩＳ電界効果トランジスタを開示している。当該縦型ＭＩＳ電界効果トランジスタは、ｎ型４Ｈ−ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表層部に形成されたｎ型不純物領域（ソース領域）と、当該ｎ型不純物領域の両サイドに隣接して形成されたｐ型ウェル領域と、エピタキシャル層の表面に形成されたゲート酸化膜と、ゲート酸化膜を介してｐ型ウェル領域に対向するゲート電極とを備えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−７９３３９号公報
【特許文献２】特開２０１１−９７９７号公報
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、表面および裏面を有する第１導電型のワイドバンドギャップ半導体からなる半導体層と、前記半導体層の前記表面に接するように形成されたショットキー電極とを含み、前記半導体層には、前記表面に沿う方向に互いに間隔を空けて配列され、それぞれが前記表面から前記裏面へ向かって前記半導体層の厚さ方向に延びる柱状であり、前記半導体層の第１導電型の他の部分と協働して前記半導体層にスーパージャンクション構造を形成する第２導電型の複数のピラー層と、前記表面の近傍に選択的に形成され、前記表面における電界強度を緩和するための電界緩和部とが形成されている。
【０００６】
本発明の半導体装置によれば、高耐圧を確保できながら、逆方向リーク電流および順方向電圧（ＶＦ：Forward Voltage）の低減を達成することができる。
半導体装置の耐圧は、半導体層の不純物濃度や厚さに関係しており、半導体層の不純物濃度を低くしたり、厚さを大きくしたりすると向上する傾向がある。
一方、半導体装置の順方向電圧は、半導体層の不純物濃度を高くしたり厚さを小さくしたりしてオン抵抗を低減するか、またはショットキー電極と半導体層との間のショットキー障壁の高さ（バリアハイト）を低くすると低減する傾向がある。つまり、半導体層の不純物濃度および厚さに関しては、耐圧の向上および順方向電圧の低減は背反の関係にある。
【０００７】
そこで、本発明の半導体装置によれば、半導体層の厚さ方向にそれぞれ延びる第２導電型ピラー層と、半導体層の第１導電型の他の部分とが協働して、前記半導体層にスーパージャンクション構造が形成されている。このスーパージャンクション構造により、半導体層におけるピラー層との界面に沿う方向（つまり、半導体層の厚さ方向）に当該界面全体に空乏層を広げることができる。これにより、半導体層中の電界強度を均一にすることができる。その結果、半導体層の不純物濃度および厚さが同条件である下では、スーパージャンクション構造が形成されていない半導体装置に比べて耐圧を向上させることができる。従って、従来に比べて、不純物濃度が高くて厚さが小さい半導体層でも十分な耐圧を確保できるので、半導体層の不純物濃度および厚さを適切に設計することにより、高耐圧を確保できながら、順方向電圧を低減することができる。
【０００８】
さらに、本発明の半導体装置によれば、半導体層の表面近傍に電界緩和部が形成されており、半導体層の表面における電界強度を緩和することができる。そのため、ショットキー電極と半導体層との間のバリアハイトを低くしても、逆方向リーク電流を低減することができる。その結果、逆方向リーク電流を低減できながら、バリアハイトを低くして順方向電圧を低減することができる。
【０００９】
なお、本発明においてショットキー電極とは、半導体層との間にショットキー障壁を形成する金属電極、半導体層のバンドギャップとは異なるバンドギャップを有する異種半導体からなり、半導体層に対してヘテロ接合（バンドギャップ差を利用して半導体層との間に電位障壁を形成する接合）する半導体電極のいずれをも含む概念である。以下、この項においては、ショットキー接合およびヘテロ接合を総称して「ショットキー接合」とし、ショットキー障壁およびヘテロ接合により形成される電位障壁（ヘテロ障壁）を総称して「ショットキー障壁」とし、金属電極および半導体電極を総称して「ショットキー電極」とする。
【００１０】
また、本発明の半導体装置では、前記電界緩和部は、前記ピラー層の上端部に形成されていることが好ましい。
また、本発明の半導体装置では、前記電界緩和部は、前記半導体層の前記表面に前記半導体層の一部を利用して形成され、前記ピラー層よりも不純物濃度の高い第２導電型を示す、電界緩和層を含んでいてもよい。
【００１１】
電界緩和層は、前記半導体層の残りの部分よりも高い抵抗を有する高抵抗層を含んでいてもよい。その場合、前記高抵抗層は、前記半導体層の前記表面から不純物イオンを注入した後、１５００℃未満のアニール処理をすることによって形成されることが好ましい。
この構成によれば、アニール処理の際のワイドバンドギャップ半導体の昇華量を低減することができる。その結果、半導体層の表面の平坦性を良好に維持することができる。
【００１２】
なお、この１５００℃未満のアニール処理とは、注入された不純物イオンの衝突によりワイドバンドギャップ半導体の結晶構造に生じた欠陥を回復させるが（結晶性回復）、注入された不純物イオンを活性化させない程度のアニール処理のことを意味している。
また、本発明の半導体装置では、前記高抵抗層の不純物の活性化率は、５％未満であることが好ましい。また、前記高抵抗層のシート抵抗は、１ＭΩ／□以上であることが好ましい。
【００１３】
また、本発明の半導体装置では、前記電界緩和部は、前記半導体層の前記表面から掘り下がったトレンチを含んでいてもよい。
その場合、前記トレンチの側面と底面とが交わって形成されたトレンチのエッジ部は、下記式（１）を満たす曲率半径Ｒを有することが好ましい。
０．０１Ｌ＜Ｒ＜１０Ｌ・・・（１）
（ただし、式（１）において、Ｌはトレンチの幅方向に沿って対向するエッジ部間の直線距離を示している。）
この構成によれば、トレンチのエッジ部に集中する電界を緩和して、耐圧を向上させることができる。
【００１４】
また、本発明の半導体装置では、前記電界緩和部は、前記トレンチの前記底面および前記エッジ部に前記半導体層の一部を利用して形成された第２導電型の底部緩和層をさらに含むことが好ましく、前記底部緩和層と一体的であり、前記トレンチの前記側面に前記半導体層の一部を利用して形成された第２導電型の側部緩和層をさらに含むことがさらに好ましい。この場合、前記側部緩和層は、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されていることが、とりわけ好ましい。
【００１５】
また、本発明の半導体装置では、前記トレンチは、平面形状の底面および当該平面形状の底面に対して９０°を超える角度で傾斜した側面を有するテーパトレンチを含むことが好ましい。
テーパトレンチであれば、側面が底面に対して９０°で直角に立つ場合よりも、半導体装置の耐圧を一層向上させることができる。
【００１６】
さらに、テーパトレンチでは、底面だけでなく、側面の全部または一部もトレンチの開放端に対して対向することとなる。そのため、たとえばトレンチを介して第２導電型の不純物を半導体層に注入する場合に、トレンチの開放端からトレンチ内に入射した不純物を、トレンチの側面に確実に当てることができる。その結果、前述の側部緩和部を容易に形成することができる。
【００１７】
なお、テーパトレンチとは、側面の全部が底面に対して９０°を超える角度で傾斜しているトレンチ、側面の一部（たとえば、トレンチのエッジ部を形成する部分）が底面に対して９０°を超える角度で傾斜しているトレンチのいずれをも含む概念である。
また、本発明の半導体装置では、前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、前記半導体層における前記トレンチの底面を形成する部分には、前記トレンチに埋め込まれた前記ショットキー電極との間にオーミック接合を形成する第２導電型のコンタクト層がさらに形成されていることが好ましい。
【００１８】
この構成により、コンタクト層（第２導電型）と半導体層（第１導電型）とのｐｎ接合を有するｐｎダイオードに対してショットキー電極をオーミック接合させることができる。このｐｎダイオードは、ショットキー電極と半導体層とのショットキー接合を有するショットキーバリアダイオード（ヘテロダイオード）に対して並列に設けられる。これにより、半導体装置にサージ電流が流れても、当該サージ電流の一部を内蔵ｐｎダイオードに流すことができる。その結果、ショットキーバリアダイオードに流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオードの熱破壊を防止することができる。
【００１９】
また、本発明の半導体装置では、前記半導体層は、逆方向電圧印加時に第１電界がかかる第１部分および当該第１電界に対して相対的に高い第２電界がかかる第２部分を、前記電界緩和部とは異なる部分に有している場合、前記ショットキー電極は、前記第１部分との間に第１ショットキー障壁を形成する第１電極と、前記第２部分との間に前記第１ショットキー障壁に対して相対的に高い第２ショットキー障壁を形成する第２電極とを含むことが好ましい。
【００２０】
本発明では、半導体層の第１部分と第２部分との関係のように、相対的に電界強度が高い部分と低い部分とが存在する場合がある。
そこで上記のように、逆方向電圧印加時における半導体層の電界分布に応じてショットキー電極を適正に選択しておけば、逆方向電圧印加時に相対的に高い第２電界がかかる第２部分では、比較的高い第２ショットキー障壁により逆リーク電流を抑制することができる。一方、相対的に低い第１電界がかかる第１部分では、ショットキー障壁の高さを低くしても逆方向リーク電流が当該ショットキー障壁を越えるおそれが少ないので、比較的低い第１ショットキー障壁とすることにより、順方向電圧印加時に低い電圧で優先的に電流を流すことができる。よって、この構成により、逆方向リーク電流および順方向電圧の低減を効率よく行うことができる。
【００２１】
また、本発明の半導体装置では、前記半導体層は、第１不純物濃度を有するベースドリフト層と、前記ベースドリフト層上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト層とを含む場合、前記電界緩和部は、その最深部が前記低抵抗ドリフト層に達するように形成され、前記半導体層の一部を単位セルとして区画していることが好ましい。
【００２２】
電界緩和部で区画された単位セルでは電流を流すことができる領域（電流経路）が制約されるので、半導体層における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで上記のように、最深部が低抵抗ドリフト層に達するように電界緩和部を形成することにより、単位セルの全部もしくは一部を低抵抗ドリフト層で形成することができる。そのため、当該低抵抗ドリフト層が形成された部分では、電流経路がたとえ狭められても、比較的高い第２不純物濃度を有する低抵抗ドリフト層により抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
【００２３】
また、前記ベースドリフト層の前記第１不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。また、前記低抵抗ドリフト層の前記第２不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって一定であってもよいし、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。
【００２４】
また、本発明の半導体装置では、前記半導体層は、前記低抵抗ドリフト層上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト層をさらに含むことが好ましい。
この構成により、半導体層の表面近傍の不純物濃度を小さくすることができるので、逆方向電圧印加時に半導体層の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
【００２５】
また、本発明の半導体装置が、前記半導体層を支持する第１導電型のワイドバンドギャップ半導体からなる基板をさらに含む場合、前記半導体層は、前記基板上に形成され、前記第１不純物濃度に対して相対的に高い第４不純物濃度を有するバッファ層をさらに含んでいてもよい。
また、本発明の半導体装置では、前記ピラー層の下端部は、前記バッファ層に接していてもよいし、前記バッファ層に対して間隔が空くように位置していてもよい。
【００２６】
また、本発明の半導体装置において、ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＳｉＣ（たとえば、４Ｈ−ＳｉＣ 絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）などである。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に係るショットキーバリアダイオードの模式的な平面図である。
【図２Ａ】図１のショットキーバリアダイオードの断面図であって、図１の切断線II−IIでの切断面を示す。
【図２Ｂ】図２Ａの電界緩和層の形状の一例を示す図である。
【図２Ｃ】図２Ａの電界緩和層の形状の他の例を示す図である。
【図３】スーパージャンクション構造の導入効果を証明するためのシミュレーション実験に用いたショットキーバリアダイオードの概略構成図である。
【図４】エピタキシャル層の厚さと電界強度との関係を示すグラフである。
【図５】高抵抗層の導入効果を証明するためのシミュレーション実験に用いたショットキーバリアダイオードの概略構成図である。
【図６】エピタキシャル層の厚さと電界強度との関係を示すグラフである。
【図７】４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。
【図８】ｐ型ピラー層のストライプ方向を示す図である。
【図９】単位セルの表面の各部と電界強度との関係を示すグラフである。
【図１０】基板およびエピタキシャル層の不純物濃度を説明するための図である。
【図１１Ａ】図２Ａのショットキーバリアダイオードの製造工程の一部を示す図である。
【図１１Ｂ】図１１Ａの次の工程を示す図である。
【図１１Ｃ】図１１Ｂの次の工程を示す図である。
【図１１Ｄ】図１１Ｃの次の工程を示す図である。
【図１１Ｅ】図１１Ｄの次の工程を示す図である。
【図１１Ｆ】図１１Ｅの次の工程を示す図である。
【図１１Ｇ】図１１Ｆの次の工程を示す図である。
【図１２】本発明の第２実施形態に係るショットキーバリアダイオードの断面図である。
【図１３】図１２のトレンチの拡大図である。
【図１４】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、トレンチ構造なしの場合を示す。
【図１５】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、矩形トレンチ構造ありの場合を示す。
【図１６】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、Ｕ字トレンチ構造ありの場合を示す。
【図１７】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、台形トレンチ構造ありの場合を示す。
【図１８】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、台形トレンチ構造＋底面ｐ型層ありの場合を示す。
【図１９】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、台形トレンチ構造＋側面ｐ型層ありの場合を示す。
【図２０】ショットキーバリアダイオードの電流−電圧（Ｉ−Ｖ）曲線を示すグラフである。
【図２１Ａ】図１２のショットキーバリアダイオードの製造工程の一部を示す図である。
【図２１Ｂ】図２１Ａの次の工程を示す図である。
【図２１Ｃ】図２１Ｂの次の工程を示す図である。
【図２１Ｄ】図２１Ｃの次の工程を示す図である。
【図２１Ｅ】図２１Ｄの次の工程を示す図である。
【図２１Ｆ】図２１Ｅの次の工程を示す図である。
【図２１Ｇ】図２１Ｆの次の工程を示す図である。
【図２１Ｈ】図２１Ｇの次の工程を示す図である。
【図２１Ｉ】図２１Ｈの次の工程を示す図である。
【図２１Ｊ】図２１Ｉの次の工程を示す図である。
【図２２】図２２（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）は、トレンチの断面形状の変形例を示す図であって、図２２（ａ）が第１変形例、図２２（ｂ）が第２変形例、図２２（ｃ）が第３変形例、図２２（ｄ）が第４変形例、図２２（ｅ）が第５変形例、図２２（ｆ）が第６変形例をそれぞれ示す。
【図２３】図２Ａのショットキーバリアダイオードの第１変形例を示す図である。
【図２４】図２Ａのショットキーバリアダイオードの第２変形例を示す図である。
【図２５】図２Ａのショットキーバリアダイオードの第３変形例を示す図である。
【発明を実施するための形態】
【００２８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜第１実施形態に係るショットキーバリアダイオードの全体構成＞
図１は、本発明の第１実施形態に係るショットキーバリアダイオード１の模式的な平面図である。図２Ａは、図１のショットキーバリアダイオード１の断面図であって、図１の切断線II−IIでの切断面を示す。
【００２９】
半導体装置としてのショットキーバリアダイオード１は、４Ｈ−ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が採用されたショットキーバリアダイオードであり、たとえば、平面視正方形のチップ状である。チップ状のショットキーバリアダイオード１は、図１の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
【００３０】
ショットキーバリアダイオード１は、ｎ＋型のＳｉＣからなる基板２（オフ角が４°の基板）を備えている。基板２の厚さは、たとえば、５０μｍ〜６００μｍである。なお、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる。
基板２の裏面３（（０００−１）Ｃ面）には、その全域を覆うようにオーミック電極としてのカソード電極４が形成されている。カソード電極４は、ｎ型のＳｉＣとオーミック接触する金属（たとえば、Ｔｉ／Ｎｉ／Ａｇ、Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）からなる。
【００３１】
基板２の表面５（（０００１）Ｓｉ面）には、半導体層の一例としてのｎ型エピタキシャル層６が形成されている。
エピタキシャル層６は、バッファ層７と、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０の３層構造のドリフト層とが基板２の表面５からこの順に積層されて形成された構造を有している。バッファ層７は、エピタキシャル層６の裏面１１（（０００−１）Ｃ面）を形成しており、基板２の表面５に接している。一方、表面ドリフト層１０は、エピタキシャル層６の表面１２（（０００１）Ｓｉ面）を形成している。
【００３２】
エピタキシャル層６の総厚さＴは、たとえば、３μｍ〜１００μｍである。また、バッファ層７の厚さｔ１は、たとえば、０．１μｍ〜１μｍである。ベースドリフト層８の厚さｔ２は、たとえば、２μｍ〜１００μｍである。低抵抗ドリフト層９の厚さｔ３は、たとえば、１μｍ〜３μｍである。表面ドリフト層１０の厚さｔ４は、たとえば、０．２μｍ〜０．５μｍである。
【００３３】
エピタキシャル層６の表面１２には、エピタキシャル層６の一部を活性領域１３として露出させるコンタクトホール１４を有し、当該活性領域１３を取り囲むフィールド領域１５を覆うフィールド絶縁膜１６が形成されている。フィールド絶縁膜１６は、たとえば、ＳｉＯ２（酸化シリコン）からなる。また、フィールド絶縁膜１６の厚さは、たとえば、０．５μｍ〜３μｍである。
【００３４】
エピタキシャル層６には、当該表面１２からドリフト層８〜１０を貫通して、最深部がバッファ層７とベースドリフト層８との界面に位置するストライプ状のｐ型ピラー層１７が形成されている。
ストライプ状のｐ型ピラー層１７は、ショットキーバリアダイオード１の一組の対辺の対向方向に沿って直線状に延びる複数のｐ型ピラー層１７が、互いに間隔を空けて、活性領域１３およびフィールド領域１５にわたって平行に配列されることによって形成されている。互いに隣り合うｐ型ピラー層１７の距離ＷＳＪは、たとえば、２μｍ〜２０μｍである。また、各ｐ型ピラー層１７の長手方向に直交する幅ＷＰは、たとえば、０．１μｍ〜１０μｍである。また、各ｐ型ピラー層１７の深さＤＳＪは、たとえば、３μｍ〜２５μｍである。なお、ｐ型ピラー層１７を形成するための不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）などを使用できる。
【００３５】
ｐ型ピラー層１７を形成することによって、エピタキシャル層６には、ストライプ状のｐ型ピラー層１７と、互いに隣り合うｐ型ピラー層１７の間に挟まれ、エピタキシャル層６の導電型が維持されたｎ型ピラー層１８とがエピタキシャル層６の表面１２に沿う方向に交互に配列されてスーパージャンクション構造が形成されている。
活性領域１３において各ｐ型ピラー層１７の上端部（エピタキシャル層６の表面１２近傍）には、当該表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中に位置する電界緩和層１９が形成されている。電界緩和層１９の深さＤＲ（エピタキシャル層６の表面１２から電界緩和層１９の最深部までの距離）は、たとえば、１０００Å〜１００００Åである。
【００３６】
これにより、エピタキシャル層６には、互いに隣り合う電界緩和層１９で挟まれることによって区画された単位セル２０（ラインセル）がストライプ状に形成されている。各単位セル２０は、その大半の領域を占めるベース部が低抵抗ドリフト層９により形成され、ベース部に対して表面１２側の表層部が表面ドリフト層１０により形成されている。
単位セル２０を区画する電界緩和層１９は、ｐ型ピラー層１７の不純物濃度よりも高い不純物濃度を有し、各ドリフト層８〜１０よりも高い抵抗を有する層である。たとえば、電界緩和層１９のシート抵抗は、１ＭΩ／□以上である。
【００３７】
なお、電界緩和層１９は、ｐ型ピラー層１７の不純物濃度よりも高い不純物濃度を有するが、高抵抗ではないｐ型層であってもよい。
電界緩和層１９が高抵抗層の場合、たとえば、１×１０１６ｃｍ−３〜５×１０２０ｃｍ−３の濃度で含有されている電界緩和層１９の不純物の活性化率を５％未満、好ましくは、０％〜０．１％にすることにより、上記した範囲のシート抵抗は達成されている。なお、不純物の活性化率とは、ショットキーバリアダイオード１の製造工程においてエピタキシャル層６に注入した不純物イオンの全数に対して、活性化した不純物イオンの個数の割合を示している。
【００３８】
また、電界緩和層１９は、たとえば、図２Ｂに示すように、ｐ型ピラー層１７とエピタキシャル層６との界面に対してｐ型ピラー層１７の内側に収まるように、ｐ型ピラー層１７よりも幅狭に形成されていてもよいし、図２Ｃに示すように、ｐ型ピラー層１７とエピタキシャル層６との界面に対してｐ型ピラー層１７の外側にはみ出すように、ｐ型ピラー層１７よりも幅広に形成されていてもよい。電界緩和層１９が高抵抗ではないｐ型層の場合には、図２Ｂの幅狭形状が好ましく、電界緩和層１９が高抵抗層である場合には、図２Ｃの幅広形状が好ましい。
【００３９】
フィールド絶縁膜１６上には、アノード電極２１が形成されている。アノード電極２１は、フィールド絶縁膜１６のコンタクトホール１４内でエピタキシャル層６に接合された、ショットキー電極の一例としてのショットキーメタル２２と、このショットキーメタル２２に積層されたコンタクトメタル２３との２層構造を有している。
ショットキーメタル２２は、各単位セル２０の表面１２に形成された第１電極の一例としての第１メタル２４と、互いに隣り合う電界緩和層１９の間に跨り、それらの電界緩和層１９で挟まれる単位セル２０の表面１２の第１メタル２４を覆うように形成された第２電極の一例としての第２メタル２５とを含んでいる。
【００４０】
第１メタル２４は、電界緩和層１９に隣接する各単位セル２０の周縁部２６で挟まれた中央部２７において、電界緩和層１９の長手方向に沿って直線状に形成されている。
第２メタル２５は、活性領域１３全体を覆うように形成され、フィールド絶縁膜１６のコンタクトホール１４に埋め込まれている。第２メタル２５は、各単位セル２０の表面１２の周縁部２６に接している。また、第２メタル２５は、フィールド絶縁膜１６におけるコンタクトホール１４の周縁部を上から覆うように、当該コンタクトホール１４の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１６の周縁部は、エピタキシャル層６（表面ドリフト層１０）および第２メタル２５により、全周にわたってその上下両側から挟まれている。したがって、エピタキシャル層６におけるショットキー接合の外周領域（すなわち、フィールド領域１５の内縁部）は、ＳｉＣからなるフィールド絶縁膜１６の周縁部により覆われることとなる。
【００４１】
コンタクトメタル２３は、アノード電極２１において、ショットキーバリアダイオード１の最表面に露出して、ボンディングワイヤなどが接合される部分である。コンタクトメタル２３は、たとえば、Ａｌ（アルミニウム）からなる。また、コンタクトメタル２３は、ショットキーメタル２２（第２メタル２５）と同様に、フィールド絶縁膜１６におけるコンタクトホール１４の周縁部を上から覆うように、当該コンタクトホール１４の外方へフランジ状に張り出している。
【００４２】
フィールド領域１５において各ｐ型ピラー層１７の上端部（エピタキシャル層６の表面１２近傍）には、エピタキシャル層６の表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中に位置する高抵抗のガードリング２８が形成されている。このガードリング２８は、平面視において、フィールド絶縁膜１６のコンタクトホール１４の内外に跨るように（活性領域１３およびフィールド領域１５に跨るように）、当該コンタクトホール１４の輪郭に沿って環状に形成されている。ガードリング２８のエピタキシャル層６の表面１２からの深さＤＧは、たとえば、電界緩和層１９と同じ深さ（たとえば、１０００Å〜１００００Å）である。
【００４３】
また、ガードリング２８は、電界緩和層１９と同様の特性を示す層である。たとえば、電界緩和層１９が高抵抗層の場合には、ガードリング２８は、当該高抵抗層と同様に、各ドリフト層８〜１０よりも高い抵抗を有する層であり、シート抵抗が１ＭΩ／□以上であり、不純物の活性化率が５％未満（好ましくは、０％〜０．１％）である。
ショットキーバリアダイオード１の最表面には、たとえば窒化シリコン（ＳｉＮ）からなる表面保護膜２９が形成されている。表面保護膜２９の中央部には、アノード電極２１（コンタクトメタル２３）を露出させる開口３０が形成されている。ボンディングワイヤなどは、この開口３０を介してコンタクトメタル２３に接合される。
【００４４】
このショットキーバリアダイオード１では、アノード電極２１に正電圧、カソード電極４に負電圧が印加される順方向バイアス状態になることにより、カソード電極４からアノード電極２１へと、エピタキシャル層６の活性領域１３を介して電子（キャリア）が移動して電流が流れる。＜スーパージャンクション構造の導入効果＞
次に、図３および図４を参照して、エピタキシャル層６にスーパージャンクション構造を形成することによる耐圧の向上効果について説明する。
【００４５】
スーパージャンクション構造として、図３のように設計した。図３において、図２Ａに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。なお、ｐ型ピラー層１７の距離ＷＳＪ（ｎ型ピラー層１８の幅）は５μｍ、ｐ型ピラー層１７の幅ＷＰは３．５μｍ、ショットキーメタル２２とエピタキシャル層６とのバリアハイトＳＢは１．４ｅＶとした。また、ｐ型ピラー層１７の深さＤＳＪは可変の値とした。
【００４６】
そして、図３のアノード−カソード間に逆方向電圧（１２００Ｖ）を印加したときのエピタキシャル層６内の電界強度分布が、スーパージャンクション構造の有無および深さＤＳＪの違いによって如何に変化するかをシミュレーションした。なお、シミュレータとして、Synopsys社製のTCAD（製品名）を使用した。結果を図４に示す。
図４に示すように、スーパージャンクション構造が形成されていないショットキーバリアダイオード（従来）では、エピタキシャル層６の裏面１１から表面１２へ向かうにしたがって電界強度が比例して強くなり、エピタキシャル層６の表面１２で最大（１．１５×１０６Ｖ／ｃｍ程度）となった。
【００４７】
これに対し、スーパージャンクション構造が形成されたショットキーバリアダイオード１では、スーパージャンクション構造がない場合に比べて、裏面１１から表面１２へ向かって電界強度を均一にすることができた。とりわけ、ｐ型ピラー層１７の深さＤＳＪが５μｍ、１０μｍ、１５μｍ、２０μｍと深くなるほど、その効果が大きかった。たとえば、ＤＳＪ＝２０μｍの場合には、電界強度が６．０×１０５Ｖ／ｃｍ程度でほぼ一定であった。
【００４８】
これらの結果、エピタキシャル層６の不純物濃度および厚さが同条件である下では、スーパージャンクション構造が形成されていない従来構造に比べて耐圧を向上させることができることを確認できた。従って、本実施形態のショットキーバリアダイオード１によれば、従来に比べて、不純物濃度が高くて厚さが小さいエピタキシャル層６でも十分な耐圧を確保できるので、エピタキシャル層６の不純物濃度および厚さを適切に設計することにより、高耐圧を確保できながら、順方向電圧を低減することができることを確認できた。
＜電界緩和層１９の導入効果＞
図５および図６を参照して、エピタキシャル層６に電界緩和層１９を形成することによる逆方向リーク電流および順方向電圧の低減効果について説明する。
【００４９】
電界緩和層１９を有するショットキーバリアダイオードとして、図３の構造のショットキーバリアダイオード１（ＷＳＪ＝５μｍ、ＷＰ＝３．５μｍ、ＤＳＪ＝２０μｍ）のエピタキシャル層６の表面１２に、アルミニウム（Ａｌ）を不純物として含む電界緩和層１９（Ａｌ層）が形成された構造とした。なお、電界緩和層（Ａｌ層）１９の深さＤＲは１μｍとし、電界緩和層１９の不純物濃度は可変の値とした。
【００５０】
そして、図５のアノード−カソード間に逆方向電圧（１２００Ｖ）を印加したときのエピタキシャル層６内の電界強度分布が、電界緩和層１９の有無および電界緩和層１９の不純物濃度の違いによって如何に変化するかをシミュレーションした。なお、シミュレータとして、Synopsys社製のTCAD（製品名）を使用した。結果を図６に示す。
図６に示すように、電界緩和層１９が形成されたショットキーバリアダイオード１では、電界緩和層１９がない場合に比べて、エピタキシャル層６の表面１２での電界強度を低減することができた。とりわけ、電界緩和層１９の濃度が１×１０１６ｃｍ−３、３×１０１６ｃｍ−３、１×１０１７ｃｍ−３と高くなるほど、その効果が大きかった。たとえば、濃度＝１×１０１６ｃｍ−３の場合には、エピタキシャル層６の表面１２での電界強度が６．３×１０５Ｖ／ｃｍ程度であったのに対し、濃度＝１×１０１７ｃｍ−３の場合には、その電界強度を５．５×１０５Ｖ／ｃｍ程度にまで低減することができた。
【００５１】
この結果、本実施形態のショットキーバリアダイオード１では、エピタキシャル層６の表面１２（単位セル２０の表面）に接するアノード電極２１（ショットキーメタル２２）とエピタキシャル層６との間のバリアハイトを低くしても、降伏電圧に近い逆方向電圧が印加されたときの表面１２での電界強度が弱いので、バリアハイトを越える逆方向リーク電流を低減することができることを確認できた。すなわち、逆方向リーク電流を低減できながら、バリアハイトを低くして順方向電圧を低減できることを確認できた。
＜ｐ型ピラー層１７のストライプ方向とＳｉＣ結晶構造との関係＞
次に、図７および図８を参照して、ｐ型ピラー層１７のストライプ方向とＳｉＣ結晶構造との関係について説明する。
【００５２】
図７は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図８は、ｐ型ピラー層１７のストライプ方向を示す図である。なお、図７の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。また、図８の左側に示した図は、図７のユニットセルを（０００１）面の真上から見た図である。
【００５３】
本実施形態のショットキーバリアダイオード１に使用されるＳｉＣには、結晶構造の違いにより、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣなどの種類がある。
これらのうち、４Ｈ−ＳｉＣの結晶構造は、図７および図８に示すように、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子に対して［０００−１］軸側に位置している。
【００５４】
［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角注の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２−１−１０］、ａ２軸［−１２−１０］およびａ３軸［−１−１２０］である。
【００５５】
図８に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１−２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［−２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１−２１０］軸である。
六角注の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角注の各側面の法線となる軸がそれぞれ、ａ１軸と［１１−２０］軸との間から時計回りに順に、［１０−１０］軸、［１−１００］軸、［０−１１０］軸、［−１０１０］軸、［−１１００］軸および［０１−１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。
【００５６】
そして、本実施形態では、（０００１）面を主面（表面５）とする基板２を用い、その上に（０００１）面が主面となるようにエピタキシャル層６を成長させている。また、ｐ型ピラー層１７のストライプ方向の例としては、たとえば、［１−１００］軸と平行（０°）、［１−１００］軸に垂直（９０°）、［１−１００］軸に対して４５°傾斜等の様々なパターンが挙げられる。なお、図８に示したストライプパターンは一例に過ぎず、必要に応じて様々なストライプパターンを採用することができる。
＜２つのショットキー電極（第１メタル２４および第２メタル２５）＞
次に、図９を参照して、２つのショットキー電極（第１メタル２４および第２メタル２５）を設けたことによる逆方向リーク電流および順方向電圧の低減の効率化について説明する。
【００５７】
図９は、単位セル２０の表面１２の各部と電界強度との関係を示すグラフである。
本実施形態のショットキーバリアダイオード１では、前述の＜電界緩和層１９の導入効果＞で示したシミュレーションの結果、図９に示すように、単位セル２０の表面１２には、相対的に電界強度が高い部分（単位セル２０の中央部２７）と低い部分（単位セル２０の周縁部２６）とが存在することが分かった。
【００５８】
具体的には、図９に示すように、半導体層の第１部分の一例としての単位セル２０の周縁部２６には１．０×１０５Ｖ／ｃｍ〜１．３×１０６Ｖ／ｃｍの電界強度が分布し、半導体層の第２部分の一例としての単位セル２０の中央部２７には１．５×１０６Ｖ／ｃｍ程度の電界強度が分布している。逆方向電圧印加時の電界強度分布は、単位セル２０の中央部２７の電界強度（第２電界）が、単位セル２０の周縁部２６の電界強度（第１電界）に比べて高くなっている。
【００５９】
そこで、相対的に高い電界がかかる単位セル２０の中央部２７には、比較的高い電位障壁（たとえば、１．４ｅＶ）を形成するｐ型ポリシリコンなどを第１メタル２４としてショットキー接合させる。なお、電極がポリシリコンのような半導体電極の場合には、ショットキー接合に代えて、互いにバンドギャップの異なる半導体同士のヘテロ接合ということがある。
【００６０】
一方、相対的に低い電界がかかる単位セル２０の周縁部２６には、比較的低い電位障壁（たとえば０．７ｅＶ）を形成するアルミニウム（Ａｌ）などを第２メタル２５としてショットキー接合させる。
これにより、逆方向電圧印加時に相対的に高い電界がかかる単位セル２０の中央部２７では、第１メタル２４（ポリシリコン）とエピタキシャル層６との間の高いショットキー障壁（第２ショットキー障壁）により逆方向リーク電流を抑制することができる。
【００６１】
一方、相対的に低い電界がかかる単位セル２０の周縁部２６では、第２メタル２５（アルミニウム）とエピタキシャル層６との間のショットキー障壁の高さを低くしても逆方向リーク電流が当該ショットキー障壁を越えるおそれが少ない。したがって、低いショットキー障壁（第１ショットキー障壁）とすることにより、順方向電圧印加時に低い電圧で優先的に電流を流すことができる。また、この第２メタル２５は、コンタクトメタル２３を省略することにより、コンタクトメタル２３を兼ねることができる。
【００６２】
このように、逆方向電圧印加時における単位セル２０の電界強度の分布に応じてアノード電極２１（ショットキー電極）を適正に選択することにより、逆方向リーク電流および順方向電圧の低減を効率よく行うことができることを確認できた。
＜エピタキシャル層６の不純物濃度＞
次に、図１０を参照して、基板２およびエピタキシャル層６の不純物濃度の大きさについて説明する。
【００６３】
図１０は、基板２およびエピタキシャル層６の不純物濃度を説明するための図である。
図１０に示すように、基板２およびエピタキシャル層６は、いずれもｎ型不純物を含有するｎ型ＳｉＣからなる。それらの不純物濃度の大小関係は、基板２＞バッファ層７＞ドリフト層８〜１０である。
基板２の濃度は、たとえば、その厚さ方向に沿って５×１０１８〜５×１０１９ｃｍ−３でほぼ一定である。バッファ層７の濃度は、たとえば、その厚さ方向に沿って、１×１０１７〜５×１０１８ｃｍ−３で一定または表面５に沿って濃度が薄い。
【００６４】
ドリフト層８〜１０の濃度は、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０それぞれの界面を境に段階的に変化している。つまり、各界面に対して表面１２側の層と裏面１１側の層との間に濃度差がある。
ベースドリフト層８の濃度は、たとえば、その厚さ方向に沿って、５×１０１４〜５×１０１６ｃｍ−３で一定である。なお、ベースドリフト層８の濃度は、図１０の破線で示すように、エピタキシャル層６の裏面１１から表面１２へ向かうにしたがって、約３×１０１６ｃｍ−３から約５×１０１５ｃｍ−３まで連続的に減少していてもよい。
【００６５】
低抵抗ドリフト層９の濃度は、ベースドリフト層８の濃度よりも高く、たとえば、その厚さ方向に沿って、５×１０１５〜５×１０１７ｃｍ−３で一定である。なお、低抵抗ドリフト層９の濃度は、図１０の破線で示すように、エピタキシャル層６の裏面１１から表面１２へ向かうにしたがって、約３×１０１７ｃｍ−３から約１×１０１６ｃｍ−３まで連続的に減少していてもよい。
【００６６】
表面ドリフト層１０の濃度は、ベースドリフト層８および低抵抗ドリフト層９の濃度よりも低く、たとえば、その厚さ方向に沿って、５×１０１４〜１×１０１６ｃｍ−３で一定である。
図２Ａに示すように、ストライプ状の電界緩和層１９で区画された単位セル２０（ラインセル）では電流を流すことができる領域（電流経路）が、互いに隣り合う電界緩和層１９の距離（つまり、ｐ型ピラー層１７の距離ＷＳＪ）に制約されるので、エピタキシャル層６における単位セル２０を形成する部分の不純物濃度が低いと、単位セル２０の抵抗値が高くなるおそれがある。
【００６７】
そこで図１０に示すように、単位セル２０のベース部を形成する低抵抗ドリフト層９の濃度をベースドリフト層８よりも高くすることにより、電流経路が電界緩和層１９の距離ＷＳＪに制約されていても、比較的高い濃度を有する低抵抗ドリフト層９により単位セル２０の抵抗値の上昇を抑制することができる。その結果、単位セル２０の低抵抗化を図ることができる。
【００６８】
一方、ショットキーメタル２２に接する単位セル２０の表層部には、比較的低い濃度を有する表面ドリフト層１０を設けることにより、逆方向電圧印加時にエピタキシャル層６の表面１２にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
＜ショットキーバリアダイオード１（第１実施形態）の製造方法＞
次に、図１１Ａ〜図１１Ｇを参照して、図２Ａのショットキーバリアダイオード１の製造方法について説明する。
【００６９】
まず、図１１Ａに示すように、基板２の上に、バッファ層７、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０をこの順にエピタキシャル成長させる。
次に、図１１Ｂに示すように、たとえばＣＶＤ法により、エピタキシャル層６の表面１２にＳｉＯ２からなるハードマスク３１を形成する。ハードマスク３１の厚さは、好ましくは、１．５μｍ〜１０μｍである。次に、ハードマスク３１をパターニングした後、当該ハードマスク３１を介して、エピタキシャル層６をドライエッチングする。これにより、バッファ層７に達するストライプ状のトレンチ３２を形成する。トレンチ３２の深さは、ｐ型ピラー層１７の深さＤＳＪに合わせて適宜設定する。また、トレンチ３２は、深さＤＳＪに応じて、ハードマスクを形成する工程、当該ハードマスクを用いてドライエッチングする工程およびドライエッチング後に当該ハードマスクを除去する工程を複数回繰り返すことにより形成してもよい。
【００７０】
次に、ハードマスク３１を除去した後、図１１Ｃに示すように、そのトレンチ３２内部からエピタキシャル層６の表面１２が覆われるまで、ｐ型のＳｉＣ層３３をエピタキシャル成長させる。
次に、図１１Ｄに示すように、エピタキシャル層６の表面１２を覆うトレンチ３２外のＳｉＣ層３３を、たとえばエッチバックにより除去する。これにより、トレンチ３２に埋め込まれたｐ型ピラー層１７が形成され、同時に、互いに隣り合うｐ型ピラー層１７の間にｎ型ピラー層１８が形成される。
【００７１】
次に、図１１Ｅに示すように、たとえばＣＶＤ法により、エピタキシャル層６の表面１２にＳｉＯ２からなるハードマスク３４を形成する。ハードマスク３４の厚さは、好ましくは、１．５μｍ〜３μｍである。次に、ハードマスク３４をパターニングした後、当該ハードマスク３４を介して、エピタキシャル層６の表面１２へ向かってｐ型不純物（ホウ素イオン）を注入（１段注入）する。これにより、エピタキシャル層６の表層部に、ホウ素イオンが高濃度に注入された高濃度不純物層３５が形成される。なお、イオン注入の際に表面１２を覆うマスクとしては、ハードマスク３４に代えてフォトレジストを用いてもよい。
【００７２】
次に、図１１Ｆに示すように、ハードマスク３４を剥離し、１５００℃未満の温度、好ましくは、１１００℃〜１４００℃の温度でエピタキシャル層６をアニール処理する。これにより、高濃度不純物層３５が電界緩和層１９（高抵抗層）およびガードリング２８に変質して、各ｐ型ピラー層１７の上端部に電界緩和層１９が形成され、同時にガードリング２８が形成される。このようなホウ素イオンのイオン注入法では、ホウ素イオンが比較的軽いイオンであるため、表面１２から深い位置にまで簡単に注入することができる。そのため、電界緩和層１９の深さＤＲを、エピタキシャル層６の表面１２に対して浅い位置から深い位置までの幅広い範囲で簡単に制御することができる。
【００７３】
なお、図１１Ｅおよび図１１Ｆでは、高抵抗層としての電界緩和層１９の形成方法を示しているが、高抵抗層ではないｐ型層としての電界緩和層１９を形成するには、たとえば、図１１Ｅの工程において、ハードマスク３４を介してエピタキシャル層６の表面１２へ向かってｐ型不純物（アルミニウムイオン）を注入する。次に、図１１Ｆの工程において、ハードマスク３４を剥離し、１５００℃〜１８００℃の温度でエピタキシャル層６をアニール処理する。これにより、当該ｐ型層を形成することができる。
【００７４】
その後、図１１Ｇに示すように、フィールド絶縁膜１６、アノード電極２１、表面保護膜２９、カソード電極４等を形成する。
以上の工程を経て、図２Ａのショットキーバリアダイオード１が得られる。
＜第２実施形態に係るショットキーバリアダイオードの全体構成＞
図１２は、本発明の第２実施形態に係るショットキーバリアダイオード４１の断面図である。また、図１３は、図１２のトレンチ４２の拡大図である。図１２において、図２Ａに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
【００７５】
第２実施形態のショットキーバリアダイオード４１の活性領域１３において、各ｐ型ピラー層１７の上端部（エピタキシャル層６の表面１２近傍）には、当該表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中部に達するトレンチ４２が形成されている。トレンチ４２は、その長手方向に直交する幅方向に沿って切断したときの断面視が逆台形状のトレンチであり、ｐ型ピラー層１７の上端部に沿って直線状に延びている。
【００７６】
これにより、エピタキシャル層６には、互いに隣り合う台形トレンチ４２で挟まれることによって区画された単位セル２０（ラインセル）がストライプ状に形成されている。
各台形トレンチ４２は、エピタキシャル層６の表面１２に対して平行な底面４３と、当該底面４３に対して傾斜する側面４４とによって区画されている。側面４４の傾斜角θ１は、たとえば、４５°〜８５°である。また、各台形トレンチ４２の深さ（エピタキシャル層６の表面１２から台形トレンチ４２の底面４３までの距離）は、たとえば、０．３Å〜１５０００Åである。また、各台形トレンチ４２の長手方向に直交する幅ＷＴ（最深部の幅）は、０．３μｍ〜１０μｍである。
【００７７】
また、図１３に示すように、各台形トレンチ４２の側面４４と底面４３とが交わって形成されたエッジ部４５は、台形トレンチ４２の外方へ向かって湾曲する形状に形成されており、各台形トレンチ４２の底部は断面視Ｕ字状に形成されている。このような形状のエッジ部４５の内面（湾曲面）の曲率半径Ｒは、下記式（１）を満たす。
０．０１Ｌ＜Ｒ＜１０Ｌ・・・（１）
式（１）において、Ｌはトレンチ４２の幅方向に沿って対向するエッジ部４５間の直線距離を示している（単位は、μｍ、ｎｍ、ｍ等、長さの単位であれば特に制限されない）。具体的には、エピタキシャル層６の表面１２に対して平行な底面４３の幅であって、トレンチ４２の幅ＷＴからエッジ部４５の幅を差し引いた値である。
【００７８】
また、エッジ部４５の曲率半径Ｒは、０．０２Ｌ＜Ｒ＜１Ｌ・・・（２）を満たすことが好ましい。
曲率半径Ｒは、たとえば、台形トレンチ４２の断面をＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）で撮影し、得られたＳＥＭ画像のエッジ部４５の曲率を測定することにより求めることができる。
【００７９】
台形トレンチ４２の底面４３および側面４４には、台形トレンチ４２の内面に沿って電界緩和部としてのｐ型層４６が形成されている。ｐ型層４６は、台形トレンチ４２の底面４３からエッジ部４５を経て台形トレンチ４２の開口端に至るまで形成されている。また、ｐ型層４６は、たとえば、図１３に示すように、ｐ型ピラー層１７とエピタキシャル層６との界面に対してｐ型ピラー層１７の内側に収まるように、ｐ型ピラー層１７よりも幅狭に形成されている。また、ｐ型層４６は、ｎ型のエピタキシャル層６との間にｐｎ接合部を形成している。これにより、ショットキーバリアダイオード４１には、ｐ型層４６およびｎ型エピタキシャル層６（低抵抗ドリフト層９）によって構成されるｐｎダイオード４７が内蔵されることとなる。
【００８０】
ｐ型層４６の厚さ（台形トレンチ４２の内面からの深さ）は、図１３に示すように、台形トレンチ４２の深さ方向（エピタキシャル層６の表面１２に垂直な方向）に沿って測定される台形トレンチ４２の底面４３からの第１厚さｔ５が、台形トレンチ４２の幅方向（エピタキシャル層６の表面１２に平行な方向）に沿って測定される台形トレンチ４２の側面４４からの第２厚さｔ６よりも大きい。具体的には、第１厚さｔ５は、たとえば、０．３μｍ〜０．７μｍであり、第２厚さｔ６は、たとえば、０．１μｍ〜０．５μｍである。
【００８１】
また、ｐ型層４６には、ｐ型層４６の他の部分よりも高濃度に不純物が注入されたｐ＋型のコンタクト層４８が、台形トレンチ４２の底面４３の一部に形成されている。たとえば、コンタクト層４８の不純物濃度は、１×１０２０〜１×１０２１ｃｍ−３であり、コンタクト層４８を除くｐ型層４６の他の部分の不純物濃度は、１×１０１７〜５×１０１８ｃｍ−３である。
【００８２】
コンタクト層４８は、台形トレンチ４２の長手方向に沿って直線状に形成されており、台形トレンチ４２の底面４３からｐ型層４６の深さ方向途中までの深さ（たとえば、０．０５μｍ〜０．２μｍ）を有している。
また、ショットキーバリアダイオード４１のフィールド領域１５において、各ｐ型ピラー層１７の上端部（エピタキシャル層６の表面１２近傍）には、当該表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中部に達する環状トレンチ６９が形成されている。環状トレンチ６９は、活性領域１３を取り囲むように形成されている。
【００８３】
また、環状トレンチ６９の底面７０および側面７１には、環状トレンチ６９の内面に露出するように当該内面に沿ってガードリング７２が形成されている。ガードリング７２は、ｐ型層４６と同一の工程で形成されるものであって、ｐ型層４６と同じ不純物濃度（たとえば、１×１０１７〜５×１０１８ｃｍ−３）および厚さを有している。
なお、ガードリング７２は、その外周部に、不純物濃度がｐ型層４６（ガードリング７２の残りの部分）よりも低く、ｐ型ピラー層１７よりも高い部分を有していてもよい。
＜トレンチ４２構造の導入効果＞
次に、図１４〜図１９を参照して、エピタキシャル層６に台形トレンチ４２およびｐ型層４６を形成することによる逆方向リーク電流および順方向電圧を低減効果について説明する。なお、図１５のトレンチは矩形トレンチ４２´であり、図１６のトレンチはＵ字トレンチ４２´´である。
【００８４】
図１４〜図１９は、逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、図１４がトレンチ構造なしの場合、図１５が矩形トレンチ構造ありの場合、図１６がＵ字トレンチ構造（θ１＝９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０７）（ｍ））ありの場合、図１７が台形トレンチ構造（θ１＝１１５°＞９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０７）（ｍ））ありの場合、図１８が台形トレンチ構造（θ１＝１１５°＞９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０７）（ｍ））＋底面ｐ型層ありの場合、図１９が台形トレンチ構造（θ１＝１１５°＞９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０７）（ｍ））＋側面ｐ型層ありの場合をそれぞれ示す。図１４〜図１９において、図１２および図１３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。
【００８５】
まず、図１４〜図１９の構造を、以下のように設計した。
・ｎ＋型基板２：濃度が１×１０１９ｃｍ−３ 厚さが１μｍ
・ｎ−型エピタキシャル層６：濃度が１×１０１６ｃｍ−３ 厚さが５μｍ
・トレンチ４２，４２´，４２´´：深さが１．０５μｍ
・トレンチ４２，４２´，４２´´のエッジ部４５の曲率半径Ｒ：
・ｐ型層４６：濃度が１×１０１８ｃｍ−３
そして、図１４〜図１９それぞれの構造を有するショットキーバリアダイオード４１のアノード−カソード間に逆方向電圧（６００Ｖ）を印加したときの、エピタキシャル層６内の電界強度分布をシミュレーションした。なお、シミュレータとして、Synopsys社製のTCAD（製品名）を使用した。
【００８６】
図１４に示すように、いかなる形状のトレンチ構造も形成されておらず、エピタキシャル層６の表面１２が平らなショットキーバリアダイオードでは、エピタキシャル層６の裏面１１から表面１２へ向かうにしたがって電界強度が強くなり、エピタキシャル層６の表面１２で最大（１．５×１０６Ｖ／ｃｍ程度）であった。
また、図１５に示すように、エッジ部４５が鋭利な形状の矩形トレンチ４２´構造が形成されたショットキーバリアダイオードでは、矩形トレンチ４２´構造の形成により、互いに隣り合う矩形トレンチ４２´で挟まれる部分（単位セル２０）での電界強度を弱めることができた。たとえば、単位セル２０の中央部２７の電界強度を、９×１０５Ｖ／ｃｍ程度にまで弱めることができた。
【００８７】
また、図１６および図１７に示すように、Ｕ字トレンチ４２´´および台形トレンチ４２構造が形成され、これらのトレンチ４２，４２´´の内面にｐ型層４６が形成されていないショットキーバリアダイオードでは、トレンチ４２，４２´´構造の形成により、互いに隣り合う台形トレンチ４２で挟まれる部分（単位セル２０）での電界強度が弱められており、さらに、電界強度が最大となる部分が台形トレンチ４２の底面４３全体にシフトしていた。具体的には、単位セル２０の中央部２７の電界強度が９×１０５Ｖ／ｃｍ程度、単位セル２０の周縁部２６の電界強度が３×１０５Ｖ／ｃｍ程度にまで弱められており、台形トレンチ４２の底面４３全体の電界強度が１．５×１０６Ｖ／ｃｍ程度で最大であった。
【００８８】
また、図１８に示すように、台形トレンチ４２の底面４３およびエッジ部４５にｐ型層４６が形成されたショットキーバリアダイオードでは、台形トレンチ４２の底面４３での電界強度が弱められており、電界強度が最大となる部分が台形トレンチ４２の側面４４にシフトしていた。具体的には、台形トレンチ４２の底面４３の電界強度が３×１０５Ｖ／ｃｍ以下にまで弱められており、台形トレンチ４２の側面４４の下部の電界強度が１．５×１０６Ｖ／ｃｍで最大であった。
【００８９】
さらに、図１２と同様の構成である図１９のショットキーバリアダイオードでは、台形トレンチ４２の側面４４にもｐ型層４６が形成されていることにより、台形トレンチ４２の側面４４での電界強度が弱められており、電界集中部分を台形トレンチ４２の内面から遠ざけていることを確認できた。具体的には、台形トレンチ４２の側面４４の電界強度が３×１０５Ｖ／ｃｍ以下にまで弱められており、台形トレンチ４２の内面の周囲には、電界強度が１．５×１０６Ｖ／ｃｍとなる領域がなかった。
【００９０】
これらの結果、とりわけ図１２のショットキーバリアダイオード４１では、ショットキーバリアダイオード４１全体としての逆方向リーク電流を確実に低減できることを確認できた。すなわち、図１２の構造を有するショットキーバリアダイオード４１では、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を確実に低減できるので、ワイドバンドギャップ半導体の耐圧性能を十分に活かすことができる。
【００９１】
しかも、後述する図２１Ｆの工程のように、台形トレンチ４２をドライエッチングで形成する場合、台形トレンチ４２の側面４４がエッチング時にダメージを受け、当該側面４４とアノード電極２１との間にショットキー障壁を設計通りに形成できない場合がある。そこで本実施形態のショットキーバリアダイオード４１では、エッチング時にハードマスク５２（後述）で覆われて保護された（後述する図２１Ｅの工程）エピタキシャル層６の表面１２を主としてショットキー界面とし、ダメージを受けた側面４４にはｐ型層４６を形成している。これにより、台形トレンチ４２の側面４４を有効利用することができる。また、台形トレンチ４２の側面４４における電界強度の高い部分に障壁の高いｐｎ接合を形成し、リーク電流を低減することができる。
＜ＳｉＣ−ｐｎダイオード４７内蔵の効果＞
次に、図２０を参照して、ｐ型層４６にコンタクト層４８を形成して、エピタキシャル層６にｐｎダイオード４７を内蔵させたときの効果について説明する。
【００９２】
図２０は、ショットキーバリアダイオード４１の電流−電圧（Ｉ−Ｖ）曲線を示すグラフである。
図１２の構造のショットキーバリアダイオード４１に対して、順方向電圧を１Ｖ〜７Ｖまで変化させながら印加することにより通電試験を行った。そして、印加電圧を１Ｖ〜７Ｖまで変化させたときのショットキーバリアダイオード４１のｐｎ接合部に流れる電流の変化量を評価した。
【００９３】
一方、ｐ型層４６のコンタクト層４８を形成していないこと以外は、図１２の構造と同じショットキーバリアダイオード４１に対して、上記と同様の通電試験を行い、ｐｎ接合部に流れる電流の変化量を評価した。
図２０に示すように、ｐ型層４６にコンタクト層４８が形成されていないｐｎ接合部では、印加電圧が４Ｖを超えるあたりから電流がほとんど増加せずにほぼ一定であった。
【００９４】
これに対し、ｐ型層４６にコンタクト層４８が形成され、ｐｎダイオード４７が内蔵されたショットキーバリアダイオード４１では、印加電圧が４Ｖを超えるあたりからの電流の増加割合が、４Ｖ以下までの増加割合に比べて急激に増えていた。
これにより、図１２において、ショットキーバリアダイオード４１に並列に設けられたｐｎダイオード４７にアノード電極２１（ショットキー電極）をオーミック接合させておけば、ショットキーバリアダイオード４１に大きなサージ電流が流れても、内蔵ｐｎダイオード４７をオンさせて、当該サージ電流の一部を内蔵ｐｎダイオード４７に流すことができることを確認できた。その結果、ショットキーバリアダイオード４１に流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオード４１の熱破壊を防止することができることを確認できた。
＜ショットキーバリアダイオード４１（第２実施形態）の製造方法＞
次に、図２１Ａ〜図２１Ｊを参照して、図１２のショットキーバリアダイオード４１の製造方法について説明する。
【００９５】
まず、図２１Ａに示すように、基板２の上に、バッファ層７、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０をこの順にエピタキシャル成長させる。
次に、図２１Ｂに示すように、たとえばＣＶＤ法により、エピタキシャル層６の表面１２にＳｉＯ２からなるハードマスク４９を形成する。ハードマスク４９の厚さは、好ましくは、１．５μｍ〜１０μｍである。次に、ハードマスク４９をパターニングした後、当該ハードマスク４９を介して、エピタキシャル層６をドライエッチングする。これにより、バッファ層７に達するストライプ状のトレンチ５０を形成する。トレンチ５０の深さは、ｐ型ピラー層１７の深さＤＳＪに合わせて適宜設定する。また、トレンチ５０は、深さＤＳＪに応じて、ハードマスクを形成する工程、当該ハードマスクを用いてドライエッチングする工程およびドライエッチング後に当該ハードマスクを除去する工程を複数回繰り返すことにより形成してもよい。
【００９６】
次に、ハードマスク４９を除去した後、図２１Ｃに示すように、そのトレンチ５０内部からエピタキシャル層６の表面１２が覆われるまで、ｐ型のＳｉＣ層５１をエピタキシャル成長させる。
次に、図２１Ｄに示すように、エピタキシャル層６の表面１２を覆うトレンチ５０外のＳｉＣ層５１を、たとえばエッチバックにより除去する。これにより、トレンチ５０に埋め込まれたｐ型ピラー層１７が形成され、同時に、互いに隣り合うｐ型ピラー層１７の間にｎ型ピラー層１８が形成される。
【００９７】
次に、図２１Ｅに示すように、たとえばＣＶＤ法より、エピタキシャル層６の表面１２にＳｉＯ２からなるハードマスク５２を形成する。ハードマスク５２の厚さは、好ましくは、１μｍ〜３μｍである。次に、ハードマスク５２をパターニングする。このとき、ハードマスク５２の厚さに対してエッチング量（厚さ）が１〜１．５倍となるようにエッチング条件を設定する。具体的には、ハードマスク５２の厚さが１μｍ〜３μｍである場合には、エッチング量が１μｍ〜４．５μｍとなるように、エッチング条件（ガス種、エッチング温度）を設定する。これにより、エピタキシャル層６に対するオーバーエッチング量を一般的な量よりも少なくすることができるので、エッチング後のハードマスク５２の開口５３の側面下部に、エピタキシャル層６の表面１２に対して角度θ１（１００°〜１７０°＞９０°）で傾斜するエッジ部５４を形成することができる。
【００９８】
次に、図２１Ｆに示すように、当該ハードマスク５２を介して、エピタキシャル層６を表面１２から最深部が低抵抗ドリフト層９の途中部に達する深さまでドライエッチングすることにより、各ｐ型層４６の上端部に台形トレンチ４２および環状トレンチ６９を同時に形成する。このときのエッチング条件は、ガス種：Ｏ２＋ＳＦ６＋ＨＢｒ、バイアス：２０Ｗ〜１００Ｗ、装置内圧力：１Ｐａ〜１０Ｐａとする。これにより、台形トレンチ４２のエッジ部４５を湾曲する形状に形成することができる。また、ハードマスク５２の開口５３の側面下部に所定角度θ１のエッジ部５４が形成されているので、台形トレンチ４２の側面４４を、台形トレンチ４２の底面４３に対して角度θ１で傾斜させることができる。
【００９９】
次に、図２１Ｇに示すように、台形トレンチ４２の形成に使用したハードマスク５２を残存させたまま、環状トレンチ６９におけるガードリング７２を形成すべき部分以外の部分を覆うレジスト７３を形成する。そして、当該レジスト７３およびハードマスク５２を介して、台形トレンチ４２へ向かってｐ型不純物（たとえば、アルミニウム（Ａｌ））を注入する。ｐ型不純物のドーピングは、たとえば、エピタキシャル層６の表面１２に対して深い位置から順に、注入エネルギが段階的に小さくなり、ドーズ量が段階的に大きくなるようにｐ型不純物イオンを複数段にわたって注入する多段注入法により達成される。
【０１００】
本実施形態では、たとえば、５段階にわたって注入する。各段階の注入エネルギ（ｋｅＶ）およびドーズ量（ｃｍ−２）は、１段目：３８０ｋｅＶ ２．０×１０１３ｃｍ−２、２段目：２６０ｋｅＶ １．５×１０１３ｃｍ−２、３段目：１６０ｋｅＶ １．０×１０１３ｃｍ−２、４段目：６０ｋｅＶ ２．０×１０１５ｃｍ−２、５段目：３０ｋｅＶ １．０×１０１５ｃｍ−２である。
【０１０１】
次に、図２１Ｈに示すように、所定パターンのハードマスク５５を形成し、このハードマスク５５を介して、台形トレンチ４２へ向かってｐ型不純物（たとえば、アルミニウム（Ａｌ））を注入する。ｐ型不純物のドーピングは、図２１Ｇの工程と同様に、エピタキシャル層６の表面１２に対して深い位置から順に、注入エネルギが段階的に小さくなり、ドーズ量が段階的に大きくなるようにｐ型不純物イオンを複数段にわたって注入する多段注入法により達成される。本実施形態では、前述と同じ条件の５段階注入を採用する。注入エネルギが段階的に小さくなり、ドーズ量が段階的に大きくなるようにｐ型不純物イオンを複数段にわたって注入する多段注入法を採用することにより、ｐ型層４６およびコンタクト層４８に対してオーミックコンタクトを形成しやすくすることができる。
【０１０２】
不純物のドーピングの後、図２１Ｉに示すように、たとえば、１７００℃でアニール処理することにより、ｐ型層４６、コンタクト層４８およびガードリング７２が同時に形成される。
その後、図２１Ｊに示すように、フィールド絶縁膜１６、アノード電極２１、表面保護膜２９、カソード電極４等を形成する。
【０１０３】
以上の工程を経て、図１２のショットキーバリアダイオード４１が得られる。
このような形成方法によれば、台形トレンチ４２の形成時に使用したハードマスク５２を用いてイオン注入するので、ｐ型層４６を形成するにあたって、マスクを形成する工程を増やす必要がない。
また、ハードマスク５２の厚さを適切に調整することにより、設計通りの台形トレンチ４２を精密に形成できるとともに、イオン注入の際には、台形トレンチ４２以外の箇所（たとえば、単位セル２０の頂部）に不純物が注入されることを防止することができる。よって、アノード電極２１とのショットキー接合のためのｎ型の領域を確保することができる。
【０１０４】
しかも、台形トレンチ４２では、底面４３だけでなく側面４４の全部も台形トレンチ４２の開放端に対して対向することとなる。そのため、台形トレンチ４２を介してｐ型不純物をエピタキシャル層６に注入する場合に、台形トレンチ４２の開放端から台形トレンチ４２内に入射した不純物を、台形トレンチ４２の側面４４に確実に当てることができる。その結果、ｐ型層４６を容易に形成することができる。
＜トレンチの断面形状の変形例＞
次に、図２２（ａ）〜図２２（ｆ）を参照して、台形トレンチ４２の断面形状の変形例について説明する。
【０１０５】
図２２（ａ）〜図２２（ｆ）は、トレンチの断面形状の変形例を示す図であって、図２２（ａ）が第１変形例、図２２（ｂ）が第２変形例、図２２（ｃ）が第３変形例、図２２（ｄ）が第４変形例、図２２（ｅ）が第５変形例、図２２（ｆ）が第６変形例をそれぞれ示す。
台形トレンチ４２では、たとえば、図２２（ａ）に示すように、コンタクト層４８が、ｐ型層４６と同様に、底面４３からエッジ部４５を経て台形トレンチ４２の開口端に至るまで、台形トレンチ４２の内面全体にわたって形成されていてもよい。
【０１０６】
また、図１２および図１３の説明では、台形トレンチ４２の断面形状として、各台形トレンチ４２の側面４４が底面４３に対して角度θ１（＞９０°）で傾斜する場合のみを例に挙げたが、トレンチの断面形状は、これに限らない。
たとえば、台形トレンチ４２は、側面４４の全部が傾斜している必要はなく、たとえば、図２２（ｂ）（ｃ）の選択的台形トレンチ５６のように、側面５７の一部（側面の下部５８）が選択的に台形（テーパ形状）になっており、側面５７の他の部分（側面の上部５９）は、底面６０に対して９０°の角度を形成していてもよい。この場合、ｐ型層４６は、選択的台形トレンチ５６の底面６０からエッジ部６１を経て側面の下部５８（台形部）のみに形成されている。また、コンタクト層４８は、図２２（ｂ）に示すように、選択的台形トレンチ５６の底面６０のみに形成されていてもよいし、図２２（ｃ）に示すように、ｐ型層４６と同様に、選択的台形トレンチ５６の底面６０からエッジ部６１を経て側面の下部５８の上端に至るまで形成されていてもよい。
【０１０７】
そして、図２２（ｂ）（ｃ）の構造においても、側面の下部５８が選択的台形トレンチ５６の開放端に対して対向することとなるので、ｐ型層４６を容易に形成することができる。
また、トレンチは、側面が傾斜している必要はなく、たとえば、図２２（ｄ）（ｅ）（ｆ）のＵ字トレンチ６２のように、底面６３に対して側面６４が９０°（垂直）であってもよい。この場合、ｐ型層４６は、図２２（ｄ）（ｅ）に示すように、Ｕ字トレンチ６２の底面６３からエッジ部６５を経てＵ字トレンチ６２の開口端に至るまで形成されていてもよいし、図２２（ｆ）に示すように、Ｕ字トレンチ６２の底面６３およびエッジ部６５のみに形成されていてもよい。また、コンタクト層４８は、図２２（ｄ）（ｆ）に示すように、Ｕ字トレンチ６２の底面６３のみに形成されていてもよいし、図２２（ｅ）に示すように、ｐ型層４６と同様に、Ｕ字トレンチ６２の底面６３からエッジ部６５を経てＵ字トレンチ６２の開口端に至るまで形成されていてもよい。
【０１０８】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、図２Ａのショットキーバリアダイオード１において、ｐ型ピラー層１７は、図２３に示すように、その最深部がバッファ層７の厚さ方向途中に位置していてもよいし、図２４に示すように、バッファ層７に対して間隔が空くように位置していてもよい。
また、エピタキシャル層６は、図２５に示すように、その表面１２に沿ってｐ型ピラー層１７を横切る方向にｎ型の中間層６６をさらに含んでいてもよい。これにより、ｐ型ピラー層１７は、中間層６６に対してエピタキシャル層６の表面１２側の上側部分６７と、エピタキシャル層６の裏面１１側の下側部分６８とに分割されていてもよい。なお、図２３〜図２５の変形例については、図１２のショットキーバリアダイオード４１にも採用することができる。
【０１０９】
また、前述のショットキーバリアダイオード１，４１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード１，４１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、エピタキシャル層６は、ＳｉＣからなるエピタキシャル層に限らず、ＳｉＣ以外のワイドバンドギャップ半導体、たとえば絶縁破壊電界が２ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）などであってもよい。
【０１１０】
また、ｐ型ピラー層１７の平面形状は、ストライプ状である必要はなく、たとえば、行列状、千鳥状であってもよい。ただし、ストライプ状のｐ型ピラー層１７であれば、ｐ型ピラー層１７を形成するときのトレンチ３２の側面の面方位が行列状および千鳥状の場合に比べて少なくなり（４面→２面になる）、注入するｐ型不純物の濃度を制御し易いので好ましい。
【０１１１】
また、アノード電極２１としては、たとえば、前述のアルミニウム、ポリシリコンの他、たとえば、モリブデン（Ｍｏ）、チタン（Ｔｉ）などを使用することにより、エピタキシャル層６に対してショットキー接合（ヘテロ接合）させることができる。
また、電界緩和層１９を形成するためのｐ型不純物としては、たとえば、Ａｌ（アルミニウム）などを使用することもできる。
【０１１２】
本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【０１１３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【０１１４】
１ ショットキーバリアダイオード
２ 基板
３ （基板の）裏面
４ カソード電極
５ （基板の）表面
６ エピタキシャル層
７ バッファ層
８ ベースドリフト層
９ 低抵抗ドリフト層
１０ 表面ドリフト層
１１ （エピタキシャル層の）裏面
１２ （エピタキシャル層の）表面
１３ 活性領域
１４ コンタクトホール
１５ フィールド領域
１６ フィールド絶縁膜
１７ ｐ型ピラー層
１８ ｎ型ピラー層
１９ 電界緩和層
２０ 単位セル
２１ アノード電極
２２ ショットキーメタル
２３ コンタクトメタル
２４ 第１メタル
２５ 第２メタル
２６ （単位セルの）周縁部
２７ （単位セルの）中央部
２８ ガードリング
２９ 表面保護膜
３０ 開口
３１ ハードマスク
３２ トレンチ
３３ ＳｉＣ層
３４ ハードマスク
３５ 高濃度不純物層
４１ ショットキーバリアダイオード
４２ 台形トレンチ
４３ （トレンチの）底面
４４ （トレンチの）側面
４５ （トレンチの）エッジ部
４６ ｐ型層
４７ ｐｎダイオード
４８ コンタクト層
４９ ハードマスク
５０ トレンチ
５１ ＳｉＣ層
５２ ハードマスク
５３ （ハードマスクの）開口
５４ （ハードマスクの）エッジ部
５５ ハードマスク
５６ 選択的台形トレンチ
５７ （選択的台形トレンチの）側面
５８ （選択的台形トレンチの）側面の下部
５９ （選択的台形トレンチの）側面の上部
６０ （選択的台形トレンチの）底面
６１ （選択的台形トレンチの）エッジ部
６２ Ｕ字トレンチ
６３ （Ｕ字トレンチの）底面
６４ （Ｕ字トレンチの）側面
６５ （Ｕ字トレンチの）エッジ部
６６ 中間層
６７ （ｐ型ピラー層の）上側部分
６８ （ｐ型ピラー層の）下側部分
６９ 環状トレンチ
７０ （環状トレンチの）底面
７１ （環状トレンチの）側面
７２ ガードリング
７３ レジスト
【技術分野】
【０００１】
本発明は、ワイドバンドギャップ半導体からなるショットキーバリアダイオードを備える半導体装置に関する。
【背景技術】
【０００２】
従来、モータ制御システム、電力変換システムなど、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体装置（半導体パワーデバイス）が注目されている。
たとえば、特許文献１は、ＳｉＣが採用されたショットキーバリアダイオードを開示している。当該ショットキーバリアダイオードは、ｎ型４Ｈ−ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表面に形成され、エピタキシャル層の表面を部分的に露出させる酸化膜と、酸化膜の開口内に形成され、エピタキシャル層に対してショットキー接合するショットキー電極とを備えている。
【０００３】
また、特許文献１は、ＳｉＣが採用された縦型ＭＩＳ電界効果トランジスタを開示している。当該縦型ＭＩＳ電界効果トランジスタは、ｎ型４Ｈ−ＳｉＣバルク基板と、バルク基板上に成長したｎ型のエピタキシャル層と、エピタキシャル層の表層部に形成されたｎ型不純物領域（ソース領域）と、当該ｎ型不純物領域の両サイドに隣接して形成されたｐ型ウェル領域と、エピタキシャル層の表面に形成されたゲート酸化膜と、ゲート酸化膜を介してｐ型ウェル領域に対向するゲート電極とを備えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−７９３３９号公報
【特許文献２】特開２０１１−９７９７号公報
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、表面および裏面を有する第１導電型のワイドバンドギャップ半導体からなる半導体層と、前記半導体層の前記表面に接するように形成されたショットキー電極とを含み、前記半導体層には、前記表面に沿う方向に互いに間隔を空けて配列され、それぞれが前記表面から前記裏面へ向かって前記半導体層の厚さ方向に延びる柱状であり、前記半導体層の第１導電型の他の部分と協働して前記半導体層にスーパージャンクション構造を形成する第２導電型の複数のピラー層と、前記表面の近傍に選択的に形成され、前記表面における電界強度を緩和するための電界緩和部とが形成されている。
【０００６】
本発明の半導体装置によれば、高耐圧を確保できながら、逆方向リーク電流および順方向電圧（ＶＦ：Forward Voltage）の低減を達成することができる。
半導体装置の耐圧は、半導体層の不純物濃度や厚さに関係しており、半導体層の不純物濃度を低くしたり、厚さを大きくしたりすると向上する傾向がある。
一方、半導体装置の順方向電圧は、半導体層の不純物濃度を高くしたり厚さを小さくしたりしてオン抵抗を低減するか、またはショットキー電極と半導体層との間のショットキー障壁の高さ（バリアハイト）を低くすると低減する傾向がある。つまり、半導体層の不純物濃度および厚さに関しては、耐圧の向上および順方向電圧の低減は背反の関係にある。
【０００７】
そこで、本発明の半導体装置によれば、半導体層の厚さ方向にそれぞれ延びる第２導電型ピラー層と、半導体層の第１導電型の他の部分とが協働して、前記半導体層にスーパージャンクション構造が形成されている。このスーパージャンクション構造により、半導体層におけるピラー層との界面に沿う方向（つまり、半導体層の厚さ方向）に当該界面全体に空乏層を広げることができる。これにより、半導体層中の電界強度を均一にすることができる。その結果、半導体層の不純物濃度および厚さが同条件である下では、スーパージャンクション構造が形成されていない半導体装置に比べて耐圧を向上させることができる。従って、従来に比べて、不純物濃度が高くて厚さが小さい半導体層でも十分な耐圧を確保できるので、半導体層の不純物濃度および厚さを適切に設計することにより、高耐圧を確保できながら、順方向電圧を低減することができる。
【０００８】
さらに、本発明の半導体装置によれば、半導体層の表面近傍に電界緩和部が形成されており、半導体層の表面における電界強度を緩和することができる。そのため、ショットキー電極と半導体層との間のバリアハイトを低くしても、逆方向リーク電流を低減することができる。その結果、逆方向リーク電流を低減できながら、バリアハイトを低くして順方向電圧を低減することができる。
【０００９】
なお、本発明においてショットキー電極とは、半導体層との間にショットキー障壁を形成する金属電極、半導体層のバンドギャップとは異なるバンドギャップを有する異種半導体からなり、半導体層に対してヘテロ接合（バンドギャップ差を利用して半導体層との間に電位障壁を形成する接合）する半導体電極のいずれをも含む概念である。以下、この項においては、ショットキー接合およびヘテロ接合を総称して「ショットキー接合」とし、ショットキー障壁およびヘテロ接合により形成される電位障壁（ヘテロ障壁）を総称して「ショットキー障壁」とし、金属電極および半導体電極を総称して「ショットキー電極」とする。
【００１０】
また、本発明の半導体装置では、前記電界緩和部は、前記ピラー層の上端部に形成されていることが好ましい。
また、本発明の半導体装置では、前記電界緩和部は、前記半導体層の前記表面に前記半導体層の一部を利用して形成され、前記ピラー層よりも不純物濃度の高い第２導電型を示す、電界緩和層を含んでいてもよい。
【００１１】
電界緩和層は、前記半導体層の残りの部分よりも高い抵抗を有する高抵抗層を含んでいてもよい。その場合、前記高抵抗層は、前記半導体層の前記表面から不純物イオンを注入した後、１５００℃未満のアニール処理をすることによって形成されることが好ましい。
この構成によれば、アニール処理の際のワイドバンドギャップ半導体の昇華量を低減することができる。その結果、半導体層の表面の平坦性を良好に維持することができる。
【００１２】
なお、この１５００℃未満のアニール処理とは、注入された不純物イオンの衝突によりワイドバンドギャップ半導体の結晶構造に生じた欠陥を回復させるが（結晶性回復）、注入された不純物イオンを活性化させない程度のアニール処理のことを意味している。
また、本発明の半導体装置では、前記高抵抗層の不純物の活性化率は、５％未満であることが好ましい。また、前記高抵抗層のシート抵抗は、１ＭΩ／□以上であることが好ましい。
【００１３】
また、本発明の半導体装置では、前記電界緩和部は、前記半導体層の前記表面から掘り下がったトレンチを含んでいてもよい。
その場合、前記トレンチの側面と底面とが交わって形成されたトレンチのエッジ部は、下記式（１）を満たす曲率半径Ｒを有することが好ましい。
０．０１Ｌ＜Ｒ＜１０Ｌ・・・（１）
（ただし、式（１）において、Ｌはトレンチの幅方向に沿って対向するエッジ部間の直線距離を示している。）
この構成によれば、トレンチのエッジ部に集中する電界を緩和して、耐圧を向上させることができる。
【００１４】
また、本発明の半導体装置では、前記電界緩和部は、前記トレンチの前記底面および前記エッジ部に前記半導体層の一部を利用して形成された第２導電型の底部緩和層をさらに含むことが好ましく、前記底部緩和層と一体的であり、前記トレンチの前記側面に前記半導体層の一部を利用して形成された第２導電型の側部緩和層をさらに含むことがさらに好ましい。この場合、前記側部緩和層は、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されていることが、とりわけ好ましい。
【００１５】
また、本発明の半導体装置では、前記トレンチは、平面形状の底面および当該平面形状の底面に対して９０°を超える角度で傾斜した側面を有するテーパトレンチを含むことが好ましい。
テーパトレンチであれば、側面が底面に対して９０°で直角に立つ場合よりも、半導体装置の耐圧を一層向上させることができる。
【００１６】
さらに、テーパトレンチでは、底面だけでなく、側面の全部または一部もトレンチの開放端に対して対向することとなる。そのため、たとえばトレンチを介して第２導電型の不純物を半導体層に注入する場合に、トレンチの開放端からトレンチ内に入射した不純物を、トレンチの側面に確実に当てることができる。その結果、前述の側部緩和部を容易に形成することができる。
【００１７】
なお、テーパトレンチとは、側面の全部が底面に対して９０°を超える角度で傾斜しているトレンチ、側面の一部（たとえば、トレンチのエッジ部を形成する部分）が底面に対して９０°を超える角度で傾斜しているトレンチのいずれをも含む概念である。
また、本発明の半導体装置では、前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、前記半導体層における前記トレンチの底面を形成する部分には、前記トレンチに埋め込まれた前記ショットキー電極との間にオーミック接合を形成する第２導電型のコンタクト層がさらに形成されていることが好ましい。
【００１８】
この構成により、コンタクト層（第２導電型）と半導体層（第１導電型）とのｐｎ接合を有するｐｎダイオードに対してショットキー電極をオーミック接合させることができる。このｐｎダイオードは、ショットキー電極と半導体層とのショットキー接合を有するショットキーバリアダイオード（ヘテロダイオード）に対して並列に設けられる。これにより、半導体装置にサージ電流が流れても、当該サージ電流の一部を内蔵ｐｎダイオードに流すことができる。その結果、ショットキーバリアダイオードに流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオードの熱破壊を防止することができる。
【００１９】
また、本発明の半導体装置では、前記半導体層は、逆方向電圧印加時に第１電界がかかる第１部分および当該第１電界に対して相対的に高い第２電界がかかる第２部分を、前記電界緩和部とは異なる部分に有している場合、前記ショットキー電極は、前記第１部分との間に第１ショットキー障壁を形成する第１電極と、前記第２部分との間に前記第１ショットキー障壁に対して相対的に高い第２ショットキー障壁を形成する第２電極とを含むことが好ましい。
【００２０】
本発明では、半導体層の第１部分と第２部分との関係のように、相対的に電界強度が高い部分と低い部分とが存在する場合がある。
そこで上記のように、逆方向電圧印加時における半導体層の電界分布に応じてショットキー電極を適正に選択しておけば、逆方向電圧印加時に相対的に高い第２電界がかかる第２部分では、比較的高い第２ショットキー障壁により逆リーク電流を抑制することができる。一方、相対的に低い第１電界がかかる第１部分では、ショットキー障壁の高さを低くしても逆方向リーク電流が当該ショットキー障壁を越えるおそれが少ないので、比較的低い第１ショットキー障壁とすることにより、順方向電圧印加時に低い電圧で優先的に電流を流すことができる。よって、この構成により、逆方向リーク電流および順方向電圧の低減を効率よく行うことができる。
【００２１】
また、本発明の半導体装置では、前記半導体層は、第１不純物濃度を有するベースドリフト層と、前記ベースドリフト層上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト層とを含む場合、前記電界緩和部は、その最深部が前記低抵抗ドリフト層に達するように形成され、前記半導体層の一部を単位セルとして区画していることが好ましい。
【００２２】
電界緩和部で区画された単位セルでは電流を流すことができる領域（電流経路）が制約されるので、半導体層における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで上記のように、最深部が低抵抗ドリフト層に達するように電界緩和部を形成することにより、単位セルの全部もしくは一部を低抵抗ドリフト層で形成することができる。そのため、当該低抵抗ドリフト層が形成された部分では、電流経路がたとえ狭められても、比較的高い第２不純物濃度を有する低抵抗ドリフト層により抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
【００２３】
また、前記ベースドリフト層の前記第１不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。また、前記低抵抗ドリフト層の前記第２不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって一定であってもよいし、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少していてもよい。
【００２４】
また、本発明の半導体装置では、前記半導体層は、前記低抵抗ドリフト層上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト層をさらに含むことが好ましい。
この構成により、半導体層の表面近傍の不純物濃度を小さくすることができるので、逆方向電圧印加時に半導体層の表面にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
【００２５】
また、本発明の半導体装置が、前記半導体層を支持する第１導電型のワイドバンドギャップ半導体からなる基板をさらに含む場合、前記半導体層は、前記基板上に形成され、前記第１不純物濃度に対して相対的に高い第４不純物濃度を有するバッファ層をさらに含んでいてもよい。
また、本発明の半導体装置では、前記ピラー層の下端部は、前記バッファ層に接していてもよいし、前記バッファ層に対して間隔が空くように位置していてもよい。
【００２６】
また、本発明の半導体装置において、ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＳｉＣ（たとえば、４Ｈ−ＳｉＣ 絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）などである。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に係るショットキーバリアダイオードの模式的な平面図である。
【図２Ａ】図１のショットキーバリアダイオードの断面図であって、図１の切断線II−IIでの切断面を示す。
【図２Ｂ】図２Ａの電界緩和層の形状の一例を示す図である。
【図２Ｃ】図２Ａの電界緩和層の形状の他の例を示す図である。
【図３】スーパージャンクション構造の導入効果を証明するためのシミュレーション実験に用いたショットキーバリアダイオードの概略構成図である。
【図４】エピタキシャル層の厚さと電界強度との関係を示すグラフである。
【図５】高抵抗層の導入効果を証明するためのシミュレーション実験に用いたショットキーバリアダイオードの概略構成図である。
【図６】エピタキシャル層の厚さと電界強度との関係を示すグラフである。
【図７】４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。
【図８】ｐ型ピラー層のストライプ方向を示す図である。
【図９】単位セルの表面の各部と電界強度との関係を示すグラフである。
【図１０】基板およびエピタキシャル層の不純物濃度を説明するための図である。
【図１１Ａ】図２Ａのショットキーバリアダイオードの製造工程の一部を示す図である。
【図１１Ｂ】図１１Ａの次の工程を示す図である。
【図１１Ｃ】図１１Ｂの次の工程を示す図である。
【図１１Ｄ】図１１Ｃの次の工程を示す図である。
【図１１Ｅ】図１１Ｄの次の工程を示す図である。
【図１１Ｆ】図１１Ｅの次の工程を示す図である。
【図１１Ｇ】図１１Ｆの次の工程を示す図である。
【図１２】本発明の第２実施形態に係るショットキーバリアダイオードの断面図である。
【図１３】図１２のトレンチの拡大図である。
【図１４】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、トレンチ構造なしの場合を示す。
【図１５】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、矩形トレンチ構造ありの場合を示す。
【図１６】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、Ｕ字トレンチ構造ありの場合を示す。
【図１７】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、台形トレンチ構造ありの場合を示す。
【図１８】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、台形トレンチ構造＋底面ｐ型層ありの場合を示す。
【図１９】逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、台形トレンチ構造＋側面ｐ型層ありの場合を示す。
【図２０】ショットキーバリアダイオードの電流−電圧（Ｉ−Ｖ）曲線を示すグラフである。
【図２１Ａ】図１２のショットキーバリアダイオードの製造工程の一部を示す図である。
【図２１Ｂ】図２１Ａの次の工程を示す図である。
【図２１Ｃ】図２１Ｂの次の工程を示す図である。
【図２１Ｄ】図２１Ｃの次の工程を示す図である。
【図２１Ｅ】図２１Ｄの次の工程を示す図である。
【図２１Ｆ】図２１Ｅの次の工程を示す図である。
【図２１Ｇ】図２１Ｆの次の工程を示す図である。
【図２１Ｈ】図２１Ｇの次の工程を示す図である。
【図２１Ｉ】図２１Ｈの次の工程を示す図である。
【図２１Ｊ】図２１Ｉの次の工程を示す図である。
【図２２】図２２（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）は、トレンチの断面形状の変形例を示す図であって、図２２（ａ）が第１変形例、図２２（ｂ）が第２変形例、図２２（ｃ）が第３変形例、図２２（ｄ）が第４変形例、図２２（ｅ）が第５変形例、図２２（ｆ）が第６変形例をそれぞれ示す。
【図２３】図２Ａのショットキーバリアダイオードの第１変形例を示す図である。
【図２４】図２Ａのショットキーバリアダイオードの第２変形例を示す図である。
【図２５】図２Ａのショットキーバリアダイオードの第３変形例を示す図である。
【発明を実施するための形態】
【００２８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜第１実施形態に係るショットキーバリアダイオードの全体構成＞
図１は、本発明の第１実施形態に係るショットキーバリアダイオード１の模式的な平面図である。図２Ａは、図１のショットキーバリアダイオード１の断面図であって、図１の切断線II−IIでの切断面を示す。
【００２９】
半導体装置としてのショットキーバリアダイオード１は、４Ｈ−ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が採用されたショットキーバリアダイオードであり、たとえば、平面視正方形のチップ状である。チップ状のショットキーバリアダイオード１は、図１の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
【００３０】
ショットキーバリアダイオード１は、ｎ＋型のＳｉＣからなる基板２（オフ角が４°の基板）を備えている。基板２の厚さは、たとえば、５０μｍ〜６００μｍである。なお、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる。
基板２の裏面３（（０００−１）Ｃ面）には、その全域を覆うようにオーミック電極としてのカソード電極４が形成されている。カソード電極４は、ｎ型のＳｉＣとオーミック接触する金属（たとえば、Ｔｉ／Ｎｉ／Ａｇ、Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）からなる。
【００３１】
基板２の表面５（（０００１）Ｓｉ面）には、半導体層の一例としてのｎ型エピタキシャル層６が形成されている。
エピタキシャル層６は、バッファ層７と、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０の３層構造のドリフト層とが基板２の表面５からこの順に積層されて形成された構造を有している。バッファ層７は、エピタキシャル層６の裏面１１（（０００−１）Ｃ面）を形成しており、基板２の表面５に接している。一方、表面ドリフト層１０は、エピタキシャル層６の表面１２（（０００１）Ｓｉ面）を形成している。
【００３２】
エピタキシャル層６の総厚さＴは、たとえば、３μｍ〜１００μｍである。また、バッファ層７の厚さｔ１は、たとえば、０．１μｍ〜１μｍである。ベースドリフト層８の厚さｔ２は、たとえば、２μｍ〜１００μｍである。低抵抗ドリフト層９の厚さｔ３は、たとえば、１μｍ〜３μｍである。表面ドリフト層１０の厚さｔ４は、たとえば、０．２μｍ〜０．５μｍである。
【００３３】
エピタキシャル層６の表面１２には、エピタキシャル層６の一部を活性領域１３として露出させるコンタクトホール１４を有し、当該活性領域１３を取り囲むフィールド領域１５を覆うフィールド絶縁膜１６が形成されている。フィールド絶縁膜１６は、たとえば、ＳｉＯ２（酸化シリコン）からなる。また、フィールド絶縁膜１６の厚さは、たとえば、０．５μｍ〜３μｍである。
【００３４】
エピタキシャル層６には、当該表面１２からドリフト層８〜１０を貫通して、最深部がバッファ層７とベースドリフト層８との界面に位置するストライプ状のｐ型ピラー層１７が形成されている。
ストライプ状のｐ型ピラー層１７は、ショットキーバリアダイオード１の一組の対辺の対向方向に沿って直線状に延びる複数のｐ型ピラー層１７が、互いに間隔を空けて、活性領域１３およびフィールド領域１５にわたって平行に配列されることによって形成されている。互いに隣り合うｐ型ピラー層１７の距離ＷＳＪは、たとえば、２μｍ〜２０μｍである。また、各ｐ型ピラー層１７の長手方向に直交する幅ＷＰは、たとえば、０．１μｍ〜１０μｍである。また、各ｐ型ピラー層１７の深さＤＳＪは、たとえば、３μｍ〜２５μｍである。なお、ｐ型ピラー層１７を形成するための不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）などを使用できる。
【００３５】
ｐ型ピラー層１７を形成することによって、エピタキシャル層６には、ストライプ状のｐ型ピラー層１７と、互いに隣り合うｐ型ピラー層１７の間に挟まれ、エピタキシャル層６の導電型が維持されたｎ型ピラー層１８とがエピタキシャル層６の表面１２に沿う方向に交互に配列されてスーパージャンクション構造が形成されている。
活性領域１３において各ｐ型ピラー層１７の上端部（エピタキシャル層６の表面１２近傍）には、当該表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中に位置する電界緩和層１９が形成されている。電界緩和層１９の深さＤＲ（エピタキシャル層６の表面１２から電界緩和層１９の最深部までの距離）は、たとえば、１０００Å〜１００００Åである。
【００３６】
これにより、エピタキシャル層６には、互いに隣り合う電界緩和層１９で挟まれることによって区画された単位セル２０（ラインセル）がストライプ状に形成されている。各単位セル２０は、その大半の領域を占めるベース部が低抵抗ドリフト層９により形成され、ベース部に対して表面１２側の表層部が表面ドリフト層１０により形成されている。
単位セル２０を区画する電界緩和層１９は、ｐ型ピラー層１７の不純物濃度よりも高い不純物濃度を有し、各ドリフト層８〜１０よりも高い抵抗を有する層である。たとえば、電界緩和層１９のシート抵抗は、１ＭΩ／□以上である。
【００３７】
なお、電界緩和層１９は、ｐ型ピラー層１７の不純物濃度よりも高い不純物濃度を有するが、高抵抗ではないｐ型層であってもよい。
電界緩和層１９が高抵抗層の場合、たとえば、１×１０１６ｃｍ−３〜５×１０２０ｃｍ−３の濃度で含有されている電界緩和層１９の不純物の活性化率を５％未満、好ましくは、０％〜０．１％にすることにより、上記した範囲のシート抵抗は達成されている。なお、不純物の活性化率とは、ショットキーバリアダイオード１の製造工程においてエピタキシャル層６に注入した不純物イオンの全数に対して、活性化した不純物イオンの個数の割合を示している。
【００３８】
また、電界緩和層１９は、たとえば、図２Ｂに示すように、ｐ型ピラー層１７とエピタキシャル層６との界面に対してｐ型ピラー層１７の内側に収まるように、ｐ型ピラー層１７よりも幅狭に形成されていてもよいし、図２Ｃに示すように、ｐ型ピラー層１７とエピタキシャル層６との界面に対してｐ型ピラー層１７の外側にはみ出すように、ｐ型ピラー層１７よりも幅広に形成されていてもよい。電界緩和層１９が高抵抗ではないｐ型層の場合には、図２Ｂの幅狭形状が好ましく、電界緩和層１９が高抵抗層である場合には、図２Ｃの幅広形状が好ましい。
【００３９】
フィールド絶縁膜１６上には、アノード電極２１が形成されている。アノード電極２１は、フィールド絶縁膜１６のコンタクトホール１４内でエピタキシャル層６に接合された、ショットキー電極の一例としてのショットキーメタル２２と、このショットキーメタル２２に積層されたコンタクトメタル２３との２層構造を有している。
ショットキーメタル２２は、各単位セル２０の表面１２に形成された第１電極の一例としての第１メタル２４と、互いに隣り合う電界緩和層１９の間に跨り、それらの電界緩和層１９で挟まれる単位セル２０の表面１２の第１メタル２４を覆うように形成された第２電極の一例としての第２メタル２５とを含んでいる。
【００４０】
第１メタル２４は、電界緩和層１９に隣接する各単位セル２０の周縁部２６で挟まれた中央部２７において、電界緩和層１９の長手方向に沿って直線状に形成されている。
第２メタル２５は、活性領域１３全体を覆うように形成され、フィールド絶縁膜１６のコンタクトホール１４に埋め込まれている。第２メタル２５は、各単位セル２０の表面１２の周縁部２６に接している。また、第２メタル２５は、フィールド絶縁膜１６におけるコンタクトホール１４の周縁部を上から覆うように、当該コンタクトホール１４の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１６の周縁部は、エピタキシャル層６（表面ドリフト層１０）および第２メタル２５により、全周にわたってその上下両側から挟まれている。したがって、エピタキシャル層６におけるショットキー接合の外周領域（すなわち、フィールド領域１５の内縁部）は、ＳｉＣからなるフィールド絶縁膜１６の周縁部により覆われることとなる。
【００４１】
コンタクトメタル２３は、アノード電極２１において、ショットキーバリアダイオード１の最表面に露出して、ボンディングワイヤなどが接合される部分である。コンタクトメタル２３は、たとえば、Ａｌ（アルミニウム）からなる。また、コンタクトメタル２３は、ショットキーメタル２２（第２メタル２５）と同様に、フィールド絶縁膜１６におけるコンタクトホール１４の周縁部を上から覆うように、当該コンタクトホール１４の外方へフランジ状に張り出している。
【００４２】
フィールド領域１５において各ｐ型ピラー層１７の上端部（エピタキシャル層６の表面１２近傍）には、エピタキシャル層６の表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中に位置する高抵抗のガードリング２８が形成されている。このガードリング２８は、平面視において、フィールド絶縁膜１６のコンタクトホール１４の内外に跨るように（活性領域１３およびフィールド領域１５に跨るように）、当該コンタクトホール１４の輪郭に沿って環状に形成されている。ガードリング２８のエピタキシャル層６の表面１２からの深さＤＧは、たとえば、電界緩和層１９と同じ深さ（たとえば、１０００Å〜１００００Å）である。
【００４３】
また、ガードリング２８は、電界緩和層１９と同様の特性を示す層である。たとえば、電界緩和層１９が高抵抗層の場合には、ガードリング２８は、当該高抵抗層と同様に、各ドリフト層８〜１０よりも高い抵抗を有する層であり、シート抵抗が１ＭΩ／□以上であり、不純物の活性化率が５％未満（好ましくは、０％〜０．１％）である。
ショットキーバリアダイオード１の最表面には、たとえば窒化シリコン（ＳｉＮ）からなる表面保護膜２９が形成されている。表面保護膜２９の中央部には、アノード電極２１（コンタクトメタル２３）を露出させる開口３０が形成されている。ボンディングワイヤなどは、この開口３０を介してコンタクトメタル２３に接合される。
【００４４】
このショットキーバリアダイオード１では、アノード電極２１に正電圧、カソード電極４に負電圧が印加される順方向バイアス状態になることにより、カソード電極４からアノード電極２１へと、エピタキシャル層６の活性領域１３を介して電子（キャリア）が移動して電流が流れる。＜スーパージャンクション構造の導入効果＞
次に、図３および図４を参照して、エピタキシャル層６にスーパージャンクション構造を形成することによる耐圧の向上効果について説明する。
【００４５】
スーパージャンクション構造として、図３のように設計した。図３において、図２Ａに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。なお、ｐ型ピラー層１７の距離ＷＳＪ（ｎ型ピラー層１８の幅）は５μｍ、ｐ型ピラー層１７の幅ＷＰは３．５μｍ、ショットキーメタル２２とエピタキシャル層６とのバリアハイトＳＢは１．４ｅＶとした。また、ｐ型ピラー層１７の深さＤＳＪは可変の値とした。
【００４６】
そして、図３のアノード−カソード間に逆方向電圧（１２００Ｖ）を印加したときのエピタキシャル層６内の電界強度分布が、スーパージャンクション構造の有無および深さＤＳＪの違いによって如何に変化するかをシミュレーションした。なお、シミュレータとして、Synopsys社製のTCAD（製品名）を使用した。結果を図４に示す。
図４に示すように、スーパージャンクション構造が形成されていないショットキーバリアダイオード（従来）では、エピタキシャル層６の裏面１１から表面１２へ向かうにしたがって電界強度が比例して強くなり、エピタキシャル層６の表面１２で最大（１．１５×１０６Ｖ／ｃｍ程度）となった。
【００４７】
これに対し、スーパージャンクション構造が形成されたショットキーバリアダイオード１では、スーパージャンクション構造がない場合に比べて、裏面１１から表面１２へ向かって電界強度を均一にすることができた。とりわけ、ｐ型ピラー層１７の深さＤＳＪが５μｍ、１０μｍ、１５μｍ、２０μｍと深くなるほど、その効果が大きかった。たとえば、ＤＳＪ＝２０μｍの場合には、電界強度が６．０×１０５Ｖ／ｃｍ程度でほぼ一定であった。
【００４８】
これらの結果、エピタキシャル層６の不純物濃度および厚さが同条件である下では、スーパージャンクション構造が形成されていない従来構造に比べて耐圧を向上させることができることを確認できた。従って、本実施形態のショットキーバリアダイオード１によれば、従来に比べて、不純物濃度が高くて厚さが小さいエピタキシャル層６でも十分な耐圧を確保できるので、エピタキシャル層６の不純物濃度および厚さを適切に設計することにより、高耐圧を確保できながら、順方向電圧を低減することができることを確認できた。
＜電界緩和層１９の導入効果＞
図５および図６を参照して、エピタキシャル層６に電界緩和層１９を形成することによる逆方向リーク電流および順方向電圧の低減効果について説明する。
【００４９】
電界緩和層１９を有するショットキーバリアダイオードとして、図３の構造のショットキーバリアダイオード１（ＷＳＪ＝５μｍ、ＷＰ＝３．５μｍ、ＤＳＪ＝２０μｍ）のエピタキシャル層６の表面１２に、アルミニウム（Ａｌ）を不純物として含む電界緩和層１９（Ａｌ層）が形成された構造とした。なお、電界緩和層（Ａｌ層）１９の深さＤＲは１μｍとし、電界緩和層１９の不純物濃度は可変の値とした。
【００５０】
そして、図５のアノード−カソード間に逆方向電圧（１２００Ｖ）を印加したときのエピタキシャル層６内の電界強度分布が、電界緩和層１９の有無および電界緩和層１９の不純物濃度の違いによって如何に変化するかをシミュレーションした。なお、シミュレータとして、Synopsys社製のTCAD（製品名）を使用した。結果を図６に示す。
図６に示すように、電界緩和層１９が形成されたショットキーバリアダイオード１では、電界緩和層１９がない場合に比べて、エピタキシャル層６の表面１２での電界強度を低減することができた。とりわけ、電界緩和層１９の濃度が１×１０１６ｃｍ−３、３×１０１６ｃｍ−３、１×１０１７ｃｍ−３と高くなるほど、その効果が大きかった。たとえば、濃度＝１×１０１６ｃｍ−３の場合には、エピタキシャル層６の表面１２での電界強度が６．３×１０５Ｖ／ｃｍ程度であったのに対し、濃度＝１×１０１７ｃｍ−３の場合には、その電界強度を５．５×１０５Ｖ／ｃｍ程度にまで低減することができた。
【００５１】
この結果、本実施形態のショットキーバリアダイオード１では、エピタキシャル層６の表面１２（単位セル２０の表面）に接するアノード電極２１（ショットキーメタル２２）とエピタキシャル層６との間のバリアハイトを低くしても、降伏電圧に近い逆方向電圧が印加されたときの表面１２での電界強度が弱いので、バリアハイトを越える逆方向リーク電流を低減することができることを確認できた。すなわち、逆方向リーク電流を低減できながら、バリアハイトを低くして順方向電圧を低減できることを確認できた。
＜ｐ型ピラー層１７のストライプ方向とＳｉＣ結晶構造との関係＞
次に、図７および図８を参照して、ｐ型ピラー層１７のストライプ方向とＳｉＣ結晶構造との関係について説明する。
【００５２】
図７は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図８は、ｐ型ピラー層１７のストライプ方向を示す図である。なお、図７の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。また、図８の左側に示した図は、図７のユニットセルを（０００１）面の真上から見た図である。
【００５３】
本実施形態のショットキーバリアダイオード１に使用されるＳｉＣには、結晶構造の違いにより、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣなどの種類がある。
これらのうち、４Ｈ−ＳｉＣの結晶構造は、図７および図８に示すように、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子に対して［０００−１］軸側に位置している。
【００５４】
［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角注の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２−１−１０］、ａ２軸［−１２−１０］およびａ３軸［−１−１２０］である。
【００５５】
図８に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１−２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［−２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１−２１０］軸である。
六角注の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角注の各側面の法線となる軸がそれぞれ、ａ１軸と［１１−２０］軸との間から時計回りに順に、［１０−１０］軸、［１−１００］軸、［０−１１０］軸、［−１０１０］軸、［−１１００］軸および［０１−１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。
【００５６】
そして、本実施形態では、（０００１）面を主面（表面５）とする基板２を用い、その上に（０００１）面が主面となるようにエピタキシャル層６を成長させている。また、ｐ型ピラー層１７のストライプ方向の例としては、たとえば、［１−１００］軸と平行（０°）、［１−１００］軸に垂直（９０°）、［１−１００］軸に対して４５°傾斜等の様々なパターンが挙げられる。なお、図８に示したストライプパターンは一例に過ぎず、必要に応じて様々なストライプパターンを採用することができる。
＜２つのショットキー電極（第１メタル２４および第２メタル２５）＞
次に、図９を参照して、２つのショットキー電極（第１メタル２４および第２メタル２５）を設けたことによる逆方向リーク電流および順方向電圧の低減の効率化について説明する。
【００５７】
図９は、単位セル２０の表面１２の各部と電界強度との関係を示すグラフである。
本実施形態のショットキーバリアダイオード１では、前述の＜電界緩和層１９の導入効果＞で示したシミュレーションの結果、図９に示すように、単位セル２０の表面１２には、相対的に電界強度が高い部分（単位セル２０の中央部２７）と低い部分（単位セル２０の周縁部２６）とが存在することが分かった。
【００５８】
具体的には、図９に示すように、半導体層の第１部分の一例としての単位セル２０の周縁部２６には１．０×１０５Ｖ／ｃｍ〜１．３×１０６Ｖ／ｃｍの電界強度が分布し、半導体層の第２部分の一例としての単位セル２０の中央部２７には１．５×１０６Ｖ／ｃｍ程度の電界強度が分布している。逆方向電圧印加時の電界強度分布は、単位セル２０の中央部２７の電界強度（第２電界）が、単位セル２０の周縁部２６の電界強度（第１電界）に比べて高くなっている。
【００５９】
そこで、相対的に高い電界がかかる単位セル２０の中央部２７には、比較的高い電位障壁（たとえば、１．４ｅＶ）を形成するｐ型ポリシリコンなどを第１メタル２４としてショットキー接合させる。なお、電極がポリシリコンのような半導体電極の場合には、ショットキー接合に代えて、互いにバンドギャップの異なる半導体同士のヘテロ接合ということがある。
【００６０】
一方、相対的に低い電界がかかる単位セル２０の周縁部２６には、比較的低い電位障壁（たとえば０．７ｅＶ）を形成するアルミニウム（Ａｌ）などを第２メタル２５としてショットキー接合させる。
これにより、逆方向電圧印加時に相対的に高い電界がかかる単位セル２０の中央部２７では、第１メタル２４（ポリシリコン）とエピタキシャル層６との間の高いショットキー障壁（第２ショットキー障壁）により逆方向リーク電流を抑制することができる。
【００６１】
一方、相対的に低い電界がかかる単位セル２０の周縁部２６では、第２メタル２５（アルミニウム）とエピタキシャル層６との間のショットキー障壁の高さを低くしても逆方向リーク電流が当該ショットキー障壁を越えるおそれが少ない。したがって、低いショットキー障壁（第１ショットキー障壁）とすることにより、順方向電圧印加時に低い電圧で優先的に電流を流すことができる。また、この第２メタル２５は、コンタクトメタル２３を省略することにより、コンタクトメタル２３を兼ねることができる。
【００６２】
このように、逆方向電圧印加時における単位セル２０の電界強度の分布に応じてアノード電極２１（ショットキー電極）を適正に選択することにより、逆方向リーク電流および順方向電圧の低減を効率よく行うことができることを確認できた。
＜エピタキシャル層６の不純物濃度＞
次に、図１０を参照して、基板２およびエピタキシャル層６の不純物濃度の大きさについて説明する。
【００６３】
図１０は、基板２およびエピタキシャル層６の不純物濃度を説明するための図である。
図１０に示すように、基板２およびエピタキシャル層６は、いずれもｎ型不純物を含有するｎ型ＳｉＣからなる。それらの不純物濃度の大小関係は、基板２＞バッファ層７＞ドリフト層８〜１０である。
基板２の濃度は、たとえば、その厚さ方向に沿って５×１０１８〜５×１０１９ｃｍ−３でほぼ一定である。バッファ層７の濃度は、たとえば、その厚さ方向に沿って、１×１０１７〜５×１０１８ｃｍ−３で一定または表面５に沿って濃度が薄い。
【００６４】
ドリフト層８〜１０の濃度は、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０それぞれの界面を境に段階的に変化している。つまり、各界面に対して表面１２側の層と裏面１１側の層との間に濃度差がある。
ベースドリフト層８の濃度は、たとえば、その厚さ方向に沿って、５×１０１４〜５×１０１６ｃｍ−３で一定である。なお、ベースドリフト層８の濃度は、図１０の破線で示すように、エピタキシャル層６の裏面１１から表面１２へ向かうにしたがって、約３×１０１６ｃｍ−３から約５×１０１５ｃｍ−３まで連続的に減少していてもよい。
【００６５】
低抵抗ドリフト層９の濃度は、ベースドリフト層８の濃度よりも高く、たとえば、その厚さ方向に沿って、５×１０１５〜５×１０１７ｃｍ−３で一定である。なお、低抵抗ドリフト層９の濃度は、図１０の破線で示すように、エピタキシャル層６の裏面１１から表面１２へ向かうにしたがって、約３×１０１７ｃｍ−３から約１×１０１６ｃｍ−３まで連続的に減少していてもよい。
【００６６】
表面ドリフト層１０の濃度は、ベースドリフト層８および低抵抗ドリフト層９の濃度よりも低く、たとえば、その厚さ方向に沿って、５×１０１４〜１×１０１６ｃｍ−３で一定である。
図２Ａに示すように、ストライプ状の電界緩和層１９で区画された単位セル２０（ラインセル）では電流を流すことができる領域（電流経路）が、互いに隣り合う電界緩和層１９の距離（つまり、ｐ型ピラー層１７の距離ＷＳＪ）に制約されるので、エピタキシャル層６における単位セル２０を形成する部分の不純物濃度が低いと、単位セル２０の抵抗値が高くなるおそれがある。
【００６７】
そこで図１０に示すように、単位セル２０のベース部を形成する低抵抗ドリフト層９の濃度をベースドリフト層８よりも高くすることにより、電流経路が電界緩和層１９の距離ＷＳＪに制約されていても、比較的高い濃度を有する低抵抗ドリフト層９により単位セル２０の抵抗値の上昇を抑制することができる。その結果、単位セル２０の低抵抗化を図ることができる。
【００６８】
一方、ショットキーメタル２２に接する単位セル２０の表層部には、比較的低い濃度を有する表面ドリフト層１０を設けることにより、逆方向電圧印加時にエピタキシャル層６の表面１２にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
＜ショットキーバリアダイオード１（第１実施形態）の製造方法＞
次に、図１１Ａ〜図１１Ｇを参照して、図２Ａのショットキーバリアダイオード１の製造方法について説明する。
【００６９】
まず、図１１Ａに示すように、基板２の上に、バッファ層７、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０をこの順にエピタキシャル成長させる。
次に、図１１Ｂに示すように、たとえばＣＶＤ法により、エピタキシャル層６の表面１２にＳｉＯ２からなるハードマスク３１を形成する。ハードマスク３１の厚さは、好ましくは、１．５μｍ〜１０μｍである。次に、ハードマスク３１をパターニングした後、当該ハードマスク３１を介して、エピタキシャル層６をドライエッチングする。これにより、バッファ層７に達するストライプ状のトレンチ３２を形成する。トレンチ３２の深さは、ｐ型ピラー層１７の深さＤＳＪに合わせて適宜設定する。また、トレンチ３２は、深さＤＳＪに応じて、ハードマスクを形成する工程、当該ハードマスクを用いてドライエッチングする工程およびドライエッチング後に当該ハードマスクを除去する工程を複数回繰り返すことにより形成してもよい。
【００７０】
次に、ハードマスク３１を除去した後、図１１Ｃに示すように、そのトレンチ３２内部からエピタキシャル層６の表面１２が覆われるまで、ｐ型のＳｉＣ層３３をエピタキシャル成長させる。
次に、図１１Ｄに示すように、エピタキシャル層６の表面１２を覆うトレンチ３２外のＳｉＣ層３３を、たとえばエッチバックにより除去する。これにより、トレンチ３２に埋め込まれたｐ型ピラー層１７が形成され、同時に、互いに隣り合うｐ型ピラー層１７の間にｎ型ピラー層１８が形成される。
【００７１】
次に、図１１Ｅに示すように、たとえばＣＶＤ法により、エピタキシャル層６の表面１２にＳｉＯ２からなるハードマスク３４を形成する。ハードマスク３４の厚さは、好ましくは、１．５μｍ〜３μｍである。次に、ハードマスク３４をパターニングした後、当該ハードマスク３４を介して、エピタキシャル層６の表面１２へ向かってｐ型不純物（ホウ素イオン）を注入（１段注入）する。これにより、エピタキシャル層６の表層部に、ホウ素イオンが高濃度に注入された高濃度不純物層３５が形成される。なお、イオン注入の際に表面１２を覆うマスクとしては、ハードマスク３４に代えてフォトレジストを用いてもよい。
【００７２】
次に、図１１Ｆに示すように、ハードマスク３４を剥離し、１５００℃未満の温度、好ましくは、１１００℃〜１４００℃の温度でエピタキシャル層６をアニール処理する。これにより、高濃度不純物層３５が電界緩和層１９（高抵抗層）およびガードリング２８に変質して、各ｐ型ピラー層１７の上端部に電界緩和層１９が形成され、同時にガードリング２８が形成される。このようなホウ素イオンのイオン注入法では、ホウ素イオンが比較的軽いイオンであるため、表面１２から深い位置にまで簡単に注入することができる。そのため、電界緩和層１９の深さＤＲを、エピタキシャル層６の表面１２に対して浅い位置から深い位置までの幅広い範囲で簡単に制御することができる。
【００７３】
なお、図１１Ｅおよび図１１Ｆでは、高抵抗層としての電界緩和層１９の形成方法を示しているが、高抵抗層ではないｐ型層としての電界緩和層１９を形成するには、たとえば、図１１Ｅの工程において、ハードマスク３４を介してエピタキシャル層６の表面１２へ向かってｐ型不純物（アルミニウムイオン）を注入する。次に、図１１Ｆの工程において、ハードマスク３４を剥離し、１５００℃〜１８００℃の温度でエピタキシャル層６をアニール処理する。これにより、当該ｐ型層を形成することができる。
【００７４】
その後、図１１Ｇに示すように、フィールド絶縁膜１６、アノード電極２１、表面保護膜２９、カソード電極４等を形成する。
以上の工程を経て、図２Ａのショットキーバリアダイオード１が得られる。
＜第２実施形態に係るショットキーバリアダイオードの全体構成＞
図１２は、本発明の第２実施形態に係るショットキーバリアダイオード４１の断面図である。また、図１３は、図１２のトレンチ４２の拡大図である。図１２において、図２Ａに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、その説明を省略する。
【００７５】
第２実施形態のショットキーバリアダイオード４１の活性領域１３において、各ｐ型ピラー層１７の上端部（エピタキシャル層６の表面１２近傍）には、当該表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中部に達するトレンチ４２が形成されている。トレンチ４２は、その長手方向に直交する幅方向に沿って切断したときの断面視が逆台形状のトレンチであり、ｐ型ピラー層１７の上端部に沿って直線状に延びている。
【００７６】
これにより、エピタキシャル層６には、互いに隣り合う台形トレンチ４２で挟まれることによって区画された単位セル２０（ラインセル）がストライプ状に形成されている。
各台形トレンチ４２は、エピタキシャル層６の表面１２に対して平行な底面４３と、当該底面４３に対して傾斜する側面４４とによって区画されている。側面４４の傾斜角θ１は、たとえば、４５°〜８５°である。また、各台形トレンチ４２の深さ（エピタキシャル層６の表面１２から台形トレンチ４２の底面４３までの距離）は、たとえば、０．３Å〜１５０００Åである。また、各台形トレンチ４２の長手方向に直交する幅ＷＴ（最深部の幅）は、０．３μｍ〜１０μｍである。
【００７７】
また、図１３に示すように、各台形トレンチ４２の側面４４と底面４３とが交わって形成されたエッジ部４５は、台形トレンチ４２の外方へ向かって湾曲する形状に形成されており、各台形トレンチ４２の底部は断面視Ｕ字状に形成されている。このような形状のエッジ部４５の内面（湾曲面）の曲率半径Ｒは、下記式（１）を満たす。
０．０１Ｌ＜Ｒ＜１０Ｌ・・・（１）
式（１）において、Ｌはトレンチ４２の幅方向に沿って対向するエッジ部４５間の直線距離を示している（単位は、μｍ、ｎｍ、ｍ等、長さの単位であれば特に制限されない）。具体的には、エピタキシャル層６の表面１２に対して平行な底面４３の幅であって、トレンチ４２の幅ＷＴからエッジ部４５の幅を差し引いた値である。
【００７８】
また、エッジ部４５の曲率半径Ｒは、０．０２Ｌ＜Ｒ＜１Ｌ・・・（２）を満たすことが好ましい。
曲率半径Ｒは、たとえば、台形トレンチ４２の断面をＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）で撮影し、得られたＳＥＭ画像のエッジ部４５の曲率を測定することにより求めることができる。
【００７９】
台形トレンチ４２の底面４３および側面４４には、台形トレンチ４２の内面に沿って電界緩和部としてのｐ型層４６が形成されている。ｐ型層４６は、台形トレンチ４２の底面４３からエッジ部４５を経て台形トレンチ４２の開口端に至るまで形成されている。また、ｐ型層４６は、たとえば、図１３に示すように、ｐ型ピラー層１７とエピタキシャル層６との界面に対してｐ型ピラー層１７の内側に収まるように、ｐ型ピラー層１７よりも幅狭に形成されている。また、ｐ型層４６は、ｎ型のエピタキシャル層６との間にｐｎ接合部を形成している。これにより、ショットキーバリアダイオード４１には、ｐ型層４６およびｎ型エピタキシャル層６（低抵抗ドリフト層９）によって構成されるｐｎダイオード４７が内蔵されることとなる。
【００８０】
ｐ型層４６の厚さ（台形トレンチ４２の内面からの深さ）は、図１３に示すように、台形トレンチ４２の深さ方向（エピタキシャル層６の表面１２に垂直な方向）に沿って測定される台形トレンチ４２の底面４３からの第１厚さｔ５が、台形トレンチ４２の幅方向（エピタキシャル層６の表面１２に平行な方向）に沿って測定される台形トレンチ４２の側面４４からの第２厚さｔ６よりも大きい。具体的には、第１厚さｔ５は、たとえば、０．３μｍ〜０．７μｍであり、第２厚さｔ６は、たとえば、０．１μｍ〜０．５μｍである。
【００８１】
また、ｐ型層４６には、ｐ型層４６の他の部分よりも高濃度に不純物が注入されたｐ＋型のコンタクト層４８が、台形トレンチ４２の底面４３の一部に形成されている。たとえば、コンタクト層４８の不純物濃度は、１×１０２０〜１×１０２１ｃｍ−３であり、コンタクト層４８を除くｐ型層４６の他の部分の不純物濃度は、１×１０１７〜５×１０１８ｃｍ−３である。
【００８２】
コンタクト層４８は、台形トレンチ４２の長手方向に沿って直線状に形成されており、台形トレンチ４２の底面４３からｐ型層４６の深さ方向途中までの深さ（たとえば、０．０５μｍ〜０．２μｍ）を有している。
また、ショットキーバリアダイオード４１のフィールド領域１５において、各ｐ型ピラー層１７の上端部（エピタキシャル層６の表面１２近傍）には、当該表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中部に達する環状トレンチ６９が形成されている。環状トレンチ６９は、活性領域１３を取り囲むように形成されている。
【００８３】
また、環状トレンチ６９の底面７０および側面７１には、環状トレンチ６９の内面に露出するように当該内面に沿ってガードリング７２が形成されている。ガードリング７２は、ｐ型層４６と同一の工程で形成されるものであって、ｐ型層４６と同じ不純物濃度（たとえば、１×１０１７〜５×１０１８ｃｍ−３）および厚さを有している。
なお、ガードリング７２は、その外周部に、不純物濃度がｐ型層４６（ガードリング７２の残りの部分）よりも低く、ｐ型ピラー層１７よりも高い部分を有していてもよい。
＜トレンチ４２構造の導入効果＞
次に、図１４〜図１９を参照して、エピタキシャル層６に台形トレンチ４２およびｐ型層４６を形成することによる逆方向リーク電流および順方向電圧を低減効果について説明する。なお、図１５のトレンチは矩形トレンチ４２´であり、図１６のトレンチはＵ字トレンチ４２´´である。
【００８４】
図１４〜図１９は、逆方向電圧印加時の電界強度の分布図（シミュレーションデータ）であって、図１４がトレンチ構造なしの場合、図１５が矩形トレンチ構造ありの場合、図１６がＵ字トレンチ構造（θ１＝９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０７）（ｍ））ありの場合、図１７が台形トレンチ構造（θ１＝１１５°＞９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０７）（ｍ））ありの場合、図１８が台形トレンチ構造（θ１＝１１５°＞９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０７）（ｍ））＋底面ｐ型層ありの場合、図１９が台形トレンチ構造（θ１＝１１５°＞９０°、Ｒ＝０．１２５Ｌまたは１／（１×１０７）（ｍ））＋側面ｐ型層ありの場合をそれぞれ示す。図１４〜図１９において、図１２および図１３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。
【００８５】
まず、図１４〜図１９の構造を、以下のように設計した。
・ｎ＋型基板２：濃度が１×１０１９ｃｍ−３ 厚さが１μｍ
・ｎ−型エピタキシャル層６：濃度が１×１０１６ｃｍ−３ 厚さが５μｍ
・トレンチ４２，４２´，４２´´：深さが１．０５μｍ
・トレンチ４２，４２´，４２´´のエッジ部４５の曲率半径Ｒ：
・ｐ型層４６：濃度が１×１０１８ｃｍ−３
そして、図１４〜図１９それぞれの構造を有するショットキーバリアダイオード４１のアノード−カソード間に逆方向電圧（６００Ｖ）を印加したときの、エピタキシャル層６内の電界強度分布をシミュレーションした。なお、シミュレータとして、Synopsys社製のTCAD（製品名）を使用した。
【００８６】
図１４に示すように、いかなる形状のトレンチ構造も形成されておらず、エピタキシャル層６の表面１２が平らなショットキーバリアダイオードでは、エピタキシャル層６の裏面１１から表面１２へ向かうにしたがって電界強度が強くなり、エピタキシャル層６の表面１２で最大（１．５×１０６Ｖ／ｃｍ程度）であった。
また、図１５に示すように、エッジ部４５が鋭利な形状の矩形トレンチ４２´構造が形成されたショットキーバリアダイオードでは、矩形トレンチ４２´構造の形成により、互いに隣り合う矩形トレンチ４２´で挟まれる部分（単位セル２０）での電界強度を弱めることができた。たとえば、単位セル２０の中央部２７の電界強度を、９×１０５Ｖ／ｃｍ程度にまで弱めることができた。
【００８７】
また、図１６および図１７に示すように、Ｕ字トレンチ４２´´および台形トレンチ４２構造が形成され、これらのトレンチ４２，４２´´の内面にｐ型層４６が形成されていないショットキーバリアダイオードでは、トレンチ４２，４２´´構造の形成により、互いに隣り合う台形トレンチ４２で挟まれる部分（単位セル２０）での電界強度が弱められており、さらに、電界強度が最大となる部分が台形トレンチ４２の底面４３全体にシフトしていた。具体的には、単位セル２０の中央部２７の電界強度が９×１０５Ｖ／ｃｍ程度、単位セル２０の周縁部２６の電界強度が３×１０５Ｖ／ｃｍ程度にまで弱められており、台形トレンチ４２の底面４３全体の電界強度が１．５×１０６Ｖ／ｃｍ程度で最大であった。
【００８８】
また、図１８に示すように、台形トレンチ４２の底面４３およびエッジ部４５にｐ型層４６が形成されたショットキーバリアダイオードでは、台形トレンチ４２の底面４３での電界強度が弱められており、電界強度が最大となる部分が台形トレンチ４２の側面４４にシフトしていた。具体的には、台形トレンチ４２の底面４３の電界強度が３×１０５Ｖ／ｃｍ以下にまで弱められており、台形トレンチ４２の側面４４の下部の電界強度が１．５×１０６Ｖ／ｃｍで最大であった。
【００８９】
さらに、図１２と同様の構成である図１９のショットキーバリアダイオードでは、台形トレンチ４２の側面４４にもｐ型層４６が形成されていることにより、台形トレンチ４２の側面４４での電界強度が弱められており、電界集中部分を台形トレンチ４２の内面から遠ざけていることを確認できた。具体的には、台形トレンチ４２の側面４４の電界強度が３×１０５Ｖ／ｃｍ以下にまで弱められており、台形トレンチ４２の内面の周囲には、電界強度が１．５×１０６Ｖ／ｃｍとなる領域がなかった。
【００９０】
これらの結果、とりわけ図１２のショットキーバリアダイオード４１では、ショットキーバリアダイオード４１全体としての逆方向リーク電流を確実に低減できることを確認できた。すなわち、図１２の構造を有するショットキーバリアダイオード４１では、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を確実に低減できるので、ワイドバンドギャップ半導体の耐圧性能を十分に活かすことができる。
【００９１】
しかも、後述する図２１Ｆの工程のように、台形トレンチ４２をドライエッチングで形成する場合、台形トレンチ４２の側面４４がエッチング時にダメージを受け、当該側面４４とアノード電極２１との間にショットキー障壁を設計通りに形成できない場合がある。そこで本実施形態のショットキーバリアダイオード４１では、エッチング時にハードマスク５２（後述）で覆われて保護された（後述する図２１Ｅの工程）エピタキシャル層６の表面１２を主としてショットキー界面とし、ダメージを受けた側面４４にはｐ型層４６を形成している。これにより、台形トレンチ４２の側面４４を有効利用することができる。また、台形トレンチ４２の側面４４における電界強度の高い部分に障壁の高いｐｎ接合を形成し、リーク電流を低減することができる。
＜ＳｉＣ−ｐｎダイオード４７内蔵の効果＞
次に、図２０を参照して、ｐ型層４６にコンタクト層４８を形成して、エピタキシャル層６にｐｎダイオード４７を内蔵させたときの効果について説明する。
【００９２】
図２０は、ショットキーバリアダイオード４１の電流−電圧（Ｉ−Ｖ）曲線を示すグラフである。
図１２の構造のショットキーバリアダイオード４１に対して、順方向電圧を１Ｖ〜７Ｖまで変化させながら印加することにより通電試験を行った。そして、印加電圧を１Ｖ〜７Ｖまで変化させたときのショットキーバリアダイオード４１のｐｎ接合部に流れる電流の変化量を評価した。
【００９３】
一方、ｐ型層４６のコンタクト層４８を形成していないこと以外は、図１２の構造と同じショットキーバリアダイオード４１に対して、上記と同様の通電試験を行い、ｐｎ接合部に流れる電流の変化量を評価した。
図２０に示すように、ｐ型層４６にコンタクト層４８が形成されていないｐｎ接合部では、印加電圧が４Ｖを超えるあたりから電流がほとんど増加せずにほぼ一定であった。
【００９４】
これに対し、ｐ型層４６にコンタクト層４８が形成され、ｐｎダイオード４７が内蔵されたショットキーバリアダイオード４１では、印加電圧が４Ｖを超えるあたりからの電流の増加割合が、４Ｖ以下までの増加割合に比べて急激に増えていた。
これにより、図１２において、ショットキーバリアダイオード４１に並列に設けられたｐｎダイオード４７にアノード電極２１（ショットキー電極）をオーミック接合させておけば、ショットキーバリアダイオード４１に大きなサージ電流が流れても、内蔵ｐｎダイオード４７をオンさせて、当該サージ電流の一部を内蔵ｐｎダイオード４７に流すことができることを確認できた。その結果、ショットキーバリアダイオード４１に流れるサージ電流を低減できるので、サージ電流によるショットキーバリアダイオード４１の熱破壊を防止することができることを確認できた。
＜ショットキーバリアダイオード４１（第２実施形態）の製造方法＞
次に、図２１Ａ〜図２１Ｊを参照して、図１２のショットキーバリアダイオード４１の製造方法について説明する。
【００９５】
まず、図２１Ａに示すように、基板２の上に、バッファ層７、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０をこの順にエピタキシャル成長させる。
次に、図２１Ｂに示すように、たとえばＣＶＤ法により、エピタキシャル層６の表面１２にＳｉＯ２からなるハードマスク４９を形成する。ハードマスク４９の厚さは、好ましくは、１．５μｍ〜１０μｍである。次に、ハードマスク４９をパターニングした後、当該ハードマスク４９を介して、エピタキシャル層６をドライエッチングする。これにより、バッファ層７に達するストライプ状のトレンチ５０を形成する。トレンチ５０の深さは、ｐ型ピラー層１７の深さＤＳＪに合わせて適宜設定する。また、トレンチ５０は、深さＤＳＪに応じて、ハードマスクを形成する工程、当該ハードマスクを用いてドライエッチングする工程およびドライエッチング後に当該ハードマスクを除去する工程を複数回繰り返すことにより形成してもよい。
【００９６】
次に、ハードマスク４９を除去した後、図２１Ｃに示すように、そのトレンチ５０内部からエピタキシャル層６の表面１２が覆われるまで、ｐ型のＳｉＣ層５１をエピタキシャル成長させる。
次に、図２１Ｄに示すように、エピタキシャル層６の表面１２を覆うトレンチ５０外のＳｉＣ層５１を、たとえばエッチバックにより除去する。これにより、トレンチ５０に埋め込まれたｐ型ピラー層１７が形成され、同時に、互いに隣り合うｐ型ピラー層１７の間にｎ型ピラー層１８が形成される。
【００９７】
次に、図２１Ｅに示すように、たとえばＣＶＤ法より、エピタキシャル層６の表面１２にＳｉＯ２からなるハードマスク５２を形成する。ハードマスク５２の厚さは、好ましくは、１μｍ〜３μｍである。次に、ハードマスク５２をパターニングする。このとき、ハードマスク５２の厚さに対してエッチング量（厚さ）が１〜１．５倍となるようにエッチング条件を設定する。具体的には、ハードマスク５２の厚さが１μｍ〜３μｍである場合には、エッチング量が１μｍ〜４．５μｍとなるように、エッチング条件（ガス種、エッチング温度）を設定する。これにより、エピタキシャル層６に対するオーバーエッチング量を一般的な量よりも少なくすることができるので、エッチング後のハードマスク５２の開口５３の側面下部に、エピタキシャル層６の表面１２に対して角度θ１（１００°〜１７０°＞９０°）で傾斜するエッジ部５４を形成することができる。
【００９８】
次に、図２１Ｆに示すように、当該ハードマスク５２を介して、エピタキシャル層６を表面１２から最深部が低抵抗ドリフト層９の途中部に達する深さまでドライエッチングすることにより、各ｐ型層４６の上端部に台形トレンチ４２および環状トレンチ６９を同時に形成する。このときのエッチング条件は、ガス種：Ｏ２＋ＳＦ６＋ＨＢｒ、バイアス：２０Ｗ〜１００Ｗ、装置内圧力：１Ｐａ〜１０Ｐａとする。これにより、台形トレンチ４２のエッジ部４５を湾曲する形状に形成することができる。また、ハードマスク５２の開口５３の側面下部に所定角度θ１のエッジ部５４が形成されているので、台形トレンチ４２の側面４４を、台形トレンチ４２の底面４３に対して角度θ１で傾斜させることができる。
【００９９】
次に、図２１Ｇに示すように、台形トレンチ４２の形成に使用したハードマスク５２を残存させたまま、環状トレンチ６９におけるガードリング７２を形成すべき部分以外の部分を覆うレジスト７３を形成する。そして、当該レジスト７３およびハードマスク５２を介して、台形トレンチ４２へ向かってｐ型不純物（たとえば、アルミニウム（Ａｌ））を注入する。ｐ型不純物のドーピングは、たとえば、エピタキシャル層６の表面１２に対して深い位置から順に、注入エネルギが段階的に小さくなり、ドーズ量が段階的に大きくなるようにｐ型不純物イオンを複数段にわたって注入する多段注入法により達成される。
【０１００】
本実施形態では、たとえば、５段階にわたって注入する。各段階の注入エネルギ（ｋｅＶ）およびドーズ量（ｃｍ−２）は、１段目：３８０ｋｅＶ ２．０×１０１３ｃｍ−２、２段目：２６０ｋｅＶ １．５×１０１３ｃｍ−２、３段目：１６０ｋｅＶ １．０×１０１３ｃｍ−２、４段目：６０ｋｅＶ ２．０×１０１５ｃｍ−２、５段目：３０ｋｅＶ １．０×１０１５ｃｍ−２である。
【０１０１】
次に、図２１Ｈに示すように、所定パターンのハードマスク５５を形成し、このハードマスク５５を介して、台形トレンチ４２へ向かってｐ型不純物（たとえば、アルミニウム（Ａｌ））を注入する。ｐ型不純物のドーピングは、図２１Ｇの工程と同様に、エピタキシャル層６の表面１２に対して深い位置から順に、注入エネルギが段階的に小さくなり、ドーズ量が段階的に大きくなるようにｐ型不純物イオンを複数段にわたって注入する多段注入法により達成される。本実施形態では、前述と同じ条件の５段階注入を採用する。注入エネルギが段階的に小さくなり、ドーズ量が段階的に大きくなるようにｐ型不純物イオンを複数段にわたって注入する多段注入法を採用することにより、ｐ型層４６およびコンタクト層４８に対してオーミックコンタクトを形成しやすくすることができる。
【０１０２】
不純物のドーピングの後、図２１Ｉに示すように、たとえば、１７００℃でアニール処理することにより、ｐ型層４６、コンタクト層４８およびガードリング７２が同時に形成される。
その後、図２１Ｊに示すように、フィールド絶縁膜１６、アノード電極２１、表面保護膜２９、カソード電極４等を形成する。
【０１０３】
以上の工程を経て、図１２のショットキーバリアダイオード４１が得られる。
このような形成方法によれば、台形トレンチ４２の形成時に使用したハードマスク５２を用いてイオン注入するので、ｐ型層４６を形成するにあたって、マスクを形成する工程を増やす必要がない。
また、ハードマスク５２の厚さを適切に調整することにより、設計通りの台形トレンチ４２を精密に形成できるとともに、イオン注入の際には、台形トレンチ４２以外の箇所（たとえば、単位セル２０の頂部）に不純物が注入されることを防止することができる。よって、アノード電極２１とのショットキー接合のためのｎ型の領域を確保することができる。
【０１０４】
しかも、台形トレンチ４２では、底面４３だけでなく側面４４の全部も台形トレンチ４２の開放端に対して対向することとなる。そのため、台形トレンチ４２を介してｐ型不純物をエピタキシャル層６に注入する場合に、台形トレンチ４２の開放端から台形トレンチ４２内に入射した不純物を、台形トレンチ４２の側面４４に確実に当てることができる。その結果、ｐ型層４６を容易に形成することができる。
＜トレンチの断面形状の変形例＞
次に、図２２（ａ）〜図２２（ｆ）を参照して、台形トレンチ４２の断面形状の変形例について説明する。
【０１０５】
図２２（ａ）〜図２２（ｆ）は、トレンチの断面形状の変形例を示す図であって、図２２（ａ）が第１変形例、図２２（ｂ）が第２変形例、図２２（ｃ）が第３変形例、図２２（ｄ）が第４変形例、図２２（ｅ）が第５変形例、図２２（ｆ）が第６変形例をそれぞれ示す。
台形トレンチ４２では、たとえば、図２２（ａ）に示すように、コンタクト層４８が、ｐ型層４６と同様に、底面４３からエッジ部４５を経て台形トレンチ４２の開口端に至るまで、台形トレンチ４２の内面全体にわたって形成されていてもよい。
【０１０６】
また、図１２および図１３の説明では、台形トレンチ４２の断面形状として、各台形トレンチ４２の側面４４が底面４３に対して角度θ１（＞９０°）で傾斜する場合のみを例に挙げたが、トレンチの断面形状は、これに限らない。
たとえば、台形トレンチ４２は、側面４４の全部が傾斜している必要はなく、たとえば、図２２（ｂ）（ｃ）の選択的台形トレンチ５６のように、側面５７の一部（側面の下部５８）が選択的に台形（テーパ形状）になっており、側面５７の他の部分（側面の上部５９）は、底面６０に対して９０°の角度を形成していてもよい。この場合、ｐ型層４６は、選択的台形トレンチ５６の底面６０からエッジ部６１を経て側面の下部５８（台形部）のみに形成されている。また、コンタクト層４８は、図２２（ｂ）に示すように、選択的台形トレンチ５６の底面６０のみに形成されていてもよいし、図２２（ｃ）に示すように、ｐ型層４６と同様に、選択的台形トレンチ５６の底面６０からエッジ部６１を経て側面の下部５８の上端に至るまで形成されていてもよい。
【０１０７】
そして、図２２（ｂ）（ｃ）の構造においても、側面の下部５８が選択的台形トレンチ５６の開放端に対して対向することとなるので、ｐ型層４６を容易に形成することができる。
また、トレンチは、側面が傾斜している必要はなく、たとえば、図２２（ｄ）（ｅ）（ｆ）のＵ字トレンチ６２のように、底面６３に対して側面６４が９０°（垂直）であってもよい。この場合、ｐ型層４６は、図２２（ｄ）（ｅ）に示すように、Ｕ字トレンチ６２の底面６３からエッジ部６５を経てＵ字トレンチ６２の開口端に至るまで形成されていてもよいし、図２２（ｆ）に示すように、Ｕ字トレンチ６２の底面６３およびエッジ部６５のみに形成されていてもよい。また、コンタクト層４８は、図２２（ｄ）（ｆ）に示すように、Ｕ字トレンチ６２の底面６３のみに形成されていてもよいし、図２２（ｅ）に示すように、ｐ型層４６と同様に、Ｕ字トレンチ６２の底面６３からエッジ部６５を経てＵ字トレンチ６２の開口端に至るまで形成されていてもよい。
【０１０８】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、図２Ａのショットキーバリアダイオード１において、ｐ型ピラー層１７は、図２３に示すように、その最深部がバッファ層７の厚さ方向途中に位置していてもよいし、図２４に示すように、バッファ層７に対して間隔が空くように位置していてもよい。
また、エピタキシャル層６は、図２５に示すように、その表面１２に沿ってｐ型ピラー層１７を横切る方向にｎ型の中間層６６をさらに含んでいてもよい。これにより、ｐ型ピラー層１７は、中間層６６に対してエピタキシャル層６の表面１２側の上側部分６７と、エピタキシャル層６の裏面１１側の下側部分６８とに分割されていてもよい。なお、図２３〜図２５の変形例については、図１２のショットキーバリアダイオード４１にも採用することができる。
【０１０９】
また、前述のショットキーバリアダイオード１，４１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード１，４１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、エピタキシャル層６は、ＳｉＣからなるエピタキシャル層に限らず、ＳｉＣ以外のワイドバンドギャップ半導体、たとえば絶縁破壊電界が２ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）などであってもよい。
【０１１０】
また、ｐ型ピラー層１７の平面形状は、ストライプ状である必要はなく、たとえば、行列状、千鳥状であってもよい。ただし、ストライプ状のｐ型ピラー層１７であれば、ｐ型ピラー層１７を形成するときのトレンチ３２の側面の面方位が行列状および千鳥状の場合に比べて少なくなり（４面→２面になる）、注入するｐ型不純物の濃度を制御し易いので好ましい。
【０１１１】
また、アノード電極２１としては、たとえば、前述のアルミニウム、ポリシリコンの他、たとえば、モリブデン（Ｍｏ）、チタン（Ｔｉ）などを使用することにより、エピタキシャル層６に対してショットキー接合（ヘテロ接合）させることができる。
また、電界緩和層１９を形成するためのｐ型不純物としては、たとえば、Ａｌ（アルミニウム）などを使用することもできる。
【０１１２】
本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【０１１３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【０１１４】
１ ショットキーバリアダイオード
２ 基板
３ （基板の）裏面
４ カソード電極
５ （基板の）表面
６ エピタキシャル層
７ バッファ層
８ ベースドリフト層
９ 低抵抗ドリフト層
１０ 表面ドリフト層
１１ （エピタキシャル層の）裏面
１２ （エピタキシャル層の）表面
１３ 活性領域
１４ コンタクトホール
１５ フィールド領域
１６ フィールド絶縁膜
１７ ｐ型ピラー層
１８ ｎ型ピラー層
１９ 電界緩和層
２０ 単位セル
２１ アノード電極
２２ ショットキーメタル
２３ コンタクトメタル
２４ 第１メタル
２５ 第２メタル
２６ （単位セルの）周縁部
２７ （単位セルの）中央部
２８ ガードリング
２９ 表面保護膜
３０ 開口
３１ ハードマスク
３２ トレンチ
３３ ＳｉＣ層
３４ ハードマスク
３５ 高濃度不純物層
４１ ショットキーバリアダイオード
４２ 台形トレンチ
４３ （トレンチの）底面
４４ （トレンチの）側面
４５ （トレンチの）エッジ部
４６ ｐ型層
４７ ｐｎダイオード
４８ コンタクト層
４９ ハードマスク
５０ トレンチ
５１ ＳｉＣ層
５２ ハードマスク
５３ （ハードマスクの）開口
５４ （ハードマスクの）エッジ部
５５ ハードマスク
５６ 選択的台形トレンチ
５７ （選択的台形トレンチの）側面
５８ （選択的台形トレンチの）側面の下部
５９ （選択的台形トレンチの）側面の上部
６０ （選択的台形トレンチの）底面
６１ （選択的台形トレンチの）エッジ部
６２ Ｕ字トレンチ
６３ （Ｕ字トレンチの）底面
６４ （Ｕ字トレンチの）側面
６５ （Ｕ字トレンチの）エッジ部
６６ 中間層
６７ （ｐ型ピラー層の）上側部分
６８ （ｐ型ピラー層の）下側部分
６９ 環状トレンチ
７０ （環状トレンチの）底面
７１ （環状トレンチの）側面
７２ ガードリング
７３ レジスト
【特許請求の範囲】
【請求項１】
表面および裏面を有する第１導電型のワイドバンドギャップ半導体からなる半導体層と、
前記半導体層の前記表面に接するように形成されたショットキー電極とを含み、
前記半導体層には、
前記表面に沿う方向に互いに間隔を空けて配列され、それぞれが前記表面から前記裏面へ向かって前記半導体層の厚さ方向に延びる柱状であり、前記半導体層の第１導電型の他の部分と協働して前記半導体層にスーパージャンクション構造を形成する第２導電型の複数のピラー層と、
前記表面の近傍に選択的に形成され、前記表面における電界強度を緩和するための電界緩和部とが形成されている、半導体装置。
【請求項２】
前記電界緩和部は、前記ピラー層の上端部に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記電界緩和部は、前記半導体層の前記表面に前記半導体層の一部を利用して形成され、前記ピラー層よりも不純物濃度の高い第２導電型を示す、電界緩和層を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記電界緩和層は、前記半導体層の残りの部分よりも高い抵抗を有する高抵抗層を含む、請求項３に記載の半導体装置。
【請求項５】
前記高抵抗層は、前記半導体層の前記表面から不純物イオンを注入した後、１５００℃未満のアニール処理をすることによって形成される、請求項４に記載の半導体装置。
【請求項６】
前記高抵抗層の不純物の活性化率は、５％未満である、請求項４または５に記載の半導体装置。
【請求項７】
前記高抵抗層のシート抵抗は、１ＭΩ／□以上である、請求項４〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記電界緩和部は、前記半導体層の前記表面から掘り下がったトレンチを含む、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記トレンチの側面と底面とが交わって形成されたトレンチのエッジ部は、下記式（１）を満たす曲率半径Ｒを有する、請求項８に記載の半導体装置。
０．０１Ｌ＜Ｒ＜１０Ｌ・・・（１）
（ただし、式（１）において、Ｌはトレンチの幅方向に沿って対向するエッジ部間の直線距離を示している。）
【請求項１０】
前記電界緩和部は、前記トレンチの前記底面および前記エッジ部に前記半導体層の一部を利用して形成された第２導電型の底部緩和層をさらに含む、請求項９に記載の半導体装置。
【請求項１１】
前記電界緩和部は、前記底部緩和層と一体的であり、前記トレンチの前記側面に前記半導体層の一部を利用して形成された第２導電型の側部緩和層をさらに含む、請求項１０に記載の半導体装置。
【請求項１２】
前記側部緩和層は、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されている、請求項１１に記載の半導体装置。
【請求項１３】
前記トレンチは、平面形状の底面および当該平面形状の底面に対して９０°を超える角度で傾斜した側面を有するテーパトレンチを含む、請求項８〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、
前記半導体層における前記トレンチの底面を形成する部分には、前記トレンチに埋め込まれた前記ショットキー電極との間にオーミック接合を形成する第２導電型のコンタクト層がさらに形成されている、請求項８〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記半導体層は、逆方向電圧印加時に第１電界がかかる第１部分および当該第１電界に対して相対的に高い第２電界がかかる第２部分を、前記電界緩和部とは異なる部分に有しており、
前記ショットキー電極は、前記第１部分との間に第１ショットキー障壁を形成する第１電極と、前記第２部分との間に前記第１ショットキー障壁に対して相対的に高い第２ショットキー障壁を形成する第２電極とを含む、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記半導体層は、第１不純物濃度を有するベースドリフト層と、前記ベースドリフト層上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト層とを含み、
前記電界緩和部は、その最深部が前記低抵抗ドリフト層に達するように形成され、前記半導体層の一部を単位セルとして区画している、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記ベースドリフト層の前記第１不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項１６に記載の半導体装置。
【請求項１８】
前記低抵抗ドリフト層の前記第２不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって一定である、請求項１６または１７に記載の半導体装置。
【請求項１９】
前記低抵抗ドリフト層の前記第２不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項１６または１７に記載の半導体装置。
【請求項２０】
前記半導体層は、前記低抵抗ドリフト層上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト層をさらに含む、請求項１６〜１９のいずれか一項に記載の半導体装置。
【請求項２１】
前記半導体層を支持する第１導電型のワイドバンドギャップ半導体からなる基板をさらに含み、
前記半導体層は、前記基板上に形成され、前記第１不純物濃度に対して相対的に高い第４不純物濃度を有するバッファ層をさらに含む、請求項１６〜２０のいずれか一項に記載の半導体装置。
【請求項２２】
前記ピラー層の下端部は、前記バッファ層に接している、請求項２１に記載の半導体装置。
【請求項２３】
前記ピラー層の下端部は、前記バッファ層に対して間隔が空くように位置している、請求項２１に記載の半導体装置。
【請求項２４】
前記ワイドバンドギャップ半導体の絶縁破壊電界が１ＭＶ／ｃｍよりも大きい、請求項１〜２３のいずれか一項に記載の半導体装置。
【請求項２５】
前記ワイドバンドギャップ半導体が、ＳｉＣ、ＧａＮまたはダイヤモンドである、請求項１〜２４のいずれか一項に記載の半導体装置。
【請求項１】
表面および裏面を有する第１導電型のワイドバンドギャップ半導体からなる半導体層と、
前記半導体層の前記表面に接するように形成されたショットキー電極とを含み、
前記半導体層には、
前記表面に沿う方向に互いに間隔を空けて配列され、それぞれが前記表面から前記裏面へ向かって前記半導体層の厚さ方向に延びる柱状であり、前記半導体層の第１導電型の他の部分と協働して前記半導体層にスーパージャンクション構造を形成する第２導電型の複数のピラー層と、
前記表面の近傍に選択的に形成され、前記表面における電界強度を緩和するための電界緩和部とが形成されている、半導体装置。
【請求項２】
前記電界緩和部は、前記ピラー層の上端部に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記電界緩和部は、前記半導体層の前記表面に前記半導体層の一部を利用して形成され、前記ピラー層よりも不純物濃度の高い第２導電型を示す、電界緩和層を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記電界緩和層は、前記半導体層の残りの部分よりも高い抵抗を有する高抵抗層を含む、請求項３に記載の半導体装置。
【請求項５】
前記高抵抗層は、前記半導体層の前記表面から不純物イオンを注入した後、１５００℃未満のアニール処理をすることによって形成される、請求項４に記載の半導体装置。
【請求項６】
前記高抵抗層の不純物の活性化率は、５％未満である、請求項４または５に記載の半導体装置。
【請求項７】
前記高抵抗層のシート抵抗は、１ＭΩ／□以上である、請求項４〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記電界緩和部は、前記半導体層の前記表面から掘り下がったトレンチを含む、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記トレンチの側面と底面とが交わって形成されたトレンチのエッジ部は、下記式（１）を満たす曲率半径Ｒを有する、請求項８に記載の半導体装置。
０．０１Ｌ＜Ｒ＜１０Ｌ・・・（１）
（ただし、式（１）において、Ｌはトレンチの幅方向に沿って対向するエッジ部間の直線距離を示している。）
【請求項１０】
前記電界緩和部は、前記トレンチの前記底面および前記エッジ部に前記半導体層の一部を利用して形成された第２導電型の底部緩和層をさらに含む、請求項９に記載の半導体装置。
【請求項１１】
前記電界緩和部は、前記底部緩和層と一体的であり、前記トレンチの前記側面に前記半導体層の一部を利用して形成された第２導電型の側部緩和層をさらに含む、請求項１０に記載の半導体装置。
【請求項１２】
前記側部緩和層は、前記トレンチの前記側面に沿って前記トレンチの開口端に至るように形成されている、請求項１１に記載の半導体装置。
【請求項１３】
前記トレンチは、平面形状の底面および当該平面形状の底面に対して９０°を超える角度で傾斜した側面を有するテーパトレンチを含む、請求項８〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記ショットキー電極は、前記トレンチに埋め込まれるように形成されており、
前記半導体層における前記トレンチの底面を形成する部分には、前記トレンチに埋め込まれた前記ショットキー電極との間にオーミック接合を形成する第２導電型のコンタクト層がさらに形成されている、請求項８〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記半導体層は、逆方向電圧印加時に第１電界がかかる第１部分および当該第１電界に対して相対的に高い第２電界がかかる第２部分を、前記電界緩和部とは異なる部分に有しており、
前記ショットキー電極は、前記第１部分との間に第１ショットキー障壁を形成する第１電極と、前記第２部分との間に前記第１ショットキー障壁に対して相対的に高い第２ショットキー障壁を形成する第２電極とを含む、請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記半導体層は、第１不純物濃度を有するベースドリフト層と、前記ベースドリフト層上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト層とを含み、
前記電界緩和部は、その最深部が前記低抵抗ドリフト層に達するように形成され、前記半導体層の一部を単位セルとして区画している、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記ベースドリフト層の前記第１不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項１６に記載の半導体装置。
【請求項１８】
前記低抵抗ドリフト層の前記第２不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって一定である、請求項１６または１７に記載の半導体装置。
【請求項１９】
前記低抵抗ドリフト層の前記第２不純物濃度は、前記半導体層の前記裏面から前記表面へ向かうにしたがって減少している、請求項１６または１７に記載の半導体装置。
【請求項２０】
前記半導体層は、前記低抵抗ドリフト層上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト層をさらに含む、請求項１６〜１９のいずれか一項に記載の半導体装置。
【請求項２１】
前記半導体層を支持する第１導電型のワイドバンドギャップ半導体からなる基板をさらに含み、
前記半導体層は、前記基板上に形成され、前記第１不純物濃度に対して相対的に高い第４不純物濃度を有するバッファ層をさらに含む、請求項１６〜２０のいずれか一項に記載の半導体装置。
【請求項２２】
前記ピラー層の下端部は、前記バッファ層に接している、請求項２１に記載の半導体装置。
【請求項２３】
前記ピラー層の下端部は、前記バッファ層に対して間隔が空くように位置している、請求項２１に記載の半導体装置。
【請求項２４】
前記ワイドバンドギャップ半導体の絶縁破壊電界が１ＭＶ／ｃｍよりも大きい、請求項１〜２３のいずれか一項に記載の半導体装置。
【請求項２５】
前記ワイドバンドギャップ半導体が、ＳｉＣ、ＧａＮまたはダイヤモンドである、請求項１〜２４のいずれか一項に記載の半導体装置。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】
【図２１Ｅ】
【図２１Ｆ】
【図２１Ｇ】
【図２１Ｈ】
【図２１Ｉ】
【図２１Ｊ】
【図２２】
【図２３】
【図２４】
【図２５】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１１Ｇ】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１Ａ】
【図２１Ｂ】
【図２１Ｃ】
【図２１Ｄ】
【図２１Ｅ】
【図２１Ｆ】
【図２１Ｇ】
【図２１Ｈ】
【図２１Ｉ】
【図２１Ｊ】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１３−８９７２３（Ｐ２０１３−８９７２３Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２７９６５（Ｐ２０１１−２２７９６５）
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１７日（２０１１．１０．１７）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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