半導体装置
【課題】電源電圧の供給を停止しても、論理回路部間の接続関係、又は各論理回路部内の回路構成を維持できる半導体装置を提供する。また、論理回路部間の接続関係の変更、又は各論理回路部内の回路構成の変更を高速で行うことができる半導体装置を提供する。
【解決手段】再構成可能な回路において、回路構成や接続関係等のデータを記憶する半導体素子に酸化物半導体を用いる。特に、半導体素子のチャネル形成領域に、酸化物半導体が用いられている。
【解決手段】再構成可能な回路において、回路構成や接続関係等のデータを記憶する半導体素子に酸化物半導体を用いる。特に、半導体素子のチャネル形成領域に、酸化物半導体が用いられている。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、半導体装置、半導体装置の駆動方法、及び半導体装置の作製方法に関する。半導体装置としては、特に、トランジスタ等の半導体素子を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の一つとして、プログラマブルロジックデバイス（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ（ＰＬＤ））がある。ＰＬＤは、製造後に内部の回路構成等について、決定・変更等が可能（再構成可能）な集積回路である（特許文献１参照）。
【０００３】
ＰＬＤは、従来のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などに比べて、開発期間の短縮が可能であり、設計仕様の変更に柔軟に対応できるなどの利点を有しており、様々な装置への利用が進んでいる。
【０００４】
ＰＬＤは、例えば、複数の論理回路部と、論理回路部間の配線と、を有する。各論理回路部内の回路構成を変更、又は、論理回路部間の接続関係を変更することで、ＰＬＤの機能を変更することができる。
【０００５】
更に、ＰＬＤは、記憶回路を有してもよく、当該記憶回路により論理回路部内の回路構成の情報や論理回路部間の接続関係の情報を記憶しておくことができる。
【０００６】
なお、上記論理回路部としては、例えば演算論理ユニット（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ（ＡＬＵ））が用いられる。ＡＬＵは、一般的に、加算器や減算器等を組み合わせた算術演算部と、ＡＮＤ回路やＯＲ回路等を組み合わせた論理演算部と、シフト回路を有するシフト演算部と、それらを選択して出力するマルチプレクサ等の選択回路と、によって構成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−３１７６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記記憶回路としてＳＲＡＭ又はＤＲＡＭを用いる場合、ＡＬＵ間の接続関係の変更、又は各ＡＬＵ内の回路構成の変更などを高速に行うことができる。しかし、ＳＲＡＭやＤＲＡＭは揮発性であるため、電源電圧の供給を停止すると、記憶されていた情報が失われてしまう。
【０００９】
また、上記記憶回路としてフラッシュメモリを用いる場合、不揮発性であるため、電源電圧の供給を停止しても情報を維持することができる。しかし、駆動電圧が高いため、高速動作や消費電力の低減を行うことは困難である。
【００１０】
以上を鑑み、本発明の一様態では、電源電圧の供給を停止しても、論理回路部間の接続関係、又は各論理回路部内の回路構成を長時間維持できる半導体装置を提供することを課題の一とする。
【００１１】
また、本発明の一様態では、論理回路部間の接続関係の変更、又は、各論理回路部内の回路構成の変更を高速で行うことができる半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、回路構成等の情報を記憶する記憶回路を有し、当該記憶回路内に酸化物半導体を用いた半導体素子を有する半導体装置である。具体的には、半導体装置はＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）であり、論理回路部と、記憶回路と、を有する。そして、当該記憶回路に記憶されたデータに応じて論理回路部内の回路構成を維持する。
【００１３】
また、半導体装置は、上記論理回路部を複数個有することが好ましく、その場合、上記記憶回路は、各論理回路部の回路構成、又は、論理回路部間の接続関係を維持する。論理回路部は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）を用いることができ、演算回路や選択回路等を有してもよい。
【００１４】
なお、本明細書ではＰＬＤのことを、再構成可能な回路とも呼ぶ。
【００１５】
また、本明細書において、半導体装置とは、半導体を利用することで機能する物（素子、装置など）全般を指す。半導体装置は、半導体素子（トランジスタ、ダイオード等）、その半導体素子を搭載した電気装置（電子回路、表示装置、発光装置等）、およびその電気装置を搭載した電子機器をその範疇とする。
【００１６】
本発明の他の一態様は、複数の演算回路と、選択回路と、記憶回路と、を有し、記憶回路は、トランジスタと、容量素子と、を有し、記憶回路は、トランジスタを介して容量素子及び選択回路にデータを入力し、選択回路は、データに応じて、複数の演算回路の演算結果の内の一つ又は複数を選択し、トランジスタのチャネル形成領域には、酸化物半導体が用いられている半導体装置である。
【００１７】
本発明の他の一態様は、複数の論理回路部と、接続部と、を有し、接続部は、記憶回路と、第１のトランジスタと、を有し、第１のトランジスタのソース又はドレインの一方は、複数の論理回路部のうちの一つと電気的に接続され、第１のトランジスタのソース又はドレインの他方は、複数の論理回路部のうちの他の一つと電気的に接続され、記憶回路は、第２のトランジスタと、容量素子と、を有し、記憶回路は、第２のトランジスタを介して容量素子及び第１のトランジスタのゲートにデータを入力し、第１のトランジスタは、データに応じて、複数の論理回路部のうちの一つと他の一つとの電気的な接続を制御し、第２のトランジスタのチャネル形成領域には、酸化物半導体が用いられている半導体装置である。
【００１８】
本発明の他の一態様は、複数の論理回路部と、第１の記憶回路と、接続部と、を有し、複数の論理回路部は、複数の演算回路と、選択回路と、を有し、第１の記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、第１の記憶回路は、第１のトランジスタを介して第１の容量素子及び選択回路に第１のデータを入力し、選択回路は、第１のデータに応じて、複数の演算回路の演算結果の内の一つ又は複数を選択し、接続部は、第２の記憶回路と、第２のトランジスタと、を有し、第２のトランジスタのソース又はドレインの一方は、複数の論理回路部のうちの一つと電気的に接続され、第２のトランジスタのソース又はドレインの他方は、複数の論理回路部のうちの他の一つと電気的に接続され、第２の記憶回路は、第３のトランジスタと、第２の容量素子と、を有し、第２の記憶回路は、第３のトランジスタを介して第２の容量素子及び第２のトランジスタのゲートにデータを入力し、第２のトランジスタは、データに応じて、複数の論理回路部のうちの一つと他の一つとの電気的な接続を制御し、第１のトランジスタ及び第３のトランジスタは、チャネル形成領域に酸化物半導体が用いられている半導体装置である。
【発明の効果】
【００１９】
本発明の一様態により、電源電圧の供給を停止しても、論理回路部間の接続関係の情報、又は、各論理回路部内の回路構成の情報を長時間保持できる半導体装置を提供することができる。
【００２０】
また、本発明の一様態により、論理回路部間の接続関係の変更、又は各論理回路部の回路構成の変更を、高速又は低消費電力で行うことが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】半導体装置の一例を説明するための図。
【図２】半導体装置の一例を説明するための図。
【図３】半導体装置の一例を説明するための図。
【図４】半導体装置の一例を説明するための図。
【図５】半導体装置の一例を説明するための図。
【図６】半導体装置の一例を説明するための図。
【図７】半導体装置の一例を説明するための図。
【図８】ＣＡＡＣの一例を説明するための図。
【図９】ＣＡＡＣの一例を説明するための図。
【図１０】ＣＡＡＣの一例を説明するための図。
【図１１】半導体装置の作製方法の一例を説明するための図。
【図１２】トランジスタのゲート電圧と電界効果移動度との関係を説明するための図。
【図１３】半導体装置の断面構造の一例を説明するための図。
【図１４】半導体装置における電気特性の計算結果を説明するための図。
【図１５】半導体装置における電気特性の計算結果を説明するための図。
【図１６】半導体装置における電気特性の計算結果を説明するための図。
【図１７】半導体装置における電気特性の測定結果を説明するための図。
【図１８】半導体装置における電気特性の測定結果を説明するための図。
【図１９】半導体装置における電気特性の測定結果を説明するための図。
【図２０】半導体装置における酸化物半導体膜のＸＲＤ測定結果を説明するための図。
【図２１】半導体装置の特性を説明するための図。
【図２２】半導体装置の特性を説明するための図。
【図２３】半導体装置の特性を説明するための図。
【図２４】演算処理装置の一例を説明するための図。
【図２５】電子機器の一例を説明するための図。
【図２６】ＣＡＡＣの一例を説明するための図。
【図２７】半導体装置の一例を説明するための図。
【発明を実施するための形態】
【００２２】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００２４】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２５】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００２６】
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２７】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２８】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００２９】
（実施の形態１）
本実施の形態では、半導体装置の一例について説明する。
【００３０】
図１（Ａ）に、半導体装置のブロック図の一例を示す。
【００３１】
図１（Ａ）の半導体装置は、論理回路部１０１と、記憶回路１０３と、を有する。論理回路部１０１は、複数の論理回路１０５を有する。そして、半導体装置では、記憶回路１０３に記憶されたデータ（信号ともいう）に応じて、複数の論理回路１０５のうちの一つ又は複数が選択され、論理回路部１０１内の回路構成が決定される。
【００３２】
論理回路部１０１の一例として、ＡＬＵなどが挙げられる。複数の論理回路１０５としては、加算器、減算器、乗算器、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、ＸＯＲ回路、又はシフト回路等の演算回路、マルチプレクサ等の選択回路などが挙げられる。また、論理回路１０５は、一つのトランジスタなど一つの素子で構成されていてもよい。論理回路１０５は、スイッチとしての機能を有する素子（トランジスタ等）を、一つ又は複数個を有する回路とも言える。
【００３３】
そして、論理回路部１０１は、記憶回路１０３に記憶されたデータに応じて、例えば加算器として用いる、又は、ＡＮＤ回路として用いるなど、適宜回路構成を変更することができる。
【００３４】
更に、記憶回路１０３においてデータを保持することで、論理回路部１０１の回路構成を維持することができる。なお、論理回路部１０１の内部に記憶回路１０３を有していてもよい。以下に、半導体装置の具体的な回路構成及び駆動方法を説明する。
【００３５】
（記憶回路１０３及び論理回路１０５の回路構成）
図１（Ｂ）に、記憶回路１０３及び論理回路１０５について、具体的な回路構成の一例を示す。
【００３６】
記憶回路１０３は、トランジスタ１０７と、容量素子１０９と、を有する。なお、記憶回路１０３は複数設けられていてもよく、その個数は、論理回路部１０１の構成に応じて決定すればよい。複数設けられている場合、その集合を単に記憶回路と呼ぶ場合や、記憶回路部と呼ぶ場合もある。また、抵抗や、ダイオード等の素子を有していてもよい。
【００３７】
トランジスタ１０７には、酸化物半導体が用いられている。特に、トランジスタ１０７のチャネル形成領域に酸化物半導体が用いられている。なお、図１（Ｂ）では、トランジスタ１０７に酸化物半導体が用いられていることを示すため、「ＯＳ」の符号を付している。
【００３８】
トランジスタ１０７のゲートは端子Ｗと電気的に接続され、トランジスタ１０７のソース又はドレインの一方は端子Ｄと電気的に接続され、トランジスタ１０７のソース又はドレインの他方は端子Ｆ及び容量素子１０９の一対の電極のうちの一方と電気的に接続される。容量素子１０９の一対の電極のうちの他方は、端子Ｃと電気的に接続される。ここで、各端子は、配線や電極と電気的に接続される構成とすることができる。なお、端子Ｃには、一定の電位、例えば、低電源電位が入力される構成とすることができる。
【００３９】
一方、論理回路１０５は、トランジスタ１１１を有する。ここでは、簡単のためトランジスタが一つの場合について説明するが、他の構成を用いてもよい。
【００４０】
トランジスタ１１１のゲートは記憶回路１０３の端子Ｆと電気的に接続される。すなわち、当該ゲートはトランジスタ１０７のソース又はドレインの他方及び容量素子１０９の一対の電極のうちの一方と電気的に接続される。トランジスタ１１１のソース又はドレインの一方は、端子Ｉと電気的に接続され、トランジスタ１１１のソース又はドレインの他方は端子Ｏと電気的に接続される。
【００４１】
トランジスタ１１１には、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体、有機半導体、化合物半導体、又は酸化物半導体等の様々な半導体を用いることができる。また、非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導体等を用いることができる。特に、トランジスタ１１１のチャネル形成領域にこれらの半導体が用いられている。
【００４２】
なお、単結晶半導体を用いたトランジスタとしては、単結晶半導体基板を用いたバルクトランジスタ、ＳＯＩ基板を用いた薄膜トランジスタ等が挙げられる。ＳＯＩ基板のベース基板としては、ガラス基板や半導体基板等が挙げられる。非晶質半導体、微結晶半導体、又は多結晶半導体を用いたトランジスタとしては、ガラス基板又は半導体基板などの上に設けられた薄膜トランジスタ等が挙げられる。
【００４３】
（記憶回路１０３及び論理回路１０５の駆動方法）
図１（Ｂ）に示した記憶回路１０３及び論理回路１０５の駆動方法について説明する。
【００４４】
記憶回路１０３へのデータの記憶（格納ともいう）は以下の方法で行われる。まず、トランジスタ１０７が、ゲートに入力される制御信号Ｗｒｉｔｅ（端子Ｗに入力される制御信号）によってオン状態に選択される。そして、オン状態のトランジスタ１０７を介して、データＤａｔａに対応する信号電位（端子Ｄに入力される信号電位）が容量素子１０９の一対の電極のうちの一方に入力される。すなわち、記憶回路１０３は、トランジスタ１０７を介して容量素子１０９にデータＤａｔａを入力する機能を有する。
【００４５】
その後、トランジスタ１０７が、ゲートに入力される制御信号Ｗｒｉｔｅ（端子Ｗに入力される制御信号）によってオフ状態に選択されることで、容量素子１０９の一対の電極のうちの一方に当該信号電位が保持される。その際、端子Ｆにも当該信号電位が保持される。このようにして、記憶回路１０３にデータＤａｔａを記憶することができる。
【００４６】
ここで、トランジスタ１０７には、酸化物半導体が用いられており、例えばシリコン系のトランジスタに比べてオフ電流（リーク電流ともいう）が著しく小さい。そのため、記憶回路１０３は、トランジスタ１０７がオフ状態である場合に、容量素子１０９の一対の電極のうちの一方及び端子Ｆに、上記信号電位を長期間にわたって保持することができる。そのため、記憶回路１０３は、例えば半導体装置への電源電圧の供給を停止した後も、データＤａｔａを長時間保持することができる。
【００４７】
また、酸化物半導体を用いたトランジスタ１０７を有する記憶回路１０３は、例えばシリコン系のトランジスタを用いたフラッシュメモリ等に比べて駆動電圧が低い。そのため、当該フラッシュメモリ等に比べて高速動作及び消費電力の低減が可能である。
【００４８】
一方、図１（Ｂ）の論理回路１０５では、上記信号電位がトランジスタ１１１のゲートに入力され、トランジスタ１１１のオン／オフが制御される。すなわち、端子Ｉと端子Ｏとの導通が制御される。そして、記憶回路１０３がデータＤａｔａを長時間保持できるため、半導体装置への電源電圧の供給を停止した後も論理回路１０５の回路構成を維持することができる。図１（Ｂ）において論理回路１０５の回路構成を維持するとは、トランジスタ１１１のオン状態又はオフ状態（端子Ｉと端子Ｏとの導通又は非導通）を維持することを意味する。
【００４９】
ここで、トランジスタ１１１は、高速に動作することが望ましいため、移動度が高い結晶性半導体を用いるとよい。特に、単結晶半導体を用いることが好ましく、また、結晶性の向上が容易であるシリコンを含有する半導体を用いることが好ましい。すなわち、トランジスタ１１１は、単結晶シリコンを用いることが好ましい。
【００５０】
また、トランジスタ１０７とトランジスタ１１１とを積層することで、回路面積を縮小することができる。例えば、図７（Ｃ）のようにトランジスタ１１１上にトランジスタ１０７を設ければよい。その場合、単結晶シリコンを用いたトランジスタ１１１上に、酸化物半導体を用いたトランジスタ１０７を設ける構造が好ましい。図７（Ｄ）に、積層させた場合の断面構造の具体的な一例を示す。
【００５１】
図７（Ｄ）の断面構造は、図１（Ｂ）の回路構成に対応するものであり、単結晶シリコンを用いたトランジスタ１１１上に、酸化物半導体を用いたトランジスタ１０７と、容量素子１０９とが、設けられている構造を示している。
【００５２】
トランジスタ１１１は、単結晶シリコン層１３１と、ゲート絶縁層１３３と、ゲート電極１３５と、を有している。トランジスタ１０７は、酸化物半導体層１３７と、ゲート絶縁層１３９と、ゲート電極１４１と、を有している。容量素子１０９は、一対の電極のうち一方の電極１４３及び他方の電極１４５と、誘電体層となる絶縁層１４７と、を有している。そして、トランジスタ１１１のゲート電極１３５は、容量素子１０９の一方の電極１４３、及び、トランジスタ１０７のソース電極又はドレイン電極の一方の電極１４９に電気的に接続されている。
【００５３】
図７（Ｄ）の例において、容量素子１０９の一方の電極１４３は、トランジスタ１０７のソース電極又はドレイン電極の一方の電極１４９が延伸されたものである。また、容量素子１０９の誘電体層となる絶縁層１４７は、トランジスタ１０７のゲート絶縁層１３９が延伸されたものである。また、容量素子１０９の他方の電極１４５は、トランジスタ１０７のゲート電極１４１が設けられている層と同じ層上に設けられている。このような構造の一部又は全部を用いることで、各素子が有する膜や電極等を、同じ材料を用いて同じ工程で形成することができ、コスト及び工程数を削減することができる。
【００５４】
図７（Ｄ）のような構造を有する半導体装置は、高速動作、データの保持、回路面積の縮小、並びにコスト及び工程数の削減の全てを実現することができる。なお、半導体装置の断面構造は、図７（Ｃ）、（Ｄ）に限定されず、トランジスタ１０７上にトランジスタ１１１を設けてもよい。また、図７（Ｄ）では、トランジスタ１０７の一部がトランジスタ１１１と重なっているが、トランジスタ１０７の全部がトランジスタ１１１と重なっていていてもよい。また、トランジスタ１１１とトランジスタ１０７とを積層しなくてもよく、トランジスタ１０７と容量素子１０９とを積層させる構造や、トランジスタ１１１と容量素子１０９とを積層させる構造などとしてもよい。
【００５５】
以上のように、記憶回路１０３に記憶されたデータＤａｔａに応じて論理回路１０５を制御することができる。
【００５６】
なお、図１（Ｂ）では、論理回路１０５としてトランジスタが一つの場合を示したが、他の回路構成としてもよい。例えば、図１（Ｃ）のように、論理回路１０５は、インバータなどのＣＭＯＳ回路を有していてもよい。図１（Ｃ）の動作も図１（Ｂ）の動作と同様に、記憶回路１０３に記憶されたデータＤａｔａに応じて、トランジスタ１２１及びトランジスタ１２３のオン／オフを制御する。すなわち、端子Ｉ１と端子Ｏとの導通、又は、端子Ｉ２と端子Ｏとの導通を選択する。なお、端子Ｉ１には高電源電位が入力され、端子Ｉ２には低電源電位が入力される構成とすることができる。
【００５７】
（記憶回路１０３及び論理回路部１０１の回路構成及び駆動方法）
図２（Ａ）に、記憶回路１０３及び論理回路部１０１の回路構成の一例を示す。
【００５８】
論理回路部１０１は、図１（Ａ）の論理回路１０５に相当するものとして、加算器２０１と、ＡＮＤ回路２０３と、選択回路２０５と、を有する。すなわち、論理回路部１０１は、加算器２０１及びＡＮＤ回路２０３等の演算回路と、選択回路２０５と、を有する。上述した他の論理回路を用いてもよい。また、抵抗や、ダイオード等の素子を有していてもよい。
【００５９】
加算器２０１及びＡＮＤ回路２０３としては、公知の回路を用いればよい。加算器２０１及びＡＮＤ回路２０３は、端子Ａ及び端子Ｂからの入力に基づき演算を行い、演算結果を選択回路２０５に入力する機能を有する。
【００６０】
選択回路２０５の一例として、マルチプレクサ等が挙げられる。選択回路２０５は、記憶回路１０３の端子Ｆに電気的に接続され、選択信号Ｓとして記憶回路１０３のデータＤａｔａが入力される。そして、選択回路２０５は、当該データＤａｔａに応じて、加算器２０１又はＡＮＤ回路２０３からの入力のうちの一方を選択して、端子Ｏに出力する。すなわち、選択回路２０５は、当該データＤａｔａに応じて加算器２０１やＡＮＤ回路２０３等の演算回路の演算結果のうちの一つを選択する機能を有する。また、論理回路部１０１の構成によっては、演算回路を複数選択するようにすることもできる。
【００６１】
図２（Ｂ）に、記憶回路１０３及び選択回路２０５の具体的な回路構成を示す。
【００６２】
選択回路２０５は、２つの入力（ＡＮＤ回路からの入力及び加算器からの入力）を有するマルチプレクサの一例であり、トランジスタ２０７と、トランジスタ２０９と、インバータ２１１と、を有する。ここでは、トランジスタ２０７とトランジスタ２０９とは、極性が同じものを用いている。なお、選択回路２０５の回路構成は、トランジスタによって演算回路と端子Ｏとの電気的な接続を制御できればよく、図２（Ｂ）に限定されない。
【００６３】
トランジスタ２０７のゲートはインバータ２１１を介して端子Ｆに電気的に接続され、トランジスタ２０７のソース又はドレインの一方はＡＮＤ回路２０３に電気的に接続され、トランジスタ２０９のゲートは端子Ｆに電気的に接続され、トランジスタ２０９のソース又はドレインの一方は加算器２０１に電気的に接続され、トランジスタ２０７のソース又はドレインの他方及びトランジスタ２０９のソース又はドレインの他方は端子Ｏに電気的に接続される。なお、マルチプレクサの入力は、論理回路部１０１の構成に応じて、任意のｍ（ｍは正の整数）個に適宜変更すればよい。また、選択信号Ｓの数は、入力の数に応じて決定すればよい。また、記憶回路１０３の数は、選択信号Ｓの数に応じて決定すればよい。例えば、４つの入力（ｍ＝４：Ｉ０、Ｉ１、Ｉ２、Ｉ３）を有する場合、端子Ｏからの出力が４通りなので、２つの選択信号Ｓ０、Ｓ１（「Ｓ０Ｓ１」＝「００」、「０１」、「１０」、「１１」の４通り）を用い、２つの選択信号Ｓ０、Ｓ１のそれぞれに対応する２つの記憶回路１０３を設ければよい（図２７（Ａ）、（Ｂ）参照）。
【００６４】
図２（Ｂ）の回路の駆動は、図１（Ｂ）、（Ｃ）の回路と同様に行えばよい。まず、記憶回路１０３は、トランジスタ１０７を介して選択信号ＳとなるデータＤａｔａを選択回路２０５に入力する。次に、選択回路２０５は、当該データＤａｔａに応じてトランジスタ２０９のオン／オフを制御し、当該データＤａｔａの反転データに応じてトランジスタ２０７のオン／オフを制御する。そして、トランジスタ２０７がオン状態でトランジスタ２０９がオフ状態の場合、ＡＮＤ回路２０３からの入力が選択され、端子Ｏに出力される。また、トランジスタ２０９がオン状態でトランジスタ２０７がオフ状態の場合、加算器２０１からの入力が選択され、端子Ｏに出力される。
【００６５】
このように、記憶回路１０３のデータＤａｔａに応じて、選択回路２０５が制御され、加算器２０１又はＡＮＤ回路２０３の演算結果のうちの一方が選択される。なお、図２では、簡単のため、論理回路部１０１の論理回路１０５として、加算器２０１、ＡＮＤ回路２０３、及び選択回路２０５のみ示したが、他の構成としてもよい。図３に、より実用的な構成を示す。
【００６６】
図３は、論理回路部１０１として一般的なＡＬＵを用いた場合のブロック図である。論理回路部１０１は、加算器や減算器等を組み合わせた算術演算部３０１と、ＡＮＤ回路やＯＲ回路等を組み合わせた論理演算部３０３と、シフト回路を有するシフト演算部３０５と、それらを選択して出力するマルチプレクサ等の選択回路２０５と、を有する。また、各演算部３０１、３０３、３０５は、マルチプレクサ等の選択回路３０７、３０９、３１１を有しており、各演算部内の論理回路の回路構成の組み合わせを変更することができる。
【００６７】
各演算部内の選択回路３０７、３０９、３１１は、選択回路２０５と同様に、選択信号Ｓとなる記憶回路１０３のデータＤａｔａに応じて制御される。図３の場合、記憶回路１０３は、図１（Ｂ）のようなトランジスタ１０７と容量素子１０９との組を複数組設けた記憶回路部とし、端子Ｆ１〜Ｆ４からデータＤａｔａが出力されるようにすればよい。なお、当該組の数は、選択回路２０５、３０７、３０９、３１１の入力の数によって決定すればよい。また、端子Ｆ１〜端子Ｆ４から同じデータＤａｔａが出力される場合、図１（Ｂ）のような記憶回路１０３を選択回路２０５、３０７、３０９、３１１で共有してもよく、半導体装置の小型化が可能である。
【００６８】
そして、記憶回路１０３がデータＤａｔａを長時間保持することができるため、半導体装置への電源電圧の供給を停止した後も、論理回路部１０１の回路構成を維持することができる。また、図３のように回路構成が複雑になるのに伴い、記憶回路１０３の高速動作や消費電力を低減する効果が一層顕著になる。
【００６９】
なお、図２や図３のような回路を複数設けることで、端子Ａ及び端子Ｂから入力される信号のビット数を増やすことができる。すなわち、任意のｎ（ｎは正の整数）ビットの論理回路部１０１を構成することができる。
【００７０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００７１】
（実施の形態２）
本実施の形態では、実施の形態１と異なる半導体装置の一例を説明する。
【００７２】
図４（Ａ）、（Ｂ）に、図１（Ｂ）の変形例を示す。
【００７３】
まず、図４（Ａ）の例について説明する。記憶回路１０３は、図１（Ｂ）等と同様である。
【００７４】
図４（Ａ）の論理回路１０５は、トランジスタ１１１と、トランジスタ４０１と、インバータ４０３と、を有する。トランジスタ１１１とトランジスタ４０１とは、端子Ｉと端子Ｏとの間に並列に電気的に接続される。すなわち、トランジスタ１１１のソース又はドレインの一方及びトランジスタ４０１のソース又はドレインの一方が端子Ｉに電気的に接続され、トランジスタ１１１のソース又はドレインの他方及びトランジスタ４０１のソース又はドレインの他方が端子Ｏに電気的に接続される。
【００７５】
トランジスタ１１１と、トランジスタ４０１とは、一方がＮチャネル型で他方がＰチャネル型であり、極性が異なるものを用いる。そして、トランジスタ１１１のゲートには記憶回路１０３のデータＤａｔａが入力され、トランジスタ４０１のゲートには当該データＤａｔａの反転データが入力される。図４（Ａ）のように極性の異なるトランジスタ１１１、４０１を用いることで、トランジスタ１１１、４０１の閾値電圧分の電圧変動を抑制することができる。
【００７６】
次に、図４（Ｂ）の例について説明する。
【００７７】
図４（Ｂ）の記憶回路１０３は、トランジスタ１０７と、容量素子１０９と、トランジスタ４０５と、容量素子４０７と、インバータ４０９と、を有する。トランジスタ１０７及び容量素子１０９については、図１（Ｂ）等と同様である。そして、トランジスタ４０５のゲートが端子Ｗに電気的に接続され、トランジスタ４０５のソース又はドレインの一方がインバータ４０９を介して端子Ｄに電気的に接続され、トランジスタ４０５のソース又はドレインの他方が容量素子４０７の一対の電極のうちの一方及び端子Ｆ２に電気的に接続される。
【００７８】
図４（Ｂ）の論理回路１０５は、図４（Ａ）と同様に、極性の異なるトランジスタ１１１とトランジスタ４０１とが端子Ｉと端子Ｏとの間に並列に電気的に接続されている。そして、トランジスタ１１１のゲートには記憶回路１０３のデータＤａｔａが入力され、トランジスタ４０１のゲートには当該データＤａｔａの反転データが入力される。図４（Ａ）と同様に極性の異なるトランジスタ１１１、４０１を用いることで、トランジスタ１１１、４０１の閾値電圧分の電圧変動を抑制することができる。
【００７９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００８０】
（実施の形態３）
本実施の形態では、上記実施の形態とは異なる半導体装置の一例を説明する。
【００８１】
図５（Ａ）の半導体装置は、複数の論理回路部１０１と、接続部５０１と、を有する。論理回路部１０１については、図１〜図３と同様であり、ＡＬＵ等を用いることができる。
【００８２】
接続部５０１は、複数の論理回路部１０１間を電気的に接続する配線５０３の導通を制御する機能を有する。図５（Ｂ）にその詳細を示す。
【００８３】
図５（Ｂ）の接続部５０１の回路構成及び駆動方法は、図１（Ｂ）と同様であり、記憶回路１０３のデータＤａｔａに応じて、トランジスタ１１１のオン／オフが制御される。すなわち、端子Ｉと端子Ｏとの導通が制御される。端子Ｉと端子Ｏとは、それぞれ異なる論理回路部１０１と電気的に接続されており、端子Ｉと端子Ｏとの導通の制御により、論理回路部１０１間の電気的な接続が制御される。なお、論理回路１０５は、トランジスタ１１１を一つ有する回路に限定されず、スイッチとしての機能を有する素子（トランジスタ等）を一つ又は複数個を有する回路でもよい。
【００８４】
このように、接続部５０１のトランジスタ１１１は、当該データＤａｔａに応じて、複数の論理回路部１０１のうちの一つと他の一つとの電気的な接続を制御する機能を有する。また、端子Ｉと端子Ｏとは、それぞれ一つの論理回路部１０１の端子Ａと端子Ｏ（図３等参照）とに電気的に接続されるようにしてもよい。すなわち、一つの論理回路部１０１の出力が入力に帰還する構成としてもよい。なお、接続部５０１の外部に記憶回路１０３を有していてもよい。
【００８５】
図５（Ｃ）は、複数の論理回路部１０１間の電気的な接続の一例を示す図である。図５（Ｃ）の半導体装置は、メモリ５０５と、選択回路５０７と、を有する。メモリ５０５には、制御信号Ｗｒｉｔｅ及びデータＤａｔａ等の情報ａ〜情報ｎが格納されている。選択回路５０７は、マルチプレクサ等であり、当該情報を選択して接続部５０１の記憶回路１０３に出力する。
【００８６】
図５（Ｃ）では、情報ａが選択され、論理回路部１０１間の配線５０３が矢印のように接続される様子を示している。また、情報ｂ〜情報ｎが選択された場合に、接続関係が変更されるようにすればよい。なお、図５（Ｃ）では、接続された配線５０３のみ示している。
【００８７】
そして、図５（Ｃ）の半導体装置は、接続部５０１が有する記憶回路１０３においてデータＤａｔａを長時間保持することができるため、半導体装置への電源電圧の供給を停止した後も、複数の論理回路部１０１間の接続関係を維持することができる。また、接続部５０１が有する酸化物半導体を用いたトランジスタ１０７は駆動電圧が低い。そのため、接続関係を変更する際に、例えばフラッシュメモリ等に比べて高速動作及び消費電力の低減が可能である。
【００８８】
なお、メモリ５０５に記憶回路１０３を用いてもよい。その場合、メモリ５０５も高速かつ低消費電力で動作させることができる。また、接続部５０１の回路構成として、図４（Ａ）、（Ｂ）を用いてもよい。
【００８９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００９０】
（実施の形態４）
本実施の形態は、実施の形態１及び実施の形態３を組み合わせた半導体装置の一例を説明する。
【００９１】
図６（Ａ）の半導体装置は、複数の論理回路部１０１（「＋」や「ＡＮＤ」などを付した部分）と、接続部５０１と、記憶回路１０３と、メモリ５０５と、選択回路５０７と、を有する。半導体装置の外部にメモリ５０５及び選択回路５０７を有していてもよい。
【００９２】
記憶回路１０３は、実施の形態１等で説明したように、複数の論理回路部１０１の回路構成を維持する機能を有する。
【００９３】
接続部５０１は、実施の形態３等で説明したように、複数の論理回路部１０１間の接続関係を維持する機能を有する。
【００９４】
そして、メモリ５０５に格納されている情報ａ〜情報ｎのそれぞれは、当該回路構成及び接続関係の両方の情報を有している。その情報を記憶回路１０３及び接続部５０１に保持させることで、半導体装置は、電源電圧の供給を停止した後も、当該回路構成及び接続関係の両方を維持することができる。また、記憶回路１０３が有する酸化物半導体を用いたトランジスタは駆動電圧が低い。そのため、当該回路構成や接続関係の変更を高速かつ低消費電力で行うことができる。
【００９５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００９６】
（実施の形態５）
本実施の形態では、半導体装置の消費電力を低減する構成の一例を示す。
【００９７】
図６（Ｂ）に、半導体装置において使用しない回路への電源電圧の供給を停止する構成を示す。なお、論理回路部１０１（論理回路部１０１ａ及び論理回路部１０１ｂ）、接続部５０１、記憶回路１０３等の構成は他の実施の形態と同様である。
【００９８】
使用する論理回路部１０１ａ、記憶回路１０３のうち論理回路部１０１ａにデータＤａｔａを供給する部分、及び、接続部５０１のうち論理回路部１０１ａの接続関係を制御する記憶回路には、電源電圧が供給される。
【００９９】
一方、使用しない論理回路部１０１ｂ、記憶回路１０３のうち論理回路部１０１ｂにデータＤａｔａを供給する部分、及び、接続部５０１のうち論理回路部１０１ｂの接続関係を制御する記憶回路には、電源電圧の供給を停止する。また、それらのいずれかへの電源電圧の供給を停止するようにしてもよい。すなわち、使用しない論理回路部１０１ｂのみ電源電圧の供給を停止するようにしてもよい。
【０１００】
電源電圧の供給を停止する一例として、図１（Ｃ）の論理回路１０５として示したインバータでは、端子Ｉ１及び端子Ｉ２と電源線との電気的な接続をスイッチ等で遮断することにより、高電源電位の供給及び低電源電位の供給を停止することができる。図２（Ａ）の加算器２０１、ＡＮＤ回路２０３、及び選択回路２０５等も同様に、スイッチ等を用いて高電源電位の供給や低電源電位の供給を停止することができる。
【０１０１】
このように、使用しない回路への電源電圧の供給を停止することで、半導体装置の消費電力を低減することができる。
【０１０２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１０３】
（実施の形態６）
本実施の形態では、上記実施の形態に示す記憶回路のトランジスタに適用可能な酸化物半導体層を含む電界効果トランジスタの例について説明する。
【０１０４】
本実施の形態におけるトランジスタの一例について、図７（Ａ）、（Ｂ）を用いて説明する。
【０１０５】
図７（Ａ）に示すトランジスタは、導電層６０１＿ａと、絶縁層６０２＿ａと、半導体層６０３＿ａと、導電層６０５ａ＿ａと、導電層６０５ｂ＿ａと、を含む。
【０１０６】
半導体層６０３＿ａは、領域６０４ａ＿ａ及び領域６０４ｂ＿ａを含む。領域６０４ａ＿ａ及び領域６０４ｂ＿ａは、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ＿ａ及び領域６０４ｂ＿ａの間の領域がチャネル形成領域になる。半導体層６０３＿ａは、被素子形成層６００＿ａの上に設けられる。なお、必ずしも領域６０４ａ＿ａ及び領域６０４ｂ＿ａを設けなくてもよい。
【０１０７】
導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａは、半導体層６０３＿ａの上に設けられ、半導体層６０３＿ａに電気的に接続される。また、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａの側面は、テーパ状である。
【０１０８】
また、導電層６０５ａ＿ａは、領域６０４ａ＿ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ＿ａを領域６０４ａ＿ａの一部に重畳させることにより、導電層６０５ａ＿ａ及び領域６０４ａ＿ａの間の抵抗値を小さくすることができる。また、導電層６０５ａ＿ａに重畳する半導体層６０３＿ａの領域の全てが領域６０４ａ＿ａである構造にしてもよい。
【０１０９】
また、導電層６０５ｂ＿ａは、領域６０４ｂ＿ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ＿ａを領域６０４ｂ＿ａの一部に重畳させることにより、導電層６０５ｂ＿ａ及び領域６０４ｂ＿ａの間の抵抗を小さくすることができる。また、導電層６０５ｂ＿ａに重畳する半導体層６０３＿ａの領域の全てが領域６０４ｂ＿ａである構造にしてもよい。
【０１１０】
絶縁層６０２＿ａは、半導体層６０３＿ａ、導電層６０５ａ＿ａ、及び導電層６０５ｂ＿ａの上に設けられる。
【０１１１】
導電層６０１＿ａは、絶縁層６０２＿ａの一部の上に設けられ、絶縁層６０２＿ａを介して半導体層６０３＿ａに重畳する。絶縁層６０２＿ａを介して導電層６０１＿ａと重畳する半導体層６０３＿ａの領域がチャネル形成領域になる。
【０１１２】
また、図７（Ｂ）に示すトランジスタは、導電層６０１＿ｂと、絶縁層６０２＿ｂと、半導体層６０３＿ｂと、導電層６０５ａ＿ｂと、導電層６０５ｂ＿ｂと、絶縁層６０６ａと、絶縁層６０６ｂと、絶縁層６０７と、を含む。
【０１１３】
半導体層６０３＿ｂは、領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを含む。領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂは、互いに離間し、それぞれドーパントが添加された領域である。半導体層６０３＿ｂは、例えば導電層６０５ａ＿ｂ、導電層６０５ｂ＿ｂ、及び被素子形成層６００＿ｂの上に設けられ、導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂに電気的に接続される。なお、必ずしも領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを設けなくてもよい。
【０１１４】
絶縁層６０２＿ｂは、半導体層６０３＿ｂの一部の上に設けられる。
【０１１５】
導電層６０１＿ｂは、絶縁層６０２＿ｂの一部の上に設けられ、絶縁層６０２＿ｂを介して半導体層６０３＿ｂに重畳する。なお、絶縁層６０２＿ｂを介して導電層６０１＿ｂと重畳する半導体層６０３＿ｂの領域がトランジスタのチャネル形成領域になる。なお、導電層６０１＿ｂの上に絶縁層が設けられていてもよい。
【０１１６】
絶縁層６０６ａは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の側面の一方に接する。
【０１１７】
絶縁層６０６ｂは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の側面の他方に接する。
【０１１８】
なお、絶縁層６０２＿ｂを介して絶縁層６０６ａ及び絶縁層６０６ｂに重畳する領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度は、絶縁層６０６ａ及び絶縁層６０６ｂに重畳しない領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度より低くてもよい。
【０１１９】
導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂは、半導体層６０３＿ｂの上に設けられる。
【０１２０】
導電層６０５ａ＿ｂは、領域６０４ａ＿ｂに電気的に接続される。また、導電層６０５ａ＿ｂは、絶縁層６０６ａに接する。
【０１２１】
導電層６０５ｂ＿ｂは、領域６０４ｂ＿ｂに電気的に接続される。また、導電層６０５ｂ＿ｂは、絶縁層６０６ｂに接する。
【０１２２】
絶縁層６０７は、導電層６０１＿ｂ、導電層６０５ａ＿ｂ、導電層６０５ｂ＿ｂ、絶縁層６０６ａ、及び絶縁層６０６ｂの上に設けられる。
【０１２３】
さらに、図７（Ａ）及び図７（Ｂ）に示す各構成要素について説明する。
【０１２４】
被素子形成層６００＿ａ及び被素子形成層６００＿ｂとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００＿ａ及び被素子形成層６００＿ｂとして用いることもできる。
【０１２５】
導電層６０１＿ａ及び導電層６０１＿ｂのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【０１２６】
導電層６０１＿ａ及び導電層６０１＿ｂとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１＿ａ及び導電層６０１＿ｂに適用可能な材料の積層により、導電層６０１＿ａ及び導電層６０１＿ｂを構成することもできる。
【０１２７】
絶縁層６０２＿ａ及び絶縁層６０２＿ｂのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【０１２８】
絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。
【０１２９】
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂが第１３族元素を含む場合に、半導体層６０３＿ａ及び半導体層６０３＿ｂに接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０１３０】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０１３１】
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成してもよい。
【０１３２】
半導体層６０３＿ａ及び半導体層６０３＿ｂのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層６０３＿ａ及び半導体層６０３＿ｂに適用可能な酸化物半導体としては、例えばＩｎ系酸化物（例えば酸化インジウムなど）、Ｓｎ系酸化物（例えば酸化スズなど）、又はＺｎ系酸化物（例えば酸化亜鉛など）などを用いることができる。
【０１３３】
また、上記金属酸化物としては、例えば、四元系金属酸化物、三元系金属酸化物、二元系金属酸化物などの金属酸化物を用いることもできる。なお、上記酸化物半導体として適用可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウム、スズ、ハフニウム、及びアルミニウムの一つまたは複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとして、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【０１３４】
例えば、四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用いることができる。
【０１３５】
また、三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯともいう）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、又はＩｎ−Ｌｕ−Ｚｎ系酸化物などを用いることができる。
【０１３６】
また、二元系金属酸化物としては、例えばＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、又はＩｎ−Ｇａ系酸化物などを用いることができる。
【０１３７】
なお、例えばＩｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１３８】
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１３９】
例えば、酸化物半導体としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）又はＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、酸化物半導体としては、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）又はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０１４０】
しかし、これらに限られず、必要とする半導体特性（移動度、閾値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１４１】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１４２】
また、半導体層６０３＿ａ及び半導体層６０３＿ｂとしては、ｃ軸に配向し、かつａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸において金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ａｂ面においてａ軸又はｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）の層を用いることができる。
【０１４３】
ＣＡＡＣとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含むものをいう。
【０１４４】
ＣＡＡＣは、単結晶ではないが、非晶質のみから形成されている材料でもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１４５】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は、一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１４６】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１４７】
このようなＣＡＡＣの例としては、例えば膜状に形成され、膜表面又は基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１４８】
また、酸化物半導体としては、ｃ軸方向に配向する結晶領域の組成がＩｎ１＋σＧａ１−σＯ３（ＺｎＯ）Ｍ（ただし、０＜σ＜１、Ｍ＝１以上３以下の数）で表され、ｃ軸方向に配向する結晶領域を含む全体の半導体層の組成がＩｎＰＧａＱＯＲ（ＺｎＯ）Ｍ（ただし、０＜Ｐ＜２、０＜Ｑ＜２、Ｍ＝１以上３以下の数）で表される材料を用いることもできる。
【０１４９】
また、例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂがＣＡＡＣの酸化物半導体層の場合において、トランジスタのチャネル長を３０ｎｍとするとき、半導体層６０３＿ａ及び半導体層６０３＿ｂの厚さを例えば５ｎｍ程度にしてもトランジスタにおける短チャネル効果を抑制することができる。
【０１５０】
ここで、ＣＡＡＣに含まれる結晶構造の一例について図８乃至図１０を用いてさらに説明する。なお、特に断りがない限り、図８乃至図１０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図８において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１５１】
図８（Ａ）では、１個の６配位のインジウム原子（６配位のＩｎともいう）と６配位のＩｎに近接する６個の４配位の酸素原子（４配位のＯともいう）と、を有する構造を示す。なお、Ｉｎなどの１個の金属原子と該金属原子に近接する酸素原子により構成される部分を小グループという。また、図８（Ａ）では、便宜のため、八面体構造を平面構造で示している。また、図８（Ａ）の上半分及び下半分には、それぞれ３個ずつ４配位のＯがある。また、図８（Ａ）に示す小グループの電荷は０である。
【０１５２】
図８（Ｂ）では、１個の５配位のＧａと、５配位のＧａに近接する３個の３配位の酸素原子（３配位のＯともいう）と、５配位のＧａに近接する２個の４配位のＯと、を有する構造を示す。３個の３配位のＯのそれぞれは、いずれもａｂ面に存在する。また、図８（Ｂ）の上半分及び下半分のそれぞれには、１個ずつ４配位のＯがある。また、インジウム原子には、６配位だけではなく、５配位のインジウム原子（５配位のＩｎ）も存在するため、５配位のＩｎと、３個の３配位のＯと、２個の４配位のＯにより、図８（Ｂ）に示す構造を構成することもできる。また、図８（Ｂ）に示す小グループの電荷は０である。
【０１５３】
図８（Ｃ）では、１個の４配位の亜鉛原子（４配位のＺｎともいう）と、４配位のＺｎに近接する４個の４配位のＯと、を有する構造を示す。図８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。なお、図８（Ｃ）に示す小グループの電荷は０である。
【０１５４】
図８（Ｄ）では、１個の６配位のスズ原子（６配位のＳｎともいう）と、６配位のＳｎに近接する６個の４配位のＯと、を有する構造を示す。図８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。なお、図８（Ｄ）に示す小グループの電荷は＋１となる。
【０１５５】
図８（Ｅ）では、２個の亜鉛原子を含む小グループを示す。図８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図８（Ｅ）に示す小グループの電荷は−１となる。
【０１５６】
なお、複数の小グループの集合体を中グループといい、複数の中グループの集合体を大グループ（ユニットセルともいう）という。
【０１５７】
ここで、上記小グループ同士が結合する規則について説明する。例えば、６配位のＩｎの上半分における３個の４配位のＯは、下方向に近接する３個の６配位のＩｎに結合し、下半分における３個の４配位のＯは、上方向に近接する３個の６配位のＩｎに結合する。また、５配位のＧａの上半分における１個の３配位のＯは、下方向に近接する１個の５配位のＧａに結合し、下半分における１個の３配位のＯは、上方向に近接する１個の５配位のＧａに結合する。また、４配位のＺｎの上半分における１個の４配位のＯは、下方向に近接する１個の４配位のＺｎに結合し、下半分における３個の４配位のＯは、上方向に近接する３個の４配位のＺｎに結合する。このように、金属原子の上方向における４配位のＯの数と、そのＯの下方向に近接する金属原子の数は等しく、同様に金属原子の下方向における４配位のＯの数と、そのＯの上方向に近接する金属原子の数は等しい。このとき、Ｏは４配位なので、下方向に近接する金属原子の数と、上方向に近接する金属原子の数の和は４になる。従って、金属原子の上方向における４配位のＯの数と、別の金属原子の下方向における４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は、結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子又は４配位の金属原子と結合することになる。
【０１５８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、この他にも、層構造の合計の電荷が０となるように、複数の小グループが結合して中グループを構成する。
【０１５９】
さらに、図９（Ａ）では、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループのモデル図を示す。また、図９（Ｂ）では、３つの中グループで構成される大グループを示す。また、図９（Ｃ）では、図９（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１６０】
なお、図９（Ａ）では、便宜のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分のそれぞれに３個ずつ４配位のＯがあることを、丸枠の３として示している。同様に、図９（Ａ）において、Ｉｎの上半分及び下半分のそれぞれには、１個ずつ４配位のＯがあることを、丸枠の１として示している。また、同様に、図９（Ａ）では、下半分に１個の４配位のＯがあり、上半分に３個の４配位のＯがあるＺｎと、上半分に１個の４配位のＯがあり、下半分に３個の４配位のＯがあるＺｎと、を示している。
【０１６１】
図９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループでは、上から順に以下の構造を有している。４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎに結合している。該Ｉｎが、上半分に３個の４配位のＯがあるＺｎに結合している。該Ｚｎは、該Ｚｎの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している。該Ｉｎは、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合している。該小グループは、該小グループの下半分における１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している。複数の上記中グループが結合することにより、大グループが構成される。
【０１６２】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷は、それぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループの電荷は＋１となる。そのため、Ｓｎを含む層構造を形成するためには、＋１である電荷を打ち消す−１の電荷が必要となる。電荷が−１となる構造として、図８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１６３】
さらに、図９（Ｂ）に示す大グループが繰り返された構造にすることにより、Ｉｎ−Ｓｎ−Ｚｎ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数）とする組成式で表すことができる。
【０１６４】
また、本実施の形態に示す他の四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、その他の金属酸化物などを用いた場合も同様である。
【０１６５】
例えば、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループのモデル図を図１０（Ａ）に示す。
【０１６６】
図１０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、上から順に以下の構造を有している。４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎに結合している。該Ｚｎは、該Ｚｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａに結合している。該Ｇａは、該Ｇａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎに結合している。複数の上記中グループが結合することにより、大グループが構成される。
【０１６７】
図１０（Ｂ）では、３つの中グループで構成される大グループを示す。また、図１０（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子配列を図１０（Ｃ）に示す。
【０１６８】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループの電荷は０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１６９】
なお、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、図１０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせて大グループを構成することもできる。
【０１７０】
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数）とする組成式で表すことができる。
【０１７１】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２６（Ａ）に示す結晶構造を取りうる。なお、図２６（Ａ）に示す結晶構造において、図８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７２】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２６（Ｂ）に示す結晶構造を取りうる。なお、図２６（Ｂ）に示す結晶構造において、図８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７３】
以上がＣＡＡＣの構造の一例の説明である。ＣＡＡＣのように結晶性を有する酸化物半導体は、バルク内の欠陥が低い。
【０１７４】
さらに、図７（Ａ）及び図７（Ｂ）に示す領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ＿ｂ、及び領域６０４ｂ＿ｂは、ドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ＿ｂ、及び領域６０４ｂ＿ｂにドーパントを添加することにより導電層との間の抵抗を小さくすることができるため、トランジスタを微細化することができる。
【０１７５】
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１７６】
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な材料の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。
【０１７７】
また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１７８】
絶縁層６０６ａ及び絶縁層６０６ｂとしては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０６ａ及び絶縁層６０６ｂに適用可能な材料の積層により、絶縁層６０６ａ及び絶縁層６０６ｂを構成してもよい。
【０１７９】
絶縁層６０７は、トランジスタへの不純物の侵入を抑制する保護絶縁層としての機能を有する。
【０１８０】
絶縁層６０７としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０７に適用可能な材料の積層により、絶縁層６０７を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより、絶縁層６０７を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層６０３＿ｂへの不純物の侵入抑制効果をより高めることができ、また、半導体層６０３＿ｂ中の酸素の脱離抑制効果を高めることができる。
【０１８１】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０１８２】
また、被素子形成層６００＿ａ及び被素子形成層６００＿ｂの上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層６０３＿ａ及び半導体層６０３＿ｂを介して脱離するのを抑制することができる。
【０１８３】
さらに、本実施の形態におけるトランジスタの作製方法の一例として、図７（Ａ）に示すトランジスタの作製方法の一例について、図１１を用いて説明する。図１１は、図７（Ａ）に示すトランジスタの作製方法を説明するための断面模式図である。
【０１８４】
まず、図１１（Ａ）に示すように、被素子形成層６００＿ａを準備し、被素子形成層６００＿ａの上に半導体層６０３＿ａを形成する。
【０１８５】
例えば、スパッタリング法を用いて半導体層６０３＿ａに適用可能な酸化物半導体材料の膜（酸化物半導体膜ともいう）を成膜することにより、半導体層６０３＿ａを形成することができる。なお、上記酸化物半導体膜を成膜した後に、該酸化物半導体膜の一部をエッチングしてもよい。また、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を成膜してもよい。
【０１８６】
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、４：２：３［ｍｏｌ数比］、３：１：２［ｍｏｌ数比］、２：１：３［ｍｏｌ数比］、３：１：４［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜してもよい。
【０１８７】
また、スパッタリングターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２［原子数比］、２：１：３［原子数比］、１：１：１［原子数比］、又は２０：４５：３５［原子数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜してもよい。このような組成比である酸化物ターゲットを用いることにより、結晶性の高い酸化物半導体膜を成膜することができる。特に、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３の組成比である酸化物ターゲットを用いることにより、より結晶性の高い酸化物半導体膜を成膜することができる。
【０１８８】
また、スパッタリングターゲットとして、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ系酸化物の膜を成膜してもよい。例えば、Ｉｎ−Ｚｎ系酸化物半導体膜の成膜に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの電界効果移動度（単に移動度ともいう）を向上させることができる。
【０１８９】
また、スパッタリング法を用いる場合、例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する。このとき、希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する場合には、希ガスの量に対して酸素の量が多い方が好ましい。
【０１９０】
また、スパッタリング法を用いた成膜を行う場合、堆積される膜中に水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物が含まれないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑えることが好ましい。
【０１９１】
例えば、スパッタリング法を用いて膜を成膜する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、上記不純物を脱離することができる。
【０１９２】
また、スパッタリング法を用いて成膜する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１９３】
また、スパッタリング法を用いて成膜する場合、吸着型の真空ポンプなどを用いて、膜を成膜する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、上記不純物を含む排気の逆流を低減することができる。
【０１９４】
また、スパッタリングガスとして、例えば上記不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物の濃度を低減することができる。例えば、スパッタリングガスとして、露点−７０℃以下であるガスを用いることが好ましい。
【０１９５】
また、本実施の形態におけるトランジスタの作製方法の一例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０１９６】
また、半導体層６０３＿ａとしてＣＡＡＣである酸化物半導体層を形成する場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にして酸化物半導体膜を成膜する。また、被素子形成層の温度を高くして酸化物半導体膜を成膜することにより、作製されるトランジスタの電界効果移動度を向上させ、ゲートバイアス・ストレスに対する安定性を高めることができる。
【０１９７】
また、このとき、被素子形成層６００＿ａは平坦であることが好ましい。例えば、被素子形成層６００＿ａの平均面粗さは、１ｎｍ以下、さらには０．３ｎｍ以下であることが好ましい。被素子形成層６００＿ａの平坦性を向上させることにより、アモルファス状態の酸化物半導体以上に移動度を向上させることができる。例えば、化学的機械研磨（ＣＭＰ）処理及びプラズマ処理の一つ又は複数により、被素子形成層６００＿ａを平坦化することができる。このとき、プラズマ処理には、希ガスイオンで表面をスパッタリングする処理やエッチングガスを用いて表面をエッチングする処理も含まれる。
【０１９８】
次に、図１１（Ｂ）に示すように、半導体層６０３＿ａの上に導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成する。
【０１９９】
例えば、スパッタリング法などを用いて導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａに適用可能な材料の膜を第１の導電膜として成膜し、該第１の導電膜の一部をエッチングすることにより導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成することができる。
【０２００】
次に、図１１（Ｃ）に示すように、半導体層６０３＿ａに接するように絶縁層６０２＿ａを形成する。
【０２０１】
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層６０２＿ａに適用可能な膜を成膜することにより、絶縁層６０２＿ａを形成することができる。スパッタリング法を用いて絶縁層６０２＿ａを形成することにより、トランジスタのバックチャネルとしての機能を有する半導体層６０３＿ａの部分における抵抗の低下を抑制することができる。また、絶縁層６０２＿ａを形成する際の被素子形成層６００＿ａの温度は、室温以上３００℃以下であることが好ましい。
【０２０２】
また、絶縁層６０２＿ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している半導体層６０３＿ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０２＿ａを形成することが好ましい。
【０２０３】
次に、絶縁層６０２＿ａの上に導電層６０１＿ａを形成する。
【０２０４】
例えば、スパッタリング法などを用いて導電層６０１＿ａに適用可能な材料の膜を第２の導電膜として成膜し、該第２の導電膜の一部をエッチングすることにより導電層６０１＿ａを形成することができる。
【０２０５】
また、図７（Ａ）に示すトランジスタの作製方法の一例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体膜を成膜した後、酸化物半導体膜の一部をエッチングした後、第１の導電膜を成膜した後、第１の導電膜の一部をエッチングした後、絶縁層６０２＿ａを形成した後、第２の導電膜を成膜した後、又は第２の導電膜の一部をエッチングした後に上記加熱処理を行う。上記加熱処理を行うことにより、水素、水、水酸基、又は水素化物などの不純物が半導体層６０３＿ａから排除される。
【０２０６】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０２０７】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層６０３＿ａに酸素が供給され、半導体層６０３＿ａ中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【０２０８】
また、図７（Ａ）に示すトランジスタの作製方法の一例では、半導体層６０３＿ａ形成後、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａ形成後、絶縁層６０２＿ａ形成後、導電層６０１＿ａ形成後、又は上記加熱処理後に酸素プラズマによる酸素ドーピング処理など、酸素イオンを電界で加速させる方法を用いて酸化物半導体膜に酸素を注入してもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層６０２＿ａを、化学量論的組成比より酸素が多い状態にする。
【０２０９】
半導体層６０３＿ａに接する絶縁層中の酸素を過剰にすることにより、半導体層６０３＿ａに酸素が供給されやすくなる。よって、半導体層６０３＿ａ中、又は絶縁層６０２＿ａと、半導体層６０３＿ａとの界面における酸素欠陥を低減することができるため、半導体層６０３＿ａのキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層６０３＿ａに含まれる酸素を過剰にした場合であっても、半導体層６０３＿ａに接する上記絶縁層により、半導体層６０３＿ａからの酸素の脱離を抑制することができる。
【０２１０】
例えば、絶縁層６０２＿ａとして、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
【０２１１】
また、絶縁層６０２＿ａとして、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
【０２１２】
また、絶縁層６０２＿ａとして、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
【０２１３】
以上の工程によって、半導体層６０３＿ａから、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層６０３＿ａに酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【０２１４】
さらに、上記加熱処理とは別に、絶縁層６０２＿ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０２１５】
上記に示す被素子形成層６００＿ａの意図的な加熱温度又は酸化物半導体膜の成膜後の加熱処理の温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上である。酸化物半導体膜の成膜後の加熱処理では、３００℃以上であれば膜中に含まれる水素等の不純物を放出させ、該不純物を除去すること（脱水化、脱水素化）ができる。
【０２１６】
上記加熱処理は酸素雰囲気中で行うことができるが、上記のように脱水化・脱水素化を窒素雰囲気又は減圧下で行ってから、酸素雰囲気中で熱処理をするように２段階で行うようにしてもよい。脱水化・脱水素化後に酸素を含む雰囲気中で熱処理することにより、酸化物半導体中に酸素を加えることも可能となり、上記加熱処理の効果をより高めることができる。また、上記加酸化処理を、酸化物半導体層に接するように絶縁層を設けた状態で熱処理を行ってもよい。例えば酸化物半導体層中及び酸化物半導体層に積層する層との界面には、酸素欠損による欠陥が生成されやすいが、上記加熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することができる。上記過剰な酸素は、主に格子間に存在する酸素であり、その酸素濃度を１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下にすることにより、例えば結晶化した場合であっても結晶に歪みなどを与えることなく酸化物半導体層中に酸素を含ませることができる。
【０２１７】
また、酸化物半導体膜の成膜後に加熱処理を行うことにより、作製されるトランジスタのゲートバイアス・ストレスに対する安定性を高めることができる。また、トランジスタの電界効果移動度を向上させることもできる。
【０２１８】
さらに、図１１（Ｅ）に示すように、導電層６０１＿ａが形成される側から半導体層６０３＿ａにドーパントを添加することにより、絶縁層６０２＿ａを介して自己整合で領域６０４ａ＿ａ及び領域６０４ｂ＿ａを形成する。
【０２１９】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０２２０】
なお、図７（Ａ）に示すトランジスタの作製方法の一例を示したが、これに限定されず、例えば図７（Ｂ）に示す各構成要素において、名称が図７（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図７（Ａ）に示す各構成要素と同じであれば、図７（Ａ）に示すトランジスタの作製方法の一例の説明を適宜援用することができる。
【０２２１】
図７乃至図１１を用いて説明したように、本実施の形態におけるトランジスタの一例では、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース又はドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース又はドレインの他方としての機能を有する導電層と、を含む構成にすることにより、トランジスタを構成することができる。
【０２２２】
また、本実施の形態におけるトランジスタの一例では、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。
【０２２３】
酸化物半導体をトランジスタに適用するにはキャリア密度を１×１０１８／ｃｍ３以下にすることが好ましい。ＩｎあるいはＺｎを含む酸化物半導体は、ＧａやＳｎを酸化物半導体を構成する一元素として含ませることのみならず、上記のように酸化物半導体膜の高純度化（水素等の除去）を図ることや、成膜後の熱処理をすることによってキャリア密度を１×１０１８／ｃｍ３以下にすることができる。
【０２２４】
また、酸化物半導体膜を成膜する際の加熱処理及び成膜後の加熱処理の一つ又は複数を行うことにより、トランジスタの閾値電圧をプラスシフトさせ、ノーマリ・オフ化させることができ、また、チャネル幅１μｍあたりのオフ電流を、１０ａＡ（１×１０−１７Ａ）以下、さらには１ａＡ（１×１０−１８Ａ）以下、さらには１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下、さらには１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０２２５】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における記憶回路のトランジスタに用いることにより、記憶回路におけるデータの保持時間を長くすることができる。
【０２２６】
また、本実施の形態におけるトランジスタの一例は、他のトランジスタ（例えば、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタ）と積層させることができる。よって、同一基板上に上記酸化物半導体層を含むトランジスタ及び上記他のトランジスタを形成しつつ、回路面積を縮小することができる。
【０２２７】
実施の形態１でも説明したように、単結晶シリコンを用いたトランジスタ（図１（Ｂ）等のトランジスタ１１１に相当）上に、酸化物半導体を用いたトランジスタ（図１（Ｂ）等のトランジスタ１０７に相当）を設ける構造が好ましい。当該構造は、高速動作、データの保持、及び回路面積の縮小の全てを実現することができる。
【０２２８】
また、上記酸化物半導体を用いたトランジスタは、非晶質又は結晶のいずれの場合であっても比較的高い電界効果移動度を得ることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することにより、結晶化を図ることもできる。例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体では３１ｃｍ２／Ｖｓｅｃ超、好ましくは３９ｃｍ２／Ｖｓｅｃ超、より好ましくは６０ｃｍ２／Ｖｓｅｃ超の電界効果移動度を得ることも可能である。また、高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると示唆される。また、本実施の形態におけるトランジスタの一例では、酸化物半導体層の欠陥密度が少ないほどトランジスタの電界効果移動度が高くなると示唆される。その理由について以下に説明する。
【０２２９】
酸化物半導体層を含む電界効果トランジスタに限らず、実際に測定される電界効果トランジスタの電界効果移動度は、様々な理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては、半導体層内部の欠陥や半導体層と絶縁層との界面の欠陥がある。例えば、Ｌｅｖｉｎｓｏｎモデルを用いると、酸化物半導体層に欠陥がないと仮定した場合のトランジスタの電界効果移動度を理論的に導き出すことができる。
【０２３０】
半導体層本来の電界効果移動度をμ０とし、測定される電界効果移動度をμとし、半導体層中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、測定される電界効果移動度であるμは、下記の式（１）で表される。
【０２３１】
【数１】
【０２３２】
上記式（１）において、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルにおいて、ポテンシャル障壁の高さであるＥは、下記の式（２）で表される。
【０２３３】
【数２】
【０２３４】
上記式（２）において、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルのキャリア面密度、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。さらに、線形領域におけるドレイン電流Ｉｄは、下記の式（３）で表される。
【０２３５】
【数３】
【０２３６】
上記式（３）において、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。さらに、上式の両辺をＶｇで割り、更に両辺の対数を取ると、式（３）を下記の式（４）に変換することができる。
【０２３７】
【数４】
【０２３８】
上記式（４）において、右辺はＶｇの関数である。式（４）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価することができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である酸化物半導体膜の欠陥密度Ｎは、１×１０１２／ｃｍ２程度である。
【０２３９】
上記の方法により求めた欠陥密度などをもとに、上記の式（１）及び式（２）を用いて本来の半導体層の電界効果移動度であるμ０を求めると、μ０＝１２０ｃｍ２／Ｖｓとなる。通常、欠陥のあるＩｎ−Ｇａ−Ｚｎ系酸化物で測定される電界効果移動度は、４０ｃｍ２／Ｖｓ程度であるが、しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。このことから、欠陥が少ないほど酸化物半導体の移動度、さらにはトランジスタの電界効果移動度は高いことがわかる。例えばＣＡＡＣなどの酸化物半導体層は、欠陥密度が低い。
【０２４０】
ただし、半導体層内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ１は、下記の式（５）で表される。
【０２４１】
【数５】
【０２４２】
上記式（５）において、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果では、Ｂ＝２．３８×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）となる。式（５）では、Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（５）の第２項が増加するため、Ｄが増加すると移動度μ１は低下することがわかる。
【０２４３】
半導体層内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果を図１２に示す。なお、上記計算には、シノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用する。また、酸化物半導体層において、バンドギャップを２．８電子ボルトとし、電子親和力を４．７電子ボルトとし、比誘電率を１５とし、厚さを１５ｎｍとする。さらに、トランジスタにおいて、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとする。また、ゲート絶縁層において、厚さを１００ｎｍとし、比誘電率を４．１とする。さらに、トランジスタにおいて、チャネル長及びチャネル幅をともに１０μｍとし、ドレイン電圧Ｖｄを０．１Ｖとする。
【０２４４】
図１２に示すように、ゲート電圧ＶＧが１Ｖ付近のときの電界効果移動度は、１００ｃｍ２／Ｖｓ以上と高いが、ゲート電圧ＶＧがさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓともいう）が望ましい。
【０２４５】
さらに、上記のように高い電界効果移動度の酸化物半導体を用いた、微細なトランジスタにおける電気特性の計算結果を以下に示す。
【０２４６】
まず、計算に用いたトランジスタの断面構造を図１３に示す。図１３に示すトランジスタは酸化物半導体層にＮ型の半導体領域６５３ａ及び６５３ｂ、並びに半導体領域６５３ｃを有する。半導体領域６５３ａ及び半導体領域６５３ｂの抵抗率は２×１０−３Ωｃｍとする。
【０２４７】
図１３（Ａ）に示すトランジスタは、下地絶縁物６５１及び埋め込み絶縁物６５２の上に設けられる。埋め込み絶縁物６５２は、酸化アルミニウムを用いて下地絶縁物６５１に埋め込まれるように設けられる。
【０２４８】
また、図１３（Ａ）に示すトランジスタは、半導体領域６５３ａと、半導体領域６５３ｂと、半導体領域６５３ｃと、ゲート絶縁層６５４と、ゲート電極６５５と、側壁絶縁物６５６ａと、側壁絶縁物６５６ｂと、絶縁層６５７と、ソース電極６５８ａと、ドレイン電極６５８ｂと、を含む。
【０２４９】
半導体領域６５３ｃは、半導体領域６５３ａ及び半導体領域６５３ｂの間に挟まれて設けられる。半導体領域６５３ｃは、チャネル形成領域となる真性の半導体領域である。
【０２５０】
ゲート電極６５５は、ゲート絶縁層６５４の上に設けられる。なお、ゲート電極６５５の幅を３３ｎｍとする。
【０２５１】
側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂは、ゲート電極６５５の側面に接するように設けられる。図１３（Ａ）に示すトランジスタでは、側壁絶縁物６５６ａの下の半導体領域は、Ｎ型の半導体領域６５３ａに含まれ、側壁絶縁物６５６ｂの下の半導体領域は、Ｎ型の半導体領域６５３ｂに含まれる。なお、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂのそれぞれの幅を５ｎｍとする。
【０２５２】
絶縁層６５７は、ゲート電極６５５の上に設けられる。絶縁層６５７は、ゲート電極６５５と他の配線との短絡を防止する機能を有する。
【０２５３】
ソース電極６５８ａは、半導体領域６５３ａに接する。
【０２５４】
ドレイン電極６５８ｂは、半導体領域６５３ｂに接する。
【０２５５】
なお、図１３（Ａ）に示すトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２５６】
また、図１３（Ｂ）に示すトランジスタは、図１３（Ａ）に示すトランジスタと比較して、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂの下の半導体領域の導電型が異なる。図１３（Ｂ）に示すトランジスタでは、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂの下の半導体領域は、真性の半導体領域６５３ｃに含まれる。すなわち、図１３（Ｂ）に示すトランジスタは、半導体領域６５３ａとゲート電極６５５が重ならない領域及び半導体領域６５３ｃとゲート電極６５５が重ならない領域を含む。この領域のそれぞれをオフセット領域といい、その幅をオフセット長（Ｌｏｆｆともいう）という。図１３（Ｂ）において、オフセット長は、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂのそれぞれの幅と同じである。
【０２５７】
なお、計算に使用するその他のパラメータは上記のとおりである。また、計算には、シノプシス社製デバイス計算ソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２５８】
図１４は、図１３（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す図である。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２５９】
図１４（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍであるトランジスタの場合の図であり、図１４（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍであるトランジスタの場合の図であり、図１４（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍであるトランジスタの場合の図である。図１４（Ａ）乃至図１４（Ｃ）に示すように、ゲート絶縁層６５４が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。また、ゲート電圧１Ｖ前後で、ドレイン電流の値は、記憶回路などで必要とされる１０μＡを超える。
【０２６０】
図１５は、図１３（Ｂ）に示す構造で、オフセット長（Ｌｏｆｆ）を５ｎｍであるトランジスタのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す図である。ここでは、ドレイン電圧を＋１Ｖとしてドレイン電流Ｉｄを計算し、ドレイン電圧を＋０．１Ｖとして電界効果移動度μを計算する。さらに、図１５（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍである場合の図であり、図１５（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍである場合の図であり、図１５（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍである場合の図である。
【０２６１】
また、図１６は、図１３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ここでは、ドレイン電流Ｉｄを、ドレイン電圧を＋１Ｖとして計算し、移動度μはドレイン電圧を＋０．１Ｖとして計算する。図１６（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍである場合の図であり、図１６（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍである場合の図であり、図１６（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍの場合の図である。
【０２６２】
図１４乃至図１６からわかるように、いずれもゲート絶縁層６５４が薄くなるほど、トランジスタのオフ電流が顕著に低下する一方、移動度μのピーク値やトランジスタのオン電流には目立った変化が無い。
【０２６３】
なお、電界効果移動度μのピークは、図１４では８０ｃｍ２／Ｖｓ程度であるが、図１５では６０ｃｍ２／Ｖｓ程度であり、図１６では４０ｃｍ２／Ｖｓ程度であることから、オフセット長（Ｌｏｆｆ）が増加するほど低下する。また、トランジスタのオフ電流も同様な傾向がある。一方、トランジスタのオン電流は、オフセット長（Ｌｏｆｆ）が増加すると共に減少するが、トランジスタのオフ電流の減少に比べるとはるかに緩やかである。また、いずれのトランジスタもゲート電圧１Ｖ前後で、ドレイン電流は、例えば記憶回路などで必要とされる１０μＡを超える。
【０２６４】
上記に示すように、酸化物半導体を含むトランジスタでは、電界効果移動度を高くすることもできるため、上記実施の形態における記憶回路を支障なく動作させることができる。
【０２６５】
さらに、上記トランジスタの一例として、チャネル形成層としてＩｎ、Ｓｎ、Ｚｎを含有する酸化物半導体層を含むトランジスタの例について説明する。
【０２６６】
例えば、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を含み、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍであるトランジスタの特性を図１７（Ａ）乃至図１７（Ｃ）に示す。なお、Ｖｄは１０Ｖとする。
【０２６７】
図１７（Ａ）は、被素子形成層を意図的に加熱せず、スパッタリング法を用いてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜して酸化物半導体層を形成したときにおけるトランジスタの特性を示す図である。図１７（Ａ）において、電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃである。一方、図１７（Ｂ）は、基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜して酸化物半導体層を形成したときのトランジスタの特性を示す図である。図１７（Ｂ）において、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃである。よって、意図的に加熱することにより、トランジスタの電界効果移動度が向上することがわかる。
【０２６８】
また、図１７（Ｃ）は、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体膜を２００℃でスパッタリング法を用いて成膜して酸化物半導体層を形成した後、６５０℃で加熱処理をしたときのトランジスタの特性を示す図である。図１７（Ｃ）において、電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃである。よって、酸化物半導体膜を成膜した後に加熱処理をすることによって、上記電界効果移動度が高くなることがわかる。
【０２６９】
なお、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層に酸素イオンを注入し、加熱処理により該酸化物半導体に含まれる水素、水、水酸基、又は水素化物などの不純物を放出させ、その加熱処理と同時に又はその後の加熱処理により酸化物半導体層を結晶化させても良い。上記結晶化又は再結晶化の処理により結晶性の良い非単結晶酸化物半導体層を得ることができる。
【０２７０】
また、被素子形成層を意図的に加熱しないで形成されたＩｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層を含むトランジスタは、例えば図１７（Ａ）に示すように、閾値電圧がマイナスシフトしてしまう傾向がある。しかし、被素子形成層を意図的に加熱して形成された酸化物半導体層を用いた場合、例えば図１７（Ｂ）に示すように、閾値電圧はトランジスタがノーマリ・オフとなる方向にシフトする。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数により、トランジスタがノーマリ・オフになりやすくなることがわかる。
【０２７１】
また、Ｉｎ、Ｓｎ及びＺｎの比率を変えることによってもトランジスタの閾値電圧を制御することができる。例えば、酸化物半導体膜の組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることにより、トランジスタをノーマリ・オフ型にしやすくすることができる。
【０２７２】
さらに、例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ゲートバイアス・ストレス試験（ＢＴ試験ともいう）を行うと、ドリフトが±１．５Ｖ未満、好ましくは±１．０Ｖ未満となる。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数を行うことにより、ゲートバイアス・ストレスに対する安定性が高くなることがわかる。ここで、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタにおけるＢＴ試験の結果を図１８及び図１９に示す。なお、ＢＴ試験としては、プラスＢＴ試験とマイナスＢＴ試験を行った。
【０２７３】
プラスＢＴ試験としては、まず被素子形成層（基板）の温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、被素子形成層（基板）の温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、被素子形成層（基板）の温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。
【０２７４】
また、マイナスＢＴ試験としては、まず被素子形成層（基板）の温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、被素子形成層（基板）の温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、被素子形成層（基板）の温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。
【０２７５】
試料１のプラスＢＴ試験の結果を図１８（Ａ）に示し、試料１のマイナスＢＴ試験の結果を図１８（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図１９（Ａ）に示し、試料２のマイナスＢＴ試験の結果を図１９（Ｂ）に示す。
【０２７６】
図１８（Ａ）及び図１８（Ｂ）に示すように、試料１のプラスＢＴ試験及びマイナスＢＴ試験によるトランジスタの閾値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、図１９（Ａ）及び図１９（Ｂ）に示すように、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるトランジスタの閾値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。よって、試料１及び試料２の両方において、ＢＴ試験前後におけるトランジスタの閾値電圧の変動が小さく、信頼性が高いことがわかる。
【０２７７】
さらに、組成比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１である金属酸化物のターゲットを用いて、被素子形成層を意図的に加熱せずにスパッタリング法を用いて成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパターンが観測される。しかし、上記酸化物半導体膜を加熱処理することにより結晶化させることができる。このときの加熱処理温度は任意であるが、例えば６５０℃の加熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２７８】
ここで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析の結果を以下に示す。なお、ＸＲＤ分析では、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いてＯｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２７９】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０２８０】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２８１】
当該Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。このときのターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の加熱温度は２００℃とした。上記工程により作製した試料を試料Ａとする。
【０２８２】
次に、試料Ａと同様の方法で作製した試料に対し、６５０℃の温度で加熱処理を行った。ここでは、窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行った。上記工程により作製した試料を試料Ｂとする。
【０２８３】
試料Ａ及び試料ＢのＸＲＤスペクトルを図２０に示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。よって、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、酸化物半導体層の結晶性が向上することがわかる。
【０２８４】
酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、作製したトランジスタのチャネル幅１μｍあたりのオフ電流は、例えば図２１に示すように、被素子形成層（基板）の温度が１２５℃の場合には、１ａＡ（１×１０−１８Ａ）以下、８５℃の場合には１００ｚＡ（１×１０−１９Ａ）以下、室温（２７℃）の場合には１ｚＡ（１×１０−２１Ａ）以下である。また、上記トランジスタのチャネル幅１μｍあたりのオフ電流を、好ましくは、１２５℃において０．１ａＡ（１×１０−１９Ａ）以下、８５℃において１０ｚＡ（１×１０−２０Ａ）以下、室温において０．１ｚＡ（１×１０−２２Ａ）以下にすることもできる。
【０２８５】
なお、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜は、加熱処理によって膜中の水素を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体膜と比べて水分の放出温度が高いため、好ましくは最初から不純物の含まれない膜を形成しておくことが好ましい。
【０２８６】
さらに、酸化物半導体膜の成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、被素子形成層（基板）の温度と電気的特性の関係について評価した。
【０２８７】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍのトランジスタである。なお、Ｖｄｓは１０Ｖとした。また、被素子形成層（基板）の温度が、−４０℃、−２５℃、２５℃、７５℃、１２５℃、及び１５０℃である６条件で上記評価を行った。なお、Ｌｏｖとは、ゲート電極と一対の電極との重畳する幅のことをいい、ｄＷとは、酸化物半導体膜に対する一対の電極のはみ出しのことをいう。
【０２８８】
図２２に、Ｉｄｓ（実線）及び電界効果移動度（点線）のＶｇｓ依存性を示す。また、図２３（Ａ）に被素子形成層（基板）の温度と閾値電圧の関係を示し、図２３（Ｂ）に被素子形成層（基板）の温度と電界効果移動度の関係を示す。
【０２８９】
図２２及び図２３（Ａ）より、被素子形成層（基板）の温度が高いほど閾値電圧が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２９０】
また、図２２及び図２３（Ｂ）より、被素子形成層（基板）の温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２９１】
以上がＩｎ、Ｓｎ、Ｚｎを含有する酸化物半導体層を含むトランジスタの説明である。
【０２９２】
上記Ｉｎ、Ｓｎ、Ｚｎを主成分とする上記酸化物半導体層を含むトランジスタでは、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのトランジスタにおいて、ゲート電圧が２．７Ｖでドレイン電圧が１．０Ｖのときに、１２μＡ以上のオン電流を流すことができる。また、トランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いた回路の中に上記酸化物半導体層を含むトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する回路を提供することができる。
【０２９３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２９４】
（実施の形態７）
本実施の形態では、半導体装置の一例として、ＣＰＵなどの演算処理装置について説明する。
【０２９５】
図２４に、演算処理装置の一例を示す。
【０２９６】
図２４の演算処理装置は、バスインターフェース（ＩＦともいう）８０１と、制御装置（ＣＴＬともいう）８０２と、キャッシュメモリ（ＣＡＣＨＥともいう）８０３と、命令デコーダ（ＩＤｅｃｏｄｅｒともいう）８０５と、処理回路８０６と、を有する。
【０２９７】
バスインターフェース８０１は、外部との信号のやりとり、及び演算処理装置内の各回路との信号のやりとりなどを行う機能を有する。
【０２９８】
制御装置８０２は、演算処理装置内の各回路の動作を制御する機能を有する。
【０２９９】
キャッシュメモリ８０３は、制御装置８０２により制御され、演算処理装置における動作時のデータを一時的に保持する機能を有する。なお、例えば、１次キャッシュ及び２次キャッシュとして、演算処理装置にキャッシュメモリ８０３を複数設けてもよい。
【０３００】
命令デコーダ８０５は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信号は、制御装置８０２に入力され、制御装置８０２は命令信号に応じた制御信号を処理回路８０６に出力する。
【０３０１】
処理回路８０６は、制御装置８０２により制御され、入力された命令信号に応じて演算処理を行う機能を有する。処理回路８０６は、ＡＬＵ等を有する部分であり、図１〜図６の論理回路部１０１及び記憶回路１０３を設けることができる。
【０３０２】
なお、演算処理装置にメモリとしてレジスタ等を設けてもよい。このときメモリは、制御装置８０２により制御される。例えば、複数のメモリを演算処理装置に設け、あるメモリを処理回路８０６用のメモリとし、別のメモリを命令デコーダ８０５用のレジスタとしてもよい。
【０３０３】
また、制御装置８０２や命令デコーダ８０５内に、図１〜図６の記憶回路１０３を設けてもよい。そうすることで、制御装置８０２や命令デコーダ８０５において、集積回路のトランジスタに入力されるデータを当該記憶回路に記憶することができ、データの保持、高速動作、消費電力の低減を行うことができる。
【０３０４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０３０５】
（実施の形態８）
本実施の形態では、上記実施の形態７における演算処理装置を備えた電子機器の例について説明する。
【０３０６】
本実施の形態における電子機器の一例について、図２５（Ａ）〜図２５（Ｄ）を用いて説明する。
【０３０７】
図２５（Ａ）に示す電子機器は、携帯型情報端末の一例である。図２５（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０３０８】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、及び図２５（Ａ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０３０９】
図２５（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、メモリと、外部機器とＣＰＵ及びメモリとの信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【０３１０】
図２５（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３１１】
図２５（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図２５（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０３１２】
また、図２５（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０３１３】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、及び図２５（Ｂ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０３１４】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０３１５】
図２５（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、メモリと、外部機器とＣＰＵ及びメモリとの信号の送受信を行うインターフェースと、を備える。なお、図２５（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３１６】
図２５（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３１７】
図２５（Ｃ）に示す電子機器は、設置型情報端末の例である。図２５（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０３１８】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０３１９】
また、図２５（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、メモリと、外部機器とＣＰＵ及びメモリとの信号の送受信を行うインターフェースと、を備える。なお、図２５（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３２０】
さらに、図２５（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０３２１】
図２５（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０３２２】
図２５（Ｄ）は、設置型情報端末の例である。図２５（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０３２３】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、及び図２５（Ｄ）に示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０３２４】
また、図２５（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、メモリと、外部機器とＣＰＵ及びメモリとの信号の送受信を行うインターフェースと、を備えてもよい。なお、図２５（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３２５】
図２５（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【０３２６】
上記実施の形態の演算処理装置は、図２５（Ａ）乃至図２５（Ｄ）に示す電子機器のＣＰＵとして用いられる。
【０３２７】
図２５を用いて説明したように、本実施の形態における電子機器の一例は、ＣＰＵとして上記実施の形態における演算処理装置を具備する構成である。
【０３２８】
また、本実施の形態における電子機器の一例では、上記実施の形態における記憶回路及び論理回路を用いることにより、演算処理装置の消費電力を抑制しつつ、長時間データの保持を行うことができる。また、上記実施の形態における記憶回路及び論理回路を用いることにより、演算処理装置の面積を小さくすることができる。
【０３２９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３３０】
１０１ 論理回路部
１０１ａ 論理回路部
１０１ｂ 論理回路部
１０３ 記憶回路
１０５ 論理回路
１０７ トランジスタ
１０９ 容量素子
１１１ トランジスタ
１２１ トランジスタ
１２３ トランジスタ
１３１ 単結晶シリコン層
１３３ ゲート絶縁層
１３５ ゲート電極
１３７ 酸化物半導体層
１３９ ゲート絶縁層
１４１ ゲート電極
１４３ 電極
１４５ 電極
１４７ 絶縁層
１４９ 電極
２０１ 加算器
２０３ ＡＮＤ回路
２０５ 選択回路
２０７ トランジスタ
２０９ トランジスタ
２１１ インバータ
３０１ 算術演算部
３０３ 論理演算部
３０５ シフト演算部
３０７ 選択回路
３０９ 選択回路
３１１ 選択回路
４０１ トランジスタ
４０３ インバータ
４０５ トランジスタ
４０７ 容量素子
４０９ インバータ
５０１ 接続部
５０３ 配線
５０５ メモリ
５０７ 選択回路
６００ 被素子形成層
６０１ 導電層
６０２ 絶縁層
６０３ 半導体層
６０４ａ 領域
６０４ｂ 領域
６０５ａ 導電層
６０５ｂ 導電層
６０６ａ 絶縁層
６０６ｂ 絶縁層
６０７ 絶縁層
６５１ 下地絶縁物
６５２ 埋め込み絶縁物
６５３ａ 半導体領域
６５３ｂ 半導体領域
６５３ｃ 半導体領域
６５４ ゲート絶縁層
６５５ ゲート電極
６５６ａ 側壁絶縁物
６５６ｂ 側壁絶縁物
６５７ 絶縁層
６５８ａ ソース電極
６５８ｂ ドレイン電極
８０１ バスインターフェース
８０２ 制御装置
８０３ キャッシュメモリ
８０５ 命令デコーダ
８０６ 処理回路
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部
【技術分野】
【０００１】
技術分野は、半導体装置、半導体装置の駆動方法、及び半導体装置の作製方法に関する。半導体装置としては、特に、トランジスタ等の半導体素子を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の一つとして、プログラマブルロジックデバイス（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ（ＰＬＤ））がある。ＰＬＤは、製造後に内部の回路構成等について、決定・変更等が可能（再構成可能）な集積回路である（特許文献１参照）。
【０００３】
ＰＬＤは、従来のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などに比べて、開発期間の短縮が可能であり、設計仕様の変更に柔軟に対応できるなどの利点を有しており、様々な装置への利用が進んでいる。
【０００４】
ＰＬＤは、例えば、複数の論理回路部と、論理回路部間の配線と、を有する。各論理回路部内の回路構成を変更、又は、論理回路部間の接続関係を変更することで、ＰＬＤの機能を変更することができる。
【０００５】
更に、ＰＬＤは、記憶回路を有してもよく、当該記憶回路により論理回路部内の回路構成の情報や論理回路部間の接続関係の情報を記憶しておくことができる。
【０００６】
なお、上記論理回路部としては、例えば演算論理ユニット（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ（ＡＬＵ））が用いられる。ＡＬＵは、一般的に、加算器や減算器等を組み合わせた算術演算部と、ＡＮＤ回路やＯＲ回路等を組み合わせた論理演算部と、シフト回路を有するシフト演算部と、それらを選択して出力するマルチプレクサ等の選択回路と、によって構成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−３１７６５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記記憶回路としてＳＲＡＭ又はＤＲＡＭを用いる場合、ＡＬＵ間の接続関係の変更、又は各ＡＬＵ内の回路構成の変更などを高速に行うことができる。しかし、ＳＲＡＭやＤＲＡＭは揮発性であるため、電源電圧の供給を停止すると、記憶されていた情報が失われてしまう。
【０００９】
また、上記記憶回路としてフラッシュメモリを用いる場合、不揮発性であるため、電源電圧の供給を停止しても情報を維持することができる。しかし、駆動電圧が高いため、高速動作や消費電力の低減を行うことは困難である。
【００１０】
以上を鑑み、本発明の一様態では、電源電圧の供給を停止しても、論理回路部間の接続関係、又は各論理回路部内の回路構成を長時間維持できる半導体装置を提供することを課題の一とする。
【００１１】
また、本発明の一様態では、論理回路部間の接続関係の変更、又は、各論理回路部内の回路構成の変更を高速で行うことができる半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１２】
本発明の一態様は、回路構成等の情報を記憶する記憶回路を有し、当該記憶回路内に酸化物半導体を用いた半導体素子を有する半導体装置である。具体的には、半導体装置はＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）であり、論理回路部と、記憶回路と、を有する。そして、当該記憶回路に記憶されたデータに応じて論理回路部内の回路構成を維持する。
【００１３】
また、半導体装置は、上記論理回路部を複数個有することが好ましく、その場合、上記記憶回路は、各論理回路部の回路構成、又は、論理回路部間の接続関係を維持する。論理回路部は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）を用いることができ、演算回路や選択回路等を有してもよい。
【００１４】
なお、本明細書ではＰＬＤのことを、再構成可能な回路とも呼ぶ。
【００１５】
また、本明細書において、半導体装置とは、半導体を利用することで機能する物（素子、装置など）全般を指す。半導体装置は、半導体素子（トランジスタ、ダイオード等）、その半導体素子を搭載した電気装置（電子回路、表示装置、発光装置等）、およびその電気装置を搭載した電子機器をその範疇とする。
【００１６】
本発明の他の一態様は、複数の演算回路と、選択回路と、記憶回路と、を有し、記憶回路は、トランジスタと、容量素子と、を有し、記憶回路は、トランジスタを介して容量素子及び選択回路にデータを入力し、選択回路は、データに応じて、複数の演算回路の演算結果の内の一つ又は複数を選択し、トランジスタのチャネル形成領域には、酸化物半導体が用いられている半導体装置である。
【００１７】
本発明の他の一態様は、複数の論理回路部と、接続部と、を有し、接続部は、記憶回路と、第１のトランジスタと、を有し、第１のトランジスタのソース又はドレインの一方は、複数の論理回路部のうちの一つと電気的に接続され、第１のトランジスタのソース又はドレインの他方は、複数の論理回路部のうちの他の一つと電気的に接続され、記憶回路は、第２のトランジスタと、容量素子と、を有し、記憶回路は、第２のトランジスタを介して容量素子及び第１のトランジスタのゲートにデータを入力し、第１のトランジスタは、データに応じて、複数の論理回路部のうちの一つと他の一つとの電気的な接続を制御し、第２のトランジスタのチャネル形成領域には、酸化物半導体が用いられている半導体装置である。
【００１８】
本発明の他の一態様は、複数の論理回路部と、第１の記憶回路と、接続部と、を有し、複数の論理回路部は、複数の演算回路と、選択回路と、を有し、第１の記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、第１の記憶回路は、第１のトランジスタを介して第１の容量素子及び選択回路に第１のデータを入力し、選択回路は、第１のデータに応じて、複数の演算回路の演算結果の内の一つ又は複数を選択し、接続部は、第２の記憶回路と、第２のトランジスタと、を有し、第２のトランジスタのソース又はドレインの一方は、複数の論理回路部のうちの一つと電気的に接続され、第２のトランジスタのソース又はドレインの他方は、複数の論理回路部のうちの他の一つと電気的に接続され、第２の記憶回路は、第３のトランジスタと、第２の容量素子と、を有し、第２の記憶回路は、第３のトランジスタを介して第２の容量素子及び第２のトランジスタのゲートにデータを入力し、第２のトランジスタは、データに応じて、複数の論理回路部のうちの一つと他の一つとの電気的な接続を制御し、第１のトランジスタ及び第３のトランジスタは、チャネル形成領域に酸化物半導体が用いられている半導体装置である。
【発明の効果】
【００１９】
本発明の一様態により、電源電圧の供給を停止しても、論理回路部間の接続関係の情報、又は、各論理回路部内の回路構成の情報を長時間保持できる半導体装置を提供することができる。
【００２０】
また、本発明の一様態により、論理回路部間の接続関係の変更、又は各論理回路部の回路構成の変更を、高速又は低消費電力で行うことが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】半導体装置の一例を説明するための図。
【図２】半導体装置の一例を説明するための図。
【図３】半導体装置の一例を説明するための図。
【図４】半導体装置の一例を説明するための図。
【図５】半導体装置の一例を説明するための図。
【図６】半導体装置の一例を説明するための図。
【図７】半導体装置の一例を説明するための図。
【図８】ＣＡＡＣの一例を説明するための図。
【図９】ＣＡＡＣの一例を説明するための図。
【図１０】ＣＡＡＣの一例を説明するための図。
【図１１】半導体装置の作製方法の一例を説明するための図。
【図１２】トランジスタのゲート電圧と電界効果移動度との関係を説明するための図。
【図１３】半導体装置の断面構造の一例を説明するための図。
【図１４】半導体装置における電気特性の計算結果を説明するための図。
【図１５】半導体装置における電気特性の計算結果を説明するための図。
【図１６】半導体装置における電気特性の計算結果を説明するための図。
【図１７】半導体装置における電気特性の測定結果を説明するための図。
【図１８】半導体装置における電気特性の測定結果を説明するための図。
【図１９】半導体装置における電気特性の測定結果を説明するための図。
【図２０】半導体装置における酸化物半導体膜のＸＲＤ測定結果を説明するための図。
【図２１】半導体装置の特性を説明するための図。
【図２２】半導体装置の特性を説明するための図。
【図２３】半導体装置の特性を説明するための図。
【図２４】演算処理装置の一例を説明するための図。
【図２５】電子機器の一例を説明するための図。
【図２６】ＣＡＡＣの一例を説明するための図。
【図２７】半導体装置の一例を説明するための図。
【発明を実施するための形態】
【００２２】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００２４】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２５】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００２６】
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２７】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２８】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００２９】
（実施の形態１）
本実施の形態では、半導体装置の一例について説明する。
【００３０】
図１（Ａ）に、半導体装置のブロック図の一例を示す。
【００３１】
図１（Ａ）の半導体装置は、論理回路部１０１と、記憶回路１０３と、を有する。論理回路部１０１は、複数の論理回路１０５を有する。そして、半導体装置では、記憶回路１０３に記憶されたデータ（信号ともいう）に応じて、複数の論理回路１０５のうちの一つ又は複数が選択され、論理回路部１０１内の回路構成が決定される。
【００３２】
論理回路部１０１の一例として、ＡＬＵなどが挙げられる。複数の論理回路１０５としては、加算器、減算器、乗算器、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、ＸＯＲ回路、又はシフト回路等の演算回路、マルチプレクサ等の選択回路などが挙げられる。また、論理回路１０５は、一つのトランジスタなど一つの素子で構成されていてもよい。論理回路１０５は、スイッチとしての機能を有する素子（トランジスタ等）を、一つ又は複数個を有する回路とも言える。
【００３３】
そして、論理回路部１０１は、記憶回路１０３に記憶されたデータに応じて、例えば加算器として用いる、又は、ＡＮＤ回路として用いるなど、適宜回路構成を変更することができる。
【００３４】
更に、記憶回路１０３においてデータを保持することで、論理回路部１０１の回路構成を維持することができる。なお、論理回路部１０１の内部に記憶回路１０３を有していてもよい。以下に、半導体装置の具体的な回路構成及び駆動方法を説明する。
【００３５】
（記憶回路１０３及び論理回路１０５の回路構成）
図１（Ｂ）に、記憶回路１０３及び論理回路１０５について、具体的な回路構成の一例を示す。
【００３６】
記憶回路１０３は、トランジスタ１０７と、容量素子１０９と、を有する。なお、記憶回路１０３は複数設けられていてもよく、その個数は、論理回路部１０１の構成に応じて決定すればよい。複数設けられている場合、その集合を単に記憶回路と呼ぶ場合や、記憶回路部と呼ぶ場合もある。また、抵抗や、ダイオード等の素子を有していてもよい。
【００３７】
トランジスタ１０７には、酸化物半導体が用いられている。特に、トランジスタ１０７のチャネル形成領域に酸化物半導体が用いられている。なお、図１（Ｂ）では、トランジスタ１０７に酸化物半導体が用いられていることを示すため、「ＯＳ」の符号を付している。
【００３８】
トランジスタ１０７のゲートは端子Ｗと電気的に接続され、トランジスタ１０７のソース又はドレインの一方は端子Ｄと電気的に接続され、トランジスタ１０７のソース又はドレインの他方は端子Ｆ及び容量素子１０９の一対の電極のうちの一方と電気的に接続される。容量素子１０９の一対の電極のうちの他方は、端子Ｃと電気的に接続される。ここで、各端子は、配線や電極と電気的に接続される構成とすることができる。なお、端子Ｃには、一定の電位、例えば、低電源電位が入力される構成とすることができる。
【００３９】
一方、論理回路１０５は、トランジスタ１１１を有する。ここでは、簡単のためトランジスタが一つの場合について説明するが、他の構成を用いてもよい。
【００４０】
トランジスタ１１１のゲートは記憶回路１０３の端子Ｆと電気的に接続される。すなわち、当該ゲートはトランジスタ１０７のソース又はドレインの他方及び容量素子１０９の一対の電極のうちの一方と電気的に接続される。トランジスタ１１１のソース又はドレインの一方は、端子Ｉと電気的に接続され、トランジスタ１１１のソース又はドレインの他方は端子Ｏと電気的に接続される。
【００４１】
トランジスタ１１１には、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体、有機半導体、化合物半導体、又は酸化物半導体等の様々な半導体を用いることができる。また、非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導体等を用いることができる。特に、トランジスタ１１１のチャネル形成領域にこれらの半導体が用いられている。
【００４２】
なお、単結晶半導体を用いたトランジスタとしては、単結晶半導体基板を用いたバルクトランジスタ、ＳＯＩ基板を用いた薄膜トランジスタ等が挙げられる。ＳＯＩ基板のベース基板としては、ガラス基板や半導体基板等が挙げられる。非晶質半導体、微結晶半導体、又は多結晶半導体を用いたトランジスタとしては、ガラス基板又は半導体基板などの上に設けられた薄膜トランジスタ等が挙げられる。
【００４３】
（記憶回路１０３及び論理回路１０５の駆動方法）
図１（Ｂ）に示した記憶回路１０３及び論理回路１０５の駆動方法について説明する。
【００４４】
記憶回路１０３へのデータの記憶（格納ともいう）は以下の方法で行われる。まず、トランジスタ１０７が、ゲートに入力される制御信号Ｗｒｉｔｅ（端子Ｗに入力される制御信号）によってオン状態に選択される。そして、オン状態のトランジスタ１０７を介して、データＤａｔａに対応する信号電位（端子Ｄに入力される信号電位）が容量素子１０９の一対の電極のうちの一方に入力される。すなわち、記憶回路１０３は、トランジスタ１０７を介して容量素子１０９にデータＤａｔａを入力する機能を有する。
【００４５】
その後、トランジスタ１０７が、ゲートに入力される制御信号Ｗｒｉｔｅ（端子Ｗに入力される制御信号）によってオフ状態に選択されることで、容量素子１０９の一対の電極のうちの一方に当該信号電位が保持される。その際、端子Ｆにも当該信号電位が保持される。このようにして、記憶回路１０３にデータＤａｔａを記憶することができる。
【００４６】
ここで、トランジスタ１０７には、酸化物半導体が用いられており、例えばシリコン系のトランジスタに比べてオフ電流（リーク電流ともいう）が著しく小さい。そのため、記憶回路１０３は、トランジスタ１０７がオフ状態である場合に、容量素子１０９の一対の電極のうちの一方及び端子Ｆに、上記信号電位を長期間にわたって保持することができる。そのため、記憶回路１０３は、例えば半導体装置への電源電圧の供給を停止した後も、データＤａｔａを長時間保持することができる。
【００４７】
また、酸化物半導体を用いたトランジスタ１０７を有する記憶回路１０３は、例えばシリコン系のトランジスタを用いたフラッシュメモリ等に比べて駆動電圧が低い。そのため、当該フラッシュメモリ等に比べて高速動作及び消費電力の低減が可能である。
【００４８】
一方、図１（Ｂ）の論理回路１０５では、上記信号電位がトランジスタ１１１のゲートに入力され、トランジスタ１１１のオン／オフが制御される。すなわち、端子Ｉと端子Ｏとの導通が制御される。そして、記憶回路１０３がデータＤａｔａを長時間保持できるため、半導体装置への電源電圧の供給を停止した後も論理回路１０５の回路構成を維持することができる。図１（Ｂ）において論理回路１０５の回路構成を維持するとは、トランジスタ１１１のオン状態又はオフ状態（端子Ｉと端子Ｏとの導通又は非導通）を維持することを意味する。
【００４９】
ここで、トランジスタ１１１は、高速に動作することが望ましいため、移動度が高い結晶性半導体を用いるとよい。特に、単結晶半導体を用いることが好ましく、また、結晶性の向上が容易であるシリコンを含有する半導体を用いることが好ましい。すなわち、トランジスタ１１１は、単結晶シリコンを用いることが好ましい。
【００５０】
また、トランジスタ１０７とトランジスタ１１１とを積層することで、回路面積を縮小することができる。例えば、図７（Ｃ）のようにトランジスタ１１１上にトランジスタ１０７を設ければよい。その場合、単結晶シリコンを用いたトランジスタ１１１上に、酸化物半導体を用いたトランジスタ１０７を設ける構造が好ましい。図７（Ｄ）に、積層させた場合の断面構造の具体的な一例を示す。
【００５１】
図７（Ｄ）の断面構造は、図１（Ｂ）の回路構成に対応するものであり、単結晶シリコンを用いたトランジスタ１１１上に、酸化物半導体を用いたトランジスタ１０７と、容量素子１０９とが、設けられている構造を示している。
【００５２】
トランジスタ１１１は、単結晶シリコン層１３１と、ゲート絶縁層１３３と、ゲート電極１３５と、を有している。トランジスタ１０７は、酸化物半導体層１３７と、ゲート絶縁層１３９と、ゲート電極１４１と、を有している。容量素子１０９は、一対の電極のうち一方の電極１４３及び他方の電極１４５と、誘電体層となる絶縁層１４７と、を有している。そして、トランジスタ１１１のゲート電極１３５は、容量素子１０９の一方の電極１４３、及び、トランジスタ１０７のソース電極又はドレイン電極の一方の電極１４９に電気的に接続されている。
【００５３】
図７（Ｄ）の例において、容量素子１０９の一方の電極１４３は、トランジスタ１０７のソース電極又はドレイン電極の一方の電極１４９が延伸されたものである。また、容量素子１０９の誘電体層となる絶縁層１４７は、トランジスタ１０７のゲート絶縁層１３９が延伸されたものである。また、容量素子１０９の他方の電極１４５は、トランジスタ１０７のゲート電極１４１が設けられている層と同じ層上に設けられている。このような構造の一部又は全部を用いることで、各素子が有する膜や電極等を、同じ材料を用いて同じ工程で形成することができ、コスト及び工程数を削減することができる。
【００５４】
図７（Ｄ）のような構造を有する半導体装置は、高速動作、データの保持、回路面積の縮小、並びにコスト及び工程数の削減の全てを実現することができる。なお、半導体装置の断面構造は、図７（Ｃ）、（Ｄ）に限定されず、トランジスタ１０７上にトランジスタ１１１を設けてもよい。また、図７（Ｄ）では、トランジスタ１０７の一部がトランジスタ１１１と重なっているが、トランジスタ１０７の全部がトランジスタ１１１と重なっていていてもよい。また、トランジスタ１１１とトランジスタ１０７とを積層しなくてもよく、トランジスタ１０７と容量素子１０９とを積層させる構造や、トランジスタ１１１と容量素子１０９とを積層させる構造などとしてもよい。
【００５５】
以上のように、記憶回路１０３に記憶されたデータＤａｔａに応じて論理回路１０５を制御することができる。
【００５６】
なお、図１（Ｂ）では、論理回路１０５としてトランジスタが一つの場合を示したが、他の回路構成としてもよい。例えば、図１（Ｃ）のように、論理回路１０５は、インバータなどのＣＭＯＳ回路を有していてもよい。図１（Ｃ）の動作も図１（Ｂ）の動作と同様に、記憶回路１０３に記憶されたデータＤａｔａに応じて、トランジスタ１２１及びトランジスタ１２３のオン／オフを制御する。すなわち、端子Ｉ１と端子Ｏとの導通、又は、端子Ｉ２と端子Ｏとの導通を選択する。なお、端子Ｉ１には高電源電位が入力され、端子Ｉ２には低電源電位が入力される構成とすることができる。
【００５７】
（記憶回路１０３及び論理回路部１０１の回路構成及び駆動方法）
図２（Ａ）に、記憶回路１０３及び論理回路部１０１の回路構成の一例を示す。
【００５８】
論理回路部１０１は、図１（Ａ）の論理回路１０５に相当するものとして、加算器２０１と、ＡＮＤ回路２０３と、選択回路２０５と、を有する。すなわち、論理回路部１０１は、加算器２０１及びＡＮＤ回路２０３等の演算回路と、選択回路２０５と、を有する。上述した他の論理回路を用いてもよい。また、抵抗や、ダイオード等の素子を有していてもよい。
【００５９】
加算器２０１及びＡＮＤ回路２０３としては、公知の回路を用いればよい。加算器２０１及びＡＮＤ回路２０３は、端子Ａ及び端子Ｂからの入力に基づき演算を行い、演算結果を選択回路２０５に入力する機能を有する。
【００６０】
選択回路２０５の一例として、マルチプレクサ等が挙げられる。選択回路２０５は、記憶回路１０３の端子Ｆに電気的に接続され、選択信号Ｓとして記憶回路１０３のデータＤａｔａが入力される。そして、選択回路２０５は、当該データＤａｔａに応じて、加算器２０１又はＡＮＤ回路２０３からの入力のうちの一方を選択して、端子Ｏに出力する。すなわち、選択回路２０５は、当該データＤａｔａに応じて加算器２０１やＡＮＤ回路２０３等の演算回路の演算結果のうちの一つを選択する機能を有する。また、論理回路部１０１の構成によっては、演算回路を複数選択するようにすることもできる。
【００６１】
図２（Ｂ）に、記憶回路１０３及び選択回路２０５の具体的な回路構成を示す。
【００６２】
選択回路２０５は、２つの入力（ＡＮＤ回路からの入力及び加算器からの入力）を有するマルチプレクサの一例であり、トランジスタ２０７と、トランジスタ２０９と、インバータ２１１と、を有する。ここでは、トランジスタ２０７とトランジスタ２０９とは、極性が同じものを用いている。なお、選択回路２０５の回路構成は、トランジスタによって演算回路と端子Ｏとの電気的な接続を制御できればよく、図２（Ｂ）に限定されない。
【００６３】
トランジスタ２０７のゲートはインバータ２１１を介して端子Ｆに電気的に接続され、トランジスタ２０７のソース又はドレインの一方はＡＮＤ回路２０３に電気的に接続され、トランジスタ２０９のゲートは端子Ｆに電気的に接続され、トランジスタ２０９のソース又はドレインの一方は加算器２０１に電気的に接続され、トランジスタ２０７のソース又はドレインの他方及びトランジスタ２０９のソース又はドレインの他方は端子Ｏに電気的に接続される。なお、マルチプレクサの入力は、論理回路部１０１の構成に応じて、任意のｍ（ｍは正の整数）個に適宜変更すればよい。また、選択信号Ｓの数は、入力の数に応じて決定すればよい。また、記憶回路１０３の数は、選択信号Ｓの数に応じて決定すればよい。例えば、４つの入力（ｍ＝４：Ｉ０、Ｉ１、Ｉ２、Ｉ３）を有する場合、端子Ｏからの出力が４通りなので、２つの選択信号Ｓ０、Ｓ１（「Ｓ０Ｓ１」＝「００」、「０１」、「１０」、「１１」の４通り）を用い、２つの選択信号Ｓ０、Ｓ１のそれぞれに対応する２つの記憶回路１０３を設ければよい（図２７（Ａ）、（Ｂ）参照）。
【００６４】
図２（Ｂ）の回路の駆動は、図１（Ｂ）、（Ｃ）の回路と同様に行えばよい。まず、記憶回路１０３は、トランジスタ１０７を介して選択信号ＳとなるデータＤａｔａを選択回路２０５に入力する。次に、選択回路２０５は、当該データＤａｔａに応じてトランジスタ２０９のオン／オフを制御し、当該データＤａｔａの反転データに応じてトランジスタ２０７のオン／オフを制御する。そして、トランジスタ２０７がオン状態でトランジスタ２０９がオフ状態の場合、ＡＮＤ回路２０３からの入力が選択され、端子Ｏに出力される。また、トランジスタ２０９がオン状態でトランジスタ２０７がオフ状態の場合、加算器２０１からの入力が選択され、端子Ｏに出力される。
【００６５】
このように、記憶回路１０３のデータＤａｔａに応じて、選択回路２０５が制御され、加算器２０１又はＡＮＤ回路２０３の演算結果のうちの一方が選択される。なお、図２では、簡単のため、論理回路部１０１の論理回路１０５として、加算器２０１、ＡＮＤ回路２０３、及び選択回路２０５のみ示したが、他の構成としてもよい。図３に、より実用的な構成を示す。
【００６６】
図３は、論理回路部１０１として一般的なＡＬＵを用いた場合のブロック図である。論理回路部１０１は、加算器や減算器等を組み合わせた算術演算部３０１と、ＡＮＤ回路やＯＲ回路等を組み合わせた論理演算部３０３と、シフト回路を有するシフト演算部３０５と、それらを選択して出力するマルチプレクサ等の選択回路２０５と、を有する。また、各演算部３０１、３０３、３０５は、マルチプレクサ等の選択回路３０７、３０９、３１１を有しており、各演算部内の論理回路の回路構成の組み合わせを変更することができる。
【００６７】
各演算部内の選択回路３０７、３０９、３１１は、選択回路２０５と同様に、選択信号Ｓとなる記憶回路１０３のデータＤａｔａに応じて制御される。図３の場合、記憶回路１０３は、図１（Ｂ）のようなトランジスタ１０７と容量素子１０９との組を複数組設けた記憶回路部とし、端子Ｆ１〜Ｆ４からデータＤａｔａが出力されるようにすればよい。なお、当該組の数は、選択回路２０５、３０７、３０９、３１１の入力の数によって決定すればよい。また、端子Ｆ１〜端子Ｆ４から同じデータＤａｔａが出力される場合、図１（Ｂ）のような記憶回路１０３を選択回路２０５、３０７、３０９、３１１で共有してもよく、半導体装置の小型化が可能である。
【００６８】
そして、記憶回路１０３がデータＤａｔａを長時間保持することができるため、半導体装置への電源電圧の供給を停止した後も、論理回路部１０１の回路構成を維持することができる。また、図３のように回路構成が複雑になるのに伴い、記憶回路１０３の高速動作や消費電力を低減する効果が一層顕著になる。
【００６９】
なお、図２や図３のような回路を複数設けることで、端子Ａ及び端子Ｂから入力される信号のビット数を増やすことができる。すなわち、任意のｎ（ｎは正の整数）ビットの論理回路部１０１を構成することができる。
【００７０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００７１】
（実施の形態２）
本実施の形態では、実施の形態１と異なる半導体装置の一例を説明する。
【００７２】
図４（Ａ）、（Ｂ）に、図１（Ｂ）の変形例を示す。
【００７３】
まず、図４（Ａ）の例について説明する。記憶回路１０３は、図１（Ｂ）等と同様である。
【００７４】
図４（Ａ）の論理回路１０５は、トランジスタ１１１と、トランジスタ４０１と、インバータ４０３と、を有する。トランジスタ１１１とトランジスタ４０１とは、端子Ｉと端子Ｏとの間に並列に電気的に接続される。すなわち、トランジスタ１１１のソース又はドレインの一方及びトランジスタ４０１のソース又はドレインの一方が端子Ｉに電気的に接続され、トランジスタ１１１のソース又はドレインの他方及びトランジスタ４０１のソース又はドレインの他方が端子Ｏに電気的に接続される。
【００７５】
トランジスタ１１１と、トランジスタ４０１とは、一方がＮチャネル型で他方がＰチャネル型であり、極性が異なるものを用いる。そして、トランジスタ１１１のゲートには記憶回路１０３のデータＤａｔａが入力され、トランジスタ４０１のゲートには当該データＤａｔａの反転データが入力される。図４（Ａ）のように極性の異なるトランジスタ１１１、４０１を用いることで、トランジスタ１１１、４０１の閾値電圧分の電圧変動を抑制することができる。
【００７６】
次に、図４（Ｂ）の例について説明する。
【００７７】
図４（Ｂ）の記憶回路１０３は、トランジスタ１０７と、容量素子１０９と、トランジスタ４０５と、容量素子４０７と、インバータ４０９と、を有する。トランジスタ１０７及び容量素子１０９については、図１（Ｂ）等と同様である。そして、トランジスタ４０５のゲートが端子Ｗに電気的に接続され、トランジスタ４０５のソース又はドレインの一方がインバータ４０９を介して端子Ｄに電気的に接続され、トランジスタ４０５のソース又はドレインの他方が容量素子４０７の一対の電極のうちの一方及び端子Ｆ２に電気的に接続される。
【００７８】
図４（Ｂ）の論理回路１０５は、図４（Ａ）と同様に、極性の異なるトランジスタ１１１とトランジスタ４０１とが端子Ｉと端子Ｏとの間に並列に電気的に接続されている。そして、トランジスタ１１１のゲートには記憶回路１０３のデータＤａｔａが入力され、トランジスタ４０１のゲートには当該データＤａｔａの反転データが入力される。図４（Ａ）と同様に極性の異なるトランジスタ１１１、４０１を用いることで、トランジスタ１１１、４０１の閾値電圧分の電圧変動を抑制することができる。
【００７９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００８０】
（実施の形態３）
本実施の形態では、上記実施の形態とは異なる半導体装置の一例を説明する。
【００８１】
図５（Ａ）の半導体装置は、複数の論理回路部１０１と、接続部５０１と、を有する。論理回路部１０１については、図１〜図３と同様であり、ＡＬＵ等を用いることができる。
【００８２】
接続部５０１は、複数の論理回路部１０１間を電気的に接続する配線５０３の導通を制御する機能を有する。図５（Ｂ）にその詳細を示す。
【００８３】
図５（Ｂ）の接続部５０１の回路構成及び駆動方法は、図１（Ｂ）と同様であり、記憶回路１０３のデータＤａｔａに応じて、トランジスタ１１１のオン／オフが制御される。すなわち、端子Ｉと端子Ｏとの導通が制御される。端子Ｉと端子Ｏとは、それぞれ異なる論理回路部１０１と電気的に接続されており、端子Ｉと端子Ｏとの導通の制御により、論理回路部１０１間の電気的な接続が制御される。なお、論理回路１０５は、トランジスタ１１１を一つ有する回路に限定されず、スイッチとしての機能を有する素子（トランジスタ等）を一つ又は複数個を有する回路でもよい。
【００８４】
このように、接続部５０１のトランジスタ１１１は、当該データＤａｔａに応じて、複数の論理回路部１０１のうちの一つと他の一つとの電気的な接続を制御する機能を有する。また、端子Ｉと端子Ｏとは、それぞれ一つの論理回路部１０１の端子Ａと端子Ｏ（図３等参照）とに電気的に接続されるようにしてもよい。すなわち、一つの論理回路部１０１の出力が入力に帰還する構成としてもよい。なお、接続部５０１の外部に記憶回路１０３を有していてもよい。
【００８５】
図５（Ｃ）は、複数の論理回路部１０１間の電気的な接続の一例を示す図である。図５（Ｃ）の半導体装置は、メモリ５０５と、選択回路５０７と、を有する。メモリ５０５には、制御信号Ｗｒｉｔｅ及びデータＤａｔａ等の情報ａ〜情報ｎが格納されている。選択回路５０７は、マルチプレクサ等であり、当該情報を選択して接続部５０１の記憶回路１０３に出力する。
【００８６】
図５（Ｃ）では、情報ａが選択され、論理回路部１０１間の配線５０３が矢印のように接続される様子を示している。また、情報ｂ〜情報ｎが選択された場合に、接続関係が変更されるようにすればよい。なお、図５（Ｃ）では、接続された配線５０３のみ示している。
【００８７】
そして、図５（Ｃ）の半導体装置は、接続部５０１が有する記憶回路１０３においてデータＤａｔａを長時間保持することができるため、半導体装置への電源電圧の供給を停止した後も、複数の論理回路部１０１間の接続関係を維持することができる。また、接続部５０１が有する酸化物半導体を用いたトランジスタ１０７は駆動電圧が低い。そのため、接続関係を変更する際に、例えばフラッシュメモリ等に比べて高速動作及び消費電力の低減が可能である。
【００８８】
なお、メモリ５０５に記憶回路１０３を用いてもよい。その場合、メモリ５０５も高速かつ低消費電力で動作させることができる。また、接続部５０１の回路構成として、図４（Ａ）、（Ｂ）を用いてもよい。
【００８９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００９０】
（実施の形態４）
本実施の形態は、実施の形態１及び実施の形態３を組み合わせた半導体装置の一例を説明する。
【００９１】
図６（Ａ）の半導体装置は、複数の論理回路部１０１（「＋」や「ＡＮＤ」などを付した部分）と、接続部５０１と、記憶回路１０３と、メモリ５０５と、選択回路５０７と、を有する。半導体装置の外部にメモリ５０５及び選択回路５０７を有していてもよい。
【００９２】
記憶回路１０３は、実施の形態１等で説明したように、複数の論理回路部１０１の回路構成を維持する機能を有する。
【００９３】
接続部５０１は、実施の形態３等で説明したように、複数の論理回路部１０１間の接続関係を維持する機能を有する。
【００９４】
そして、メモリ５０５に格納されている情報ａ〜情報ｎのそれぞれは、当該回路構成及び接続関係の両方の情報を有している。その情報を記憶回路１０３及び接続部５０１に保持させることで、半導体装置は、電源電圧の供給を停止した後も、当該回路構成及び接続関係の両方を維持することができる。また、記憶回路１０３が有する酸化物半導体を用いたトランジスタは駆動電圧が低い。そのため、当該回路構成や接続関係の変更を高速かつ低消費電力で行うことができる。
【００９５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００９６】
（実施の形態５）
本実施の形態では、半導体装置の消費電力を低減する構成の一例を示す。
【００９７】
図６（Ｂ）に、半導体装置において使用しない回路への電源電圧の供給を停止する構成を示す。なお、論理回路部１０１（論理回路部１０１ａ及び論理回路部１０１ｂ）、接続部５０１、記憶回路１０３等の構成は他の実施の形態と同様である。
【００９８】
使用する論理回路部１０１ａ、記憶回路１０３のうち論理回路部１０１ａにデータＤａｔａを供給する部分、及び、接続部５０１のうち論理回路部１０１ａの接続関係を制御する記憶回路には、電源電圧が供給される。
【００９９】
一方、使用しない論理回路部１０１ｂ、記憶回路１０３のうち論理回路部１０１ｂにデータＤａｔａを供給する部分、及び、接続部５０１のうち論理回路部１０１ｂの接続関係を制御する記憶回路には、電源電圧の供給を停止する。また、それらのいずれかへの電源電圧の供給を停止するようにしてもよい。すなわち、使用しない論理回路部１０１ｂのみ電源電圧の供給を停止するようにしてもよい。
【０１００】
電源電圧の供給を停止する一例として、図１（Ｃ）の論理回路１０５として示したインバータでは、端子Ｉ１及び端子Ｉ２と電源線との電気的な接続をスイッチ等で遮断することにより、高電源電位の供給及び低電源電位の供給を停止することができる。図２（Ａ）の加算器２０１、ＡＮＤ回路２０３、及び選択回路２０５等も同様に、スイッチ等を用いて高電源電位の供給や低電源電位の供給を停止することができる。
【０１０１】
このように、使用しない回路への電源電圧の供給を停止することで、半導体装置の消費電力を低減することができる。
【０１０２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１０３】
（実施の形態６）
本実施の形態では、上記実施の形態に示す記憶回路のトランジスタに適用可能な酸化物半導体層を含む電界効果トランジスタの例について説明する。
【０１０４】
本実施の形態におけるトランジスタの一例について、図７（Ａ）、（Ｂ）を用いて説明する。
【０１０５】
図７（Ａ）に示すトランジスタは、導電層６０１＿ａと、絶縁層６０２＿ａと、半導体層６０３＿ａと、導電層６０５ａ＿ａと、導電層６０５ｂ＿ａと、を含む。
【０１０６】
半導体層６０３＿ａは、領域６０４ａ＿ａ及び領域６０４ｂ＿ａを含む。領域６０４ａ＿ａ及び領域６０４ｂ＿ａは、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ＿ａ及び領域６０４ｂ＿ａの間の領域がチャネル形成領域になる。半導体層６０３＿ａは、被素子形成層６００＿ａの上に設けられる。なお、必ずしも領域６０４ａ＿ａ及び領域６０４ｂ＿ａを設けなくてもよい。
【０１０７】
導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａは、半導体層６０３＿ａの上に設けられ、半導体層６０３＿ａに電気的に接続される。また、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａの側面は、テーパ状である。
【０１０８】
また、導電層６０５ａ＿ａは、領域６０４ａ＿ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ＿ａを領域６０４ａ＿ａの一部に重畳させることにより、導電層６０５ａ＿ａ及び領域６０４ａ＿ａの間の抵抗値を小さくすることができる。また、導電層６０５ａ＿ａに重畳する半導体層６０３＿ａの領域の全てが領域６０４ａ＿ａである構造にしてもよい。
【０１０９】
また、導電層６０５ｂ＿ａは、領域６０４ｂ＿ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ＿ａを領域６０４ｂ＿ａの一部に重畳させることにより、導電層６０５ｂ＿ａ及び領域６０４ｂ＿ａの間の抵抗を小さくすることができる。また、導電層６０５ｂ＿ａに重畳する半導体層６０３＿ａの領域の全てが領域６０４ｂ＿ａである構造にしてもよい。
【０１１０】
絶縁層６０２＿ａは、半導体層６０３＿ａ、導電層６０５ａ＿ａ、及び導電層６０５ｂ＿ａの上に設けられる。
【０１１１】
導電層６０１＿ａは、絶縁層６０２＿ａの一部の上に設けられ、絶縁層６０２＿ａを介して半導体層６０３＿ａに重畳する。絶縁層６０２＿ａを介して導電層６０１＿ａと重畳する半導体層６０３＿ａの領域がチャネル形成領域になる。
【０１１２】
また、図７（Ｂ）に示すトランジスタは、導電層６０１＿ｂと、絶縁層６０２＿ｂと、半導体層６０３＿ｂと、導電層６０５ａ＿ｂと、導電層６０５ｂ＿ｂと、絶縁層６０６ａと、絶縁層６０６ｂと、絶縁層６０７と、を含む。
【０１１３】
半導体層６０３＿ｂは、領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを含む。領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂは、互いに離間し、それぞれドーパントが添加された領域である。半導体層６０３＿ｂは、例えば導電層６０５ａ＿ｂ、導電層６０５ｂ＿ｂ、及び被素子形成層６００＿ｂの上に設けられ、導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂに電気的に接続される。なお、必ずしも領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを設けなくてもよい。
【０１１４】
絶縁層６０２＿ｂは、半導体層６０３＿ｂの一部の上に設けられる。
【０１１５】
導電層６０１＿ｂは、絶縁層６０２＿ｂの一部の上に設けられ、絶縁層６０２＿ｂを介して半導体層６０３＿ｂに重畳する。なお、絶縁層６０２＿ｂを介して導電層６０１＿ｂと重畳する半導体層６０３＿ｂの領域がトランジスタのチャネル形成領域になる。なお、導電層６０１＿ｂの上に絶縁層が設けられていてもよい。
【０１１６】
絶縁層６０６ａは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の側面の一方に接する。
【０１１７】
絶縁層６０６ｂは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の側面の他方に接する。
【０１１８】
なお、絶縁層６０２＿ｂを介して絶縁層６０６ａ及び絶縁層６０６ｂに重畳する領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度は、絶縁層６０６ａ及び絶縁層６０６ｂに重畳しない領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度より低くてもよい。
【０１１９】
導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂは、半導体層６０３＿ｂの上に設けられる。
【０１２０】
導電層６０５ａ＿ｂは、領域６０４ａ＿ｂに電気的に接続される。また、導電層６０５ａ＿ｂは、絶縁層６０６ａに接する。
【０１２１】
導電層６０５ｂ＿ｂは、領域６０４ｂ＿ｂに電気的に接続される。また、導電層６０５ｂ＿ｂは、絶縁層６０６ｂに接する。
【０１２２】
絶縁層６０７は、導電層６０１＿ｂ、導電層６０５ａ＿ｂ、導電層６０５ｂ＿ｂ、絶縁層６０６ａ、及び絶縁層６０６ｂの上に設けられる。
【０１２３】
さらに、図７（Ａ）及び図７（Ｂ）に示す各構成要素について説明する。
【０１２４】
被素子形成層６００＿ａ及び被素子形成層６００＿ｂとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００＿ａ及び被素子形成層６００＿ｂとして用いることもできる。
【０１２５】
導電層６０１＿ａ及び導電層６０１＿ｂのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【０１２６】
導電層６０１＿ａ及び導電層６０１＿ｂとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１＿ａ及び導電層６０１＿ｂに適用可能な材料の積層により、導電層６０１＿ａ及び導電層６０１＿ｂを構成することもできる。
【０１２７】
絶縁層６０２＿ａ及び絶縁層６０２＿ｂのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【０１２８】
絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。
【０１２９】
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂが第１３族元素を含む場合に、半導体層６０３＿ａ及び半導体層６０３＿ｂに接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０１３０】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０１３１】
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成してもよい。
【０１３２】
半導体層６０３＿ａ及び半導体層６０３＿ｂのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層６０３＿ａ及び半導体層６０３＿ｂに適用可能な酸化物半導体としては、例えばＩｎ系酸化物（例えば酸化インジウムなど）、Ｓｎ系酸化物（例えば酸化スズなど）、又はＺｎ系酸化物（例えば酸化亜鉛など）などを用いることができる。
【０１３３】
また、上記金属酸化物としては、例えば、四元系金属酸化物、三元系金属酸化物、二元系金属酸化物などの金属酸化物を用いることもできる。なお、上記酸化物半導体として適用可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウム、スズ、ハフニウム、及びアルミニウムの一つまたは複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとして、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【０１３４】
例えば、四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用いることができる。
【０１３５】
また、三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯともいう）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、又はＩｎ−Ｌｕ−Ｚｎ系酸化物などを用いることができる。
【０１３６】
また、二元系金属酸化物としては、例えばＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、又はＩｎ−Ｇａ系酸化物などを用いることができる。
【０１３７】
なお、例えばＩｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１３８】
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１３９】
例えば、酸化物半導体としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）又はＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、酸化物半導体としては、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）又はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０１４０】
しかし、これらに限られず、必要とする半導体特性（移動度、閾値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１４１】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１４２】
また、半導体層６０３＿ａ及び半導体層６０３＿ｂとしては、ｃ軸に配向し、かつａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸において金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ａｂ面においてａ軸又はｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）の層を用いることができる。
【０１４３】
ＣＡＡＣとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含むものをいう。
【０１４４】
ＣＡＡＣは、単結晶ではないが、非晶質のみから形成されている材料でもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１４５】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は、一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１４６】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１４７】
このようなＣＡＡＣの例としては、例えば膜状に形成され、膜表面又は基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１４８】
また、酸化物半導体としては、ｃ軸方向に配向する結晶領域の組成がＩｎ１＋σＧａ１−σＯ３（ＺｎＯ）Ｍ（ただし、０＜σ＜１、Ｍ＝１以上３以下の数）で表され、ｃ軸方向に配向する結晶領域を含む全体の半導体層の組成がＩｎＰＧａＱＯＲ（ＺｎＯ）Ｍ（ただし、０＜Ｐ＜２、０＜Ｑ＜２、Ｍ＝１以上３以下の数）で表される材料を用いることもできる。
【０１４９】
また、例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂがＣＡＡＣの酸化物半導体層の場合において、トランジスタのチャネル長を３０ｎｍとするとき、半導体層６０３＿ａ及び半導体層６０３＿ｂの厚さを例えば５ｎｍ程度にしてもトランジスタにおける短チャネル効果を抑制することができる。
【０１５０】
ここで、ＣＡＡＣに含まれる結晶構造の一例について図８乃至図１０を用いてさらに説明する。なお、特に断りがない限り、図８乃至図１０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図８において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１５１】
図８（Ａ）では、１個の６配位のインジウム原子（６配位のＩｎともいう）と６配位のＩｎに近接する６個の４配位の酸素原子（４配位のＯともいう）と、を有する構造を示す。なお、Ｉｎなどの１個の金属原子と該金属原子に近接する酸素原子により構成される部分を小グループという。また、図８（Ａ）では、便宜のため、八面体構造を平面構造で示している。また、図８（Ａ）の上半分及び下半分には、それぞれ３個ずつ４配位のＯがある。また、図８（Ａ）に示す小グループの電荷は０である。
【０１５２】
図８（Ｂ）では、１個の５配位のＧａと、５配位のＧａに近接する３個の３配位の酸素原子（３配位のＯともいう）と、５配位のＧａに近接する２個の４配位のＯと、を有する構造を示す。３個の３配位のＯのそれぞれは、いずれもａｂ面に存在する。また、図８（Ｂ）の上半分及び下半分のそれぞれには、１個ずつ４配位のＯがある。また、インジウム原子には、６配位だけではなく、５配位のインジウム原子（５配位のＩｎ）も存在するため、５配位のＩｎと、３個の３配位のＯと、２個の４配位のＯにより、図８（Ｂ）に示す構造を構成することもできる。また、図８（Ｂ）に示す小グループの電荷は０である。
【０１５３】
図８（Ｃ）では、１個の４配位の亜鉛原子（４配位のＺｎともいう）と、４配位のＺｎに近接する４個の４配位のＯと、を有する構造を示す。図８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。なお、図８（Ｃ）に示す小グループの電荷は０である。
【０１５４】
図８（Ｄ）では、１個の６配位のスズ原子（６配位のＳｎともいう）と、６配位のＳｎに近接する６個の４配位のＯと、を有する構造を示す。図８（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。なお、図８（Ｄ）に示す小グループの電荷は＋１となる。
【０１５５】
図８（Ｅ）では、２個の亜鉛原子を含む小グループを示す。図８（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図８（Ｅ）に示す小グループの電荷は−１となる。
【０１５６】
なお、複数の小グループの集合体を中グループといい、複数の中グループの集合体を大グループ（ユニットセルともいう）という。
【０１５７】
ここで、上記小グループ同士が結合する規則について説明する。例えば、６配位のＩｎの上半分における３個の４配位のＯは、下方向に近接する３個の６配位のＩｎに結合し、下半分における３個の４配位のＯは、上方向に近接する３個の６配位のＩｎに結合する。また、５配位のＧａの上半分における１個の３配位のＯは、下方向に近接する１個の５配位のＧａに結合し、下半分における１個の３配位のＯは、上方向に近接する１個の５配位のＧａに結合する。また、４配位のＺｎの上半分における１個の４配位のＯは、下方向に近接する１個の４配位のＺｎに結合し、下半分における３個の４配位のＯは、上方向に近接する３個の４配位のＺｎに結合する。このように、金属原子の上方向における４配位のＯの数と、そのＯの下方向に近接する金属原子の数は等しく、同様に金属原子の下方向における４配位のＯの数と、そのＯの上方向に近接する金属原子の数は等しい。このとき、Ｏは４配位なので、下方向に近接する金属原子の数と、上方向に近接する金属原子の数の和は４になる。従って、金属原子の上方向における４配位のＯの数と、別の金属原子の下方向における４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は、結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子又は４配位の金属原子と結合することになる。
【０１５８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、この他にも、層構造の合計の電荷が０となるように、複数の小グループが結合して中グループを構成する。
【０１５９】
さらに、図９（Ａ）では、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループのモデル図を示す。また、図９（Ｂ）では、３つの中グループで構成される大グループを示す。また、図９（Ｃ）では、図９（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１６０】
なお、図９（Ａ）では、便宜のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分のそれぞれに３個ずつ４配位のＯがあることを、丸枠の３として示している。同様に、図９（Ａ）において、Ｉｎの上半分及び下半分のそれぞれには、１個ずつ４配位のＯがあることを、丸枠の１として示している。また、同様に、図９（Ａ）では、下半分に１個の４配位のＯがあり、上半分に３個の４配位のＯがあるＺｎと、上半分に１個の４配位のＯがあり、下半分に３個の４配位のＯがあるＺｎと、を示している。
【０１６１】
図９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループでは、上から順に以下の構造を有している。４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎに結合している。該Ｉｎが、上半分に３個の４配位のＯがあるＺｎに結合している。該Ｚｎは、該Ｚｎの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している。該Ｉｎは、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合している。該小グループは、該小グループの下半分における１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎと結合している。複数の上記中グループが結合することにより、大グループが構成される。
【０１６２】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷は、それぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループの電荷は＋１となる。そのため、Ｓｎを含む層構造を形成するためには、＋１である電荷を打ち消す−１の電荷が必要となる。電荷が−１となる構造として、図８（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１６３】
さらに、図９（Ｂ）に示す大グループが繰り返された構造にすることにより、Ｉｎ−Ｓｎ−Ｚｎ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数）とする組成式で表すことができる。
【０１６４】
また、本実施の形態に示す他の四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、その他の金属酸化物などを用いた場合も同様である。
【０１６５】
例えば、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループのモデル図を図１０（Ａ）に示す。
【０１６６】
図１０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、上から順に以下の構造を有している。４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎに結合している。該Ｚｎは、該Ｚｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａに結合している。該Ｇａは、該Ｇａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎに結合している。複数の上記中グループが結合することにより、大グループが構成される。
【０１６７】
図１０（Ｂ）では、３つの中グループで構成される大グループを示す。また、図１０（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子配列を図１０（Ｃ）に示す。
【０１６８】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループの電荷は０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１６９】
なお、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、図１０（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせて大グループを構成することもできる。
【０１７０】
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数）とする組成式で表すことができる。
【０１７１】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２６（Ａ）に示す結晶構造を取りうる。なお、図２６（Ａ）に示す結晶構造において、図８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７２】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２６（Ｂ）に示す結晶構造を取りうる。なお、図２６（Ｂ）に示す結晶構造において、図８（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７３】
以上がＣＡＡＣの構造の一例の説明である。ＣＡＡＣのように結晶性を有する酸化物半導体は、バルク内の欠陥が低い。
【０１７４】
さらに、図７（Ａ）及び図７（Ｂ）に示す領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ＿ｂ、及び領域６０４ｂ＿ｂは、ドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ＿ｂ、及び領域６０４ｂ＿ｂにドーパントを添加することにより導電層との間の抵抗を小さくすることができるため、トランジスタを微細化することができる。
【０１７５】
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１７６】
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な材料の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。
【０１７７】
また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１７８】
絶縁層６０６ａ及び絶縁層６０６ｂとしては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０６ａ及び絶縁層６０６ｂに適用可能な材料の積層により、絶縁層６０６ａ及び絶縁層６０６ｂを構成してもよい。
【０１７９】
絶縁層６０７は、トランジスタへの不純物の侵入を抑制する保護絶縁層としての機能を有する。
【０１８０】
絶縁層６０７としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０７に適用可能な材料の積層により、絶縁層６０７を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより、絶縁層６０７を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層６０３＿ｂへの不純物の侵入抑制効果をより高めることができ、また、半導体層６０３＿ｂ中の酸素の脱離抑制効果を高めることができる。
【０１８１】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０１８２】
また、被素子形成層６００＿ａ及び被素子形成層６００＿ｂの上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層６０３＿ａ及び半導体層６０３＿ｂを介して脱離するのを抑制することができる。
【０１８３】
さらに、本実施の形態におけるトランジスタの作製方法の一例として、図７（Ａ）に示すトランジスタの作製方法の一例について、図１１を用いて説明する。図１１は、図７（Ａ）に示すトランジスタの作製方法を説明するための断面模式図である。
【０１８４】
まず、図１１（Ａ）に示すように、被素子形成層６００＿ａを準備し、被素子形成層６００＿ａの上に半導体層６０３＿ａを形成する。
【０１８５】
例えば、スパッタリング法を用いて半導体層６０３＿ａに適用可能な酸化物半導体材料の膜（酸化物半導体膜ともいう）を成膜することにより、半導体層６０３＿ａを形成することができる。なお、上記酸化物半導体膜を成膜した後に、該酸化物半導体膜の一部をエッチングしてもよい。また、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を成膜してもよい。
【０１８６】
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、４：２：３［ｍｏｌ数比］、３：１：２［ｍｏｌ数比］、２：１：３［ｍｏｌ数比］、３：１：４［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜してもよい。
【０１８７】
また、スパッタリングターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２［原子数比］、２：１：３［原子数比］、１：１：１［原子数比］、又は２０：４５：３５［原子数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜してもよい。このような組成比である酸化物ターゲットを用いることにより、結晶性の高い酸化物半導体膜を成膜することができる。特に、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３の組成比である酸化物ターゲットを用いることにより、より結晶性の高い酸化物半導体膜を成膜することができる。
【０１８８】
また、スパッタリングターゲットとして、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ系酸化物の膜を成膜してもよい。例えば、Ｉｎ−Ｚｎ系酸化物半導体膜の成膜に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの電界効果移動度（単に移動度ともいう）を向上させることができる。
【０１８９】
また、スパッタリング法を用いる場合、例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する。このとき、希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する場合には、希ガスの量に対して酸素の量が多い方が好ましい。
【０１９０】
また、スパッタリング法を用いた成膜を行う場合、堆積される膜中に水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物が含まれないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑えることが好ましい。
【０１９１】
例えば、スパッタリング法を用いて膜を成膜する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、上記不純物を脱離することができる。
【０１９２】
また、スパッタリング法を用いて成膜する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１９３】
また、スパッタリング法を用いて成膜する場合、吸着型の真空ポンプなどを用いて、膜を成膜する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、上記不純物を含む排気の逆流を低減することができる。
【０１９４】
また、スパッタリングガスとして、例えば上記不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物の濃度を低減することができる。例えば、スパッタリングガスとして、露点−７０℃以下であるガスを用いることが好ましい。
【０１９５】
また、本実施の形態におけるトランジスタの作製方法の一例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０１９６】
また、半導体層６０３＿ａとしてＣＡＡＣである酸化物半導体層を形成する場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にして酸化物半導体膜を成膜する。また、被素子形成層の温度を高くして酸化物半導体膜を成膜することにより、作製されるトランジスタの電界効果移動度を向上させ、ゲートバイアス・ストレスに対する安定性を高めることができる。
【０１９７】
また、このとき、被素子形成層６００＿ａは平坦であることが好ましい。例えば、被素子形成層６００＿ａの平均面粗さは、１ｎｍ以下、さらには０．３ｎｍ以下であることが好ましい。被素子形成層６００＿ａの平坦性を向上させることにより、アモルファス状態の酸化物半導体以上に移動度を向上させることができる。例えば、化学的機械研磨（ＣＭＰ）処理及びプラズマ処理の一つ又は複数により、被素子形成層６００＿ａを平坦化することができる。このとき、プラズマ処理には、希ガスイオンで表面をスパッタリングする処理やエッチングガスを用いて表面をエッチングする処理も含まれる。
【０１９８】
次に、図１１（Ｂ）に示すように、半導体層６０３＿ａの上に導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成する。
【０１９９】
例えば、スパッタリング法などを用いて導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａに適用可能な材料の膜を第１の導電膜として成膜し、該第１の導電膜の一部をエッチングすることにより導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成することができる。
【０２００】
次に、図１１（Ｃ）に示すように、半導体層６０３＿ａに接するように絶縁層６０２＿ａを形成する。
【０２０１】
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層６０２＿ａに適用可能な膜を成膜することにより、絶縁層６０２＿ａを形成することができる。スパッタリング法を用いて絶縁層６０２＿ａを形成することにより、トランジスタのバックチャネルとしての機能を有する半導体層６０３＿ａの部分における抵抗の低下を抑制することができる。また、絶縁層６０２＿ａを形成する際の被素子形成層６００＿ａの温度は、室温以上３００℃以下であることが好ましい。
【０２０２】
また、絶縁層６０２＿ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している半導体層６０３＿ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０２＿ａを形成することが好ましい。
【０２０３】
次に、絶縁層６０２＿ａの上に導電層６０１＿ａを形成する。
【０２０４】
例えば、スパッタリング法などを用いて導電層６０１＿ａに適用可能な材料の膜を第２の導電膜として成膜し、該第２の導電膜の一部をエッチングすることにより導電層６０１＿ａを形成することができる。
【０２０５】
また、図７（Ａ）に示すトランジスタの作製方法の一例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体膜を成膜した後、酸化物半導体膜の一部をエッチングした後、第１の導電膜を成膜した後、第１の導電膜の一部をエッチングした後、絶縁層６０２＿ａを形成した後、第２の導電膜を成膜した後、又は第２の導電膜の一部をエッチングした後に上記加熱処理を行う。上記加熱処理を行うことにより、水素、水、水酸基、又は水素化物などの不純物が半導体層６０３＿ａから排除される。
【０２０６】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０２０７】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層６０３＿ａに酸素が供給され、半導体層６０３＿ａ中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【０２０８】
また、図７（Ａ）に示すトランジスタの作製方法の一例では、半導体層６０３＿ａ形成後、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａ形成後、絶縁層６０２＿ａ形成後、導電層６０１＿ａ形成後、又は上記加熱処理後に酸素プラズマによる酸素ドーピング処理など、酸素イオンを電界で加速させる方法を用いて酸化物半導体膜に酸素を注入してもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層６０２＿ａを、化学量論的組成比より酸素が多い状態にする。
【０２０９】
半導体層６０３＿ａに接する絶縁層中の酸素を過剰にすることにより、半導体層６０３＿ａに酸素が供給されやすくなる。よって、半導体層６０３＿ａ中、又は絶縁層６０２＿ａと、半導体層６０３＿ａとの界面における酸素欠陥を低減することができるため、半導体層６０３＿ａのキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層６０３＿ａに含まれる酸素を過剰にした場合であっても、半導体層６０３＿ａに接する上記絶縁層により、半導体層６０３＿ａからの酸素の脱離を抑制することができる。
【０２１０】
例えば、絶縁層６０２＿ａとして、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
【０２１１】
また、絶縁層６０２＿ａとして、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
【０２１２】
また、絶縁層６０２＿ａとして、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
【０２１３】
以上の工程によって、半導体層６０３＿ａから、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層６０３＿ａに酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【０２１４】
さらに、上記加熱処理とは別に、絶縁層６０２＿ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０２１５】
上記に示す被素子形成層６００＿ａの意図的な加熱温度又は酸化物半導体膜の成膜後の加熱処理の温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上である。酸化物半導体膜の成膜後の加熱処理では、３００℃以上であれば膜中に含まれる水素等の不純物を放出させ、該不純物を除去すること（脱水化、脱水素化）ができる。
【０２１６】
上記加熱処理は酸素雰囲気中で行うことができるが、上記のように脱水化・脱水素化を窒素雰囲気又は減圧下で行ってから、酸素雰囲気中で熱処理をするように２段階で行うようにしてもよい。脱水化・脱水素化後に酸素を含む雰囲気中で熱処理することにより、酸化物半導体中に酸素を加えることも可能となり、上記加熱処理の効果をより高めることができる。また、上記加酸化処理を、酸化物半導体層に接するように絶縁層を設けた状態で熱処理を行ってもよい。例えば酸化物半導体層中及び酸化物半導体層に積層する層との界面には、酸素欠損による欠陥が生成されやすいが、上記加熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することができる。上記過剰な酸素は、主に格子間に存在する酸素であり、その酸素濃度を１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下にすることにより、例えば結晶化した場合であっても結晶に歪みなどを与えることなく酸化物半導体層中に酸素を含ませることができる。
【０２１７】
また、酸化物半導体膜の成膜後に加熱処理を行うことにより、作製されるトランジスタのゲートバイアス・ストレスに対する安定性を高めることができる。また、トランジスタの電界効果移動度を向上させることもできる。
【０２１８】
さらに、図１１（Ｅ）に示すように、導電層６０１＿ａが形成される側から半導体層６０３＿ａにドーパントを添加することにより、絶縁層６０２＿ａを介して自己整合で領域６０４ａ＿ａ及び領域６０４ｂ＿ａを形成する。
【０２１９】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０２２０】
なお、図７（Ａ）に示すトランジスタの作製方法の一例を示したが、これに限定されず、例えば図７（Ｂ）に示す各構成要素において、名称が図７（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図７（Ａ）に示す各構成要素と同じであれば、図７（Ａ）に示すトランジスタの作製方法の一例の説明を適宜援用することができる。
【０２２１】
図７乃至図１１を用いて説明したように、本実施の形態におけるトランジスタの一例では、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース又はドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース又はドレインの他方としての機能を有する導電層と、を含む構成にすることにより、トランジスタを構成することができる。
【０２２２】
また、本実施の形態におけるトランジスタの一例では、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。
【０２２３】
酸化物半導体をトランジスタに適用するにはキャリア密度を１×１０１８／ｃｍ３以下にすることが好ましい。ＩｎあるいはＺｎを含む酸化物半導体は、ＧａやＳｎを酸化物半導体を構成する一元素として含ませることのみならず、上記のように酸化物半導体膜の高純度化（水素等の除去）を図ることや、成膜後の熱処理をすることによってキャリア密度を１×１０１８／ｃｍ３以下にすることができる。
【０２２４】
また、酸化物半導体膜を成膜する際の加熱処理及び成膜後の加熱処理の一つ又は複数を行うことにより、トランジスタの閾値電圧をプラスシフトさせ、ノーマリ・オフ化させることができ、また、チャネル幅１μｍあたりのオフ電流を、１０ａＡ（１×１０−１７Ａ）以下、さらには１ａＡ（１×１０−１８Ａ）以下、さらには１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下、さらには１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０２２５】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における記憶回路のトランジスタに用いることにより、記憶回路におけるデータの保持時間を長くすることができる。
【０２２６】
また、本実施の形態におけるトランジスタの一例は、他のトランジスタ（例えば、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタ）と積層させることができる。よって、同一基板上に上記酸化物半導体層を含むトランジスタ及び上記他のトランジスタを形成しつつ、回路面積を縮小することができる。
【０２２７】
実施の形態１でも説明したように、単結晶シリコンを用いたトランジスタ（図１（Ｂ）等のトランジスタ１１１に相当）上に、酸化物半導体を用いたトランジスタ（図１（Ｂ）等のトランジスタ１０７に相当）を設ける構造が好ましい。当該構造は、高速動作、データの保持、及び回路面積の縮小の全てを実現することができる。
【０２２８】
また、上記酸化物半導体を用いたトランジスタは、非晶質又は結晶のいずれの場合であっても比較的高い電界効果移動度を得ることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することにより、結晶化を図ることもできる。例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体では３１ｃｍ２／Ｖｓｅｃ超、好ましくは３９ｃｍ２／Ｖｓｅｃ超、より好ましくは６０ｃｍ２／Ｖｓｅｃ超の電界効果移動度を得ることも可能である。また、高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると示唆される。また、本実施の形態におけるトランジスタの一例では、酸化物半導体層の欠陥密度が少ないほどトランジスタの電界効果移動度が高くなると示唆される。その理由について以下に説明する。
【０２２９】
酸化物半導体層を含む電界効果トランジスタに限らず、実際に測定される電界効果トランジスタの電界効果移動度は、様々な理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては、半導体層内部の欠陥や半導体層と絶縁層との界面の欠陥がある。例えば、Ｌｅｖｉｎｓｏｎモデルを用いると、酸化物半導体層に欠陥がないと仮定した場合のトランジスタの電界効果移動度を理論的に導き出すことができる。
【０２３０】
半導体層本来の電界効果移動度をμ０とし、測定される電界効果移動度をμとし、半導体層中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、測定される電界効果移動度であるμは、下記の式（１）で表される。
【０２３１】
【数１】
【０２３２】
上記式（１）において、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルにおいて、ポテンシャル障壁の高さであるＥは、下記の式（２）で表される。
【０２３３】
【数２】
【０２３４】
上記式（２）において、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルのキャリア面密度、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。さらに、線形領域におけるドレイン電流Ｉｄは、下記の式（３）で表される。
【０２３５】
【数３】
【０２３６】
上記式（３）において、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。さらに、上式の両辺をＶｇで割り、更に両辺の対数を取ると、式（３）を下記の式（４）に変換することができる。
【０２３７】
【数４】
【０２３８】
上記式（４）において、右辺はＶｇの関数である。式（４）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価することができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である酸化物半導体膜の欠陥密度Ｎは、１×１０１２／ｃｍ２程度である。
【０２３９】
上記の方法により求めた欠陥密度などをもとに、上記の式（１）及び式（２）を用いて本来の半導体層の電界効果移動度であるμ０を求めると、μ０＝１２０ｃｍ２／Ｖｓとなる。通常、欠陥のあるＩｎ−Ｇａ−Ｚｎ系酸化物で測定される電界効果移動度は、４０ｃｍ２／Ｖｓ程度であるが、しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。このことから、欠陥が少ないほど酸化物半導体の移動度、さらにはトランジスタの電界効果移動度は高いことがわかる。例えばＣＡＡＣなどの酸化物半導体層は、欠陥密度が低い。
【０２４０】
ただし、半導体層内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ１は、下記の式（５）で表される。
【０２４１】
【数５】
【０２４２】
上記式（５）において、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果では、Ｂ＝２．３８×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）となる。式（５）では、Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（５）の第２項が増加するため、Ｄが増加すると移動度μ１は低下することがわかる。
【０２４３】
半導体層内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果を図１２に示す。なお、上記計算には、シノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用する。また、酸化物半導体層において、バンドギャップを２．８電子ボルトとし、電子親和力を４．７電子ボルトとし、比誘電率を１５とし、厚さを１５ｎｍとする。さらに、トランジスタにおいて、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとする。また、ゲート絶縁層において、厚さを１００ｎｍとし、比誘電率を４．１とする。さらに、トランジスタにおいて、チャネル長及びチャネル幅をともに１０μｍとし、ドレイン電圧Ｖｄを０．１Ｖとする。
【０２４４】
図１２に示すように、ゲート電圧ＶＧが１Ｖ付近のときの電界効果移動度は、１００ｃｍ２／Ｖｓ以上と高いが、ゲート電圧ＶＧがさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓともいう）が望ましい。
【０２４５】
さらに、上記のように高い電界効果移動度の酸化物半導体を用いた、微細なトランジスタにおける電気特性の計算結果を以下に示す。
【０２４６】
まず、計算に用いたトランジスタの断面構造を図１３に示す。図１３に示すトランジスタは酸化物半導体層にＮ型の半導体領域６５３ａ及び６５３ｂ、並びに半導体領域６５３ｃを有する。半導体領域６５３ａ及び半導体領域６５３ｂの抵抗率は２×１０−３Ωｃｍとする。
【０２４７】
図１３（Ａ）に示すトランジスタは、下地絶縁物６５１及び埋め込み絶縁物６５２の上に設けられる。埋め込み絶縁物６５２は、酸化アルミニウムを用いて下地絶縁物６５１に埋め込まれるように設けられる。
【０２４８】
また、図１３（Ａ）に示すトランジスタは、半導体領域６５３ａと、半導体領域６５３ｂと、半導体領域６５３ｃと、ゲート絶縁層６５４と、ゲート電極６５５と、側壁絶縁物６５６ａと、側壁絶縁物６５６ｂと、絶縁層６５７と、ソース電極６５８ａと、ドレイン電極６５８ｂと、を含む。
【０２４９】
半導体領域６５３ｃは、半導体領域６５３ａ及び半導体領域６５３ｂの間に挟まれて設けられる。半導体領域６５３ｃは、チャネル形成領域となる真性の半導体領域である。
【０２５０】
ゲート電極６５５は、ゲート絶縁層６５４の上に設けられる。なお、ゲート電極６５５の幅を３３ｎｍとする。
【０２５１】
側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂは、ゲート電極６５５の側面に接するように設けられる。図１３（Ａ）に示すトランジスタでは、側壁絶縁物６５６ａの下の半導体領域は、Ｎ型の半導体領域６５３ａに含まれ、側壁絶縁物６５６ｂの下の半導体領域は、Ｎ型の半導体領域６５３ｂに含まれる。なお、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂのそれぞれの幅を５ｎｍとする。
【０２５２】
絶縁層６５７は、ゲート電極６５５の上に設けられる。絶縁層６５７は、ゲート電極６５５と他の配線との短絡を防止する機能を有する。
【０２５３】
ソース電極６５８ａは、半導体領域６５３ａに接する。
【０２５４】
ドレイン電極６５８ｂは、半導体領域６５３ｂに接する。
【０２５５】
なお、図１３（Ａ）に示すトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２５６】
また、図１３（Ｂ）に示すトランジスタは、図１３（Ａ）に示すトランジスタと比較して、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂの下の半導体領域の導電型が異なる。図１３（Ｂ）に示すトランジスタでは、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂの下の半導体領域は、真性の半導体領域６５３ｃに含まれる。すなわち、図１３（Ｂ）に示すトランジスタは、半導体領域６５３ａとゲート電極６５５が重ならない領域及び半導体領域６５３ｃとゲート電極６５５が重ならない領域を含む。この領域のそれぞれをオフセット領域といい、その幅をオフセット長（Ｌｏｆｆともいう）という。図１３（Ｂ）において、オフセット長は、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂのそれぞれの幅と同じである。
【０２５７】
なお、計算に使用するその他のパラメータは上記のとおりである。また、計算には、シノプシス社製デバイス計算ソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２５８】
図１４は、図１３（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す図である。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２５９】
図１４（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍであるトランジスタの場合の図であり、図１４（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍであるトランジスタの場合の図であり、図１４（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍであるトランジスタの場合の図である。図１４（Ａ）乃至図１４（Ｃ）に示すように、ゲート絶縁層６５４が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。また、ゲート電圧１Ｖ前後で、ドレイン電流の値は、記憶回路などで必要とされる１０μＡを超える。
【０２６０】
図１５は、図１３（Ｂ）に示す構造で、オフセット長（Ｌｏｆｆ）を５ｎｍであるトランジスタのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す図である。ここでは、ドレイン電圧を＋１Ｖとしてドレイン電流Ｉｄを計算し、ドレイン電圧を＋０．１Ｖとして電界効果移動度μを計算する。さらに、図１５（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍである場合の図であり、図１５（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍである場合の図であり、図１５（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍである場合の図である。
【０２６１】
また、図１６は、図１３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ここでは、ドレイン電流Ｉｄを、ドレイン電圧を＋１Ｖとして計算し、移動度μはドレイン電圧を＋０．１Ｖとして計算する。図１６（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍである場合の図であり、図１６（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍである場合の図であり、図１６（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍの場合の図である。
【０２６２】
図１４乃至図１６からわかるように、いずれもゲート絶縁層６５４が薄くなるほど、トランジスタのオフ電流が顕著に低下する一方、移動度μのピーク値やトランジスタのオン電流には目立った変化が無い。
【０２６３】
なお、電界効果移動度μのピークは、図１４では８０ｃｍ２／Ｖｓ程度であるが、図１５では６０ｃｍ２／Ｖｓ程度であり、図１６では４０ｃｍ２／Ｖｓ程度であることから、オフセット長（Ｌｏｆｆ）が増加するほど低下する。また、トランジスタのオフ電流も同様な傾向がある。一方、トランジスタのオン電流は、オフセット長（Ｌｏｆｆ）が増加すると共に減少するが、トランジスタのオフ電流の減少に比べるとはるかに緩やかである。また、いずれのトランジスタもゲート電圧１Ｖ前後で、ドレイン電流は、例えば記憶回路などで必要とされる１０μＡを超える。
【０２６４】
上記に示すように、酸化物半導体を含むトランジスタでは、電界効果移動度を高くすることもできるため、上記実施の形態における記憶回路を支障なく動作させることができる。
【０２６５】
さらに、上記トランジスタの一例として、チャネル形成層としてＩｎ、Ｓｎ、Ｚｎを含有する酸化物半導体層を含むトランジスタの例について説明する。
【０２６６】
例えば、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を含み、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍであるトランジスタの特性を図１７（Ａ）乃至図１７（Ｃ）に示す。なお、Ｖｄは１０Ｖとする。
【０２６７】
図１７（Ａ）は、被素子形成層を意図的に加熱せず、スパッタリング法を用いてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜して酸化物半導体層を形成したときにおけるトランジスタの特性を示す図である。図１７（Ａ）において、電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃである。一方、図１７（Ｂ）は、基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜して酸化物半導体層を形成したときのトランジスタの特性を示す図である。図１７（Ｂ）において、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃである。よって、意図的に加熱することにより、トランジスタの電界効果移動度が向上することがわかる。
【０２６８】
また、図１７（Ｃ）は、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体膜を２００℃でスパッタリング法を用いて成膜して酸化物半導体層を形成した後、６５０℃で加熱処理をしたときのトランジスタの特性を示す図である。図１７（Ｃ）において、電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃである。よって、酸化物半導体膜を成膜した後に加熱処理をすることによって、上記電界効果移動度が高くなることがわかる。
【０２６９】
なお、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層に酸素イオンを注入し、加熱処理により該酸化物半導体に含まれる水素、水、水酸基、又は水素化物などの不純物を放出させ、その加熱処理と同時に又はその後の加熱処理により酸化物半導体層を結晶化させても良い。上記結晶化又は再結晶化の処理により結晶性の良い非単結晶酸化物半導体層を得ることができる。
【０２７０】
また、被素子形成層を意図的に加熱しないで形成されたＩｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層を含むトランジスタは、例えば図１７（Ａ）に示すように、閾値電圧がマイナスシフトしてしまう傾向がある。しかし、被素子形成層を意図的に加熱して形成された酸化物半導体層を用いた場合、例えば図１７（Ｂ）に示すように、閾値電圧はトランジスタがノーマリ・オフとなる方向にシフトする。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数により、トランジスタがノーマリ・オフになりやすくなることがわかる。
【０２７１】
また、Ｉｎ、Ｓｎ及びＺｎの比率を変えることによってもトランジスタの閾値電圧を制御することができる。例えば、酸化物半導体膜の組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることにより、トランジスタをノーマリ・オフ型にしやすくすることができる。
【０２７２】
さらに、例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ゲートバイアス・ストレス試験（ＢＴ試験ともいう）を行うと、ドリフトが±１．５Ｖ未満、好ましくは±１．０Ｖ未満となる。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数を行うことにより、ゲートバイアス・ストレスに対する安定性が高くなることがわかる。ここで、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタにおけるＢＴ試験の結果を図１８及び図１９に示す。なお、ＢＴ試験としては、プラスＢＴ試験とマイナスＢＴ試験を行った。
【０２７３】
プラスＢＴ試験としては、まず被素子形成層（基板）の温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、被素子形成層（基板）の温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、被素子形成層（基板）の温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。
【０２７４】
また、マイナスＢＴ試験としては、まず被素子形成層（基板）の温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、被素子形成層（基板）の温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、被素子形成層（基板）の温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。
【０２７５】
試料１のプラスＢＴ試験の結果を図１８（Ａ）に示し、試料１のマイナスＢＴ試験の結果を図１８（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図１９（Ａ）に示し、試料２のマイナスＢＴ試験の結果を図１９（Ｂ）に示す。
【０２７６】
図１８（Ａ）及び図１８（Ｂ）に示すように、試料１のプラスＢＴ試験及びマイナスＢＴ試験によるトランジスタの閾値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、図１９（Ａ）及び図１９（Ｂ）に示すように、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるトランジスタの閾値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。よって、試料１及び試料２の両方において、ＢＴ試験前後におけるトランジスタの閾値電圧の変動が小さく、信頼性が高いことがわかる。
【０２７７】
さらに、組成比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１である金属酸化物のターゲットを用いて、被素子形成層を意図的に加熱せずにスパッタリング法を用いて成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパターンが観測される。しかし、上記酸化物半導体膜を加熱処理することにより結晶化させることができる。このときの加熱処理温度は任意であるが、例えば６５０℃の加熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２７８】
ここで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析の結果を以下に示す。なお、ＸＲＤ分析では、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いてＯｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２７９】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０２８０】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２８１】
当該Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。このときのターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の加熱温度は２００℃とした。上記工程により作製した試料を試料Ａとする。
【０２８２】
次に、試料Ａと同様の方法で作製した試料に対し、６５０℃の温度で加熱処理を行った。ここでは、窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行った。上記工程により作製した試料を試料Ｂとする。
【０２８３】
試料Ａ及び試料ＢのＸＲＤスペクトルを図２０に示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。よって、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、酸化物半導体層の結晶性が向上することがわかる。
【０２８４】
酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、作製したトランジスタのチャネル幅１μｍあたりのオフ電流は、例えば図２１に示すように、被素子形成層（基板）の温度が１２５℃の場合には、１ａＡ（１×１０−１８Ａ）以下、８５℃の場合には１００ｚＡ（１×１０−１９Ａ）以下、室温（２７℃）の場合には１ｚＡ（１×１０−２１Ａ）以下である。また、上記トランジスタのチャネル幅１μｍあたりのオフ電流を、好ましくは、１２５℃において０．１ａＡ（１×１０−１９Ａ）以下、８５℃において１０ｚＡ（１×１０−２０Ａ）以下、室温において０．１ｚＡ（１×１０−２２Ａ）以下にすることもできる。
【０２８５】
なお、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜は、加熱処理によって膜中の水素を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体膜と比べて水分の放出温度が高いため、好ましくは最初から不純物の含まれない膜を形成しておくことが好ましい。
【０２８６】
さらに、酸化物半導体膜の成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、被素子形成層（基板）の温度と電気的特性の関係について評価した。
【０２８７】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍのトランジスタである。なお、Ｖｄｓは１０Ｖとした。また、被素子形成層（基板）の温度が、−４０℃、−２５℃、２５℃、７５℃、１２５℃、及び１５０℃である６条件で上記評価を行った。なお、Ｌｏｖとは、ゲート電極と一対の電極との重畳する幅のことをいい、ｄＷとは、酸化物半導体膜に対する一対の電極のはみ出しのことをいう。
【０２８８】
図２２に、Ｉｄｓ（実線）及び電界効果移動度（点線）のＶｇｓ依存性を示す。また、図２３（Ａ）に被素子形成層（基板）の温度と閾値電圧の関係を示し、図２３（Ｂ）に被素子形成層（基板）の温度と電界効果移動度の関係を示す。
【０２８９】
図２２及び図２３（Ａ）より、被素子形成層（基板）の温度が高いほど閾値電圧が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２９０】
また、図２２及び図２３（Ｂ）より、被素子形成層（基板）の温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２９１】
以上がＩｎ、Ｓｎ、Ｚｎを含有する酸化物半導体層を含むトランジスタの説明である。
【０２９２】
上記Ｉｎ、Ｓｎ、Ｚｎを主成分とする上記酸化物半導体層を含むトランジスタでは、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのトランジスタにおいて、ゲート電圧が２．７Ｖでドレイン電圧が１．０Ｖのときに、１２μＡ以上のオン電流を流すことができる。また、トランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いた回路の中に上記酸化物半導体層を含むトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する回路を提供することができる。
【０２９３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２９４】
（実施の形態７）
本実施の形態では、半導体装置の一例として、ＣＰＵなどの演算処理装置について説明する。
【０２９５】
図２４に、演算処理装置の一例を示す。
【０２９６】
図２４の演算処理装置は、バスインターフェース（ＩＦともいう）８０１と、制御装置（ＣＴＬともいう）８０２と、キャッシュメモリ（ＣＡＣＨＥともいう）８０３と、命令デコーダ（ＩＤｅｃｏｄｅｒともいう）８０５と、処理回路８０６と、を有する。
【０２９７】
バスインターフェース８０１は、外部との信号のやりとり、及び演算処理装置内の各回路との信号のやりとりなどを行う機能を有する。
【０２９８】
制御装置８０２は、演算処理装置内の各回路の動作を制御する機能を有する。
【０２９９】
キャッシュメモリ８０３は、制御装置８０２により制御され、演算処理装置における動作時のデータを一時的に保持する機能を有する。なお、例えば、１次キャッシュ及び２次キャッシュとして、演算処理装置にキャッシュメモリ８０３を複数設けてもよい。
【０３００】
命令デコーダ８０５は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信号は、制御装置８０２に入力され、制御装置８０２は命令信号に応じた制御信号を処理回路８０６に出力する。
【０３０１】
処理回路８０６は、制御装置８０２により制御され、入力された命令信号に応じて演算処理を行う機能を有する。処理回路８０６は、ＡＬＵ等を有する部分であり、図１〜図６の論理回路部１０１及び記憶回路１０３を設けることができる。
【０３０２】
なお、演算処理装置にメモリとしてレジスタ等を設けてもよい。このときメモリは、制御装置８０２により制御される。例えば、複数のメモリを演算処理装置に設け、あるメモリを処理回路８０６用のメモリとし、別のメモリを命令デコーダ８０５用のレジスタとしてもよい。
【０３０３】
また、制御装置８０２や命令デコーダ８０５内に、図１〜図６の記憶回路１０３を設けてもよい。そうすることで、制御装置８０２や命令デコーダ８０５において、集積回路のトランジスタに入力されるデータを当該記憶回路に記憶することができ、データの保持、高速動作、消費電力の低減を行うことができる。
【０３０４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０３０５】
（実施の形態８）
本実施の形態では、上記実施の形態７における演算処理装置を備えた電子機器の例について説明する。
【０３０６】
本実施の形態における電子機器の一例について、図２５（Ａ）〜図２５（Ｄ）を用いて説明する。
【０３０７】
図２５（Ａ）に示す電子機器は、携帯型情報端末の一例である。図２５（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０３０８】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、及び図２５（Ａ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０３０９】
図２５（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、メモリと、外部機器とＣＰＵ及びメモリとの信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【０３１０】
図２５（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３１１】
図２５（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図２５（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０３１２】
また、図２５（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０３１３】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、及び図２５（Ｂ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０３１４】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０３１５】
図２５（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、メモリと、外部機器とＣＰＵ及びメモリとの信号の送受信を行うインターフェースと、を備える。なお、図２５（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３１６】
図２５（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３１７】
図２５（Ｃ）に示す電子機器は、設置型情報端末の例である。図２５（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０３１８】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０３１９】
また、図２５（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、メモリと、外部機器とＣＰＵ及びメモリとの信号の送受信を行うインターフェースと、を備える。なお、図２５（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３２０】
さらに、図２５（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０３２１】
図２５（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０３２２】
図２５（Ｄ）は、設置型情報端末の例である。図２５（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０３２３】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、及び図２５（Ｄ）に示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０３２４】
また、図２５（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、メモリと、外部機器とＣＰＵ及びメモリとの信号の送受信を行うインターフェースと、を備えてもよい。なお、図２５（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３２５】
図２５（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【０３２６】
上記実施の形態の演算処理装置は、図２５（Ａ）乃至図２５（Ｄ）に示す電子機器のＣＰＵとして用いられる。
【０３２７】
図２５を用いて説明したように、本実施の形態における電子機器の一例は、ＣＰＵとして上記実施の形態における演算処理装置を具備する構成である。
【０３２８】
また、本実施の形態における電子機器の一例では、上記実施の形態における記憶回路及び論理回路を用いることにより、演算処理装置の消費電力を抑制しつつ、長時間データの保持を行うことができる。また、上記実施の形態における記憶回路及び論理回路を用いることにより、演算処理装置の面積を小さくすることができる。
【０３２９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３３０】
１０１ 論理回路部
１０１ａ 論理回路部
１０１ｂ 論理回路部
１０３ 記憶回路
１０５ 論理回路
１０７ トランジスタ
１０９ 容量素子
１１１ トランジスタ
１２１ トランジスタ
１２３ トランジスタ
１３１ 単結晶シリコン層
１３３ ゲート絶縁層
１３５ ゲート電極
１３７ 酸化物半導体層
１３９ ゲート絶縁層
１４１ ゲート電極
１４３ 電極
１４５ 電極
１４７ 絶縁層
１４９ 電極
２０１ 加算器
２０３ ＡＮＤ回路
２０５ 選択回路
２０７ トランジスタ
２０９ トランジスタ
２１１ インバータ
３０１ 算術演算部
３０３ 論理演算部
３０５ シフト演算部
３０７ 選択回路
３０９ 選択回路
３１１ 選択回路
４０１ トランジスタ
４０３ インバータ
４０５ トランジスタ
４０７ 容量素子
４０９ インバータ
５０１ 接続部
５０３ 配線
５０５ メモリ
５０７ 選択回路
６００ 被素子形成層
６０１ 導電層
６０２ 絶縁層
６０３ 半導体層
６０４ａ 領域
６０４ｂ 領域
６０５ａ 導電層
６０５ｂ 導電層
６０６ａ 絶縁層
６０６ｂ 絶縁層
６０７ 絶縁層
６５１ 下地絶縁物
６５２ 埋め込み絶縁物
６５３ａ 半導体領域
６５３ｂ 半導体領域
６５３ｃ 半導体領域
６５４ ゲート絶縁層
６５５ ゲート電極
６５６ａ 側壁絶縁物
６５６ｂ 側壁絶縁物
６５７ 絶縁層
６５８ａ ソース電極
６５８ｂ ドレイン電極
８０１ バスインターフェース
８０２ 制御装置
８０３ キャッシュメモリ
８０５ 命令デコーダ
８０６ 処理回路
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部
【特許請求の範囲】
【請求項１】
複数の演算回路と、選択回路と、記憶回路と、を有し、
前記記憶回路は、トランジスタと、容量素子と、を有し、
前記記憶回路は、前記トランジスタを介して前記容量素子及び前記選択回路にデータを入力し、
前記選択回路は、前記データに応じて、前記複数の演算回路の演算結果のうちの一つ又は複数を選択し、
前記トランジスタのチャネル形成領域には、酸化物半導体が用いられていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記選択回路は、第１のトランジスタと、第２のトランジスタと、インバータと、を有し、
前記記憶回路は、前記データを前記第１のトランジスタのゲートに入力し、前記データを前記インバータを介して前記第２のトランジスタのゲートに入力し、
前記第１のトランジスタは、前記複数の演算回路の演算結果のうちの一つを選択し、
前記第２のトランジスタは、前記複数の演算回路の演算結果のうちの他の一つを選択し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル形成領域には、単結晶シリコンが用いられていることを特徴とする半導体装置。
【請求項３】
複数の論理回路部と、第１の記憶回路と、接続部と、を有し、
前記複数の論理回路部は、複数の演算回路と、選択回路と、を有し、
前記第１の記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、
前記第１の記憶回路は、前記第１のトランジスタを介して前記第１の容量素子及び前記選択回路に第１のデータを入力し、
前記選択回路は、前記第１のデータに応じて、前記複数の演算回路の演算結果のうちの一つ又は複数を選択し、
前記接続部は、第２の記憶回路と、第２のトランジスタと、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記複数の論理回路部のうちの一つと電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記複数の論理回路部のうちの他の一つと電気的に接続され、
前記第２の記憶回路は、第３のトランジスタと、第２の容量素子と、を有し、
前記第２の記憶回路は、前記第３のトランジスタを介して前記第２の容量素子及び前記第２のトランジスタのゲートにデータを入力し、
前記第２のトランジスタは、前記データに応じて、前記複数の論理回路部のうちの一つと他の一つとの電気的な接続を制御し、
前記第１のトランジスタ及び前記第３のトランジスタのチャネル形成領域には、酸化物半導体が用いられていることを特徴とする半導体装置。
【請求項４】
請求項３において、
選択回路は、第４のトランジスタと、第５のトランジスタと、インバータと、を有し、
前記第１の記憶回路は、前記第１のデータを前記第４のトランジスタのゲートに入力し、前記第１のデータを前記インバータを介して前記第５のトランジスタのゲートに入力し、
前記第４のトランジスタは、前記複数の演算回路の演算結果のうちの一つを選択し、
前記第５のトランジスタは、前記複数の演算回路の演算結果のうちの他の一つを選択し、
前記第４のトランジスタ及び前記第５のトランジスタのチャネル形成領域には、単結晶シリコンが用いられていることを特徴とする半導体装置。
【請求項１】
複数の演算回路と、選択回路と、記憶回路と、を有し、
前記記憶回路は、トランジスタと、容量素子と、を有し、
前記記憶回路は、前記トランジスタを介して前記容量素子及び前記選択回路にデータを入力し、
前記選択回路は、前記データに応じて、前記複数の演算回路の演算結果のうちの一つ又は複数を選択し、
前記トランジスタのチャネル形成領域には、酸化物半導体が用いられていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記選択回路は、第１のトランジスタと、第２のトランジスタと、インバータと、を有し、
前記記憶回路は、前記データを前記第１のトランジスタのゲートに入力し、前記データを前記インバータを介して前記第２のトランジスタのゲートに入力し、
前記第１のトランジスタは、前記複数の演算回路の演算結果のうちの一つを選択し、
前記第２のトランジスタは、前記複数の演算回路の演算結果のうちの他の一つを選択し、
前記第１のトランジスタ及び前記第２のトランジスタのチャネル形成領域には、単結晶シリコンが用いられていることを特徴とする半導体装置。
【請求項３】
複数の論理回路部と、第１の記憶回路と、接続部と、を有し、
前記複数の論理回路部は、複数の演算回路と、選択回路と、を有し、
前記第１の記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、
前記第１の記憶回路は、前記第１のトランジスタを介して前記第１の容量素子及び前記選択回路に第１のデータを入力し、
前記選択回路は、前記第１のデータに応じて、前記複数の演算回路の演算結果のうちの一つ又は複数を選択し、
前記接続部は、第２の記憶回路と、第２のトランジスタと、を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記複数の論理回路部のうちの一つと電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記複数の論理回路部のうちの他の一つと電気的に接続され、
前記第２の記憶回路は、第３のトランジスタと、第２の容量素子と、を有し、
前記第２の記憶回路は、前記第３のトランジスタを介して前記第２の容量素子及び前記第２のトランジスタのゲートにデータを入力し、
前記第２のトランジスタは、前記データに応じて、前記複数の論理回路部のうちの一つと他の一つとの電気的な接続を制御し、
前記第１のトランジスタ及び前記第３のトランジスタのチャネル形成領域には、酸化物半導体が用いられていることを特徴とする半導体装置。
【請求項４】
請求項３において、
選択回路は、第４のトランジスタと、第５のトランジスタと、インバータと、を有し、
前記第１の記憶回路は、前記第１のデータを前記第４のトランジスタのゲートに入力し、前記第１のデータを前記インバータを介して前記第５のトランジスタのゲートに入力し、
前記第４のトランジスタは、前記複数の演算回路の演算結果のうちの一つを選択し、
前記第５のトランジスタは、前記複数の演算回路の演算結果のうちの他の一つを選択し、
前記第４のトランジスタ及び前記第５のトランジスタのチャネル形成領域には、単結晶シリコンが用いられていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２７】
【図９】
【図１０】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２７】
【図９】
【図１０】
【図２６】
【公開番号】特開２０１３−９３１８（Ｐ２０１３−９３１８Ａ）
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願番号】特願２０１２−１１２２８３（Ｐ２０１２−１１２２８３）
【出願日】平成２４年５月１６日（２０１２．５．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年１月１０日（２０１３．１．１０）
【国際特許分類】
【出願日】平成２４年５月１６日（２０１２．５．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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