説明

半導体装置

【課題】所望のタイミングでデータの評価、書き換えを行うことができる半導体装置を提供する。
【解決手段】フリップフロップ回路と、選択回路と、選択回路を介して前記フリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含むレジスタ回路と、ビット線と、データ線と、を有し、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、データ線の電位またはビット線の電位に応じたデータを選択的に不揮発性記憶回路に格納する半導体装置。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び該半導体装置の駆動方法に関するものである。
【背景技術】
【0002】
中央演算処理装置(CPU:Central Processing Unit)などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他にレジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、メインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【0003】
レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップ回路が、キャッシュメモリとしてSRAM(Static Random Access Memory)等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電圧の供給が途絶えるとデータを消失してしまう揮発性記憶回路が用いられている。
【0004】
消費電力を抑えるため、データの入出力が行われない期間において、信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている。この方法では、レジスタ、キャッシュメモリ等の揮発性の記憶装置の周辺に不揮発性記憶装置を配置し、上記データをその不揮発性記憶装置に一時的に記憶させる。こうして、信号処理回路において電源電圧の供給を停止する間も、レジスタ、キャッシュメモリに記憶されていたデータを保持することができる(例えば、特許文献1参照)。
【0005】
また、信号処理回路において、長時間の電源電圧の供給停止を行う際には、電源電圧の供給停止の前に、揮発性の記憶装置内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平10―078836号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上記のように、電源電圧の供給停止期間中にデータを記憶するための外部記憶装置を設ける構成とした場合、信号処理回路から外部記憶装置へのデータの書き込みに時間がかかるため、短時間の電源停止には適さないといった問題がある。
【0008】
また、信号処理回路内のデータに不具合が生じた場合、不具合が生じたデータの評価及び不具合が生じたデータの書き換えを行うには時間がかかり、速やかに電源電圧の供給停止状態から復帰できなくなるといった問題がある。
【0009】
したがって、信号処理回路のデータを高速で不揮発性記憶装置へ移行して、高頻度で電力の供給を停止することが可能なため、消費電力を低減することができる半導体装置を提供することを課題の一とする。また、所望のタイミングでデータの評価、書き換えを行うことができる半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【0010】
半導体装置が有するフリップフロップ回路毎に不揮発性記憶回路を設ける。該フリップフロップ回路と不揮発性記憶回路間においてデータのやりとりを行うことで、高速にデータを移動することができる。さらに、該不揮発性記憶回路に直接、データの書き込み及び読み出しを行う配線を設ける構成とすることで、該配線を通して所望のタイミングで半導体装置が保持しているデータの評価、書き換えを行うことができる。
【0011】
したがって、本発明の一態様は、フリップフロップ回路と、選択回路と、選択回路を介してフリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含むレジスタ回路と、ビット線と、データ線と、を有し、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、データ線の電位またはビット線の電位に応じたデータを選択的に不揮発性記憶回路に格納する半導体装置である。
【0012】
また、本発明の別の一態様は、フリップフロップ回路と、選択回路と、選択回路を介してフリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含むレジスタ回路と、ビット線と、データ線と、ワード線と、メモリライトイネーブル線と、を有し、ワード線及びメモリライトイネーブル線は選択回路と電気的に接続し、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、不揮発性記憶回路と、ワード線またはメモリライトイネーブル線との電気的接続を選択する第1のスイッチと、不揮発性記憶回路と、データ線またはビット線との電気的接続を選択する第2のスイッチと、を有する半導体装置である。
【0013】
また、本発明の一態様は、マトリクス状に設けられた複数のレジスタ回路と、ビット線と、データ線と、を有し、レジスタ回路の一は、フリップフロップ回路と、選択回路と、選択回路を介してフリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含み、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、データ線の電位またはビット線の電位に応じたデータを選択的に不揮発性記憶回路に格納する半導体装置である。
【0014】
また、本発明の別の一態様は、マトリクス状に設けられた複数のレジスタ回路と、ビット線と、データ線と、ワード線と、メモリライトイネーブル線と、を有し、レジスタ回路の一は、フリップフロップ回路と、選択回路と、選択回路を介してフリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含み、ワード線及びメモリライトイネーブル線は選択回路と電気的に接続し、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、不揮発性記憶回路と、ワード線またはメモリライトイネーブル線との電気的接続を選択する第1のスイッチと、不揮発性記憶回路と、データ線またはビット線との電気的接続を選択する第2のスイッチと、を有する半導体装置である。
【0015】
また、本発明の一態様の半導体装置に用いる選択回路は、不揮発性記憶回路にフリップフロップ回路を介してデータ線の電位に応じたデータを格納する第1の動作モードと、フリップフロップ回路に、不揮発性記憶回路に格納されたデータを入力する第2の動作モードと、不揮発性記憶回路にビット線の電位に応じたデータを格納する第3の動作モードと、ビット線に不揮発性記憶回路に格納されたデータを入力する第4の動作モードと、のいずれかを選択する。
【0016】
また、本発明の一態様の半導体装置に用いる不揮発性記憶回路は、チャネル形成領域に、酸化物半導体を含むトランジスタと、トランジスタの第1の電極と一方の電極が電気的に接続し、他方の電極が接地されている容量素子と、を有し、データ線またはビット線の電位は、トランジスタの第1の電極と、容量素子の一方の電極と、が接続されたノードに格納される半導体装置である。
【発明の効果】
【0017】
レジスタ回路に含まれるフリップフロップ回路毎に不揮発性記憶回路が設けられ、電力の供給を停止してもデータを保持できるため、消費電力の低減された半導体装置を提供することができる。また、該不揮発性記憶回路がレジスタ回路の外部と直接データのやり取りを行う配線を設けることで、所望のタイミングでデータの評価、書き換えを行うことができる半導体装置を提供することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の一態様の半導体装置を示す図。
【図2】本発明の一態様の半導体装置が有するフリップフロップ回路について示す図。
【図3】本発明の一態様の半導体装置の動作を示すタイミングチャート。
【図4】本発明の一態様の半導体装置の動作を示すタイミングチャート。
【図5】本発明の一態様の半導体装置の動作を示すタイミングチャート。
【図6】本発明の一態様の半導体装置を示す図。
【図7】トランジスタに適用できる酸化物材料の結晶構造を説明する図。
【図8】トランジスタに適用できる酸化物材料の結晶構造を説明する図。
【図9】トランジスタに適用できる酸化物材料の結晶構造を説明する図。
【図10】トランジスタに適用できる酸化物材料の結晶構造を説明する図。
【図11】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図12】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図13】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図14】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図15】計算に用いたトランジスタの断面構造を説明する図。
【図16】酸化物半導体膜を用いたトランジスタ特性を説明する図。
【図17】試料1のトランジスタのBT試験後のドレイン電流のゲート電圧依存性を説明する図。
【図18】試料2であるトランジスタのBT試験後のドレイン電流のゲート電圧依存性を説明する図。
【図19】ドレイン電流のゲート電圧依存性を説明する図。
【図20】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を説明する図。
【図21】試料Aおよび試料BのXRDスペクトルを説明する図。
【図22】トランジスタのオフ電流と測定時基板温度との関係を説明する図。
【図23】トランジスタの断面図。
【図24】本発明の一態様に係る信号処理回路を示す図。
【発明を実施するための形態】
【0019】
以下に本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の主旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【0020】
また、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【0021】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
【0022】
なお、一般的に電圧とは、ある二点間における電位の差(電位差ともいう)のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト(V)で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位(基準電位ともいう)との電位差を、該一点の電圧として用いる場合がある。
【0023】
また、ソースやドレインの機能は異なる極性のトランジスタを採用する場合や、回路動作において、電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は入れ替えて用いることが出来るものとする。さらに、本明細書ではトランジスタのソース、またはドレインのどちらか一方のことを第1の電極と呼び、ソース、またはドレインの他方を第2の電極と呼ぶことがある。
【0024】
(実施の形態1)
本実施の形態では、本発明の一態様の半導体装置について説明する。
【0025】
<基本回路>
はじめに、本実施の形態の半導体装置の一態様のレジスタ回路及びその動作について説明する。図1(A)にレジスタ回路のブロック図を示す。図1(A)に示すレジスタ回路100は、フリップフロップ回路101と、選択回路103と、不揮発性記憶回路105と、を有している。また、図1(A)において、データ線(Data)はフリップフロップ回路101と電気的に接続し、ビット線(BIT)は、選択回路103を介して不揮発性記憶回路105と電気的に接続する。また、フリップフロップ回路101と出力信号線(Q)とは、電気的に接続されている。
【0026】
フリップフロップ回路101は、データ線(Data)の電位が入力され、入力された電位に応じたデータをフリップフロップ回路101の内部状態として格納するとともに、出力信号線(Q)から外部へと出力する。
【0027】
なお、電位に応じたデータとは、例えば二つの異なる電位のいずれかが選択的に供給され、一方の電位(例えば、高電位、ハイレベル)をデータ”1”に対応させ、他方の電位(例えば、低電位、ロウレベル)をデータ”0”に対応させることによって、1ビットのデータとしたものである。また、異なる三つまたはそれ以上の電位のうちから選択することによって、多値(複数ビット)の情報を書き込み、半導体装置の記憶容量を向上させてもよい。
【0028】
一般的に、フリップフロップ回路は少なくとも2つの演算回路を有し、一方の演算回路の出力が他方の演算回路に入力され、他方の演算回路の出力が一方の演算回路に入力されるような帰還ループを有する構成とすることができる。したがって、フリップフロップ回路はデータ線(Data)から入力された電位に応じたデータを格納し出力する揮発性記憶回路である。レジスタ回路100において、フリップフロップ回路101の出力は選択回路103へ入力される。
【0029】
選択回路103には、フリップフロップ回路101の出力とビット線(BIT)の電位が入力される。選択回路103の出力端子は不揮発性記憶回路105の入力端子と電気的に接続している。不揮発性記憶回路105は、選択回路103が選択する動作モードに応じて、フリップフロップ回路101またはビット線(BIT)とデータのやり取りを行う。
【0030】
ここで、選択回路103が選択する半導体装置の動作モードについて説明する。
【0031】
選択回路103は半導体装置の4つの動作モードのいずれか一を選択する。4つの動作モードとは、不揮発性記憶回路105にフリップフロップ回路101を介してデータ線(Data)の電位に応じたデータを格納する第1の動作モードと、フリップフロップ回路101に、不揮発性記憶回路105に格納されたデータを入力する第2の動作モードと、不揮発性記憶回路105にビット線(BIT)の電位に応じたデータを格納する第3の動作モードと、ビット線(BIT)に不揮発性記憶回路105に格納されたデータを入力する第4の動作モードと、である。
【0032】
上記の4つの動作モードを組み合わせることで、半導体装置の消費電力を低減することができる。その動作方法について説明する。
【0033】
本実施の形態の半導体装置においては、データ線(Data)の電位がフリップフロップ回路101に入力され、当該電位に応じたデータがフリップフロップ回路101に格納される。上記したとおり、フリップフロップ回路101は揮発性記憶回路であるため、フリップフロップ回路101に格納されたデータを保持するためには電力の供給が必要である。したがってフリップフロップ回路101の内部状態を書き換えない期間においても、フリップフロップ回路101に格納されたデータを保持するためには電力を供給し続ける必要がある。
【0034】
しかしながら、本実施の形態の半導体装置は、レジスタ回路100毎に、フリップフロップ回路101と電気的に接続された不揮発性記憶回路105を有するため、フリップフロップ回路101の内部状態が変化しない期間に際し、不揮発性記憶回路105にデータを格納することで、電力の供給を停止しても、フリップフロップ回路101の内部状態を保持することができる。フリップフロップ回路101の内部状態の不揮発性記憶回路105への格納は、選択回路103による第1の動作モードの選択によって可能となる。
【0035】
続いて、選択回路103が第2の動作モードを選択し、フリップフロップ回路101に不揮発性記憶回路105に格納されているデータを格納することで、フリップフロップ回路101を電力の供給を停止する以前の状態へ復帰することができる。
【0036】
また、選択回路による4つの動作モードを組み合わせることで、半導体装置は所望のタイミングでフリップフロップ回路101の内部状態を評価することができる。その動作方法について説明する。
【0037】
選択回路103が第1の動作モードを選択することで、フリップフロップ回路101の内部状態が不揮発性記憶回路105に格納される。この状態で、選択回路103が第4の動作モードを選択し、不揮発性記憶回路105に格納されているデータをビット線(BIT)に入力することで、ビット線(BIT)にフリップフロップ回路101の内部状態に応じた電位が入力される。したがって、ビット線(BIT)に入力された電位を読み出すことで、フリップフロップ回路101の内部状態を評価することができる。
【0038】
また、フリップフロップ回路101の内部状態を評価し、不具合を見つけた場合において、本実施の形態の半導体装置は容易にフリップフロップ回路101の内部状態を書き換えることができる。その動作方法について説明する。
【0039】
フリップフロップ回路101の内部状態を書き換えるためには、まず、選択回路103に第3の動作モードを選択させる。第3の動作モードにおいて、ビット線(BIT)に書き換えデータに応じた電位を入力し、不揮発性記憶回路105にビット線(BIT)の電位に応じたデータを格納する。
【0040】
次に、選択回路103に第2の動作モードを選択させることで、不揮発性記憶回路105に格納されたデータに応じた電位がフリップフロップ回路101へ入力される。したがって、ビット線(BIT)から入力された書き換えデータがフリップフロップ回路101へ入力される。
【0041】
本実施の形態の半導体装置は、ビット線(BIT)から不揮発性記憶回路105を介して直接、フリップフロップ回路101のデータの読み出し及び書き込みができるため、所望のタイミングでフリップフロップ回路101の内部状態を評価し、書き換えることができる。
【0042】
続いて、選択回路103及び不揮発性記憶回路105のより具体的な回路について示したレジスタ回路200について説明する。レジスタ回路200について図1(B)に示す。
【0043】
図1(B)に示すように、選択回路103は第1のスイッチ202と第2のスイッチ203とを有する回路によって構成することができる。
【0044】
第1のスイッチ202はワード線(WORD)及びライトイネーブル線(WE)と電気的に接続する。第1のスイッチ202の出力は不揮発性記憶回路105に入力される。第1のスイッチ202はワード線(WORD)及びライトイネーブル線(WE)のどちらか一方の電位を不揮発性記憶回路105へ出力する切り替えスイッチである。
【0045】
第2のスイッチ203はフリップフロップ回路101の出力端子及びビット線(BIT)と電気的に接続されている。第2のスイッチ203の出力は不揮発性記憶回路105に入力される。第2のスイッチ203はフリップフロップ回路101の内部状態に応じた電位及びビット線(BIT)の電位のどちらか一方を不揮発性記憶回路105へ出力する切り替えスイッチである。第2のスイッチ203は不揮発性記憶回路105と、フリップフロップ回路101またはビット線(BIT)との電気的接続を選択する。
【0046】
図1(B)に示す不揮発性記憶回路105は、トランジスタ204と容量素子205とを有している。トランジスタ204の第1の電極は容量素子205の一方の電極と電気的に接続し、容量素子205の他方の電極は接地されている。ここで、トランジスタ204の第1の電極と容量素子205の一方の電極とが接続されたノード(以下、単にノードとも表記する)にはデータが格納される。
【0047】
トランジスタ204のゲート電極は選択回路103が備える第1のスイッチ202と電気的に接続し、ワード線(WORD)またはライトイネーブル線(WE)の電位が入力される。つまり、ワード線(WORD)またはライトイネーブル線(WE)の電位によってトランジスタ204のオン状態とオフ状態が切り替わる。
【0048】
トランジスタ204の第2の電極は選択回路103が備える第2のスイッチ203と電気的に接続する。トランジスタ204がオン状態のとき、第2のスイッチ203からフリップフロップ回路101の内部状態に応じた電位またはビット線(BIT)の電位が入力され、トランジスタ204の第1の電極と、容量素子205の一方の電極と、が接続されるノードに格納される。
【0049】
ここで、トランジスタ204はオフ電流が低減されたトランジスタを適用する。トランジスタ204にオフ電流が低減されたトランジスタを適用すると、トランジスタ204をオフ状態にすることによって、電力の供給が停止されてもノードに格納された電位を長時間にわたって保持させることができる。
【0050】
不揮発性記憶回路105へのデータの書き込みは、例えば、容量素子205に異なる二つの電位に対応する電荷(以下、低電位を与える電荷を電荷Q、高電位を与える電荷を電荷Qという)のいずれかを選択的に与えればよい。ここで、QとQの一方をデータ”1”に対応させ、他方をデータ”0”に対応させることによって、不揮発性記憶回路105に1ビットの情報を書き込むことができる。なお、電荷を異なる三つまたはそれ以上の電位に対応する電荷のうちから選択することによって、不揮発性記憶回路105の記憶容量を向上させても良い。
【0051】
なお、トランジスタ204に用いる、オフ電流が低減されたトランジスタとしては、例えば、酸化物半導体材料を用いたトランジスタ(酸化物半導体層にチャネルが形成されるトランジスタ)等を適用することができる。酸化物半導体材料を用いたトランジスタのオフ電流は、シリコンにチャネルが形成されるトランジスタの10万分の1以下であるため、トランジスタ204をオフ状態としたときに、トランジスタ204からのリークによって生じる、容量素子205に蓄積された電荷の消失を無視することが可能である。したがって、ノードに格納された電位を長時間にわたって保持することができる。なお、図面ではトランジスタ204が酸化物半導体を用いたトランジスタであることを示すために、OSの符号を付す。
【0052】
不揮発性記憶回路105を上記の構成とすることで、新たなデータを書き込む場合に、書き込まれたデータを一度消去する必要がなく、再度のデータの書き込みによって直接データを書き換えることが可能である。このため消去動作に起因する動作速度の低下を抑制することができる。つまり半導体装置の高速動作が実現される。
【0053】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層(トンネル絶縁層)の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消できる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【0054】
続いて、図1(B)に示すレジスタ回路200の動作について、タイミングチャートを用いて詳細に説明する。まず、図1(B)で示すレジスタ回路200の動作を説明するために用いるフリップフロップ回路の具体的な回路構成について説明する。図2に、レジスタ回路200に用いるフリップフロップ回路101について示す。なお、本実施の形態の半導体装置に用いることのできるフリップフロップ回路は図2に示す構成に限らない。
【0055】
図2に示すフリップフロップ回路101は、インバータ回路251、スイッチ回路252、インバータ回路253、クロックドインバータ回路254、クロックドインバータ回路255、スイッチ回路256、クロックドインバータ回路257、及びクロックドインバータ回路258を有する。
【0056】
フリップフロップ回路101にはデータ線(Data)の電位が入力される。データ線(Data)の電位は、スイッチ回路252を介して、クロックドインバータ回路254へ入力される。クロックドインバータ回路254によってデータ線(Data)の電位は反転され、信号線(L)及びスイッチ回路256へ入力される。なお、ここで信号線(L)に入力される電位をフリップフロップ回路101の内部状態として読み出す。スイッチ回路256に入力された電位は、クロックドインバータ回路257によって再び反転させられ、データ線(Data)の電位と等しい電位となって出力信号線(Q)から出力される。出力信号線(Q)の電位は、フリップフロップ回路101の出力電位であり、フリップフロップ回路101の内部状態の電位を反転した電位である。
【0057】
スイッチ回路252及びスイッチ回路256の導通状態を制御しているのはクロック信号(CLK)である。スイッチ回路252にはインバータ回路251によって反転されたクロック信号が入力され、スイッチ回路256にはクロック信号が直接入力されているため、スイッチ回路252及びスイッチ回路256は、どちらか一方のスイッチ回路が開いているとき、他方のスイッチ回路は閉じている。ここでは、クロック信号線(CLK)にロウレベルの電位が入力されたときに、スイッチ回路252が閉じ、反対にスイッチ回路256が開き、クロック信号線(CLK)にハイレベルの電位が入力されたとき、スイッチ回路252が開き、スイッチ回路256が閉じる構成とする。
【0058】
クロックドインバータ回路254の出力がクロックドインバータ回路255へ入力され、クロックドインバータ回路255の出力がクロックドインバータ回路254へ入力される帰還ループを有するラッチ回路を構成する。互いの出力が入力されることで、ラッチ回路によるデータの保持が行える。
【0059】
なお、クロックドインバータ回路255にはクロック信号(CLK)が入力され、クロック信号(CLK)がハイレベルのときのみ動作を行う。したがって、クロック信号(CLK)としてハイレベルの電位が入力され、スイッチ回路252が開き、スイッチ回路256が閉じているとき、クロックドインバータ回路255が動作し、クロックドインバータ回路254及びクロックドインバータ回路255によるラッチ回路が電位を保持する。
【0060】
クロックドインバータ回路257の出力がクロックドインバータ回路258へ入力され、クロックドインバータ回路258の出力がクロックドインバータ回路257へ入力される帰還ループを有するラッチ回路を構成する。互いの出力が入力されることで、ラッチ回路はデータの保持を行っている。
【0061】
なお、クロックドインバータ回路258にはインバータ回路251によって反転されたクロック信号が入力され、クロック信号がロウレベルのときのみ動作を行う。したがって、クロック信号(CLK)としてロウレベルの電位が入力され、スイッチ回路252が閉じ、スイッチ回路256が開いているときに、クロックドインバータ回路258が動作し、クロックドインバータ回路257及びクロックドインバータ回路258によるラッチ回路が動作して電位を保持する。
【0062】
また、クロックドインバータ回路254には、インバータ回路253を介してリードイネーブル線(RE)の電位が入力される。リードイネーブル線(RE)にハイレベルの電位が入力されると、クロックドインバータ回路254にはインバータ回路253によって反転されたロウレベルの電位が入力され、クロックドインバータ回路254は動作を停止する。したがって、リードイネーブル線(RE)にハイレベルの電位が入力されている間は、クロックドインバータ回路254及びクロックドインバータ回路255によるラッチ回路がデータを保持することはない。
【0063】
以上が図2に示すフリップフロップ回路101の構成及び動作である。続いて、図1(B)のレジスタ回路200の動作について示す。なお、ここでは、フリップフロップ回路101として、図2に示すフリップフロップ回路101が適用された場合を示す。図3乃至図5にレジスタ回路200のタイミングチャートを示す。
【0064】
なお、図3乃至図5に示すタイミングチャートにおいて、MEMは選択信号線を、BITはビット線を、WORDはワード線を、REはリードイネーブル線を、WEはライトイネーブル線を、CLKはクロック信号を、Dataはデータ線を、Lは信号線を、Qはフリップフロップ回路の出力信号線を、MEM_Dは不揮発性記憶回路105に格納されているデータ(不揮発性記憶回路105のノードに保持されているデータ)の電位をそれぞれ示している。
【0065】
はじめに、レジスタ回路がフリップフロップ回路の通常動作を行う時のタイミングチャートについて説明する。図3に示すタイミングチャートは、フリップフロップ回路の通常動作を示している。フリップフロップ回路の通常動作時において、選択回路103はいずれの動作モードを選択していてもよい。したがって、選択信号線(MEM)、ビット線(BIT)、ワード線(WORD)、リードイネーブル線(RE)、ライトイネーブル線(WE)の電位は任意の電位とすることができる。タイミングチャートでは、任意の電位を波線で示し、(X)の記号を付す。
【0066】
フリップフロップ回路101はクロック信号(CLK)がロウレベルのとき、スイッチ回路252が閉じ、データ線(Data)の電位に応じたデータがクロックドインバータ回路254に入力される。クロックドインバータ回路254によってデータ線(Data)の電位に応じたデータは反転し、信号線(L)に送られる。続いて、クロック信号(CLK)がハイレベルとなると、スイッチ回路252は開かれ、クロックドインバータ回路255が動作を行い、クロックドインバータ回路254とクロックドインバータ回路255によるラッチ回路によって、信号線(L)の電位が保持される。
【0067】
また、クロック信号(CLK)がハイレベルになるとスイッチ回路256が閉じ、クロックドインバータ回路254によって反転されたデータがクロックドインバータ回路257に入力される。クロックドインバータ回路257に反転されたデータが入力されると、クロックドインバータ回路257によって再び反転され、フリップフロップ回路101の出力信号線(Q)から出力する。
【0068】
続いて、クロック信号(CLK)がロウレベルになると、スイッチ回路256は開かれ、クロックドインバータ回路258が動作し、クロックドインバータ回路257とクロックドインバータ回路258によって構成されるラッチ回路によって、フリップフロップ回路の出力信号線(Q)の電位は保持される。
【0069】
次に、選択回路103が第1の動作モードにおいて、不揮発性記憶回路105にフリップフロップ回路101を介してデータ線(Data)の電位に応じたデータを格納する動作について説明する。
【0070】
図4(A)に、第1の動作モードのタイミングチャートを示した。選択回路103が第1の動作モードを選択するには、選択信号線(MEM)の電位をハイレベルとする。選択信号線(MEM)をハイレベルとしたことで、第1のスイッチ202を介してトランジスタ204のゲート電極とライトイネーブル線(WE)が電気的に接続する。また、第2のスイッチ203を介して、フリップフロップ回路101の出力端子とトランジスタ204の第2の電極が電気的に接続する。
【0071】
選択回路103が第1の動作モードを選択した状態で、クロック信号(CLK)にロウレベルが入力されると、データ線(Data)の電位がクロックドインバータ回路254によって反転し、信号線(L)に入力される。続いて、クロック信号(CLK)がハイレベルとなると、スイッチ回路252は開かれ、クロックドインバータ回路254とクロックドインバータ回路255によって、信号線(L)の電位が保持される。さらに、スイッチ回路256が閉じられ、クロックドインバータ回路257によって信号線(L)の電位が反転した電位(Data線の電位)が出力信号線(Q)に出力される。
【0072】
ここで、ライトイネーブル線(WE)をハイレベルにすることで、トランジスタ204のゲート電極にハイレベルの電位が入力され、トランジスタ204がオン状態となる。これにより、フリップフロップ回路101の内部状態が不揮発性記憶回路105のノードに格納される。その後、ライトイネーブル線(WE)をロウレベルとすることで、トランジスタ204がオフ状態となる。トランジスタ204はオフ電流が極めて小さいため、トランジスタ204をオフ状態とすることで、ノードに格納された電位を極めて長時間にわたって保持することが可能となる。
【0073】
上記の動作によって、フリップフロップ回路101の内部状態を不揮発性記憶回路105に格納させることができるため、半導体装置は電力の供給が停止されても、フリップフロップ回路101の内部状態を保持することが可能となる。
【0074】
本実施の形態の半導体装置は、フリップフロップ回路毎に、電力の供給を停止してもデータを保持できる不揮発性記憶回路が設けられているため、フリップフロップ回路の内部状態が変化しないときには電力の供給を停止し、消費電力を低減することができる。
【0075】
次に、選択回路103が第2の動作モードにおいて、不揮発性記憶回路105に格納されているデータをフリップフロップ回路101へ入力する動作について説明する。図4(B)に第2の動作モードのタイミングチャートについて示す。
【0076】
選択回路103が第2の動作モードを選択するには、選択信号線(MEM)の電位をハイレベルとする。選択信号線(MEM)をハイレベルとしたことで、第1のスイッチ202を介してトランジスタ204のゲート電極とライトイネーブル線(WE)が電気的に接続する。また、第2のスイッチ203を介してフリップフロップ回路101の出力端子とトランジスタ204の第2の電極が電気的に接続する。
【0077】
第2の動作モードにおいて、クロック信号(CLK)がロウレベルのとき、データ線(Data)の電位がクロックドインバータ回路254に入力され、信号線(L)にデータ線(Data)の電位を反転した電位が入力されている。
【0078】
ここでクロック信号(CLK)がハイレベルとなると、クロックドインバータ回路254及びクロックドインバータ回路255によるラッチ回路が動作し、信号線(L)の電位が保持される。また、スイッチ回路256が閉じ、クロックドインバータ回路254によって反転されたデータがクロックドインバータ回路257に入力される。クロックドインバータ回路257に入力されたデータは、クロックドインバータ回路257によって反転され、フリップフロップ回路101の出力端子から出力される。
【0079】
このとき、リードイネーブル線(RE)をハイレベルとすると、クロックドインバータ回路254の動作が停止し、クロックドインバータ回路254とクロックドインバータ回路255によるラッチ回路は動作を停止する。
【0080】
クロックドインバータ回路254及びクロックドインバータ回路255によるラッチ回路が動作を停止している間に、ライトイネーブル線(WE)をハイレベルとしてトランジスタ204をオン状態とすると、トランジスタ204と容量素子205によるノードに格納されていた電位(MEM_D)が信号線(L)を通じてクロックドインバータ回路255に入力される。
【0081】
この後、ライトイネーブル線(WE)をロウレベルに戻しても、信号線(L)にはノードに格納されていた電位が保持される。したがって、リードイネーブル線(RE)をロウレベルとし、クロックドインバータ回路254が動作を再開して、クロックドインバータ回路254及びクロックドインバータ回路255により構成されるラッチ回路が動作を再開すると、該ラッチ回路によって、ノードに格納されていた電位が保持される。
【0082】
その後、クロック信号(CLK)がロウレベルとなると、スイッチ回路252が閉じ、データ線(Data)の電位がクロックドインバータ回路254に入力され、フリップフロップ回路101が再び、通常動作を再開する。
【0083】
なお、本実施の形態で示す半導体装置では、トランジスタ204に酸化物半導体材料を用いたトランジスタ(酸化物半導体層にチャネルが形成されるトランジスタ)が適用されている。酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいという特徴を有している。このため、トランジスタ204をオフ状態とすることで、容量素子205の電位を極めて長時間にわたって保持することが可能となる。
【0084】
続いて、選択回路103が第3の動作モードにおいて、不揮発性記憶回路105にビット線(BIT)の電位に応じたデータを格納する動作について説明する。
【0085】
図5(A)に第3の動作モードについて示す。選択回路103が第3の動作モードを選択するためには、選択信号線(MEM)をロウレベルとする。選択信号線(MEM)をロウレベルとしたことで、第1のスイッチ202を介してトランジスタ204のゲート電極とワード線(WORD)が電気的に接続する。また、第2のスイッチ203を介してビット線(BIT)とトランジスタ204の第2の電極が電気的に接続する。
【0086】
なお、第3の動作モードにおいて、リードイネーブル線(RE)、クロック信号(CLK)、データ線(Data)、信号線(L)、フリップフロップ回路の出力は、任意の電位とすることができる。
【0087】
第3の動作モードにおいて、ワード線(WORD)をハイレベルにすることで、トランジスタ204がオン状態となり、ビット線(BIT)の電位に応じた電位がトランジスタ204の第1の電極と、容量素子205の一方の電極と、が接続されたノードに格納される。ビット線(BIT)に不揮発性記憶回路105へ格納する電位を入力するタイミングは、ワード線(WORD)がハイレベルとなり、ビット線(BIT)の電位がノードに入力されるよりも前である。
【0088】
続いて、選択回路103が第4の動作モードにおいて、ビット線(BIT)に不揮発性記憶回路105に格納された電位を入力する動作について説明する。図5(B)に第4の動作モードについて示す。選択回路103が第4のモードを選択するためには、選択信号線(MEM)をロウレベルとする。選択信号線(MEM)がロウレベルとなったことで、第1のスイッチ202を介してトランジスタ204のゲート電極とワード線が電気的に接続する。また、第2のスイッチ203を介してビット線(BIT)とトランジスタ204の第2の電極が電気的に接続する。
【0089】
第4の動作モードにおいて、ビット線(BIT)にミドルレベルの電位を入力する。続いて、ワード線(WORD)をハイレベルとすることで、トランジスタ204がオン状態となり、トランジスタ204及び容量素子205によって形成されるノードに格納されている電位がビット線(BIT)に入力される。このとき、トランジスタ204及び容量素子205に格納されている電位がハイレベルの場合、ミドルレベルであったビット線(BIT)の電位がハイレベルへ上昇する。また、トランジスタ204及び容量素子205に格納されている電位がロウレベルの場合、ビット線(BIT)の電位は上昇しない。
【0090】
したがって、ビット線(BIT)の電位を判別することで、不揮発性記憶回路105に格納されていた電位を読み出すことができる。電位の読み出しとしては、例えば、ビット線(BIT)の先にレベルシフタを接続しておくと、ハイレベルの電位と近くなったビット線(BIT)の状態をハイレベルへ確定することができ、完全な読み出しが可能となる。
【0091】
これら、4つの動作モードを任意に組み合わせることで、フリップフロップ回路の内部状態が変化しないときには電力の供給を停止し、消費電力を低減することができる。また、不揮発性記憶回路の電位をレジスタ回路外部から直接読み出すことでフリップフロップ回路の内部状態を所望のタイミングで評価することができる。また、フリップフロップ回路の内部状態を容易に書き換えることができる。
【0092】
<応用例>
続いて、上記のレジスタ回路を複数有する半導体装置及びその動作について説明する。図6に示す本発明の一態様の半導体装置は、上記のレジスタ回路を複数有し、該レジスタ回路がマトリクス状に設けられている。
【0093】
図6の半導体装置は、縦m個(行)×横n個(列)のマトリクス状に配置されたレジスタ回路と、n本のビット線と、m本のワード線と、メモリコントローラ(MEMORY CONTROLLER)と、ビット列デコーダ(BIT COLUMN DECORDER)と、ワード行デコーダ(WORD ROW DECORDER)と、コア(CORE IO)を有する。
【0094】
図6中のレジスタ回路は、図1(B)に示すレジスタ回路100と同様の構成である。つまり、個々のレジスタ回路に注目すると、フリップフロップ回路と、選択回路と、不揮発性記憶回路と、を有している。さらに、各選択回路は第1のスイッチ及び第2のスイッチを有し、各不揮発性記憶回路は、オフ電流の低いトランジスタ(例えば、酸化物半導体を含んで構成されるトランジスタ)及び容量素子を有する。また、各レジスタ回路は、選択回路と電気的に接続するビット線を各列に共通して用い、ワード線を各行で共通して用いている。
【0095】
本実施の形態では、複数のレジスタ回路が有する不揮発性記憶回路同士が直列には接続されず、それぞれビット線及びワード線と接続されている構成としたが、レジスタ回路をマトリクス状に配置する方法はこれに限らない。
【0096】
なお、ライトイネーブル線(WE)、選択信号線(MEM)、データ線(Data)、クロック信号線(CLK)等については、図1(B)と同様の構成とすることができるため、図6においては省略する。
【0097】
n本のビット線は、ビット列デコーダと電気的に接続し、第k列目のビット線(kは1以上n以下の整数)は第k列目のレジスタ回路が有する選択回路の第2のスイッチと電気的に接続している。
【0098】
また、m本のワード線はワード行デコーダと電気的に接続し、第q行目のワード線(qは1以上m以下の整数)は第q行目のレジスタ回路が有する選択回路の第1のスイッチと電気的に接続している。
【0099】
コアの内部状態や演算結果に応じてメモリコントローラがどのレジスタ回路に対して、データの読み出し及び書き込みを行うかを決定する。例えば、メモリコントローラが書き込みを行うレジスタ回路を決定すると、選択回路が第3の動作モードを選択し、メモリコントローラからビット列デコーダ及びワード行デコーダに所定の電位が入力される。
【0100】
例えば、ワード行デコーダに対しては、読み出しまたは書き込みを行うレジスタ回路のアドレス情報が送られる。すると、ワード行デコーダがアドレス情報に応じて、各ワード線に所定の電位を入力し、読み出しまたは書き込みを行うレジスタ回路をアクティブ状態とする。
【0101】
また、ビット列デコーダに対しては、レジスタ回路に書き込むデータが送られる。すると、ビット列デコーダから、各ビット線に書き込むデータに応じた電位が入力される。ワード行デコーダによって、アクティブになったレジスタ回路には、ビット列デコーダからの電位が格納される。
【0102】
レジスタ回路が有する、フリップフロップ回路の入力端子及び出力端子には、論理演算回路、またはメインメモリ等が接続されており、マトリクス状に配置されたフリップフロップ回路全体で信号処理回路を構成している。信号処理回路において、フリップフロップ回路は演算処理や、プログラムの実行状態を一時的に保持する役割を担っている。
【0103】
本発明の半導体装置は、フリップフロップ回路毎に、不揮発性記憶回路が設けられているため、レジスタ回路を複数有する構成としても、高速にデータを読み出すことができる。また、不揮発性記憶回路と直接データの読み出しまたは書き込みができるため、信号処理回路の内部状態を容易に評価、書き換えることができる。
【0104】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【0105】
(実施の形態2)
実施の形態1に示した、不揮発性記憶回路が含む、オフ電流の低減されたトランジスタについて説明する。オフ電流の小さいトランジスタとしては、酸化物半導体材料を用いたトランジスタがあげられる。
【0106】
本実施の形態で示すトランジスタの構造について、図23(A)〜(D)を参照して説明する。なお、図23(A)〜(D)は、トランジスタの構造例を示す断面模式図である。
【0107】
図23(A)に示すトランジスタは絶縁層600(a)と、絶縁層600(a)に埋め込まれるように形成された埋め込み絶縁物612a(a)及び埋め込み絶縁物612b(a)との上に形成される。
【0108】
図23(A)に示すトランジスタは、ゲート電極601(a)と、ゲート絶縁層602(a)と、酸化物半導体層603(a)と、ソース電極605a(a)と、ドレイン電極605b(a)と、を含んでいる。
【0109】
酸化物半導体層603(a)は、不純物領域604a(a)及び不純物領域604b(a)を含んでいる。不純物領域604a(a)及び不純物領域604b(a)は、互いに離間し、それぞれドーパント(不純物)が添加された領域である。なお、不純物領域604a(a)及び不純物領域604b(a)の間の領域がチャネル形成領域になる。酸化物半導体層603(a)は、絶縁層600(a)の上に設けられる。なお、必ずしも不純物領域604a(a)及び不純物領域604b(a)を設けなくてもよい。なお、図23(A)に示すトランジスタにおいて、不純物領域604a(a)及び不純物領域604b(a)はnの導電型を呈する半導体領域である。
【0110】
また、ゲート電極601(a)の両側面には側壁絶縁物616a(a)および側壁絶縁物616b(a)、ゲート電極601(a)の上部には、ゲート電極601(a)と他の配線との短絡を防止するための絶縁層606(a)を有する。
【0111】
ソース電極605a(a)及びドレイン電極605b(a)は、酸化物半導体層603(a)の上に設けられ、酸化物半導体層603(a)に電気的に接続されている。
【0112】
また、ソース電極605a(a)は、不純物領域604a(a)の一部に重畳する。ソース電極605a(a)を不純物領域604a(a)の一部に重畳させることにより、ソース電極605a(a)及び不純物領域604a(a)の間の抵抗値を小さくすることができる。
【0113】
また、ドレイン電極605b(a)は、不純物領域604b(a)の一部に重畳する。ドレイン電極605b(a)を不純物領域604b(a)の一部に重畳させることにより、ドレイン電極605b(a)及び不純物領域604b(a)の間の抵抗を小さくすることができる。
【0114】
ゲート絶縁層602(a)は、酸化物半導体層603(a)の上に設けられている。
【0115】
ゲート電極601(a)は、ゲート絶縁層602(a)を介して酸化物半導体層603(a)に重畳する。ゲート絶縁層602(a)を介してゲート電極601(a)と重畳する酸化物半導体層603(a)の領域がチャネル形成領域になる。
【0116】
図23(B)に示すトランジスタは絶縁層600(b)と、絶縁層600(b)に埋め込まれるように形成された埋め込み絶縁物612a(b)及び埋め込み絶縁物612b(b)との上に形成される。
【0117】
図23(B)に示すトランジスタは、ゲート電極601(b)と、ゲート絶縁層602(b)と、酸化物半導体層603(b)と、ソース電極605a(b)と、ドレイン電極605b(b)と、を含んでいる。
【0118】
酸化物半導体層603(b)は、不純物領域604a(b)及び不純物領域604b(b)を含んでいる。不純物領域604a(b)及び不純物領域604b(b)は、互いに離間し、それぞれドーパント(不純物)が添加された領域である。なお、不純物領域604a(b)及び不純物領域604b(b)の間の領域がチャネル形成領域になる。酸化物半導体層603(b)は、絶縁層600(b)の上に設けられる。なお、必ずしも不純物領域604a(b)及び不純物領域604b(b)を設けなくてもよい。なお、図23(B)に示すトランジスタにおいて、不純物領域604a(b)及び不純物領域604b(b)はnの導電型を呈する半導体領域である。
【0119】
また、ゲート電極601(b)の両側面には側壁絶縁物616a(b)および側壁絶縁物616b(b)、ゲート電極601(b)の上部には、ゲート電極601(b)と他の配線との短絡を防止するための絶縁層606(b)を有する。
【0120】
ソース電極605a(b)及びドレイン電極605b(b)は、酸化物半導体層603(b)の上に設けられ、酸化物半導体層603(b)に電気的に接続されている。
【0121】
また、ソース電極605a(b)は、不純物領域604a(b)に重畳する。ソース電極605a(b)を不純物領域604a(b)に重畳させることにより、ソース電極605a(b)及び不純物領域604a(b)の間の抵抗値を小さくすることができる。
【0122】
また、ドレイン電極605b(b)は、不純物領域604b(b)に重畳する。ドレイン電極605b(b)を不純物領域604b(b)に重畳させることにより、ドレイン電極605b(b)及び不純物領域604b(b)の間の抵抗を小さくすることができる。
【0123】
ゲート絶縁層602(b)は、酸化物半導体層603(b)の上に設けられている。
【0124】
ゲート電極601(b)は、ゲート絶縁層602(b)を介して酸化物半導体層603(b)に重畳する。ゲート絶縁層602(b)を介してゲート電極601(b)と重畳する酸化物半導体層603(b)の領域がチャネル形成領域になる。
【0125】
図23(A)に示すトランジスタでは、不純物領域604a(a)及び不純物領域604b(a)は側壁絶縁物616a(a)および側壁絶縁物616b(a)と重畳して設けられている。一方、図23(B)に示すトランジスタでは、不純物領域604a(b)及び不純物領域604b(b)は側壁絶縁物616a(b)および側壁絶縁物616b(b)と重畳して設けられていない。
【0126】
図23(C)に示すトランジスタは、ゲート電極601(c)と、ゲート絶縁層602(c)と、酸化物半導体層603(c)と、ソース電極605a(c)と、ドレイン電極605b(c)と、を含んでいる。
【0127】
酸化物半導体層603(c)は、不純物領域604a(c)及び不純物領域604b(c)を含んでいる。不純物領域604a(c)及び不純物領域604b(c)は、互いに離間し、それぞれドーパント(不純物)が添加された領域である。なお、不純物領域604a(c)及び不純物領域604b(c)の間の領域がチャネル形成領域になる。酸化物半導体層603(c)は、絶縁層600(c)の上に設けられる。なお、必ずしも不純物領域604a(c)及び不純物領域604b(c)を設けなくてもよい。
【0128】
ソース電極605a(c)及びドレイン電極605b(c)は、酸化物半導体層603(c)の上に設けられ、酸化物半導体層603(c)に電気的に接続されている。また、ソース電極605a(c)及びドレイン電極605b(c)の側面は、テーパ状である。
【0129】
また、ソース電極605a(c)は、不純物領域604a(c)の一部に重畳するが、必ずしもこれに限定されない。ソース電極605a(c)を不純物領域604a(c)の一部に重畳させることにより、ソース電極605a(c)及び不純物領域604a(c)の間の抵抗値を小さくすることができる。また、ソース電極605a(c)に重畳する酸化物半導体層603(c)の領域の全てが不純物領域604a(c)でもよい。
【0130】
また、ドレイン電極605b(c)は、不純物領域604b(c)の一部に重畳するが、必ずしもこれに限定されない。ドレイン電極605b(c)を不純物領域604b(c)の一部に重畳させることにより、ドレイン電極605b(c)及び不純物領域604b(c)の間の抵抗を小さくすることができる。また、ドレイン電極605b(c)に重畳する酸化物半導体層603(c)の領域の全てが不純物領域604b(c)でもよい。
【0131】
ゲート絶縁層602(c)は、酸化物半導体層603(c)、ソース電極605a(c)、及びドレイン電極605b(c)の上に設けられている。
【0132】
ゲート電極601(c)は、ゲート絶縁層602(c)を介して酸化物半導体層603(c)に重畳する。ゲート絶縁層602(c)を介してゲート電極601(c)と重畳する酸化物半導体層603(c)の領域がチャネルになる。
【0133】
また、図23(D)に示すトランジスタは、ゲート電極601(d)と、ゲート絶縁層602(d)と、酸化物半導体層603(d)と、ソース電極605a(d)と、ドレイン電極605b(d)と、を含んでいる。
【0134】
ソース電極605a(d)及びドレイン電極605b(d)は、絶縁層600(d)の上に設けられる。また、ソース電極605a(d)及びドレイン電極605b(d)の側面は、テーパ状である。
【0135】
酸化物半導体層603(d)は、不純物領域604a(d)及び不純物領域604b(d)と、を含んでいる。不純物領域604a(d)及び不純物領域604b(d)は、互いに離間し、それぞれドーパントが添加された領域である。また、不純物領域604a(d)及び不純物領域604b(d)の間の領域がチャネル形成領域になる。酸化物半導体層603(d)は、例えばソース電極605a(d)、ドレイン電極605b(d)、及び絶縁層600(d)の上に設けられ、ソース電極605a(d)及びドレイン電極605b(d)に電気的に接続される。なお、必ずしも不純物領域604a(d)及び不純物領域604b(d)を設けなくてもよい。
【0136】
不純物領域604a(d)は、ソース電極605a(d)に電気的に接続されている。
【0137】
不純物領域604b(d)は、ドレイン電極605b(d)に電気的に接続されている。
【0138】
ゲート絶縁層602(d)は、酸化物半導体層603(d)の上に設けられている。
【0139】
ゲート電極601(d)は、ゲート絶縁層602(d)を介して酸化物半導体層603(d)に重畳する。ゲート絶縁層602(d)を介してゲート電極601(d)と重畳する酸化物半導体層603(d)の領域がチャネル形成領域になる。
【0140】
さらに、図23(A)乃至図23(D)に示す各構成要素について説明する。
【0141】
絶縁層600(a)乃至絶縁層600(d)としては、例えば、絶縁性酸化物、または絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を絶縁層600(a)乃至絶縁層600(d)として用いることもできる。
【0142】
ゲート電極601(a)乃至ゲート電極601(d)のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート配線ともいう。
【0143】
ゲート電極601(a)乃至ゲート電極601(d)としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、ゲート電極601(a)乃至ゲート電極601(d)の形成に適用可能な材料の層の積層により、ゲート電極601(a)乃至ゲート電極601(d)を構成することもできる。
【0144】
ゲート絶縁層602(a)乃至ゲート絶縁層602(d)としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、ゲート絶縁層602(a)乃至ゲート絶縁層602(d)に適用可能な材料の層の積層によりゲート絶縁層602(a)乃至ゲート絶縁層602(d)を構成することもできる。
【0145】
また、ゲート絶縁層602(a)乃至ゲート絶縁層602(d)としては、例えば元素周期表における第13族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、酸化物半導体層603(a)乃至酸化物半導体層603(d)が第13族元素を含む場合に、酸化物半導体層603(a)乃至酸化物半導体層603(d)に接する絶縁層として第13族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【0146】
第13族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子%)が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)がアルミニウムの含有量(原子%)以上の物質のことをいう。例えば、Al(x=3+α、αは0以上1未満)、Ga(x=3+α、αは0以上1未満)、又はGaAl2−x3+α(xは0より大きく2より小さい値、αは0より大きく1より小さい値)で表記される材料を用いることもできる。
【0147】
また、ゲート絶縁層602(a)乃至ゲート絶縁層602(d)に適用可能な材料の層の積層によりゲート絶縁層602(a)乃至ゲート絶縁層602(d)を構成することもできる。例えば、複数のGaで表記される酸化ガリウムを含む層の積層によりゲート絶縁層602(a)乃至ゲート絶縁層602(d)を構成してもよい。また、Gaで表記される酸化ガリウムを含む絶縁層及びAlで表記される酸化アルミニウムを含む絶縁層の積層によりゲート絶縁層602(a)乃至ゲート絶縁層602(d)を構成してもよい。
【0148】
ゲート絶縁層602(a)乃至ゲート絶縁層602(d)は、少なくとも酸化物半導体層に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。ゲート絶縁層602(a)乃至ゲート絶縁層602(d)の酸化物半導体層と接する部分を酸化シリコンにより形成すると、酸化物半導体層に酸素を拡散させることができ、トランジスタの低抵抗化を防止することができる。
【0149】
なお、ゲート絶縁層602(a)乃至ゲート絶縁層602(d)として、ハフニウムシリケート(HfSiOx)、窒素が添加されたハフニウムシリケート(HfSixOyNz)、窒素が添加されたハフニウムアルミネート(HfAlxOyNz)、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのhigh−k材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、前記high−k材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム及び酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁層602(a)乃至ゲート絶縁層602(d)を積層構造とする場合であっても、酸化物半導体層に接する部分は、絶縁性酸化物であることが好ましい。
【0150】
また、トランジスタのチャネル長を30nmとしたとき、酸化物半導体層603(a)乃至酸化物半導体層603(d)の厚さを例えば5nm程度にしてもよい。このとき、酸化物半導体層603(a)乃至酸化物半導体層603(d)がCAAC−OS膜(後述)の酸化物半導体層であれば、トランジスタにおける短チャネル効果を抑制することができる。
【0151】
不純物領域604a(a)乃至不純物領域604a(d)及び不純物領域604b(a)乃至不純物領域604b(d)は、N型又はP型の導電型を付与するドーパント(不純物)が添加され、トランジスタのソース領域又はドレイン領域としての機能を有する。
【0152】
ドーパントとしては、例えば元素周期表における13族の元素(例えば硼素など)、元素周期表における15族の元素(例えば窒素、リン、及び砒素の一つ又は複数)、及び希ガス元素(例えばヘリウム、アルゴン、及びキセノンの一つ又は複数)の一つ又は複数を用いることができる。
【0153】
ここで、ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。
【0154】
不純物領域604a(a)乃至不純物領域604a(d)及び不純物領域604b(a)乃至不純物領域604b(d)にドーパントを添加することによりソース電極またはドレイン電極との接続抵抗を小さくすることができるため、トランジスタを微細化することができる。
【0155】
ソース電極605a(a)乃至ソース電極605a(d)、及びドレイン電極605b(a)乃至ドレイン電極605b(d)のそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【0156】
ソース電極605a(a)乃至ソース電極605a(d)、及びドレイン電極605b(a)乃至ドレイン電極605b(d)としては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、ソース電極605a(a)乃至ソース電極605a(d)、及びドレイン電極605b(a)乃至ドレイン電極605b(d)を構成することができる。また、ソース電極605a(a)乃至ソース電極605a(d)、及びドレイン電極605b(a)乃至ドレイン電極605b(d)に適用可能な材料の層の積層により、ソース電極605a(a)乃至ソース電極605a(d)、及びドレイン電極605b(a)乃至ドレイン電極605b(d)を構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、ソース電極605a(a)乃至ソース電極605a(d)、及びドレイン電極605b(a)乃至ドレイン電極605b(d)を構成することができる。
【0157】
また、ソース電極605a(a)乃至ソース電極605a(d)、及びドレイン電極605b(a)乃至ドレイン電極605b(d)としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、インジウムスズ酸化物、又はインジウム亜鉛酸化物を用いることができる。なお、ソース電極605a(a)乃至ソース電極605a(d)、及びドレイン電極605b(a)乃至ドレイン電極605b(d)に適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【0158】
ソース電極605a(a)乃至ソース電極605a(d)、及びドレイン電極605b(a)乃至ドレイン電極605b(d)は、例えば、スパッタリング法を用いて導電膜(例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など)を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極605a(a)乃至ソース電極605a(d)、及びドレイン電極605b(a)乃至ドレイン電極605b(d)となる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ti層によりAl層を挟持した3層の積層構造とすればよい。
【0159】
絶縁層600(a)乃至絶縁層600(d)としては、例えばゲート絶縁層602(a)乃至ゲート絶縁層602(d)に適用可能な材料の層を用いることができる。また、ゲート絶縁層602(a)乃至ゲート絶縁層602(d)に適用可能な材料の積層により絶縁層600(a)乃至絶縁層600(d)を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により絶縁層600(a)乃至絶縁層600(d)を構成することにより、絶縁層600(a)乃至絶縁層600(d)に含まれる酸素が酸化物半導体層603(a)乃至酸化物半導体層603(d)を介して脱離するのを抑制することができる。
【0160】
絶縁層606(a)及び絶縁層606(b)、埋め込み絶縁物612a(a)及び埋め込み絶縁物612b(a)、埋め込み絶縁物612a(b)及び埋め込み絶縁物612b(b)、側壁絶縁物616a(a)及び側壁絶縁物616b(a)、並びに側壁絶縁物616a(b)及び側壁絶縁物616b(b)としては、ゲート絶縁層602(a)乃至ゲート絶縁層602(d)に適用可能な材料の単層または積層を用いることができる。
【0161】
また、酸化物半導体層603(a)乃至酸化物半導体層603(d)に接する絶縁層中の酸素を過剰にすることにより、酸化物半導体層603(a)乃至酸化物半導体層603(d)に酸素が供給されやすくなる。よって、酸化物半導体層603(a)乃至酸化物半導体層603(d)中、又は当該絶縁層と酸化物半導体層603(a)乃至酸化物半導体層603(d)の界面における酸素欠陥を低減することができるため、酸化物半導体層603(a)乃至酸化物半導体層603(d)のキャリア濃度をより低減することができる。また、これに限定されず、製造過程により酸化物半導体層603(a)に含まれる酸素を過剰にした場合であっても、酸化物半導体層603(a)に接する上記絶縁層により、酸化物半導体層603(a)からの酸素の脱離を抑制することができる。
【0162】
酸化物半導体層603(a)乃至酸化物半導体層603(d)と絶縁層600(a)乃至絶縁層600(d)の間に、下地絶縁層を設けてもよい。下地絶縁層は、少なくとも表面に酸素を含み、酸素の一部が加熱処理により脱離する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸化物としては、化学量論比よりも多くの酸素を含むものを用いることが好ましい。これは、該加熱処理により、下地絶縁層に接する酸化物半導体層に酸素を供給することができるためである。
【0163】
化学量論比よりも多くの酸素を含む絶縁性酸化物として、例えば、SiOxにおいてx>2である酸化シリコンが挙げられる。ただし、これに限定されず、下地絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
【0164】
なお、下地絶縁層は、複数の膜が積層されて形成されていてもよい。下地絶縁層は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であってもよい。
【0165】
ところで、化学量論比よりも多くの酸素を含む絶縁性酸化物では、酸素の一部が加熱処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのTDS分析による酸素の脱離量(酸素原子に換算した値)は、1.0×1018atoms/cm以上、好ましくは1.0×1020atoms/cm以上、より好ましくは3.0×1020atoms/cm以上であるとよい。
【0166】
下地絶縁層は、スパッタリング法またはCVD法などにより形成すればよいが、好ましくはスパッタリング法を用いて形成する。下地絶縁層として、酸化シリコン膜を形成する場合には、ターゲットとして石英(好ましくは合成石英)ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
【0167】
下地絶縁層を形成した後、酸化物半導体層603(a)乃至酸化物半導体層603(d)となる酸化物半導体層を形成する前に、第1の加熱処理を行う。第1の加熱処理は、下地絶縁層中に含まれる水及び水素を除去するための工程である。第1の加熱処理の温度は、下地絶縁層中に含まれる水及び水素が脱離する温度(脱離量がピークになる温度)以上基板の変質する温度未満とするとよく、好ましくは400℃以上750℃以下とし、後に行う第2の加熱処理よりも低い温度とすればよい。
【0168】
そして、酸化物半導体層を形成した後、第2の加熱処理を行う。第2の加熱処理は、下地絶縁層を酸素の供給源として酸化物半導体層に酸素を供給する工程である。ただし、第2の加熱処理を行うタイミングはこれに限定されず、酸化物半導体層を加工した後に行ってもよい。
【0169】
なお、第2の加熱処理は、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガス雰囲気中で行い、該雰囲気中に、水素、水、水酸基または水素化物などが含まれていないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
【0170】
また、第2の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化され、微結晶層または多結晶層となる場合もある。例えば、結晶化率が90%以上または80%以上の微結晶層となる場合もある。また、第2の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質となる場合もある。また、非晶質層中に微結晶(結晶粒径1nm以上20nm以下)が混在することもある。
【0171】
なお、酸化物半導体層が結晶性である場合に、酸化物半導体膜の被形成面の平均面荒さ(Ra)は0.1nm以上0.5nm未満であることが好ましい。平均面荒さ(Ra)は1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
【0172】
なお、ここで、平均面粗さ(Ra)とは、JISB0601:2001(ISO4287:1997)で定義されている算術平均粗さ(Ra)を、曲面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ(Ra)は、基準面から指定面までの偏差の絶対値を平均した値で表される。
【0173】
ここで、算術平均粗さ(Ra)は、粗さ曲線を評価長さLに対応した分抜き取り、この抜き取り部の平均線の方向をX軸、縦倍率の方向(X軸に垂直な方向)をY軸とし、粗さ曲線をy=f(x)で表すとき、下記の式(1)で与えられる。
【0174】
【数1】

【0175】
そして、平均面粗さ(Ra)は、測定面から長波長成分を遮断して得た曲面をZ=f(x,y)で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式(2)で与えられる。
【0176】
【数2】

【0177】
ここで、指定面は、粗さ計測の対象となる面であり、座標(x,y,f(x,y))(x,y,f(x,y))(x,y,f(x,y))(x,y,f(x,y))で表される4点で表される四角形の領域とし、指定面が理想的にフラットであるとしたときの面積をSとする。
【0178】
また、基準面は、指定面の平均の高さにおける、xy平面と平行な面である。つまり、指定面の高さの平均値をZとするとき、基準面の高さもZで表される。
【0179】
このように、被形成面の平均面粗さを0.1nm以上0.5nm未満とするためには、化学的機械的研磨(Chemical Mechanical Polishing:CMP)処理を行えばよい。CMP処理は、酸化物半導体層の形成前に行えばよいが、第1の加熱処理の前に行うことが好ましい。
【0180】
ここで、CMP処理は、一回以上行えばよい。複数回に分けてCMP処理を行う場合には、高い研磨レートで一次研磨を行った後、低い研磨レートで仕上げ研磨を行うことが好ましい。
【0181】
また、被形成面を平坦化させるためには、CMP処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
【0182】
また、被形成面を平坦化させるためには、CMP処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【0183】
なお、被形成面を平坦化するためには、前記処理のいずれを用いてもよい。例えば、逆スパッタのみを行ってもよいし、CMP処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である被形成面に水などを混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第1の加熱処理を行った後に平坦化処理を行う場合には、ドライエッチングまたは逆スパッタを用いることが好ましい。
【0184】
酸化物半導体層は、少なくともインジウム(In)または亜鉛(Zn)を含むことが好ましい。特に、InとZnの双方を含むことが好ましい。さらには、ガリウム(Ga)を有することが好ましい。ガリウム(Ga)を有すると、トランジスタ特性のばらつきを低減することができる。このようなトランジスタ特性のばらつきを低減することができる元素をスタビライザーと呼ぶ。スタビライザーとしては、スズ(Sn)、ハフニウム(Hf)またはアルミニウム(Al)が挙げられる。
【0185】
また、この他のスタビライザーとしては、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)が挙げられる。これらのいずれか一種または複数種を有してもよい。
【0186】
また、酸化物半導体としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を例示することができる。
【0187】
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
【0188】
例えば、原子数比In:Ga:Zn=1:1:1(=1/3:1/3:1/3)またはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。または、原子数比In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)若しくはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)のIn−Sn−Zn系酸化物やその近傍の組成の酸化物を用いるとよい。
【0189】
しかし、本発明の一態様において用いることができる酸化物半導体層は、これらに限定されるものではなく、必要とする半導体特性(移動度、しきい値、ばらつきなど)に応じて適切な組成のものを用いればよい。必要とするトランジスタ特性(半導体特性)に応じて、キャリア濃度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離及び密度などを適宜調整すればよい。
【0190】
例えば、In−Sn−Zn系酸化物では比較的高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【0191】
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成の近傍であるとは、a、b、cが、(a―A)+(b―B)+(c―C)≦rを満たすことをいうものとし、rは、例えば、0.05とすればよい。
【0192】
酸化物半導体は、単結晶でもよいし、非単結晶でもよい。非単結晶である場合には、非晶質でもよいし、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造であってもよい。または、非アモルファスであってもよい。
【0193】
なお、前記金属酸化物には、これらの化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体層の酸素欠損によるキャリアの生成を抑制することができる。
【0194】
なお、一例として、酸化物半導体層をIn−Zn系金属酸化物により形成する場合には、Znに対するInの原子数比が、In/Zn=1〜100、好ましくはIn/Zn=1〜20、さらに好ましくはIn/Zn=1〜10とする。Znの原子数比を好ましい前記範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、金属酸化物の原子数比In:Zn:O=X:Y:Zを、Z>1.5X+Yとすることが好ましい。
【0195】
なお、ここで、ターゲットとして用いる焼結体の充填率は90%以上100%以下、好ましくは95%以上100%以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半導体層を緻密なものとすることができる。
【0196】
なお、酸化物半導体層に適用することができる金属酸化物は、エネルギーギャップが2eV以上、好ましくは2.5eV以上、更に好ましくは3eV以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
【0197】
なお、酸化物半導体層には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
【0198】
なお、酸化物半導体層のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは1×1018atoms/cm以下、更に好ましくは2×1016atoms/cm以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流を増大させる原因となるからである。
【0199】
なお、酸化物半導体層の形成方法及び厚さは特に限定されず、作製するトランジスタのサイズなどに応じて決めればよい。酸化物半導体層の形成方法としては、例えば、スパッタリング法、分子線エピタキシー法、塗布法、印刷法またはパルスレーザー蒸着法などが挙げられる。酸化物半導体層の厚さは、3nm以上50nm以下とすればよい。50nm以上に厚くするとノーマリーオンとなるおそれがあるためである。また、トランジスタのチャネル長を30nmとしたときには、酸化物半導体膜の厚さは5nm以下とすると、短チャネル効果を抑制することができる。
【0200】
ここでは、好ましい一例として、In−Ga−Zn系金属酸化物ターゲットを用いてスパッタリング法により酸化物半導体層を形成する方法について説明する。ここで、スパッタリングガスとしては、希ガス(例えばアルゴンガス)、酸素ガス、または希ガスと酸素ガスの混合ガスを用いればよい。
【0201】
なお、酸化物半導体層を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化物半導体層を形成する前に被形成面を加熱処理すればよい。また、処理室に導入するスパッタリングガスを高純度ガスとしてもよく、このとき、アルゴンガスにおいて、純度は9N(99.9999999%)以上、露点は−121℃以下、水は0.1ppb以下、水素は0.5ppb以下とすればよい。酸素ガスにおいて、純度は8N(99.999999%)以上、露点は−112℃以下、水は1ppb以下、水素は1ppb以下とすればよい。被形成面を加熱しつつ高温に保持した状態で酸化物半導体層を形成すると、酸化物半導体層に含まれる水などの不純物の濃度を低減することができる。さらには、スパッタリング法を適用したことにより酸化物半導体層に混入する損傷を少なくすることができる。
【0202】
また、酸化物半導体層に酸素を過剰に含ませるために、イオン注入により酸素を供給してもよい。
【0203】
ここで、酸化物半導体の構造の一態様である、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜について説明する。
【0204】
CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜は、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダリーともいう)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。
【0205】
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸及びb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれることとする。
【0206】
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部のしめる割合が高くなることがある。また、CAAC−OS膜へ不純物等を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【0207】
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向はCAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【0208】
CAAC−OS膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動を低減することが可能である。よって、信頼性の高いトランジスタを得ることができる。
【0209】
CAAC−OS膜に含まれる結晶構造の一例について図7乃至図10を用いて詳細に説明する。なお、特に断りがない限り、図7乃至図10は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図7において、丸で囲まれたOは4配位のOを示し、二重丸のOは3配位のOを示す。
【0210】
図7(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4配位のO)と、を有する構造を示す。ここでは、金属原子が1個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図7(A)の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図7(A)の上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図7(A)に示す小グループは総電荷が0である。
【0211】
図7(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図7(B)の上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図7(B)に示す構造をとりうる。図7(B)に示す小グループは総電荷が0である。
【0212】
図7(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOと、を有する構造を示す。図7(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図7(C)の上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図7(C)に示す小グループは総電荷が0である。
【0213】
図7(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図7(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図7(D)に示す小グループは総電荷が+1となる。
【0214】
図7(E)に、2個のZnを含む小グループを示す。図7(E)の上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図7(E)に示す小グループは総電荷が−1となる。
【0215】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループと呼ぶ。
【0216】
ここで、これらの小グループ同士が結合する規則について説明する。図7(A)に示す6配位のInの上半分の3個のOは下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは上方向にそれぞれ3個の近接Inを有する。図7(B)に示す5配位のGaの上半分の1個のOは下方向に1個の近接Gaを有し、下半分の1個のOは上方向に1個の近接Gaを有する。図7(C)に示す4配位のZnの上半分の1個のOは下方向に1個の近接Znを有し、下半分の3個のOは上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)または4配位の金属原子(Zn)のいずれかと結合することになる。
【0217】
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるように複数の小グループが結合して中グループを構成する。
【0218】
図8(A)に、In−Sn−Zn−O系酸化物の層構造を構成する中グループのモデル図を示す。図8(B)に、3つの中グループで構成される大グループを示す。なお、図8(C)は、図8(B)の層構造をc軸方向から観察した場合の原子配列を示す。
【0219】
図8(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Snの上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図8(A)において、Inの上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図8(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZnと、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZnとを示している。
【0220】
図8(A)において、In−Sn−Zn−O系酸化物の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSnが、4配位のOが1個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に3個の4配位のOがあるZnと結合し、そのZnの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるInと結合し、そのInが、上半分に1個の4配位のOがあるZn2個からなる小グループと結合し、この小グループの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSnと結合している構成である。この中グループが複数結合して大グループを構成する。
【0221】
ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.667、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従って、Snを含む小グループは総電荷が+1となる。そのため、Snを含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図7(E)に示すように、2個のZnを含む小グループが挙げられる。例えば、Snを含む小グループが1個に対し、2個のZnを含む小グループが1個あれば、電荷が打ち消されるため、層構造の合計の総電荷を0とすることができる。
【0222】
具体的には、図8(B)に示した大グループが繰り返されることで、In−Sn−Zn−O系の結晶(InSnZn)を得ることができる。なお、得られるIn−Sn−Zn−O系の層構造は、InSnZn(ZnO)(mは0または自然数。)とする組成式で表すことができる。
【0223】
また、このほかにも、四元系金属の酸化物であるIn−Sn−Ga−Zn−O系酸化物や、三元系金属の酸化物であるIn−Ga−Zn−O系酸化物(IGZOとも表記する。)、In−Al−Zn−O系酸化物、Sn−Ga−Zn−O系酸化物、Al−Ga−Zn−O系酸化物、Sn−Al−Zn−O系酸化物や、In−Hf−Zn−O系酸化物、In−La−Zn−O系酸化物、In−Ce−Zn−O系酸化物、In−Pr−Zn−O系酸化物、In−Nd−Zn−O系酸化物、In−Sm−Zn−O系酸化物、In−Eu−Zn−O系酸化物、In−Gd−Zn−O系酸化物、In−Tb−Zn−O系酸化物、In−Dy−Zn−O系酸化物、In−Ho−Zn−O系酸化物、In−Er−Zn−O系酸化物、In−Tm−Zn−O系酸化物、In−Yb−Zn−O系酸化物、In−Lu−Zn−O系酸化物や、二元系金属の酸化物であるIn−Zn−O系酸化物、Sn−Zn−O系酸化物、Al−Zn−O系酸化物、Zn−Mg−O系酸化物、Sn−Mg−O系酸化物、In−Mg−O系酸化物や、In−Ga−O系酸化物などを用いた場合も同様である。
【0224】
例えば、図9(A)に、In−Ga−Zn−O系酸化物の層構造を構成する中グループのモデル図を示す。
【0225】
図9(A)において、In−Ga−Zn−O系酸化物の層構造を構成する中グループは、上から順に4配位のOが3個ずつ上半分および下半分にあるInが、4配位のOが1個上半分にあるZnと結合し、そのZnの下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGaと結合し、そのGaの下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるInと結合している構成である。この中グループが複数結合して大グループを構成する。
【0226】
図9(B)に3つの中グループで構成される大グループを示す。なお、図9(C)は、図9(B)の層構造をc軸方向から観察した場合の原子配列を示している。
【0227】
ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、それぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含む小グループは、電荷が0となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に0となる。
【0228】
また、In−Ga−Zn−O系酸化物の層構造を構成する中グループは、図9(A)に示した中グループに限定されず、In、Ga、Znの配列が異なる中グループを組み合わせた大グループも取りうる。
【0229】
具体的には、図9(B)に示した大グループが繰り返されることで、In−Ga−Zn−O系酸化物の結晶を得ることができる。なお、得られるIn−Ga−Zn−O系酸化物の層構造は、InGaO(ZnO)(nは自然数。)とする組成式で表すことができる。
【0230】
n=1(InGaZnO)の場合は、例えば、図10(A)に示す結晶構造を取りうる。なお、図10(A)に示す結晶構造において、図7(B)で説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
【0231】
また、n=2(InGaZn)の場合は、例えば、図10(B)に示す結晶構造を取りうる。なお、図10(B)に示す結晶構造において、図7(B)で説明したように、Ga及びInは5配位をとるため、GaがInに置き換わった構造も取りうる。
【0232】
ここで、CAAC−OS膜の形成方法について説明する。
【0233】
まず、酸化物半導体層をスパッタリング法などによって形成する。なお、被形成面を高温に保持しつつ酸化物半導体層の形成を行うことで、非晶質部分よりも結晶部分の占める割合を大きくすることができる。このとき、被形成面の温度は、例えば、150℃以上450℃以下とすればよく、好ましくは200℃以上350℃以下とする。
【0234】
ここで、形成された酸化物半導体層に対して加熱処理を行ってもよい。この加熱処理によって、非晶質部分よりも結晶部分の占める割合を大きくすることができる。この加熱処理時の温度は、例えば、200℃以上、被形成面自体が変質または変形しない程度の温度未満とすればよく、好ましくは250℃以上450℃以下とすればよい。この加熱処理の時間は3分以上とすればよく、24時間以下とすることが好ましい。この加熱処理の時間を長くすると非晶質部分よりも結晶部分の占める割合を大きくすることができるが、生産性の低下を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下で行われてもよい。
【0235】
酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガスとしては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半導体層に含まれないことが好ましい成分(例えば、水及び水素)が極力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、8N(99.999999%)以上、好ましくは9N(99.9999999%)以上とすればよい。
【0236】
また、酸化性雰囲気は、酸化性ガスを含む希ガスなどの不活性ガスでもよい。ただし、酸化性雰囲気には、10ppm以上の酸化性ガスが含まれているものとする。不活性雰囲気には、不活性ガス(窒素ガスまたは希ガスなど)が含まれ、酸化性ガスなどの反応性ガスが10ppm未満で含まれているものとする。
【0237】
なお、すべての加熱処理は、RTA(Rapid Thermal Anneal)装置を用いて行えばよい。RTA装置を用いることで、短時間であれば、高い温度で熱処理を行うこともできる。そのため、非晶質部分よりも結晶部分の占める割合の大きい酸化物半導体層を形成することができ、生産性の低下を抑制することができる。
【0238】
ただし、すべての加熱処理に用いられる装置はRTA装置に限定されず、例えば、抵抗発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉や、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置などのRTA装置などを挙げることができる。なお、LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光(電磁波)の輻射により、被処理物を加熱する装置である。また、GRTA装置は、高温のガスを熱媒体として用いて被処理物を加熱する装置である。
【0239】
なお、窒素の濃度が1×1017atoms/cm以上5×1019atoms/cm以下であるIn−Ga−Zn系金属酸化物を用いると、c軸配向した六方晶の結晶構造を含む金属酸化物膜が形成され、一または複数のGa及びZnを有する層が、二層のIn−Oの結晶面(インジウムと酸素を含む結晶面)の間に配される。
【0240】
また、In−Sn−Zn系金属酸化物の形成には、例えば、In:Sn:Znが原子数比で、1:2:2、2:1:3、1:1:1、または20:45:35のターゲットを用いればよい。
【0241】
以上説明したようにCAAC−OS膜を形成することができる。CAAC−OS膜は、非晶質の酸化物半導体層と比較して、金属と酸素の結合の秩序性が高い。すなわち、酸化物半導体層が非晶質構造の場合には、金属原子によって配位している酸素原子の数が異なるが、CAAC−OS膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、酸素欠損がほぼ見られず、水素原子(水素イオンを含む)やアルカリ金属原子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
【0242】
従って、CAAC−OS膜を用いたチャネル形成領域によってトランジスタを作製すると、トランジスタへの光照射またはバイアス−熱ストレス(BT)の付加を行った後に生じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを作製することができる。
【0243】
ゲート絶縁層602(a)乃至ゲート絶縁層602(d)は、例えば、スパッタリング法を用いて絶縁性材料(例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど)膜を形成すればよい。なお、ゲート絶縁層602(a)乃至ゲート絶縁層602(d)は単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された2層の積層構造とする。
【0244】
酸化物半導体を用いたトランジスタでは、電界効果移動度も高くすることができる。
【0245】
ただし、実際の酸化物半導体を用いたトランジスタの電界効果移動度は、バルクの移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁層との界面の欠陥がある。Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【0246】
半導体本来の移動度をμ、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁(粒界など)が存在すると仮定すると、下記の式で表現できる。
【0247】
【数3】

ここで、Eはポテンシャル障壁の高さ、kはボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、ポテンシャル障壁は下記の式で表される。
【0248】
【数4】

【0249】
ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【0250】
また、線形領域におけるドレイン電流Iは、下記の式で表される。
【0251】
【数5】

【0252】
ここで、Lはチャネル長、Wはチャネル幅であり、L=W=10μmとしている。また、Vはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数をとると、下記の式が得られる。
【0253】
【数6】

【0254】
式(6)の右辺はVの関数である。式(6)からわかるように、縦軸をln(Id/Vg)、横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのI―V特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm程度である。
【0255】
このようにして求めた欠陥密度などをもとに式(3)及び式(4)よりμ=120cm/Vsが導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は40cm/Vs程度である。しかし、上記導出された結果より、半導体内部及び半導体と絶縁層の界面に欠陥がない場合の酸化物半導体の移動度μは120cm/Vsとなる。
【0256】
ただし、半導体内部に欠陥がなくても、トランジスタの輸送特性はチャネルとゲート絶縁層との界面での散乱による影響を受ける。すなわち、ゲート絶縁層界面からxだけ離れた場所における移動度μは、下記の式(7)で表される。
【0257】
【数7】

【0258】
ここで、Dはゲート方向の電界、B、lは定数である。B及びlは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×10cm/s、l=10nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と数7の第2項が増加するため、移動度μは低下することがわかる。
【0259】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度を計算した結果を図11に示す。なお、計算にはデバイスシミュレーションソフトSentaurus Device(シノプシス社製)を使用し、酸化物半導体のバンドギャップを2.8eV、電子親和力を4.7eV、比誘電率を15、厚さを15nmとした。さらに、ゲートの仕事関数を5.5eV、ソースの仕事関数を4.6eV、ドレインの仕事関数を4.6eVとした。また、ゲート絶縁層の厚さは100nm、比誘電率は4.1とした。チャネル長及びチャネル幅はともに10μm、ドレイン電圧Vは0.1Vとした。
【0260】
図11で示されるように、ゲート電圧1V強で移動度100cm/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、上記式(1)などを示して説明したように、半導体層表面を原子レベルで平坦にすること(Atomic Layer Flatness)が好ましい。
【0261】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を図12乃至図14に示す。ここで、計算に用いたトランジスタの断面構造を図15に示す。図15に示すトランジスタは、酸化物半導体層にnの導電型を呈する半導体領域303a及び半導体領域303cを有する。計算において、半導体領域303a及び半導体領域303cの抵抗率は2×10−3Ωcmとした。
【0262】
図15(A)に示すトランジスタは、上記実施の形態に示した図16(A)と対応しており、図15(B)に示すトランジスタは、上記実施の形態に示した図16(B)と対応している。
【0263】
図15(A)に示すトランジスタは、絶縁層301と、絶縁層301に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物302の上に形成される。トランジスタは半導体領域303a、半導体領域303cと、それらに挟まれ、チャネル形成領域となる真性の半導体領域303bと、ゲート電極305を有する。ゲート電極305の幅を33nmとする。
【0264】
ゲート電極305と半導体領域303bの間には、ゲート絶縁層304を有し、また、ゲート電極305の両側面には側壁絶縁物306aおよび側壁絶縁物306b、ゲート電極305の上部には、ゲート電極305と他の配線との短絡を防止するための絶縁層307を有する。側壁絶縁物の幅は5nmとする。また、半導体領域303aおよび半導体領域303cに接して、ソース電極308aおよびドレイン電極308bを有する。
【0265】
図15(B)に示すトランジスタは、絶縁層301と、酸化アルミニウムよりなる埋め込み絶縁物302の上に形成され、半導体領域303a、半導体領域303cと、それらに挟まれた真性の半導体領域303bと、幅33nmのゲート電極305とゲート絶縁層304と側壁絶縁物306aおよび側壁絶縁物306bと絶縁層307とソース電極308aおよびドレイン電極308bを有する点で図15(A)に示すトランジスタと同じである。
【0266】
図15(A)に示すトランジスタと図15(B)に示すトランジスタは、側壁絶縁物306a及び側壁絶縁物306b直下の半導体領域の導電型が異なる。側壁絶縁物306a及び側壁絶縁物306b直下の半導体領域は、図15(A)に示すトランジスタではnの導電型を呈する領域であるが、図15(B)に示すトランジスタでは真性の半導体領域である。すなわち、半導体領域303a(半導体領域303c)とゲート電極305がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。オフセット長は、側壁絶縁物306a(側壁絶縁物306b)の幅と同じである。
【0267】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用した。図12は、図15(A)に示される構造のトランジスタのドレイン電流(Id、実線)及び移動度(μ、点線)のゲート電圧(Vg:ソースを基準としたゲートとの電位差)依存性を示す。ドレイン電流Idは、ドレイン電圧(Vd:ソースを基準としたドレインとの電位差)を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。
【0268】
ゲート絶縁層の厚さは、図12(A)では15nmとしており、図12(B)では10nmとしており、図12(C)は5nmとしている。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。
【0269】
図13は、図15(B)に示すトランジスタで、オフセット長Loffを5nmとしたときのドレイン電流Id(実線)及び移動度μ(点線)のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。ゲート絶縁層の厚さは、図13(A)では15nmとしており、図13(B)では10nmとしており、図13(C)は5nmとしている。
【0270】
図14は、図15(B)に示すトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。ゲート絶縁層の厚さは、図14(A)では15nmとしており、図14(B)では10nmとしており、図14(C)は5nmとしている。
【0271】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【0272】
なお、移動度μのピークは、図12では80cm/Vs程度であるが、図13では60cm/Vs程度、図14では40cm/Vsと、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【0273】
以上説明したように、酸化物半導体をチャネルに用いるトランジスタは非常に高い移動度とすることができる。
【0274】
なお、ここで、酸化物半導体をチャネルに用いるトランジスタとして説明したトランジスタは一例であり、酸化物半導体をチャネルに用いるトランジスタはこれに限定されず、様々な形態とすることができる。
【0275】
In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic%以上含まれる元素をいう。
【0276】
In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【0277】
例えば、図16(A)乃至図16(C)は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁層を用いたトランジスタの特性である。なお、Vは10Vとした。
【0278】
図16(A)は基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm/Vsecが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図16(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm/Vsecが得られている。
【0279】
電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図16(C)は、In、Sn、Znを主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm/Vsecが得られている。
【0280】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm/Vsecを超える電界効果移動度を実現することも可能になると推定される。
【0281】
In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【0282】
基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスとなってしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧がマイナスとなってしまう傾向は解消される。つまり、加熱しない場合と比べてしきい値電圧が高くなり、このような傾向は図16(A)と図16(B)の対比からも確認することができる。
【0283】
なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
【0284】
意図的な基板加熱温度若しくは熱処理温度は、150℃以上、好ましくは200℃以上、より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【0285】
また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。
【0286】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650℃の加熱処理を行った試料2のトランジスタに対してBT試験を行った。
【0287】
まず基板温度を25℃とし、Vを10Vとし、トランジスタのV−I特性の測定を行った。なお、Vはドレイン電圧(ドレインとソースの電位差)を示す。次に、基板温度を150℃とし、Vを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が2MV/cmとなるような電圧をゲート電極に印加し、そのまま1時間保持した。次に、Vを0Vとした。次に、基板温度25℃とし、Vを10Vとし、トランジスタのV−I測定を行った。これをプラスBT試験と呼ぶ。
【0288】
同様に、まず基板温度を25℃とし、Vを10Vとし、トランジスタのV−I特性の測定を行った。次に、基板温度を150℃とし、Vを0.1Vとした。次に、ゲート絶縁層に印加される電界強度が−2MV/cmとなるようにVに−20Vを印加し、そのまま1時間保持した。次に、Vを0Vとした。次に、基板温度25℃とし、Vを10Vとし、トランジスタのV−I測定を行った。これをマイナスBT試験と呼ぶ。
【0289】
試料1のプラスBT試験の結果を図17(A)に、マイナスBT試験の結果を図17(B)に示す。また、試料2のプラスBT試験の結果を図18(A)に、マイナスBT試験の結果を図18(B)に示す。
【0290】
試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【0291】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【0292】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm以上2×1020/cm以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【0293】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線回折において明確な回折ピークを観測することができる。
【0294】
実際に、In−Sn−Zn−O膜のXRD測定を行った。XRD測定には、Bruker AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で測定した。
【0295】
XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。
【0296】
脱水素化処理済みの石英基板上にIn−Sn−Zn−O膜を100nmの厚さで成膜した。
【0297】
In−Sn−Zn−O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100W(DC)として成膜した。ターゲットは、原子数比で、In:Sn:Zn=1:1:1のIn−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした。このようにして作製した試料を試料Aとした。
【0298】
次に、試料Aと同様の方法で作製した試料に対し加熱処理を650℃の温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
【0299】
図21に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38degに結晶由来のピークが観測された。
【0300】
このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【0301】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。
【0302】
図22に、トランジスタのオフ電流と測定時の基板温度(絶対温度)の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/T)を横軸としている。
【0303】
具体的には、図22に示すように、基板温度が125℃の場合には1aA/μm(1×10−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にすることができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μm)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温において0.1zA/μm(1×10−22A/μm)以下にすることができる。
【0304】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【0305】
また、酸化物半導体膜成膜後に650℃の加熱処理を行った試料を用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【0306】
測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μmである。なお、Vは10Vとした。なお、基板温度は−40℃、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジスタにおいて、ゲート電極とソース電極及びドレイン電極とチャネル長方向に重畳する幅をLovと呼ぶ。
【0307】
図19に、I(実線)および電界効果移動度(点線)のV依存性を示す。また、図20(A)に基板温度としきい値電圧の関係を、図20(B)に基板温度と電界効果移動度の関係を示す。
【0308】
図20(A)より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−40℃〜150℃で1.09.V〜−0.23Vであった。
【0309】
また、図20(B)より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−40℃〜150℃で36cm/Vs〜32cm/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【0310】
上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm/Vsec以上、好ましくは40cm/Vsec以上、より好ましくは60cm/Vsec以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。
【0311】
本実施の形態は他の実施の形態と適宜組み合わせることができる。
【0312】
(実施の形態3)
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、CPUの構成について説明する。
【0313】
図24に、本実施の形態のCPUの構成を示す。図24に示すCPUは、基板9900上に、ALU9901、ALU・Controller9902、Instruction・Decoder9903、Interrupt・Controller9904、Timing・Controller9905、Register9906、Register・Controller9907、Bus・I/F9908、書き換え可能なROM9909、ROM・I/F9920と、を主に有している。なお、ALUはArithmetic logic unitであり、Bus・I/Fはバスインターフェースであり、ROM・I/FはROMインターフェースである。ROM9909及びROM・I/F9920は、別チップに設けても良い。勿論、図24に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。
【0314】
Bus・I/F9908を介してCPUに入力された命令は、Instruction・Decoder9903に入力され、デコードされた後、ALU・Controller9902、Interrupt・Controller9904、Register・Controller9907、Timing・Controller9905に入力される。
【0315】
ALU・Controller9902、Interrupt・Controller9904、Register・Controller9907、Timing・Controller9905は、デコードされた命令に基づき、各種制御を行なう。具体的にALU・Controller9902は、ALU9901の動作を制御するための信号を生成する。また、Interrupt・Controller9904は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Register・Controller9907は、Register9906のアドレスを生成し、CPUの状態に応じてRegister9906の読み出しや書き込みを行なう。
【0316】
またTiming・Controller9905は、ALU9901、ALU・Controller9902、Instruction・Decoder9903、Interrupt・Controller9904、Register・Controller9907の動作のタイミングを制御する信号を生成する。例えばTiming・Controller9905は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に入力する。
【0317】
本実施の形態のCPUでは、Register9906に、上記実施の形態で示した構成を有する半導体記憶装置が設けられている。Register・Controller9907は、ALU9901からの指示に従い、Register9906が有する半導体記憶装置において、データの退避及び復帰の必要がなく、電源電圧の供給を停止することができる。
【0318】
この様にして、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUを停止することができ、それにより消費電力を低減することができる。
【0319】
本実施の形態では、CPUを例に挙げて説明したが、本発明の信号処理回路はCPUに限定されず、マイクロプロセッサ、画像処理回路、DSP、FPGA等のLSIにも応用可能である。
【符号の説明】
【0320】
100 レジスタ回路
101 フリップフロップ回路
103 選択回路
105 不揮発性記憶回路
200 レジスタ回路
202 スイッチ
203 スイッチ
204 トランジスタ
205 容量素子
251 インバータ回路
252 スイッチ回路
253 インバータ回路
254 クロックドインバータ回路
255 クロックドインバータ回路
256 スイッチ回路
257 クロックドインバータ回路
258 クロックドインバータ回路
301 絶縁層
302 絶縁物
303a 半導体領域
303b 半導体領域
303c 半導体領域
304 ゲート絶縁層
305 ゲート電極
306a 側壁絶縁物
306b 側壁絶縁物
307 絶縁層
308a ソース電極
308b ドレイン電極
600 絶縁層
601 ゲート電極
602 ゲート絶縁層
603 酸化物半導体層
606 絶縁層
604a 不純物領域
604b 不純物領域
605a ソース電極
605b ドレイン電極
612a 絶縁物
612b 絶縁物
616a 側壁絶縁物
616b 側壁絶縁物
9900 基板
9901 ALU
9902 ALU Controller
9903 Instruction Decoder
9904 Interrupt Controller
9905 Timing Controller
9906 Register
9907 Register Controller
9908 Bus I/F
9909 ROM
9920 ROM I/F

【特許請求の範囲】
【請求項1】
フリップフロップ回路と、選択回路と、前記選択回路を介して前記フリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含むレジスタ回路と、
ビット線と、
データ線と、を有し、
前記データ線は前記フリップフロップ回路と電気的に接続し、
前記ビット線は、前記選択回路を介して前記不揮発性記憶回路と電気的に接続し、
前記選択回路は、前記データ線の電位または前記ビット線の電位に応じたデータを選択的に前記不揮発性記憶回路に格納する半導体装置。
【請求項2】
フリップフロップ回路と、選択回路と、前記選択回路を介して前記フリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含むレジスタ回路と、
ビット線と、
データ線と、
ワード線と、
メモリライトイネーブル線と、を有し、
前記ワード線及び前記メモリライトイネーブル線は前記選択回路と電気的に接続し、
前記データ線は前記フリップフロップ回路と電気的に接続し、
前記ビット線は、前記選択回路を介して前記不揮発性記憶回路と電気的に接続し、
前記選択回路は、
前記不揮発性記憶回路と、前記ワード線または前記メモリライトイネーブル線との電気的接続を選択する第1のスイッチと、
前記不揮発性記憶回路と、前記データ線または前記ビット線との電気的接続を選択する第2のスイッチと、を有する半導体装置。
【請求項3】
マトリクス状に設けられた複数のレジスタ回路と、
ビット線と、
データ線と、を有し、
前記レジスタ回路の一は、
フリップフロップ回路と、選択回路と、前記選択回路を介して前記フリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含み、
前記データ線は前記フリップフロップ回路と電気的に接続し、
前記ビット線は、前記選択回路を介して前記不揮発性記憶回路と電気的に接続し、
前記選択回路は、前記データ線の電位または前記ビット線の電位に応じたデータを選択的に前記不揮発性記憶回路に格納する半導体装置。
【請求項4】
マトリクス状に設けられた複数のレジスタ回路と、
ビット線と、
データ線と、
ワード線と、
メモリライトイネーブル線と、を有し、
前記レジスタ回路の一は、
フリップフロップ回路と、選択回路と、前記選択回路を介して前記フリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含み、
前記ワード線及び前記メモリライトイネーブル線は前記選択回路と電気的に接続し、
前記データ線は前記フリップフロップ回路と電気的に接続し、
前記ビット線は、前記選択回路を介して前記不揮発性記憶回路と電気的に接続し、
前記選択回路は、
前記不揮発性記憶回路と、前記ワード線または前記メモリライトイネーブル線との電気的接続を選択する第1のスイッチと、
前記不揮発性記憶回路と、前記データ線または前記ビット線との電気的接続を選択する第2のスイッチと、を有する半導体装置。
【請求項5】
請求項1乃至請求項4のいずれか一項において、
前記選択回路は、
前記不揮発性記憶回路に前記フリップフロップ回路を介してデータ線の電位に応じたデータを格納する第1の動作モードと、
前記フリップフロップ回路に、前記不揮発性記憶回路に格納されたデータを入力する第2の動作モードと、
前記不揮発性記憶回路に前記ビット線の電位に応じたデータを格納する第3の動作モードと、
前記ビット線に前記不揮発性記憶回路に格納されたデータを入力する第4の動作モードと、のいずれかを選択する半導体装置。
【請求項6】
請求項1乃至請求項5のいずれか一項において、
前記不揮発性記憶回路はチャネル形成領域に、酸化物半導体を含むトランジスタと、前記トランジスタの第1の電極と一方の電極が電気的に接続し、他方の電極が接地されている容量素子と、を有し、
前記データ線または前記ビット線の電位は、前記トランジスタの第1の電極と、前記容量素子の一方の電極と、が接続されたノードに格納される半導体装置。

【図1】
image rotate

【図2】
image rotate

【図3】
image rotate

【図4】
image rotate

【図5】
image rotate

【図6】
image rotate

【図7】
image rotate

【図11】
image rotate

【図12】
image rotate

【図13】
image rotate

【図14】
image rotate

【図15】
image rotate

【図16】
image rotate

【図17】
image rotate

【図18】
image rotate

【図19】
image rotate

【図20】
image rotate

【図21】
image rotate

【図22】
image rotate

【図23】
image rotate

【図24】
image rotate

【図8】
image rotate

【図9】
image rotate

【図10】
image rotate


【公開番号】特開2013−9323(P2013−9323A)
【公開日】平成25年1月10日(2013.1.10)
【国際特許分類】
【出願番号】特願2012−113045(P2012−113045)
【出願日】平成24年5月17日(2012.5.17)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】