半導体装置
【課題】安定した電気特性を有する薄膜トランジスタを有する電位保持機能の高い固体撮
像素子を提供する。
【解決手段】酸化物半導体層を用いて薄膜トランジスタのオフ電流を１×１０−１３Ａ以
下とし、該薄膜トランジスタを固体撮像素子のリセットトランジスタ及び転送トランジス
タの両方に用いることで信号電荷蓄積部の電位が一定に保たれ、ダイナミックレンジを向
上させることができる。また、周辺回路に相補型金属酸化物半導体素子が作製可能なシリ
コン半導体を用いることで高速かつ低消費電力の半導体装置を作製することができる。
像素子を提供する。
【解決手段】酸化物半導体層を用いて薄膜トランジスタのオフ電流を１×１０−１３Ａ以
下とし、該薄膜トランジスタを固体撮像素子のリセットトランジスタ及び転送トランジス
タの両方に用いることで信号電荷蓄積部の電位が一定に保たれ、ダイナミックレンジを向
上させることができる。また、周辺回路に相補型金属酸化物半導体素子が作製可能なシリ
コン半導体を用いることで高速かつ低消費電力の半導体装置を作製することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一形態は、酸化物半導体を用いた電界効果型トランジスタを有する半導体装置に
関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタを構成する技
術が注目されている。薄膜トランジスタに適用可能な半導体薄膜としては、シリコン系半
導体材料が公知であるが、その他の材料として酸化物半導体が注目されている。
【０００４】
酸化物半導体の材料としては、酸化亜鉛または酸化亜鉛を含む材料が知られている。そし
て、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）で形
成された薄膜トランジスタが開示されている（特許文献１乃至３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２７号公報
【特許文献２】特開２００６−１６５５２８号公報
【特許文献３】特開２００６−１６５５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一方で、表示装置に近い構成でありながらも、優れた電気特性が要求される固体撮像素子
などでは、ＳＯＩ基板やバルクの単結晶シリコン基板を用いた電界効果型トランジスタが
一般的に用いられている。
【０００７】
しかしながら、単結晶シリコンを用いた電界効果型トランジスタであっても理想的な電気
特性を有しているとは言えず、例えばオフ電流（リーク電流などとも呼ぶ）は、実質的に
ゼロと言えるほど小さいものではない。また、シリコンは温度特性の変化が比較的大きい
材料でもあり、特にオフ電流は変化しやすい。従って、固体撮像素子など電荷保持型の半
導体装置を構成する場合には、周囲の環境に左右されず、十分な電位保持期間の確保が可
能であり、よりオフ電流が低減されたデバイスの開発が望まれている。
【０００８】
そこで、開示する本発明の一態様は、安定した電気特性（例えば、オフ電流が極めて低減
されている）を有する薄膜トランジスタを含む固体撮像素子を提供することを目的とする
。
【課題を解決するための手段】
【０００９】
本発明の一態様は、シリコン半導体を用いて形成された光電変換素子及び増幅トランジス
タを少なくとも有し、リセットトランジスタ及び転送トランジスタが酸化物半導体で形成
された画素を有する固体撮像素子に関する。
【００１０】
また、本発明の一態様における酸化物半導体は、電子供与体（ドナー）となる不純物を除
去することで、真性または実質的に真性な半導体であって、シリコン半導体よりもエネル
ギーギャップが大きい。
【００１１】
すなわち、本発明の一態様は、酸化物半導体に含まれる水素の濃度が、二次イオン質量分
析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）
における最低値で５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、よ
り好ましくは５×１０１７／ｃｍ３以下、または１×１０１６／ｃｍ３未満として、酸化
物半導体に含まれる水素若しくはＯＨ基を除去し、キャリア濃度を１×１０１４／ｃｍ３
未満、好ましくは１×１０１２／ｃｍ３以下とした酸化物半導体膜でチャネル領域が形成
される薄膜トランジスタを有する固体撮像素子である。
【００１２】
酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ま
しくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度
を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにする。
【００１３】
この様に高純度化された酸化物半導体は、薄膜トランジスタのチャネル形成領域に用いる
ことで、電気特性がノーマリーオフを呈し、１Ｖから１０Ｖのドレイン電圧において、そ
のオフ電流は、１×１０−１３Ａ以下、または１００ａＡ／μｍ（μｍは、薄膜トランジ
スタのチャネル幅）以下、好ましくは１０ａＡ／μｍ以下、更に好ましくは１ａＡ／μｍ
以下となる。
【００１４】
本明細書で開示する本発明の一態様は、シリコン半導体基板に埋設された光電変換素子部
と、光電変換素子部と転送トランジスタを介して電気的に接続される信号電荷蓄積部と、
信号電荷蓄積部と電気的に接続されるリセットトランジスタと、信号電荷蓄積部にゲート
電極が電気的に接続される増幅トランジスタと、を有し、転送トランジスタ及びリセット
トランジスタのチャネル形成領域は酸化物半導体で形成されており、増幅トランジスタの
チャネル形成領域はシリコン半導体で形成された画素部を有することを特徴とする半導体
装置である。
【００１５】
また、上記増幅トランジスタも酸化物半導体を用いた薄膜トランジスタで形成しても良い
。更に上記画素部には、選択トランジスタが設けられていても良い。また、画素部と接続
される周辺回路部は、シリコン半導体を用いたバルクトランジスタで相補型トランジスタ
の構成とすることが好ましい。
【００１６】
本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定
するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、「
配線」は「電極」の一部として用いられることがある。更に、「電極」や「配線」という
用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
【００１７】
また、「ＳＯＩ基板」には、シリコンウエハなどの半導体基板に限らず、ガラス基板や石
英基板、サファイア基板、金属基板などの非半導体基板も含まれる。つまり、絶縁体基板
上に半導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本
明細書等において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、
半導体材料を含む基板全般を指すものとする。つまり、本明細書等においては「ＳＯＩ基
板」も「半導体基板」に含まれる。
【発明の効果】
【００１８】
本発明の一形態によれば、オフ電流が極めて小さい酸化物半導体を用いた薄膜トランジス
タをリセットトランジスタ及び転送トランジスタの両方に用いることで信号電荷蓄積部の
電位が一定に保たれ、ダイナミックレンジを向上させることができる。また、周辺回路に
相補型トランジスタが作製可能なシリコン半導体を用いることで動作が高速で、低消費電
力の半導体装置を作製することができる。
【図面の簡単な説明】
【００１９】
【図１】固体撮像素子の画素の構成について説明する断面図。
【図２】固体撮像素子の画素の構成について説明する断面図。
【図３】固体撮像素子の画素の構成について説明する断面図。
【図４】固体撮像素子の作製方法について説明する断面図。
【図５】固体撮像素子の作製方法について説明する断面図。
【図６】酸化物半導体を用いた薄膜トランジスタのＶｇ−Ｉｄ特性を示す図。
【図７】酸化物半導体を用いた薄膜トランジスタの写真。
【図８】酸化物半導体を用いた薄膜トランジスタのＶｇ−Ｉｄ特性（温度特性）示す図。
【図９】酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図。
【図１０】図９に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。
【図１１】図９に示すＢ−Ｂ’断面におけるエネルギーバンド図（模式図）であって、（Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態を示す図。
【図１２】真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。
【図１３】固体撮像素子の画素の構成について説明する図。
【図１４】固体撮像素子の画素の動作について説明する図。
【図１５】フォトダイオードの動作について説明する図。
【図１６】固体撮像素子の画素の構成について説明する図。
【図１７】固体撮像素子の画素の動作について説明する図。
【図１８】固体撮像素子の画素の構成について説明する図。
【図１９】固体撮像素子の画素の動作について説明する図。
【図２０】固体撮像素子の画素の構成について説明する図。
【図２１】固体撮像素子の画素の動作について説明する図。
【図２２】固体撮像素子の画素の構成について説明する図。
【図２３】固体撮像素子の画素の動作について説明する図。
【図２４】固体撮像素子の構成について説明する図。
【図２５】リセット端子駆動回路及び転送端子駆動回路の構成について説明する図。
【図２６】垂直出力線駆動回路の構成について説明する図。
【図２７】シフトレジスタとバッファ回路の一例を示す図。
【図２８】固体撮像素子の画素の構成について説明する断面図。
【発明を実施するための形態】
【００２０】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
【００２１】
なお、本明細書で説明する各図において、各構成要素や領域の大きさ、及び層の厚さ等は
、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定され
ない。
【００２２】
なお、本明細書にて用いる第１、第２、第３、等の用語は、構成要素の混同を避けるため
に付したものであり、順序などを限定するものではない。そのため、例えば、「第１の」
を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２３】
（実施の形態１）
本発明の一態様は、金属絶縁物半導体素子、所謂ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏ
ｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた半導体装置である。本明細書で
は、チャネル形成領域に薄膜の半導体を用いた素子を薄膜トランジスタと称し、チャネル
形成領域にバルクの半導体を用いた素子をバルクトランジスタと称する。ただし、ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成されている半導体層は薄膜と
も言えるが、本明細書では該半導体層で形成したトランジスタはバルクトランジスタの一
種とする。
【００２４】
本発明の一態様における薄膜トランジスタを含む固体撮像素子の画素を構成する例を以下
に説明する。本実施の形態では、一例として、固体撮像素子における画素が有する薄膜ト
ランジスタと、当該薄膜トランジスタに接続された光電変換素子及びシリコン半導体で形
成されたバルクトランジスタについて説明する。なお画素とは、固体撮像素子に設けられ
た各素子、例えば光電変換素子、トランジスタ、及び配線等からなり、電気的な信号の入
出力で画像を出力させるための素子で構成される素子群のことをいう。
【００２５】
なお画素は、図２８（Ａ）の断面図に示すように基板表面側に形成したレンズ６００、カ
ラーフィルタ６０２、及び層間絶縁膜６０６等を通して入射光を光電変換素子６０８に受
光させる構造とすることができる。ただし、点線枠で囲んだ領域に示すように、矢印で示
す光路の一部が配線層６０４の一部によって遮光されてしまうことがあり、図２８（Ｂ）
に示すように基板裏面側にレンズ６１０及びカラーフィルタ６１２を形成して入射光を光
電変換素子６１８に効率良く受光させる構造としても良い。
【００２６】
また、ＡとＢとが接続されている、と記載する場合は、ＡとＢとが電気的に接続されてい
る場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、
対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとす
る。
【００２７】
本発明の一態様である固体撮像素子の画素部分の一例を図１に断面図で示す。図１は転送
トランジスタ１０１及びリセットトランジスタ１２１に酸化物半導体を有する薄膜トラン
ジスタを用いた例で、増幅トランジスタ１３１は、単結晶シリコン基板１００に形成され
たｎチャネル型のバルクトランジスタで形成している。光電変換素子１１０はｎ型領域１
１２と薄いｐ型領域１１４を含むフォトダイオードであり、転送トランジスタ１０１のソ
ース電極１０４に接続される。また、転送トランジスタ１０１のドレイン電極下方及びリ
セットトランジスタのソース電極下方には信号電荷蓄積部１１６（フローティングディフ
ュージョンとも呼ぶ）が形成される。転送トランジスタ１０１及びリセットトランジスタ
１２１は、酸化物半導体層がチャネル領域となるトップゲート構造をしており、転送トラ
ンジスタ１０１のドレイン電極１０６がリセットトランジスタのソース電極１２４と電気
的に接続される。増幅トランジスタ１３１は、ｎ型領域１３２ａ、１３２ｂとゲート電極
１３８を含むｎチャネル型のバルクトランジスタであり、図示はしていないが、増幅トラ
ンジスタのゲート電極１３８は、信号電荷蓄積部１１６と電気的に接続されている。
【００２８】
なお、図１の構造において、バルクトランジスタのゲート絶縁層１３６は、薄膜トランジ
スタである転送トランジスタ１０１及びリセットトランジスタ１２１の下地絶縁層を兼ね
ており、信号電荷蓄積部１１６は、ゲート絶縁層１３６を誘電体として容量を形成してい
る。また、薄膜トランジスタのゲート絶縁層１１８は、バルクトランジスタの層間絶縁層
の一部として機能する。
【００２９】
酸化物半導体をチャネル形成領域に用いた薄膜トランジスタは、トップゲート型を例とし
て示したが、逆スタガ構造などのボトムゲート型を用いても良い。また、光電変換素子１
１０に光を照射する必要があるため、転送トランジスタ１０１のソース電極の一部を光電
変換素子１１０の受光部に接続させる例を挙げたが、ソース電極を透光性導電材料で形成
し、光電変換素子１１０との接続の状態を変えても良い。例えば、図２（Ａ）に示すよう
に、透光性導電材料で形成したソース電極２０４を有するトランジスタ２０１を転送トラ
ンジスタとして用いれば、光電変換素子２１０の受光面の一部または全面に接続すること
ができる。また、図２（Ｂ）に示す様に光電変換素子３１０への光路を確保できるように
、抵抗の低い金属層をソース電極３０４及びドレイン電極３０６とし、透光性導電材料層
をバッファ層３０５、３０７として積層したトランジスタ３０１を転送トランジスタとし
て用いても良い。
【００３０】
光電変換素子としては、ｐ型単結晶シリコン基板（ＳＯＩの場合は、ｐ型単結晶シリコン
層）にｎ型領域を形成し、その上部に薄いｐ型領域を形成した所謂埋め込み型フォトダイ
オードを形成する。フォトダイオードの表面にｐ型領域を形成することで表面で発生する
暗電流、すなわちノイズを低減することができる。
【００３１】
また、上記では単結晶半導体基板を用いた例を示したが、ＳＯＩ構造の基板であっても良
い。また、バルクトランジスタの構造はこれに限らず、ゲート電極端にサイドウォールを
設けたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造やソースドレイン領域の
一部に低抵抗のシリサイド等を形成した構造であっても良い。
【００３２】
また、上記画素部には増幅トランジスタ１３１と電気的に接続される選択トランジスタを
設けても良い。増幅トランジスタ及び選択トランジスタは共にシリコン半導体、酸化物半
導体のどちらを用いても形成することができる。ただし、増幅トランジスタは、より増幅
率の高いシリコン半導体層を用いたバルクトランジスタで形成することが好ましい。
【００３３】
また、バルクトランジスタの上部に絶縁層を設け、その上に薄膜トランジスタを設けるこ
ともできる。例えば、薄膜トランジスタで形成する転送トランジスタ、またはリセットト
ランジスタのどちらか一方をバルクトランジスタで形成する増幅トランジスタの上部に設
ければ、一画素につき必要なトランジスタの面積が２／３程度となり、集積度の向上やフ
ォトダイオードの受光面積を増加させることができ、ノイズを低減させることもできる。
図３（Ａ）はその一例である。薄膜トランジスタで形成された転送トランジスタ４０１と
バルクトランジスタで形成された増幅トランジスタ４３１が並設されており、その上部に
絶縁層４４１を介して薄膜トランジスタで形成されたリセットトランジスタ４２１が設け
られた構造をしている。また、図３（Ｂ）は、下層に光電変換素子５１０とバルクトラン
ジスタで形成された増幅トランジスタ５３１を形成し、絶縁膜５４１を介して上層に薄膜
トランジスタで形成された転送トランジスタ５０１とリセットトランジスタ５２１を設け
た例であり、光電変換素子及びバルクトランジスタと薄膜トランジスタの作製工程が分離
できるため、工程の制御が容易となる。ただし、信号電荷蓄積部５１６を形成するための
容量電極５４０を設けておくことが好ましい。
【００３４】
以上の薄膜トランジスタとバルクトランジスタを組み合わせる構成により、信号電荷蓄積
部の電位の保持機能を高め、ダイナミックレンジの広い固体撮像素子の画素部を形成する
ことができる。ただし、この本発明の一態様を実現するには極めてオフ電流の低い薄膜ト
ランジスタを用いることが好ましい。次にその作製方法を説明する。
【００３５】
本発明の一態様は、単結晶シリコン半導体を用いたバルクトランジスタと極めて電気特性
の良好な酸化物半導体を用いた薄膜トランジスタを組み合わせることにより固体撮像素子
の画素部を形成するものである。従って、酸化物半導体を用いた薄膜トランジスタの作製
方法を中心に詳細な説明を行う。
【００３６】
一例として、図１の構造の作製方法を図４及び図５の断面図を用いて説明する。まず、Ｐ
型の単結晶シリコン基板１００に絶縁膜１４０（フィールド酸化膜とも言う）で分離した
素子形成領域を形成する。素子分離領域の形成は、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）やＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）等を用いることができる。
【００３７】
ここで基板は単結晶シリコン基板に限らず、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板等を用いることもできる。
【００３８】
なお、本実施の形態では、埋め込み型のフォトダイオード及びｎチャネル型のバルクトラ
ンジスタを用いる構成であるため、ｐ型単結晶シリコン基板を用いるが、ｐウェルを形成
すればｎ型単結晶シリコン基板を用いることもできる。
【００３９】
次に、素子形成領域を覆うようにゲート絶縁層１３６を形成する。例えば、熱処理を行い
単結晶シリコン基板１００に設けられた素子形成領域の表面を酸化させることにより酸化
シリコン膜を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後
に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シ
リコン膜と酸窒化シリコン膜との積層構造で形成してもよい。
【００４０】
他の方法としては、例えば、単結晶シリコン基板１００に設けられた素子形成領域の表面
に高密度プラズマ処理により酸化処理または窒化処理を行うことにより、ゲート絶縁層１
３６として酸化シリコン膜または窒化シリコン膜で形成することができる。また、高密度
プラズマ処理により素子形成領域の表面に酸化処理を行った後に、再度高密度プラズマ処
理を行うことによって窒化処理を行ってもよい。この場合、素子形成領域の表面に接して
酸化シリコン膜が形成され、当該酸化シリコン膜上に酸窒化シリコン膜が形成され、ゲー
ト絶縁層１３６は酸化シリコン膜と酸窒化シリコン膜が積層された層となる。
【００４１】
次に、ゲート絶縁層１３６を覆うように導電層を形成する。ここでは、導電層１３８ａと
導電層１３８ｂを順に積層して形成する。もちろん、導電層は、単層または２層以上の積
層構造で形成してもよい。
【００４２】
導電層１３８ａ、１３８ｂとしては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（
Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニ
オブ（Ｎｂ）等から選択された元素、またはこれらの元素を主成分とする合金材料や化合
物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成するこ
ともできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される
半導体材料により形成することもできる。
【００４３】
ここでは、導電層１３８ａとして窒化タンタルを用いて形成し、その上に導電層１３８ｂ
としてタングステンを用いて積層構造で設ける。また、他にも、導電層１３８ａとして、
窒化タングステン、窒化モリブデンまたは窒化チタンから選ばれた単層または積層膜を用
い、導電層１３８ｂとして、タンタル、モリブデン、チタンから選ばれた単層または積層
膜を用いることができる。
【００４４】
次に、積層して設けられた導電層１３８ａ、１３８ｂを選択的にエッチングして除去する
ことによって、ゲート絶縁層１３６の上方の一部に導電層１３８ａ、１３８ｂを残存させ
、ゲート電極１３８を形成する。
【００４５】
次に、素子形成領域以外を覆うようにレジストマスクを選択的に形成し、当該レジストマ
スク及びゲート電極１３８をマスクとして不純物元素を導入することによってｎ型領域１
３２ａ及び１３２ｂの不純物領域を形成する。ここでは、ｎチャネル型のバルクトランジ
スタを形成するため、不純物元素としては、ｎ型を付与する不純物元素であるリン（Ｐ）
やヒ素（Ａｓ）等を用いることができる。
【００４６】
次に、光電変換素子であるフォトダイオードを作製するためにレジストマスクを選択的に
形成する。まず、ｎ型を付与する不純物元素であるリン（Ｐ）やヒ素（Ａｓ）をｐ型単結
晶シリコン基板に導入しｐｎ接合を形成した後、ｐ型を付与する不純物元素であるホウ素
（Ｂ）をｎ型領域の表層に導入することで埋め込み型のフォトダイオードを形成すること
ができる。
【００４７】
この段階で、図４（Ａ）の右側に示すバルクトランジスタと左側に示すフォトダイオード
の構造が完成する。
【００４８】
次に酸化物半導体層をチャネル領域とする薄膜トランジスタの作製方法について説明する
。
【００４９】
本実施の形態では、既に単結晶シリコン基板１００に設けられているバルクトランジスタ
のゲート絶縁層１３６上に薄膜トランジスタを形成する。つまり、薄膜トランジスタの下
地膜とバルクトランジスタのゲート絶縁層とを兼ねることができる。ただし、次の方法を
用いて絶縁層を成膜し、下地膜を積層としても良い。
【００５０】
酸化物半導体層と接する絶縁層は、酸化シリコン層、酸化窒化シリコン層、酸化アルミニ
ウム層、または酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。絶縁層
の形成方法としては、プラズマＣＶＤ法またはスパッタ法等を用いることができるが、絶
縁層中に水素が多量に含まれないようにするためには、スパッタ法で絶縁層を成膜するこ
とが好ましい。
【００５１】
絶縁層として、スパッタ法により酸化シリコン層を形成する例を説明する。単結晶シリコ
ン基板１００を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタガ
スを導入しシリコンターゲットを用いて、単結晶シリコン基板１００に絶縁層として、酸
化シリコン層を成膜する。また単結晶シリコン基板１００は室温でもよいし、加熱されて
いてもよい。
【００５２】
例えば、石英（好ましくは合成石英）をターゲットとして用い、基板温度１０８℃、基板
とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１
．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：
１）雰囲気下でＲＦスパッタ法により酸化シリコン層を成膜する。膜厚は１００ｎｍとす
る。なお、石英に代えてシリコンを酸化シリコン層を成膜するためのターゲットとして用
いることができる。このとき、スパッタガスとしては、酸素または、酸素及びアルゴンの
混合ガスを用いて行う。
【００５３】
この場合において、処理室内の残留水分を除去しつつ絶縁層を成膜することが好ましい。
絶縁層に水素、水酸基又は水分が含まれないようにするためである。
【００５４】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜し絶縁層に含まれ
る不純物の濃度を低減することができる。
【００５５】
絶縁層を成膜する際に用いるスパッタガスは水素、水、水酸基または水素化物などの不純
物がｐｐｍ程度の濃度またはｐｐｂ程度の濃度まで除去された高純度ガスを用いることが
好ましい。
【００５６】
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法、ＤＣスパッタ法、
さらにパルス的にバイアスを与えるパルスＤＣスパッタ法がある。ＲＦスパッタ法は主に
絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に導電膜を成膜する場合に用いら
れる。
【００５７】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
【００５８】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
を用いるスパッタ装置がある。
【００５９】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
【００６０】
また、絶縁層は積層構造でもよく、例えば、基板側から窒化シリコン層、窒化酸化シリコ
ン層、窒化アルミニウム層、または窒化酸化アルミニウム層などの窒化物絶縁層と、上記
酸化物絶縁層との積層構造としてもよい。
【００６１】
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合にお
いても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成
膜することが好ましい。
【００６２】
窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
【００６３】
絶縁層として窒化シリコン層と酸化シリコン層とを積層する場合、窒化シリコン層と酸化
シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することがで
きる。先に窒素を含むスパッタガスを導入して、処理室内に装着されたシリコンターゲッ
トを用いて窒化シリコン層を形成し、次にスパッタガスを酸素を含むスパッタガスに切り
替えて同じシリコンターゲットを用いて酸化シリコン層を成膜する。窒化シリコン層と酸
化シリコン層とを大気に曝露せずに連続して形成することができるため、窒化シリコン層
表面に水素や水分などの不純物が吸着することを防止することができる。
【００６４】
次いで、絶縁層上（本実施の形態ではゲート絶縁層１３６上）に、膜厚２ｎｍ以上２００
ｎｍ以下の酸化物半導体膜をスパッタ法で形成する。
【００６５】
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタ装置の予備加熱室で単結晶シリコン基板１００を予備加熱
し、該基板に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、
予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は
省略することもできる。また、この予備加熱は、後に形成する薄膜トランジスタのゲート
絶縁層１１８の成膜前に行ってもよいし、後に形成するソース電極及びドレイン電極とな
る導電層の成膜前に行っても良い。
【００６６】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁層の表面に付着しているゴミを除去することが好
ましい。逆スパッタとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加し、
イオン化したアルゴンを基板に衝突させて表面を改質する方法である。なお、アルゴンに
代えて窒素、ヘリウム、酸素などを用いてもよい。
【００６７】
酸化物半導体膜はスパッタ法により成膜する。酸化物半導体膜としては、四元系金属酸化
物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−
Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａ
ｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ
−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、
Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−Ｏ膜、Ｓｎ−Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用い
ることができる。また、上記酸化物半導体膜にＳｉＯ２を含んでもよい。
【００６８】
また、酸化物半導体膜は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜
のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体
とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ膜ともよぶこととする。
【００６９】
本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用
いてスパッタ法により成膜する。また、酸化物半導体膜は、希ガス（代表的にはアルゴン
）雰囲気下、酸素雰囲気下、またはそれらの混合雰囲気下においてスパッタ法により形成
することができる。
【００７０】
酸化物半導体膜を成膜する際に用いるスパッタガスは水素、水、水酸基または水素化物な
どの不純物がｐｐｍ程度の濃度またはｐｐｂ程度の濃度まで除去された高純度ガスを用い
ることが好ましい。
【００７１】
酸化物半導体膜をスパッタ法で作製するためのターゲットとしては、酸化亜鉛を主成分と
する金属酸化物のターゲットを用いることができる。例えば、組成比として、Ｉｎ２Ｏ３
：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用いれば良
い。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物タ
ーゲットを用いてもよい。金属酸化物ターゲットの充填率は９０％以上１００％以下、好
ましくは９５％以上９９．９％である。充填率の高い金属酸化物ターゲットを用いること
により、成膜した酸化物半導体膜は緻密な膜となる。
【００７２】
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲット
として絶縁層上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、
吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、
チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ター
ボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好まし
くは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱して
もよい。
【００７３】
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を１１０ｍｍ、
圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃ
ｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ
）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０
ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応
じて適宜厚みを選択すればよい。
【００７４】
次いで、酸化物半導体膜を第１のフォトリソグラフィ工程及びエッチング工程により島状
の酸化物半導体層１０２及び１２２に加工する（図４（Ｂ）参照）。ここで、酸化物半導
体層１０２は第１の薄膜トランジスタのチャネル領域を形成する半導体層であり、酸化物
半導体層１２２は第２の薄膜トランジスタのチャネル領域を形成する半導体層である。
【００７５】
なお、島状の酸化物半導体層を形成するためのレジストマスクはインクジェット法で形成
してもよい。インクジェット法ではフォトマスクを使用しないため、製造コストを低減で
きる。また、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエ
ッチングでもよく、両方を用いてもよい。
【００７６】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
【００７７】
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（Ｓ
Ｆ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガ
スを添加したガス、などを用いることができる。
【００７８】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
【００７９】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
【００８０】
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用しコストを低減できる。
【００８１】
所望の形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、
エッチング時間、温度等）を適宜調節する。
【００８２】
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体層１０２及び１２２に加工す
る。
【００８３】
本実施の形態では、酸化物半導体層１０２及び１２２に対して窒素、またはヘリウム、ネ
オン、アルゴン等の希ガス雰囲気下で第１の加熱処理を行う。第１の加熱処理の温度は、
４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは
、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気
下４５０℃において１時間の加熱処理を行う。加熱処理温度からの降温時には、雰囲気を
酸素に切り替えても良い。この第１の加熱処理によって酸化物半導体層１０２及び１２２
の脱水化または脱水素化を行うことができる。
【００８４】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンラ
ンプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナト
リウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処
理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置で
ある。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理
物と反応しない不活性気体が用いられる。
【００８５】
例えば、第１の加熱処理として、６５０℃以上７００℃以下の高温に加熱した不活性ガス
中に基板を入れ、数分間加熱した後に基板不活性ガス中から出すＧＲＴＡを行ってもよい
。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
【００８６】
なお、第１の加熱処理においては、窒素、ヘリウム、ネオン、またはアルゴン等の雰囲気
ガスに、水、水素などが含まれないことが好ましい。または、該雰囲気ガスの純度を、６
Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純
物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。雰囲気ガスとして酸素を
用いる場合も同様の純度であることが好ましい。
【００８７】
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体層となる場合もある。また、非晶質の酸化物半導体層の中に微結晶部（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。
【００８８】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。
【００８９】
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及び
ドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
【００９０】
次いで、第２のフォトリソグラフィ工程及びエッチング工程によりフォトダイオード上層
のＰ＋層に達する開口部を絶縁層に形成し、絶縁層及び酸化物半導体層１０２及び１２２
上に、導電層を形成する。導電層をスパッタ法や真空蒸着法で形成すればよい。導電層の
材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステ
ンから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わ
せた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム
、イットリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属
導電層は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むア
ルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と
、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する
３層構造などが挙げられる。また、アルミニウムに、チタン、タンタル、タングステン、
モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み
合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
【００９１】
次に、第３のフォトリソグラフィ工程にて導電層上にレジストマスクを形成し、選択的に
エッチングを行って、第１の薄膜トランジスタのソース電極１０４及びドレイン電極１０
６、第２の薄膜トランジスタのソース電極１２４及びドレイン電極１２６を形成した後、
レジストマスクを除去する（図４（Ｃ）参照）。ここで、第１の薄膜トランジスタのドレ
イン電極１０６と第２の薄膜トランジスタのソース電極１２４は電気的に接続された状態
で形成されるが、絶縁された状態でも良く、後に配線を用いて電気的に接続しても良い。
なお、形成されたソース電極、ドレイン電極の端部がテーパであると、上に積層するゲー
ト絶縁層の被覆性が向上するため好ましい。
【００９２】
本実施の形態では、ソース電極１０４及び１２４、ドレイン電極１０６及び１２６として
、スパッタ法により膜厚１５０ｎｍのチタン膜を形成する。
【００９３】
なお、導電層のエッチングの際に、酸化物半導体層１０２及び１２２は酸化物半導体層の
一部が除去されて、その下の絶縁層が露出しないようにそれぞれの材料及びエッチング条
件を適宜調節する。
【００９４】
本実施の形態では、導電層としてチタン膜を用いて、酸化物半導体層１０２及び１２２に
はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（
アンモニア、水、過酸化水素水の混合液）を用いる。
【００９５】
なお、第３のフォトリソグラフィ工程及びエッチング工程では、酸化物半導体層１０２及
び１２２は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となること
もある。また、ソース電極１０４及び１２４、ドレイン電極１０６及び１２６を形成する
ためのレジストマスクをインクジェット法で形成してもよい。インクジェット法はフォト
マスクを使用しないため、製造コストを低減することができる。
【００９６】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層１０２及び１２２上で隣り合うソース
電極の下端部とドレイン電極の下端部との間隔幅によって後に形成される薄膜トランジス
タのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合に
は、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉ
ｏｌｅｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行
う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄
膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり
、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も
図ることができる。
【００９７】
次いで、絶縁層、酸化物半導体層１０２及び１２２、ソース電極１０４及び１２４、ドレ
イン電極１０６及び１２６上にゲート絶縁層１１８を形成する（図５（Ａ）参照）。この
とき、バルクトランジスタ上にもゲート絶縁層１１８は成膜され、層間絶縁膜の一部とな
る。
【００９８】
ここで、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（
高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲ
ート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート
絶縁層（ＧＩ）は、高品質化が要求される。
【００９９】
例えば、マイクロ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐
圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品
質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとす
ることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるも
のであれば、スパッタ法やプラズマＣＶＤ法など他の成膜方法を適用することができる。
また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質さ
れる絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であるこ
とは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるもの
であれば良い。
【０１００】
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成
された未結合手がしきい値電圧（Ｖｔｈ）のシフトを誘発することとなる。これに対して
、本発明の一態様は、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のよう
にゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験を行っても安定な薄膜ト
ランジスタを得ることを可能としている。
【０１０１】
本実施の形態において、ゲート絶縁層１１８の形成は、マイクロ波（２．４５ＧＨｚ）を
用いた高密度プラズマＣＶＤ装置により行う。ここでは、高密度プラズマＣＶＤ装置は、
１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋ
Ｗ以上６ｋＷ以下のマイクロ波電力を印加してプラズマを発生させて、絶縁層の成膜を行
う。
【０１０２】
チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガ
スを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させて基板上に絶縁層
を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（
Ｎ２Ｏ）と希ガスとを導入して絶縁層表面にプラズマ処理を行ってもよい。少なくとも亜
酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面に行われるプラズマ処理は、絶縁層
の成膜より後に行う。上記プロセスを経た絶縁層は、膜厚が薄く、例えば１００ｎｍ未満
であっても信頼性を確保することができる。
【０１０３】
ゲート絶縁層１１８の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜
酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャン
バーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用い
ることができるが、中でも安価であるアルゴンを用いることが好ましい。
【０１０４】
また、高密度プラズマＣＶＤ装置により得られる絶縁層は、段差被覆性に優れており、膜
厚を正確に制御することができる。
【０１０５】
上記プロセスを経た絶縁層は、従来の平行平板型のＰＥＣＶＤ装置で得られる絶縁層とは
膜質が大きく異なっており、同じエッチャントを用いたエッチング速度の比較では、平行
平板型のＰＥＣＶＤ装置で得られる絶縁層の１０％以上または２０％以上エッチング速度
が遅く、高密度プラズマＣＶＤ装置で得られる絶縁層は緻密な層と言える。
【０１０６】
本実施の形態では、ゲート絶縁層１１８として高密度プラズマＣＶＤ装置による膜厚１０
０ｎｍの酸化窒化珪素層（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）を用いる。
【０１０７】
その他の方法として、プラズマＣＶＤ法またはスパッタ法等を用いて、酸化シリコン層、
窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層
を単層でまたは積層して形成することもできる。なお、ゲート絶縁層１１８中に水素が多
量に含まれないようにするためには、スパッタ法でゲート絶縁層１１８を成膜することも
好ましい。スパッタ法により酸化シリコン層を成膜する場合には、ターゲットとしてシリ
コンまたは石英を用い、スパッタガスとして酸素または、酸素及びアルゴンの混合ガスを
用いて行う。
【０１０８】
ゲート絶縁層１１８は、ソース電極１０４、１２４、及びドレイン電極１０６、１２６側
から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第１
のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞
０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパッタ法により膜
厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を積層して、膜
厚１００ｎｍのゲート絶縁層としてもよい。
【０１０９】
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層１１８の一部を除去して、薄膜トランジスタのドレイン電極１
２６、及びバルクトランジスタのソース領域またはドレイン領域となるｎ型領域１３２ａ
、１３２ｂに達する開口部を形成する（図５（Ｂ）参照）。
【０１１０】
次に、開口部が形成されたゲート絶縁層１１８上に導電層を形成した後、第５のフォトリ
ソグラフィ工程及びエッチング工程によりゲート電極１０８、１２８及び配線層１５１、
１５２、１５３を形成する。なお、レジストマスクをインクジェット法で形成してもよい
。インクジェット法はフォトマスクを使用しないため、製造コストを低減することができ
る。
【０１１１】
また、ゲート電極１０８、１２８及び配線層１５１、１５２、１５３は、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等
の金属材料又はこれらを主成分とする合金材料を用いて、単層、または積層して形成する
ことができる。
【０１１２】
例えば、ゲート電極１０８、１２８及び配線層１５１、１５２、１５３を２層とする積層
構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、または銅
層上にモリブデン層を積層した２層構造、または銅層上に窒化チタン層若しくは窒化タン
タルを積層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造とすること
が好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、ア
ルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層または
チタン層とを積層した積層とすることが好ましい。なお、透光性を有する導電層を用いて
ゲート電極を形成することもできる。透光性を有する導電層としては、透光性導電性酸化
物等をその例に挙げることができる。
【０１１３】
本実施の形態では、ゲート電極１０８、１２８及び配線層１５１、１５２、１５３として
膜厚１５０ｎｍのチタン膜をスパッタ法により形成する。
【０１１４】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、
第１の薄膜トランジスタ、第２の薄膜トランジスタ及びバルクトランジスタ上に保護絶縁
層や平坦化絶縁層を形成してから行ってもよい。
【０１１５】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下で加熱処理を行って
もよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００
℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよ
い。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
【０１１６】
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層を有
する第１の薄膜トランジスタ及び第２の薄膜トランジスタを形成することができる（図５
（Ｃ）参照）。ここで、第１の薄膜トランジスタは転送トランジスタ１０１として適用す
ることができ、第２の薄膜トランジスタはリセットトランジスタ１２１として適用するこ
とができ、バルクトランジスタは増幅トランジスタ１３１として適用することができる。
【０１１７】
また、薄膜トランジスタ及びバルクトランジスタ上に保護絶縁層１４２や、平坦化のため
の平坦化絶縁層を設けてもよい。例えば、保護絶縁層１４２として酸化シリコン層、窒化
シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層を単
層、または積層して形成することができる。
【０１１８】
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド
、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他
に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰ
ＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶
縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
【０１１９】
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアル
キル基やアリール基）を用いても良い。また、有機基はフルオロ基を有していても良い。
【０１２０】
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、
スピンコート法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法、スクリ
ーン印刷法、オフセット印刷法等）などの方法や、ドクターナイフ、ロールコーター、カ
ーテンコーター、ナイフコーター等の器具を用いることができる。
【０１２１】
上記のように酸化物半導体膜を成膜するに際し、雰囲気中の残留水分を除去することで、
該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化
物半導体膜の安定化を図ることができる。
【０１２２】
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
【０１２３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１２４】
（実施の形態２）
本発明の一形態は、酸化物半導体中でキャリアの供与体（ドナーまたはアクセプタ）とな
り得る不純物を極めて少ないレベルにまで除去することで、真性または実質的に真性な半
導体であって、当該酸化物半導体を薄膜トランジスタに適用するものである。本実施の形
態では、評価用素子（ＴＥＧとも呼ぶ）でのオフ電流の測定値について以下に説明する。
【０１２５】
図６にＬ／Ｗ＝３μｍ／５０μｍの薄膜トランジスタを２００個並列に接続し、Ｌ／Ｗ＝
３μｍ／１００００μｍの薄膜トランジスタの初期特性を示す。また、薄膜トランジスタ
の上面図を図７（Ａ）に示し、その一部を拡大した図を図７（Ｂ）に示す。図７（Ｂ）の
点線で囲んだ領域がＬ／Ｗ＝３μｍ／５０μｍ、Ｌｏｖ＝１．５μｍの１段分の薄膜トラ
ンジスタである。薄膜トランジスタの初期特性を測定するため、基板温度を室温とし、ソ
ース−ドレイン間電圧（以下、ドレイン電圧またはＶｄという）を１０Ｖとし、ソース−
ゲート間電圧（以下、ゲート電圧またはＶｇという）を−２０Ｖ〜＋２０Ｖまで変化させ
たときのソース−ドレイン電流（以下、ドレイン電流またはＩｄという）の変化特性、す
なわちＶｇ−Ｉｄ特性を測定した。なお、図７では、Ｖｇを−２０Ｖ〜＋５Ｖまでの範囲
で示している。
【０１２６】
図６に示すようにチャネル幅Ｗが１００００μｍの薄膜トランジスタは、Ｖｄが１Ｖ及び
１０Ｖにおいてオフ電流は１×１０−１３［Ａ］以下となっており、測定機（半導体パラ
メータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１
００ｆＡ）以下となっている。
【０１２７】
すなわち、上記の薄膜トランジスタは、電気特性がノーマリーオフを呈し、１Ｖから１０
Ｖのドレイン電圧において、チャネル幅１μｍあたりのオフ電流は、１００ａＡ／μｍ以
下、好ましくは１０ａＡ／μｍ以下、更に好ましくは１ａＡ／μｍ以下となるように作用
させることができる。
【０１２８】
測定した薄膜トランジスタの作製方法について説明する。
【０１２９】
まず、ガラス基板上に下地層として、ＣＶＤ法により窒化珪素層を形成し、窒化珪素層上
に酸化窒化珪素層を形成した。酸化窒化珪素層上にゲート電極としてスパッタ法によりタ
ングステン層を形成した。ここで、タングステン層を選択的にエッチングしてゲート電極
を形成した。
【０１３０】
次に、ゲート電極上にゲート絶縁層としてＣＶＤ法により厚さ１００ｎｍの酸化窒化珪素
層を形成した。
【０１３１】
次に、ゲート絶縁層上に、スパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲ
ット（ｍｏｌ数比で、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を用いて、厚さ５
０ｎｍの酸化物半導体層を形成した。ここで、酸化物半導体層を選択的にエッチングし、
島状の酸化物半導体層を形成した。
【０１３２】
次に、酸化物半導体層をクリーンオーブンにて窒素雰囲気下、４５０℃、１時間の第１の
熱処理を行った。
【０１３３】
次に、酸化物半導体層上にソース電極及びドレイン電極としてチタン層（厚さ１５０ｎｍ
）をスパッタ法により形成した。ここで、チタン層を選択的にエッチングすることでソー
ス電極及びドレイン電極を形成し、１つの薄膜トランジスタのチャネル長Ｌが３μｍ、チ
ャネル幅Ｗが５０μｍとし、２００個を並列とすることで、Ｌ／Ｗ＝３μｍ／１００００
μｍとなるようにした。
【０１３４】
次に、酸化物半導体層に接するように保護絶縁層としてリアクティブスパッタ法により酸
化珪素層を膜厚３００ｎｍで形成した。ここで、保護層である酸化珪素層を選択的にエッ
チングし、ゲート電極、ソース電極及びドレイン電極上に開口部を形成した。その後、窒
素雰囲気下、２５０℃で１時間、第２の熱処理を行った。
【０１３５】
そして、Ｖｇ−Ｉｄ特性を測定する前に１５０℃、１０時間の加熱を行った。
【０１３６】
以上の工程により、ボトムゲート型の薄膜トランジスタを作製した。
【０１３７】
図６に示すように薄膜トランジスタのオフ電流が、１×１０−１３［Ａ］程度であるのは
、上記作製工程において酸化物半導体層中における水素濃度を十分に低減できたためであ
る。酸化物半導体層中の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ
３以下、または１×１０１６／ｃｍ３未満とする。なお、酸化物半導体層中の水素濃度測
定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ）で行う。
【０１３８】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる例を示したが、特に限定されず、他
の酸化物半導体材料、例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ
−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、
Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用い
ることができる。また、酸化物半導体材料として、Ａｌを２．５〜１０ｗｔ％混入したＩ
ｎ−Ａｌ−Ｚｎ−Ｏ系や、Ｓｉを２．５〜１０ｗｔ％混入したＩｎ−Ｚｎ−Ｏ系を用いる
こともできる。
【０１３９】
また、ホール測定機で測定される酸化物半導体層のキャリア濃度は、５×１０１４／ｃｍ
３未満、好ましくは５×１０１２／ｃｍ３以下、さらに好ましくはシリコンのキャリア濃
度１．４５×１０１０／ｃｍ３と同等、もしくはそれ以下である。即ち、酸化物半導体層
のキャリア濃度は、限りなくゼロに近くすることができる。
【０１４０】
また、薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可
能であり、回路の動作速度を高速化でき、オフ電流値が極めて小さいため、さらに低消費
電力化も図ることができる。
【０１４１】
また、薄膜トランジスタのオフ状態において、酸化物半導体層は絶縁体とみなせて回路設
計を行うことができる。
【０１４２】
続いて、本実施の形態で作製した薄膜トランジスタに対してオフ電流の温度特性を評価し
た。温度特性は、薄膜トランジスタが使われる最終製品の耐環境性や、性能の維持などを
考慮する上で重要である。当然ながら、変化量が小さいほど好ましく、製品設計の自由度
が増す。
【０１４３】
温度特性は、恒温槽を用い、−３０℃、０℃、２５℃、４０℃、６０℃、８０℃、１００
℃、及び１２０℃のそれぞれの温度で薄膜トランジスタを形成した基板を一定温度とし、
ドレイン電圧を６Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖまで変化させてＶｇ−Ｉｄ特性を
取得した。
【０１４４】
図８（Ａ）に示すのは、上記それぞれの温度で測定したＶｇ−Ｉｄ特性を重ね書きしたも
のであり、点線で囲むオフ電流の領域を拡大したものを図８（Ｂ）に示す。図中の矢印で
示す右端の曲線が−３０℃、左端が１２０℃で取得した曲線で、その他の温度で取得した
曲線は、その間に位置する。オン電流の温度依存性はほとんど見られない。一方、オフ電
流は拡大図の図８（Ｂ）においても明らかであるように、ゲート電圧が２０Ｖ近傍を除い
て、全ての温度で測定機の分解能近傍の１×１０−１２［Ａ］以下となっており、温度依
存性もない。すなわち、１２０℃の高温においても、オフ電流が１×１０−１２［Ａ］以
下を維持しており、チャネル幅Ｗが１００００μｍであることを考慮すると、オフ電流が
非常に小さいことがわかる。
【０１４５】
高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）を用いた薄膜トランジスタは、オフ電流の温度依存性がほとんど現れない。これは
、図１０（Ａ）のバンド図で示すように、酸化物半導体が高純度化されることによって、
導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するため、温度依
存性を示さなくなると言える。また、これは、酸化物半導体のエネルギーが３ｅＶ以上で
あり、熱励起キャリアが極めて少ないことにも起因する。また、ソース領域及びドレイン
領域は縮退した状態にあるので温度依存性が現れない要因となっている。薄膜トランジス
タの動作は、縮退したソース領域から酸化物半導体に注入されたキャリアによるものがほ
とんどであり、キャリア密度の温度依存性がないことから上記特性（オフ電流の温度依存
性無し）を説明することができる。また、この極めて低いオフ電流について、以下にバン
ド図を用いて説明する。
【０１４６】
図９は、酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図である。ゲート
電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、
その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。
【０１４７】
図１０は、図９に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）である。図１
０（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図１
０（Ｂ）はドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
【０１４８】
図１１は、図９におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。
図１１（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソースと
ドレイン間にキャリア（電子）が流れるオン状態を示している。また、図１１（Ｂ）は、
ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キャリア
は流れない）である場合を示す。
【０１４９】
図１２は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
【０１５０】
従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（ＥＦ）は、バンドギ
ャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している
。なお、酸化物半導体において水素の一部はドナーとなり、ｎ型化する一つの要因である
ことが知られている。
【０１５１】
これに対して本発明の一態様に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導
体から除去し、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化する
ことにより真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を
添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化
されたｉ型（真性）半導体又はそれに近づけることを特徴としている。そうすることによ
り、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることがで
きる。
【０１５２】
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕
事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導
体界面において、電子に対してショットキー型の障壁は形成されない。
【０１５３】
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両
者が接触すると図１０（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
【０１５４】
図１０（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電
子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場
合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレ
イン電圧が印加された場合には、電圧印加のない図１０（Ａ）のバリアの高さすなわちバ
ンドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
【０１５５】
このとき酸化物半導体に注入された電子は、図１１（Ａ）で示すように酸化物半導体中を
流れる。また、図１１（Ｂ）において、ゲート電極（Ｇ１）に負の電位が印加されると、
少数キャリアであるホールは実質的にゼロであるため、電流は限りなく流れなくなる。
【０１５６】
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長Ｌが３μｍの素
子であっても、オフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ
値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）の電気特性が得られる。
【０１５７】
シリコン半導体の真性キャリア密度は１．４５×１０１０／ｃｍ３（３００Ｋ）であり、
室温においてもキャリアが存在している。これは、室温においても、熱励起キャリアが存
在していることを意味している。さらに、シリコン半導体のバンドギャップは１．１２ｅ
Ｖであるので、シリコン半導体を用いたトランジスタは温度に依存してオフ電流が大きく
変動することとなる。
【０１５８】
従って、単にバンドギャップの広い酸化物半導体をトランジスタに適用するのではなく、
酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより、キ
ャリア濃度を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるよ
うにすることで、実用的な動作温度で熱的に励起されるキャリアがほとんど無く、ソース
側から注入される電子のみによってトランジスタを動作させることができる。それにより
、オフ電流を１×１０−１３Ａ以下にまで下げると共に、温度変化によってオフ電流がほ
とんど変化しない極めて安定に動作するトランジスタを得ることができる。
【０１５９】
本発明の一態様における技術思想は、酸化物半導体中に、不純物を加えることをせずに逆
に不本意に存在する水、水素という不純物を除去することにより、酸化物半導体自体を高
純度化することにある。すなわち、ドナー準位を作る水または水素を除去し、これと同時
に酸素欠乏状態となった酸化物半導体に酸素を補填することにより、酸化物半導体自体を
高純度化することを特徴としている。
【０１６０】
酸化物半導体は成膜直後ですら１０２０／ｃｍ３のレベルの水素がＳＩＭＳ（二次イオン
質量分析）で観察される。ドナー準位を作る水または水素を意図的に除去し、更に水また
は水素の除去に伴い同時に減少してしまう酸素を補填することにより、酸化物半導体を高
純度化し、電気的にｉ型（真性）半導体とすることを技術思想の一つとしている。
【０１６１】
結果として、水素の量は少なければ少ないほど良く、酸化物半導体中のキャリアも少なけ
れば少ないほど良い。酸化物半導体は、薄膜トランジスタに用いる場合に電流の担い手と
してのキャリアを意図的に有するというよりも、逆に酸化物半導体中のキャリアは無くし
てしまい、ソースから供給されるキャリア（電子）を通過させる通路として機能する、い
わゆる高純度化したｉ型（真性）半導体である。
【０１６２】
その結果、酸化物半導体中にキャリアを無くさせる、または極めて少なくさせることによ
り、トランジスタのオフ電流が少なくなるというのが本発明の一態様における技術思想で
ある。すなわち、その指標として水素濃度は５×１０１９／ｃｍ３以下、好ましくは５×
１０１８／ｃｍ３以下、さらに好ましくは５×１０１７／ｃｍ３以下、または１×１０１
６／ｃｍ３未満、またキャリア密度は１×１０１４／ｃｍ３未満、好ましくは１×１０１
２／ｃｍ３以下が求められる。
【０１６３】
また結果として、酸化物半導体は通路（パス）として機能し、酸化物半導体自体がキャリ
アを供給しない、またはほとんど供給しないように高純度化したｉ型（真性）とし、キャ
リアはソース、ドレインにより供給される。供給の程度は、酸化物半導体の電子親和力χ
およびフェルミレベル、理想的には真性フェルミレベルと一致したフェルミレベルとソー
ス、ドレインの仕事関数というより、バリアハイト（障壁高さ）で決められる。
【０１６４】
このため、オフ電流は少なければ少ないほど良く、１〜１０Ｖの間のいずれかのドレイン
電圧を印加した場合のトランジスタ特性において、１００ａＡ／μｍ（チャネル幅Ｗ＝１
μｍ当たりの電流）以下、好ましくは１０ａＡ／μｍ以下、さらに好ましくは１ａＡ／μ
ｍ以下であることを特徴としている。
【０１６５】
このようにオフ電流が極めて小さい薄膜トランジスタを用いて、記憶回路（記憶素子）な
どを作製した場合、オフ電流が小さくほとんどリークがないため、電位保持時間が長く、
記憶データを長時間保持することが可能となる。
【０１６６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０１６７】
（実施の形態３）
本発明の一態様における薄膜トランジスタを含む固体撮像素子の動作について説明する。
【０１６８】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）イメージセンサは、信号電荷蓄積部に電位を保持し、その電位を増幅トランジ
スタを介して垂直出力線に出力する固体撮像素子である。ＣＭＯＳイメージセンサに含ま
れるリセットトランジスタ及び／または転送トランジスタにリーク電流があると、そのリ
ーク電流によって充電または放電が起こり、信号電荷蓄積部の電位が変化する。信号電荷
蓄積部の電位が変わると増幅トランジスタの電位も変わってしまい、本来の電位からずれ
た値となり、撮像された映像が劣化してしまう。
【０１６９】
本実施の形態では、実施の形態１及び２で示した薄膜トランジスタをＣＭＯＳイメージセ
ンサのリセットトランジスタ及び転送トランジスタに適用した場合の動作の効果を説明す
る。なお、増幅トランジスタは薄膜トランジスタまたはバルクトランジスタのどちらを適
用しても良い。
【０１７０】
図１３は、ＣＭＯＳイメージセンサの画素構成の一例を示す図である。画素は光電変換素
子であるフォトダイオード１００２、転送トランジスタ１００４、リセットトランジスタ
１００６、増幅トランジスタ１００８及び各種配線で構成されており、マトリクス状に複
数が配置されてセンサを構成している。また、増幅トランジスタ１００８と電気的に接続
される選択トランジスタを設けても良い。なお、トランジスタ記号に記してある「ＯＳ」
は酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を示し、「Ｓｉ」はシリコ
ンを示しており、それぞれのトランジスタに適用すると好ましい材料を表している。以降
の図面についても同様である。
【０１７１】
ここで、フォトダイオード１００２は、転送トランジスタ１００４のソース側に接続され
ており、転送トランジスタ１００４のドレイン側には信号電荷蓄積部１０１０（ＦＤ：フ
ローティングディフュージョンとも呼ぶ）が形成される。信号電荷蓄積部１０１０にはリ
セットトランジスタ１００６のソース及び増幅トランジスタ１００８のゲートが接続され
ている。別の構成として、リセット電源線１１１０を削除することもできる。例えば、リ
セットトランジスタ１００６のドレインをリセット電源線１１１０ではなく、電源線１１
００または垂直出力線１１２０につなぐ方法がある。
【０１７２】
次に図１４のタイミングチャートを用いて動作を説明する。まず、電源端子に電源電圧が
供給される。続いて、リセットトランジスタ１００６のゲートにリセットパルスが入力さ
れ、リセットトランジスタ１００６がオンする。信号電荷蓄積部１０１０はリセット電源
の電位に充電される。その後、リセットトランジスタ１００６はオフになり信号電荷蓄積
部１０１０はリセット電源の電位に保持される（期間Ｔ１）。ここで、リセットトランジ
スタ１００６及び転送トランジスタ１００４にリーク電流がほとんど流れなければ、次の
トランジスタの動作まで電位は保持される。次に、転送トランジスタ１００４がオンする
と信号電荷蓄積部１０１０から電流がフォトダイオードに流れて、信号電荷蓄積部１０１
０の電位は低下する（期間Ｔ２）。転送トランジスタ１００４がオフすると、オフした時
点での電位が信号電荷蓄積部１０１０に保持される（期間Ｔ３）。リセットトランジスタ
１００６及び転送トランジスタ１００４にリーク電流がほとんど流れなければ、次のトラ
ンジスタの動作まで電位は保持される。そして、増幅トランジスタ１００８を介して垂直
出力線１１２０に出力される。その後、電源端子への電源電圧の供給が遮断される。この
ような順序で信号が出力される。
【０１７３】
つまり、リセットトランジスタ１００６及び転送トランジスタ１００４に実施の形態１及
び２に示した極めてオフ電流の低い酸化物半導体の薄膜トランジスタを適用することによ
って、信号電荷蓄積部１０１０から薄膜トランジスタを介したリーク電流をほとんど無く
すことができ、上記期間Ｔ１及びＴ３の保持期間中に極めて高い電位保持機能を作用させ
ることができる。
【０１７４】
次にフォトダイオード１００２の動作について図１５を用いて説明する。フォトダイオー
ドは光が照射されないときは通常のダイオードと同じ電圧電流特性を示す（図１５に示す
Ａの曲線）。光が照射されると、特に逆バイアス印加時において、光照射なしに比較して
大きな電流が流れる（図１５に示すＢの曲線）。フォトダイオード動作点を図１３の画素
の動作に合わせて説明する。転送トランジスタ１００４がオフの状態では、フォトダイオ
ード１００２に電流経路がないため、光が照射されるとフォトダイオードのカソードは図
１５のｃ点に位置する。リセットトランジスタ１００６がオンし信号電荷蓄積部１０１０
がリセット電源電位に保持されたあと、転送トランジスタ１００４がオンするとフォトダ
イオード１００２のカソード電位はリセット電源電位となり、図１５ではｄ点に移動する
。そして、信号電荷蓄積部１０１０から転送トランジスタ１００４を介して、放電電流が
フォトダイオード１００２に流れ、信号電荷蓄積部１０１０の電位は低下する。転送トラ
ンジスタ１００４がオフしたところで、放電は止まり、そのときの図１５での動作点をｅ
とすると動作点ｄと動作点ｅ間の電位差がフォトダイオード１００２の放電によって得ら
れる信号の電位差となる。
【０１７５】
次に、リセットトランジスタ、増幅トランジスタ、各信号線を複数の画素で兼用する場合
の動作について説明する。図１６は、リセットトランジスタ、転送トランジスタ、増幅ト
ランジスタ、フォトダイオードが各画素に一つずつあり、かつリセット線、転送スイッチ
線、垂直出力線が画素に接続された基本形である。
【０１７６】
基本形の動作を図１７のタイミングチャートに従って説明する。１ライン目の駆動につい
ては、まず第１のリセット線１２４０の電位（ＲＳＴ１）が高電位になると、第１のリセ
ットトランジスタ１２１６をオンさせる。これで第１の信号電荷蓄積部１２１０の電位（
ＦＤ１）が電源電位（以下、ＶＤＤ）まで持ち上がる。第１のリセット線１２４０の電位
（ＲＳＴ１）が低電位になり、第１のリセットトランジスタ１２１６がオフしても、電流
パスがなければ第１の信号電荷蓄積部１２１０の電位はＶＤＤに保持される。次に、第１
の転送スイッチ線１２５０の電位（ＴＲＦ１）が高電位になると、第１の転送トランジス
タ１２１４がオンし、第１のフォトダイオード１２１２に照射されている光に応じた電流
が第１のフォトダイオード１２１２と第１の転送トランジスタ１２１４に流れ、第１の信
号電荷蓄積部１２１０の電位（ＦＤ１）が放電により低下する。第１の転送スイッチ線１
２５０の電位（ＴＲＦ１）が低電位になると、第１の転送トランジスタ１２１４がオフし
、再び電流パスがなくなるため第１の信号電荷蓄積部１２１０の電位（ＦＤ１）は保持さ
れる。この電位を第１の増幅トランジスタ１２１８を介して垂直出力線１２２０に出力す
る。次に第２のリセット線１３４０及び第２の転送スイッチ線１３５０を有する２ライン
目の駆動が行われる。この様にして順次駆動される。なお、図１７のＲＳＴ２、ＴＲＦ２
及びＦＤ２は、２ライン目の駆動におけるタイミングチャートを示している。
【０１７７】
図１８は上記の基本形とは異なり、縦４個の画素について、リセットトランジスタ、増幅
トランジスタ、リセット線を兼用する垂直４画素共有型の構成を示している。トランジス
タ及び配線の数を削減することで画素面積の縮小による微細化や、フォトダイオードの受
光面積拡大によってノイズを低減することができる。縦４個の各画素の転送トランジスタ
のドレイン側が電気的に接続され、信号電荷蓄積部１４１０が形成されており、信号電荷
蓄積部１４１０にはリセットトランジスタ１４０６のソース及び増幅トランジスタ１４０
８のゲートが接続されている。
【０１７８】
垂直４画素共有型の動作を図１９のタイミングチャートに従って説明する。１ライン目の
駆動は、まず第１のリセット線１４６１の電位（ＲＳＴ１）が高電位になり、第１のリセ
ットトランジスタ１４０６がオンする。これで、信号電荷蓄積部１４１０の電位（ＦＤ）
がＶＤＤまで持ち上がる。第１のリセット線１４６１の電位（ＲＳＴ１）が低電位になり
、第１のリセットトランジスタ１４０６がオフしても電流パスがなければ信号電荷蓄積部
１４１０の電位（ＦＤ）はＶＤＤに保持される。次に、第１の転送スイッチ線１４５１の
電位（ＴＲＦ１）が高電位になり、第１の転送トランジスタ１４１４がオンし、第１のフ
ォトダイオード１４１２に照射されている光に応じた電流が第１のフォトダイオード１４
１２と第１の転送トランジスタ１４１４に流れ、信号電荷蓄積部１４１０の電位（ＦＤ）
が放電により低下する。第１の転送スイッチ線１４５１電位（ＴＲＦ１）が低電位になる
と第１の転送トランジスタ１４１４がオフし、再び電流パスがなくなるため信号電荷蓄積
部１４１０の電位（ＦＤ）は保持される。この電位を第１の増幅トランジスタ１４０８を
介して垂直出力線１４７０に出力する。
【０１７９】
２ライン目の駆動は、再び第１のリセット線１４６１の電位（ＲＳＴ１）が高電位になり
、第１のリセットトランジスタ１４０６がオンする。これで、信号電荷蓄積部１４１０の
電位（ＦＤ）がＶＤＤまで持ち上がる。第１のリセット線１４６１の電位（ＲＳＴ１）が
低電位になり、第１のリセットトランジスタ１４０６がオフしても電流パスがなければ信
号電荷蓄積部１４１０の電位（ＦＤ）はＶＤＤに保持される。次に、第２の転送スイッチ
線１４５２の電位（ＴＲＦ２）が高電位になり、第２の転送トランジスタ１４２４がオン
し、第２のフォトダイオード１４２２に照射されている光に応じた電流が第２のフォトダ
イオード１４２２と第２の転送トランジスタ１４２４に流れ、信号電荷蓄積部１４１０の
電位（ＦＤ）が放電により低下する。第２の転送スイッチ線１４５２の電位（ＴＲＦ２）
が低電位になると第２の転送トランジスタ１４２４がオフし、再び電流パスがなくなるた
め信号電荷蓄積部１４１０の電位（ＦＤ）は保持される。この電位を第１の増幅トランジ
スタ１４０８を介して垂直出力線１４７０に出力する。
【０１８０】
３ライン目の駆動は、再び第１のリセット線１４６１の電位（ＲＳＴ１）が高電位になり
、第１のリセットトランジスタ１４０６がオンする。これで、信号電荷蓄積部１４１０の
電位（ＦＤ）がＶＤＤまで持ち上がる。第１のリセット線１４６１の電位（ＲＳＴ１）が
低電位になり、第１のリセットトランジスタ１４０６がオフしても電流パスがなければ信
号電荷蓄積部１４１０の電位（ＦＤ）はＶＤＤに保持される。次に、第３の転送スイッチ
線１４５３の電位（ＴＲＦ３）が高電位になり、第３の転送トランジスタ１４３４がオン
し、第３のフォトダイオード１４３２に照射されている光に応じた電流が第３のフォトダ
イオード１４３２と第３の転送トランジスタ１４３４に流れ、信号電荷蓄積部１４１０の
電位（ＦＤ）が放電により低下する。第３の転送スイッチ線１４５３の電位（ＴＲＦ３）
が低電位になると第３の転送トランジスタ１４３４がオフし、再び電流パスがなくなるた
め信号電荷蓄積部１４１０の電位は保持される。この電位を第１の増幅トランジスタ１４
０８を介して垂直出力線１４７０に出力する。
【０１８１】
４ライン目の駆動は、再び第１のリセット線１４６１の電位（ＲＳＴ１）が高電位になり
、第１のリセットトランジスタ１４０６がオンする。これで、信号電荷蓄積部１４１０の
電位（ＦＤ）がＶＤＤまで持ち上がる。第１のリセット線１４６１の電位（ＲＳＴ１）が
低電位になり、第１のリセットトランジスタ１４０６がオフしても電流パスがなければ信
号電荷蓄積部１４１０の電位（ＦＤ）はＶＤＤに保持される。次に、第４の転送スイッチ
線の１４５４の電位（ＴＲＦ４）が高電位になり、第４の転送トランジスタ１４４４がオ
ンし、第４のフォトダイオード１４４２に照射されている光に応じた電流が第４のフォト
ダイオード１４４２と第４の転送トランジスタ１４４４に流れ、信号電荷蓄積部１４１０
の電位（ＦＤ）が放電により低下する。第４の転送スイッチ線１４５４の電位（ＴＲＦ４
）が低電位になると第４の転送トランジスタ１４４４がオフし、再び電流パスがなくなる
ため信号電荷蓄積部１４１０の電位（ＦＤ）は保持される。この電位を第１の増幅トラン
ジスタ１４０８を介して垂直出力線１４７０に出力する。５ライン目から８ライン目まで
の駆動については、第２のリセット線の電位（ＲＳＴ２）を制御することで、１ライン目
から４ライン目までと同様に順次駆動される。
【０１８２】
図２０は図１８とは異なる画素共有構成で、垂直、水平それぞれ２個ずつの画素について
、リセット線、リセットトランジスタ、増幅トランジスタを兼用する垂直水平４画素共有
型である。垂直４画素共有型と同じく、トランジスタ及び配線の数を削減することで画素
面積の縮小による微細化や、フォトダイオードの受光面積拡大によってノイズを低減する
ことができる。縦横に隣り合う４個の画素について、各画素の転送トランジスタのドレイ
ン側が電気的に接続され、信号電荷蓄積部１５１０が形成されており、信号電荷蓄積部１
５１０にはリセットトランジスタ１５０６のソース及び増幅トランジスタ１５０８のゲー
トが接続されている。
【０１８３】
垂直水平４画素共有型の動作を図２１のタイミングチャートに従って説明する。１ライン
目の駆動は、まず第１のリセット線１５６１の電位（ＲＳＴ１）が高電位になり、第１の
リセットトランジスタ１５０６がオンする。これで信号電荷蓄積部１５１０の電位（ＦＤ
）がＶＤＤまで持ち上がる。第１のリセット線１５６１の電位（ＲＳＴ１）が低電位にな
り、第１のリセットトランジスタ１５０６がオフする。第１のリセットトランジスタ１５
０６がオフしても電流パスが無ければ信号電荷蓄積部１５１０の電位（ＦＤ）はＶＤＤに
保持される。次に、第１の転送スイッチ線１５５１の電位（ＴＲＦ１）が高電位になり、
第１の転送トランジスタ１５１４がオンし、第１のフォトダイオード１５１２に照射され
ている光に応じた電流が、第１のフォトダイオード１５１２と第１の転送トランジスタ１
５１４に流れ、信号電荷蓄積部１５１０の電位（ＦＤ）が放電により低下する。第１の転
送スイッチ線１５５１の電位（ＴＲＦ１）が低電位になると、第１の転送トランジスタ１
５１４がオフし、再び電流パスがなくなるため信号電荷蓄積部１５１０の電位（ＦＤ）は
保持される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に
出力する。
【０１８４】
次に、再度第１のリセット線１５６１の電位（ＲＳＴ１）が高電位になり、第１のリセッ
トトランジスタ１５０６がオンする。これで信号電荷蓄積部１５１０の電位（ＦＤ）がＶ
ＤＤまで持ち上がる。第１のリセット線１５６１の電位（ＲＳＴ１）が低電位になり、第
１のリセットトランジスタ１５０６がオフする。第１のリセットトランジスタ１５０６が
オフしても電流パスが無ければ信号電荷蓄積部１５１０の電位（ＦＤ）はＶＤＤに保持さ
れる。次に、第２の転送スイッチ線１５５２の電位（ＴＲＦ２）が高電位になり、第２の
転送トランジスタ１５２４がオンし、第２のフォトダイオード１５２２に照射されている
光に応じた電流が、第２のフォトダイオード１５２２と第２の転送トランジスタ１５２４
に流れ、信号電荷蓄積部１５１０の電位（ＦＤ）が放電により低下する。第２の転送スイ
ッチ線１５５２の電位（ＴＲＦ２）が低電位になると、第２の転送トランジスタ１５２４
がオフし、再び電流パスがなくなるため信号電荷蓄積部１５１０の電位（ＦＤ）は保持さ
れる。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出力す
る。この２つの動作で１ライン目の画素の出力が順に垂直出力線１５７０に出力される。
【０１８５】
２ライン目の駆動は、再び第１のリセット線１５６１の電位（ＲＳＴ１）が高電位になり
、第１のリセットトランジスタ１５０６がオンする。これで信号電荷蓄積部１５１０の電
位（ＦＤ）がＶＤＤまで持ち上がる。第１のリセット線１５６１の電位（ＲＳＴ１）が低
電位になり、第１のリセットトランジスタ１５０６がオフする。第１のリセットトランジ
スタ１５０６がオフしても電流パスが無ければ信号電荷蓄積部１５１０の電位（ＦＤ）は
ＶＤＤに保持される。次に、第３の転送スイッチ線１５５３の電位（ＴＲＦ３）が高電位
になり、第３の転送トランジスタ１５３４がオンし、第３のフォトダイオード１５３２に
照射されている光に応じた電流が、第３のフォトダイオード１５３２と第３の転送トラン
ジスタ１５３４に流れ、信号電荷蓄積部１５１０の電位（ＦＤ）が放電により低下する。
第３の転送スイッチ線１５５３の電位（ＴＲＦ３）が低電位になると、第３の転送トラン
ジスタ１５３４がオフし、再び電流パスがなくなるため信号電荷蓄積部１５１０の電位は
保持される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に
出力する。
【０１８６】
次に、再度第１のリセット線１５６１の電位（ＲＳＴ１）が高電位になり、第１のリセッ
トトランジスタ１５０６がオンする。これで信号電荷蓄積部１５１０の電位（ＦＤ）がＶ
ＤＤまで持ち上がる。第１のリセット線１５６１の電位（ＲＳＴ１）が低電位になり、第
１のリセットトランジスタ１５０６がオフする。第１のリセットトランジスタ１５０６が
オフしても電流パスが無ければ信号電荷蓄積部１５１０の電位（ＦＤ）はＶＤＤに保持さ
れる。次に、第４の転送スイッチ線１５５４の電位（ＴＲＦ４）が高電位になり、第４の
転送トランジスタ１５４４がオンし、第４のフォトダイオード１５４２に照射されている
光に応じた電流が、第４のフォトダイオード１５４２と第４の転送トランジスタ１５４４
に流れ、信号電荷蓄積部１５１０の電位（ＦＤ）が放電により低下する。第４の転送スイ
ッチ線１５５４の電位（ＴＲＦ４）が低電位になると、第４の転送トランジスタ１５４４
がオフし、再び電流パスがなくなるため信号電荷蓄積部１５１０の電位（ＦＤ）は保持さ
れる。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出力す
る。次に、第２のリセット線１５６２の電位（ＲＳＴ２）を制御することで、１ライン目
及び２ライン目と同様に３ライン目及び４ライン目の駆動を順次行う。
【０１８７】
図２２は、垂直、水平それぞれ２個ずつの画素について、リセット線、転送スイッチ線、
リセットトランジスタ、増幅トランジスタを兼用する転送スイッチ線共有型である。前述
した画素共有型に更に転送スイッチ線を共有させたもので、トランジスタ及び配線の数を
削減することで画素面積の縮小による微細化や、フォトダイオードの受光面積拡大によっ
てノイズを低減することができる。縦横に隣り合う４個の画素について、各画素の転送ト
ランジスタのドレイン側が電気的に接続され、信号電荷蓄積部が形成されており、信号電
荷蓄積部にはリセットトランジスタのソース及び増幅トランジスタのゲートが接続されて
いる。また、この構成は、垂直方向の位置する２つの転送トランジスタが転送スイッチ線
を共有していることで、水平方向だけでなく、垂直方向にも同時に動くトランジスタがあ
ることを特徴としている。
【０１８８】
転送スイッチ線共有型の動作を図２３のタイミングチャートに従って説明する。１ライン
目、２ライン目の駆動は、まず第１のリセット線１６６５の電位（ＲＳＴ１）及び第２の
リセット線１６６６の電位（ＲＳＴ２）が高電位になり、第１のリセットトランジスタ１
６１６及び第２のリセットトランジスタ１６２６がオンする。これで第１の信号電荷蓄積
部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）がＶＤ
Ｄまで持ち上がる。第１のリセット線１６６５の電位（ＲＳＴ１）及び第２のリセット線
１６６６の電位（ＲＳＴ２）が低電位となり、第１のリセットトランジスタ１６１６及び
第２のリセットトランジスタ１６２６がオフする。第１のリセットトランジスタ１６１６
及び第２のリセットトランジスタ１６２６がオフしても電流パスがなければ第１の信号電
荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）
はＶＤＤに保持される。
【０１８９】
次に第１の転送スイッチ線１７５１の電位（ＴＲＦ１）が高電位になり、第１の転送トラ
ンジスタ１６１４及び第３の転送トランジスタ１６３４がオンし、第１のフォトダイオー
ド１６１２及び第３のフォトダイオード１６３２に照射されている光に応じた電流が第１
のフォトダイオード１６１２及び第３のフォトダイオード１６３２と第１の転送トランジ
スタ１６１４及び第３の転送トランジスタ１６３４に流れ、第１の信号電荷蓄積部１６１
０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）が放電により低
下する。第１の転送スイッチ線１７５１の電位（ＲＳＴ１）が低電位になると第１の転送
トランジスタ１６１４及び第３の転送トランジスタ１６３４がオフし、再び電流パスがな
くなるため第１の信号電荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１
６２０の電位（ＦＤ２）は保持される。これらの電位を第１の増幅トランジスタ１６１８
を介して第１の垂直出力線１６７５に出力し、第２の増幅トランジスタ１６２８を介して
第２の垂直出力線１６７６に出力する。
【０１９０】
次に、再度第１のリセット線１６６５の電位（ＲＳＴ１）及び第２のリセット線１６６６
の電位（ＲＳＴ２）が高電位になり、第１のリセットトランジスタ１６１６及び第２のリ
セットトランジスタ１６２６がオンする。これで第１の信号電荷蓄積部１６１０の電位（
ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）がＶＤＤまで持ち上がる。
第１のリセット線１６６５の電位（ＲＳＴ１）及び第２のリセット線１６６６の電位（Ｒ
ＳＴ２）が低電位になり、第１のリセットトランジスタ１６１６及び第２のリセットトラ
ンジスタ１６２６がオフする。第１のリセットトランジスタ１６１６及び第２のリセット
トランジスタ１６２６がオフしても電流パスがなければ第１の信号電荷蓄積部１６１０の
電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）はＶＤＤに保持され
る。
【０１９１】
次に、第２の転送スイッチ線１７５２の電位（ＴＲＦ２）の電位が高電位になり、第２の
転送トランジスタ１６２４及び第４の転送トランジスタ１６４４がオンし、第２のフォト
ダイオード１６２２及び第４のフォトダイオード１６４２に照射されている光に応じた電
流が第２のフォトダイオード１６２２及び第４のフォトダイオード１６４２と第２の転送
トランジスタ１６２４及び第４の転送トランジスタ１６４４に流れ、第１の信号電荷蓄積
部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）が放電
により低下する。第２の転送スイッチ線１７５２の電位（ＴＲＦ２）が低電位になると第
２の転送トランジスタ１６２４及び第４の転送トランジスタ１６４４がオフし、再び電流
パスがなくなるため第１の信号電荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷
蓄積部１６２０の電位（ＦＤ２）は保持される。これらの電位を第１の増幅トランジスタ
１６１８を介して第１の垂直出力線１６７５に出力し、第２の増幅トランジスタ１６２８
を介して第２の垂直出力線１６７６に出力する。これらの動作で１ライン目及び２ライン
目の画素の出力が順に第１の垂直出力線１６７５及び第２の垂直出力線１６７６に出力さ
れる。
【０１９２】
次に３ライン目、４ライン目の駆動について説明する。まず第２のリセット線１６６６の
電位（ＲＳＴ２）及び第３のリセット線１６６７の電位（ＲＳＴ３）が高電位となり、第
２のリセットトランジスタ１６２６及び第３のリセットトランジスタ１６３６がオンする
。これで第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６
３０の電位（ＦＤ３）がＶＤＤまで持ち上がる。第２のリセット線１６６６の電位（ＲＳ
Ｔ２）及び第３のリセット線１６６７の電位（ＲＳＴ３）が低電位になり、第２のリセッ
トトランジスタ１６２６及び第３のリセットトランジスタ１６３６がオフする。第２のリ
セットトランジスタ１６２６及び第３のリセットトランジスタ１６３６がオフしても電流
パスがなければ第２の信号電荷蓄積部１６２０の電位（ＦＤ１）及び第３の信号電荷蓄積
部１６３０の電位（ＦＤ２）はＶＤＤに保持される。
【０１９３】
次に、第３の転送スイッチ線１７５３の電位（ＴＲＦ３）の電位が高電位になり、第５の
転送トランジスタ１６５４及び第７の転送トランジスタ１６７４がオンし、第５のフォト
ダイオード１６５２及び第７のフォトダイオード１６７２に照射されている光に応じた電
流が第５のフォトダイオード１６５２及び第７のフォトダイオード１６７２と第５の転送
トランジスタ１６５４及び第７の転送トランジスタ１６７４に流れ、第２の信号電荷蓄積
部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）が放電
により低下する。第３の転送スイッチ線１７５３の電位（ＴＲＦ３）が低電位になると第
５の転送トランジスタ１６５４及び第７の転送トランジスタ１６７４がオフし、再び電流
パスがなくなるため第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷
蓄積部１６３０の電位（ＦＤ３）は保持される。これらの電位を第２の増幅トランジスタ
１６２８を介して第２の垂直出力線１６７６に出力し、第３の増幅トランジスタ１６３８
を介して第１の垂直出力線１６７５に出力する。
【０１９４】
次に、第２のリセット線１６６６の電位（ＲＳＴ２）及び第３のリセット線１６６７の電
位（ＲＳＴ３）が高電位となり、第２のリセットトランジスタ１６２６及び第３のリセッ
トトランジスタ１６３６がオンする。これで第２の信号電荷蓄積部１６２０の電位（ＦＤ
２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）がＶＤＤまで持ち上がる。第２
のリセット線１６６６の電位（ＲＳＴ２）及び第３のリセット線１６６７の電位（ＲＳＴ
３）が低電位となり、第２の第２のリセットトランジスタ１６２６及び第３のリセットト
ランジスタ１６３６がオフする。第２のリセットトランジスタ１６２６及び第３のリセッ
トトランジスタ１６３６がオフしても電流パスがなければ第２の信号電荷蓄積部１６２０
の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）はＶＤＤに保持さ
れる。
【０１９５】
次に、第４の転送スイッチ線１７５４の電位（ＴＲＦ４）の電位が高電位となり、第６の
転送トランジスタ１６６４及び第８の転送トランジスタ１６８４がオンし、第６のフォト
ダイオード１６６２及び第８のフォトダイオード１６８２に照射されている光に応じた電
流が第６のフォトダイオード１６６２及び第８のフォトダイオード１６８２と第６の転送
トランジスタ１６６４及び第８の転送トランジスタ１６８４に流れ、第２の信号電荷蓄積
部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０電位（ＦＤ３）が放電に
より低下する。第４の転送スイッチ線１７５４の電位（ＴＲＦ４）が低電位になると第６
の転送トランジスタ１６６４及び第８の転送トランジスタ１６８４がオフし、再び電流パ
スがなくなるため第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄
積部１６３０の電位（ＦＤ３）は保持される。これらの電位を第２の増幅トランジスタ１
６２８を介して第２の垂直出力線１６７６に出力し、第３の増幅トランジスタ１６３８を
介して第１の垂直出力線１６７５に出力する。これらの動作で３ライン目、４ライン目の
画素の出力が順に第２の垂直出力線１６７６及び第１の垂直出力線１６７５に出力される
。次に第３のリセット線１６６７の電位（ＲＳＴ３）及び第４のリセット線の電位（ＲＳ
Ｔ４）を制御することで、３ライン目及び４ライン目と同様に５ライン目及び６ライン目
の駆動を順次行う。
【０１９６】
図２４はＣＭＯＳイメージセンサ全体の図である。画素部２０００を有する画素マトリク
ス２１００の両側にリセット端子駆動回路２０２０、転送端子駆動回路２０４０が配置さ
れる。図２４では画素マトリクス２１００の両側に該駆動回路を配置しているが、片側に
該駆動回路を配置しても良い。また、該駆動回路からの信号を出力する配線に対して、垂
直方向に垂直出力線駆動回路２０６０が配置される。リセット端子駆動回路２０２０及び
転送端子駆動回路２０４０は、ロウ（低電位）及びハイ（高電位）の２値出力の駆動回路
であるので、図２５で示す様にシフトレジスタ２２００とバッファ回路２３００の組み合
わせで駆動することができる。これらの駆動回路はバルクトランジスタ、または薄膜トラ
ンジスタで構成することができるが、相補型（ＣＭＯＳ）トランジスタの形成が可能なシ
リコン半導体を用いたバルクトランジスタを用いることが好ましい。
【０１９７】
垂直出力線駆動回路２０６０は、図２６に示すようにシフトレジスタ２２１０とバッファ
回路２３１０とアナログスイッチ２４００によって構成することができる。各垂直出力線
２１２０をアナログスイッチ２４００によって選択し、映像出力線２５００に映像信号を
出力する。アナログスイッチ２４００はシフトレジスタ２２１０とバッファ回路２３１０
で順次選択していくものとする。垂直出力線駆動回路２０６０はバルクトランジスタ、ま
たは薄膜トランジスタで構成することができるが、相補型トランジスタの形成が可能なシ
リコン半導体を用いたバルクトランジスタを用いることが好ましい。
【０１９８】
図２７にシフトレジスタとバッファ回路の例を示す。図２７に示すのはクロックドインバ
ーターによって構成されたシフトレジスタ２２２０とインバータによって構成されたバッ
ファ回路２３２０の例である。シフトレジスタ、バッファ回路はこの回路に限定されるも
のではなく、リセット端子駆動回路２０２０、転送端子駆動回路２０４０、垂直出力線駆
動回路２０６０も上記構成に限定されるものではない。
【０１９９】
上記実施の形態に係る固体撮像素子は、さまざまな電子機器（遊技機も含む）に適用する
ことができる。例えば、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯型ゲー
ム機、携帯情報端末など、画像情報を取得する手段を有する電子機器に用いることができ
る。
【０２００】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２０１】
１００ 単結晶シリコン基板
１０１ 転送トランジスタ
１０２ 酸化物半導体層
１０４ ソース電極
１０６ ドレイン電極
１０８ ゲート電極
１１０ 光電変換素子
１１４ ｐ型領域
１１６ 信号電荷蓄積部
１１８ ゲート絶縁層
１２１ リセットトランジスタ
１２２ 酸化物半導体層
１２４ ソース電極
１２６ ドレイン電極
１２８ ゲート電極
１３１ 増幅トランジスタ
１３６ ゲート絶縁層
１３８ ゲート電極
１４０ 絶縁膜
１４２ 保護絶縁層
１５１ 配線層
１３２ａ ｎ型領域
１３２ｂ ｎ型領域
１３８ａ 導電層
１３８ｂ 導電層
２０１ トランジスタ
２０４ ソース電極
２１０ 光電変換素子
３０１ トランジスタ
３０４ ソース電極
３０５ バッファ層
３０６ ドレイン電極
３１０ 光電変換素子
１１２ ｎ型領域
４０１ 転送トランジスタ
４２１ リセットトランジスタ
４３１ 増幅トランジスタ
４４１ 絶縁層
４５０ 窒素雰囲気下
５０１ 転送トランジスタ
５１０ 光電変換素子
５１６ 信号電荷蓄積部
５２１ リセットトランジスタ
５３１ 増幅トランジスタ
５４０ 容量電極
５４１ 絶縁膜
６００ レンズ
６０２ カラーフィルタ
６０４ 配線層
６０６ 層間絶縁膜
６０８ 光電変換素子
６１０ レンズ
６１２ カラーフィルタ
６１８ 光電変換素子
１００２ フォトダイオード
１００４ 転送トランジスタ
１００６ リセットトランジスタ
１００８ 増幅トランジスタ
１０１０ 信号電荷蓄積部
１１００ 電源線
１１１０ リセット電源線
１１２０ 垂直出力線
１２１０ 信号電荷蓄積部
１２１２ フォトダイオード
１２１４ 転送トランジスタ
１２１６ リセットトランジスタ
１２１８ 増幅トランジスタ
１２２０ 垂直出力線
１２４０ リセット線
１２５０ 転送スイッチ線
１３４０ リセット線
１３５０ 転送スイッチ線
１４０６ リセットトランジスタ
１４０８ 増幅トランジスタ
１４１０ 信号電荷蓄積部
１４１２ フォトダイオード
１４１４ 転送トランジスタ
１４２２ フォトダイオード
１４２４ 転送トランジスタ
１４３２ フォトダイオード
１４３４ 転送トランジスタ
１４４２ フォトダイオード
１４４４ 転送トランジスタ
１４５１ 転送スイッチ線
１４５２ 転送スイッチ線
１４５３ 転送スイッチ線
１４５４ 転送スイッチ線
１４６１ リセット線
１４７０ 垂直出力線
１５０６ リセットトランジスタ
１５０８ 増幅トランジスタ
１５１０ 信号電荷蓄積部
１５１２ フォトダイオード
１５１４ 転送トランジスタ
１５２２ フォトダイオード
１５２４ 転送トランジスタ
１５３２ フォトダイオード
１５３４ 転送トランジスタ
１５４２ フォトダイオード
１５４４ 転送トランジスタ
１５５１ 転送スイッチ線
１５５２ 転送スイッチ線
１５５３ 転送スイッチ線
１５５４ 転送スイッチ線
１５６１ リセット線
１５６２ リセット線
１５７０ 垂直出力線
１６１０ 信号電荷蓄積部
１６１２ フォトダイオード
１６１４ 転送トランジスタ
１６１６ リセットトランジスタ
１６１８ 増幅トランジスタ
１６２０ 信号電荷蓄積部
１６２２ フォトダイオード
１６２４ 転送トランジスタ
１６２６ リセットトランジスタ
１６２８ 増幅トランジスタ
１６３０ 信号電荷蓄積部
１６３２ フォトダイオード
１６３４ 転送トランジスタ
１６３６ リセットトランジスタ
１６３８ 増幅トランジスタ
１６４２ フォトダイオード
１６４４ 転送トランジスタ
１６５２ フォトダイオード
１６５４ 転送トランジスタ
１６６２ フォトダイオード
１６６４ 転送トランジスタ
１６６５ リセット線
１６６６ リセット線
１６６７ リセット線
１６７２ フォトダイオード
１６７４ 転送トランジスタ
１６７５ 垂直出力線
１６７６ 垂直出力線
１６８２ フォトダイオード
１６８４ 転送トランジスタ
１７５１ 転送スイッチ線
１７５２ 転送スイッチ線
１７５３ 転送スイッチ線
１７５４ 転送スイッチ線
２０００ 画素部
２０２０ リセット端子駆動回路
２０４０ 転送端子駆動回路
２０６０ 垂直出力線駆動回路
２１００ 画素マトリクス
２１２０ 各垂直出力線
２２００ シフトレジスタ
２２１０ シフトレジスタ
２２２０ シフトレジスタ
２３００ バッファ回路
２３１０ バッファ回路
２３２０ バッファ回路
２４００ アナログスイッチ
２５００ 映像出力線
【技術分野】
【０００１】
本発明の一形態は、酸化物半導体を用いた電界効果型トランジスタを有する半導体装置に
関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタを構成する技
術が注目されている。薄膜トランジスタに適用可能な半導体薄膜としては、シリコン系半
導体材料が公知であるが、その他の材料として酸化物半導体が注目されている。
【０００４】
酸化物半導体の材料としては、酸化亜鉛または酸化亜鉛を含む材料が知られている。そし
て、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）で形
成された薄膜トランジスタが開示されている（特許文献１乃至３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１６５５２７号公報
【特許文献２】特開２００６−１６５５２８号公報
【特許文献３】特開２００６−１６５５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一方で、表示装置に近い構成でありながらも、優れた電気特性が要求される固体撮像素子
などでは、ＳＯＩ基板やバルクの単結晶シリコン基板を用いた電界効果型トランジスタが
一般的に用いられている。
【０００７】
しかしながら、単結晶シリコンを用いた電界効果型トランジスタであっても理想的な電気
特性を有しているとは言えず、例えばオフ電流（リーク電流などとも呼ぶ）は、実質的に
ゼロと言えるほど小さいものではない。また、シリコンは温度特性の変化が比較的大きい
材料でもあり、特にオフ電流は変化しやすい。従って、固体撮像素子など電荷保持型の半
導体装置を構成する場合には、周囲の環境に左右されず、十分な電位保持期間の確保が可
能であり、よりオフ電流が低減されたデバイスの開発が望まれている。
【０００８】
そこで、開示する本発明の一態様は、安定した電気特性（例えば、オフ電流が極めて低減
されている）を有する薄膜トランジスタを含む固体撮像素子を提供することを目的とする
。
【課題を解決するための手段】
【０００９】
本発明の一態様は、シリコン半導体を用いて形成された光電変換素子及び増幅トランジス
タを少なくとも有し、リセットトランジスタ及び転送トランジスタが酸化物半導体で形成
された画素を有する固体撮像素子に関する。
【００１０】
また、本発明の一態様における酸化物半導体は、電子供与体（ドナー）となる不純物を除
去することで、真性または実質的に真性な半導体であって、シリコン半導体よりもエネル
ギーギャップが大きい。
【００１１】
すなわち、本発明の一態様は、酸化物半導体に含まれる水素の濃度が、二次イオン質量分
析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）
における最低値で５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、よ
り好ましくは５×１０１７／ｃｍ３以下、または１×１０１６／ｃｍ３未満として、酸化
物半導体に含まれる水素若しくはＯＨ基を除去し、キャリア濃度を１×１０１４／ｃｍ３
未満、好ましくは１×１０１２／ｃｍ３以下とした酸化物半導体膜でチャネル領域が形成
される薄膜トランジスタを有する固体撮像素子である。
【００１２】
酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ま
しくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減し、キャリア濃度
を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにする。
【００１３】
この様に高純度化された酸化物半導体は、薄膜トランジスタのチャネル形成領域に用いる
ことで、電気特性がノーマリーオフを呈し、１Ｖから１０Ｖのドレイン電圧において、そ
のオフ電流は、１×１０−１３Ａ以下、または１００ａＡ／μｍ（μｍは、薄膜トランジ
スタのチャネル幅）以下、好ましくは１０ａＡ／μｍ以下、更に好ましくは１ａＡ／μｍ
以下となる。
【００１４】
本明細書で開示する本発明の一態様は、シリコン半導体基板に埋設された光電変換素子部
と、光電変換素子部と転送トランジスタを介して電気的に接続される信号電荷蓄積部と、
信号電荷蓄積部と電気的に接続されるリセットトランジスタと、信号電荷蓄積部にゲート
電極が電気的に接続される増幅トランジスタと、を有し、転送トランジスタ及びリセット
トランジスタのチャネル形成領域は酸化物半導体で形成されており、増幅トランジスタの
チャネル形成領域はシリコン半導体で形成された画素部を有することを特徴とする半導体
装置である。
【００１５】
また、上記増幅トランジスタも酸化物半導体を用いた薄膜トランジスタで形成しても良い
。更に上記画素部には、選択トランジスタが設けられていても良い。また、画素部と接続
される周辺回路部は、シリコン半導体を用いたバルクトランジスタで相補型トランジスタ
の構成とすることが好ましい。
【００１６】
本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定
するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、「
配線」は「電極」の一部として用いられることがある。更に、「電極」や「配線」という
用語は、複数の「電極」や「配線」が一体となって形成されている場合などをも含む。
【００１７】
また、「ＳＯＩ基板」には、シリコンウエハなどの半導体基板に限らず、ガラス基板や石
英基板、サファイア基板、金属基板などの非半導体基板も含まれる。つまり、絶縁体基板
上に半導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本
明細書等において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、
半導体材料を含む基板全般を指すものとする。つまり、本明細書等においては「ＳＯＩ基
板」も「半導体基板」に含まれる。
【発明の効果】
【００１８】
本発明の一形態によれば、オフ電流が極めて小さい酸化物半導体を用いた薄膜トランジス
タをリセットトランジスタ及び転送トランジスタの両方に用いることで信号電荷蓄積部の
電位が一定に保たれ、ダイナミックレンジを向上させることができる。また、周辺回路に
相補型トランジスタが作製可能なシリコン半導体を用いることで動作が高速で、低消費電
力の半導体装置を作製することができる。
【図面の簡単な説明】
【００１９】
【図１】固体撮像素子の画素の構成について説明する断面図。
【図２】固体撮像素子の画素の構成について説明する断面図。
【図３】固体撮像素子の画素の構成について説明する断面図。
【図４】固体撮像素子の作製方法について説明する断面図。
【図５】固体撮像素子の作製方法について説明する断面図。
【図６】酸化物半導体を用いた薄膜トランジスタのＶｇ−Ｉｄ特性を示す図。
【図７】酸化物半導体を用いた薄膜トランジスタの写真。
【図８】酸化物半導体を用いた薄膜トランジスタのＶｇ−Ｉｄ特性（温度特性）示す図。
【図９】酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図。
【図１０】図９に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。
【図１１】図９に示すＢ−Ｂ’断面におけるエネルギーバンド図（模式図）であって、（Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態を示す図。
【図１２】真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。
【図１３】固体撮像素子の画素の構成について説明する図。
【図１４】固体撮像素子の画素の動作について説明する図。
【図１５】フォトダイオードの動作について説明する図。
【図１６】固体撮像素子の画素の構成について説明する図。
【図１７】固体撮像素子の画素の動作について説明する図。
【図１８】固体撮像素子の画素の構成について説明する図。
【図１９】固体撮像素子の画素の動作について説明する図。
【図２０】固体撮像素子の画素の構成について説明する図。
【図２１】固体撮像素子の画素の動作について説明する図。
【図２２】固体撮像素子の画素の構成について説明する図。
【図２３】固体撮像素子の画素の動作について説明する図。
【図２４】固体撮像素子の構成について説明する図。
【図２５】リセット端子駆動回路及び転送端子駆動回路の構成について説明する図。
【図２６】垂直出力線駆動回路の構成について説明する図。
【図２７】シフトレジスタとバッファ回路の一例を示す図。
【図２８】固体撮像素子の画素の構成について説明する断面図。
【発明を実施するための形態】
【００２０】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
【００２１】
なお、本明細書で説明する各図において、各構成要素や領域の大きさ、及び層の厚さ等は
、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定され
ない。
【００２２】
なお、本明細書にて用いる第１、第２、第３、等の用語は、構成要素の混同を避けるため
に付したものであり、順序などを限定するものではない。そのため、例えば、「第１の」
を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２３】
（実施の形態１）
本発明の一態様は、金属絶縁物半導体素子、所謂ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏ
ｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた半導体装置である。本明細書で
は、チャネル形成領域に薄膜の半導体を用いた素子を薄膜トランジスタと称し、チャネル
形成領域にバルクの半導体を用いた素子をバルクトランジスタと称する。ただし、ＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に形成されている半導体層は薄膜と
も言えるが、本明細書では該半導体層で形成したトランジスタはバルクトランジスタの一
種とする。
【００２４】
本発明の一態様における薄膜トランジスタを含む固体撮像素子の画素を構成する例を以下
に説明する。本実施の形態では、一例として、固体撮像素子における画素が有する薄膜ト
ランジスタと、当該薄膜トランジスタに接続された光電変換素子及びシリコン半導体で形
成されたバルクトランジスタについて説明する。なお画素とは、固体撮像素子に設けられ
た各素子、例えば光電変換素子、トランジスタ、及び配線等からなり、電気的な信号の入
出力で画像を出力させるための素子で構成される素子群のことをいう。
【００２５】
なお画素は、図２８（Ａ）の断面図に示すように基板表面側に形成したレンズ６００、カ
ラーフィルタ６０２、及び層間絶縁膜６０６等を通して入射光を光電変換素子６０８に受
光させる構造とすることができる。ただし、点線枠で囲んだ領域に示すように、矢印で示
す光路の一部が配線層６０４の一部によって遮光されてしまうことがあり、図２８（Ｂ）
に示すように基板裏面側にレンズ６１０及びカラーフィルタ６１２を形成して入射光を光
電変換素子６１８に効率良く受光させる構造としても良い。
【００２６】
また、ＡとＢとが接続されている、と記載する場合は、ＡとＢとが電気的に接続されてい
る場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、
対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとす
る。
【００２７】
本発明の一態様である固体撮像素子の画素部分の一例を図１に断面図で示す。図１は転送
トランジスタ１０１及びリセットトランジスタ１２１に酸化物半導体を有する薄膜トラン
ジスタを用いた例で、増幅トランジスタ１３１は、単結晶シリコン基板１００に形成され
たｎチャネル型のバルクトランジスタで形成している。光電変換素子１１０はｎ型領域１
１２と薄いｐ型領域１１４を含むフォトダイオードであり、転送トランジスタ１０１のソ
ース電極１０４に接続される。また、転送トランジスタ１０１のドレイン電極下方及びリ
セットトランジスタのソース電極下方には信号電荷蓄積部１１６（フローティングディフ
ュージョンとも呼ぶ）が形成される。転送トランジスタ１０１及びリセットトランジスタ
１２１は、酸化物半導体層がチャネル領域となるトップゲート構造をしており、転送トラ
ンジスタ１０１のドレイン電極１０６がリセットトランジスタのソース電極１２４と電気
的に接続される。増幅トランジスタ１３１は、ｎ型領域１３２ａ、１３２ｂとゲート電極
１３８を含むｎチャネル型のバルクトランジスタであり、図示はしていないが、増幅トラ
ンジスタのゲート電極１３８は、信号電荷蓄積部１１６と電気的に接続されている。
【００２８】
なお、図１の構造において、バルクトランジスタのゲート絶縁層１３６は、薄膜トランジ
スタである転送トランジスタ１０１及びリセットトランジスタ１２１の下地絶縁層を兼ね
ており、信号電荷蓄積部１１６は、ゲート絶縁層１３６を誘電体として容量を形成してい
る。また、薄膜トランジスタのゲート絶縁層１１８は、バルクトランジスタの層間絶縁層
の一部として機能する。
【００２９】
酸化物半導体をチャネル形成領域に用いた薄膜トランジスタは、トップゲート型を例とし
て示したが、逆スタガ構造などのボトムゲート型を用いても良い。また、光電変換素子１
１０に光を照射する必要があるため、転送トランジスタ１０１のソース電極の一部を光電
変換素子１１０の受光部に接続させる例を挙げたが、ソース電極を透光性導電材料で形成
し、光電変換素子１１０との接続の状態を変えても良い。例えば、図２（Ａ）に示すよう
に、透光性導電材料で形成したソース電極２０４を有するトランジスタ２０１を転送トラ
ンジスタとして用いれば、光電変換素子２１０の受光面の一部または全面に接続すること
ができる。また、図２（Ｂ）に示す様に光電変換素子３１０への光路を確保できるように
、抵抗の低い金属層をソース電極３０４及びドレイン電極３０６とし、透光性導電材料層
をバッファ層３０５、３０７として積層したトランジスタ３０１を転送トランジスタとし
て用いても良い。
【００３０】
光電変換素子としては、ｐ型単結晶シリコン基板（ＳＯＩの場合は、ｐ型単結晶シリコン
層）にｎ型領域を形成し、その上部に薄いｐ型領域を形成した所謂埋め込み型フォトダイ
オードを形成する。フォトダイオードの表面にｐ型領域を形成することで表面で発生する
暗電流、すなわちノイズを低減することができる。
【００３１】
また、上記では単結晶半導体基板を用いた例を示したが、ＳＯＩ構造の基板であっても良
い。また、バルクトランジスタの構造はこれに限らず、ゲート電極端にサイドウォールを
設けたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造やソースドレイン領域の
一部に低抵抗のシリサイド等を形成した構造であっても良い。
【００３２】
また、上記画素部には増幅トランジスタ１３１と電気的に接続される選択トランジスタを
設けても良い。増幅トランジスタ及び選択トランジスタは共にシリコン半導体、酸化物半
導体のどちらを用いても形成することができる。ただし、増幅トランジスタは、より増幅
率の高いシリコン半導体層を用いたバルクトランジスタで形成することが好ましい。
【００３３】
また、バルクトランジスタの上部に絶縁層を設け、その上に薄膜トランジスタを設けるこ
ともできる。例えば、薄膜トランジスタで形成する転送トランジスタ、またはリセットト
ランジスタのどちらか一方をバルクトランジスタで形成する増幅トランジスタの上部に設
ければ、一画素につき必要なトランジスタの面積が２／３程度となり、集積度の向上やフ
ォトダイオードの受光面積を増加させることができ、ノイズを低減させることもできる。
図３（Ａ）はその一例である。薄膜トランジスタで形成された転送トランジスタ４０１と
バルクトランジスタで形成された増幅トランジスタ４３１が並設されており、その上部に
絶縁層４４１を介して薄膜トランジスタで形成されたリセットトランジスタ４２１が設け
られた構造をしている。また、図３（Ｂ）は、下層に光電変換素子５１０とバルクトラン
ジスタで形成された増幅トランジスタ５３１を形成し、絶縁膜５４１を介して上層に薄膜
トランジスタで形成された転送トランジスタ５０１とリセットトランジスタ５２１を設け
た例であり、光電変換素子及びバルクトランジスタと薄膜トランジスタの作製工程が分離
できるため、工程の制御が容易となる。ただし、信号電荷蓄積部５１６を形成するための
容量電極５４０を設けておくことが好ましい。
【００３４】
以上の薄膜トランジスタとバルクトランジスタを組み合わせる構成により、信号電荷蓄積
部の電位の保持機能を高め、ダイナミックレンジの広い固体撮像素子の画素部を形成する
ことができる。ただし、この本発明の一態様を実現するには極めてオフ電流の低い薄膜ト
ランジスタを用いることが好ましい。次にその作製方法を説明する。
【００３５】
本発明の一態様は、単結晶シリコン半導体を用いたバルクトランジスタと極めて電気特性
の良好な酸化物半導体を用いた薄膜トランジスタを組み合わせることにより固体撮像素子
の画素部を形成するものである。従って、酸化物半導体を用いた薄膜トランジスタの作製
方法を中心に詳細な説明を行う。
【００３６】
一例として、図１の構造の作製方法を図４及び図５の断面図を用いて説明する。まず、Ｐ
型の単結晶シリコン基板１００に絶縁膜１４０（フィールド酸化膜とも言う）で分離した
素子形成領域を形成する。素子分離領域の形成は、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）やＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ
Ｉｓｏｌａｔｉｏｎ）等を用いることができる。
【００３７】
ここで基板は単結晶シリコン基板に限らず、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）基板等を用いることもできる。
【００３８】
なお、本実施の形態では、埋め込み型のフォトダイオード及びｎチャネル型のバルクトラ
ンジスタを用いる構成であるため、ｐ型単結晶シリコン基板を用いるが、ｐウェルを形成
すればｎ型単結晶シリコン基板を用いることもできる。
【００３９】
次に、素子形成領域を覆うようにゲート絶縁層１３６を形成する。例えば、熱処理を行い
単結晶シリコン基板１００に設けられた素子形成領域の表面を酸化させることにより酸化
シリコン膜を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後
に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シ
リコン膜と酸窒化シリコン膜との積層構造で形成してもよい。
【００４０】
他の方法としては、例えば、単結晶シリコン基板１００に設けられた素子形成領域の表面
に高密度プラズマ処理により酸化処理または窒化処理を行うことにより、ゲート絶縁層１
３６として酸化シリコン膜または窒化シリコン膜で形成することができる。また、高密度
プラズマ処理により素子形成領域の表面に酸化処理を行った後に、再度高密度プラズマ処
理を行うことによって窒化処理を行ってもよい。この場合、素子形成領域の表面に接して
酸化シリコン膜が形成され、当該酸化シリコン膜上に酸窒化シリコン膜が形成され、ゲー
ト絶縁層１３６は酸化シリコン膜と酸窒化シリコン膜が積層された層となる。
【００４１】
次に、ゲート絶縁層１３６を覆うように導電層を形成する。ここでは、導電層１３８ａと
導電層１３８ｂを順に積層して形成する。もちろん、導電層は、単層または２層以上の積
層構造で形成してもよい。
【００４２】
導電層１３８ａ、１３８ｂとしては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（
Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニ
オブ（Ｎｂ）等から選択された元素、またはこれらの元素を主成分とする合金材料や化合
物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成するこ
ともできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される
半導体材料により形成することもできる。
【００４３】
ここでは、導電層１３８ａとして窒化タンタルを用いて形成し、その上に導電層１３８ｂ
としてタングステンを用いて積層構造で設ける。また、他にも、導電層１３８ａとして、
窒化タングステン、窒化モリブデンまたは窒化チタンから選ばれた単層または積層膜を用
い、導電層１３８ｂとして、タンタル、モリブデン、チタンから選ばれた単層または積層
膜を用いることができる。
【００４４】
次に、積層して設けられた導電層１３８ａ、１３８ｂを選択的にエッチングして除去する
ことによって、ゲート絶縁層１３６の上方の一部に導電層１３８ａ、１３８ｂを残存させ
、ゲート電極１３８を形成する。
【００４５】
次に、素子形成領域以外を覆うようにレジストマスクを選択的に形成し、当該レジストマ
スク及びゲート電極１３８をマスクとして不純物元素を導入することによってｎ型領域１
３２ａ及び１３２ｂの不純物領域を形成する。ここでは、ｎチャネル型のバルクトランジ
スタを形成するため、不純物元素としては、ｎ型を付与する不純物元素であるリン（Ｐ）
やヒ素（Ａｓ）等を用いることができる。
【００４６】
次に、光電変換素子であるフォトダイオードを作製するためにレジストマスクを選択的に
形成する。まず、ｎ型を付与する不純物元素であるリン（Ｐ）やヒ素（Ａｓ）をｐ型単結
晶シリコン基板に導入しｐｎ接合を形成した後、ｐ型を付与する不純物元素であるホウ素
（Ｂ）をｎ型領域の表層に導入することで埋め込み型のフォトダイオードを形成すること
ができる。
【００４７】
この段階で、図４（Ａ）の右側に示すバルクトランジスタと左側に示すフォトダイオード
の構造が完成する。
【００４８】
次に酸化物半導体層をチャネル領域とする薄膜トランジスタの作製方法について説明する
。
【００４９】
本実施の形態では、既に単結晶シリコン基板１００に設けられているバルクトランジスタ
のゲート絶縁層１３６上に薄膜トランジスタを形成する。つまり、薄膜トランジスタの下
地膜とバルクトランジスタのゲート絶縁層とを兼ねることができる。ただし、次の方法を
用いて絶縁層を成膜し、下地膜を積層としても良い。
【００５０】
酸化物半導体層と接する絶縁層は、酸化シリコン層、酸化窒化シリコン層、酸化アルミニ
ウム層、または酸化窒化アルミニウム層などの酸化物絶縁層を用いると好ましい。絶縁層
の形成方法としては、プラズマＣＶＤ法またはスパッタ法等を用いることができるが、絶
縁層中に水素が多量に含まれないようにするためには、スパッタ法で絶縁層を成膜するこ
とが好ましい。
【００５１】
絶縁層として、スパッタ法により酸化シリコン層を形成する例を説明する。単結晶シリコ
ン基板１００を処理室へ搬送し、水素及び水分が除去された高純度酸素を含むスパッタガ
スを導入しシリコンターゲットを用いて、単結晶シリコン基板１００に絶縁層として、酸
化シリコン層を成膜する。また単結晶シリコン基板１００は室温でもよいし、加熱されて
いてもよい。
【００５２】
例えば、石英（好ましくは合成石英）をターゲットとして用い、基板温度１０８℃、基板
とターゲットの間との距離（Ｔ−Ｓ間距離）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１
．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：
１）雰囲気下でＲＦスパッタ法により酸化シリコン層を成膜する。膜厚は１００ｎｍとす
る。なお、石英に代えてシリコンを酸化シリコン層を成膜するためのターゲットとして用
いることができる。このとき、スパッタガスとしては、酸素または、酸素及びアルゴンの
混合ガスを用いて行う。
【００５３】
この場合において、処理室内の残留水分を除去しつつ絶縁層を成膜することが好ましい。
絶縁層に水素、水酸基又は水分が含まれないようにするためである。
【００５４】
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜し絶縁層に含まれ
る不純物の濃度を低減することができる。
【００５５】
絶縁層を成膜する際に用いるスパッタガスは水素、水、水酸基または水素化物などの不純
物がｐｐｍ程度の濃度またはｐｐｂ程度の濃度まで除去された高純度ガスを用いることが
好ましい。
【００５６】
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法、ＤＣスパッタ法、
さらにパルス的にバイアスを与えるパルスＤＣスパッタ法がある。ＲＦスパッタ法は主に
絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に導電膜を成膜する場合に用いら
れる。
【００５７】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
【００５８】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
を用いるスパッタ装置がある。
【００５９】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
【００６０】
また、絶縁層は積層構造でもよく、例えば、基板側から窒化シリコン層、窒化酸化シリコ
ン層、窒化アルミニウム層、または窒化酸化アルミニウム層などの窒化物絶縁層と、上記
酸化物絶縁層との積層構造としてもよい。
【００６１】
例えば、酸化シリコン層と基板との間に水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコンターゲットを用いて窒化シリコン層を成膜する。この場合にお
いても、酸化シリコン層と同様に、処理室内の残留水分を除去しつつ窒化シリコン層を成
膜することが好ましい。
【００６２】
窒化シリコン層を形成する場合も、成膜時に基板を加熱してもよい。
【００６３】
絶縁層として窒化シリコン層と酸化シリコン層とを積層する場合、窒化シリコン層と酸化
シリコン層を同じ処理室において、共通のシリコンターゲットを用いて成膜することがで
きる。先に窒素を含むスパッタガスを導入して、処理室内に装着されたシリコンターゲッ
トを用いて窒化シリコン層を形成し、次にスパッタガスを酸素を含むスパッタガスに切り
替えて同じシリコンターゲットを用いて酸化シリコン層を成膜する。窒化シリコン層と酸
化シリコン層とを大気に曝露せずに連続して形成することができるため、窒化シリコン層
表面に水素や水分などの不純物が吸着することを防止することができる。
【００６４】
次いで、絶縁層上（本実施の形態ではゲート絶縁層１３６上）に、膜厚２ｎｍ以上２００
ｎｍ以下の酸化物半導体膜をスパッタ法で形成する。
【００６５】
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
成膜の前処理として、スパッタ装置の予備加熱室で単結晶シリコン基板１００を予備加熱
し、該基板に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、
予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は
省略することもできる。また、この予備加熱は、後に形成する薄膜トランジスタのゲート
絶縁層１１８の成膜前に行ってもよいし、後に形成するソース電極及びドレイン電極とな
る導電層の成膜前に行っても良い。
【００６６】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁層の表面に付着しているゴミを除去することが好
ましい。逆スパッタとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加し、
イオン化したアルゴンを基板に衝突させて表面を改質する方法である。なお、アルゴンに
代えて窒素、ヘリウム、酸素などを用いてもよい。
【００６７】
酸化物半導体膜はスパッタ法により成膜する。酸化物半導体膜としては、四元系金属酸化
物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−
Ｏ膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜、Ｉｎ−Ａｌ−Ｚｎ−Ｏ膜、Ｓｎ−Ｇａ−Ｚｎ−Ｏ膜、Ａ
ｌ−Ｇａ−Ｚｎ−Ｏ膜、Ｓｎ−Ａｌ−Ｚｎ−Ｏ膜や、二元系金属酸化物であるＩｎ−Ｚｎ
−Ｏ膜、Ｓｎ−Ｚｎ−Ｏ膜、Ａｌ−Ｚｎ−Ｏ膜、Ｚｎ−Ｍｇ−Ｏ膜、Ｓｎ−Ｍｇ−Ｏ膜、
Ｉｎ−Ｍｇ−Ｏ膜や、Ｉｎ−Ｏ膜、Ｓｎ−Ｏ膜、Ｚｎ−Ｏ膜などの酸化物半導体膜を用い
ることができる。また、上記酸化物半導体膜にＳｉＯ２を含んでもよい。
【００６８】
また、酸化物半導体膜は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜
のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ酸化物半導体
とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ膜ともよぶこととする。
【００６９】
本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用
いてスパッタ法により成膜する。また、酸化物半導体膜は、希ガス（代表的にはアルゴン
）雰囲気下、酸素雰囲気下、またはそれらの混合雰囲気下においてスパッタ法により形成
することができる。
【００７０】
酸化物半導体膜を成膜する際に用いるスパッタガスは水素、水、水酸基または水素化物な
どの不純物がｐｐｍ程度の濃度またはｐｐｂ程度の濃度まで除去された高純度ガスを用い
ることが好ましい。
【００７１】
酸化物半導体膜をスパッタ法で作製するためのターゲットとしては、酸化亜鉛を主成分と
する金属酸化物のターゲットを用いることができる。例えば、組成比として、Ｉｎ２Ｏ３
：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用いれば良
い。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物タ
ーゲットを用いてもよい。金属酸化物ターゲットの充填率は９０％以上１００％以下、好
ましくは９５％以上９９．９％である。充填率の高い金属酸化物ターゲットを用いること
により、成膜した酸化物半導体膜は緻密な膜となる。
【００７２】
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲット
として絶縁層上に酸化物半導体膜を成膜する。処理室内の残留水分を除去するためには、
吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、
チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ター
ボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気
した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好まし
くは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱して
もよい。
【００７３】
成膜条件の一例としては、基板温度室温、基板とターゲットの間との距離を１１０ｍｍ、
圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃ
ｍ：アルゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ
）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減で
き、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０
ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応
じて適宜厚みを選択すればよい。
【００７４】
次いで、酸化物半導体膜を第１のフォトリソグラフィ工程及びエッチング工程により島状
の酸化物半導体層１０２及び１２２に加工する（図４（Ｂ）参照）。ここで、酸化物半導
体層１０２は第１の薄膜トランジスタのチャネル領域を形成する半導体層であり、酸化物
半導体層１２２は第２の薄膜トランジスタのチャネル領域を形成する半導体層である。
【００７５】
なお、島状の酸化物半導体層を形成するためのレジストマスクはインクジェット法で形成
してもよい。インクジェット法ではフォトマスクを使用しないため、製造コストを低減で
きる。また、ここでの酸化物半導体膜のエッチングは、ドライエッチングでもウェットエ
ッチングでもよく、両方を用いてもよい。
【００７６】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
【００７７】
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（Ｓ
Ｆ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガ
スを添加したガス、などを用いることができる。
【００７８】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
【００７９】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
【００８０】
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等
の材料を回収して再利用することにより、資源を有効活用しコストを低減できる。
【００８１】
所望の形状にエッチングできるように、材料に合わせてエッチング条件（エッチング液、
エッチング時間、温度等）を適宜調節する。
【００８２】
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェット
エッチング法により、酸化物半導体膜を島状の酸化物半導体層１０２及び１２２に加工す
る。
【００８３】
本実施の形態では、酸化物半導体層１０２及び１２２に対して窒素、またはヘリウム、ネ
オン、アルゴン等の希ガス雰囲気下で第１の加熱処理を行う。第１の加熱処理の温度は、
４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは
、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気
下４５０℃において１時間の加熱処理を行う。加熱処理温度からの降温時には、雰囲気を
酸素に切り替えても良い。この第１の加熱処理によって酸化物半導体層１０２及び１２２
の脱水化または脱水素化を行うことができる。
【００８４】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンラ
ンプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナト
リウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処
理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置で
ある。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理
物と反応しない不活性気体が用いられる。
【００８５】
例えば、第１の加熱処理として、６５０℃以上７００℃以下の高温に加熱した不活性ガス
中に基板を入れ、数分間加熱した後に基板不活性ガス中から出すＧＲＴＡを行ってもよい
。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
【００８６】
なお、第１の加熱処理においては、窒素、ヘリウム、ネオン、またはアルゴン等の雰囲気
ガスに、水、水素などが含まれないことが好ましい。または、該雰囲気ガスの純度を、６
Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純
物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。雰囲気ガスとして酸素を
用いる場合も同様の純度であることが好ましい。
【００８７】
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層
が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上
、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の加熱処理
の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半
導体層となる場合もある。また、非晶質の酸化物半導体層の中に微結晶部（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。
【００８８】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。
【００８９】
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及び
ドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
【００９０】
次いで、第２のフォトリソグラフィ工程及びエッチング工程によりフォトダイオード上層
のＰ＋層に達する開口部を絶縁層に形成し、絶縁層及び酸化物半導体層１０２及び１２２
上に、導電層を形成する。導電層をスパッタ法や真空蒸着法で形成すればよい。導電層の
材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステ
ンから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わ
せた合金膜等が挙げられる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム
、イットリウムのいずれか一または複数から選択された材料を用いてもよい。また、金属
導電層は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むア
ルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と
、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する
３層構造などが挙げられる。また、アルミニウムに、チタン、タンタル、タングステン、
モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み
合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
【００９１】
次に、第３のフォトリソグラフィ工程にて導電層上にレジストマスクを形成し、選択的に
エッチングを行って、第１の薄膜トランジスタのソース電極１０４及びドレイン電極１０
６、第２の薄膜トランジスタのソース電極１２４及びドレイン電極１２６を形成した後、
レジストマスクを除去する（図４（Ｃ）参照）。ここで、第１の薄膜トランジスタのドレ
イン電極１０６と第２の薄膜トランジスタのソース電極１２４は電気的に接続された状態
で形成されるが、絶縁された状態でも良く、後に配線を用いて電気的に接続しても良い。
なお、形成されたソース電極、ドレイン電極の端部がテーパであると、上に積層するゲー
ト絶縁層の被覆性が向上するため好ましい。
【００９２】
本実施の形態では、ソース電極１０４及び１２４、ドレイン電極１０６及び１２６として
、スパッタ法により膜厚１５０ｎｍのチタン膜を形成する。
【００９３】
なお、導電層のエッチングの際に、酸化物半導体層１０２及び１２２は酸化物半導体層の
一部が除去されて、その下の絶縁層が露出しないようにそれぞれの材料及びエッチング条
件を適宜調節する。
【００９４】
本実施の形態では、導電層としてチタン膜を用いて、酸化物半導体層１０２及び１２２に
はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（
アンモニア、水、過酸化水素水の混合液）を用いる。
【００９５】
なお、第３のフォトリソグラフィ工程及びエッチング工程では、酸化物半導体層１０２及
び１２２は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となること
もある。また、ソース電極１０４及び１２４、ドレイン電極１０６及び１２６を形成する
ためのレジストマスクをインクジェット法で形成してもよい。インクジェット法はフォト
マスクを使用しないため、製造コストを低減することができる。
【００９６】
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層１０２及び１２２上で隣り合うソース
電極の下端部とドレイン電極の下端部との間隔幅によって後に形成される薄膜トランジス
タのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合に
は、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉ
ｏｌｅｔ）を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行
う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄
膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり
、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も
図ることができる。
【００９７】
次いで、絶縁層、酸化物半導体層１０２及び１２２、ソース電極１０４及び１２４、ドレ
イン電極１０６及び１２６上にゲート絶縁層１１８を形成する（図５（Ａ）参照）。この
とき、バルクトランジスタ上にもゲート絶縁層１１８は成膜され、層間絶縁膜の一部とな
る。
【００９８】
ここで、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（
高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲ
ート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート
絶縁層（ＧＩ）は、高品質化が要求される。
【００９９】
例えば、マイクロ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐
圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品
質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとす
ることができるからである。もちろん、ゲート絶縁層として良質な絶縁層を形成できるも
のであれば、スパッタ法やプラズマＣＶＤ法など他の成膜方法を適用することができる。
また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質さ
れる絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であるこ
とは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるもの
であれば良い。
【０１００】
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成
された未結合手がしきい値電圧（Ｖｔｈ）のシフトを誘発することとなる。これに対して
、本発明の一態様は、酸化物半導体の不純物、特に水素や水等を極力除去し、上記のよう
にゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験を行っても安定な薄膜ト
ランジスタを得ることを可能としている。
【０１０１】
本実施の形態において、ゲート絶縁層１１８の形成は、マイクロ波（２．４５ＧＨｚ）を
用いた高密度プラズマＣＶＤ装置により行う。ここでは、高密度プラズマＣＶＤ装置は、
１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋ
Ｗ以上６ｋＷ以下のマイクロ波電力を印加してプラズマを発生させて、絶縁層の成膜を行
う。
【０１０２】
チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガ
スを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させて基板上に絶縁層
を形成する。その後、モノシランガスの供給を停止し、大気に曝すことなく亜酸化窒素（
Ｎ２Ｏ）と希ガスとを導入して絶縁層表面にプラズマ処理を行ってもよい。少なくとも亜
酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面に行われるプラズマ処理は、絶縁層
の成膜より後に行う。上記プロセスを経た絶縁層は、膜厚が薄く、例えば１００ｎｍ未満
であっても信頼性を確保することができる。
【０１０３】
ゲート絶縁層１１８の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜
酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャン
バーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用い
ることができるが、中でも安価であるアルゴンを用いることが好ましい。
【０１０４】
また、高密度プラズマＣＶＤ装置により得られる絶縁層は、段差被覆性に優れており、膜
厚を正確に制御することができる。
【０１０５】
上記プロセスを経た絶縁層は、従来の平行平板型のＰＥＣＶＤ装置で得られる絶縁層とは
膜質が大きく異なっており、同じエッチャントを用いたエッチング速度の比較では、平行
平板型のＰＥＣＶＤ装置で得られる絶縁層の１０％以上または２０％以上エッチング速度
が遅く、高密度プラズマＣＶＤ装置で得られる絶縁層は緻密な層と言える。
【０１０６】
本実施の形態では、ゲート絶縁層１１８として高密度プラズマＣＶＤ装置による膜厚１０
０ｎｍの酸化窒化珪素層（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）を用いる。
【０１０７】
その他の方法として、プラズマＣＶＤ法またはスパッタ法等を用いて、酸化シリコン層、
窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層
を単層でまたは積層して形成することもできる。なお、ゲート絶縁層１１８中に水素が多
量に含まれないようにするためには、スパッタ法でゲート絶縁層１１８を成膜することも
好ましい。スパッタ法により酸化シリコン層を成膜する場合には、ターゲットとしてシリ
コンまたは石英を用い、スパッタガスとして酸素または、酸素及びアルゴンの混合ガスを
用いて行う。
【０１０８】
ゲート絶縁層１１８は、ソース電極１０４、１２４、及びドレイン電極１０６、１２６側
から酸化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第１
のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞
０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパッタ法により膜
厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を積層して、膜
厚１００ｎｍのゲート絶縁層としてもよい。
【０１０９】
次いで、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチ
ングを行ってゲート絶縁層１１８の一部を除去して、薄膜トランジスタのドレイン電極１
２６、及びバルクトランジスタのソース領域またはドレイン領域となるｎ型領域１３２ａ
、１３２ｂに達する開口部を形成する（図５（Ｂ）参照）。
【０１１０】
次に、開口部が形成されたゲート絶縁層１１８上に導電層を形成した後、第５のフォトリ
ソグラフィ工程及びエッチング工程によりゲート電極１０８、１２８及び配線層１５１、
１５２、１５３を形成する。なお、レジストマスクをインクジェット法で形成してもよい
。インクジェット法はフォトマスクを使用しないため、製造コストを低減することができ
る。
【０１１１】
また、ゲート電極１０８、１２８及び配線層１５１、１５２、１５３は、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等
の金属材料又はこれらを主成分とする合金材料を用いて、単層、または積層して形成する
ことができる。
【０１１２】
例えば、ゲート電極１０８、１２８及び配線層１５１、１５２、１５３を２層とする積層
構造としては、アルミニウム層上にモリブデン層が積層された２層の積層構造、または銅
層上にモリブデン層を積層した２層構造、または銅層上に窒化チタン層若しくは窒化タン
タルを積層した２層構造、窒化チタン層とモリブデン層とを積層した２層構造とすること
が好ましい。３層の積層構造としては、タングステン層または窒化タングステン層と、ア
ルミニウムとシリコンの合金またはアルミニウムとチタンの合金と、窒化チタン層または
チタン層とを積層した積層とすることが好ましい。なお、透光性を有する導電層を用いて
ゲート電極を形成することもできる。透光性を有する導電層としては、透光性導電性酸化
物等をその例に挙げることができる。
【０１１３】
本実施の形態では、ゲート電極１０８、１２８及び配線層１５１、１５２、１５３として
膜厚１５０ｎｍのチタン膜をスパッタ法により形成する。
【０１１４】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では
、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、第２の加熱処理は、
第１の薄膜トランジスタ、第２の薄膜トランジスタ及びバルクトランジスタ上に保護絶縁
層や平坦化絶縁層を形成してから行ってもよい。
【０１１５】
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下で加熱処理を行って
もよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００
℃以上２００℃の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この加熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよ
い。減圧下で加熱処理を行うと、加熱時間を短縮することができる。
【０１１６】
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層を有
する第１の薄膜トランジスタ及び第２の薄膜トランジスタを形成することができる（図５
（Ｃ）参照）。ここで、第１の薄膜トランジスタは転送トランジスタ１０１として適用す
ることができ、第２の薄膜トランジスタはリセットトランジスタ１２１として適用するこ
とができ、バルクトランジスタは増幅トランジスタ１３１として適用することができる。
【０１１７】
また、薄膜トランジスタ及びバルクトランジスタ上に保護絶縁層１４２や、平坦化のため
の平坦化絶縁層を設けてもよい。例えば、保護絶縁層１４２として酸化シリコン層、窒化
シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、または酸化アルミニウム層を単
層、または積層して形成することができる。
【０１１８】
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド
、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他
に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰ
ＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶
縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
【０１１９】
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアル
キル基やアリール基）を用いても良い。また、有機基はフルオロ基を有していても良い。
【０１２０】
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、
スピンコート法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法、スクリ
ーン印刷法、オフセット印刷法等）などの方法や、ドクターナイフ、ロールコーター、カ
ーテンコーター、ナイフコーター等の器具を用いることができる。
【０１２１】
上記のように酸化物半導体膜を成膜するに際し、雰囲気中の残留水分を除去することで、
該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それにより酸化
物半導体膜の安定化を図ることができる。
【０１２２】
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
【０１２３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１２４】
（実施の形態２）
本発明の一形態は、酸化物半導体中でキャリアの供与体（ドナーまたはアクセプタ）とな
り得る不純物を極めて少ないレベルにまで除去することで、真性または実質的に真性な半
導体であって、当該酸化物半導体を薄膜トランジスタに適用するものである。本実施の形
態では、評価用素子（ＴＥＧとも呼ぶ）でのオフ電流の測定値について以下に説明する。
【０１２５】
図６にＬ／Ｗ＝３μｍ／５０μｍの薄膜トランジスタを２００個並列に接続し、Ｌ／Ｗ＝
３μｍ／１００００μｍの薄膜トランジスタの初期特性を示す。また、薄膜トランジスタ
の上面図を図７（Ａ）に示し、その一部を拡大した図を図７（Ｂ）に示す。図７（Ｂ）の
点線で囲んだ領域がＬ／Ｗ＝３μｍ／５０μｍ、Ｌｏｖ＝１．５μｍの１段分の薄膜トラ
ンジスタである。薄膜トランジスタの初期特性を測定するため、基板温度を室温とし、ソ
ース−ドレイン間電圧（以下、ドレイン電圧またはＶｄという）を１０Ｖとし、ソース−
ゲート間電圧（以下、ゲート電圧またはＶｇという）を−２０Ｖ〜＋２０Ｖまで変化させ
たときのソース−ドレイン電流（以下、ドレイン電流またはＩｄという）の変化特性、す
なわちＶｇ−Ｉｄ特性を測定した。なお、図７では、Ｖｇを−２０Ｖ〜＋５Ｖまでの範囲
で示している。
【０１２６】
図６に示すようにチャネル幅Ｗが１００００μｍの薄膜トランジスタは、Ｖｄが１Ｖ及び
１０Ｖにおいてオフ電流は１×１０−１３［Ａ］以下となっており、測定機（半導体パラ
メータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１
００ｆＡ）以下となっている。
【０１２７】
すなわち、上記の薄膜トランジスタは、電気特性がノーマリーオフを呈し、１Ｖから１０
Ｖのドレイン電圧において、チャネル幅１μｍあたりのオフ電流は、１００ａＡ／μｍ以
下、好ましくは１０ａＡ／μｍ以下、更に好ましくは１ａＡ／μｍ以下となるように作用
させることができる。
【０１２８】
測定した薄膜トランジスタの作製方法について説明する。
【０１２９】
まず、ガラス基板上に下地層として、ＣＶＤ法により窒化珪素層を形成し、窒化珪素層上
に酸化窒化珪素層を形成した。酸化窒化珪素層上にゲート電極としてスパッタ法によりタ
ングステン層を形成した。ここで、タングステン層を選択的にエッチングしてゲート電極
を形成した。
【０１３０】
次に、ゲート電極上にゲート絶縁層としてＣＶＤ法により厚さ１００ｎｍの酸化窒化珪素
層を形成した。
【０１３１】
次に、ゲート絶縁層上に、スパッタ法によりＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体ターゲ
ット（ｍｏｌ数比で、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２）を用いて、厚さ５
０ｎｍの酸化物半導体層を形成した。ここで、酸化物半導体層を選択的にエッチングし、
島状の酸化物半導体層を形成した。
【０１３２】
次に、酸化物半導体層をクリーンオーブンにて窒素雰囲気下、４５０℃、１時間の第１の
熱処理を行った。
【０１３３】
次に、酸化物半導体層上にソース電極及びドレイン電極としてチタン層（厚さ１５０ｎｍ
）をスパッタ法により形成した。ここで、チタン層を選択的にエッチングすることでソー
ス電極及びドレイン電極を形成し、１つの薄膜トランジスタのチャネル長Ｌが３μｍ、チ
ャネル幅Ｗが５０μｍとし、２００個を並列とすることで、Ｌ／Ｗ＝３μｍ／１００００
μｍとなるようにした。
【０１３４】
次に、酸化物半導体層に接するように保護絶縁層としてリアクティブスパッタ法により酸
化珪素層を膜厚３００ｎｍで形成した。ここで、保護層である酸化珪素層を選択的にエッ
チングし、ゲート電極、ソース電極及びドレイン電極上に開口部を形成した。その後、窒
素雰囲気下、２５０℃で１時間、第２の熱処理を行った。
【０１３５】
そして、Ｖｇ−Ｉｄ特性を測定する前に１５０℃、１０時間の加熱を行った。
【０１３６】
以上の工程により、ボトムゲート型の薄膜トランジスタを作製した。
【０１３７】
図６に示すように薄膜トランジスタのオフ電流が、１×１０−１３［Ａ］程度であるのは
、上記作製工程において酸化物半導体層中における水素濃度を十分に低減できたためであ
る。酸化物半導体層中の水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ
３以下、または１×１０１６／ｃｍ３未満とする。なお、酸化物半導体層中の水素濃度測
定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐ
ｅｃｔｒｏｓｃｏｐｙ）で行う。
【０１３８】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いる例を示したが、特に限定されず、他
の酸化物半導体材料、例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ
−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｏ系、
Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用い
ることができる。また、酸化物半導体材料として、Ａｌを２．５〜１０ｗｔ％混入したＩ
ｎ−Ａｌ−Ｚｎ−Ｏ系や、Ｓｉを２．５〜１０ｗｔ％混入したＩｎ−Ｚｎ−Ｏ系を用いる
こともできる。
【０１３９】
また、ホール測定機で測定される酸化物半導体層のキャリア濃度は、５×１０１４／ｃｍ
３未満、好ましくは５×１０１２／ｃｍ３以下、さらに好ましくはシリコンのキャリア濃
度１．４５×１０１０／ｃｍ３と同等、もしくはそれ以下である。即ち、酸化物半導体層
のキャリア濃度は、限りなくゼロに近くすることができる。
【０１４０】
また、薄膜トランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可
能であり、回路の動作速度を高速化でき、オフ電流値が極めて小さいため、さらに低消費
電力化も図ることができる。
【０１４１】
また、薄膜トランジスタのオフ状態において、酸化物半導体層は絶縁体とみなせて回路設
計を行うことができる。
【０１４２】
続いて、本実施の形態で作製した薄膜トランジスタに対してオフ電流の温度特性を評価し
た。温度特性は、薄膜トランジスタが使われる最終製品の耐環境性や、性能の維持などを
考慮する上で重要である。当然ながら、変化量が小さいほど好ましく、製品設計の自由度
が増す。
【０１４３】
温度特性は、恒温槽を用い、−３０℃、０℃、２５℃、４０℃、６０℃、８０℃、１００
℃、及び１２０℃のそれぞれの温度で薄膜トランジスタを形成した基板を一定温度とし、
ドレイン電圧を６Ｖ、ゲート電圧を−２０Ｖ〜＋２０Ｖまで変化させてＶｇ−Ｉｄ特性を
取得した。
【０１４４】
図８（Ａ）に示すのは、上記それぞれの温度で測定したＶｇ−Ｉｄ特性を重ね書きしたも
のであり、点線で囲むオフ電流の領域を拡大したものを図８（Ｂ）に示す。図中の矢印で
示す右端の曲線が−３０℃、左端が１２０℃で取得した曲線で、その他の温度で取得した
曲線は、その間に位置する。オン電流の温度依存性はほとんど見られない。一方、オフ電
流は拡大図の図８（Ｂ）においても明らかであるように、ゲート電圧が２０Ｖ近傍を除い
て、全ての温度で測定機の分解能近傍の１×１０−１２［Ａ］以下となっており、温度依
存性もない。すなわち、１２０℃の高温においても、オフ電流が１×１０−１２［Ａ］以
下を維持しており、チャネル幅Ｗが１００００μｍであることを考慮すると、オフ電流が
非常に小さいことがわかる。
【０１４５】
高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）を用いた薄膜トランジスタは、オフ電流の温度依存性がほとんど現れない。これは
、図１０（Ａ）のバンド図で示すように、酸化物半導体が高純度化されることによって、
導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するため、温度依
存性を示さなくなると言える。また、これは、酸化物半導体のエネルギーが３ｅＶ以上で
あり、熱励起キャリアが極めて少ないことにも起因する。また、ソース領域及びドレイン
領域は縮退した状態にあるので温度依存性が現れない要因となっている。薄膜トランジス
タの動作は、縮退したソース領域から酸化物半導体に注入されたキャリアによるものがほ
とんどであり、キャリア密度の温度依存性がないことから上記特性（オフ電流の温度依存
性無し）を説明することができる。また、この極めて低いオフ電流について、以下にバン
ド図を用いて説明する。
【０１４６】
図９は、酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図である。ゲート
電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、
その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。
【０１４７】
図１０は、図９に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）である。図１
０（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を示し、図１
０（Ｂ）はドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
【０１４８】
図１１は、図９におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）である。
図１１（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソースと
ドレイン間にキャリア（電子）が流れるオン状態を示している。また、図１１（Ｂ）は、
ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キャリア
は流れない）である場合を示す。
【０１４９】
図１２は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
【０１５０】
従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（ＥＦ）は、バンドギ
ャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している
。なお、酸化物半導体において水素の一部はドナーとなり、ｎ型化する一つの要因である
ことが知られている。
【０１５１】
これに対して本発明の一態様に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導
体から除去し、酸化物半導体の主成分以外に不純物が極力含まれないように高純度化する
ことにより真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を
添加してｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化
されたｉ型（真性）半導体又はそれに近づけることを特徴としている。そうすることによ
り、フェルミ準位（ＥＦ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることがで
きる。
【０１５２】
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕
事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導
体界面において、電子に対してショットキー型の障壁は形成されない。
【０１５３】
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両
者が接触すると図１０（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
【０１５４】
図１０（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電
子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場
合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレ
イン電圧が印加された場合には、電圧印加のない図１０（Ａ）のバリアの高さすなわちバ
ンドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
【０１５５】
このとき酸化物半導体に注入された電子は、図１１（Ａ）で示すように酸化物半導体中を
流れる。また、図１１（Ｂ）において、ゲート電極（Ｇ１）に負の電位が印加されると、
少数キャリアであるホールは実質的にゼロであるため、電流は限りなく流れなくなる。
【０１５６】
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長Ｌが３μｍの素
子であっても、オフ電流が１０−１３Ａ以下であり、サブスレッショルドスイング値（Ｓ
値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）の電気特性が得られる。
【０１５７】
シリコン半導体の真性キャリア密度は１．４５×１０１０／ｃｍ３（３００Ｋ）であり、
室温においてもキャリアが存在している。これは、室温においても、熱励起キャリアが存
在していることを意味している。さらに、シリコン半導体のバンドギャップは１．１２ｅ
Ｖであるので、シリコン半導体を用いたトランジスタは温度に依存してオフ電流が大きく
変動することとなる。
【０１５８】
従って、単にバンドギャップの広い酸化物半導体をトランジスタに適用するのではなく、
酸化物半導体の主成分以外に不純物が極力含まれないように高純度化することにより、キ
ャリア濃度を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるよ
うにすることで、実用的な動作温度で熱的に励起されるキャリアがほとんど無く、ソース
側から注入される電子のみによってトランジスタを動作させることができる。それにより
、オフ電流を１×１０−１３Ａ以下にまで下げると共に、温度変化によってオフ電流がほ
とんど変化しない極めて安定に動作するトランジスタを得ることができる。
【０１５９】
本発明の一態様における技術思想は、酸化物半導体中に、不純物を加えることをせずに逆
に不本意に存在する水、水素という不純物を除去することにより、酸化物半導体自体を高
純度化することにある。すなわち、ドナー準位を作る水または水素を除去し、これと同時
に酸素欠乏状態となった酸化物半導体に酸素を補填することにより、酸化物半導体自体を
高純度化することを特徴としている。
【０１６０】
酸化物半導体は成膜直後ですら１０２０／ｃｍ３のレベルの水素がＳＩＭＳ（二次イオン
質量分析）で観察される。ドナー準位を作る水または水素を意図的に除去し、更に水また
は水素の除去に伴い同時に減少してしまう酸素を補填することにより、酸化物半導体を高
純度化し、電気的にｉ型（真性）半導体とすることを技術思想の一つとしている。
【０１６１】
結果として、水素の量は少なければ少ないほど良く、酸化物半導体中のキャリアも少なけ
れば少ないほど良い。酸化物半導体は、薄膜トランジスタに用いる場合に電流の担い手と
してのキャリアを意図的に有するというよりも、逆に酸化物半導体中のキャリアは無くし
てしまい、ソースから供給されるキャリア（電子）を通過させる通路として機能する、い
わゆる高純度化したｉ型（真性）半導体である。
【０１６２】
その結果、酸化物半導体中にキャリアを無くさせる、または極めて少なくさせることによ
り、トランジスタのオフ電流が少なくなるというのが本発明の一態様における技術思想で
ある。すなわち、その指標として水素濃度は５×１０１９／ｃｍ３以下、好ましくは５×
１０１８／ｃｍ３以下、さらに好ましくは５×１０１７／ｃｍ３以下、または１×１０１
６／ｃｍ３未満、またキャリア密度は１×１０１４／ｃｍ３未満、好ましくは１×１０１
２／ｃｍ３以下が求められる。
【０１６３】
また結果として、酸化物半導体は通路（パス）として機能し、酸化物半導体自体がキャリ
アを供給しない、またはほとんど供給しないように高純度化したｉ型（真性）とし、キャ
リアはソース、ドレインにより供給される。供給の程度は、酸化物半導体の電子親和力χ
およびフェルミレベル、理想的には真性フェルミレベルと一致したフェルミレベルとソー
ス、ドレインの仕事関数というより、バリアハイト（障壁高さ）で決められる。
【０１６４】
このため、オフ電流は少なければ少ないほど良く、１〜１０Ｖの間のいずれかのドレイン
電圧を印加した場合のトランジスタ特性において、１００ａＡ／μｍ（チャネル幅Ｗ＝１
μｍ当たりの電流）以下、好ましくは１０ａＡ／μｍ以下、さらに好ましくは１ａＡ／μ
ｍ以下であることを特徴としている。
【０１６５】
このようにオフ電流が極めて小さい薄膜トランジスタを用いて、記憶回路（記憶素子）な
どを作製した場合、オフ電流が小さくほとんどリークがないため、電位保持時間が長く、
記憶データを長時間保持することが可能となる。
【０１６６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０１６７】
（実施の形態３）
本発明の一態様における薄膜トランジスタを含む固体撮像素子の動作について説明する。
【０１６８】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）イメージセンサは、信号電荷蓄積部に電位を保持し、その電位を増幅トランジ
スタを介して垂直出力線に出力する固体撮像素子である。ＣＭＯＳイメージセンサに含ま
れるリセットトランジスタ及び／または転送トランジスタにリーク電流があると、そのリ
ーク電流によって充電または放電が起こり、信号電荷蓄積部の電位が変化する。信号電荷
蓄積部の電位が変わると増幅トランジスタの電位も変わってしまい、本来の電位からずれ
た値となり、撮像された映像が劣化してしまう。
【０１６９】
本実施の形態では、実施の形態１及び２で示した薄膜トランジスタをＣＭＯＳイメージセ
ンサのリセットトランジスタ及び転送トランジスタに適用した場合の動作の効果を説明す
る。なお、増幅トランジスタは薄膜トランジスタまたはバルクトランジスタのどちらを適
用しても良い。
【０１７０】
図１３は、ＣＭＯＳイメージセンサの画素構成の一例を示す図である。画素は光電変換素
子であるフォトダイオード１００２、転送トランジスタ１００４、リセットトランジスタ
１００６、増幅トランジスタ１００８及び各種配線で構成されており、マトリクス状に複
数が配置されてセンサを構成している。また、増幅トランジスタ１００８と電気的に接続
される選択トランジスタを設けても良い。なお、トランジスタ記号に記してある「ＯＳ」
は酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を示し、「Ｓｉ」はシリコ
ンを示しており、それぞれのトランジスタに適用すると好ましい材料を表している。以降
の図面についても同様である。
【０１７１】
ここで、フォトダイオード１００２は、転送トランジスタ１００４のソース側に接続され
ており、転送トランジスタ１００４のドレイン側には信号電荷蓄積部１０１０（ＦＤ：フ
ローティングディフュージョンとも呼ぶ）が形成される。信号電荷蓄積部１０１０にはリ
セットトランジスタ１００６のソース及び増幅トランジスタ１００８のゲートが接続され
ている。別の構成として、リセット電源線１１１０を削除することもできる。例えば、リ
セットトランジスタ１００６のドレインをリセット電源線１１１０ではなく、電源線１１
００または垂直出力線１１２０につなぐ方法がある。
【０１７２】
次に図１４のタイミングチャートを用いて動作を説明する。まず、電源端子に電源電圧が
供給される。続いて、リセットトランジスタ１００６のゲートにリセットパルスが入力さ
れ、リセットトランジスタ１００６がオンする。信号電荷蓄積部１０１０はリセット電源
の電位に充電される。その後、リセットトランジスタ１００６はオフになり信号電荷蓄積
部１０１０はリセット電源の電位に保持される（期間Ｔ１）。ここで、リセットトランジ
スタ１００６及び転送トランジスタ１００４にリーク電流がほとんど流れなければ、次の
トランジスタの動作まで電位は保持される。次に、転送トランジスタ１００４がオンする
と信号電荷蓄積部１０１０から電流がフォトダイオードに流れて、信号電荷蓄積部１０１
０の電位は低下する（期間Ｔ２）。転送トランジスタ１００４がオフすると、オフした時
点での電位が信号電荷蓄積部１０１０に保持される（期間Ｔ３）。リセットトランジスタ
１００６及び転送トランジスタ１００４にリーク電流がほとんど流れなければ、次のトラ
ンジスタの動作まで電位は保持される。そして、増幅トランジスタ１００８を介して垂直
出力線１１２０に出力される。その後、電源端子への電源電圧の供給が遮断される。この
ような順序で信号が出力される。
【０１７３】
つまり、リセットトランジスタ１００６及び転送トランジスタ１００４に実施の形態１及
び２に示した極めてオフ電流の低い酸化物半導体の薄膜トランジスタを適用することによ
って、信号電荷蓄積部１０１０から薄膜トランジスタを介したリーク電流をほとんど無く
すことができ、上記期間Ｔ１及びＴ３の保持期間中に極めて高い電位保持機能を作用させ
ることができる。
【０１７４】
次にフォトダイオード１００２の動作について図１５を用いて説明する。フォトダイオー
ドは光が照射されないときは通常のダイオードと同じ電圧電流特性を示す（図１５に示す
Ａの曲線）。光が照射されると、特に逆バイアス印加時において、光照射なしに比較して
大きな電流が流れる（図１５に示すＢの曲線）。フォトダイオード動作点を図１３の画素
の動作に合わせて説明する。転送トランジスタ１００４がオフの状態では、フォトダイオ
ード１００２に電流経路がないため、光が照射されるとフォトダイオードのカソードは図
１５のｃ点に位置する。リセットトランジスタ１００６がオンし信号電荷蓄積部１０１０
がリセット電源電位に保持されたあと、転送トランジスタ１００４がオンするとフォトダ
イオード１００２のカソード電位はリセット電源電位となり、図１５ではｄ点に移動する
。そして、信号電荷蓄積部１０１０から転送トランジスタ１００４を介して、放電電流が
フォトダイオード１００２に流れ、信号電荷蓄積部１０１０の電位は低下する。転送トラ
ンジスタ１００４がオフしたところで、放電は止まり、そのときの図１５での動作点をｅ
とすると動作点ｄと動作点ｅ間の電位差がフォトダイオード１００２の放電によって得ら
れる信号の電位差となる。
【０１７５】
次に、リセットトランジスタ、増幅トランジスタ、各信号線を複数の画素で兼用する場合
の動作について説明する。図１６は、リセットトランジスタ、転送トランジスタ、増幅ト
ランジスタ、フォトダイオードが各画素に一つずつあり、かつリセット線、転送スイッチ
線、垂直出力線が画素に接続された基本形である。
【０１７６】
基本形の動作を図１７のタイミングチャートに従って説明する。１ライン目の駆動につい
ては、まず第１のリセット線１２４０の電位（ＲＳＴ１）が高電位になると、第１のリセ
ットトランジスタ１２１６をオンさせる。これで第１の信号電荷蓄積部１２１０の電位（
ＦＤ１）が電源電位（以下、ＶＤＤ）まで持ち上がる。第１のリセット線１２４０の電位
（ＲＳＴ１）が低電位になり、第１のリセットトランジスタ１２１６がオフしても、電流
パスがなければ第１の信号電荷蓄積部１２１０の電位はＶＤＤに保持される。次に、第１
の転送スイッチ線１２５０の電位（ＴＲＦ１）が高電位になると、第１の転送トランジス
タ１２１４がオンし、第１のフォトダイオード１２１２に照射されている光に応じた電流
が第１のフォトダイオード１２１２と第１の転送トランジスタ１２１４に流れ、第１の信
号電荷蓄積部１２１０の電位（ＦＤ１）が放電により低下する。第１の転送スイッチ線１
２５０の電位（ＴＲＦ１）が低電位になると、第１の転送トランジスタ１２１４がオフし
、再び電流パスがなくなるため第１の信号電荷蓄積部１２１０の電位（ＦＤ１）は保持さ
れる。この電位を第１の増幅トランジスタ１２１８を介して垂直出力線１２２０に出力す
る。次に第２のリセット線１３４０及び第２の転送スイッチ線１３５０を有する２ライン
目の駆動が行われる。この様にして順次駆動される。なお、図１７のＲＳＴ２、ＴＲＦ２
及びＦＤ２は、２ライン目の駆動におけるタイミングチャートを示している。
【０１７７】
図１８は上記の基本形とは異なり、縦４個の画素について、リセットトランジスタ、増幅
トランジスタ、リセット線を兼用する垂直４画素共有型の構成を示している。トランジス
タ及び配線の数を削減することで画素面積の縮小による微細化や、フォトダイオードの受
光面積拡大によってノイズを低減することができる。縦４個の各画素の転送トランジスタ
のドレイン側が電気的に接続され、信号電荷蓄積部１４１０が形成されており、信号電荷
蓄積部１４１０にはリセットトランジスタ１４０６のソース及び増幅トランジスタ１４０
８のゲートが接続されている。
【０１７８】
垂直４画素共有型の動作を図１９のタイミングチャートに従って説明する。１ライン目の
駆動は、まず第１のリセット線１４６１の電位（ＲＳＴ１）が高電位になり、第１のリセ
ットトランジスタ１４０６がオンする。これで、信号電荷蓄積部１４１０の電位（ＦＤ）
がＶＤＤまで持ち上がる。第１のリセット線１４６１の電位（ＲＳＴ１）が低電位になり
、第１のリセットトランジスタ１４０６がオフしても電流パスがなければ信号電荷蓄積部
１４１０の電位（ＦＤ）はＶＤＤに保持される。次に、第１の転送スイッチ線１４５１の
電位（ＴＲＦ１）が高電位になり、第１の転送トランジスタ１４１４がオンし、第１のフ
ォトダイオード１４１２に照射されている光に応じた電流が第１のフォトダイオード１４
１２と第１の転送トランジスタ１４１４に流れ、信号電荷蓄積部１４１０の電位（ＦＤ）
が放電により低下する。第１の転送スイッチ線１４５１電位（ＴＲＦ１）が低電位になる
と第１の転送トランジスタ１４１４がオフし、再び電流パスがなくなるため信号電荷蓄積
部１４１０の電位（ＦＤ）は保持される。この電位を第１の増幅トランジスタ１４０８を
介して垂直出力線１４７０に出力する。
【０１７９】
２ライン目の駆動は、再び第１のリセット線１４６１の電位（ＲＳＴ１）が高電位になり
、第１のリセットトランジスタ１４０６がオンする。これで、信号電荷蓄積部１４１０の
電位（ＦＤ）がＶＤＤまで持ち上がる。第１のリセット線１４６１の電位（ＲＳＴ１）が
低電位になり、第１のリセットトランジスタ１４０６がオフしても電流パスがなければ信
号電荷蓄積部１４１０の電位（ＦＤ）はＶＤＤに保持される。次に、第２の転送スイッチ
線１４５２の電位（ＴＲＦ２）が高電位になり、第２の転送トランジスタ１４２４がオン
し、第２のフォトダイオード１４２２に照射されている光に応じた電流が第２のフォトダ
イオード１４２２と第２の転送トランジスタ１４２４に流れ、信号電荷蓄積部１４１０の
電位（ＦＤ）が放電により低下する。第２の転送スイッチ線１４５２の電位（ＴＲＦ２）
が低電位になると第２の転送トランジスタ１４２４がオフし、再び電流パスがなくなるた
め信号電荷蓄積部１４１０の電位（ＦＤ）は保持される。この電位を第１の増幅トランジ
スタ１４０８を介して垂直出力線１４７０に出力する。
【０１８０】
３ライン目の駆動は、再び第１のリセット線１４６１の電位（ＲＳＴ１）が高電位になり
、第１のリセットトランジスタ１４０６がオンする。これで、信号電荷蓄積部１４１０の
電位（ＦＤ）がＶＤＤまで持ち上がる。第１のリセット線１４６１の電位（ＲＳＴ１）が
低電位になり、第１のリセットトランジスタ１４０６がオフしても電流パスがなければ信
号電荷蓄積部１４１０の電位（ＦＤ）はＶＤＤに保持される。次に、第３の転送スイッチ
線１４５３の電位（ＴＲＦ３）が高電位になり、第３の転送トランジスタ１４３４がオン
し、第３のフォトダイオード１４３２に照射されている光に応じた電流が第３のフォトダ
イオード１４３２と第３の転送トランジスタ１４３４に流れ、信号電荷蓄積部１４１０の
電位（ＦＤ）が放電により低下する。第３の転送スイッチ線１４５３の電位（ＴＲＦ３）
が低電位になると第３の転送トランジスタ１４３４がオフし、再び電流パスがなくなるた
め信号電荷蓄積部１４１０の電位は保持される。この電位を第１の増幅トランジスタ１４
０８を介して垂直出力線１４７０に出力する。
【０１８１】
４ライン目の駆動は、再び第１のリセット線１４６１の電位（ＲＳＴ１）が高電位になり
、第１のリセットトランジスタ１４０６がオンする。これで、信号電荷蓄積部１４１０の
電位（ＦＤ）がＶＤＤまで持ち上がる。第１のリセット線１４６１の電位（ＲＳＴ１）が
低電位になり、第１のリセットトランジスタ１４０６がオフしても電流パスがなければ信
号電荷蓄積部１４１０の電位（ＦＤ）はＶＤＤに保持される。次に、第４の転送スイッチ
線の１４５４の電位（ＴＲＦ４）が高電位になり、第４の転送トランジスタ１４４４がオ
ンし、第４のフォトダイオード１４４２に照射されている光に応じた電流が第４のフォト
ダイオード１４４２と第４の転送トランジスタ１４４４に流れ、信号電荷蓄積部１４１０
の電位（ＦＤ）が放電により低下する。第４の転送スイッチ線１４５４の電位（ＴＲＦ４
）が低電位になると第４の転送トランジスタ１４４４がオフし、再び電流パスがなくなる
ため信号電荷蓄積部１４１０の電位（ＦＤ）は保持される。この電位を第１の増幅トラン
ジスタ１４０８を介して垂直出力線１４７０に出力する。５ライン目から８ライン目まで
の駆動については、第２のリセット線の電位（ＲＳＴ２）を制御することで、１ライン目
から４ライン目までと同様に順次駆動される。
【０１８２】
図２０は図１８とは異なる画素共有構成で、垂直、水平それぞれ２個ずつの画素について
、リセット線、リセットトランジスタ、増幅トランジスタを兼用する垂直水平４画素共有
型である。垂直４画素共有型と同じく、トランジスタ及び配線の数を削減することで画素
面積の縮小による微細化や、フォトダイオードの受光面積拡大によってノイズを低減する
ことができる。縦横に隣り合う４個の画素について、各画素の転送トランジスタのドレイ
ン側が電気的に接続され、信号電荷蓄積部１５１０が形成されており、信号電荷蓄積部１
５１０にはリセットトランジスタ１５０６のソース及び増幅トランジスタ１５０８のゲー
トが接続されている。
【０１８３】
垂直水平４画素共有型の動作を図２１のタイミングチャートに従って説明する。１ライン
目の駆動は、まず第１のリセット線１５６１の電位（ＲＳＴ１）が高電位になり、第１の
リセットトランジスタ１５０６がオンする。これで信号電荷蓄積部１５１０の電位（ＦＤ
）がＶＤＤまで持ち上がる。第１のリセット線１５６１の電位（ＲＳＴ１）が低電位にな
り、第１のリセットトランジスタ１５０６がオフする。第１のリセットトランジスタ１５
０６がオフしても電流パスが無ければ信号電荷蓄積部１５１０の電位（ＦＤ）はＶＤＤに
保持される。次に、第１の転送スイッチ線１５５１の電位（ＴＲＦ１）が高電位になり、
第１の転送トランジスタ１５１４がオンし、第１のフォトダイオード１５１２に照射され
ている光に応じた電流が、第１のフォトダイオード１５１２と第１の転送トランジスタ１
５１４に流れ、信号電荷蓄積部１５１０の電位（ＦＤ）が放電により低下する。第１の転
送スイッチ線１５５１の電位（ＴＲＦ１）が低電位になると、第１の転送トランジスタ１
５１４がオフし、再び電流パスがなくなるため信号電荷蓄積部１５１０の電位（ＦＤ）は
保持される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に
出力する。
【０１８４】
次に、再度第１のリセット線１５６１の電位（ＲＳＴ１）が高電位になり、第１のリセッ
トトランジスタ１５０６がオンする。これで信号電荷蓄積部１５１０の電位（ＦＤ）がＶ
ＤＤまで持ち上がる。第１のリセット線１５６１の電位（ＲＳＴ１）が低電位になり、第
１のリセットトランジスタ１５０６がオフする。第１のリセットトランジスタ１５０６が
オフしても電流パスが無ければ信号電荷蓄積部１５１０の電位（ＦＤ）はＶＤＤに保持さ
れる。次に、第２の転送スイッチ線１５５２の電位（ＴＲＦ２）が高電位になり、第２の
転送トランジスタ１５２４がオンし、第２のフォトダイオード１５２２に照射されている
光に応じた電流が、第２のフォトダイオード１５２２と第２の転送トランジスタ１５２４
に流れ、信号電荷蓄積部１５１０の電位（ＦＤ）が放電により低下する。第２の転送スイ
ッチ線１５５２の電位（ＴＲＦ２）が低電位になると、第２の転送トランジスタ１５２４
がオフし、再び電流パスがなくなるため信号電荷蓄積部１５１０の電位（ＦＤ）は保持さ
れる。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出力す
る。この２つの動作で１ライン目の画素の出力が順に垂直出力線１５７０に出力される。
【０１８５】
２ライン目の駆動は、再び第１のリセット線１５６１の電位（ＲＳＴ１）が高電位になり
、第１のリセットトランジスタ１５０６がオンする。これで信号電荷蓄積部１５１０の電
位（ＦＤ）がＶＤＤまで持ち上がる。第１のリセット線１５６１の電位（ＲＳＴ１）が低
電位になり、第１のリセットトランジスタ１５０６がオフする。第１のリセットトランジ
スタ１５０６がオフしても電流パスが無ければ信号電荷蓄積部１５１０の電位（ＦＤ）は
ＶＤＤに保持される。次に、第３の転送スイッチ線１５５３の電位（ＴＲＦ３）が高電位
になり、第３の転送トランジスタ１５３４がオンし、第３のフォトダイオード１５３２に
照射されている光に応じた電流が、第３のフォトダイオード１５３２と第３の転送トラン
ジスタ１５３４に流れ、信号電荷蓄積部１５１０の電位（ＦＤ）が放電により低下する。
第３の転送スイッチ線１５５３の電位（ＴＲＦ３）が低電位になると、第３の転送トラン
ジスタ１５３４がオフし、再び電流パスがなくなるため信号電荷蓄積部１５１０の電位は
保持される。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に
出力する。
【０１８６】
次に、再度第１のリセット線１５６１の電位（ＲＳＴ１）が高電位になり、第１のリセッ
トトランジスタ１５０６がオンする。これで信号電荷蓄積部１５１０の電位（ＦＤ）がＶ
ＤＤまで持ち上がる。第１のリセット線１５６１の電位（ＲＳＴ１）が低電位になり、第
１のリセットトランジスタ１５０６がオフする。第１のリセットトランジスタ１５０６が
オフしても電流パスが無ければ信号電荷蓄積部１５１０の電位（ＦＤ）はＶＤＤに保持さ
れる。次に、第４の転送スイッチ線１５５４の電位（ＴＲＦ４）が高電位になり、第４の
転送トランジスタ１５４４がオンし、第４のフォトダイオード１５４２に照射されている
光に応じた電流が、第４のフォトダイオード１５４２と第４の転送トランジスタ１５４４
に流れ、信号電荷蓄積部１５１０の電位（ＦＤ）が放電により低下する。第４の転送スイ
ッチ線１５５４の電位（ＴＲＦ４）が低電位になると、第４の転送トランジスタ１５４４
がオフし、再び電流パスがなくなるため信号電荷蓄積部１５１０の電位（ＦＤ）は保持さ
れる。この電位を第１の増幅トランジスタ１５０８を介して垂直出力線１５７０に出力す
る。次に、第２のリセット線１５６２の電位（ＲＳＴ２）を制御することで、１ライン目
及び２ライン目と同様に３ライン目及び４ライン目の駆動を順次行う。
【０１８７】
図２２は、垂直、水平それぞれ２個ずつの画素について、リセット線、転送スイッチ線、
リセットトランジスタ、増幅トランジスタを兼用する転送スイッチ線共有型である。前述
した画素共有型に更に転送スイッチ線を共有させたもので、トランジスタ及び配線の数を
削減することで画素面積の縮小による微細化や、フォトダイオードの受光面積拡大によっ
てノイズを低減することができる。縦横に隣り合う４個の画素について、各画素の転送ト
ランジスタのドレイン側が電気的に接続され、信号電荷蓄積部が形成されており、信号電
荷蓄積部にはリセットトランジスタのソース及び増幅トランジスタのゲートが接続されて
いる。また、この構成は、垂直方向の位置する２つの転送トランジスタが転送スイッチ線
を共有していることで、水平方向だけでなく、垂直方向にも同時に動くトランジスタがあ
ることを特徴としている。
【０１８８】
転送スイッチ線共有型の動作を図２３のタイミングチャートに従って説明する。１ライン
目、２ライン目の駆動は、まず第１のリセット線１６６５の電位（ＲＳＴ１）及び第２の
リセット線１６６６の電位（ＲＳＴ２）が高電位になり、第１のリセットトランジスタ１
６１６及び第２のリセットトランジスタ１６２６がオンする。これで第１の信号電荷蓄積
部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）がＶＤ
Ｄまで持ち上がる。第１のリセット線１６６５の電位（ＲＳＴ１）及び第２のリセット線
１６６６の電位（ＲＳＴ２）が低電位となり、第１のリセットトランジスタ１６１６及び
第２のリセットトランジスタ１６２６がオフする。第１のリセットトランジスタ１６１６
及び第２のリセットトランジスタ１６２６がオフしても電流パスがなければ第１の信号電
荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）
はＶＤＤに保持される。
【０１８９】
次に第１の転送スイッチ線１７５１の電位（ＴＲＦ１）が高電位になり、第１の転送トラ
ンジスタ１６１４及び第３の転送トランジスタ１６３４がオンし、第１のフォトダイオー
ド１６１２及び第３のフォトダイオード１６３２に照射されている光に応じた電流が第１
のフォトダイオード１６１２及び第３のフォトダイオード１６３２と第１の転送トランジ
スタ１６１４及び第３の転送トランジスタ１６３４に流れ、第１の信号電荷蓄積部１６１
０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）が放電により低
下する。第１の転送スイッチ線１７５１の電位（ＲＳＴ１）が低電位になると第１の転送
トランジスタ１６１４及び第３の転送トランジスタ１６３４がオフし、再び電流パスがな
くなるため第１の信号電荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１
６２０の電位（ＦＤ２）は保持される。これらの電位を第１の増幅トランジスタ１６１８
を介して第１の垂直出力線１６７５に出力し、第２の増幅トランジスタ１６２８を介して
第２の垂直出力線１６７６に出力する。
【０１９０】
次に、再度第１のリセット線１６６５の電位（ＲＳＴ１）及び第２のリセット線１６６６
の電位（ＲＳＴ２）が高電位になり、第１のリセットトランジスタ１６１６及び第２のリ
セットトランジスタ１６２６がオンする。これで第１の信号電荷蓄積部１６１０の電位（
ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）がＶＤＤまで持ち上がる。
第１のリセット線１６６５の電位（ＲＳＴ１）及び第２のリセット線１６６６の電位（Ｒ
ＳＴ２）が低電位になり、第１のリセットトランジスタ１６１６及び第２のリセットトラ
ンジスタ１６２６がオフする。第１のリセットトランジスタ１６１６及び第２のリセット
トランジスタ１６２６がオフしても電流パスがなければ第１の信号電荷蓄積部１６１０の
電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）はＶＤＤに保持され
る。
【０１９１】
次に、第２の転送スイッチ線１７５２の電位（ＴＲＦ２）の電位が高電位になり、第２の
転送トランジスタ１６２４及び第４の転送トランジスタ１６４４がオンし、第２のフォト
ダイオード１６２２及び第４のフォトダイオード１６４２に照射されている光に応じた電
流が第２のフォトダイオード１６２２及び第４のフォトダイオード１６４２と第２の転送
トランジスタ１６２４及び第４の転送トランジスタ１６４４に流れ、第１の信号電荷蓄積
部１６１０の電位（ＦＤ１）及び第２の信号電荷蓄積部１６２０の電位（ＦＤ２）が放電
により低下する。第２の転送スイッチ線１７５２の電位（ＴＲＦ２）が低電位になると第
２の転送トランジスタ１６２４及び第４の転送トランジスタ１６４４がオフし、再び電流
パスがなくなるため第１の信号電荷蓄積部１６１０の電位（ＦＤ１）及び第２の信号電荷
蓄積部１６２０の電位（ＦＤ２）は保持される。これらの電位を第１の増幅トランジスタ
１６１８を介して第１の垂直出力線１６７５に出力し、第２の増幅トランジスタ１６２８
を介して第２の垂直出力線１６７６に出力する。これらの動作で１ライン目及び２ライン
目の画素の出力が順に第１の垂直出力線１６７５及び第２の垂直出力線１６７６に出力さ
れる。
【０１９２】
次に３ライン目、４ライン目の駆動について説明する。まず第２のリセット線１６６６の
電位（ＲＳＴ２）及び第３のリセット線１６６７の電位（ＲＳＴ３）が高電位となり、第
２のリセットトランジスタ１６２６及び第３のリセットトランジスタ１６３６がオンする
。これで第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６
３０の電位（ＦＤ３）がＶＤＤまで持ち上がる。第２のリセット線１６６６の電位（ＲＳ
Ｔ２）及び第３のリセット線１６６７の電位（ＲＳＴ３）が低電位になり、第２のリセッ
トトランジスタ１６２６及び第３のリセットトランジスタ１６３６がオフする。第２のリ
セットトランジスタ１６２６及び第３のリセットトランジスタ１６３６がオフしても電流
パスがなければ第２の信号電荷蓄積部１６２０の電位（ＦＤ１）及び第３の信号電荷蓄積
部１６３０の電位（ＦＤ２）はＶＤＤに保持される。
【０１９３】
次に、第３の転送スイッチ線１７５３の電位（ＴＲＦ３）の電位が高電位になり、第５の
転送トランジスタ１６５４及び第７の転送トランジスタ１６７４がオンし、第５のフォト
ダイオード１６５２及び第７のフォトダイオード１６７２に照射されている光に応じた電
流が第５のフォトダイオード１６５２及び第７のフォトダイオード１６７２と第５の転送
トランジスタ１６５４及び第７の転送トランジスタ１６７４に流れ、第２の信号電荷蓄積
部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）が放電
により低下する。第３の転送スイッチ線１７５３の電位（ＴＲＦ３）が低電位になると第
５の転送トランジスタ１６５４及び第７の転送トランジスタ１６７４がオフし、再び電流
パスがなくなるため第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷
蓄積部１６３０の電位（ＦＤ３）は保持される。これらの電位を第２の増幅トランジスタ
１６２８を介して第２の垂直出力線１６７６に出力し、第３の増幅トランジスタ１６３８
を介して第１の垂直出力線１６７５に出力する。
【０１９４】
次に、第２のリセット線１６６６の電位（ＲＳＴ２）及び第３のリセット線１６６７の電
位（ＲＳＴ３）が高電位となり、第２のリセットトランジスタ１６２６及び第３のリセッ
トトランジスタ１６３６がオンする。これで第２の信号電荷蓄積部１６２０の電位（ＦＤ
２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）がＶＤＤまで持ち上がる。第２
のリセット線１６６６の電位（ＲＳＴ２）及び第３のリセット線１６６７の電位（ＲＳＴ
３）が低電位となり、第２の第２のリセットトランジスタ１６２６及び第３のリセットト
ランジスタ１６３６がオフする。第２のリセットトランジスタ１６２６及び第３のリセッ
トトランジスタ１６３６がオフしても電流パスがなければ第２の信号電荷蓄積部１６２０
の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０の電位（ＦＤ３）はＶＤＤに保持さ
れる。
【０１９５】
次に、第４の転送スイッチ線１７５４の電位（ＴＲＦ４）の電位が高電位となり、第６の
転送トランジスタ１６６４及び第８の転送トランジスタ１６８４がオンし、第６のフォト
ダイオード１６６２及び第８のフォトダイオード１６８２に照射されている光に応じた電
流が第６のフォトダイオード１６６２及び第８のフォトダイオード１６８２と第６の転送
トランジスタ１６６４及び第８の転送トランジスタ１６８４に流れ、第２の信号電荷蓄積
部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄積部１６３０電位（ＦＤ３）が放電に
より低下する。第４の転送スイッチ線１７５４の電位（ＴＲＦ４）が低電位になると第６
の転送トランジスタ１６６４及び第８の転送トランジスタ１６８４がオフし、再び電流パ
スがなくなるため第２の信号電荷蓄積部１６２０の電位（ＦＤ２）及び第３の信号電荷蓄
積部１６３０の電位（ＦＤ３）は保持される。これらの電位を第２の増幅トランジスタ１
６２８を介して第２の垂直出力線１６７６に出力し、第３の増幅トランジスタ１６３８を
介して第１の垂直出力線１６７５に出力する。これらの動作で３ライン目、４ライン目の
画素の出力が順に第２の垂直出力線１６７６及び第１の垂直出力線１６７５に出力される
。次に第３のリセット線１６６７の電位（ＲＳＴ３）及び第４のリセット線の電位（ＲＳ
Ｔ４）を制御することで、３ライン目及び４ライン目と同様に５ライン目及び６ライン目
の駆動を順次行う。
【０１９６】
図２４はＣＭＯＳイメージセンサ全体の図である。画素部２０００を有する画素マトリク
ス２１００の両側にリセット端子駆動回路２０２０、転送端子駆動回路２０４０が配置さ
れる。図２４では画素マトリクス２１００の両側に該駆動回路を配置しているが、片側に
該駆動回路を配置しても良い。また、該駆動回路からの信号を出力する配線に対して、垂
直方向に垂直出力線駆動回路２０６０が配置される。リセット端子駆動回路２０２０及び
転送端子駆動回路２０４０は、ロウ（低電位）及びハイ（高電位）の２値出力の駆動回路
であるので、図２５で示す様にシフトレジスタ２２００とバッファ回路２３００の組み合
わせで駆動することができる。これらの駆動回路はバルクトランジスタ、または薄膜トラ
ンジスタで構成することができるが、相補型（ＣＭＯＳ）トランジスタの形成が可能なシ
リコン半導体を用いたバルクトランジスタを用いることが好ましい。
【０１９７】
垂直出力線駆動回路２０６０は、図２６に示すようにシフトレジスタ２２１０とバッファ
回路２３１０とアナログスイッチ２４００によって構成することができる。各垂直出力線
２１２０をアナログスイッチ２４００によって選択し、映像出力線２５００に映像信号を
出力する。アナログスイッチ２４００はシフトレジスタ２２１０とバッファ回路２３１０
で順次選択していくものとする。垂直出力線駆動回路２０６０はバルクトランジスタ、ま
たは薄膜トランジスタで構成することができるが、相補型トランジスタの形成が可能なシ
リコン半導体を用いたバルクトランジスタを用いることが好ましい。
【０１９８】
図２７にシフトレジスタとバッファ回路の例を示す。図２７に示すのはクロックドインバ
ーターによって構成されたシフトレジスタ２２２０とインバータによって構成されたバッ
ファ回路２３２０の例である。シフトレジスタ、バッファ回路はこの回路に限定されるも
のではなく、リセット端子駆動回路２０２０、転送端子駆動回路２０４０、垂直出力線駆
動回路２０６０も上記構成に限定されるものではない。
【０１９９】
上記実施の形態に係る固体撮像素子は、さまざまな電子機器（遊技機も含む）に適用する
ことができる。例えば、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯型ゲー
ム機、携帯情報端末など、画像情報を取得する手段を有する電子機器に用いることができ
る。
【０２００】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２０１】
１００ 単結晶シリコン基板
１０１ 転送トランジスタ
１０２ 酸化物半導体層
１０４ ソース電極
１０６ ドレイン電極
１０８ ゲート電極
１１０ 光電変換素子
１１４ ｐ型領域
１１６ 信号電荷蓄積部
１１８ ゲート絶縁層
１２１ リセットトランジスタ
１２２ 酸化物半導体層
１２４ ソース電極
１２６ ドレイン電極
１２８ ゲート電極
１３１ 増幅トランジスタ
１３６ ゲート絶縁層
１３８ ゲート電極
１４０ 絶縁膜
１４２ 保護絶縁層
１５１ 配線層
１３２ａ ｎ型領域
１３２ｂ ｎ型領域
１３８ａ 導電層
１３８ｂ 導電層
２０１ トランジスタ
２０４ ソース電極
２１０ 光電変換素子
３０１ トランジスタ
３０４ ソース電極
３０５ バッファ層
３０６ ドレイン電極
３１０ 光電変換素子
１１２ ｎ型領域
４０１ 転送トランジスタ
４２１ リセットトランジスタ
４３１ 増幅トランジスタ
４４１ 絶縁層
４５０ 窒素雰囲気下
５０１ 転送トランジスタ
５１０ 光電変換素子
５１６ 信号電荷蓄積部
５２１ リセットトランジスタ
５３１ 増幅トランジスタ
５４０ 容量電極
５４１ 絶縁膜
６００ レンズ
６０２ カラーフィルタ
６０４ 配線層
６０６ 層間絶縁膜
６０８ 光電変換素子
６１０ レンズ
６１２ カラーフィルタ
６１８ 光電変換素子
１００２ フォトダイオード
１００４ 転送トランジスタ
１００６ リセットトランジスタ
１００８ 増幅トランジスタ
１０１０ 信号電荷蓄積部
１１００ 電源線
１１１０ リセット電源線
１１２０ 垂直出力線
１２１０ 信号電荷蓄積部
１２１２ フォトダイオード
１２１４ 転送トランジスタ
１２１６ リセットトランジスタ
１２１８ 増幅トランジスタ
１２２０ 垂直出力線
１２４０ リセット線
１２５０ 転送スイッチ線
１３４０ リセット線
１３５０ 転送スイッチ線
１４０６ リセットトランジスタ
１４０８ 増幅トランジスタ
１４１０ 信号電荷蓄積部
１４１２ フォトダイオード
１４１４ 転送トランジスタ
１４２２ フォトダイオード
１４２４ 転送トランジスタ
１４３２ フォトダイオード
１４３４ 転送トランジスタ
１４４２ フォトダイオード
１４４４ 転送トランジスタ
１４５１ 転送スイッチ線
１４５２ 転送スイッチ線
１４５３ 転送スイッチ線
１４５４ 転送スイッチ線
１４６１ リセット線
１４７０ 垂直出力線
１５０６ リセットトランジスタ
１５０８ 増幅トランジスタ
１５１０ 信号電荷蓄積部
１５１２ フォトダイオード
１５１４ 転送トランジスタ
１５２２ フォトダイオード
１５２４ 転送トランジスタ
１５３２ フォトダイオード
１５３４ 転送トランジスタ
１５４２ フォトダイオード
１５４４ 転送トランジスタ
１５５１ 転送スイッチ線
１５５２ 転送スイッチ線
１５５３ 転送スイッチ線
１５５４ 転送スイッチ線
１５６１ リセット線
１５６２ リセット線
１５７０ 垂直出力線
１６１０ 信号電荷蓄積部
１６１２ フォトダイオード
１６１４ 転送トランジスタ
１６１６ リセットトランジスタ
１６１８ 増幅トランジスタ
１６２０ 信号電荷蓄積部
１６２２ フォトダイオード
１６２４ 転送トランジスタ
１６２６ リセットトランジスタ
１６２８ 増幅トランジスタ
１６３０ 信号電荷蓄積部
１６３２ フォトダイオード
１６３４ 転送トランジスタ
１６３６ リセットトランジスタ
１６３８ 増幅トランジスタ
１６４２ フォトダイオード
１６４４ 転送トランジスタ
１６５２ フォトダイオード
１６５４ 転送トランジスタ
１６６２ フォトダイオード
１６６４ 転送トランジスタ
１６６５ リセット線
１６６６ リセット線
１６６７ リセット線
１６７２ フォトダイオード
１６７４ 転送トランジスタ
１６７５ 垂直出力線
１６７６ 垂直出力線
１６８２ フォトダイオード
１６８４ 転送トランジスタ
１７５１ 転送スイッチ線
１７５２ 転送スイッチ線
１７５３ 転送スイッチ線
１７５４ 転送スイッチ線
２０００ 画素部
２０２０ リセット端子駆動回路
２０４０ 転送端子駆動回路
２０６０ 垂直出力線駆動回路
２１００ 画素マトリクス
２１２０ 各垂直出力線
２２００ シフトレジスタ
２２１０ シフトレジスタ
２２２０ シフトレジスタ
２３００ バッファ回路
２３１０ バッファ回路
２３２０ バッファ回路
２４００ アナログスイッチ
２５００ 映像出力線
【特許請求の範囲】
【請求項１】
第１乃至第３のトランジスタと、光電変換素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記光電変換素子と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第２のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
【請求項２】
第１乃至第６のトランジスタと、第１乃至第４の光電変換素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１の光電変換素子と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の光電変換素子と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第３の光電変換素子と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのゲートは、第５の配線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第４の光電変換素子と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのゲートは、第６の配線と電気的に接続され、
前記第２のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記光電変換素子の上方に絶縁層を有し、
前記第２のトランジスタは、前記絶縁層の上方に設けられていることを特徴とする半導体装置。
【請求項４】
請求項２において、
前記第１乃至第４の光電変換素子の上方に絶縁層を有し、
前記第２のトランジスタは、前記絶縁層の上方に設けられていることを特徴とする半導体装置。
【請求項１】
第１乃至第３のトランジスタと、光電変換素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記光電変換素子と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第２のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
【請求項２】
第１乃至第６のトランジスタと、第１乃至第４の光電変換素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１の光電変換素子と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の光電変換素子と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第３の光電変換素子と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのゲートは、第５の配線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第４の光電変換素子と電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのゲートは、第６の配線と電気的に接続され、
前記第２のトランジスタは、酸化物半導体を有することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記光電変換素子の上方に絶縁層を有し、
前記第２のトランジスタは、前記絶縁層の上方に設けられていることを特徴とする半導体装置。
【請求項４】
請求項２において、
前記第１乃至第４の光電変換素子の上方に絶縁層を有し、
前記第２のトランジスタは、前記絶縁層の上方に設けられていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図７】
【公開番号】特開２０１３−９３５９４（Ｐ２０１３−９３５９４Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１２−２７４２５５（Ｐ２０１２−２７４２５５）
【出願日】平成２４年１２月１７日（２０１２．１２．１７）
【分割の表示】特願２０１０−２４６２０２（Ｐ２０１０−２４６２０２）の分割
【原出願日】平成２２年１１月２日（２０１０．１１．２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２４年１２月１７日（２０１２．１２．１７）
【分割の表示】特願２０１０−２４６２０２（Ｐ２０１０−２４６２０２）の分割
【原出願日】平成２２年１１月２日（２０１０．１１．２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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