説明

半導体装置

【課題】駆動回路の低駆動電圧化に対応し、入力信号の電圧振幅が小さい場合にも十分な
振幅変換能力を有するレベルシフタを提供する。
【解決手段】信号の電圧振幅の変換部分に、カレントミラー回路150および差動回路1
60を利用したレベルシフタを用いる。トランジスタ105、106を介して差動回路1
60に入力された信号の電位差を増幅して出力するため、入力信号の電圧振幅が小さい場
合にも、トランジスタのしきい値の影響を受けることなく、正常な電圧振幅の変換を可能
とする。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置の駆動回路に用いられるレベルシフタに関し、特にその駆動回路の
構成に、絶縁体上に形成される薄膜トランジスタ(以下、TFTと記す)を用いた表示装
置の駆動回路に用いられるレベルシフタに関する。なお、本明細書において、表示装置と
は、LCD(液晶ディスプレイ)、OLED(有機ELディスプレイ)等に用いるものを
指す。
【背景技術】
【0002】
近年、半導体製造技術の微細化が進み、それに伴うLSIの小型化によって、携帯端末
等の小型機器への応用も進むことで、低消費電力化が要求されるようになり、現在では、
3.3[V]駆動などの低電源電圧駆動のLSIが主流となっている。
【0003】
一方で、携帯端末やコンピュータ用モニタなどの用途として近年需要の増加が著しいL
CD(液晶ディスプレイ)は、液晶の駆動を10[V]〜20[V]の電圧振幅の信号によっ
て行われることが多く、その駆動回路には対応する高電源電圧で駆動する回路部が少なく
とも存在する。
【0004】
したがって、前述の低電源電圧で駆動されるコントローラLSIと、高電源電圧で駆動
される液晶駆動用回路との間は、信号の振幅電圧幅を変化させるレベルシフタをもって接
続することが不可欠となる。
【0005】
図12(A)(B)に、通常広く用いられているレベルシフタの回路図を示す。なお、
本明細書中、各電源電位をVDD#(#は数字)およびGNDとして表記する。ここでは
VDD1、VDD2、VDD3、VDD4を用い、その大小関係はVDD4<VDD3<
GND<VDD1<VDD2とする。また、簡単のため、GND=0[V]に固定する。
【0006】
図12(A)に示したレベルシフタは、GND〜VDD1の電圧振幅を有する入力信号
に対し、GND〜VDD2の電圧振幅を有する出力信号を得るものである。つまり低電位
側を固定して、高電位側の電位を変換して振幅変換を行う。このレベルシフタの構成は以
下のようになっている。第1のP型TFT1201のソース領域と、第2のP型TFT1
202のソース領域とはともに電源VDD2に接続されている。第1のP型TFT120
1のドレイン領域は第3のP型TFT1203のソース領域と接続され、第2のP型TF
T1202のドレイン領域は第4のP型TFT1204のソース領域と接続されている。
第3のP型TFT1203のドレイン領域は、第1のN型TFT1205のドレイン領域
と、第2のP型TFT1202のゲート電極とに接続され、第4のP型TFT1204の
ドレイン領域は、第2のN型TFT1206のドレイン領域と、第1のP型TFT120
1のゲート電極とに接続されている。第1のN型TFT1205のソース領域と、第2の
N型TFT1206のソース領域とはともにGND(=0[V])に接続されている。また
、入力信号(In)は、第3のP型TFT1203のゲート電極と、第1のN型TFT1
205のゲート電極とに入力され、入力信号の反転信号(Inb)は、第4のP型TFT
1204のゲート電極と、第2のN型TFT1206のゲート電極とに入力されている。
出力信号(Out)は、第4のP型TFT1204のドレイン領域から取り出される。こ
こで、第3のP型TFT1203のドレイン領域から、出力信号の反転信号(Outb)
を取り出すことも出来る。
【0007】
なお、TFTの導電形式にはN型とP型とがあるが、本明細書中、特にその極性を限定
しない場合においては、第1の導電形式、第2の導電形式と記述する。
例えば、第1の導電形式と記したTFTがN型である場合には、第2の導電形式とはP型
を指し、逆に第1の導電形式と記したTFTがP型である場合には、第2の導電形式とは
N型を指すものとする。
【0008】
次に、この従来例のレベルシフタの基本的な動作を説明する。入力信号(In)にHi
信号が入力されると、N型TFT1205は導通状態となり、P型TFT1203は非導
通状態となるので、P型TFT1202のゲート電極には電位がGND、すなわちLo信
号が入力され、P型TFT1202は導通状態となる。一方、反転入力信号(Inb)は
このときLo信号であるから、N型TFT1206は非導通状態となり、P型TFT12
04は導通状態となる。従って、P型TFT1202、1204が共に導通状態となった
ことになり出力信号(OUT)は、Hi信号が出力され、このときの電位はVDD2とな
る。なお、P型TFT1201は非導通状態となり、P型TFT1202のゲート電極の
電位をLo=GNDに保持することを保証する。
【0009】
入力信号(In)の電位がLo信号の時は、図12(A)に示すレベルシフタが対称構
造をとることから上記と同様に理解でき、出力端子(OUT)からはLo信号が出力され
、このときの電位はGND、すなわち0[V]となる。
【0010】
このようにして、GND〜VDD1の電圧振幅を有する入力信号は、GND〜VDD2
の電圧振幅を有する出力信号に変換される。
【0011】
続いて、図12(B)に示したレベルシフタは、VDD3〜GNDの電圧振幅を有する
入力信号に対し、VDD4〜GNDの電圧振幅を有する出力信号を得るものである。つま
り高電位側を固定して、低電位側の電位を変換して振幅変換を行う。このレベルシフタの
構成は以下のようになっている。第1のN型TFT1211のソース領域と、第2のN型
TFT1212のソース領域とはともに電源VDD4に接続されている。第1のN型TF
T1211のドレイン領域は第3のN型TFT1213のソース領域と接続され、第2の
N型TFT1212のドレイン領域は第4のN型TFT1214のソース領域と接続され
ている。第3のN型TFT1213のドレイン領域は、第1のP型TFT1215のドレ
イン領域と、第2のN型TFT1212のゲート電極とに接続され、第4のN型TFT1
214のドレイン領域は、第2のP型TFT1216のドレイン領域と、第1のN型TF
T1211のゲート電極とに接続されている。第1のP型TFT1215のソース領域と
、第2のP型TFT1216のソース領域とはともにGND(=0[V])に接続されてい
る。また、入力信号(In)は、第3のN型TFT1213のゲート電極と、第1のP型
TFT1215のゲート電極とに入力され、入力信号の反転信号(Inb)は、第4のN
型TFT1214のゲート電極と、第2のP型TFT1216のゲート電極とに入力され
ている。出力信号(Out)は、第4のN型TFT1214のドレイン領域から取り出さ
れる。ここで、第3のN型TFT1213のドレイン領域から、出力信号の反転信号(O
utb)
を取り出すことも出来る。
【0012】
次に、この従来例のレベルシフタの基本的な動作を説明する。入力信号(In)にLo
信号が入力されると、P型TFT1215は導通状態となり、N型TFT1213は非導
通状態となるので、N型TFT1212のゲート電極には電位がGND、すなわちHi信
号が入力され、N型TFT1212は導通状態となる。一方、反転入力信号(Inb)は
このときHi信号であるから、P型TFT1216は非導通状態となり、N型TFT12
14は導通状態となる。従って、P型TFT1212、1214が共に導通状態となった
ことになり出力信号(OUT)は、Lo信号が出力され、このときの電位はVDD4とな
る。なお、N型TFT1211は非導通状態となり、N型TFT1212のゲート電極の
電位をHi=GNDに保持することを保証する。
【0013】
入力信号(In)の電位がHi信号の時は、図12(B)に示すレベルシフタが対称構
造をとることから上記と同様に理解でき、出力端子(OUT)からはHi信号が出力され
、このときの電位はGND、すなわち0[V]となる。
【0014】
このようにして、VDD3〜GNDの電圧振幅を有する入力信号は、VDD4〜GND
の電圧振幅を有する出力信号に変換される。
【発明の概要】
【発明が解決しようとする課題】
【0015】
図12(A)(B)に示したレベルシフタにおける問題点について述べる。なお、ここ
では、図12(A)(B)いずれのレベルシフタについても共通の問題点であるので、例
としては図12(A)のみを挙げる。最初に述べたように、最近のコントローラLSIに
おいては、3.3[V]動作をするものが主流となってきている。故に、図12(A)に示
したレベルシフタにおいて、VDD1=3[V]、VDD2=10[V]程度の場合の変換を
しようとすると、TFT1203、1204、1205、1206への入力信号の振幅が
3[V]であるのに対し、N型TFT1205、1206のしきい値電圧が仮に3[V]であ
ったとしたら、もはや正常動作は望めない。つまり、変換前の電圧振幅が小さくなるに従
い、TFTが十分に導通するだけのゲート・ソース間電圧を得にくくなるため、正常動作
が困難になるということである。
【0016】
故に、本発明においては、前述のように駆動回路の低電源電圧化に伴い、入力信号の電
圧振幅が小さくなった場合にも正常動作を保証出来るような、新規の構造を有するレベル
シフタを提供することを課題とする。
【課題を解決するための手段】
【0017】
前述した課題を解決するために、本発明においては以下に説明するような手段を講じた

【0018】
従来のレベルシフタにおいては、入力信号は図12(A)におけるTFT1203、1
204、1205、1206のゲート電極に入力されていたため、TFTのしきい値の絶
対値よりも入力信号の電圧振幅が小さくなると、TFTが十分に導通するだけのゲート・
ソース間電圧が得られなくなり、正常動作しなくなるという問題点があった。
【0019】
そこで、本発明のレベルシフタにおいては、入力信号の経路を工夫して、入力信号の電
圧振幅が小さくなった場合にも、TFTのしきい値の影響を受けにくくする。また、電圧
振幅の変換には、カレントミラー回路と差動回路とを組み合わせた差動増幅回路を用いる
ことによって、高い利得を得られるようにする。
【0020】
以下に、本発明のレベルシフタの構成について記載する。
【0021】
請求項1に記載の、本発明のレベルシフタは、 カレントミラー回路と、 前記カレン
トミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する電流源と、 第
1のソースフォロア回路と、第2のソースフォロア回路とを有するレベルシフタであって
、 第1の入力信号が、前記第1のソースフォロア回路に入力され、前記第1のソースフ
ォロア回路からの第1の出力信号が、前記差動回路に入力され、第2の入力信号が、前記
第2のソースフォロア回路に入力され、前記第2のソースフォロア回路からの第2の出力
信号が、前記差動回路に入力されることを特徴としている。
【0022】
請求項2に記載の、本発明のレベルシフタは、 カレントミラー回路と、 前記カレン
トミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第1の電流源と
、 ゲート電極とドレイン領域とを電気的に接続した、第1および第2のトランジスタと
、 前記第1および第2のトランジスタに電流を供給する第2および第3の電流源とを有
するレベルシフタであって、 第1の入力信号が、前記第1のトランジスタのソース領域
に入力され、前記第1のトランジスタからの第1の出力信号が、前記差動回路に入力され
、第2の入力信号が、前記第2のトランジスタのソース領域に入力され、前記第2のトラ
ンジスタからの第2の出力信号が、前記差動回路に入力されることを特徴としている。
【0023】
請求項3に記載の、本発明のレベルシフタは、 カレントミラー回路と、 前記カレン
トミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第1の電流源と
、 ゲート電極とドレイン領域とを電気的に接続した、第1および第2のトランジスタと
、 前記第1および第2のトランジスタに電流を供給する第2および第3の電流源とを有
するレベルシフタであって、 前記差動回路は、第3のトランジスタと第4のトランジス
タとを有し、 前記第1のトランジスタのドレイン領域と、前記第3のトランジスタのゲ
ート電極とが電気的に接続され、 前記第2のトランジスタのドレイン領域と、前記第4
のトランジスタのゲート電極とが電気的に接続され、 第1の入力信号が、前記第1のト
ランジスタのソース領域に入力され、前記第1のトランジスタからの第1の出力信号が、
前記第3のトランジスタのゲート電極に入力され、第2の入力信号が、前記第2のトラン
ジスタのソース領域に入力され、前記第2のトランジスタからの第2の出力信号が、前記
第4のトランジスタのゲート電極に入力されることを特徴としている。
【0024】
請求項4に記載の、本発明のレベルシフタは、ゲート電極とドレイン領域とを電気的に
接続した、第1導電形式の第1のトランジスタと、 ゲート電極とドレイン領域とを電気
的に接続した、第1導電形式の第2のトランジスタと、 第1導電形式の第3のトランジ
スタと、第1導電形式の第4のトランジスタとを有する差動回路と、 第2導電形式であ
って、ゲート電極とドレイン領域とを接続した第5のトランジスタと、第2導電形式の第
6のトランジスタとを有するカレントミラー回路と、 前記差動回路と第1の電流源とを
電気的に接続する、第1導電形式の第7のトランジスタと、 前記第5のトランジスタと
第2の電流源とを電気的に接続する、第2導電形式の第8のトランジスタと、 前記第6
のトランジスタと第3の電流源とを電気的に接続する、第2導電形式の第9のトランジス
タと、 前記第7、第8および第9のトランジスタのゲート電極に電位を供給する電源部
とを有するレベルシフタであって、 第1の入力信号が、前記第1のトランジスタのソー
ス領域に入力され、前記第1のトランジスタからの第1の出力信号が、前記第3のトラン
ジスタのゲート電極に入力され、第2の入力信号が、前記第2のトランジスタのソース領
域に入力され、前記第2のトランジスタからの第2の出力信号が、前記第4のトランジス
タのゲート電極に入力されることを特徴としている。
【0025】
請求項5に記載の、本発明のレベルシフタは、 第1のカレントミラー回路と、第2の
カレントミラー回路と、 前記第1および第2のカレントミラー回路に電気的に接続され
た差動回路と、 前記差動回路に電流を供給する第1の電流源と、 ゲート電極とドレイ
ン領域とを接続した、第1および第2のトランジスタと、 前記第1および第2のトラン
ジスタに電流を供給する第2および第3の電流源とを有するレベルシフタであって、 第
1の入力信号が、前記第1のトランジスタのソース領域に入力され、前記第1のトランジ
スタからの第1の出力信号が、前記差動回路に入力され、第2の入力信号が、前記第2の
トランジスタのソース領域に入力され、前記第2のトランジスタからの第2の出力信号が
、前記差動回路に入力されることを特徴としている。
【0026】
請求項6に記載の、本発明のレベルシフタは、 第1のカレントミラー回路と、第2の
カレントミラー回路と、 前記第1および第2のカレントミラー回路に電気的に接続され
た差動回路と、 前記差動回路に電流を供給する第1の電流源と、 ゲート電極とドレイ
ン領域とを電気的に接続した、第1および第2のトランジスタと、 前記第1および第2
のトランジスタに電流を供給する第2および第3の電流源とを有するレベルシフタであっ
て、 前記差動回路は、第3のトランジスタと第4のトランジスタとを有し、 前記第1
のトランジスタのドレイン領域と、前記第3のトランジスタのゲート電極とが電気的に接
続され、 前記第2のトランジスタのドレイン領域と、前記第4のトランジスタのゲート
電極とが電気的に接続され、第1の入力信号が、前記第1のトランジスタのソース領域に
入力され、前記第1のトランジスタからの第1の出力信号が、前記第3のトランジスタの
ゲート電極に入力され、第2の入力信号が、前記第2のトランジスタのソース領域に入力
され、前記第2のトランジスタからの第2の出力信号が、前記第4のトランジスタのゲー
ト電極に入力されることを特徴としている。
【0027】
請求項7に記載の、本発明のレベルシフタは、 カレントミラー回路と、 前記カレン
トミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第1の電流源と
、 第1のソースフォロア回路と、第2のソースフォロア回路と、 リセット用トランジ
スタとを有するレベルシフタであって、 第1の入力信号が、前記第1のソースフォロア
回路に入力され、前記第1のソースフォロア回路からの第1の出力信号が、前記差動回路
に入力され、第2の入力信号が、前記第2のソースフォロア回路に入力され、前記第2の
ソースフォロア回路からの第2の出力信号が、前記差動回路に入力され、 入力信号の電
圧振幅の変換を行わない期間においては、前記リセット用トランジスタにリセット信号を
入力することにより、前記電流源において電流の供給が遮断されることを特徴としている

【0028】
請求項8に記載の、本発明のレベルシフタは、 カレントミラー回路と、 前記カレン
トミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第1の電流源と
、 ゲート電極とドレイン領域とを電気的に接続した、第1および第2のトランジスタと
、 前記第1および第2のトランジスタに電流を供給する第2および第3の電流源とを有
するレベルシフタであって、第1の入力信号が、前記第1のトランジスタのソース領域に
入力され、前記第1のトランジスタからの第1の出力信号が、前記差動回路に入力され、
第2の入力信号が、前記第2のトランジスタのソース領域に入力され、前記第2のトラン
ジスタからの第2の出力信号が、前記差動回路に入力され、電圧振幅の変換を行わない期
間においては、前記電流源からの電流供給を遮断することを特徴としている。
【0029】
請求項9に記載の、本発明のレベルシフタは、 ゲート電極とドレイン領域とを接続し
た、第1導電形式の第1のトランジスタと、 ゲート電極とドレイン領域とを接続した、
第1導電形式の第2のトランジスタと、 第1導電形式の第3のトランジスタと、第1導
電形式の第4のトランジスタとを有する差動回路と、 第2導電形式であって、ゲート電
極とドレイン領域とを接続した第5のトランジスタと、第2導電形式の第6のトランジス
タとを有するカレントミラー回路と、 前記差動回路と第1の電流源とを接続する、第1
導電形式の第7のトランジスタと、 前記第5のトランジスタと第2の電流源とを電気的
に接続する、第2導電形式の第8のトランジスタと、 前記第6のトランジスタと第3の
電流源とを電気的に接続する、第2導電形式の第9のトランジスタと、 前記第7、第8
および第9のトランジスタのゲート電極に電位を供給する電源部と、 第2導電形式の第
10のリセット用トランジスタと、 第1導電形式の第11のリセット用トランジスタと
を有するレベルシフタであって、 前記第1のトランジスタのドレイン領域と、前記第3
のトランジスタのゲート電極とが電気的に接続され、 前記第2のトランジスタのドレイ
ン領域と、前記第4のトランジスタのゲート電極とが電気的に接続され、 前記第10の
リセット用トランジスタのソース領域は、前記第7、第8のトランジスタのソース領域と
電気的に接続され、ドレイン領域は前記第7、第8のトランジスタのゲート電極と電気的
に接続され、 前記第11のリセット用トランジスタのソース領域は、前記第9のトラン
ジスタのソース領域と電気的に接続され、ドレイン領域は前記第9のトランジスタのゲー
ト電極と電気的に接続され、第1の入力信号が、前記第1のトランジスタのソース領域に
入力され、前記第1のトランジスタからの出力信号が、前記第3のトランジスタのゲート
電極に入力され、第2の入力信号が、前記第2のトランジスタのソース領域に入力され、
前記第2のトランジスタからの出力信号が、前記第4のトランジスタのゲート電極に入力
され、 電圧振幅の変換を行わない期間においては、前記第10、第11のリセット用ト
ランジスタのゲート電極にリセット信号を入力し、前記第7、第8、第9のトランジスタ
を非導通状態とすることによって、電流の供給が遮断されることを特徴としている。
【0030】
請求項10に記載の、本発明のレベルシフタは、 請求項1乃至請求項9記載のレベル
シフタにおいて、 前記第1の入力信号は、低電圧振幅の信号であり、前記第2の入力信
号は、前記第1の入力信号と逆の位相を有する低電圧振幅の信号であることを特徴として
いる。
【0031】
請求項11に記載の、本発明のレベルシフタは、 請求項1乃至請求項9に記載のレベ
ルシフタにおいて、 前記第1の入力信号は、低電圧振幅の信号であり、前記第2の入力
信号は、前期第1の入力信号の振幅範囲内における、ある一定電位の信号であることを特
徴としている。
【0032】
請求項12に記載の、本発明のレベルシフタは、 請求項1乃至請求項11に記載のレ
ベルシフタにおいて、 前記第1及び第2の入力信号の電圧振幅は、5[V]以下であるこ
とを特徴としている。
【発明の効果】
【0033】
差動増幅回路を有する本発明のレベルシフタによって、入力信号の電圧振幅が小さい場
合にも、十分な変換能力を提供することが出来る。これにより、駆動回路の低駆動電圧化
が進み、駆動回路と画素部との駆動電圧の差が大きくなるような場合にも、正常に信号の
振幅の変換を可能とする。
【0034】
また、本発明のレベルシフタの一態様においては、信号入力について、ゲート電極への
直接の入力を避けた構造としており、入力信号の電圧振幅が小さい場合に、TFTのしき
い値の影響を受けることを低減しているため、今後の駆動回路の低駆動電圧化に大いに貢
献する。
【図面の簡単な説明】
【0035】
【図1】本発明の2入力1出力型レベルシフタの回路図。
【図2】図1に示したレベルシフタの駆動時の各部の電位の模式図。
【図3】実施例1にて示した本発明の2入力1出力型レベルシフタの回路図。
【図4】図3に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図5】実施例2にて示した本発明の2入力1出力型レベルシフタの回路図。
【図6】図5に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図7】実施例3にて示した本発明の1入力1出力型レベルシフタの回路図。
【図8】図5に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図9】実施例4にて示したアクティブマトリクス基板の作成工程例を示す図。
【図10】実施例4にて示したアクティブマトリクス基板の作成工程例を示す図。
【図11】実施例4にて示したアクティブマトリクス基板の作成工程例を示す図。
【図12】従来の2入力2出力型レベルシフタの回路図。
【図13】実施例11にて本発明を適用した電子機器の例を示す図。
【図14】実施例11にて本発明を適用した電子機器の例を示す図。
【図15】実施例11にて本発明を適用した電子機器の例を示す図。
【図16】実施例5にて示した、本発明のレベルシフタを用いて同一基板上に形成した表示装置全体の回路の概略図。
【図17】実施例6にて示した本発明の2入力1出力型レベルシフタの回路図。
【図18】図17に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図19】実施例7にて示した本発明の2入力1出力型レベルシフタの回路図。
【図20】実施例8にて示した、リセット信号入力を有する本発明のレベルシフタの回路図。
【図21】実施例10にて示した、各TFTの近接配置を考えた、実設計における本発明のレベルシフタのTFT配置例を示す図。
【図22】実施例9にて示した、電源制御用信号入力を有する本発明のレベルシフタの回路図。
【発明を実施するための形態】
【0036】
本発明のレベルシフタの回路構成図を図1に示す。ここでは、電源電位にGND(=0
[V])、VDD1、VDD2を用い、それらの大小関係は、GND<VDD1<VDD2
とする。本発明のレベルシフタは、点線枠150で囲まれたカレントミラー回路と、点線
枠160で囲まれた差動回路と、点線枠170で囲まれた第1のソースフォロア回路と、
点線枠180で囲まれた第2のソースフォロア回路と、電流源109とを有している。カ
レントミラー回路150、差動回路160および電流源109により、差動増幅回路が構
成され、信号の電圧振幅の変換が行われる。ここで、カレントミラー回路150は、差動
増幅回路の利得を大きくするための負荷として用いている。
【0037】
P型TFT101、102のソース領域は、電源VDD2に接続されている。
P型TFT101、102のゲート電極は互いに電気的に接続され、P型TFT101の
ドレイン領域およびN型TFT103のドレイン領域と電気的に接続されている。P型T
FT102のドレイン領域は、N型TFT104のドレイン領域と電気的に接続され、こ
のノードより出力(Out)を得る。N型TFT103、104のソース領域は、電流源
109と電気的に接続されている。N型TFT105のソース領域には第1の入力信号(
In1)が入力され、N型TFT106のソース領域には第2の入力信号(In2)が入
力される。N型TFT105のゲート電極とドレイン領域とは、ともに電流源107およ
びN型TFT103のゲート電極と電気的に接続されている。N型TFT106のゲート
電極とドレイン領域とは、ともに電流源108およびN型TFT104のゲート電極と電
気的に接続されている。
【0038】
本発明のレベルシフタの基本的な動作を、図1、図2を用いて説明する。まず、第1の
入力端子(In1)からは、GND〜VDD1の振幅を有する信号が入力される。差動回
路部160には、電流源109より定電流が供給される。一方、第1のソースフォロア回
路170および第2のソースフォロア回路180におけるN型TFT105、106は、
ともにゲート電極とドレイン領域とが接続されているので、この2つのTFTはいずれも
飽和領域で動作する。よって、N型TFT103のゲート電極には、VDD2−第1の入
力端子(In1)間の電圧を、抵抗分割した電位が入力される。この電位をV103と表記
する。同様に、第2の入力端子(In2)からも信号が入力され、第1の入力信号の場合
と同様にして、N型TFT104のゲート電極には、VDD2−第2の入力端子(In2
)間の電圧を抵抗分割した電位が入力される。この電位をV104と表記する。
【0039】
103、V104の電位は、図2(B)に示すようになる。図1中、点線枠150で囲われ
たカレントミラー回路と、点線枠160で囲われた差動回路とにより構成される差動増幅
回路の動作について説明する。差動回路のN型TFT103、104のソース領域は、電
流源109に接続されている。よって、この2つのTFTを流れる電流は常に一定である
。ここで、第1の入力信号がHi、第2の入力信号がLoである場合、差動回路への入力
電位の大小関係は、V103>V104となる。よって、N型TFT103のゲート・ソース間
電圧は大きくなり、N型TFT104のゲート・ソース間電圧は小さくなる。したがって
、N型TFT103を流れる電流I103は増加し、N型TFT104を流れる電流I104
減少する。このとき、カレントミラー回路によって、P型TFT101、102には、I
103に等しい電流が流れる。よって出力端子(Out)には、I103とT104の差分の電流
が流れる。
【0040】
第1の入力信号がHi、第2の入力信号がLoであるときは、I103>I104であるから
、出力端子は差分の電流によって充電され、電位が上昇する。逆に、第1の入力信号がL
o、第2の入力信号がHiであるときは、出力端子の電位は下降する。よって,出力端子
からは、図2(C)に示すようなパルスが得られる。
その後、出力端子の後でバッファ等を通すことにより、図2(D)に示すような、GND
〜VDD2の振幅を有するパルスが得られる。
【0041】
本実施形態においては、入力信号は、第1の入力信号の反転信号を第2の入力信号とし
ているが、この2つの信号の関係はこの限りでなく、図2(B)に示すように、第1の入
力信号のタイミングで、N型TFT103および104のゲート電極に印加される電位が
大小関係をとれるような信号であれば良い。
【0042】
また、カレントミラー回路150、差動回路160に関しては、動作を説明するため、
ある一態様を示したが、回路構成に関しては、特にここに表記した構成のみに限定しない

【0043】
以下に本発明の実施例について記述する。
【実施例1】
【0044】
図3に、本発明のレベルシフタの一実施例を示す。本実施例の説明に伴って行ったシミ
ュレーションの条件として、電源電位にGND(=0[V])、VDD1(=3[V])、V
DD2(=10[V])を用いて説明する。
【0045】
本実施例のレベルシフタは、点線枠300で囲まれた差動増幅回路と、点線枠320で
囲まれた第1のソースフォロア回路、点線枠330で囲まれた第2のソースフォロア回路
からなるレベルシフタ部と、点線枠350で囲まれた電源部とによって構成される。
【0046】
まず、電源部の構成から説明する。P型TFT310、311のソース領域と、N型T
FT313のゲート電極とは、電源VDD2と電気的に接続されている。N型TFT31
2、313のソース領域は、電源GNDと電気的に接続されている。N型TFT313の
ドレイン領域は、P型TFT311のドレイン領域と電気的に接続され、さらにP型TF
T310、311のゲート電極と電気的に接続されており、レベルシフタ部へと入力され
る。このノードをαとする。N型TFT312のドレイン領域は、P型TFT310のド
レイン領域およびN型TFT312のゲート電極と電気的に接続され、レベルシフタ部へ
と入力される。このノードをβとする。
【0047】
続いて、レベルシフタ部の構成について説明する。差動増幅回路300において、P型
TFT302、303のソース領域は、電源VDD2と電気的に接続されている。P型T
FT302、303のゲート電極は互いに電気的に接続され、P型TFT302のドレイ
ン領域およびN型TFT306のドレイン領域と電気的に接続されている。P型TFT3
03のドレイン領域は、N型TFT307のドレイン領域と電気的に接続され、このノー
ドより、バッファ(Buf.)等を介して出力(Out)を得る。N型TFT306、3
07のソース領域は、N型TFT309のドレイン領域と電気的に接続され、N型TFT
309のソース領域は、電源GNDと電気的に接続されている。N型TFT309のゲー
ト電極には、ノードβにおける電位が入力される。
【0048】
第1のソースフォロア回路320において、P型TFT301のソース領域は電源VD
D2と電気的に接続され、ゲート電極には、ノードαにおける電位が入力される。一方、
N型TFT305のソース領域より、第1の入力信号(In1)が入力される。N型TF
T305のドレイン領域とゲート電極は電気的に接続され、さらにP型TFT301のド
レイン領域と電気的に接続される。このノードの電位は、差動増幅回路内のN型TFT3
06のゲート電極に入力される。
【0049】
第2のソースフォロア回路330において、P型TFT304のソース領域は電源VD
D2と電気的に接続され、ゲート電極には、ノードαにおける電位が入力される。一方、
N型TFT308のソース領域より、第1の入力信号(In1)が入力される。N型TF
T308のドレイン領域とゲート電極は電気的に接続され、さらにP型TFT304のド
レイン領域と電気的に接続される。このノードの電位は、差動増幅回路内のN型TFT3
07のゲート電極に入力される。
【0050】
本発明のレベルシフタの動作を、図3、図4を用いて説明する。図4は、図3で示した
回路に関するシミュレーション結果を示している。
【0051】
まず、電源部について説明する。N型TFT313のゲート電極にVDD2が入力され
て、導通する。これによってP型TFT310、311のゲート電極にはGNDが入力さ
れ、共に導通する。P型TFT310の導通により、N型TFT312のゲート電極には
VDD2が入力され、導通する。図3中、ノードαには、GNDに対してやや高い電位が
現れ、ノードβには、VDD2に対してやや低い電位が現れる。説明のため、以後は前者
をGND'、後者をVDD2'と表記する。(シミュレーション結果では、GND'=1.
8[V]、VDD2'=6.8[V]。)
【0052】
続いて、レベルシフタ部について説明する。N型TFT309のゲート電極に、先の電
源部から出力されるVDD2'が入力され、導通する。よってN型TFT306、307
のソース領域には電源GNDが入力される。一方、P型TFT301、304のゲート電
極には、先の電源部から出力されるGND'が入力され、導通する。N型TFT305の
ゲート電極とドレイン領域とは接続されており、N型TFT308のゲート電極とドレイ
ン領域とが接続されているので、この2つのTFTはいずれも飽和領域で動作する。よっ
て、N型TFT306のゲート電極には、VDD2−第1の入力信号(In1)間の電圧
を、P型TFT301およびN型TFT305の抵抗によって抵抗分割した電位が入力さ
れる。この電位をV306と表記する。また、N型TFT307のゲート電極には、VDD
2−第2の入力信号(In2)間の電圧を、P型TFT304およびN型TFT308の
有する抵抗によって抵抗分割した電位が入力される。この電位をV307と表記する。
【0053】
306、V307の電位は、図4(B)に示すようになる。点線枠300で囲われた差動増
幅回路は、V306−V307間の電位差を増幅して出力する機能を有する。
よって、出力端子(Out)からは、図4(C)に示すようなパルスが得られる。その後
、出力端子の後でバッファ等を通すことにより、図4(D)に示すような、GND〜VD
D2の振幅を有するパルスが得られる。
【0054】
比較のため、図4(C)(D)には、従来のレベルシフタによって振幅変換を行った場
合のシミュレーション結果をプロットしている。図4(C)における、レベルシフタ出力
が、既に正常な波形を保っていないことがわかる。図4(D)
でのバッファ出力を比較すると、電圧振幅は0〜10[V]を達成しているが、本発明のレ
ベルシフタの出力と比較すると、入力信号に対し、大きく遅延しているのがわかる。この
ように、本発明のレベルシフタは、従来型では正常に行うことの困難な振幅変換を行うこ
とが出来る。
【0055】
また、本実施例にて示した図3の例では、TFT305、308をN型TFTとしてい
るが、これらをP型TFTとし、TFT305、308のゲート電極とドレイン領域とを
入力端子(In1またはIn2)に接続し、ソース領域をTFT301、304のドレイ
ン領域および差動回路の入力部に接続しても良い。
【実施例2】
【0056】
実施例1においては、信号の振幅変換は、低電圧側(GND)を固定し、高電圧側をV
DD1からVDD2へと変換することによって行っていた。本実施例においては、高電圧
側を固定し、低電圧側を変換して信号の振幅変換を行う構成のレベルシフタの例を示す。
また、説明の際に用いる電源電位は、ここではGND、VDD3、VDD4を用い、それ
らの大小関係は、VDD4<VDD3<GNDとする。本実施例の説明に伴って行ったシ
ミュレーションの条件として、電源電位にGND(=0[V])、VDD3(=−3[V])
、VDD4(=−10[V])を用いて説明する。
【0057】
図5に、本実施例のレベルシフタの回路構成を示す。図3に示したレベルシフタを構成
するTFTの極性を逆にした形であり、電源VDD2が接続されていた所に、電源VDD
4が接続されている。また、入力信号の電圧振幅はVDD3〜GNDであり、このレベル
シフタによって、その電圧振幅をVDD4〜GNDに変換する。
【0058】
本発明のレベルシフタの動作を、図5、図6を用いて説明する。図6は、図5で示した
回路に関するシミュレーション結果を示している。図5中、点線枠550で示される電源
部と、差動増幅回路500およびソースフォロア回路520、530を有するレベルシフ
タ部とに分けて説明する。
【0059】
まず、電源部について説明する。P型TFT513のゲート電極にVDD4が入力され
て、導通する。これによってN型TFT510、511のゲート電極にはGNDが入力さ
れ、共に導通する。N型TFT510の導通により、P型TFT512のゲート電極には
VDD4が入力され、導通する。図5中、ノードαには、GNDに対してやや低い電位が
現れ、ノードβには、VDD4に対してやや高い電位が現れる。説明のため、以後は前者
をGND"、後者をVDD4'と表記する。(シミュレーション結果では、GND"=−3
.6[V]、VDD4'=−8.1[V]。)
【0060】
続いて、レベルシフタ部について説明する。まず、第3の信号と第4の信号が、それぞ
れ図5中、In3およびIn4より入力される。一方、P型TFT509のゲート電極に
、先の電源部から出力されるVDD4'が入力され、導通する。よってP型TFT506
、507のソース領域には、電源GNDが入力される。一方、N型TFT501、504
のゲート電極には、先の電源部から出力されるGND"が入力され、導通する。P型TF
T505のゲート電極とドレイン領域とは接続されており、P型TFT508のゲート電
極とドレイン領域とが接続されているので、この2つのTFTはいずれも飽和領域で動作
する。よって、P型TFT506のゲート電極には、VDD4−第3の入力信号(In3
)間の電圧を、N型TFT501およびP型TFT505の抵抗によって抵抗分割した電
位が入力される。この電位をV506と表記する。また、P型TFT507のゲート電極に
は、VDD4−第4の入力信号(In4)間の電圧を、N型TFT504およびP型TF
T508の有する抵抗によって抵抗分割した電位が入力される。この電位をV507と表記
する。
【0061】
506、V507の電位は、図6(B)に示すようになる。点線枠500で囲われた差動増
幅回路は、V506−V507間の電位差を増幅して出力する機能を有する。
よって、出力端子(Out)からは、図6(C)に示すようなパルスが得られる。その後
、出力端子の後でバッファ等を通すことにより、図6(D)に示すような、GND〜VD
D4の振幅を有するパルスが得られる。
【0062】
また、本実施例にて示した図5の例では、TFT505、508をP型TFTとしてい
るが、これらをN型TFTとし、TFT505、508のゲート電極とドレイン領域とを
入力端子(In3またはIn4)に接続し、ソース領域をTFT501、504のドレイ
ン領域および差動回路の入力部に接続しても良い。
【実施例3】
【0063】
実施例1および実施例2にて示した本発明のレベルシフタは、2入力、1出力型であっ
たが、同様の回路を用いて、1入力、1出力型とすることも出来る。本実施例においては
、GND〜VDD1の電圧振幅を有する信号を、GND〜VDD2の電圧振幅を有する信
号に変換する、1入力、1出力型レベルシフタを例に挙げて述べる。
【0064】
図7は1入力、1出力型レベルシフタの例である。実施例1にて示したレベルシフタと
、回路構成上の相違点はない。唯一、実施例1で第2の信号(In2)
が入力されていた端子が、電源Vrefに接続されている点が異なる。ここでは、電源電
位にGND(=0[V])、VDD1(=3[V])、VDD2(=10[V])、Vref(
=1.5[V])を用いる。ここで、Vrefの電位は、入力信号(In)の振幅の範囲内
であることが望ましい。本実施例では、例としてGND(=0[V])とVDD1(=3[
V])の中間電位となるようにした。
【0065】
本発明のレベルシフタの動作を、図7、図8を用いて説明する。図8は、図7で示した
回路に関するシミュレーション結果を示している。図7中、点線枠750で示される電源
部と、差動増幅回路700およびソースフォロア回路720、730を有するレベルシフ
タ部とに分けて説明する。
【0066】
まず、電源部について説明する。N型TFT713のゲート電極にVDD2(=10[
V])が入力されて、導通する。これによってP型TFT710、711のゲート電極に
はGND(=0[V])が入力され、共に導通する。P型TFT710の導通により、N型
TFT712のゲート電極にはVDD2(=10[V])
が入力され、導通する。よって、図5中、ノードαには、GNDに対してやや高い電位が
現れ、ノードβには、VDD2に対してやや低い電位が現れる。説明のため、以後は前者
をGND'、後者をVDD2'と表記する。(シミュレーション結果では、GND'=1.
8[V]、VDD2'=6.8[V]。)
【0067】
続いて、レベルシフタ部について説明する。N型TFT709のゲート電極に、先の電
源部から出力されるVDD2'が入力され、導通する。よってN型TFT706、707
のソース領域と電源GNDが電気的に接続される。一方、P型TFT701、704のゲ
ート電極には、先の電源部から出力されるGND'が入力され、導通する。N型TFT7
05のゲート電極とドレイン領域とは接続されており、N型TFT708のゲート電極と
ドレイン領域とが接続されているので、この2つのTFTはいずれも飽和領域で動作する
。よって、N型TFT706のゲート電極には、VDD2−第1の入力信号(In)間の
電圧を、P型TFT701およびN型TFT705の抵抗によって抵抗分割した電位が入
力される。この電位をV706と表記する。また、N型TFT707のゲート電極には、V
DD2−第2の入力信号(Inb)間の電圧を、P型TFT704およびN型TFT70
8の有する抵抗によって抵抗分割した電位が入力される。この電位をV707と表記する。
【0068】
ここで、V706およびV707の大小関係について考える。まずVDD2(=10[V])−
Vref(=1.5[V])間の電圧が一定であることから、V707もまた一定の電位をと
る。これに対してV706は、図8(A)(B)に示すように、入力信号(In)の電位が
Hi(=3[V])の時とLo(=0[V])の時でその電位が変化する。以下に、2つの場
合に分けてこれらの大小関係について説明する。
【0069】
(1)入力信号(In)にHiが入力される時 このとき、V706は、VDD2(
=10[V])−VDD1(=3[V])間の電圧を、P型TFT701およびN型TFT7
05の抵抗によって抵抗分割した電位となる。ここで、GND(=0[V])<Vref(
=1.5[V])<VDD1(=3[V])であるから、大小関係はV706>V707となる。(
図8(B))
【0070】
(2)入力信号(In)にLoが入力される時 このとき、V706は、VDD2(
=10[V])−GND(=0[V])間の電圧を、P型TFT701およびN型TFT70
5の抵抗によって抵抗分割した電位となる。(1)と同様、GND(=0[V])<Vre
f(=1.5[V])<VDD1(=3[V])であるから、大小関係はV706<V707となる
。(図8(B))
【0071】
よって、出力端子(Out)からは、図8(C)に示すようなパルスが得られる。その後
、出力端子の後でバッファ等を通すことにより、図8(D)に示すような、GND〜VD
D2の振幅を有するパルスが得られる。
【0072】
また、本実施例にて示した図7の例では、TFT705、708をN型TFTとしてい
るが、これらをP型TFTとし、TFT705、708のゲート電極とドレイン領域とを
入力端子(In)またはVrefに接続し、ソース領域をTFT701、704のドレイ
ン領域および差動回路の入力部に接続しても良い。
【実施例4】
【0073】
本実施例では、装置の画素部とその周辺に設けられる駆動回路部(ソース信号線駆動回
路、ゲート信号線駆動回路)のTFTを同時に作製する方法について説明する。但し、説
明を簡単にするために、駆動回路部に関しては基本単位であるCMOS回路を図示するこ
ととする。
【0074】
まず、図9(A)に示すように、コーニング社の#7059ガラスや#1737ガラス
などに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガ
ラスから成る基板5001上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜5002を形成する。
例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜
5002aを10〜200[nm](好ましくは50〜100[nm])形成し、同様にSiH4
、N2Oから作製される酸化窒化水素化シリコン膜5002bを50〜200[nm](好ま
しくは100〜150[nm])の厚さに積層形成する。本実施例では下地膜5002を2層
構造として示したが、前記絶縁膜の単層膜または2層以上積層させた構造として形成して
も良い。
【0075】
島状半導体層5003〜5006は、非晶質構造を有する半導体膜をレーザー結晶化法
や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層50
03〜5006の厚さは25〜80[nm](好ましくは30〜60[nm])の厚さで形成する
。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウ
ム(SiGe)合金などで形成すると良い。
【0076】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやYAGレーザー、YVO4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、
エキシマレーザーを用いる場合はパルス発振周波数30[Hz]とし、レーザーエネルギー密
度を100〜400[mJ/cm2](代表的には200〜300[mJ/cm2])とする。また、YAG
レーザーを用いる場合にはその第2高調波を用いパルス発振周波数1〜10[kHz]とし、
レーザーエネルギー密度を300〜600[mJ/cm2](代表的には350〜500[mJ/cm2])
とすると良い。そして幅100〜1000[μm]、例えば400[μm]で線状に集光したレ
ーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバー
ラップ率)を80〜98[%]として行う。
【0077】
次いで、島状半導体層5003〜5006を覆うゲート絶縁膜5007を形成する。ゲ
ート絶縁膜5007はプラズマCVD法またはスパッタ法を用い、厚さを40〜150[n
m]としてシリコンを含む絶縁膜で形成する。本実施例では、120[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例
えば、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Ort
hosilicate)とO2とを混合し、反応圧力40[Pa]、基板温度300〜400[℃]とし、
高周波(13.56[MHz])、電力密度0.5〜0.8[W/cm2]で放電させて形成すること
が出来る。このようにして作製される酸化シリコン膜は、その後400〜500[℃]の熱
アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【0078】
そして、ゲート絶縁膜5007上にゲート電極を形成するための第1の導電膜5008
と第2の導電膜5009とを形成する。本実施例では、第1の導電膜5008をTaで5
0〜100[nm]の厚さに形成し、第2の導電膜5009をWで100〜300[nm]の厚さ
に形成する。
【0079】
Ta膜はスパッタ法で、TaのターゲットをArでスパッタすることにより形成する。
この場合、Arに適量のXeやKrを加えると、Ta膜の内部応力を緩和して膜の剥離を
防止することが出来る。また、α相のTa膜の抵抗率は20[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のTa膜の抵抗率は180[μΩcm]程度でありゲート
電極とするには不向きである。α相のTa膜を形成するために、Taのα相に近い結晶構
造をもつ窒化タンタルを10〜50[nm]程度の厚さでTaの下地に形成しておくとα相の
Ta膜を容易に得ることが出来る。
【0080】
W膜を形成する場合には、Wをターゲットとしたスパッタ法で形成する。その他に6フ
ッ化タングステン(WF6)を用いる熱CVD法で形成することも出来る。いずれにして
もゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20[
μΩcm]以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図る
ことが出来るが、W中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化
する。このことより、スパッタ法による場合、純度99.9999[%]のWターゲットを
用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成す
ることにより、抵抗率9〜20[μΩcm]を実現することが出来る。
【0081】
なお、本実施例では、第1の導電膜5008をTa、第2の導電膜5009をWとした
が、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cuなどから選ばれた元素
、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても
よい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第1の導電膜50
08を窒化タンタル(TaN)で形成し、第2の導電膜5009をWとする組み合わせ、
第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導電膜5009をAl
とする組み合わせ、第1の導電膜5008を窒化タンタル(TaN)で形成し、第2の導
電膜5009をCuとする組み合わせ等が挙げられる。
【0082】
次に、レジストによるマスク5010を形成し、電極及び配線を形成するための第1の
エッチング処理を行う。本実施例ではICP(Inductively Coupled Plasma:誘導結合型
プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2を混合し、1[Pa]の圧
力でコイル型の電極に500[W]のRF(13.56[MHz])電力を投入してプラズマを生
成して行う。基板側(試料ステージ)にも100[W]のRF(13.56[MHz])電力を投
入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した場合にはW膜
及びTa膜とも同程度にエッチングされる。
【0083】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより
、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテ
ーパー形状となる。テーパー部の角度は15〜45°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20[%]程度の割
合でエッチング時間を増加させると良い。W膜に対する酸化窒化シリコン膜の選択比は2
〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化シリコン膜
が露出した面は20〜50[nm]程度エッチングされることになる。こうして、第1のエッ
チング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5011〜5
016(第1の導電層5011a〜5016aと第2の導電層5011b〜5016b)
を形成する。このとき、ゲート絶縁膜5007においては、第1の形状の導電層5011
〜5016で覆われない領域は20〜50[nm]程度エッチングされ薄くなった領域が形成
される。
(図9(A))
【0084】
そして、第1のドーピング処理を行い、N型を付与する不純物元素を添加する。ドーピ
ングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件
はドーズ量を1×1013〜5×1014[atoms/cm2]とし、加速電圧を60〜100[keV]と
して行う。N型を付与する不純物元素として15族に属する元素、典型的にはリン(P)
または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層501
1〜5016がN型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不
純物領域5017〜5020が形成される。第1の不純物領域5017〜5020には1
×1020〜1×1021[atoms/cm3]の濃度範囲でN型を付与する不純物元素を添加する。
(図9(B))
【0085】
次に、図9(C)に示すように、レジストマスクは除去しないまま、第2のエッチング
処理を行う。エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチング
する。この時、第2のエッチング処理により第2の形状の導電層5021〜5026(第
1の導電層5021a〜5026aと第2の導電層5021b〜5026b)を形成する
。このとき、ゲート絶縁膜5007においては、第2の形状の導電層5021〜5026
で覆われない領域はさらに20〜50[nm]程度エッチングされ薄くなった領域が形成され
る。
【0086】
W膜やTa膜のCF4とCl2の混合ガスによるエッチング反応は、生成されるラジカル
またはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物と
塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWCl5
、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及びT
a膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4とO2
が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結果、フ
ッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大しても相
対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすいので、
2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反応しな
いためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッチング
速度に差を作ることが可能となりW膜のエッチング速度をTa膜よりも大きくすることが
可能となる。
【0087】
そして、図10(A)に示すように第2のドーピング処理を行う。この場合、第1のド
ーピング処理よりもドーズ量を下げて高い加速電圧の条件としてN型を付与する不純物元
素をドーピングする。例えば、加速電圧を70〜120[keV]とし、1×1013[atoms/cm
2]のドーズ量で行い、図9(B)で島状半導体層に形成された第1の不純物領域の内側に
新たな不純物領域を形成する。ドーピングは、第2の形状の導電層5021〜5026を
不純物元素に対するマスクとして用い、第1の導電層5021a〜5026aの下側の領
域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第2の不純
物領域5027〜5031が形成される。この第2の不純物領域5027〜5031に添
加されたリン(P)の濃度は、第1の導電層5021a〜5026aのテーパー部の膜厚
に従って緩やかな濃度勾配を有している。なお、第1の導電層5021a〜5026aの
テーパー部と重なる半導体層において、第1の導電層5021a〜5026aのテーパー
部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃
度である。
【0088】
続いて、図10(B)に示すように第3のエッチング処理を行う。エッチングガスにC
HF6を用い、反応性イオンエッチング法(RIE法)を用いて行う。
第3のエッチング処理により、第1の導電層5021a〜5026aのテーパー部を部分
的にエッチングして、第1の導電層が半導体層と重なる領域が縮小される。第3のエッチ
ング処理によって、第3の形状の導電層5032〜5037(第1の導電層5032a〜
5037aと第2の導電層5032b〜5037b)
を形成する。このとき、ゲート絶縁膜5007においては、第3の形状の導電層5032
〜5037で覆われない領域はさらに20〜50[nm]程度エッチングされ薄くなった領域
が形成される。
【0089】
第3のエッチング処理によって、第2の不純物領域5027〜5031においては、第
1の導電層5032a〜5037aと重なる第2の不純物領域5027a〜5031aと
、第1の不純物領域と第2の不純物領域との間の第3の不純物領域5027b〜5031
bとが形成される。
【0090】
そして、図10(C)に示すように、P型TFTを形成する島状半導体層5004に、
第1の導電型とは逆の導電型の第4の不純物領域5039〜5044を形成する。第3の
形状の導電層5033bを不純物元素に対するマスクとして用い、自己整合的に不純物領
域を形成する。このとき、N型TFTを形成する島状半導体層5003、5005、保持
容量部5006および配線部5034はレジストマスク5038で全面を被覆しておく。
不純物領域5039〜5044にはそれぞれ異なる濃度でリンが添加されているが、ジボ
ラン(B26)を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃
度が2×1020〜2×1021[atoms/cm3]となるようにする。
【0091】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と
重なる第3の形状の導電層5032、5033、5035、5036がゲート電極として
機能する。また、5034は島状のソース信号線として機能する。5037は容量配線と
して機能する。
【0092】
レジストマスク5038を除去した後、導電型の制御を目的として、それぞれの島状半
導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール
炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法(RTA法)を適用することが出来る。
熱アニール法では酸素濃度が1[ppm]以下、好ましくは0.1[ppm]以下の窒素雰囲気中で
400〜700[℃]、代表的には500〜600[℃]で行うものであり、本実施例では5
00[℃]で4時間の熱処理を行う。ただし、第3の形状の導電層5037〜5042に用
いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分
とする)を形成した後で活性化を行うことが好ましい。
【0093】
さらに、3〜100[%]の水素を含む雰囲気中で、300〜450[℃]で1〜12時間
の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水
素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として
、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0094】
次いで、第1の層間絶縁膜5045は酸化窒化シリコン膜から100〜200[nm]の厚
さで形成する。その上に有機絶縁物材料から成る第2の層間絶縁膜5046を形成する。
次いで、コンタクトホールを形成するためのエッチング工程を行う。
【0095】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース
配線5047、5048、ドレイン領域とコンタクトを形成するドレイン配線5049を
形成する。また、画素部においては、接続電極5050、画素電極5051、5052を
形成する(図11(A))。この接続電極5050により、ソース信号線5034は、画
素TFTと電気的な接続が形成される。なお、画素電極5052及び保持容量は隣り合う
画素のものである。
【0096】
以上のようにして、N型TFT、P型TFTを有する駆動回路部と、画素TFT、保持
容量を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような
基板をアクティブマトリクス基板と呼ぶ。
【0097】
本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光すること
ができるように、画素電極の端部を信号線や走査線と重なるように配置されている。
【0098】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を5枚(島状半導体層パターン、第1配線パターン(走査線、信号線、容量配
線)、Pチャネル領域のマスクパターン、コンタクトホールパターン、第2配線パターン
(画素電極、接続電極含む))とすることができる。
その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる

【0099】
続いて、図11(A)の状態のアクティブマトリクス基板を得た後、アクティブマトリ
クス基板上に配向膜5053を形成しラビング処理を行う。
【0100】
一方、対向基板5054を用意する。対向基板5054にはカラーフィルター層505
5〜5057、オーバーコート層5058を形成する。カラーフィルター層はTFTの上
方で赤色のカラーフィルター層5055と青色のカラーフィルター層5056とを重ねて
形成し遮光膜を兼ねる構成とする。少なくともTFTと、接続電極と画素電極との間を遮
光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色の
カラーフィルターを重ねて配置することが好ましい。
【0101】
また、接続電極5050に合わせて赤色のカラーフィルター層5055、青色のカラー
フィルター層5056、緑色のカラーフィルター層5057とを重ね合わせてスペーサを
形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので1〜3[μm]
の厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成する
ことができる。スペーサの高さはオーバーコート層5058の厚さ1〜4[μm]を考慮す
ることにより2〜7[μm]、好ましくは4〜6[μm]とすることができ、この高さによりア
クティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバー
コート層5058は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミ
ドやアクリル樹脂などを用いる。
【0102】
スペーサの配置は任意に決定すれば良いが、例えば図11(B)で示すように接続電極
上に位置が合うように対向基板5054上に配置すると良い。また、駆動回路部のTFT
上にその位置を合わせてスペーサを対向基板5054上に配置してもよい。このスペーサ
は駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うよ
うにして配置しても良い。
【0103】
オーバーコート層5058を形成した後、対向電極5059をパターニング形成し、配
向膜5060を形成した後ラビング処理を行う。
【0104】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシ
ール剤5062で貼り合わせる。シール剤5062にはフィラーが混入されていて、この
フィラーとスペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後
、両基板の間に液晶材料5061を注入し、封止剤(図示せず)によって完全に封止する
。液晶材料5061には公知の液晶材料を用いれば良い。このようにして図11(B)に
示すアクティブマトリクス型液晶表示装置が完成する。
【0105】
なお、上記の行程により作成されるTFTはトップゲート構造であるが、ボトムゲート
構造のTFTやその他の構造のTFTに対しても本実施例は容易に適用され得る。
【0106】
また、本実施例にて例示した表示装置は、液晶表示装置であるが、本発明のレベルシフ
タは、液晶表示装置のみならず、エレクトロルミネッセンス(EL)を用いたEL表示装
置の駆動回路においても有効に利用出来る。
【実施例5】
【0107】
図16に、本発明のレベルシフタを用いての表示装置の構成例を示す。絶縁基板160
0上に、ソース信号線駆動回路1601、ゲート信号線駆動回路1602、画素部160
7が一体形成されている。ソース信号線駆動回路1601は、レベルシフタ1604、シ
フトレジスタ1605、アナログスイッチ1606等を有している。
【0108】
表示装置の駆動に必要な信号類は、外部のLSIより供給される。最近では、LSI等
の低消費電力化により、3.3[V]等で動作するため、入力された信号は、本発明のレベ
ルシフタ1604にて振幅変換がされ、シフトレジスタ等に送られる。
【0109】
なお、図16では図示していないが、画素部に近いバッファ部等の前に、さらに電圧振
幅を変換するためにレベルシフタを配置して、さらに1段階電圧振幅の変換手段を設ける
ことで、表示装置内部での低消費電力化をはかることも出来る。
【0110】
また、本実施例にて示した図16の表示装置は、アナログ映像信号を入力する場合の例
であるが、本発明のレベルシフタは、デジタル映像信号を入力する表示装置の駆動回路に
も適用することが出来る。
【実施例6】
【0111】
本実施例では、差動回路を異なる構成で用いたレベルシフタにより、バッファを必要と
せずにGND〜VDD2の振幅を得るための構成について説明する。
【0112】
図17は、本実施例における、本発明のレベルシフタの回路構成例である。TFT17
03および1704を有する差動回路1700を有し、TFT1705とTFT1708
、またTFT1706とTFT1707とがそれぞれ第1のカレントミラー回路および第
2のカレントミラー回路とを構成している。
【0113】
以下に、図17、図18を用いて、各部の動作について説明する。図18に示したシミ
ュレーションに際しての各電源電圧は、実施例1と同様、GND=0[V]、VDD1=3
[V]、VDD2=10[V]とした。また、図17中の電流源は、各電源をTFTを介して
接続し、それぞれのTFTのゲート電極の電位の制御により、一定電流を確保している。
【0114】
まず、入力端子より、GND〜VDD1の振幅を有する2つの信号(In1、In2)
が入力される(図18(A))。TFT1703、1704のゲート電極には、先の入力
信号と電源VDD2との間の電位が入力される。この電位は電流源に配置されたTFTお
よびTFT1701、1702の各抵抗値によって分割された電位である。このときの、
TFT1703および1704のゲート電極における電位をそれぞれV1703、V1704と表
記する(図18(B))
【0115】
電流源1740を流れる電流をI1740、TFT1703を流れる電流をI1703、TFT
1704を流れる電流をI1704とすると、I1740=I1703+I1704であり、V1703>V17
04のとき、I1703>I1704である。よって、TFT1705、TFT1706を流れる電
流の値はそのままI1703、I1704となる。さらに、TFT1705、TFT1706を流
れる電流が決定されたことにより、TFT1705、TFT1706のゲート電位も決定
する。これらをそれぞれV1705、V1706と表記する。TFT1705とTFT1708と
が、またTFT1706とTFT1707とがそれぞれカレントミラーを構成しているの
で、TFT1707、TFT1708のゲート電位もここで決定される。つまり、V1705
=V1708、V1706=V1707であり、V1703とV1704との大小関係が前述の通りで
あるとき、V1705>V1706、したがって、V1707<V1708となる(図18(C)

【0116】
シミュレーション結果においては、V1707、V1708の電位は、図18(C)に示すよう
に、およそ6.5〜9[V]となる。V1707がHi電位のとき、TFT1707は非導通状
態となる。よって、TFT1709、TFT1710のゲート電位は下がり、導通しない
。このとき、V1708はLo電位となり、導通する。これにより、出力端子には、VDD2
が現れる。次に、V1707がLo電位のとき、TFT1707が導通して、TFT1709
、TFT1710のゲート電位が上がり、導通する。このとき、V1708はHi電位である
から、TFT1708は導通しない。これにより、出力端子には、GNDが現れる(図1
8(D))。
【0117】
また、本実施例にて示した図17の例では、TFT1701、1702をN型TFTと
しているが、これらをP型TFTとし、TFT1701、1702のゲート電極とドレイ
ン領域とを入力端子(In1またはIn2)に接続し、ソース領域を電流源1720、1
730および差動回路の入力部に接続しても良い。
【実施例7】
【0118】
実施形態では、図1に示したように、入力信号は、TFT105、106のソース領域
に入力されていた。本実施例においては、信号の入力方法が異なる一例について述べる。
【0119】
図19に、本実施例における回路構成例を示す。図1との相違点は、差動回路と入力信
号(In1、In2)との間に配置されたTFTの接続のみである。図1で、それぞれI
n1、In2が接続されていたN型TFT105、106は、それぞれ図19におけるP
型TFT1901、1902に置換され、入力信号はそれぞれのゲート電極に入力される

【0120】
以下に、図19に示したレベルシフタの動作について説明する。
【0121】
差動回路内のTFT1903のゲート電極に印加される電圧、つまりγ点における電位
について考える。なお、γ点には、VDD2−GND間のいずれかの電位が現れることは
前述したとおりである。
【0122】
まず、入力信号(In1)にHiが入力される時、P型TFT1901のゲート電極に
おける電位は3[V]である。このときのP型TFT1901のゲート・ソース間電圧を、
GS1とする。続いて、入力信号(In1)にLoが入力される時、P型TFT1901
のゲート電極における電位は0[V]となり、このときのP型TFT1901のゲート・ソ
ース間電圧を、VGS2とする。
【0123】
このとき、|VGS1|<|VGS2|である。各時点におけるTFT1901のON抵抗を、R
Hi、RLoとすると、Rhi>RLoとなる。TFT1901のON抵抗が低いとき、VDD2
−GND間の抵抗分割によってγ点に現れる電位は、よりGNDに引っ張られて低くなる
。逆にTFT1901のON抵抗が高いと、γ点に現れる電位は、よりVDD2に引っ張
られて高くなる。したがって、P型TFT1903のゲート電極に印加される電圧は、入
力信号(In1)と同じ位相をもってある振幅で振動する。差動回路内のTFT1904
のゲート電極に印加される電圧、つまりδ点についても、同様の理由により、入力信号(
In2)と同じ位相をもってある振幅で振動する。したがって、γ点とδ点の間の電位差
を、差動増幅回路によって増幅し、出力する。その後、実施形態、実施例1等の場合と同
様にして、0〜VDD2の振幅を有する信号を出力する。
【実施例8】
【0124】
本発明のレベルシフタには、定電流源を用いており、信号の振幅変換を行わない期間に
おいても電流が流れ続けている。そこで本実施例では、そのような期間(具体的には低電
圧振幅信号の入力がない帰線期間等)において、低消費電力化を図る方法の一例について
述べる。
【0125】
図1に示したように、レベルシフタへの電流供給源は、107、108、109の3箇
所である。図20においては、その経路はTFT2001、2002、2003によって
制御されており、それらのゲート電極への電位供給は、電源部2050による。よって、
レベルシフタへの電流供給を遮断するには、TFT2001、2002、2003を非導
通状態とするのが最も簡単な方法である。そこで、図20に示すように、リセット用TF
T2004、2005を配置する。
本実施例では、リセット用TFT2004にはP型TFTを、リセット用TFT2005
にはN型TFTを用いた。TFT2004のソース領域は、電源VDD2に接続されてお
り、ドレイン領域はTFT2001、2002のゲート電極に接続されている。TFT2
005のソース領域は、電源GNDに接続されており、ドレイン領域はTFT2003の
ゲート電極に接続されている。
【0126】
帰線期間等の、レベルシフタが動作しない期間(以後、このような期間をリセット期間
と表記する)に、TFT2004、2005のゲート電極へリセット信号(例えばその電
圧振幅は0〜VDD2)を入力する。図20に示したような構成でリセット用の回路を配
した場合、リセット期間にはHi信号を入力する。これにより、TFT2004、200
5が導通し、TFT2001、2002のゲート電極の電位はVDD2に、TFT200
3のゲート電極の電位はGNDになり、ともに非導通状態となることにより、各部の電流
が遮断される。
【0127】
リセット用TFT2004、2005のチャネル幅は、TFT2001、2002、2
003のゲート・ソース間電圧が、十分にそれらのしきい値の絶対値を下回る(具体的に
は、TFT2004のドレイン領域における電位が十分にVDD2に近づき、TFT20
05のドレイン領域における電位が、十分にGNDに近づく)ような電流能力を有するサ
イズに決定すればよい。
【実施例9】
【0128】
本実施例においては、レベルシフタへの電流供給の遮断を、実施例8とは異なる方法に
より行う例について述べる。
【0129】
図22に示す回路において、電源部2250におけるTFT2204のゲート電極には
、他の実施例にて示した回路ではある一定の電源電位が入力され、常にONの状態となっ
ていた。これに対して本実施例においては、電源制御用パルス(Ctrl.Pulse)
が入力される。
【0130】
図22において、TFT2204はN型であるから、電源制御用パルスがHi電位のとき
にON状態となり、レベルシフタ側のTFT2201〜2203を導通させる。つまり、
レベル変換動作の必要な期間にのみ電源制御用パルスを入力し、その期間にのみレベルシ
フタへの電流供給が行われる。
【実施例10】
【0131】
本発明のレベルシフタを表示装置に適用した際の回路を、実際にTFTを用いて配置し
た例を図21に示す。図21内に付したTFTの番号301〜309は、それぞれ図3の
回路図内に付したTFTの番号301〜309に対応している。
【0132】
図21の例では、電源部が図示されていないが、レベルシフタは、左右方向に複数並列
に配置されており、電流源に接続されたTFT301、304、309のゲート電極へ供
給する電位は、並列配置されたレベルシフタの外側に有する電源部から、信号線330、
340を介して各レベルシフタに供給されている。この電源部は、複数のレベルシフタで
共用しても良い。
【0133】
なお、図中、配線アルミニウム・ゲートメタル・半導体層間には、それぞれ絶縁膜を有
しており、互いに重なる部分においての短絡はない。コンタクトホールを配した部分で、
互いを接続している。
【0134】
本発明のレベルシフタに用いている差動回路およびカレントミラー回路は、その動作の
特性上、各々を構成するTFTの特性のばらつきが少ないことが特に重要視される回路で
ある。故に、各回路を構成するTFTは、近接に配置することが望ましい。また、TFT
基板の作成工程中、レーザー照射等が含まれる場合にも、図21のように近接配置するこ
とにより、照射ムラ等によるTFT特性のばらつきを低減することが出来る。加えて、前
述のレーザー照射等は、線状照射が一般的であるため、各TFTを平行に配置することで
、さらに前述の照射ムラ等によるTFT特性のばらつきを低減することが出来るため、望
ましい。
【実施例11】
【0135】
本発明を適用して作成した駆動回路を用いたアクティブマトリクス型表示装置には様々
な用途がある。本実施例では、本発明を適用して作成した駆動回路を用いた表示装置を組
み込んだ半導体装置について説明する。
【0136】
このような表示装置には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話
等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ
装置等が挙げられる。それらの一例を図13、図14および図15に示す。
【0137】
図13(A)は携帯電話であり、本体2601、音声出力部2602、音声入力部26
03、表示部2604、操作スイッチ2605、アンテナ2606から構成されている。
本発明は表示部2604に適用することができる。
【0138】
図13(B)はビデオカメラであり、本体2611、表示部2612、音声入力部26
13、操作スイッチ2614、バッテリー2615、受像部2616から成っている。本
発明は表示部2612に適用することができる。
【0139】
図13(C)はモバイルコンピュータあるいは携帯型情報端末であり、本体2621、
カメラ部2622、受像部2623、操作スイッチ2624、表示部2625で構成され
ている。本発明は表示部2625に適用することができる。
【0140】
図13(D)はヘッドマウントディスプレイであり、本体2631、表示部2632、
アーム部2633で構成される。本発明は表示部2632に適用することができる。
【0141】
図13(E)はテレビであり、本体2641、スピーカー2642、表示部2643、
受信装置2644、増幅装置2645等で構成される。本発明は表示部2643に適用す
ることができる。
【0142】
図13(F)は携帯書籍であり、本体2651、表示部2652、記憶媒体2653、
操作スイッチ2654、アンテナ2655から構成されており、ミニディスク(MD)や
DVD(Digital Versatile Disc)に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は表示部2652に適用することが
できる。
【0143】
図14(A)はパーソナルコンピュータであり、本体2701、画像入力部2702、
表示部2703、キーボード2704で構成される。本発明は表示部2703に適用する
ことができる。
【0144】
図14(B)はプログラムを記録した記録媒体を用いるプレーヤーであり、本体271
1、表示部2712、スピーカー部2713、記録媒体2714、操作スイッチ2715
で構成される。なお、この装置は記録媒体としてDVD(Digtial Versat
ile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行
うことができる。本発明は表示部2612に適用することができる。
【0145】
図14(C)はデジタルカメラであり、本体2721、表示部2722、接眼部272
3、操作スイッチ2724、受像部(図示しない)で構成される。本発明は表示部272
2に適用することができる。
【0146】
図14(D)は片眼のヘッドマウントディスプレイであり、表示部2731、バンド部
2732で構成される。本発明は表示部2731に適用することができる。
【0147】
図15(A)はフロント型プロジェクタであり、投射装置本体2801、表示装置28
02、光源2803、光学系2804、スクリーン2805で構成されている。なお、投
射装置2801には単版式のものを用いても良いし、R、G、Bの光にそれぞれ対応した
三板式のものを用いても良い。本発明は表示装置2802に適用することができる。
【0148】
図15(B)はリア型プロジェクタであり、本体2811、投射装置本体2812、表
示装置2813、光源2814、光学系2815、リフレクター2816、スクリーン2
817で構成されている。なお、投射装置2813には単版式のものを用いても良いし、
R、G、Bの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置28
13に適用することができる。
【0149】
なお、図15(C)は、図15(A)及び図15(B)中における投射装置本体280
1、2812の構造の一例を示した図である。投射装置2801、2812は、光源光学
系2821、ミラー2822、2824〜2826、ダイクロイックミラー2823、プ
リズム2827、表示装置2828、位相差板2829、投射光学系2830で構成され
る。投射光学系2830は、投射レンズを含む光学系で構成される。本実施例は三板式の
例を示したが、特に限定されず、例えば単板式であっても良い。また、図15(C)中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、IRフィルム等の光学系を設けても良い。
【0150】
また、図15(D)は、図15(C)中における光源光学系2821の構造の一例を示
した図である。本実施例では、図15(C)中における光源光学系2821は、図15(
D)中におけるリフレクター2831、光源2832、レンズアレイ2833、偏光変換
素子2834、集光レンズ2835で構成される。なお、図15(D)に示した光源光学
系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや
、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を
設けても良い。

【特許請求の範囲】
【請求項1】
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する電流源と、
第1のソースフォロア回路と、第2のソースフォロア回路と、を有することを特徴とする半導体装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【公開番号】特開2013−93856(P2013−93856A)
【公開日】平成25年5月16日(2013.5.16)
【国際特許分類】
【出願番号】特願2012−254001(P2012−254001)
【出願日】平成24年11月20日(2012.11.20)
【分割の表示】特願2011−102946(P2011−102946)の分割
【原出願日】平成13年6月21日(2001.6.21)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】