半導体記憶装置およびその製造方法

【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第１の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第１のダミーセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第２のダミーセルは、第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられる。第１のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および２つの側面に設けられる。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは、電荷を蓄積するフローティングゲートとフローティングゲートの電圧を制御するコントロールゲートとを含むスタックゲート構造を有している。
【０００３】
近年、メモリセルの高集積化に伴い、メモリセルアレイのパターンが微細化されている。メモリセルアレイの微細化が進むと、リソグラフィ技術によるライン・スペースによってもメモリセルアレイのフローティングゲートやＳＴＩ（Shallow Trench Isolation）を加工することが困難になる。そこで、メモリセルアレイのフローティングゲートやＳＴＩのトレンチを加工する際には、側壁をマスクとして利用した側壁転写プロセスが用いられる。側壁転写プロセスは、芯材の側面に側壁膜を形成し、芯材を除去した後、その側壁膜をマスクとして用いて材料を加工する技術である。
【０００４】
このような側壁転写プロセスを用いてメモリを製造するとき、メモリセルアレイと周辺回路とを別個に加工する。メモリセルアレイと周辺回路とを個別に加工する場合、メモリセルアレイの微細なパターンを描画するために、メモリセルアレイと周辺回路との間に比較的太いラインパターン（アレイ端パターンともいう）を設ける。このアレイ端パターンは、メモリセルアレイ端に近いメモリセルのパターンを充分に露光するために、隣接するメモリセル間の間隔と同程度の間隔を空けてメモリセルアレイに隣接するように配置される。メモリセルアレイの微細化に伴い、メモリセルアレイとアレイ端パターンとの間隔もメモリセル間の間隔と同様に狭くなる。
【０００５】
従来、側壁転写プロセスの側壁マスクをメモリセルアレイ領域に形成する際に、周辺回路を被覆するフォトレジストの境界は、メモリセルアレイとアレイ端パターンとの間に位置していた。このフォトレジストをマスクとして用いてメモリセルアレイ側にある芯材をウェットエッチングで除去し、側壁マスクを形成していた。
【０００６】
しかし、素子の微細化によってメモリセルアレイとアレイ端パターンとの間隔が狭くなると、フォトレジストの境界をメモリセルアレイとアレイ端パターンとの間に位置づけることは技術的に困難になる。
【０００７】
また、ウェットエッチングの溶剤がアレイ端パターンに染み込み易くなり、アレイ端パターンにある芯材の一部がエッチングされ、この芯材が変形するおそれがある。この場合、芯材の形状がフローティングゲートおよび半導体基板に転写され、アレイ端パターンにあるＳＴＩについて、所望の形状が得られない可能性がある。これは、メモリの信頼性を低下させてしまう。
【０００８】
さらに、アレイ端パターンにおいては、周辺領域と同様に芯材を残置させたまま、フローティングゲートおよびＳＴＩのトレンチが加工される。従って、アレイ端パターンにおいては、フローティングゲートは、その上面でコントロールゲートと面するため、フローティングゲートとコントロールゲートとチャネルとの間のカップリング容量比が小さくなる。これは、アレイ端パターンにおいて、フローティングゲートとコントロールゲートとの間の耐圧、あるいは、フローティングゲートと基板との間の耐圧を低下させる原因となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−２７９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
微細化されても、メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させ、従来よりも容易に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本実施形態による半導体記憶装置は、半導体基板を備える。第１の絶縁膜が半導体基板上に設けられている。電荷蓄積層は、第１の絶縁膜上に設けられ電荷を蓄積可能である。ゲート間絶縁膜は、電荷蓄積層上に設けられている。コントロールゲートは、ゲート間絶縁膜上に設けられ電荷蓄積層の電圧を制御する。複数のメモリセルは、第１の絶縁膜と、電荷蓄積層と、ゲート間絶縁膜と、コントロールゲートとを含む。メモリセルアレイは、複数のメモリセルを有する。周辺回路は、メモリセルアレイの周辺に設けられている。第１のダミーセルは、第１の絶縁膜と、電荷蓄積層と、ゲート間絶縁膜と、コントロールゲートとを含み、メモリセルアレイの端に設けられている。第２のダミーセルは、半導体基板上に設けられ第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられている。第１のダミーセルにおいて、ゲート間絶縁膜およびコントロールゲートは電荷蓄積層の上面および２つの側面に設けられている。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に従ったメモリの構成を示す平面図。
【図２】第１の実施形態に従ったメモリセルアレイＭＣＡの構成図。
【図３】図１の３−３線に沿った断面図。
【図４】第１の実施形態によるメモリの製造方法を示す断面図。
【図５】図４に続く、メモリの製造方法を示す断面図。
【図６】図５に続く、メモリの製造方法を示す断面図。
【図７】図６に続く、メモリの製造方法を示す断面図。
【図８】図７に続く、メモリの製造方法を示す断面図。
【図９】図８に続く、メモリの製造方法を示す断面図。
【図１０】図９に続く、メモリの製造方法を示す断面図。
【図１１】図１０に続く、メモリの製造方法を示す断面図。
【図１２】第２の実施形態に従ったメモリの構成を示す断面図。
【図１３】第２の実施形態によるメモリの製造方法を示す断面図。
【図１４】図１３に続く、メモリの製造方法を示す断面図。
【図１５】第３の実施形態に従ったメモリの構成を示す断面図。
【図１６】第３の実施形態によるメモリの製造方法を示す断面図。
【図１７】図１６に続く、メモリの製造方法を示す断面図。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１４】
（第１の実施形態）
図１は、第１の実施形態に従ったＮＡＮＤフラッシュＥＥＰＲＯＭ（以下、単にメモリともいう）の構成を示す平面図である。メモリは、メモリセルアレイＭＣＡと、周辺回路ＰＲＩと、第１のダミーセルＤＣ１と、第２のダミーセルＤＣ２とを備えている。
【００１５】
メモリセルアレイＭＣＡは、アクティブエリアＡＡ上に形成された複数のメモリセルＭＣを有する。メモリセルアレイＭＣＡの詳細な構成は、図２に示す。周辺回路は、メモリセルアレイＭＣＡの周辺に形成され、メモリセルアレイＭＣＡを制御するために設けられた複数の半導体素子（図示せず）を有する。
【００１６】
第１および第２のダミーセルＤＣ１、ＤＣ２は、アレイ端パターンＡＥＰの領域に形成されている。アレイ端パターンＡＥＰは、メモリセルアレイＭＣＡの微細なパターンを描画するために、メモリセルアレイＭＣＡと周辺回路ＰＲＩとの間に設けられたラインパターンである。本実施形態では、第１のダミーセルＤＣ１が、メモリセルアレイＭＣＡ端に近いメモリセルＭＣのパターンを充分に露光するために、隣接するメモリセルＭＣ間の間隔と同程度の間隔Ｓ０を空けてメモリセルアレイに隣接するように配置されている。
【００１７】
アレイ端パターンＡＥＰの領域上に示す第１の境界としての境界ＺＬは、ゲート絶縁膜の厚い高耐圧トランジスタとゲート絶縁膜の薄い低耐圧トランジスタとの境界を示す。境界ＺＬを境として周辺回路ＰＲＩ側に高耐圧用のゲート絶縁膜が設けられ、メモリセルアレイＭＣＡ側に低耐圧用のゲート絶縁膜（トンネルゲート絶縁膜）が設けられている。従って、メモリセルＭＣのトンネルゲート絶縁膜は、低耐圧トランジスタ用の薄いゲート絶縁膜である。周辺回路ＰＲＩのトランジスタのゲート絶縁膜は、高耐圧トランジスタ用の厚いゲート絶縁膜である。
【００１８】
本実施形態において、境界ＺＬは、第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間に位置する。従って、第１のダミーセルＤＣ１は、低耐圧用のゲート絶縁膜（図３の参照番号２０）を有する。第２のダミーセルＤＣ２は、高耐圧用のゲート絶縁膜を有する（図３の参照番号３０）。
【００１９】
第２の境界としての境界ＡＰは、側壁転写プロセスを用いてメモリセルアレイＭＣＡに側壁マスクを形成する際に、周辺回路ＰＲＩを被覆するフォトレジストの境界である。素子の微細化により、メモリセルアレイＭＣＡとアレイ端パターンＡＥＰとの間（間隔Ｓ０）に境界ＡＰを位置づけることは、リソグラフィ技術では困難である。これに対し、本実施形態では、間隔Ｓ０よりも広いアレイ端パターンＡＥＰの領域（第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間）に境界ＡＰを位置づけている。従って、リソグラフィ技術で簡単にフォトレジストの境界ＡＰを位置づけることができる。アレイ端パターンＡＥＰの領域に境界ＡＰがある場合、アレイ端パターンＡＥＰにある芯材は変形したまま残存せず、除去される（図７参照）。このため、アレイ端パターンＡＥＰにあるダミーセルＤＣ１、ＤＣ２は、メモリセルＭＣとほぼ同じサイズに形成される。
【００２０】
第３の境界としての境界ＥＢは、素子分離ＳＴＩをエッチングバックするときに周辺回路ＰＲＩを被覆するフォトレジストの境界である。メモリセルアレイＭＣＡの領域では素子分離ＳＴＩの形成時に、素子分離ＳＴＩをエッチングバックしてフローティングゲートＦＧ（電荷蓄積層）の側面を露出させ、フローティングゲートＦＧの側面にＩＰＤ（Inter-Poly Dielectric）膜およびコントロールゲートＣＧを設ける。素子分離ＳＴＩのエッチングバックの際、周辺回路ＰＲをフォトレジストで保護する。境界ＥＢは、第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間に位置する。従って、第１のダミーセルＤＣ１のフローティングゲートＦＧの両側側面には、ＩＰＤ膜およびコントロールゲートＣＧが設けられる。一方、第２のダミーセルＤＣ１のフローティングゲートＦＧの両側側面には、ＩＰＤ膜およびコントロールゲートＣＧはほとんど設けられず、素子分離ＳＴＩが残置される。尚、メモリセルＭＣ、第１および第２のダミーセルＤＣ１、ＤＣ２のより詳細な構成および製造方法は、後述する。
【００２１】
図２は、第１の実施形態に従ったメモリセルアレイＭＣＡの構成図である。メモリセルアレイは、複数のメモリブロックＢＬＯＣＫを含む。図２には、或るブロックＢＬＯＣＫｉ（ｉは整数）の構成を示す。ブロックＢＬＯＣＫｉは、データ消去の単位であり、各カラムのビット線ＢＬに接続される複数のＮＡＮＤストリングＮＳ０〜ＮＳ５を含む。ＮＡＮＤストリングＮＳ０〜ＮＳ５は、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＧＳ、ＳＧＤとを有する。ＮＡＮＤストリングＮＳは、図１に示すようにストライプ状に形成されたアクティブエリアＡＡ上に設けられている。この例では、各ＮＡＮＤストリングＮＳにおいて５つのメモリセルＭＣが直列に接続されているが、通常、３２個または６４個のメモリセルＭＣが直列に接続されている。ＮＡＮＤストリングＮＳ０〜ＮＳ５の一端は、対応するビット線ＢＬ０〜ＢＬ５に接続され、その他端は共通ソース線ＳＬに接続されている。
【００２２】
メモリセルＭＣのコントロールゲートＣＧは、そのメモリセルＭＣが属するページに対応するワード線ＷＬ０〜ＷＬ４に接続されている。例えば、ページｊ（ｊ＝０〜４）に属するメモリセルＭＣのコントロールゲートは、ワード線ＷＬｊに接続されている。選択ゲートトランジスタＳＧＤ、ＳＧＳのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。ページは、データ読出しまたはデータ書込みの単位である。
【００２３】
複数のワード線ＷＬは、ロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交するようにカラム方向に延伸している。
【００２４】
図２に示すように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって構成される格子形状の交点に対応して設けられている。例えば、ワード線ＷＬ０〜ＷＬ４とビット線ＢＬ０〜ＢＬ５とによって構成される格子形状の交点は、５×６のマトリクス状に位置する。メモリセルＭＣは、これらの交点に対応するように５×６のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、５×６（３０個）のメモリセルＭＣを有するが、１ブロック内のメモリセルＭＣの個数は、これに限定されない。
【００２５】
メモリセルＭＣは、フローティングゲートＦＧおよびコントロールゲートＣＧを有するｎ型ＦＥＴ（Field-Effect Transistor）で構成されている。ワード線ＷＬによってコントロールゲートＣＧに電圧を与えることで、フローティングゲートＦＧに電荷（電子）を注入し、あるいは、フローティングゲートＦＧから電荷（電子）を放出させる。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。メモリセルＭＣは、フローティングゲートＦＧに蓄積された電荷の量（電子の数）に応じた閾値電圧を有する。メモリセルＭＣは、閾値電圧の違いとして、二値データ（１ビット）あるいは多値データ（２ビット以上）を電気的に記憶することができる。
【００２６】
図３は、図１の３−３線に沿った断面図である。図３は、メモリセルアレイＭＣＡ、アレイ端パターンＡＥＰおよび周辺回路ＰＲＩの構成を示す。
【００２７】
本実施形態によるメモリは、半導体基板１０を備えている。メモリセルＭＣは、トンネルゲート絶縁膜２０と、フローティングゲートＦＧと、ゲート間絶縁膜ＩＰＤと、コントロールゲートＣＧとを含む。
【００２８】
第１の絶縁膜としてのトンネルゲート絶縁膜２０は、半導体基板１０上に設けられている。トンネルゲート絶縁膜２０は、低耐圧用のゲート絶縁膜であり、例えば、シリコン酸化膜を用いて形成されている。フローティングゲートＦＧは、トンネルゲート絶縁膜２０上に設けられ、電荷（電子）を蓄積し、あるいは、放出することによってデータを格納することができる。フローティングゲートＦＧは、例えば、ポリシリコンを用いて形成されている。ゲート間絶縁膜ＩＰＤは、フローティングゲートＦＧ上に設けられている。ゲート間絶縁膜ＩＰＤは、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜よりも誘電率の高いＨｉｇｈ−ｋ膜を用いて形成されている。コントロールゲートＣＧは、ゲート間絶縁膜ＩＰＤ上に設けられており、フローティングゲートＦＧの電圧を制御する。コントロールゲートＣＧは、例えば、ポリシリコンを用いて形成されている。
【００２９】
コントロールゲートＣＧおよびゲート間絶縁膜ＩＰＤは、互いに隣接する複数のメモリセルＭＣ間において素子分離ＳＴＩ（半導体基板１０）へ向かって落とし込まれており、フローティングゲートＦＧのロウ方向に向く２つの側面に面している。これにより、コントロールゲートＣＧとフローティングゲートＦＧとの間の対向面積が大きくなるので、コントロールゲートＣＧとフローティングゲートＦＧとチャネルとの間のカップリング容量比Ｃｒが大きくなる。これにより、コントロールゲートＣＧによって、フローティングゲートＦＧの電圧を制御しやすくなる。
【００３０】
メモリセルアレイＭＣＡと周辺回路ＰＲＩとの間のアレイ端パターンＡＥＰには、第１および第２のダミーセルＤＣ１、ＤＣ２が設けられている。第１および第２のダミーセルＤＣ１、ＤＣ２の平面レイアウトにおける大きさは、メモリセルＭＣとほぼ同じ大きさである。
【００３１】
第１のダミーセルＤＣ１は、メモリセルＭＣと同様の構成を有する。即ち、第１のダミーセルＤＣ１は、トンネルゲート絶縁膜２０と、フローティングゲートＦＧと、ゲート間絶縁膜ＩＰＤと、コントロールゲートＣＧとを含む。第１のダミーセルＤＣ１は、メモリセルアレイＭＣＡから間隔Ｓ０だけ離れた位置に、メモリセルアレイＭＣＡの端に隣接して設けられている。間隔Ｓ０は、メモリセルアレイＭＣＡを微細加工することができるように設定され、メモリセルＭＣ間の間隔と同程度かそれより大きくてもよい。
【００３２】
境界ＥＢが第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間にあるので、第１のダミーセルＤＣ１においては、コントロールゲートＣＧおよびゲート間絶縁膜ＩＰＤは、フローティングゲートＦＧの上面だけでなく、ロウ方向に向く２つの側面にも設けられている。換言すると、コントロールゲートＣＧおよびゲート間絶縁膜ＩＰＤは、フローティングゲートＦＧのロウ方向の両側において素子分離ＳＴＩ（半導体基板１０）に向かって落とし込まれている。これにより、コントロールゲートＣＧは、フローティングゲートＦＧの上面だけでなく、２つの側面にも面しているので、カップリング容量比Ｃｒが大きくなる。その結果、データ書込みまたはデータ消去において、コントロールゲートＣＧ（ワード線ＷＬ）に電圧が印加された場合であっても、第１のダミーセルＤＣ１において、ゲート間絶縁膜ＩＰＤまたはトンネルゲート絶縁膜２０が破壊され難くなる。
【００３３】
第２のダミーセルＤＣ２は、第１のダミーセルＤＣ１と周辺回路ＰＲＩとの間に設けられており、トンネルゲート絶縁膜２０よりも厚い第２の絶縁膜としてのゲート絶縁膜３０を備える。これは、境界ＺＬが第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間にあるからである。さらに、第２のダミーセルＤＣ２は、ゲート絶縁膜３０上に形成されたフローティングゲートＦＧと、フローティングゲートＦＧ上に設けられたゲート間絶縁膜ＩＰＤと、ゲート間絶縁膜ＩＰＤ上に設けられたコントロールゲートＣＧとを備えている。
【００３４】
第２のダミーセルＤＣ２において、コントロールゲートＣＧおよびゲート間絶縁膜ＩＰＤは、フローティングゲートＦＧの上面に設けられているものの、フローティングゲートＦＧの両側において素子分離ＳＴＩ（半導体基板１０）に向かって落とし込まれていない。フローティングゲートＦＧのロウ方向に向かう２つの側面は、素子分離ＳＴＩに面している。これは、境界ＥＢが第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間に位置するからである。しかし、第２のダミーセルＤＣ２は、高耐圧用のゲート絶縁膜３０を備えているため、第２のダミーセルＤＣ２の耐圧は問題とならない。
【００３５】
本実施形態によれば、第１のダミーセルＤＣ１において、コントロールゲートＣＧおよびゲート間絶縁膜ＩＰＤは、フローティングゲートＦＧの上面だけでなく、ロウ方向に向く２つの側面にも設けられている。コントロールゲートＣＧは、フローティングゲートＦＧの上面だけでなく、２つの側面にも面しているので、カップリング容量比Ｃｒが大きくなる。その結果、データ書込みまたはデータ消去において、コントロールゲートＣＧ（ワード線ＷＬ）に電圧が印加された場合であっても、第１のダミーセルＤＣ１において、ゲート間絶縁膜ＩＰＤまたはトンネルゲート絶縁膜２０が破壊され難くなる。即ち、アレイ端パターンＡＥＰにおける第１および第２のダミーセルＤＣ１、ＤＣ２の耐圧を上昇させることができる。
【００３６】
図４〜図１１は、第１の実施形態によるメモリの製造方法を示す断面図である。まず、図４に示すように、第１の絶縁膜としてのトンネルゲート絶縁膜２０および第２の絶縁膜としてのゲート絶縁膜３０を半導体基板１０上に形成する。第１の境界としての境界ＺＬを境としてメモリセルアレイＭＣＡ側にトンネルゲート絶縁膜２０を形成し、周辺回路ＰＲＩ側にゲート絶縁膜３０を形成する。トンネルゲート絶縁膜２０は、例えば、数ｎｍであり、ゲート絶縁膜３０は、トンネルゲート絶縁膜２０よりも厚く、例えば、約３０ｎｍである。
【００３７】
トンネルゲート絶縁膜２０およびゲート絶縁膜３０は、例えば、半導体基板１０を熱酸化して形成されたシリコン酸化膜を用いて形成されている。尚、トンネルゲート絶縁膜２０の表面およびゲート絶縁膜３０の表面が同一面になるように、周辺回路ＰＲＩ側の半導体基板１０の表面は、予めエッチングされている。
【００３８】
ここで、境界ＺＬは、後に形成される第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間に位置し、メモリセルＭＣと第１のダミーセルＤＣ１との間には位置していない。即ち、境界ＺＬは、メモリセルＭＣと第１のダミーセルＤＣ１との間隔Ｓ０よりも広いアレイ端パターンＡＥＰに重複するように設定されている。メモリセルＭＣと第１のダミーセルＤＣ１との間の間隔Ｓ０は、例えば、約５０〜１５０ｎｍであり、第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間の間隔（アレイ端パターンＡＥＰの間隔）は、例えば、約５００ｎｍである。従って、本実施形態によれば、半導体基板１０のエッチングおよびゲート絶縁膜２０、３０の形成のためのリソグラフィ工程において、アライメントが比較的容易である。
【００３９】
次に、図５に示すように、トンネルゲート絶縁膜２０およびゲート絶縁膜３０上にフローティングゲートＦＧの材料を堆積する。フローティングゲートＦＧは、例えば、ポリシリコンを用いて形成されている。
【００４０】
次に、第１のマスク材４１の材料、第２のマスク材４２の材料および芯材５０の材料をフローティングゲートＦＧの材料上に堆積する。第１のマスク材４１は、例えばシリコン酸化膜等の絶縁膜を用いて形成される。第２のマスク材４１は、例えば第１のマスク材および芯材５０とは異なる絶縁膜、例えばアモスファスシリコン膜やシリコン窒化膜を用いて形成される。芯材５０は、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、芯材５０の材料を加工する。このとき、図６に示すように、アレイ端パターンＡＥＰの芯材５０は境界ＺＬに重複する。続いて、側壁マスク６０の材料を芯材５０の上面および側面、並びに、第２のマスク材４２の材料上に堆積する。側壁マスク６０の材料は、芯材５０とは異なる絶縁膜、例えば、シリコン窒化膜またはアモルファスシリコンを用いて形成されている。側壁マスク６０の材料は、側壁マスク６０の材料を芯材５０の上面および側面を被覆するように形成される。次に、ＲＩＥ法を用いて側壁マスク６０の材料を異方的にエッチングする。これにより、図６に示すように、側壁マスク６０が芯材５０の側面に残置される。
【００４１】
次に、リソグラフィ技術を用いて、第２の境界としての境界ＡＰを境として、周辺回路ＰＲＩ側の領域をフォトレジストＰＲで被覆する。境界ＡＰは、境界ＺＬと同様に、第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間に位置し、アレイ端パターンＡＥＰに重複するように設定されている。
【００４２】
次に、フォトレジストＰＲをマスクとして用いて、側壁マスク６０を残置させたまま、露出された芯材５０を選択的にエッチングする。このとき、ウェットエッチング、ＣＤＥ（Chemical Dry Etching）等の等方性エッチングを用いて、芯材５０を除去する。境界ＡＰは、アレイ端パターンＡＥＰに重複しており、アレイ端パターンＡＥＰにおける芯材５０の上面の一部は露出されている。従って、アレイ端パターンＡＥＰの芯材５０も同時に除去される。フォトレジストＰＲで被覆された周辺回路ＰＲＩ側の芯材５０は残置される。これにより、図７に示す構造が得られる。
【００４３】
境界ＡＰ（アレイ端パターンＡＥＰ）より周辺回路ＰＲＩ側においては、芯材５０が残置されているので、周辺回路ＰＲＩでは、芯材５０および側壁マスク６０が素子の電極パターン（ゲート電極またはキャパシタ電極等）に形成される。一方、境界ＡＰよりメモリセルアレイＭＣＡ側では、芯材５０は除去されるので、側壁マスク６０がフローティングゲートＦＧのパターンに形成される。また、アレイ端パターンＡＥＰのうち境界ＡＰより周辺回路ＰＲＩ側でも、芯材５０は除去されるので、側壁マスク６０がフローティングゲートＦＧのパターンに形成される。
【００４４】
次に、フォトレジストＰＲの除去後、側壁マスク６０または芯材５０をマスクとして用いて、第２のマスク材４２をＲＩＥ法で加工する。第２のマスク材４２をマスクとして用いて、第１のマスク材４１をＲＩＥ法で加工する。第１のマスク材４１をマスクとして、フローティングゲートＦＧの材料、トンネルゲート絶縁膜２０、ゲート絶縁膜３０および半導体基板１０をＲＩＥ法で加工する。これにより、図８に示すように、フローティングゲートＦＧを形成するとともに、素子分離ＳＴＩに用いられるトレンチ７０を形成する。
【００４５】
尚、境界ＺＬを境として、膜厚の異なるトンネルゲート絶縁膜２０およびゲート絶縁膜３０が隣接している。絶縁膜２０、３０（例えば、シリコン酸化膜）をエッチングする際、絶縁膜２０、３０のエッチング選択比は、半導体基板１０（例えば、シリコン単結晶）に比べて高い。絶縁膜２０、３０のエッチングを終了し半導体基板１０のエッチングを開始する時点では、ＺＬ境界部における半導体基板１０の段差は残った状態となっている。半導体基板１０のエッチング速度はメモリセルＭＣＡ、アレイ端パターンＡＥＰおよび周辺回路ＰＲＩのいずれにおいても変わらない。このため、アレイ端パターンＡＥＰにおけるトレンチ７０の底部には、境界ＺＬを境として段差ＳＴが形成される。
【００４６】
次に、トレンチ７０内に素子分離絶縁膜８０を充填する。続いて、フローティングゲートＦＧの上面が露出されるまで、素子分離絶縁膜８０を平坦化処理する。これにより、図９に示す構造が得られる。
【００４７】
次に、図１０に示すように、リソグラフィ技術を用いて、第３の境界としての境界ＥＢを境として周辺回路ＰＲＩ側の領域をフォトレジストＰＲ２で被覆し、メモリセルアレイＭＣＡ側の領域を露出させる。次に、図１０に示すように、メモリセルアレイＭＣＡにある素子分離絶縁膜８０をエッチングバックすることによって、フローティングゲートＦＧの側面の上部を露出させる。境界ＥＢは、第１のダミーセルＤＣ１と周辺回路ＰＲＩとの間にあり、本実施形態では、境界ＥＢは、アレイ端パターンＡＥＰに重複している。従って、第１のダミーセルＤＣ１のフローティングゲートＦＧの側面も露出される。
【００４８】
一方、本実施形態では、第２のダミーセルＤＣ２は、フォトレジストＰＲ２で被覆されているため、第２のダミーセルＤＣ２の側面は、素子分離絶縁膜８０で被覆されたままである。
【００４９】
フォトレジストＰＲ２の除去後、図１１に示す構ように、ゲート間絶縁膜ＩＰＤをメモリセルＭＣおよび第１のダミーセルＤＣ１のそれぞれのフローティングゲートＦＧの上面および側面に堆積する。即ち、ゲート間絶縁膜ＩＰＤは、隣接するメモリセルＭＣ間にある素子分離ＳＴＩ（半導体基板１０）に向かって落とし込まれている。また、ゲート間絶縁膜ＩＰＤは、第１のダミーセルＤＣ１の上面および側面も被覆するように形成され、第１のダミーセルＤＣ１の両側においても素子分離ＳＴＩ（半導体基板１０）に向かって落とし込まれている。さらに、第２のダミーセルＤＣ２の側面は素子分離絶縁膜８０で被覆されたままであるので、ゲート間絶縁膜ＩＰＤは、第２のダミーセルＤＣ２の上面上に堆積されるが、その側面には堆積されない。
【００５０】
ゲート間絶縁膜ＩＰＤの膜厚は、ゲート間絶縁膜ＩＰＤが互いに隣接するメモリセルＭＣ間を埋め込まないように、メモリセルＭＣ間の間隔の２分の１未満とする。
【００５１】
次に、周辺回路ＰＲＩにおいて、フローティングゲートＦＧとコントロールゲートＣＧとを電気的に接続させるために、ゲート間絶縁膜ＩＰＤの一部を除去する。また、必要に応じてメモリセルアレイＭＣＡにおいても、図示しない選択ゲートトランジスタ部分のゲート間絶縁膜ＩＰＤの一部を除去する。
【００５２】
次に、コントロールゲートＣＧの材料をゲート間絶縁膜ＩＰＤ上に堆積する。コントロールゲートＣＧは、例えば、ポリシリコンや金属シリサイドを用いて形成される。コントロールゲートＣＧは、メモリセルＭＣおよび第１のダミーセルＤＣ１のそれぞれのフローティングゲートＦＧの上面および側面にゲート間絶縁膜ＩＰＤを介して形成される。換言すると、コントロールゲートＣＧは、ゲート間絶縁膜ＩＰＤと同様に、メモリセルＭＣおよび第１のダミーセルＤＣ１のそれぞれのフローティングゲートＦＧの両側において素子分離ＳＴＩ（半導体基板１０）に向かって落とし込まれている。コントロールゲートＣＧを加工した後、層間絶縁膜、ビット線ＢＬ等を形成することによって、図３に示すメモリが完成する。
【００５３】
本実施形態によれば、境界ＺＬがアレイ端パターンＡＥＰの第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間に設定されている。通常、第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間の間隔は、メモリセルアレイＭＣＡと第１のダミーセルＤＣ１との間の間隔Ｓ０に比べて大きい。従って、本実施形態では、高耐圧用のゲート絶縁膜３０と低耐圧用のトンネルゲート絶縁膜２０とを形成する際の、リソグラフィ工程のアライメントが容易である。境界ＡＰおよびＥＢについても、境界ＺＬと同様のことが言える。
【００５４】
本実施形態によれば、境界ＺＬがアレイ端パターンＡＥＰの第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間に設定されている。これにより、第２のダミーセルＤＣ２は、トンネルゲート絶縁膜２０よりも厚いゲート絶縁膜３０を備える。従って、第２のダミーセルＤＣ２は、メモリセルＭＣよりも耐圧の高い高耐圧トランジスタとなる。
【００５５】
一方、第１のダミーセルＤＣ１は、トンネルゲート絶縁膜２０を備える。しかし、境界ＡＰおよび境界ＥＢが第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間に設定されている。従って、アレイ端パターンＡＥＰにある芯材５０を除去し、第１のダミーセルＤＣ１と第２のダミーセルＤＣ２との間に素子分離ＳＴＩを形成することができ、かつ、第１のダミーセルＤＣ１のフローティングゲートＦＧの両側にある素子分離絶縁膜８０をエッチングバックすることができる。これにより、コントロールゲートＣＧは、第１のダミーセルＤＣ１のフローティングゲートＦＧの両側面にゲート間絶縁膜ＩＰＤを介して面する。その結果、カップリング容量比Ｃｒが大きくなり、データ書込みまたはデータ消去において、第１のダミーセルＤＣ１のゲート間絶縁膜ＩＰＤまたはトンネルゲート絶縁膜２０が破壊されることを抑制することができる。即ち、アレイ端パターンＡＥＰにおける第１および第２のダミーセルＤＣ１、ＤＣ２の耐圧を上昇させることができる。
【００５６】
（第２の実施形態）
図１２は、第２の実施形態に従ったメモリの構成を示す断面図である。第２の実施形態では、境界ＥＢが第２のダミーセルＤＣ２に重複するように設定されている点で第１の実施形態と異なる。これにより、第２のダミーセルＤＣ２のフローティングゲートＦＧの片側側面Ｆ１にはゲート間絶縁膜ＩＰＤおよびコントロールゲートＣＧが設けられており、他方の側面Ｆ２には素子分離絶縁膜８０が設けられている。これにより、第２のダミーセルＤＣ２の耐圧が第１の実施形態と比べさらに高くなる。第２の実施形態のその他の構成は、対応する第１の実施形態の構成と同様でよい。従って、第２の実施形態は、第１の実施形態と同様の効果を有する。
【００５７】
第２の実施形態の製造方法は、図４から図９に示す工程を得た後、図１３および図１４に示す工程を含む。
【００５８】
第２の実施形態では、境界ＥＢが第２のダミーセルＤＣ２に重複するので、素子分離絶縁膜８０をエッチングバックする際に、図１３に示すように、第２のダミーセルＤＣ２のフローティングゲートＦＧの片側の側面Ｆ１が露出される。
【００５９】
これに伴い、図１４に示すように、ゲート間絶縁膜ＩＰＤは、第２のダミーセルＤＣ２のフローティングゲートＦＧの上面および片側の側面Ｆ１にも形成される。第２のダミーセルＤＣ２のフローティングゲートＦＧの他方の側面Ｆ２は、素子分離ＳＴＩで被覆されたままである。コントロールゲートＣＧは、第２のダミーセルＤＣ２のフローティングゲートＦＧの上面および片側の側面Ｆ１にゲート間絶縁膜ＩＰＤを介して形成される。その後、第１の実施形態と同様に層間絶縁膜およびビット線等を形成することによって、第２の実施形態によるメモリが完成する。
【００６０】
（第３の実施形態）
図１５は、第３の実施形態に従ったメモリの構成を示す断面図である。第３の実施形態では、境界ＥＢが第２のダミーセルＤＣ２と周辺回路ＰＲＩとの間にある素子分離ＳＴＩにおいて重複するように設定されている点で第１の実施形態と異なる。これにより、第２のダミーセルＤＣ２のフローティングゲートＦＧの両側側面Ｆ１、Ｆ２にはゲート間絶縁膜ＩＰＤおよびコントロールゲートＣＧが設けられている。これにより、第２のダミーセルＤＣ２の耐圧が第２の実施形態と比べさらに高くなる。第３の実施形態のその他の構成は、対応する第１の実施形態の構成と同様でよい。従って、第３の実施形態は、第１の実施形態と同様の効果を有する。
【００６１】
第３の実施形態の製造方法は、図４から図９に示す工程を得た後、図１６および図１７に示す工程を含む。
【００６２】
第３の実施形態では、境界ＥＢが第２のダミーセルＤＣ２と周辺回路ＰＲＩとの間の素子分離ＳＴＩに重複するので、素子分離絶縁膜８０をエッチングバックする際に、図１６に示すように、第２のダミーセルＤＣ２のフローティングゲートＦＧの両側側面Ｆ１、Ｆ２が露出される。
【００６３】
これに伴い、図１７に示すように、ゲート間絶縁膜ＩＰＤは、第２のダミーセルＤＣ２のフローティングゲートＦＧの上面および両側側面Ｆ１、Ｆ２にも形成される。コントロールゲートＣＧは、第２のダミーセルＤＣ２のフローティングゲートＦＧの上面および両側側面Ｆ１、Ｆ２にゲート間絶縁膜ＩＰＤを介して形成される。その後、第１の実施形態と同様に層間絶縁膜およびビット線等を形成することによって、第３の実施形態によるメモリが完成する。
【００６４】
尚、第１から第３の実施形態により、境界ＥＢは、第１のダミーセルＤＣ１と周辺回路ＰＲＩとの間の任意の位置、言い換えると境界ＺＬを基準としてメモリセルアレイＭＣＡ側のもっとも近くに設けられた側壁６０と周辺回路ＰＲＩとの間に設定されればよいことになる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６６】
ＭＣＡ・・・メモリセルアレイ、ＰＲＩ・・・周辺回路、ＭＣ・・・メモリセル、ＤＣ１・・・第１のダミーセル、ＤＣ２・・・第２のダミーセル、ＡＥＰ・・・アレイ端パターン、ＳＴＩ・・・素子分離、ＡＡ・・・アクティブエリア、ＦＧ・・・フローティングゲート、ＣＧ・・・コントロールゲート、ＩＰＤ・・・ＩＰＤ膜、１０・・・半導体基板、２０・・・トンネルゲート絶縁膜、３０・・・ゲート絶縁膜

【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ電荷を蓄積可能な電荷蓄積層と、前記電荷蓄積層上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられ前記電荷蓄積層の電圧を制御するコントロールゲートとを含む複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの周辺に設けられた周辺回路と、
前記第１の絶縁膜と、前記電荷蓄積層と、前記ゲート間絶縁膜と、前記コントロールゲートとを含み、前記メモリセルアレイの端に設けられた第１のダミーセルと、
前記半導体基板上に設けられ前記第１の絶縁膜よりも厚い第２の絶縁膜を含み、前記第１のダミーセルと前記周辺回路との間に設けられた第２のダミーセルとを備え、
前記第１のダミーセルにおいて、前記ゲート間絶縁膜および前記コントロールゲートは前記電荷蓄積層の上面および２つの側面に設けられ、
前記第１のダミーセルの前記ゲート間絶縁膜および前記コントロールゲートは、前記電荷蓄積層の両側において前記半導体基板に向かって落とし込まれており、
前記第２のダミーセルにおいて、前記電荷蓄積層は前記第２の絶縁膜上に設けられ、前記ゲート間絶縁膜は前記電荷蓄積層上に設けられ、前記コントロールゲートは前記ゲート間絶縁膜上に設けられ、
前記第２のダミーセルの前記電荷蓄積層の両側側面に素子分離絶縁膜が設けられていることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられ電荷を蓄積可能な電荷蓄積層と、前記電荷蓄積層上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられ前記電荷蓄積層の電圧を制御するコントロールゲートとを含む複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの周辺に設けられた周辺回路と、
前記第１の絶縁膜と、前記電荷蓄積層と、前記ゲート間絶縁膜と、前記コントロールゲートとを含み、前記メモリセルアレイの端に設けられた第１のダミーセルと、
前記半導体基板上に設けられ前記第１の絶縁膜よりも厚い第２の絶縁膜を含み、前記第１のダミーセルと前記周辺回路との間に設けられた第２のダミーセルとを備え、
前記第１のダミーセルにおいて、前記ゲート間絶縁膜および前記コントロールゲートは前記電荷蓄積層の上面および２つの側面に設けられていることを特徴とする半導体記憶装置。
【請求項３】
前記第１のダミーセルの前記ゲート間絶縁膜および前記コントロールゲートは、前記電荷蓄積層の両側において前記半導体基板に向かって落とし込まれていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２のダミーセルにおいて、前記電荷蓄積層は前記第２の絶縁膜上に設けられ、前記ゲート間絶縁膜は前記電荷蓄積層上に設けられ、前記コントロールゲートは前記ゲート間絶縁膜上に設けられ、
前記第２のダミーセルの前記電荷蓄積層の両側側面に素子分離絶縁膜が設けられていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第２のダミーセルにおいて、前記電荷蓄積層は前記第２の絶縁膜上に設けられ、前記ゲート間絶縁膜は前記電荷蓄積層上に設けられ、前記コントロールゲートは前記ゲート間絶縁膜上に設けられ、
前記第２のダミーセルの前記電荷蓄積層の片側側面に前記ゲート間絶縁膜および前記コントロールゲートが設けられ、
前記第２のダミーセルの前記電荷蓄積層の他方の側面に素子分離絶縁膜が設けられていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項６】
前記第２のダミーセルにおいて、前記電荷蓄積層は前記第２の絶縁膜上に設けられ、前記ゲート間絶縁膜は前記電荷蓄積層上に設けられ、前記コントロールゲートは前記ゲート間絶縁膜上に設けられ、
前記第２のダミーセルの前記電荷蓄積層の両側側面に前記ゲート間絶縁膜および前記コントロールゲートが設けられていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項７】
前記第１および前記第２のダミーセルは、前記メモリセルとほぼ同じ大きさを有することを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項８】
複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの周辺に設けられた周辺回路と、前記メモリセルアレイの端に設けられた第１のダミーセルと、前記第１のダミーセルと前記周辺回路との間に設けられた第２のダミーセルとを備えた半導体記憶装置の製造方法であって、
前記第１のダミーセルと前記第２のダミーセルとの間の第１の境界を境として前記メモリセルアレイ側の半導体基板上に第１の絶縁膜を形成し、前記第１の境界を境として前記周辺回路側の前記半導体基板上に前記第１の絶縁膜よりも厚い第２の絶縁膜を形成し、
前記第１および前記第２の絶縁膜上に電荷蓄積層の材料を形成し、
前記電荷蓄積層の材料上にマスク材と芯材とを形成し、
前記芯材の側面に側壁マスクを形成し、
前記第１のダミーセルと前記第２のダミーセルとの間の第２の境界を境として、前記周辺回路側の前記芯材を残置させつつ、前記メモリセルアレイ側の前記芯材を除去し、
前記芯材および前記側壁マスクをマスクとして用いて、前記電荷蓄積層を加工するとともに、素子分離用のトレンチを形成し、
前記素子分離用のトレンチ内に素子分離絶縁膜を充填し、
前記第１のダミーセルと前記周辺回路との間の第３の境界を境として、前記メモリセルアレイ側にある前記素子分離絶縁膜をエッチングして、前記メモリセルおよび少なくとも前記第１のダミーセルのそれぞれの前記電荷蓄積層の側面の少なくとも一部を露出させ、
前記メモリセルおよび前記第１のダミーセルのそれぞれの前記電荷蓄積層の上面および側面にゲート間絶縁膜を形成し、
前記メモリセルおよび前記第１のダミーセルのそれぞれの前記電荷蓄積層の上面および側面に前記ゲート間絶縁膜を介してコントロールゲートを形成することを具備した半導体記憶装置の製造方法。

【図１】