半導体記憶装置およびその製造方法
【課題】ビット当たりの単価を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１方向に沿う第１部分(11a)と第２方向に沿いかつ第１部分と接続された第２部分(11b)とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線(11)を含む。可変抵抗膜(15)は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線(12)は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線(13)は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。
【解決手段】半導体記憶装置は、第１方向に沿う第１部分(11a)と第２方向に沿いかつ第１部分と接続された第２部分(11b)とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線(11)を含む。可変抵抗膜(15)は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線(12)は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線(13)は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置は、ビット当たりの面積を縮小することを通じて製造コストの減少および大容量化が主に図られている。半導体記憶装置として、可変抵抗膜を用いた半導体記憶装置が知られている。可変抵抗膜は、抵抗値の相違する２つ以上の定常状態を有する。この複数の状態を保持データと関連付けることによってデータが不揮発に記憶される。このような記憶装置として、ＭＲＡＭ（magnetoresistive random access memory）およびＲｅＲＡＭ（resistive random access memory）がある。ＭＲＡＭおよびＲｅＲＡＭを含め、記憶装置のビット当たりの面積の縮小による発展が困難になってきている。その理由は、面積の縮小には物理的限界が存在すること、微細加工のための装置が高額であること等が挙げられる。このことは、ビット当たりの単価の低減が困難なことを意味する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ビット当たりの単価を低減できる半導体記憶装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、第１方向に沿う第１部分と第２方向に沿いかつ第１部分と接続された第２部分とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線を含む。可変抵抗膜は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の全体的な構造を示す図。
【図２】第１実施形態に係る半導体記憶装置の一部の斜視図。
【図３】第１実施形態に係る半導体記憶装置の平面図。
【図４】第１実施形態に係る半導体記憶装置の等価回路図。
【図５】第１実施形態に係る半導体記憶装置の製造方法の一ステップを示す斜視図。
【図６】図５に続くステップを示す斜視図。
【図７】図６に続くステップを示す斜視図。
【図８】図７に続くステップを示す斜視図。
【図９】図８に続くステップを示す斜視図。
【図１０】第２実施形態に係る半導体記憶装置の一部の斜視図。
【図１１】第２実施形態に係る半導体記憶装置の一部の斜視図。
【図１２】第２実施形態に係る半導体記憶装置の平面図。
【図１３】第２実施形態に係る半導体記憶装置の等価回路図。
【図１４】第３実施形態に係る半導体記憶装置の一部の斜視図。
【図１５】第３実施形態に係る半導体記憶装置の一部の斜視図。
【図１６】第３実施形態に係る半導体記憶装置の平面図。
【図１７】第２実施形態に係る半導体記憶装置の等価回路図。
【図１８】第３実施形態の変形例に係る半導体記憶装置の一部の斜視図。
【発明を実施するための形態】
【０００７】
以下に実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００８】
また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の全体的な構造を概略的に示している。図１に示されるように、半導体基板１の表面の上方に、メモリブロック２が設けられている。メモリブロック２は、ｚ軸に沿って間隔をもって重ねられた複数の層３ａ〜３ｎを含んでいる。層３ａ〜３ｎは、同じ構成を有し、このため、層３ａ〜３ｎを個別に特定する必要がない場合、１つの層を代表して、または包括的に層３と称する。層３は、ｘｙ平面に沿って行列状に配置された複数のメモリセル４を含んでいる。各メモリセル４は、少なくとも抵抗変化型素子およびトランジスタを含んでいる。
【００１０】
メモリブロック２は、複数の第１配線１１を含んでいる。各第１配線１１は、各層３中に位置し、ｘｙ平面に沿って後述の特定の形状を有し、特定の複数のメモリセル４の各々の一端に接続されている。メモリブロック２は、複数の第２配線１２を含んでいる。各第２配線１２は、複数の層３をｚ軸に沿って貫き、特定の複数のメモリセル４の各々の他端に接続されている。メモリブロック２はまた、制御線１３を有する。制御線１３は、トランジスタを制御するためのものであり、複数の層３をｚ軸に沿って貫き、複数のトランジスタのゲートとして機能する。
【００１１】
第１配線１１、第２配線１２、制御線１３は、基板１上の周辺回路１４と電気的に接続されている。第１配線１１は、メモリブロック２の端から導電性のプラグおよび配線を介して周辺回路１４に接続されている。第２配線および制御線１３は、メモリブロック２の内部を通過し、基板１の上方の導電性の配線およびプラグ配線を介して周辺回路１４と接続されている。
【００１２】
例えば、周辺回路１４は、例えばデコーダ、センスアンプ、コントローラ、電流ドライバ、電流シンク等を含んでいる。周辺回路１４は、コントローラを介してデコーダを制御して特定のメモリセルにデータを書き込んだり、特定のメモリセルからデータを読み出したりするように第１配線１１、第２配線１２、制御線１３を制御する。アクセス対象のメモリセルは、半導体記憶装置の外部からのアドレス信号によって特定され、コントローラおよびデコーダによって使用される。センスアンプは、読み出されたデータを増幅し、半導体記憶装置の外部に出力する。
【００１３】
図２は、第１実施形態に係る半導体記憶装置の一部を概略的に示す斜視図である。図２は、図１の構造のうちの３つの層のみを示している。図２に示されるように、複数の第１配線１１を含んでいる。各第１配線１１は、図１の１つの層３内に形成される。第１配線１１は、導電性の材料からなり、例えば不純物を含んだシリコンからなる。第１配線１１同士は、ｚ軸に沿って相互に距離を有する。各第１配線１１は同じ平面形状（ｘｙ平面に沿う形状）を有する。第１配線１１は、第１部分１１ａと複数の第２部分１１ｂとを有する。第１配線１１の第１部分１１ａは、ｙ軸に沿って延びる。第１配線の第２部分１１ｂは、ｘ軸に沿って延び、ｙ軸に沿って相互に距離を有する。各第２部分１１ｂは、一端において第１部分１１ａと接続さている。以上のような第１部分１１ａおよび第２部分１１ｂによって、第１配線１１は櫛状の平面形状を有する。
【００１４】
第１配線の第２部分１１ｂの各々の他端は、可変抵抗膜１５の一端と接続されている。可変抵抗膜１５は、ｙｚ平面に沿って広がり、ｘ軸に沿って対向する２つの面の一方（第１面）が、上記のように第２部分１１ｂの端と接続されている。可変抵抗膜１５のｘ軸に沿って対向する２つの面の他方（第２面）は、第２配線１２と接続されている。第２配線１２は、ｚ軸に沿って複数の層３を貫いて延び、ｚ軸に沿って並ぶ複数の可変抵抗膜１５の第２面に共通に接続されている。第２配線１２は、導電材料からなる。
【００１５】
制御線１３は、導電材料からなり、ｚ軸に沿って複数の層３を貫いて延びる。制御線１３は、ｘｙ面に沿って広がりを有し、ｚ軸に沿って並ぶ複数の第２部分１１ｂにｙ軸に沿って並ぶ。制御線１３は、第１配線１１の第１部分１１ａとも第２部分１１ｂとも距離を有しており、これらの間には絶縁材料（図示せず）が位置している。制御線１３は、例えば第１配線１１の第２部分１１ｂのｘ軸に沿った中間近傍に位置する。第１配線１１の第２部分１１ｂのうちの制御線１３に並ぶ部分は、非導電性の半導体材料、例えばシリコンからなる。この非導電性部分、第１配線１１の第２部分１１ｂのうちの非導電性部分を挟む２つの導電体部分、および制御線１３はトランジスタ１６を構成する。非導電性部分はチャネルとして機能し、所望の閾値に応じた適切な量および種類の不純物を含んでいる。第１配線１１の第２部分１１ｂのうちの非導電性部分を挟む２つの導電性部分はソース／ドレイン領域として機能する。制御線１３は、トランジスタ１６のゲート電極として機能する。制御線１３と、第１配線１１の第２部分１１ｂとの間の絶縁材料はゲート絶縁膜として機能する。トランジスタ１６は、制御線１３を適切な電位にすることによってオンする。可変抵抗膜１５とトランジスタ１６は、メモリセル４を構成する。可変抵抗膜１５と第１配線１１の第２部分１１ｂとによって、これらの境界においてダイオード１７が実現されている。ダイオード１７は、可変抵抗膜側においてアノードを有し、第１配線１１の第２部分側においてカソードを有する。
【００１６】
図２に示される各要素同士の間の領域、具体的には、例えば第１配線１１同士の間の領域は絶縁膜により埋め込まれている。
【００１７】
可変抵抗膜１５として、抵抗値の相違する２つ以上の定常状態を有し、２つの端子を通過する電流または２つの端子に印加される電圧に応じて１つの定常状態を取るあらゆる素子を用いることができる。より具体的には、ＲｅＲＡＭまたはＭＲＡＭのメモリセルにおいて使用されるものを用いることができる。ＲｅＲＡＭにおいて用いられるタイプの可変抵抗膜は、素子への印加電圧／電流によって内部の物理状態が変化する物質、より具体的には強相関系材料を含んでいる。また、ＭＲＡＭにおいて用いられるタイプの可変抵抗膜は、少なくとも、積層された、強磁性材料からなる固定層、非磁性材料からなる中間層、強磁性材料からなる自由層（記録層）を含む。このタイプの素子は、スピン偏極した電子の流れを、２つの端子を通過する電流の向きに応じて低抵抗状態または高抵抗状態を取るように構成される。
【００１８】
可変抵抗膜１５の種類に応じて、メモリセル４にデータを記憶させるためのメモリセル４への電流または電圧の印加の仕方は相違する。また、本実施形態に適用された可変抵抗膜の種類に応じて、周辺回路１４の構成も相違する。電流または電圧の大きさや方向、さらに非選択のメモリセルへの電流または電圧の印加を含め、選択されたメモリセル４にデータを記憶させるためのあらゆる詳細事項は、実施形態に依存せず、従って実施形態を限定しない。このような詳細事項は、当業者にとって知られている。概略的には、選択メモリセル４の可変抵抗膜１５には、これと接続された第１配線１１および第２配線１２によって適切な電流または電圧が印加され、これを通じて、選択メモリセル４にデータが記憶される。また、選択メモリセル４に適切な電流または電圧を印加することを通じて選択メモリセル４のデータが読み出される。
【００１９】
図２の構造は、ｘ軸に沿って繰り返し設けられている。図３は、第１実施形態に係る半導体記憶装置の平面図を概略的に示している。また、図３は、１層のみを示している。図３に示されるように、ｘ軸に沿って第１配線１１、複数の第２配線１２、制御線１３、複数の可変抵抗膜１５から各々がなる２つの単位構造が並んでいる。図３では、図の簡略化のために、２つの単位構造のみを例示している。単位構造同士は独立している。図３に示されるように、２つの単位構造は、ｙ軸に関して線対称の関係を有する。ある第１配線１１の各第２部分１１ｂのｙ軸上の座標は、別の第１配線１１の各第２部分１１ｂのｙ軸上の座標と一致している。すなわち、相違する第１配線１１の相互に対応する各第２部分１１ｂは、同じｘ軸上の仮想線上にある。しかしながら、このことは必須ではない。例えば、複数の単位構造同士が、ｙ軸上の位置に関して相違していてもよい。さらに、複数の単位構造が、同じ向きを有していてもよい。
【００２０】
図４は、第１実施形態に係る半導体記憶装置での電流の流れを概略的に示す等価回路図である。図４はまた、図２の構造を模式的に表現している。以下に、最上層の左から３番目のメモリセル４が選択されている場合のデータ書き込みについて、図４および図２を参照して説明する。以下の説明は、ＲｅＲＡＭに適用された実施形態の例に関する。以下の説明における第１、第２配線１１、１２、および制御線１３の電位は、周辺回路１４によって制御される。周辺回路１４は、外部からのアドレス信号により特定されるメモリセル４にアクセスするための動作を行なう。図２および図４に示されるように、選択されたメモリセル（選択セル）４と接続された第２配線（選択第２配線）１２は、例えば０Ｖにされる。また、選択セル４と接続された第１配線（選択第１配線）１１、すなわち本例では最上層の第１配線１１は、選択第２配線１２より低い電位、例えば−３Ｖにされる。一方、選択第１配線１１以外の第１配線１１はみな、選択第２配線１２より高い電位、例えば＋２Ｖにされる。また、選択第２配線１２以外の第２配線１２の電位は任意である。第１配線１１および第２配線１２の電位の設定の順序は本例に限られない。
【００２１】
第１配線１１および第２配線１２の電位の設定後、選択セル４と接続された制御線１３が活性化される。この活性化により、この制御線１３と接続された、選択セル４および選択セル４にｚ軸に沿って並ぶ非選択のメモリセル４の各々のトランジスタ１６がオンする。別の制御線１３と接続されたメモリセル４の各トランジスタ１６はオフを維持する。このようなトランジスタ１６のオンまたはオフの結果、選択セル４のみを図２および図４のように電流が流れる。すなわち、第２配線１２から選択セル４の可変抵抗膜１５およびトランジスタ１６を介して第１配線１１へと電流Ｉが流れる。電流Ｉは、選択セル４のダイオード１７を順方向に流れる。一方、ダイオード１７による遮断により、非選択の第１配線１１から選択第２配線１２へは電流は流れない。すなわち、活性化された制御線１３および非選択第１配線１１の両方に接続された非選択セル４を介した電流は流れない。
【００２２】
ＲｅＲＡＭでは、データの書き込みは、可変抵抗膜１５を低抵抗状態から高抵抗状態に変化させる操作と、高抗状態から低抵抗状態に変化させる操作を含む。これらの操作の違いは、可変抵抗膜１５に印加される電流または電圧の大きさである。上記の電位の値は例示であり、可変抵抗膜１５のいずれの抵抗状態への移行を目指すかに応じて、適切な任意の電位が用いられ得る。
【００２３】
次に、図５〜図９は、第１実施形態に係る半導体記憶装置の製造方法のステップを順次示している。図５では、図３のように２つの隣接する単位構造が描かれている。まず、図５に示されるように、半導体基板１（図示せず）の上方に、複数の半導体膜２１および複数の絶縁膜２２が交互に形成される。半導体膜２１は第１配線１１へとパターニングされる膜である。半導体膜２１のうちの第１配線１１へとパターニングされる部分には、不純物が導入され、導電性にされる。一方、半導体膜２１のうちのトランジスタ１６のチャネルとして機能する部分には、閾値制御のための不純物が導入される。
【００２４】
次に、半導体膜２１および絶縁膜２２の積層構造上に、マスク（図示せず）が形成される。マスクは、ｙ軸に沿って延びる開口を有する。開口は、図３等の各単位構造相互間の領域に対応する。次に、例えば、マスクを介した異方性エッチングによって、積層構造が分断される。分断された各部分は、図３等の１つの単位構造に対応する。次に、各分断された単位構造の側面全体に膜２３が形成される。膜２３は、可変抵抗膜１５へとパターニングされる膜であり、可変抵抗膜１５のｘ軸に沿った長さに対応する厚さを有する。膜２３は、図５では、対向する２つの分断された単位構造の対向する各側面上に形成される。次に、膜２３上の全面に膜２４が形成される。膜２４は、第２配線１２へとパターニングされる膜であり、第２配線１２のｘ軸に沿った長さに対応する厚さを有する。
【００２５】
次に、半導体膜２１、絶縁膜２２、膜２３、および膜２４からなる構造上に、マスク（図示せず）が形成される。マスクは、第１配線１１、可変抵抗膜１５、第２配線１２が形成される領域を覆い、その他の領域において開口を有する。すなわち、パターニングされたマスクは、図３のような、第１配線１１、可変抵抗膜１５、第２配線１２のｘｙ平面に沿った形状に対応する。
【００２６】
次に、図６に示されるように、例えば、マスクを介した異方性エッチングによって、絶縁膜２２、膜２３、および膜２４がパターニングされる。パターニングされた構造は、ｘｙ平面に沿って櫛型の形状のｚ軸に沿った立体構造を有する。パターニングの結果、第１配線１１および第２配線１２が形成され、膜２３は、ｙ軸に沿って複数の部分へと分断される。なお、図６およびこれ以降の図７〜図９は、簡略化のため、図５の２つの単位構造の原形のうちの奥側のもののみを示している。
【００２７】
次に、図７に示されるように、各絶縁膜２２の膜２３に接する先端がｘ軸に沿って後退させられる。この後退させる処理は、膜２３を第２配線１２と反対の面において露出させるためのものである。後退処理には、例えば、ウェットエッチングが用いられる。後退処理の結果、膜２３と絶縁膜２２との間でかつ第１配線１１同士の間に間隔（空間）３１が形成される。次に、例えば等方性エッチングにより、間隔３１から膜２３がエッチングされる。このエッチングの際、間隔３１の上下の第１配線１１がマスクとして機能する。エッチングの結果、膜２３のうちの間隔３１に対して露出していた部分が除去されて、膜２３が相互に分断されて、図８に示されるように可変抵抗膜１５が形成される。
【００２８】
次に、図９に示されるように、ここまで得られた構造中の要素同士の間の空間が絶縁膜３２により埋め込まれる。絶縁膜３２として、埋め込み性能の高い材料、例えばＴＥＯＳ（tetraethoxysilane）を用いることができる。この絶縁膜３２のうちの後述の制御線１３と第１配線１１の第２部分１１ｂとの間の部分は、トランジスタ１６のゲート絶縁膜として機能する。または、絶縁膜３２の形成に先立ち、ゲート絶縁膜が別途形成されてもよい。次に、絶縁膜３２上にマスク（図示せず）が形成される。マスクは、制御線１３が形成される予定の領域の上方において開口を有する。次に、開口が導電材料により埋め込まれる。導電材料は、例えば、不純物の導入により導電体化されたポリシリコンからなる。埋め込みの結果、制御線１３が形成される。
【００２９】
以上述べたように、第１実施形態によれば、より具体的には、ｘｙ平面に沿って延びかつｚ軸に沿って並ぶ複数の第１配線１１にｙｚ面に沿って可変抵抗膜１５の第１面が接続され、ｚ軸に沿って並ぶ複数の可変抵抗膜１５の各第２面に共通にｚ軸に沿って延びる第２配線１２が接続されている。これにより、可変抵抗膜をメモリセルに用いる半導体記憶装置の３次元構造が実現される。３次元構造によって、セル当たりの面積の縮小に頼らずに、半導体記憶装置の高集積化を実現できる。すなわち、ビット当たりの単価の低減を実現できる。
【００３０】
（第２実施形態）
第２実施形態は、半導体記憶装置の構造のバリエーションに関する。
【００３１】
図１０および図１１は、第２実施形態に係る半導体記憶装置の一部を概略的に示す斜視図である。図１０および図１１は、図１２に示すようにｚ軸に沿って隣接している。図１２は、第２実施形態に係る半導体記憶装置の概略的な平面図である。図１０〜図１２に示されるように、可変抵抗膜１５は、ｘｚ面に沿って広がる第１面および第２面を有する。また、可変抵抗膜１５は、第１面において、第１配線１１の第２部分１１ｂのｘｚ面に沿う２つの面のうちの、例えば、制御線１３と反対の側の面に接続されている。図１０〜図１２から分かるように、図１０の構造と図１１の構造は、ｙ軸に関して線対称の関係を有する。各要素同士の間の領域は、第１実施形態と同様に、絶縁膜２２および各要素間の空間を埋め込む絶縁膜３２（合わせて層間絶縁膜と称する）によって埋め込まれている。ただし、図１０および図１１では、層間絶縁膜３２は、図の簡略化のために省略されている。
【００３２】
図１３は、第２実施形態に係る半導体記憶装置での電流の流れを概略的に示す等価回路図である。図１３はまた、図１０および図１１の構造を模式的に表現している。第２実施形態に係る半導体記憶装置は、第１実施形態と、可変抵抗膜１５と第１配線１１とが接続する面が異なる。回路構成については、第１実施形態と同じである。したがって、第２実施形態の半導体記憶装置は、メモリセル４へのアクセスの際の電流の流れ方の点では、第１実施形態と同じである。
【００３３】
第２実施形態に関して説明した点以外の全ての点について、第１実施形態についての記述が当てはまる。
【００３４】
以上述べたように、第２実施形態によれば、可変抵抗膜１５と第１配線１１とが接続する面が異なることを含む点を除き、第１実施形態と同じく、可変抵抗膜をメモリセルに用いる半導体記憶装置の３次元構造が実現される。このため、第１実施形態と同じ利点を得られる。
【００３５】
（第３実施形態）
第３実施形態も、半導体記憶装置の構造のバリエーションに関する。
【００３６】
図１４および図１５は、第３実施形態に係る半導体記憶装置の一部を概略的に示す斜視図である。図１４および図１５は、同一の構造を、相違する部分を省略した形で示している。より具体的には、図１４は当該構造のｘ軸に沿って奥側の構造を中心に示し、図１５は、手前側の構造を中心に示している。図１６は、第３実施形態に係る半導体記憶装置の概略的な平面図である。
【００３７】
図１４〜図１６に示されるように、第１配線１１は、第１実施形態（図２）および第２実施形態（図１０）と同じ構造を有する。図１５では、図の簡略化のために、最上の第１配線のみが示されている。可変抵抗膜１１は、第２実施形態と同じ形で第１配線１１と接続されている。すなわち、可変抵抗膜１５は、ｘｚ面に沿って広がる第１面および第２面のうち第１面において第１配線１１の第２部分１１ｂの側面（ｘｚ面に沿う面）と接続されている。可変抵抗膜１５は、第１配線１１の第２部分１１ｂのｘｚ面に沿う２つの面のうち、例えば、制御線１３と反対の面に接続されている。
【００３８】
第２配線１２は、ｘｙ面に沿って延びている。すなわち、各第２配線１２は、図１４および図１５の１つの層３内に形成され、対応する第１配線１１と同じ層内に形成される。図１４では、最下の第２配線１２のみが示されている。各第２配線１２は同じ平面形状（ｘｙ面に沿う形状）を有する。第２配線１２は、第１部分１２ａ、複数の第２部分１２ｂ、および複数の第３部分１２ｃを有する。第２配線１２の第２部分１２ａは、ｙ軸に沿って延びる。第２配線１２の第２部分１２ｂは、ｘ軸に沿って延び、ｙ軸に沿って相互に距離を有する。第２配線１２の第１部分１２ａおよび第２部分１２ｂからなる構造は、第１配線１１とｙ軸に関して線対称の関係を有する。第２配線１２の第３部分１２ｃは、Ｌ字に類似の平面形状（ｘｙ面に沿う形状）を有する。第２配線１２の第３部分１２ｃの突起部分のｘｚ面に沿う面は、第２配線１２の第２部分１２ｂのｘｚ面に沿う面と接続されている。第２配線１２の第３部分１２ｃの突起部分は、典型的には、可変抵抗膜１５のｙ軸に沿う厚さと同じ厚さを有する。また、第２配線１２の第３部分１２ｃは、突起部分と異なりかつｘｚ面に沿う面において、可変抵抗膜１５の第２面（第１配線１１と反対でかつｘｚ面に沿う面）と接続されている。第３実施形態では、第２配線は、例えば図１に示されるように、メモリブロック２の端から導電性のプラグおよび配線を介して周辺回路１４に接続されている。
【００３９】
制御線１３は、第１制御線１３ａおよび第２制御線１３ｂを含んでいる。第１制御線１３ａは、第１、第２実施形態の制御線１３と同一である。第２制御線１３ｂは、第１制御線１３ａとｙ軸に関して線対称の位置に位置する。すなわち、第２制御線１３ｂは、導電材料からなり、ｚ軸に沿って複数の層３を貫いて延び、ｘｙ面に沿って広がりを有し、ｚ軸に沿って並ぶ複数の第２配線１２の第２部分１２ｂにｙ軸に沿って並ぶ。第２制御線１３ｂは、第２配線１２の第１部分１２ａとも第２部分１２ｂとも距離を有しており、これらの間には絶縁材料（図示せず）が位置している。第２制御線１３ｂは、例えば第２配線１２の第２部分１２ｂのｘ軸に沿った中間近傍に位置する。第２配線１２の第２部分１２ｂのうちの第２制御線１３ｂに並ぶ部分は、非導電性の半導体材料、例えばシリコンからなる。この非導電性部分、第２配線１２の第２部分１２ｂのうちの非導電性部分を挟む２つの導電性部分、および第２制御線１３ｂは第２トランジスタ１６ｂを構成する。非導電性部分はチャネルとして機能し、所望の閾値に応じた適切な量および種類の不純物を含んでいる。第２配線１２の第２部分１２ｂのうちの非導電性部分を挟む２つの部分はソース／ドレイン領域として機能する。第２制御線１３ｂは、ゲート電極として機能する。第２制御線１３ｂと、第２配線１２の第２部分１２ｂとの間の絶縁材料はゲート絶縁膜として機能する。第２トランジスタ１６ｂは、制御線１３ｂを適切な電位にすることによってオンする。可変抵抗膜１５および第１、第２トランジスタ１６、１６ｂは、メモリセル４を構成する。図１４では、第２制御線１３ｂは、図の簡略化のために省略されている。第２制御線１３ｂの電位も、周辺回路１４によって行われる。第２制御線１３ｂは、図１に示されるように、メモリブロック２の内部を通過し、基板１の上方の導電性の配線およびプラグを介して周辺回路１４と接続されている。
【００４０】
各要素間の領域は、第１、第２実施形態と同様に、層間絶縁膜（絶縁膜２２、３２）によって埋め込まれている。ただし、図１４および図１５では、層間絶縁膜は、図の簡略化のために省略されている。
【００４１】
図１７は、第３実施形態に係る半導体記憶装置での電流の流れを概略的に示す等価回路図である。図１７はまた、図１４および図１５の構造を模式的に表現している。図１７は、図の簡略化のために１層のみを示している。図１７は、左から３番目のメモリセル４が選択されている場合を示している。
【００４２】
図１７に示されるように、選択セル４の第１制御線１３ａおよび第２制御線１３ｂが論理的に有効にされて、選択セル４のトランジスタ１６および第２トランジスタ１６ｂがオンする。この結果、第１配線１１、選択セル４、および第２配線１２を結ぶ電流経路が形成される。なお、第１制御線１３ａおよび第２制御線１３ｂのオンによって、これら第１、第２制御線１３ａ、１３ｂに接続された、別の層中の非選択メモリセル４のトランジスタ１６ａおよび第２トランジスタ１６ｂもオンする。次に、選択メモリセル４が含まれる層中においてのみ第１、第２配線１１、１２を流れる電流が供給される。第１配線１１に接続された電流ドライバと第２配線１２に接続された電流シンクを用いれば、電流は、選択セル４を図１４および図１７の上から下に向かって流れる。または、第２配線１２に接続された電流ドライバと第１配線１１に接続された電流シンクを用いれば、電流は、選択セル４を図１４および図１７の下から上に向かって流れる。このように、メモリセル４（可変抵抗膜１５）を貫く２方向の電流を選択的に流すことが可能である。なお、図１４〜図１６では、電流が第１または第２配線１１、１２を図の左から右へ向かう例を示しているが、逆向きであってもよい。さらに、第１、第２配線１１、１２の一方のある側から流出した電流が他方の同じ側に流入してもよい。
【００４３】
図１８は、第３実施形態の変形例に係る半導体記憶装置の一部を概略的に示す斜視図である。図１８に示されるように、第１、第２配線１１、１２が、図１４および図１５のものよりも広い幅を有していてもよい。このような構造は、例えば、図１４および図１５に示す幅の形成済みの第１、第２配線１１、１２の側面に金属材料を付加することによって形成することができる。この形成は、例えば細い幅の第１、第２配線１１、１２の側面に金属材料を付加し、エッチングにより成形することを通じて可能である。第１、第２配線１１、１２の幅を広くすることによって、第１、第２配線１１、１２の抵抗値を下げることができる。さらに、付加される部分を金属材料とすれば、抵抗値の減少効果は高い。
【００４４】
第３実施形態に関して説明した点以外の全ての点について、第１実施形態についての記述が当てはまる。
【００４５】
以上述べたように、第３実施形態によれば、第１実施形態と同じく、可変抵抗膜をメモリセルに用いる半導体記憶装置の３次元構造が実現される。このため、第１実施形態と同じ利点を得られる。さらに、第３実施形態によれば、１つのメモリセル４は、第１配線１１と第２配線１２との間に直列接続された、可変抵抗膜１５とこれを挟む２つのトランジスタ１６ａ、１６ｂを含んでいる。このため、非選択の第１、第２配線１１、１２の電位を制御することなく、選択セル４のみに電流を流すことができる。なぜなら、選択第１、第２配線１１、１２の間では選択セル４を含んだ電流経路しか形成されず、また、選択された制御線１３ａ、１３ｂと接続された非選択セル４は選択第１、第２配線１１、１２とは接続されないからである。このため、選択セル４のみに電流または電圧の印加の制御が簡単な半導体記憶装置を実現できる。さらに、選択セル４のみを通過する電流を流すことが可能であるので、メモリセル４（可変抵抗膜１５）を貫く２方向の電流を選択的に流すことが可能である。このため、電流の方向に基づいて相違するデータを記憶するタイプの半導体記憶装置（例えばＭＲＡＭ）においても３次元構造を実現できる。
【００４６】
いずれの実施形態も、上記のものに限定されず、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００４７】
１…半導体基板、２…メモリブロック、３…層、４…メモリセル、１１…第１配線、１２…第２配線、１３…制御線、１４…周辺回路、１５…可変抵抗膜、１６…トランジスタ、１７…ダイオード。
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置は、ビット当たりの面積を縮小することを通じて製造コストの減少および大容量化が主に図られている。半導体記憶装置として、可変抵抗膜を用いた半導体記憶装置が知られている。可変抵抗膜は、抵抗値の相違する２つ以上の定常状態を有する。この複数の状態を保持データと関連付けることによってデータが不揮発に記憶される。このような記憶装置として、ＭＲＡＭ（magnetoresistive random access memory）およびＲｅＲＡＭ（resistive random access memory）がある。ＭＲＡＭおよびＲｅＲＡＭを含め、記憶装置のビット当たりの面積の縮小による発展が困難になってきている。その理由は、面積の縮小には物理的限界が存在すること、微細加工のための装置が高額であること等が挙げられる。このことは、ビット当たりの単価の低減が困難なことを意味する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１０６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ビット当たりの単価を低減できる半導体記憶装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態による半導体記憶装置は、第１方向に沿う第１部分と第２方向に沿いかつ第１部分と接続された第２部分とを有し、第２部分において半導体材料を含み、第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線を含む。可変抵抗膜は、第１配線の第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る。第２配線は、可変抵抗膜の第１面と対向する第２面と接続されている。制御線は、第１平面と交わる方向に沿い、少なくとも２つの第１配線の第２部分の半導体材料を含む部分と絶縁膜を介して接し、第１配線の第２部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の全体的な構造を示す図。
【図２】第１実施形態に係る半導体記憶装置の一部の斜視図。
【図３】第１実施形態に係る半導体記憶装置の平面図。
【図４】第１実施形態に係る半導体記憶装置の等価回路図。
【図５】第１実施形態に係る半導体記憶装置の製造方法の一ステップを示す斜視図。
【図６】図５に続くステップを示す斜視図。
【図７】図６に続くステップを示す斜視図。
【図８】図７に続くステップを示す斜視図。
【図９】図８に続くステップを示す斜視図。
【図１０】第２実施形態に係る半導体記憶装置の一部の斜視図。
【図１１】第２実施形態に係る半導体記憶装置の一部の斜視図。
【図１２】第２実施形態に係る半導体記憶装置の平面図。
【図１３】第２実施形態に係る半導体記憶装置の等価回路図。
【図１４】第３実施形態に係る半導体記憶装置の一部の斜視図。
【図１５】第３実施形態に係る半導体記憶装置の一部の斜視図。
【図１６】第３実施形態に係る半導体記憶装置の平面図。
【図１７】第２実施形態に係る半導体記憶装置の等価回路図。
【図１８】第３実施形態の変形例に係る半導体記憶装置の一部の斜視図。
【発明を実施するための形態】
【０００７】
以下に実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０００８】
また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の全体的な構造を概略的に示している。図１に示されるように、半導体基板１の表面の上方に、メモリブロック２が設けられている。メモリブロック２は、ｚ軸に沿って間隔をもって重ねられた複数の層３ａ〜３ｎを含んでいる。層３ａ〜３ｎは、同じ構成を有し、このため、層３ａ〜３ｎを個別に特定する必要がない場合、１つの層を代表して、または包括的に層３と称する。層３は、ｘｙ平面に沿って行列状に配置された複数のメモリセル４を含んでいる。各メモリセル４は、少なくとも抵抗変化型素子およびトランジスタを含んでいる。
【００１０】
メモリブロック２は、複数の第１配線１１を含んでいる。各第１配線１１は、各層３中に位置し、ｘｙ平面に沿って後述の特定の形状を有し、特定の複数のメモリセル４の各々の一端に接続されている。メモリブロック２は、複数の第２配線１２を含んでいる。各第２配線１２は、複数の層３をｚ軸に沿って貫き、特定の複数のメモリセル４の各々の他端に接続されている。メモリブロック２はまた、制御線１３を有する。制御線１３は、トランジスタを制御するためのものであり、複数の層３をｚ軸に沿って貫き、複数のトランジスタのゲートとして機能する。
【００１１】
第１配線１１、第２配線１２、制御線１３は、基板１上の周辺回路１４と電気的に接続されている。第１配線１１は、メモリブロック２の端から導電性のプラグおよび配線を介して周辺回路１４に接続されている。第２配線および制御線１３は、メモリブロック２の内部を通過し、基板１の上方の導電性の配線およびプラグ配線を介して周辺回路１４と接続されている。
【００１２】
例えば、周辺回路１４は、例えばデコーダ、センスアンプ、コントローラ、電流ドライバ、電流シンク等を含んでいる。周辺回路１４は、コントローラを介してデコーダを制御して特定のメモリセルにデータを書き込んだり、特定のメモリセルからデータを読み出したりするように第１配線１１、第２配線１２、制御線１３を制御する。アクセス対象のメモリセルは、半導体記憶装置の外部からのアドレス信号によって特定され、コントローラおよびデコーダによって使用される。センスアンプは、読み出されたデータを増幅し、半導体記憶装置の外部に出力する。
【００１３】
図２は、第１実施形態に係る半導体記憶装置の一部を概略的に示す斜視図である。図２は、図１の構造のうちの３つの層のみを示している。図２に示されるように、複数の第１配線１１を含んでいる。各第１配線１１は、図１の１つの層３内に形成される。第１配線１１は、導電性の材料からなり、例えば不純物を含んだシリコンからなる。第１配線１１同士は、ｚ軸に沿って相互に距離を有する。各第１配線１１は同じ平面形状（ｘｙ平面に沿う形状）を有する。第１配線１１は、第１部分１１ａと複数の第２部分１１ｂとを有する。第１配線１１の第１部分１１ａは、ｙ軸に沿って延びる。第１配線の第２部分１１ｂは、ｘ軸に沿って延び、ｙ軸に沿って相互に距離を有する。各第２部分１１ｂは、一端において第１部分１１ａと接続さている。以上のような第１部分１１ａおよび第２部分１１ｂによって、第１配線１１は櫛状の平面形状を有する。
【００１４】
第１配線の第２部分１１ｂの各々の他端は、可変抵抗膜１５の一端と接続されている。可変抵抗膜１５は、ｙｚ平面に沿って広がり、ｘ軸に沿って対向する２つの面の一方（第１面）が、上記のように第２部分１１ｂの端と接続されている。可変抵抗膜１５のｘ軸に沿って対向する２つの面の他方（第２面）は、第２配線１２と接続されている。第２配線１２は、ｚ軸に沿って複数の層３を貫いて延び、ｚ軸に沿って並ぶ複数の可変抵抗膜１５の第２面に共通に接続されている。第２配線１２は、導電材料からなる。
【００１５】
制御線１３は、導電材料からなり、ｚ軸に沿って複数の層３を貫いて延びる。制御線１３は、ｘｙ面に沿って広がりを有し、ｚ軸に沿って並ぶ複数の第２部分１１ｂにｙ軸に沿って並ぶ。制御線１３は、第１配線１１の第１部分１１ａとも第２部分１１ｂとも距離を有しており、これらの間には絶縁材料（図示せず）が位置している。制御線１３は、例えば第１配線１１の第２部分１１ｂのｘ軸に沿った中間近傍に位置する。第１配線１１の第２部分１１ｂのうちの制御線１３に並ぶ部分は、非導電性の半導体材料、例えばシリコンからなる。この非導電性部分、第１配線１１の第２部分１１ｂのうちの非導電性部分を挟む２つの導電体部分、および制御線１３はトランジスタ１６を構成する。非導電性部分はチャネルとして機能し、所望の閾値に応じた適切な量および種類の不純物を含んでいる。第１配線１１の第２部分１１ｂのうちの非導電性部分を挟む２つの導電性部分はソース／ドレイン領域として機能する。制御線１３は、トランジスタ１６のゲート電極として機能する。制御線１３と、第１配線１１の第２部分１１ｂとの間の絶縁材料はゲート絶縁膜として機能する。トランジスタ１６は、制御線１３を適切な電位にすることによってオンする。可変抵抗膜１５とトランジスタ１６は、メモリセル４を構成する。可変抵抗膜１５と第１配線１１の第２部分１１ｂとによって、これらの境界においてダイオード１７が実現されている。ダイオード１７は、可変抵抗膜側においてアノードを有し、第１配線１１の第２部分側においてカソードを有する。
【００１６】
図２に示される各要素同士の間の領域、具体的には、例えば第１配線１１同士の間の領域は絶縁膜により埋め込まれている。
【００１７】
可変抵抗膜１５として、抵抗値の相違する２つ以上の定常状態を有し、２つの端子を通過する電流または２つの端子に印加される電圧に応じて１つの定常状態を取るあらゆる素子を用いることができる。より具体的には、ＲｅＲＡＭまたはＭＲＡＭのメモリセルにおいて使用されるものを用いることができる。ＲｅＲＡＭにおいて用いられるタイプの可変抵抗膜は、素子への印加電圧／電流によって内部の物理状態が変化する物質、より具体的には強相関系材料を含んでいる。また、ＭＲＡＭにおいて用いられるタイプの可変抵抗膜は、少なくとも、積層された、強磁性材料からなる固定層、非磁性材料からなる中間層、強磁性材料からなる自由層（記録層）を含む。このタイプの素子は、スピン偏極した電子の流れを、２つの端子を通過する電流の向きに応じて低抵抗状態または高抵抗状態を取るように構成される。
【００１８】
可変抵抗膜１５の種類に応じて、メモリセル４にデータを記憶させるためのメモリセル４への電流または電圧の印加の仕方は相違する。また、本実施形態に適用された可変抵抗膜の種類に応じて、周辺回路１４の構成も相違する。電流または電圧の大きさや方向、さらに非選択のメモリセルへの電流または電圧の印加を含め、選択されたメモリセル４にデータを記憶させるためのあらゆる詳細事項は、実施形態に依存せず、従って実施形態を限定しない。このような詳細事項は、当業者にとって知られている。概略的には、選択メモリセル４の可変抵抗膜１５には、これと接続された第１配線１１および第２配線１２によって適切な電流または電圧が印加され、これを通じて、選択メモリセル４にデータが記憶される。また、選択メモリセル４に適切な電流または電圧を印加することを通じて選択メモリセル４のデータが読み出される。
【００１９】
図２の構造は、ｘ軸に沿って繰り返し設けられている。図３は、第１実施形態に係る半導体記憶装置の平面図を概略的に示している。また、図３は、１層のみを示している。図３に示されるように、ｘ軸に沿って第１配線１１、複数の第２配線１２、制御線１３、複数の可変抵抗膜１５から各々がなる２つの単位構造が並んでいる。図３では、図の簡略化のために、２つの単位構造のみを例示している。単位構造同士は独立している。図３に示されるように、２つの単位構造は、ｙ軸に関して線対称の関係を有する。ある第１配線１１の各第２部分１１ｂのｙ軸上の座標は、別の第１配線１１の各第２部分１１ｂのｙ軸上の座標と一致している。すなわち、相違する第１配線１１の相互に対応する各第２部分１１ｂは、同じｘ軸上の仮想線上にある。しかしながら、このことは必須ではない。例えば、複数の単位構造同士が、ｙ軸上の位置に関して相違していてもよい。さらに、複数の単位構造が、同じ向きを有していてもよい。
【００２０】
図４は、第１実施形態に係る半導体記憶装置での電流の流れを概略的に示す等価回路図である。図４はまた、図２の構造を模式的に表現している。以下に、最上層の左から３番目のメモリセル４が選択されている場合のデータ書き込みについて、図４および図２を参照して説明する。以下の説明は、ＲｅＲＡＭに適用された実施形態の例に関する。以下の説明における第１、第２配線１１、１２、および制御線１３の電位は、周辺回路１４によって制御される。周辺回路１４は、外部からのアドレス信号により特定されるメモリセル４にアクセスするための動作を行なう。図２および図４に示されるように、選択されたメモリセル（選択セル）４と接続された第２配線（選択第２配線）１２は、例えば０Ｖにされる。また、選択セル４と接続された第１配線（選択第１配線）１１、すなわち本例では最上層の第１配線１１は、選択第２配線１２より低い電位、例えば−３Ｖにされる。一方、選択第１配線１１以外の第１配線１１はみな、選択第２配線１２より高い電位、例えば＋２Ｖにされる。また、選択第２配線１２以外の第２配線１２の電位は任意である。第１配線１１および第２配線１２の電位の設定の順序は本例に限られない。
【００２１】
第１配線１１および第２配線１２の電位の設定後、選択セル４と接続された制御線１３が活性化される。この活性化により、この制御線１３と接続された、選択セル４および選択セル４にｚ軸に沿って並ぶ非選択のメモリセル４の各々のトランジスタ１６がオンする。別の制御線１３と接続されたメモリセル４の各トランジスタ１６はオフを維持する。このようなトランジスタ１６のオンまたはオフの結果、選択セル４のみを図２および図４のように電流が流れる。すなわち、第２配線１２から選択セル４の可変抵抗膜１５およびトランジスタ１６を介して第１配線１１へと電流Ｉが流れる。電流Ｉは、選択セル４のダイオード１７を順方向に流れる。一方、ダイオード１７による遮断により、非選択の第１配線１１から選択第２配線１２へは電流は流れない。すなわち、活性化された制御線１３および非選択第１配線１１の両方に接続された非選択セル４を介した電流は流れない。
【００２２】
ＲｅＲＡＭでは、データの書き込みは、可変抵抗膜１５を低抵抗状態から高抵抗状態に変化させる操作と、高抗状態から低抵抗状態に変化させる操作を含む。これらの操作の違いは、可変抵抗膜１５に印加される電流または電圧の大きさである。上記の電位の値は例示であり、可変抵抗膜１５のいずれの抵抗状態への移行を目指すかに応じて、適切な任意の電位が用いられ得る。
【００２３】
次に、図５〜図９は、第１実施形態に係る半導体記憶装置の製造方法のステップを順次示している。図５では、図３のように２つの隣接する単位構造が描かれている。まず、図５に示されるように、半導体基板１（図示せず）の上方に、複数の半導体膜２１および複数の絶縁膜２２が交互に形成される。半導体膜２１は第１配線１１へとパターニングされる膜である。半導体膜２１のうちの第１配線１１へとパターニングされる部分には、不純物が導入され、導電性にされる。一方、半導体膜２１のうちのトランジスタ１６のチャネルとして機能する部分には、閾値制御のための不純物が導入される。
【００２４】
次に、半導体膜２１および絶縁膜２２の積層構造上に、マスク（図示せず）が形成される。マスクは、ｙ軸に沿って延びる開口を有する。開口は、図３等の各単位構造相互間の領域に対応する。次に、例えば、マスクを介した異方性エッチングによって、積層構造が分断される。分断された各部分は、図３等の１つの単位構造に対応する。次に、各分断された単位構造の側面全体に膜２３が形成される。膜２３は、可変抵抗膜１５へとパターニングされる膜であり、可変抵抗膜１５のｘ軸に沿った長さに対応する厚さを有する。膜２３は、図５では、対向する２つの分断された単位構造の対向する各側面上に形成される。次に、膜２３上の全面に膜２４が形成される。膜２４は、第２配線１２へとパターニングされる膜であり、第２配線１２のｘ軸に沿った長さに対応する厚さを有する。
【００２５】
次に、半導体膜２１、絶縁膜２２、膜２３、および膜２４からなる構造上に、マスク（図示せず）が形成される。マスクは、第１配線１１、可変抵抗膜１５、第２配線１２が形成される領域を覆い、その他の領域において開口を有する。すなわち、パターニングされたマスクは、図３のような、第１配線１１、可変抵抗膜１５、第２配線１２のｘｙ平面に沿った形状に対応する。
【００２６】
次に、図６に示されるように、例えば、マスクを介した異方性エッチングによって、絶縁膜２２、膜２３、および膜２４がパターニングされる。パターニングされた構造は、ｘｙ平面に沿って櫛型の形状のｚ軸に沿った立体構造を有する。パターニングの結果、第１配線１１および第２配線１２が形成され、膜２３は、ｙ軸に沿って複数の部分へと分断される。なお、図６およびこれ以降の図７〜図９は、簡略化のため、図５の２つの単位構造の原形のうちの奥側のもののみを示している。
【００２７】
次に、図７に示されるように、各絶縁膜２２の膜２３に接する先端がｘ軸に沿って後退させられる。この後退させる処理は、膜２３を第２配線１２と反対の面において露出させるためのものである。後退処理には、例えば、ウェットエッチングが用いられる。後退処理の結果、膜２３と絶縁膜２２との間でかつ第１配線１１同士の間に間隔（空間）３１が形成される。次に、例えば等方性エッチングにより、間隔３１から膜２３がエッチングされる。このエッチングの際、間隔３１の上下の第１配線１１がマスクとして機能する。エッチングの結果、膜２３のうちの間隔３１に対して露出していた部分が除去されて、膜２３が相互に分断されて、図８に示されるように可変抵抗膜１５が形成される。
【００２８】
次に、図９に示されるように、ここまで得られた構造中の要素同士の間の空間が絶縁膜３２により埋め込まれる。絶縁膜３２として、埋め込み性能の高い材料、例えばＴＥＯＳ（tetraethoxysilane）を用いることができる。この絶縁膜３２のうちの後述の制御線１３と第１配線１１の第２部分１１ｂとの間の部分は、トランジスタ１６のゲート絶縁膜として機能する。または、絶縁膜３２の形成に先立ち、ゲート絶縁膜が別途形成されてもよい。次に、絶縁膜３２上にマスク（図示せず）が形成される。マスクは、制御線１３が形成される予定の領域の上方において開口を有する。次に、開口が導電材料により埋め込まれる。導電材料は、例えば、不純物の導入により導電体化されたポリシリコンからなる。埋め込みの結果、制御線１３が形成される。
【００２９】
以上述べたように、第１実施形態によれば、より具体的には、ｘｙ平面に沿って延びかつｚ軸に沿って並ぶ複数の第１配線１１にｙｚ面に沿って可変抵抗膜１５の第１面が接続され、ｚ軸に沿って並ぶ複数の可変抵抗膜１５の各第２面に共通にｚ軸に沿って延びる第２配線１２が接続されている。これにより、可変抵抗膜をメモリセルに用いる半導体記憶装置の３次元構造が実現される。３次元構造によって、セル当たりの面積の縮小に頼らずに、半導体記憶装置の高集積化を実現できる。すなわち、ビット当たりの単価の低減を実現できる。
【００３０】
（第２実施形態）
第２実施形態は、半導体記憶装置の構造のバリエーションに関する。
【００３１】
図１０および図１１は、第２実施形態に係る半導体記憶装置の一部を概略的に示す斜視図である。図１０および図１１は、図１２に示すようにｚ軸に沿って隣接している。図１２は、第２実施形態に係る半導体記憶装置の概略的な平面図である。図１０〜図１２に示されるように、可変抵抗膜１５は、ｘｚ面に沿って広がる第１面および第２面を有する。また、可変抵抗膜１５は、第１面において、第１配線１１の第２部分１１ｂのｘｚ面に沿う２つの面のうちの、例えば、制御線１３と反対の側の面に接続されている。図１０〜図１２から分かるように、図１０の構造と図１１の構造は、ｙ軸に関して線対称の関係を有する。各要素同士の間の領域は、第１実施形態と同様に、絶縁膜２２および各要素間の空間を埋め込む絶縁膜３２（合わせて層間絶縁膜と称する）によって埋め込まれている。ただし、図１０および図１１では、層間絶縁膜３２は、図の簡略化のために省略されている。
【００３２】
図１３は、第２実施形態に係る半導体記憶装置での電流の流れを概略的に示す等価回路図である。図１３はまた、図１０および図１１の構造を模式的に表現している。第２実施形態に係る半導体記憶装置は、第１実施形態と、可変抵抗膜１５と第１配線１１とが接続する面が異なる。回路構成については、第１実施形態と同じである。したがって、第２実施形態の半導体記憶装置は、メモリセル４へのアクセスの際の電流の流れ方の点では、第１実施形態と同じである。
【００３３】
第２実施形態に関して説明した点以外の全ての点について、第１実施形態についての記述が当てはまる。
【００３４】
以上述べたように、第２実施形態によれば、可変抵抗膜１５と第１配線１１とが接続する面が異なることを含む点を除き、第１実施形態と同じく、可変抵抗膜をメモリセルに用いる半導体記憶装置の３次元構造が実現される。このため、第１実施形態と同じ利点を得られる。
【００３５】
（第３実施形態）
第３実施形態も、半導体記憶装置の構造のバリエーションに関する。
【００３６】
図１４および図１５は、第３実施形態に係る半導体記憶装置の一部を概略的に示す斜視図である。図１４および図１５は、同一の構造を、相違する部分を省略した形で示している。より具体的には、図１４は当該構造のｘ軸に沿って奥側の構造を中心に示し、図１５は、手前側の構造を中心に示している。図１６は、第３実施形態に係る半導体記憶装置の概略的な平面図である。
【００３７】
図１４〜図１６に示されるように、第１配線１１は、第１実施形態（図２）および第２実施形態（図１０）と同じ構造を有する。図１５では、図の簡略化のために、最上の第１配線のみが示されている。可変抵抗膜１１は、第２実施形態と同じ形で第１配線１１と接続されている。すなわち、可変抵抗膜１５は、ｘｚ面に沿って広がる第１面および第２面のうち第１面において第１配線１１の第２部分１１ｂの側面（ｘｚ面に沿う面）と接続されている。可変抵抗膜１５は、第１配線１１の第２部分１１ｂのｘｚ面に沿う２つの面のうち、例えば、制御線１３と反対の面に接続されている。
【００３８】
第２配線１２は、ｘｙ面に沿って延びている。すなわち、各第２配線１２は、図１４および図１５の１つの層３内に形成され、対応する第１配線１１と同じ層内に形成される。図１４では、最下の第２配線１２のみが示されている。各第２配線１２は同じ平面形状（ｘｙ面に沿う形状）を有する。第２配線１２は、第１部分１２ａ、複数の第２部分１２ｂ、および複数の第３部分１２ｃを有する。第２配線１２の第２部分１２ａは、ｙ軸に沿って延びる。第２配線１２の第２部分１２ｂは、ｘ軸に沿って延び、ｙ軸に沿って相互に距離を有する。第２配線１２の第１部分１２ａおよび第２部分１２ｂからなる構造は、第１配線１１とｙ軸に関して線対称の関係を有する。第２配線１２の第３部分１２ｃは、Ｌ字に類似の平面形状（ｘｙ面に沿う形状）を有する。第２配線１２の第３部分１２ｃの突起部分のｘｚ面に沿う面は、第２配線１２の第２部分１２ｂのｘｚ面に沿う面と接続されている。第２配線１２の第３部分１２ｃの突起部分は、典型的には、可変抵抗膜１５のｙ軸に沿う厚さと同じ厚さを有する。また、第２配線１２の第３部分１２ｃは、突起部分と異なりかつｘｚ面に沿う面において、可変抵抗膜１５の第２面（第１配線１１と反対でかつｘｚ面に沿う面）と接続されている。第３実施形態では、第２配線は、例えば図１に示されるように、メモリブロック２の端から導電性のプラグおよび配線を介して周辺回路１４に接続されている。
【００３９】
制御線１３は、第１制御線１３ａおよび第２制御線１３ｂを含んでいる。第１制御線１３ａは、第１、第２実施形態の制御線１３と同一である。第２制御線１３ｂは、第１制御線１３ａとｙ軸に関して線対称の位置に位置する。すなわち、第２制御線１３ｂは、導電材料からなり、ｚ軸に沿って複数の層３を貫いて延び、ｘｙ面に沿って広がりを有し、ｚ軸に沿って並ぶ複数の第２配線１２の第２部分１２ｂにｙ軸に沿って並ぶ。第２制御線１３ｂは、第２配線１２の第１部分１２ａとも第２部分１２ｂとも距離を有しており、これらの間には絶縁材料（図示せず）が位置している。第２制御線１３ｂは、例えば第２配線１２の第２部分１２ｂのｘ軸に沿った中間近傍に位置する。第２配線１２の第２部分１２ｂのうちの第２制御線１３ｂに並ぶ部分は、非導電性の半導体材料、例えばシリコンからなる。この非導電性部分、第２配線１２の第２部分１２ｂのうちの非導電性部分を挟む２つの導電性部分、および第２制御線１３ｂは第２トランジスタ１６ｂを構成する。非導電性部分はチャネルとして機能し、所望の閾値に応じた適切な量および種類の不純物を含んでいる。第２配線１２の第２部分１２ｂのうちの非導電性部分を挟む２つの部分はソース／ドレイン領域として機能する。第２制御線１３ｂは、ゲート電極として機能する。第２制御線１３ｂと、第２配線１２の第２部分１２ｂとの間の絶縁材料はゲート絶縁膜として機能する。第２トランジスタ１６ｂは、制御線１３ｂを適切な電位にすることによってオンする。可変抵抗膜１５および第１、第２トランジスタ１６、１６ｂは、メモリセル４を構成する。図１４では、第２制御線１３ｂは、図の簡略化のために省略されている。第２制御線１３ｂの電位も、周辺回路１４によって行われる。第２制御線１３ｂは、図１に示されるように、メモリブロック２の内部を通過し、基板１の上方の導電性の配線およびプラグを介して周辺回路１４と接続されている。
【００４０】
各要素間の領域は、第１、第２実施形態と同様に、層間絶縁膜（絶縁膜２２、３２）によって埋め込まれている。ただし、図１４および図１５では、層間絶縁膜は、図の簡略化のために省略されている。
【００４１】
図１７は、第３実施形態に係る半導体記憶装置での電流の流れを概略的に示す等価回路図である。図１７はまた、図１４および図１５の構造を模式的に表現している。図１７は、図の簡略化のために１層のみを示している。図１７は、左から３番目のメモリセル４が選択されている場合を示している。
【００４２】
図１７に示されるように、選択セル４の第１制御線１３ａおよび第２制御線１３ｂが論理的に有効にされて、選択セル４のトランジスタ１６および第２トランジスタ１６ｂがオンする。この結果、第１配線１１、選択セル４、および第２配線１２を結ぶ電流経路が形成される。なお、第１制御線１３ａおよび第２制御線１３ｂのオンによって、これら第１、第２制御線１３ａ、１３ｂに接続された、別の層中の非選択メモリセル４のトランジスタ１６ａおよび第２トランジスタ１６ｂもオンする。次に、選択メモリセル４が含まれる層中においてのみ第１、第２配線１１、１２を流れる電流が供給される。第１配線１１に接続された電流ドライバと第２配線１２に接続された電流シンクを用いれば、電流は、選択セル４を図１４および図１７の上から下に向かって流れる。または、第２配線１２に接続された電流ドライバと第１配線１１に接続された電流シンクを用いれば、電流は、選択セル４を図１４および図１７の下から上に向かって流れる。このように、メモリセル４（可変抵抗膜１５）を貫く２方向の電流を選択的に流すことが可能である。なお、図１４〜図１６では、電流が第１または第２配線１１、１２を図の左から右へ向かう例を示しているが、逆向きであってもよい。さらに、第１、第２配線１１、１２の一方のある側から流出した電流が他方の同じ側に流入してもよい。
【００４３】
図１８は、第３実施形態の変形例に係る半導体記憶装置の一部を概略的に示す斜視図である。図１８に示されるように、第１、第２配線１１、１２が、図１４および図１５のものよりも広い幅を有していてもよい。このような構造は、例えば、図１４および図１５に示す幅の形成済みの第１、第２配線１１、１２の側面に金属材料を付加することによって形成することができる。この形成は、例えば細い幅の第１、第２配線１１、１２の側面に金属材料を付加し、エッチングにより成形することを通じて可能である。第１、第２配線１１、１２の幅を広くすることによって、第１、第２配線１１、１２の抵抗値を下げることができる。さらに、付加される部分を金属材料とすれば、抵抗値の減少効果は高い。
【００４４】
第３実施形態に関して説明した点以外の全ての点について、第１実施形態についての記述が当てはまる。
【００４５】
以上述べたように、第３実施形態によれば、第１実施形態と同じく、可変抵抗膜をメモリセルに用いる半導体記憶装置の３次元構造が実現される。このため、第１実施形態と同じ利点を得られる。さらに、第３実施形態によれば、１つのメモリセル４は、第１配線１１と第２配線１２との間に直列接続された、可変抵抗膜１５とこれを挟む２つのトランジスタ１６ａ、１６ｂを含んでいる。このため、非選択の第１、第２配線１１、１２の電位を制御することなく、選択セル４のみに電流を流すことができる。なぜなら、選択第１、第２配線１１、１２の間では選択セル４を含んだ電流経路しか形成されず、また、選択された制御線１３ａ、１３ｂと接続された非選択セル４は選択第１、第２配線１１、１２とは接続されないからである。このため、選択セル４のみに電流または電圧の印加の制御が簡単な半導体記憶装置を実現できる。さらに、選択セル４のみを通過する電流を流すことが可能であるので、メモリセル４（可変抵抗膜１５）を貫く２方向の電流を選択的に流すことが可能である。このため、電流の方向に基づいて相違するデータを記憶するタイプの半導体記憶装置（例えばＭＲＡＭ）においても３次元構造を実現できる。
【００４６】
いずれの実施形態も、上記のものに限定されず、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００４７】
１…半導体基板、２…メモリブロック、３…層、４…メモリセル、１１…第１配線、１２…第２配線、１３…制御線、１４…周辺回路、１５…可変抵抗膜、１６…トランジスタ、１７…ダイオード。
【特許請求の範囲】
【請求項１】
第１方向に沿う第１部分と第２方向に沿いかつ前記第１部分と接続された第２部分とを有し、前記第２部分において半導体材料を含み、前記第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線と、
前記第１配線の前記第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る可変抵抗膜と、
前記可変抵抗膜の前記第１面と対向する第２面と接続された第２配線と、
前記第１平面と交わる方向に沿い、前記少なくとも２つの第１配線の前記第２部分の前記半導体材料を含む部分と絶縁膜を介して接し、前記第１配線の前記第２部分の前記半導体材料を含む部分および前記絶縁膜とともにトランジスタを構成する制御線と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記可変抵抗膜の前記第１面が、前記第１配線の前記第２部分の前記第１部分と反対の端に接続され、
前記第２配線が、前記第１平面と交わる方向に沿う、
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記可変抵抗膜の前記第１面が、前記第１配線の前記第２部分の前記第１方向が貫く面に接続され、
前記第２配線が、前記第１平面と交わる方向に沿う、
ことを特徴とする請求項１の半導体記憶装置。
【請求項４】
前記可変抵抗膜の前記第１面が、前記第１配線の前記第２部分の前記第１方向が貫く面に接続され、
前記第２配線が、前記第１方向に沿う第１部分と前記第２方向に沿いかつ前記第２配線の前記第１部分および前記可変抵抗膜の前記第２面に接続された第２部分とを有する、
ことを特徴とする請求項１の半導体記憶装置。
【請求項５】
第１導電膜と、前記第１導電膜上の絶縁膜と、前記絶縁膜上の第２導電膜とを含む積層膜を形成することと、
前記第１導電膜から前記第２導電膜にわたる前記積層膜の側面に、相違する抵抗値を示す複数の状態を取り得る可変抵抗膜を形成することと、
前記可変抵抗膜の前記積層膜に面する面と対向する面上に第３導電膜を形成することと、
前記絶縁膜の前記可変抵抗膜に面する面を後退させて前記可変抵抗膜の前記第１導電膜と前記第２導電膜との間の部分を露出させることと、
前記可変抵抗膜の前記露出した部分から前記可変抵抗膜を除去して、前記可変抵抗膜を前記第１導電膜の側面と接続された第１部分と前記第２導電膜の側面と接続された第２部分とに分割することと、
前記第１導電膜および前記第２導電膜と間隔をおいて並ぶ導電性の柱を形成することと、
を具備する、半導体記憶装置の製造方法。
【請求項１】
第１方向に沿う第１部分と第２方向に沿いかつ前記第１部分と接続された第２部分とを有し、前記第２部分において半導体材料を含み、前記第１方向および第２方向からなる第１平面と交わる方向に沿って離れて並ぶ少なくとも２つの第１配線と、
前記第１配線の前記第２部分に接続された第１面を有し、相違する抵抗値を示す複数の状態を取り得る可変抵抗膜と、
前記可変抵抗膜の前記第１面と対向する第２面と接続された第２配線と、
前記第１平面と交わる方向に沿い、前記少なくとも２つの第１配線の前記第２部分の前記半導体材料を含む部分と絶縁膜を介して接し、前記第１配線の前記第２部分の前記半導体材料を含む部分および前記絶縁膜とともにトランジスタを構成する制御線と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記可変抵抗膜の前記第１面が、前記第１配線の前記第２部分の前記第１部分と反対の端に接続され、
前記第２配線が、前記第１平面と交わる方向に沿う、
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記可変抵抗膜の前記第１面が、前記第１配線の前記第２部分の前記第１方向が貫く面に接続され、
前記第２配線が、前記第１平面と交わる方向に沿う、
ことを特徴とする請求項１の半導体記憶装置。
【請求項４】
前記可変抵抗膜の前記第１面が、前記第１配線の前記第２部分の前記第１方向が貫く面に接続され、
前記第２配線が、前記第１方向に沿う第１部分と前記第２方向に沿いかつ前記第２配線の前記第１部分および前記可変抵抗膜の前記第２面に接続された第２部分とを有する、
ことを特徴とする請求項１の半導体記憶装置。
【請求項５】
第１導電膜と、前記第１導電膜上の絶縁膜と、前記絶縁膜上の第２導電膜とを含む積層膜を形成することと、
前記第１導電膜から前記第２導電膜にわたる前記積層膜の側面に、相違する抵抗値を示す複数の状態を取り得る可変抵抗膜を形成することと、
前記可変抵抗膜の前記積層膜に面する面と対向する面上に第３導電膜を形成することと、
前記絶縁膜の前記可変抵抗膜に面する面を後退させて前記可変抵抗膜の前記第１導電膜と前記第２導電膜との間の部分を露出させることと、
前記可変抵抗膜の前記露出した部分から前記可変抵抗膜を除去して、前記可変抵抗膜を前記第１導電膜の側面と接続された第１部分と前記第２導電膜の側面と接続された第２部分とに分割することと、
前記第１導電膜および前記第２導電膜と間隔をおいて並ぶ導電性の柱を形成することと、
を具備する、半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−６９７５３（Ｐ２０１３−６９７５３Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０５７７６（Ｐ２０１１−２０５７７６）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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