半導体記憶装置およびその製造方法

【課題】ワード線抵抗を低減し、かつ、周辺回路のトランジスタの特性変化を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板と、複数のメモリセルと、周辺回路とを備える。メモリセルは、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む。周辺回路は、互いに電気的に接続されたフローティングゲートおよびコントロールゲートと、少なくともフローティングゲートとコントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを含む。複数のメモリセルは、コントロールゲート内に絶縁薄膜を含まない。メモリセルおよび周辺回路において、コントロールゲートの少なくとも上部はシリサイド化されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは、電荷を蓄積するフローティングゲート（以下、単にＦＧともいう）とＦＧの電圧を制御するコントロールゲート（以下、単にＣＧともいう）とを含むスタックトゲート構造を有している。
【０００３】
メモリセルアレイを制御する周辺回路では、トランジスタのゲート電極は、メモリセルアレイのＦＧおよびＣＧと同時に形成される。例えば、ＦＧおよびＩＰＤ（Inter Poly-Si Dielectric）の形成後、ＣＧの下部として第１のポリシリコン膜を形成した後に、周辺回路では、第１のポリシリコン膜およびＩＰＤの一部を除去し、ＦＧの一部を露出させる。そして、ＣＧの上部として第２のポリシリコン膜を第１のポリシリコン膜およびＦＧ上に堆積する。これにより、ＦＧとＣＧとを電気的に接続し、１つのゲート電極として形成する。
【０００４】
これに伴い、メモリセルにおいても、ＣＧは、第１のポリシリコン膜および第２のポリシリコン膜の２段階に分けて形成される。しかし、第２のポリシリコン膜の堆積前に、第１のポリシリコン膜上に自然酸化膜が形成される場合がある。この場合、シリサイド化は自然酸化膜によって停止し、ＣＧのうち第１のポリシリコン膜までしか進行しない。このため、ワード線抵抗を充分に低くすることができない。近年、メモリセルの高集積化に伴い、ＣＧ（ワード線）の配線幅が狭くなっている。このため、ＣＧ全体をシリサイド化させることによって、ワード線抵抗を低減させることが所望されている。従って、メモリセルにおいて、第１のポリシリコン膜と第２のポリシリコン膜との間の界面に自然酸化膜は存在しないことが好ましい。
【０００５】
一方、第１のポリシリコン膜と第２のポリシリコン膜との間の界面に自然酸化膜が存在しない場合、周辺回路のトランジスタでは、ＩＰＤの一部が除去されているため、ＣＧだけでなく、ＦＧまでシリサイド化され得る。シリサイドは、ゲート絶縁膜に達する可能性もある。この場合、ゲート電極の仕事関数の変化により、トランジスタの閾値電圧が変動し、その結果、メモリ全体が不良となる可能性がある。メモリストリングを選択する選択トランジスタも周辺回路のトランジスタと同様の構成を有するので、選択トランジスタも周辺回路のトランジスタと同様の問題を有する。
【０００６】
メモリセルのＦＧ、ＣＧと周辺回路のトランジスタのゲート電極とは同時に形成されるため、ワード線抵抗の低減と周辺回路のトランジスタの特性変化の抑制とはトレードオフの関係にあり、両立させることが困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１５９６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ワード線抵抗を低減し、かつ、周辺回路のトランジスタの特性変化を抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本実施形態による半導体記憶装置は、半導体基板と、複数のメモリセルと、周辺回路とを備える。複数のメモリセルは、半導体基板の上方に設けられたフローティングゲートと、フローティングゲート上に設けられたゲート間絶縁膜と、ゲート間絶縁膜上に設けられたコントロールゲートとを含む。周辺回路は、互いに電気的に接続されたフローティングゲートおよびコントロールゲートと、少なくともフローティングゲートとコントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを含む。複数のメモリセルは、コントロールゲート内に絶縁薄膜を含まない。メモリセルおよび周辺回路において、コントロールゲートの少なくとも上部はシリサイド化されている。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭ１の構成図。
【図２】第１の実施形態に従ったメモリセルアレイＭＣＡの構成図。
【図３】メモリセルＭＣおよび周辺回路のトランジスタＴｒの構成を示す断面図。
【図４】第１の実施形態によるメモリ１の製造方法を示す断面図。
【図５】図４に続く、メモリ１の製造方法を示す断面図。
【図６】図５に続く、メモリ１の製造方法を示す断面図。
【図７】図６に続く、メモリ１の製造方法を示す断面図。
【図８】図７に続く、メモリ１の製造方法を示す断面図。
【図９】図８に続く、メモリ１の製造方法を示す断面図。
【図１０】第２の実施形態に従ったメモリ１の製造方法を示す断面図。
【図１１】図１０に続く、メモリ１の製造方法を示す断面図。
【図１２】第３の実施形態に従ったメモリ１の構成を示す断面図。
【図１３】第３の実施形態に従ったメモリ１の製造方法を示す断面図。
【図１４】図１３に続く、メモリ１の製造方法を示す断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、第１の実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）１（以下、単にメモリ１ともいう）の構成図である。メモリ１は、メモリセルアレイＭＣＡと、周辺回路ＰＲＩと、を備えている。メモリセルアレイＭＣＡおよび周辺回路ＰＥＲは、１チップ上に形成される。
【００１３】
メモリセルアレイＭＣＡは、マトリクス状に二次元配置された複数のメモリセルＭＣを含む。周辺回路ＰＲＩは、メモリセルアレイＭＣＡの周辺に形成され、メモリセルアレイＭＣＡを制御する。周辺回路ＰＲＩは、例えば、ドライバ、デコーダ、バッファ、電源回路等を含み、複数の半導体素子（図示せず）を備える。
【００１４】
図２は、第１の実施形態に従ったメモリセルアレイＭＣＡの構成図である。メモリセルアレイは、複数のメモリブロックＢＬＯＣＫを含む。図２には、或るブロックＢＬＯＣＫｉ（ｉは整数）の構成を示す。ブロックＢＬＯＣＫｉは、データ消去の単位であり、各カラムのビット線ＢＬに接続される複数のＮＡＮＤストリングＮＳ０〜ＮＳ５を含む。ＮＡＮＤストリングＮＳ０〜ＮＳ５は、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＧＳ、ＳＧＤとを備える。この例では、各ＮＡＮＤストリングＮＳにおいて５つのメモリセルＭＣが直列に接続されているが、通常、３２個または６４個のメモリセルＭＣが直列に接続されている。ＮＡＮＤストリングＮＳ０〜ＮＳ５の一端は、対応するビット線ＢＬ０〜ＢＬ５に接続され、その他端は共通ソース線ＳＬに接続されている。
【００１５】
メモリセルＭＣのコントロールゲートＣＧは、そのメモリセルＭＣが属するページのワード線ＷＬ０〜ＷＬ４に接続されている。例えば、ページｊ（ｊ＝０〜４）に属するメモリセルＭＣのコントロールゲートは、ワード線ＷＬｊに接続されている。選択ゲートトランジスタＳＧＤ、ＳＧＳのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。ページは、データ読出しまたはデータ書込みの単位である。
【００１６】
複数のワード線ＷＬは、ロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交するようにカラム方向に延伸している。
【００１７】
図２に示すように、メモリセルＭＣは、ワード線ＷＬとアクティブエリア（本実施形態においてはビット線ＢＬと平行な半導体基板１０の表面部分）とによって構成される格子形状の交点に対応して設けられている。例えば、ワード線ＷＬ０〜ＷＬ４とビット線ＢＬ０〜ＢＬ５と平行なアクティブエリアによって構成される格子形状の交点は、５×６のマトリクス状に位置する。メモリセルＭＣは、これらの交点に対応するように５×６のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、５×６（３０個）のメモリセルＭＣを有するが、１ブロック内のメモリセルＭＣの個数は、これに限定されない。
【００１８】
メモリセルＭＣは、フローティングゲートＦＧおよびコントロールゲートＣＧを有するｎ型ＦＥＦ（Field-Effect Transistor）で構成されている。ワード線ＷＬによってコントロールゲートＣＧに電圧を与えることで、フローティングゲートＦＧに電荷（電子）を注入し、あるいは、フローティングゲートＦＧから電荷（電子）を放出させる。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。メモリセルＭＣは、フローティングゲートＦＧに蓄積された電荷（電子）の量に応じた閾値電圧を有する。メモリセルＭＣは、閾値電圧の違いとして、二値データ（１ビット）あるいは多値データ（２ビット以上）を電気的に記憶することができる。
【００１９】
図３（Ａ）および図３（Ｂ）は、メモリセルＭＣおよび周辺回路のトランジスタＴｒの構成を示す断面図である。図３は、カラム方向の断面を示す。
【００２０】
図３（Ａ）に示すように、メモリセルアレイＭＣＡにおいて、複数のメモリセルＭＣが半導体基板１０上に設けられている。メモリセルＭＣは、半導体基板１０上に設けられたトンネルゲート絶縁膜３０と、トンネルゲート絶縁膜３０上に設けられたフローティングゲートＦＧと、フローティングゲートＦＧ上に設けられたゲート間絶縁膜ＩＰＤ（Inter Poly Dielectric）と、ゲート間絶縁膜ＩＰＤ上に設けられたコントロールゲートＣＧとを含む。
【００２１】
カラム方向に隣接する複数のメモリセルＭＣは、半導体基板１０に形成された拡散層２０を介して電気的に直列に接続されている。これにより、カラム方向に隣接する複数のメモリセルＭＣは、ＮＡＮＤストリングＮＳ０〜ＮＳ５を構成する。
【００２２】
フローティングゲートＦＧは、例えば、ポリシリコンを用いて形成されている。コントロールゲートＣＧは、例えば、ニッケルシリサイドを用いて形成されている。メモリセルＭＣのコントロールゲートＣＧ内には、図３（Ｂ）に示す絶縁薄膜４５は設けられていない。即ち、メモリセルＭＣにおいて、第１のコントロールゲート部分４０と第２のコントロールゲート部分５０との間の界面には絶縁薄膜４５は設けられておらず、コントロールゲートＣＧは一体として形成されている。従って、コントロールゲートＣＧは、第１のコントロールゲート部分４０まで、あるいはその全体がシリサイド化されており、コントロールゲートＣＧの抵抗（ワード線抵抗）は従来よりも低くなる。尚、コントロールゲートＣＧは、ロウ方向（図３（Ａ）の紙面に対して垂直方向）に延伸しており、ワード線ＷＬとしても機能する。従って、各コントロールゲートＣＧは、ロウ方向に隣接する複数のメモリセルＭＣに共有されている。
【００２３】
カラム方向に隣接する複数のメモリセルＭＣのフローティングゲートＦＧ間およびコントロールゲートＣＧ間には、層間絶縁膜ＩＬＤが埋め込まれている。
【００２４】
図３（Ｂ）に示すように、周辺回路ＰＲＩにおいてトランジスタＴｒが半導体基板１０上に設けられている。トランジスタＴｒは、トンネルゲート絶縁膜３０よりも厚いゲート絶縁膜３５と、ゲート絶縁膜３５上に設けられたゲート電極Ｇと、ゲート電極Ｇの両側に設けられた拡散層２１を備える。拡散層２１は、ソースまたはドレインとして機能する。
【００２５】
ゲート電極Ｇは、メモリセルＭＣと同様に、コントロールゲートＣＧおよびフローティングゲートＦＧを有するが、ゲート間絶縁膜ＩＰＤの一部が除去されており、コントロールゲートＣＧとフローティングゲートＦＧとは、互いに電気的に接続されている。これにより、コントロールゲートＣＧおよびフローティングゲートＦＧは、１つのゲート電極Ｇとして機能する。
【００２６】
コントロールゲートＣＧは、第１のコントロールゲート部分４０と、第２のコントロールゲート部分５０とを含む。第１のコントロールゲート部分４０は、例えば、ポリシリコンを用いて形成されている。第２のコントロールゲート部分５０は、例えば、ニッケルシリサイドを用いて形成されている。
【００２７】
コントロールゲートＣＧとフローティングゲートＦＧとの電気的接触部分には、トレンチＴＲＣが設けられている。トレンチＴＲＣは、第１のコントロールゲート部分４０およびゲート間絶縁膜ＩＰＤを貫通してフローティングゲートＦＧに達している。第２のコントロールゲート部分５０は、トレンチＴＲＣ内部に充填されており、フローティングゲートＦＧと電気的に接続されている。
【００２８】
周辺回路ＰＲＩのトランジスタＴｒでは、第１のコントロールゲート部分４０と第２のコントロールゲート部分５０との間に、絶縁薄膜４５が設けられている。絶縁薄膜４５は、フローティングゲートＦＧとコントロールゲートＣＧとの間の電気的接触部分にも設けられている。絶縁薄膜４５は、電荷（例えば、電子）が直接トンネリングできる程度に薄く形成されている。例えば、絶縁薄膜４５は、約１．０〜１．５ｎｍ程度の厚みを有する自然酸化膜を用いて形成されている。従って、絶縁薄膜４５は、フローティングゲートＦＧとコントロールゲートＣＧとの間の電気的接続を妨げない。
【００２９】
第１のコントロールゲート部分４０と第２のコントロールゲート部分５０との間には、絶縁薄膜４５が設けられているので、絶縁薄膜４５より上にある第２のコントロールゲート部分５０がシリサイド化される。即ち、コントロールゲートＣＧの上部にある第２のコントロールゲート部分５０は、シリサイド化されるが、コントロールゲートＣＧの下部にある第１のコントロールゲート部分４０は、シリサイド化されていない。また、フローティングゲートＦＧもシリサイド化されていない。
【００３０】
このように、本実施形態では、メモリセルＭＣにおいて、コントロールゲートＣＧあるいは第１のコントロールゲート部分４０が、全体的にシリサイド化されているものの、周辺回路ＰＲＩのトランジスタＴｒにおいては、第２のコントロールゲート部分５０がシリサイド化され、第１のコントロールゲート部分４０およびフローティングゲートはシリサイド化されていない。従って、メモリセルアレイＭＣＡにおいては、ワード線ＷＬの抵抗を低減させることができ、かつ、周辺回路ＰＲＩにおいては、シリサイドがフローティングゲートＦＧおよびトンネルゲート絶縁膜３５に達することを防止できる。これにより、本実施形態は、ワード線ＷＬの抵抗の低減と周辺回路のトランジスタＴｒの特性変化の抑制とを両立させることができる。
【００３１】
選択ゲートトランジスタＳＧＳ、ＳＧＤは、複数のメモリセルＭＣのうち或るメモリセルＭＣを選択するときに、いずれかのＮＡＮＤストリングＮＳをビット線ＢＬとソース線ＳＬとの間に接続するために導通状態になる。選択ゲートトランジスタＳＧＳ、ＳＧＤは、図３（Ｂ）に示すように周辺回路ＰＲＩのトランジスタＴｒと同様の構成を有する。従って、選択ゲートトランジスタにおいても、第２のコントロールゲート部分５０がシリサイド化され、第１のコントロールゲート部分４０およびフローティングゲートＦＧはシリサイド化されない。その結果、シリサイドがフローティングゲートＦＧおよびトンネルゲート絶縁膜３５に達することを防止でき、選択ゲートトランジスタＳＧの特性変化も抑制することができる。
【００３２】
図４（Ａ）から図９（Ｂ）は、第１の実施形態によるメモリ１の製造方法を示す断面図である。図４（Ａ）から図９（Ｂ）において、（Ａ）は、メモリセルアレイＭＣＡの断面を示し、（Ｂ）は、周辺回路ＰＲＩのトランジスタＴｒおよび選択ゲートトランジスタＳＧの断面を示す。尚、周辺回路ＰＲＩのトランジスタＴｒおよび選択ゲートトランジスタＳＧの製造方法は、ほぼ同一であるので、周辺回路ＰＲＩのトランジスタＴｒの製造方法について説明し、選択ゲートトランジスタＳＧの製造方法の説明は省略する。
【００３３】
まず、熱酸化法を用いて半導体基板１０上にトンネルゲート絶縁膜３０およびゲート絶縁膜３５を形成する。次に、ゲート絶縁膜３０、３５上にフローティングゲートＦＧの材料を堆積する。フローティングゲートＦＧの材料には、例えば、ポリシリコンを用いる。
【００３４】
素子分離ＳＴＩ（Shallow Trench Isolation）（図示せず）の形成後、フローティングゲートＦＧの材料上にゲート間絶縁膜ＩＰＤの材料を堆積する。ゲート間絶縁膜ＩＰＤの材料には、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜よりも誘電率の高いＨｉｇｈ−ｋ膜を用いる。
【００３５】
次に、ゲート間絶縁膜ＩＰＤの材料上に第１のコントロールゲート部分４０の材料を堆積する。第１のコントロールゲート部分４０には、例えば、ポリシリコンを用いる。これにより、図４（Ａ）および図４（Ｂ）に示す構造が得られる。
【００３６】
次に、周辺回路ＰＲＩのトランジスタＴｒにおいて、第１のコントロールゲート部分４０の材料およびゲート間絶縁膜ＩＰＤの材料の一部を除去し、第１のコントロールゲート部分４０およびゲート間絶縁膜ＩＰＤを貫通するトレンチＴＲＣを形成する。トレンチＴＲＣは、フローティングゲートＦＧにコントロールゲートＣＧを電気的に接続するためにフローティングゲートＦＧに達している。
【００３７】
次に、図５（Ａ）および図５（Ｂ）に示すように、第１のコントロールゲート部分４０およびフローティングゲートＦＧ上に絶縁薄膜４５を形成する。絶縁薄膜４５は、トレンチＴＲＣの内面にも形成される。絶縁薄膜４５は、例えば、自然酸化膜であり、第１のコントロールゲート部分４０およびフローティングゲートＦＧを酸素（大気でも可）に晒すことによって形成され得る。
【００３８】
次に、リソグラフィ技術を用いて、周辺回路ＰＲＩのトランジスタＴｒをフォトレジストＰＲで被覆する。続いて、フォトレジストＰＲをマスクとして用いて、メモリセルアレイＭＣＡの第１のコントロールゲート部分４０上にある絶縁薄膜４５を除去する。これにより、図６（Ａ）および図６（Ｂ）に示す構造が得られる。
【００３９】
フォトレジストＰＲの除去後、第１のコントロールゲート部分４０および絶縁薄膜４５上に第２のコントロールゲート部分５０の材料を堆積する。第２のコントロールゲート部分５０には、例えば、ポリシリコンを用いる。これにより、図７（Ａ）に示すように、メモリセルアレイＭＣＡでは、第１のコントロールゲート部分４０および第２のコントロールゲート部分５０が一体となってコントロールゲートＣＧを形成する。図７（Ｂ）に示すように、周辺回路ＰＲＩでは、第２のコントロールゲート部分５０の材料が第１のコントロールゲート部分４０上に形成され、かつ、トレンチＴＲＣ内に埋め込まれる。絶縁薄膜４５は第１のコントロールゲート部分４０の上面およびトレンチＴＲＣの内面に形成されているが、絶縁薄膜４５は非常に薄いので、第２のコントロールゲート部分５０は、第１のコントロールゲート部分４０およびフローティングゲートＦＧに電気的に接続される。
【００４０】
尚、トレンチＴＲＣ形成時のリソグラフィ工程でゲート間絶縁膜ＩＰＤが劣化することを抑制するために、コントロールゲートＣＧは、第１のコントロールゲート部分４０（１ｐｏｌｙ）と第２のコントロールゲート部分５０（２ｐｏｌｙ）とに分けて形成されている。
【００４１】
本実施形態では、メモリセルＭＣにおいて第２のコントロールゲート部分５０は、例えば、ポリシリコンを用いた第１のコントロールゲート部分４０上に形成されている。一方、周辺回路ＰＲＩにおいて第２のコントロールゲート部分５０は、例えば、シリコン酸化膜を用いた絶縁薄膜４５上に形成されている。従って、メモリセルＭＣにおける第２のコントロールゲート部分５０と周辺回路ＰＲＩにおける第２のコントロールゲート部分５０とは、グレインサイズ等の結晶性が異なる。
【００４２】
次に、第２のコントロールゲート部分５０の材料、第１のコントロールゲート部分４０の材料、ゲート間絶縁膜ＩＰＤの材料およびフローティングゲートＦＧの材料を加工して、コントロールゲートＣＧ、ゲート間絶縁膜ＩＰＤおよびフローティングゲートＦＧを形成する。このとき、コントロールゲートＣＧの材料上にハードマスクを堆積し、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスクをパターニングする。このパターニングされたハードマスクをマスクとして用いて、コントロールゲートＣＧの材料、ゲート間絶縁膜ＩＰＤの材料およびフローティングゲートＦＧの材料を連続的に加工すればよい。
【００４３】
次に、コントロールゲートＣＧ等をマスクとして用いて、不純物を導入することによって、拡散層２０、２１を形成する。これにより、図８（Ａ）および図８（Ｂ）に示す構造が得られる。
【００４４】
次に、隣接するフローティングゲートＦＧ間、隣接するコントロールゲートＣＧ間を充填するように層間絶縁膜ＩＬＤを堆積する。層間絶縁膜ＩＬＤには、例えば、シリコン酸化膜等の絶縁膜を用いる。続いて、コントロールゲートＣＧの上面が露出されるまで、層間絶縁膜ＩＬＤを研磨する。
【００４５】
次に、コントロールゲートＣＧおよび層間絶縁膜ＩＬＤ上に金属膜７０を堆積する。金属膜７０は、例えば、ニッケルまたはコバルトを用いて形成される。これにより、図９（Ａ）および図９（Ｂ）に示す構造が得られる。
【００４６】
次に、熱処理を行うことによって、金属膜７０とコントロールゲートＣＧ（ポリシリコン）とを反応させ、コントロールゲートＣＧをシリサイド化する。このとき、メモリセルＭＣのコントロールゲートＣＧには絶縁薄膜４５が残置されていないので、メモリセルＭＣにおいては第１のコントロールゲート部分４０、あるいはコントロールゲートＣＧの全体がシリサイド化される。
【００４７】
一方、周辺回路においては、第１のコントロールゲート部分４０と第２のコントロールゲート部分５０との間、および、フローティングゲートＦＧと第２のコントロールゲート部分５０との間に絶縁薄膜４５が残置されている。絶縁薄膜４５は、電荷（例えば、電子）を通過させる程度に薄膜化されているが、電荷よりも非常に大きな金属原子の拡散を抑制することができる。従って、本実施形態では、第２のコントロールゲート部分５０はシリサイド化されるが、その下にある第１のコントロールゲート部分４０およびフローティングゲートＦＧはシリサイド化されない。これより、図３（Ａ）および図３（Ｂ）に示す構造が得られる。
【００４８】
尚、上述の通り、第２のコントロールゲート部分５０の結晶性は、メモリセルＭＣと周辺回路ＰＲＩとにおいて異なるので、シリサイドの結晶性もメモリセルＭＣと周辺回路ＰＲＩとにおいて異なる。
【００４９】
その後、さらに層間絶縁膜ＩＬＤ、ビアコンタクトおよび配線（ビット線ＢＬ等）等を形成することによって本実施形態によるメモリ１が完成する。
【００５０】
本実施形態によれば、メモリセルアレイＭＣＡ、選択ゲートトランジスタＳＧおよび周辺回路ＰＲＩのトランジスタＴｒにおいて、ゲート電極（ＦＧ、ＣＧ）が同一工程で同時に形成されている。しかし、第１のコントロールゲート部分４０と第２のコントロールゲート部分５０との間の界面状態は、メモリセルアレイＭＣＡと周辺回路ＰＲＩのトランジスタＴｒ（選択ゲートトランジスタＳＧ）との間で作り分けられている。これにより、メモリセルアレイＭＣＡにおいて、第１のコントロールゲート部分４０と第２のコントロールゲート部分５０との間の絶縁薄膜４５を除去し、周辺回路ＰＲＩおよび選択ゲートトランジスタＳＧにおいて、第１のコントロールゲート部分４０と第２のコントロールゲート部分５０との間に絶縁薄膜４５を残置させることができる。その結果、メモリセルＭＣのコントロールゲートＣＧの全体をシリサイド化させながら、周辺回路ＰＲＩおよび選択ゲートトランジスタＳＧのゲート電極Ｇにおいてシリサイドがゲート絶縁膜３５に達することを抑制できる。これにより、本実施形態によるメモリ１は、ワード線ＷＬの抵抗を低減させ、かつ、選択ゲートトランジスタＳＧの特性変化（例えば、閾値電圧の変化）を抑制することができる。
【００５１】
（第２の実施形態）
図１０（Ａ）から図１１（Ｂ）は、第２の実施形態に従ったメモリ１の製造方法を示す断面図である。第２の実施形態によるメモリ１の構成は、第１の実施形態によるメモリ１の構成と同様でよい。従って、以下、第２の実施形態の製造方法について説明する。
【００５２】
図４（Ａ）から図５（Ｂ）に示す工程を経た後、図１０（Ａ）および図１０（Ｂ）に示すように、第２のコントロールゲート部分５０を絶縁薄膜４５上に堆積する。
【００５３】
次に、図１１（Ａ）および図１１（Ｂ）に示すように、リソグラフィ技術を用いて、周辺回路ＰＲＩのトランジスタＴｒをフォトレジストＰＲで被覆する。続いて、フォトレジストＰＲをマスクとして用いて、メモリセルアレイＭＣＡの第２のコントロールゲート部分５０上方から絶縁薄膜４５へ不純物を注入する。つまり、メモリセルアレイＭＣＡの領域の絶縁薄膜４５へ不純物を選択的に注入する。不純物としては、例えば、砒素、燐等である。不純物は、第１のコントロールゲート部分４０の上面（第２のコントロールゲート部分５０の底面）よりも深く注入される。即ち、不純物は、絶縁薄膜４５を通過するように注入される。これにより、メモリセルアレイＭＣＡの領域の絶縁薄膜４５は、物理的に破壊される。周辺回路ＰＲＩの絶縁薄膜４５は破壊されず残置される。
【００５４】
フォトレジストＰＲの除去後、コントロールゲートＣＧを再結晶化させるために熱処理を行う。これにより、メモリセルアレイＭＣＡにおける絶縁薄膜４５は実質的に除去される。一方、周辺回路ＰＲＩのトランジスタＴｒおよび選択ゲートトランジスタＳＧにおいて絶縁薄膜４５は残置される。これにより、図７（Ａ）および図７（Ｂ）に示す構造が得られる。
【００５５】
その後、図８（Ａ）から図９（Ｂ）を参照して説明した工程を経ることによって、第２の実施形態によるメモリ１が完成する。
【００５６】
第２の実施形態によるメモリ１は、第１の実施形態によるメモリ１と同様の構成を有するので、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００５７】
尚、第２の実施形態では、メモリセルＭＣのコントロールゲートＣＧに不純物が注入されるので、メモリセルＭＣのコントロールゲートＣＧに含まれる不純物濃度は、周辺回路ＰＲＩのトランジスタＴｒおよび選択ゲートトランジスタＳＧのコントロールゲートＣＧに含有されている不純物濃度よりも高い。
【００５８】
（第３の実施形態）
図１２は、第３の実施形態に従ったメモリ１の構成を示す断面図である。図１２（Ａ）に示すメモリセルアレイＭＣＡの断面は、図３（Ａ）に示すメモリセルアレイＭＣＡの断面と同じでよい。図１２（Ｂ）に示す周辺回路ＰＲＩおよび選択ゲートトランジスタＳＧにおいて、絶縁薄膜４５は、トレンチＴＲＣの内面と第２のコントロールゲート部分５０との間に設けられているが、第１のコントロールゲート部分４０の上面と第２のコントロールゲート部分５０の底面との界面には設けられていない。また、絶縁薄膜４５は、少なくともトレンチＴＲＣの底面から内面に沿ってゲート間絶縁膜ＩＰＤまで設けられている。これにより、シリサイド工程において、金属がフローティングゲートＦＧへ拡散することを抑制することができる。
【００５９】
第３の実施形態によるメモリ１のその他の構成は、対応する第１の実施形態によるメモリ１の構成と同様でよい。
【００６０】
図１３（Ａ）から図１４（Ｂ）は、第３の実施形態に従ったメモリ１の製造方法を示す断面図である。図４（Ａ）から図５（Ｂ）に示す工程を経た後、図１０（Ａ）および図１０（Ｂ）に示すように、第２のコントロールゲート部分５０を絶縁薄膜４５上に堆積する。
【００６１】
次に、図１３（Ａ）および図１３（Ｂ）に示すように、メモリセルアレイＭＣＡ、周辺回路ＰＲＩおよび選択ゲートトランジスタＴｒにおいて、第２のコントロールゲート部分５０の上方から絶縁薄膜４５へ不純物を注入する。不純物としては、例えば、砒素、燐等である。このとき、不純物は、絶縁薄膜４５（第１のコントロールゲート部分４０の上面）よりも深く、かつ、ゲート間絶縁膜ＩＰＤよりも浅く注入される。即ち、不純物は、絶縁薄膜４５を通過するように、尚且つ、ゲート間絶縁膜ＩＰＤには達しないように注入される。これにより、ゲート間絶縁膜ＩＰＤよりも上に存在する絶縁薄膜４５は物理的に破壊され、ゲート間絶縁膜ＩＰＤよりも下に存在する絶縁薄膜４５は残置される。この不純物注入工程において、不純物は第１のコントロールゲート部分４０の上面よりも深く、かつ、ゲート間絶縁膜ＩＰＤよりも浅く注入されるので、リソグラフィ技術が不要である。
【００６２】
その後、コントロールゲートＣＧを再結晶化させるために熱処理を行う。これにより、図１４（Ａ）および図１４（Ｂ）に示すように、ゲート間絶縁膜ＩＰＤよりも上に存在する絶縁薄膜４５は実質的に除去される。一方、周辺回路ＰＲＩのトランジスタＴｒおよび選択ゲートトランジスタＳＧにおいて、トレンチＴＲＣの底面からゲート間絶縁膜ＩＰＤまでの内面に絶縁薄膜４５は残置される。
【００６３】
その後、図８（Ａ）から図９（Ｂ）を参照して説明した工程を経ることによって、第３の実施形態によるメモリ１が完成する。
【００６４】
第３の実施形態によれば、絶縁薄膜４５は、第２のコントロールゲート部分５０とフローティングゲートＦＧとの間に残置されているので、シリサイド化工程における金属がフローティングゲートＦＧへ拡散することを抑制することができる。従って、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６５】
さらに、第３の実施形態は、図１３（Ａ）および図１３（Ｂ）で示した不純物注入工程において、リソグラフィ技術を用いていない。従って、第３の実施形態による製造方法は、第１および第２の実施形態による製造方法に比べて簡単であり、その製造コストも低くなる。
【００６６】
上記第１および第２の実施形態において、第１のコントロールゲート部分４０と第２のコントロールゲート部分５０との間の界面状態は、メモリセルアレイＭＣＡの領域と周辺回路ＰＲＩのトランジスタの領域（選択ゲートトランジスタＳＧの領域）との間で相違させている。しかし、この界面状態は、メモリセルアレイＭＣＡの領域と、選択ゲートトランジスタＳＧの領域と、周辺回路ＰＲＩの低耐圧トランジスタ（ＬＶ）の領域と、周辺回路ＰＲＩの高耐圧トランジスタ（ＨＶ）の領域とのそれぞれにおいて相違させることもできる。この場合、絶縁薄膜４５の除去の際に、リソグラフィ工程におけるマスクレイアウトを変更すればよい。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６８】
ＭＣＡ・・・メモリセルアレイ、ＰＲＩ・・・周辺回路、ＭＣ・・・メモリセル、ＳＧＳ、ＳＧＤ・・・選択ゲートトランジスタ、Ｔｒ・・・トランジスタ、ＦＧ・・・フローティングゲート、ＩＰＤ・・・ゲート間絶縁膜、ＣＧ・・・コントロールゲート、１０・・・半導体基板、２０、２１・・・拡散層、３０・・・トンネルゲート絶縁膜、３５・・・ゲート絶縁膜、４０・・・第１のコントロールゲート部分、４５・・・絶縁薄膜、５０・・・第２のコントロールゲート部分、ＴＲＣ・・・トレンチ

【特許請求の範囲】
【請求項１】
半導体基板、
前記半導体基板の上方に設けられたフローティングゲートと、前記フローティングゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、
互いに電気的に接続された前記フローティングゲートおよび前記コントロールゲートと、少なくとも前記フローティングゲートと前記コントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを備えた周辺回路、を備え、
前記複数のメモリセルは、前記コントロールゲート内に前記絶縁薄膜を含まず、
前記メモリセルおよび前記周辺回路において、前記コントロールゲートの上部はシリサイド化され、
前記コントロールゲートは、前記ゲート間絶縁膜上に設けられた第１のコントロールゲート部分と、前記第１のコントロールゲート部分上に設けられた第２のコントロールゲート部分とを含み、
前記メモリセルにおいて、前記第１のコントロールゲート部分と前記第２のコントロールゲート部分との間の界面には前記絶縁薄膜は設けられておらず、
前記周辺回路において、前記第１のコントロールゲート部分と前記第２のコントロールゲート部分との間の界面に前記絶縁薄膜が設けられており、
前記周辺回路において、前記第２のコントロールゲート部分は、前記第１のコントロールゲート部分および前記ゲート間絶縁膜を貫通するトレンチに埋め込まれることによって前記フローティングゲートに接続されており、
前記絶縁薄膜は、前記トレンチの内面と前記第２のコントロールゲート部分との間に設けられており、前記第１のコントロールゲート部分の上面と前記第２のコントロールゲート部分の底面との界面には設けられておらず、
複数の前記メモリセルのうち或るメモリセルを選択するときに導通状態になる選択トランジスタをさらに備え、
該選択トランジスタは、互いに電気的に接続された前記フローティングゲートおよび前記コントロールゲートと、少なくとも前記フローティングゲートと前記コントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含み、
前記選択トランジスタの前記コントロールゲートの上部はシリサイド化されており、
前記メモリセルにおける前記コントロールゲート部分の結晶のグレインサイズは、前記周辺回路における前記コントロールゲート部分の結晶のグレインサイズと異なることを特徴とする半導体記憶装置。
【請求項２】
半導体基板、
前記半導体基板の上方に設けられたフローティングゲートと、前記フローティングゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられたコントロールゲートとを含む複数のメモリセル、および、
互いに電気的に接続された前記フローティングゲートおよび前記コントロールゲートと、少なくとも前記フローティングゲートと前記コントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含むトランジスタを備えた周辺回路、を備え、
前記複数のメモリセルは、前記コントロールゲート内に前記絶縁薄膜を含まず、
前記メモリセルおよび前記周辺回路において、前記コントロールゲートの上部はシリサイド化されていることを特徴とする半導体記憶装置。
【請求項３】
前記コントロールゲートは、前記ゲート間絶縁膜上に設けられた第１のコントロールゲート部分と、前記第１のコントロールゲート部分上に設けられた第２のコントロールゲート部分とを含み、
前記メモリセルにおいて、前記第１のコントロールゲート部分と前記第２のコントロールゲート部分との間の界面には前記絶縁薄膜は設けられておらず、
前記周辺回路において、前記第１のコントロールゲート部分と前記第２のコントロールゲート部分との間の界面に前記絶縁薄膜が設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記周辺回路において、前記第２のコントロールゲート部分は、前記第１のコントロールゲート部分および前記ゲート間絶縁膜を貫通するトレンチに埋め込まれることによって前記フローティングゲートに接続されており、
前記絶縁薄膜は、前記トレンチの内面と前記第２のコントロールゲート部分との間に設けられており、前記第１のコントロールゲート部分の上面と前記第２のコントロールゲート部分の底面との界面には設けられていないことを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
複数の前記メモリセルのうち或るメモリセルを選択するときに導通状態になる選択トランジスタをさらに備え、
該選択トランジスタは、互いに電気的に接続された前記フローティングゲートおよび前記コントロールゲートと、少なくとも前記フローティングゲートと前記コントロールゲートとの間の電気的接触部分に設けられ該フローティングゲートと該コントロールゲートとの間の電気的接続を妨げない絶縁薄膜とを含み、
前記選択トランジスタの前記コントロールゲートの上部はシリサイド化されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項６】
前記メモリセルにおける前記コントロールゲート部分の結晶のグレインサイズは、前記周辺回路における前記コントロールゲート部分の結晶のグレインサイズと異なることを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
【請求項７】
前記メモリセルの前記コントロールゲートの不純物濃度は、前記周辺回路の前記コントロールゲートの不純物濃度よりも高いことを特徴とする請求項２から請求項４のいずれかに記載の半導体記憶装置。
【請求項８】
複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの周辺に設けられた周辺回路とを備えた半導体記憶装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にフローティングゲートの材料を形成し、
前記フローティングゲートの材料上にゲート間絶縁膜の材料を形成し、
前記ゲート間絶縁膜の材料上に第１のコントロールゲート部分の材料を形成し、
前記周辺回路において、前記第１のコントロールゲート部分の材料および前記ゲート間絶縁膜の材料を加工して、前記第１のコントロールゲート部分の材料および前記ゲート間絶縁膜の材料を貫通するトレンチを形成し、
前記第１のコントロールゲート部分の材料上および前記トレンチの内面に絶縁薄膜を形成し、
前記周辺回路の領域において前記絶縁薄膜を残置させ、かつ、前記メモリセルアレイの領域において前記絶縁薄膜を除去し、
前記絶縁薄膜上および前記第１のコントロールゲート部分の材料上に第２のコントロールゲート部分の材料を堆積し、
前記第２のコントロールゲート部分の材料、前記第１のコントロールゲート部分の材料、前記ゲート間絶縁膜の材料および前記フローティングゲートの材料を加工することによって、前記第１および第２のコントロールゲート部分からなるコントロールゲート、ゲート間絶縁膜およびフローティングゲートを形成し、
前記コントロールゲート上に金属膜を堆積し、
前記金属膜と前記コントロールゲートとを反応させることによって、前記メモリセルアレイの領域において前記コントロールゲートをシリサイド化し、前記周辺回路の領域において前記第２のコントロールゲート部分をシリサイド化することを具備した半導体記憶装置の製造方法。
【請求項９】
複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの周辺に設けられた周辺回路とを備えた半導体記憶装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にフローティングゲートの材料を形成し、
前記フローティングゲートの材料上にゲート間絶縁膜の材料を形成し、
前記ゲート間絶縁膜の材料上に第１のコントロールゲート部分の材料を形成し、
前記周辺回路において、前記第１のコントロールゲート部分の材料および前記ゲート間絶縁膜の材料を加工して、前記第１のコントロールゲート部分の材料および前記ゲート間絶縁膜の材料を貫通するトレンチを形成し、
前記第１のコントロールゲート部分の材料上および前記トレンチの内面に絶縁薄膜を形成し、
前記絶縁薄膜上に第２のコントロールゲート部分の材料を堆積し、
前記周辺回路の領域において少なくとも前記トレンチの内面に前記絶縁薄膜を残置させ、かつ、前記メモリセルアレイの領域において前記絶縁薄膜を除去し、
前記第２のコントロールゲート部分の材料、前記第１のコントロールゲート部分の材料、前記ゲート間絶縁膜の材料および前記フローティングゲートの材料を加工することによって、前記第１および第２のコントロールゲート部分からなるコントロールゲート、ゲート間絶縁膜およびフローティングゲートを形成し、
前記コントロールゲート上に金属膜を堆積し、
前記金属膜と前記コントロールゲートとを反応させることによって、前記メモリセルアレイの領域において前記コントロールゲートをシリサイド化し、前記周辺回路の領域において前記第２のコントロールゲート部分をシリサイド化することを具備した半導体記憶装置の製造方法。

【図１】