半導体記憶装置およびＲＯＭデータパターンの発生方法
【課題】 メモリセル拡散マスクパターンの形状容易化により、メモリセル拡散マスクパターン形成の安定化及び歩留向上を図る。
【解決手段】 隣り合う２ビットのメモリセルトランジスタを、一つの拡散マスクパターン５で構成し、拡散マスクパターン５がメモリセルアレイ１上に配列され、拡散マスクパターン５で形成されるメモリセルのソースコモン配線８をメタル配線にした。このように、メモリセル拡散マスクパターンを２ビット矩形拡散マスクパターンとし、ソースコモン配線を拡散層からメタル配線にすることにより、メモリセル拡散マスクパターンの形状を容易化し、さらに実メモリセルとして使用するメモリセル拡散マスクパターンのパターン連続性を維持し、実メモリセルの拡散マスクパターンのパターン形成精度を向上させ、歩留向上を図る。
【解決手段】 隣り合う２ビットのメモリセルトランジスタを、一つの拡散マスクパターン５で構成し、拡散マスクパターン５がメモリセルアレイ１上に配列され、拡散マスクパターン５で形成されるメモリセルのソースコモン配線８をメタル配線にした。このように、メモリセル拡散マスクパターンを２ビット矩形拡散マスクパターンとし、ソースコモン配線を拡散層からメタル配線にすることにより、メモリセル拡散マスクパターンの形状を容易化し、さらに実メモリセルとして使用するメモリセル拡散マスクパターンのパターン連続性を維持し、実メモリセルの拡散マスクパターンのパターン形成精度を向上させ、歩留向上を図る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの半導体記憶装置に関し、特に、メモリセルの拡散マスクパターンの形成容易化を実現するレイアウト技術についての半導体記憶装置およびＲＯＭデータパターンの発生方法に関する。
【背景技術】
【０００２】
図７で示すような構成が、従来の半導体記憶装置の例として示されるマスクＲＯＭの構成を示すブロック図である。
【０００３】
この半導体記憶装置は、メモリセル拡散マスクパターン２１が櫛形の形状のＮ型ＭＯＳトランジスタで構成されるメモリセルアレイ部２０、外部からのアドレス信号やチップイネーブル信号を制御する制御部３、制御部３で制御されたロウアドレス信号からワード線を選択するロウデコーダ部２、制御部３で制御されたカラムアドレス信号からビット線を選択するカラムデコーダ部４で構成される。
【０００４】
ワード線２２は、メモリセルトランジスタのゲート部に接続され、ビット線２３は、メモリセルトランジスタのドレイン部にドレインノードコンタクト２４によって接続されている。またメモリセルトランジスタのソース部は、メモリセル拡散マスクパターン２１によってメモリセルアレイ部２０内をロウ方向に接続されており、ロウデコーダ部２で接地電位に接続されている。このメモリセル拡散マスクパターン２１の形状を示した図が、図８である。
【０００５】
図８に示すように、従来のメモリセル拡散マスクパターンはロウ方向に櫛形の構成をしており、メモリセルアレイ部２０内をカラム方向に繰り返し配置されている。このような構成で２ビットのメモリセルトランジスタを１つの拡散マスクパターンで構成し、ドレインノードコンタクト２４の有無で記憶データの“０”、“１”に対応させるコンタクト方式のマスクＲＯＭの構成をとっている。
【０００６】
さらに、図９は、図７のメモリセルアレイ部２０の一部を取り出して示した図であり、２ビット櫛形拡散マスクパターンの形状を示すメモリセル拡散マスクパターン２１とメモリセルトランジスタのゲートに接続されたワード線（ｎ）２２ａ、ワード線（ｎ−１）２２ｂと前記メモリセル拡散マスクパターン２１で生成されるメモリセルトランジスタのドレインにドレインノードコンタクト２４により接続されたビット線（ｍ−１）２３ａ、ビット線（ｍ）２３ｂ、ビット線（ｍ＋１）２３ｃ、により構成されている。
【０００７】
例えば制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ）２２ａが選択された場合、全てのメモリセルトランジスタのソースは櫛形メモリセル拡散パターンにより拡散層で接続されており、ソース電位である接地電位となっており、ワード線（ｎ）２２ａの選択により、櫛形メモリセル拡散マスクパターン２１の上部のメモリセルトランジスタがＯＮし、あらかじめドレインノードコンタクト２４が配置されているメモリセルのビット線（ｍ）２３ｂがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｍ）２３ｂの選択に応じて読み出され、あらかじめドレインノードコンタクト２４が配置されていないメモリセルのビット線（ｍ−１）２３ａやビット線（ｍ＋１）２３ｃは、メモリセルトランジスタはＯＮするが、ドレインノードコンタクト２４が配置されていないため、ソース電位がビット線に伝わらず、プリチャージ電位のままであり、“１”データを制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でビット線（ｍ−１）２３ａやビット線（ｍ＋１）２３ｃが選択された場合に読み出す。
【０００８】
また制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ−１）２２ｂが選択された場合も同様に全てのメモリセルトランジスタのソースは櫛形メモリセル拡散パターンにより拡散層で接続されており、ソース電位である接地電位となっており、ワード線（ｎ−１）２２ｂの選択により、櫛形メモリセル拡散マスクパターン２１の下部のメモリセルトランジスタがＯＮし、あらかじめドレインノードコンタクト２４が配置されているメモリセルのビット線（ｍ−１）２３ａ、ビット線（ｍ）２３ｂ、ビット線（ｍ＋１）２３ｃがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｍ−１）２３ａ、ビット線（ｍ）２３ｂ、ビット線（ｍ＋１）２３ｃの選択に応じて読み出される。
【０００９】
以上のようにメモリセル拡散マスクパターンは拡散層でロウ方向にソースノードを共通化する２ビット櫛形パターンで構成されている。
【特許文献１】特開２００４−３４２２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記従来の半導体記憶装置において、メモリセル拡散マスクパターンはメモリセルのソースが共通であることから、拡散層で配線する２ビット櫛形拡散マスクパターンで構成されている。
【００１１】
しかしながら、このような構成である限りは、近年の微細化に伴い、櫛形パターン形成が困難になってきており、メモリセル形状のアンバランスや形状不良といった歩留低下の原因となってきている。
【００１２】
したがって、本発明の目的は、メモリセル拡散マスクパターンの形状容易化により、メモリセル拡散マスクパターン形成の安定化及び歩留向上を図る半導体記憶装置およびＲＯＭデータパターンの発生方法を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の請求項１記載の半導体記憶装置は、隣り合う２ビットのメモリセルトランジスタを、一つの拡散マスクパターンで構成し、前記拡散マスクパターンがメモリセルアレイ上に配列され、前記拡散マスクパターンで形成されるメモリセルのソースコモン配線をメタル配線にした。
【００１４】
すなわち、従来の２ビット櫛形メモリセル拡散マスクパターンを２ビット矩形拡散マスクパターンとし、メモリセルのソースコモン配線を拡散層からメタル配線にすることにより、メモリセル拡散マスクパターンの形状を容易化するものとする。
【００１５】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、メモリセルアレイ上の最外周の拡散マスクパターンは、実メモリセルではなくダミーパターンとして形成した。
【００１６】
請求項３記載の半導体記憶装置は、隣り合う２ビットのメモリセルトランジスタのソースが共通接続され、ソースコモン配線をメタル配線とし、前記ソースコモン配線に接続される一つのコンタクトマスクパターンを用いて、メモリセルトランジスタのソース電位である電源線に接続されている。
【００１７】
請求項４記載の半導体記憶装置は、隣り合う２ビットのメモリセルトランジスタのソースが共通接続され、ソースコモン配線をメタル配線とし、前記ソースコモン配線に接続される一つのコンタクトマスクパターンを用いて、メモリセルトランジスタの任意のソース電位を供給する内部ドライブ信号線に接続されている。
【００１８】
請求項５記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、メモリセルトランジスタのソース電位である電源線は最下層である第１メタル配線層で構成されている。
【００１９】
請求項６記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、前記電源線は最下層である第１メタル配線層で構成されている。
【００２０】
請求項７記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、メモリセルトランジスタの任意のソース電位を供給する内部ドライブ信号線は最下層である第１メタル配線層で構成されている。
【００２１】
請求項８記載の半導体記憶装置は、請求項４記載の半導体記憶装置において、メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、前記内部ドライブ信号線は最下層である第１メタル配線層で構成されている。
【００２２】
請求項９記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている。
【００２３】
請求項１０記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている。
【００２４】
請求項１１記載の半導体記憶装置は、請求項４記載の半導体記憶装置において、複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている。
【００２５】
請求項１２記載の半導体記憶装置は、請求項９記載の半導体記憶装置において、前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い。
【００２６】
請求項１３記載の半導体記憶装置は、請求項１０記載の半導体記憶装置において、前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い。
【００２７】
請求項１４記載の半導体記憶装置は、請求項１１記載の半導体記憶装置において、前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い。
【００２８】
請求項１５記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する。
【００２９】
請求項１６記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する。
【００３０】
請求項１７記載の半導体記憶装置は、請求項４記載の半導体記憶装置において、ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する。
【００３１】
請求項１８記載の半導体記憶装置は、請求項１５記載の半導体記憶装置において、前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした。
【００３２】
請求項１９記載の半導体記憶装置は、請求項１６記載の半導体記憶装置において、前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした。
【００３３】
請求項２０記載の半導体記憶装置は、請求項１７記載の半導体記憶装置において、前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした。
【００３４】
請求項２１記載のＲＯＭデータパターンの発生方法は、請求項１８記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してＲＯＭデータパターンとして生成する。
【００３５】
請求項２２記載のＲＯＭデータパターンの発生方法は、請求項１９記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してデータパターンとして生成する。
【００３６】
請求項２３記載のＲＯＭデータパターンの発生方法は、請求項２０記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してデータパターンとして生成する。
【発明の効果】
【００３７】
本発明の請求項１記載の半導体記憶装置によれば、２ビットのメモリセルトランジスタを、１つの拡散マスクパターンで構成し、拡散マスクパターンがメモリセルアレイ上に配列され、ソースコモン配線をメタル配線にすることにより、メモリセル拡散マスクパターンの形状を容易化し、パターン形成を容易化する効果を得ることができる。またパターン形成の容易化により、歩留を向上する効果を得ることができる。
【００３８】
請求項２記載の半導体記憶装置によれば、メモリセルアレイ部のメモリセル拡散マスクパターンの最外周の２ビット拡散マスクパターンをＲＯＭの実メモリセルとして使用せず、ダミーパターンとすることにより、実メモリセルとして使用するメモリセル拡散マスクパターンのパターン連続性を維持する。パターン連続性の維持により、実メモリセルの拡散マスクパターンのパターン形成精度を向上させる効果が得られる。
【００３９】
請求項３記載の半導体記憶装置によれば、ロウ方向のメモリセルトランジスタのソースコモン配線をメタル配線とし、電源線に共通接続するため１つのコンタクトマスクパターンを用いることでレイアウト面積増大を防ぐ効果が得られる。
【００４０】
請求項４記載の半導体記憶装置によれば、ロウ方向のメモリセルトランジスタのソースコモン配線をメタル配線とし、ソース電位を制御する内部ドライブ信号線に共通接続するため１つのコンタクトマスクパターンを用いることでレイアウト面積増大を防ぐ効果が得られる。
【００４１】
請求項５及び請求項６記載の半導体記憶装置によれば、メモリセルトランジスタのソース電位である電源線をメタル配線層の最下層である第１メタル配線層で構成することにより接地電源を低抵抗でメモリセルトランジスタのソースに供給することが可能となり、安定したソース電位の供給が行われ、安定したメモリセルトランジスタ動作の効果が得られる。
【００４２】
請求項７及び請求項８記載の半導体記憶装置によれば、メモリセルトランジスタの任意のソース電位を供給する内部ドライブ信号線をメタル配線層の最下層である第１メタル配線層で構成することにより任意のソース電位を低抵抗でメモリセルトランジスタのソースに供給することが可能となり、安定したソース電位の供給が行われ、安定したメモリセルトランジスタ動作の効果が得られる。
【００４３】
請求項９及び請求項１０及び請求項１１記載の半導体記憶装置によれば、メモリセルトランジスタのソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線領域においてもメモリセル拡散マスクパターンを下層部に構成することによって、メモリセル拡散マスクパターンの連続性を維持し、拡散マスクパターンのパターン形成精度を向上させる効果が得られる。
【００４４】
請求項１２記載の半導体記憶装置によれば、請求項９記載の半導体記憶装置のソース電位裏打ち用配線領域の下層部に形成されるトランジスタのソース及びドレインはソース電位裏打ち用配線とのコンタクトパターンを配置せず、接続しないことにより余分なワード線容量を削減する効果が得られる。
【００４５】
請求項１３記載の半導体記憶装置によれば、請求項１０記載の半導体記憶装置のソース電位裏打ち用配線領域の下層部に形成されるトランジスタのソース及びドレインはソース電位裏打ち用配線とのコンタクトパターンを配置せず、接続しないことにより余分なワード線容量を削減する効果が得られる。
【００４６】
請求項１４記載の半導体記憶装置によれば、請求項１１記載の半導体記憶装置のソース電位裏打ち用配線領域の下層部に形成されるトランジスタのソース及びドレインはソース電位裏打ち用配線とのコンタクトパターンを配置せず、接続しないことにより余分なワード線容量を削減する効果が得られる。
【００４７】
請求項１５の半導体記憶装置によれば、請求項１記載の半導体装置で、メモリセルトランジスタのドレインコンタクトパターンの有無でＲＯＭデータの“１”、“０”の区分を行うことで容易にＲＯＭデータパターンを生成する効果を得ることができる。
【００４８】
請求項１６の半導体記憶装置によれば、請求項３記載の半導体装置で、メモリセルトランジスタのドレインコンタクトパターンの有無でＲＯＭデータの“１”、“０”の区分を行うことで容易にＲＯＭデータパターンを生成する効果を得ることができる。
【００４９】
請求項１７の半導体記憶装置によれば、請求項４記載の半導体装置で、メモリセルトランジスタのドレインコンタクトパターンの有無でＲＯＭデータの“１”、“０”の区分を行うことで容易にＲＯＭデータパターンを生成する効果を得ることができる。
【００５０】
請求項１８及び請求項２１記載の半導体記憶装置及びＲＯＭデータパターンの発生方法によれば、請求項１５に記載の半導体記憶装置で隣り合う２ビットのメモリセルトランジスタのドレインノードコンタクトが２ビット共存在しない場合に共通ソースノードコンタクトパターンを配置せず、ソースノードコンタクト数を削減することでコンタクトの密集を防ぎ、コンタクトパターン形成を容易化して歩留向上の効果を得ることができる。
【００５１】
請求項１９及び請求項２２記載の半導体記憶装置及びＲＯＭデータパターンの発生方法によれば、請求項１６に記載の半導体記憶装置で隣り合う２ビットのメモリセルトランジスタのドレインノードコンタクトが２ビット共存在しない場合に共通ソースノードコンタクトパターンを配置せず、ソースノードコンタクト数を削減することでコンタクトの密集を防ぎ、コンタクトパターン形成を容易化して歩留向上の効果を得ることができる。
【００５２】
請求項２０及び請求項２３記載の半導体記憶装置及びＲＯＭデータパターンの発生方法によれば、請求項１７記載の半導体記憶装置で隣り合う２ビットのメモリセルトランジスタのドレインノードコンタクトが２ビット共存在しない場合に共通ソースノードコンタクトパターンを配置せず、ソースノードコンタクト数を削減することでコンタクトの密集を防ぎ、コンタクトパターン形成を容易化して歩留向上の効果を得ることができる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００５４】
本発明の第１の実施形態を図１〜図３に基づいて説明する。図１は本発明の第１の実施の形態に係る半導体記憶装置の構成を示すレイアウト図、図２は図１のメモリセルアレイ部におけるメモリセル拡散マスクパターン形状を示すレイアウト図である。
【００５５】
本発明の第１の実施の形態に係る半導体記憶装置は、図１で示すように、メモリセル拡散マスクパターン５が矩形の形状で構成されるメモリセルアレイ部１、外部からのアドレス信号やチップイネーブル信号を制御する制御部３、制御部３で制御されたロウアドレス信号からワード線を選択するロウデコーダ部２、制御部３で制御されたカラムアドレス信号からビット線を選択するカラムデコーダ部４で構成される。ワード線６は、メモリセルトランジスタのゲート部に接続され、ビット線７は、メモリセルトランジスタのドレイン部にドレインノードコンタクト９によって接続されている。またメモリセルトランジスタのソース部は、ソース線８によってメモリセルアレイ部１内をロウ方向に接続されており、ロウデコーダ部２で接地電位に接続されている。このメモリセル拡散マスクパターン５の形状を示した図が、図２である。
【００５６】
図２に示すように、メモリセル拡散マスクパターンは矩形の構成をしており、メモリセルアレイ部１内をロウ方向、カラム方向の両方向に繰り返し配置されている。このような構成で２ビットのメモリセルトランジスタを１つの拡散マスクパターンで構成し、ドレインノードコンタクト９の有無で記憶データの“０”、“１”に対応させるコンタクト方式のマスクＲＯＭの構成をとっている。
【００５７】
さらに、図３は、図１のメモリセルアレイ部１の一部を取り出して示したレイアウト図であり、２ビット矩形拡散マスクパターンの形状を示すメモリセル拡散マスクパターン５と、前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのソースにソースノードコンタクト１０により接続されたソース線８と、メモリセルトランジスタのゲートに接続されたワード線（ｎ）６ａ、ワード線（ｎ−１）６ｂと、前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのドレインにドレインノードコンタクト９により接続されたビット線（ｍ−１）７ａ、ビット線（ｍ）７ｂ、ビット線（ｍ＋１）７ｃ、により構成されている。
【００５８】
例えば制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ）６ａが選択された場合、３つの矩形メモリセル拡散マスクパターン５で２ビットの隣り合うメモリセルトランジスタが３組形成されており、全てのメモリセルトランジスタのソースはロウデコーダ部で接地電位に接続されたソース線８とソースノードコンタクト１０により接地電位に設定され、３つの矩形メモリセル拡散マスクパターン５の上部のメモリセルトランジスタがワード線（ｎ）６ａの選択によりＯＮし、あらかじめドレインノードコンタクト９が配置されているメモリセルのビット線（ｍ）７ｂがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｍ）７ｂの選択に応じて読み出され、あらかじめドレインノードコンタクト９が配置されていないメモリセルのビット線（ｍ−１）７ａやビット線（ｍ＋１）７ｃは、メモリセルトランジスタはＯＮするが、ドレインノードコンタクト９が配置されていないため、ソース電位がビット線に伝わらず、プリチャージ電位のままであり、“１”データを制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でビット線（ｍ−１）７ａやビット線（ｍ＋１）７ｃが選択された場合に読み出す。
【００５９】
また制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ−１）６ｂが選択された場合も同様に全てのメモリセルトランジスタのソースはロウデコーダ部で接地電位に接続されたソース線８とソースノードコンタクト１０により接地電位に設定され、３つの矩形メモリセル拡散マスクパターン５の下部のメモリセルトランジスタがワード線（ｎ−１）６ｂの選択によりＯＮし、あらかじめドレインノードコンタクト９が配置されているメモリセルのビット線（ｍ−１）７ａ、ビット線（ｍ）７ｂ、ビット線（ｍ＋１）７ｃがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｍ−１）７ａ、ビット線（ｍ）７ｂ、ビット線（ｍ＋１）７ｃの選択に応じて読み出される。
【００６０】
このように動作的には従来の半導体記憶装置と同様の動作が実現できる。
【００６１】
ここで、メモリセル拡散マスクパターンの形状を比較してみると、従来の２ビット櫛形拡散マスクパターンに比べ、本実施形態の２ビット矩形拡散パターンは形状が容易化され、メモリセル拡散マスクパターン生成時の形状のアンバランスや形状不具合を起こし難いパターンとなっており、歩留向上を図ることが可能である。
【００６２】
また、図１において、メモリセルアレイ部１の最外周の２ビット矩形拡散マスクパターンで生成されるメモリセルトランジスタをＲＯＭの実メモリセルとして使用せず、ソースに接地電位に接続されたダミーワード線１１あるいはドレインに接地電位に接続されたダミービット線１２に接続、あるいはその両方に接続することによってダミーセルとすることで最外周の２ビット矩形拡散マスクパターンをダミーパターンとする。こうすることにより、実メモリセルとして使用するメモリセル拡散マスクパターンのパターン連続性を維持し、実メモリセルの拡散マスクパターンのパターン形成精度を向上させることが可能である。
【００６３】
また、図３において、ロウ方向のメモリセルトランジスタのソースコモン配線をメタル配線とし、電源線に共通接続するため、隣り合う２ビットのメモリセルトランジスタのソースに１つのコンタクトマスクパターンを用いることでソースコモン配線を接続できるため、レイアウト面積増大を防ぐ効果が得られる。
【００６４】
さらに、図３において、メモリセルトランジスタのソースに接続されたソース線８の電源線をメタル配線層の最下層である第１メタル配線層で構成することにより接地電源を低抵抗でメモリセルトランジスタのソースに供給することが可能となり、安定したソース電位の供給が行われ、安定したメモリセルトランジスタ動作が可能である。このとき読み出しデータ線であるビット線（ｍ−１）７ａ、ビット線（ｍ）７ｂ、ビット線（ｍ＋１）７ｃは第２メタル配線層か、あるいは更に上層の配線層で構成されている。
【００６５】
また、本発明の実施の形態において、メモリセルトランジスタのソース電位を接地電位として説明したが、これに言及するものではなく、任意の電位に設定するために内部ドライブ信号線に接続した場合にも同様の構成及び効果を得ることができる。
【００６６】
本発明の第２の実施形態を図４および図５に基づいて説明する。
【００６７】
本発明の第２の実施の形態に係る半導体記憶装置は、本発明の第１の実施の形態に係る半導体装置において、図４に示すように、２ビット矩形拡散マスクパターンの形状を示すメモリセル拡散マスクパターン５と、前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのソースにソースノードコンタクト１０により接続されたソース線８と、メモリセルトランジスタのゲートに接続されたワード線（ｎ）６ａ、ワード線（ｎ−１）６ｂと、前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのドレインにドレインノードコンタクト９により接続されたビット線７と、読み出しデータ線であるビット線７の間にソース電位裏打ち用配線１３とを配置した構成をとるものである。このソース電位裏打ち用配線１３は複数の読み出しデータ線単位毎に配置されるものとする。このような構成をとることでメモリ容量が増加し、ロウ方向のソース線８の配線長が長くなることによる配線抵抗の増大を防ぎ、ソース電位の変動を低減し安定したソース電位を供給することができる。
【００６８】
このソース電位裏打ち用配線領域においても図４に示すように、メモリセル拡散マスクパターン５を下層部に配置しており、メモリセルトランジスタを生成する構成になっているが、ソースノードコンタクト１０及びドレインノードコンタクト９の配置により、ソース、ドレインともソース電位裏打ち用配線１３と同電位に接続されるためダミーセルとして扱うことができる。こうすることによって、ソース電位裏打ち用配線領域においてもメモリセル拡散マスクパターン５の連続性を維持し、拡散マスクパターンのパターン形成精度を向上させる効果が得られる。
【００６９】
また、図５は図４と同様にメモリ容量が増加し、ロウ方向のソース線８の配線長が長くなることによる配線抵抗の増大を防ぎ、ソース電位の変動を低減し安定したソース電位を供給するために、読み出しデータ線であるビット線７の間にソース電位裏打ち用配線１３を配置し、このソース電位裏打ち用配線領域においてもメモリセル拡散マスクパターン５を下層部に配置する構成である。ソース電位裏打ち用配線領域においてもメモリセル拡散マスクパターン５の連続性を維持し、拡散マスクパターンのパターン形成精度を向上させる効果に加え、図５で示すレイアウト構成においては、生成されるメモリセルトランジスタのソース及びドレインをソース電位裏打ち用配線とのコンタクトパターンを配置せず、接続しないことにより余分なワード線容量を削減する効果が得られる。
【００７０】
本発明の第３の実施形態を図６に基づいて説明する。
【００７１】
本発明の第３の実施の形態に係る半導体記憶装置は、本発明の第１の実施の形態に係る半導体装置においてメモリセルアレイ部１の一部を取り出して示したレイアウト図６で示すように、２ビット矩形拡散マスクパターンの形状を示すメモリセル拡散マスクパターン５と前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのソースにソースノードコンタクト１０により接続されたソース線８とメモリセルトランジスタのゲートに接続されたワード線（ｎ）６ａ、ワード線（ｎ−１）６ｂと前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのドレインにドレインノードコンタクト９により接続されたビット線（ｓ−１）７ｄ、ビット線（ｓ）７ｅ、ビット線（ｓ＋１）７ｆにより構成されている。ＲＯＭデータの“０”、“１”の区分をドレインノードコンタクト９の有無で記憶データの“０”、“１”に対応させるコンタクト方式のマスクＲＯＭの構成であるため、隣り合う２ビットのメモリセルトランジスタのうちどちらか一方あるいは両方に“０”のＲＯＭデータが設定されている場合はメモリセルトランジスタのソースはロウデコーダ部で接地電位に接続されたソース線８と接続するため、ソースノードコンタクト１０を配置し、ビット線に“０”データを読み出すためにドレインノードコンタクト９を配置する必要がある。しかし、隣り合う２ビットのメモリセルトランジスタの両方とも“１”のＲＯＭデータが設定されている場合はソース電位をビット線に読み出す必要がなくプリチャージ電位のままであることから、ドレインノードコンタクト９だけでなくソースノードコンタクト１０も配置する必要がない。
【００７２】
例えば図６において、ドレインノードコンタクト９の有無により、ビット線（ｓ−１）７ｄの下層に生成された２ビットのメモリセルトランジスタのうちワード線（ｎ）６ａがゲートに接続されている上側のメモリセルトランジスタは“１”データ、ワード線（ｎ−１）６ｂがゲートに接続されている下側のメモリセルトランジスタは“０”データに設定されている。同様にビット線（ｓ）７ｅの下層に生成された２ビットのメモリセルトランジスタは上下両方とも“１”データに設定され、ビット線（ｓ＋１）７ｆの下層に生成された２ビットのメモリセルトランジスタのうちワード線（ｎ）６ａがゲートに接続されている上側のメモリセルトランジスタは“０”データ、ワード線（ｎ−１）６ｂがゲートに接続されている下側のメモリセルトランジスタは“１”データに設定されている。
【００７３】
制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ）６ａが選択された場合、３つの矩形メモリセル拡散マスクパターン５で２ビットの隣り合うメモリセルトランジスタが３組形成されており、左右２組のメモリセルトランジスタのソースはロウデコーダ部で接地電位に接続されたソース線８とソースノードコンタクト１０により接地電位に設定され、真ん中のメモリセルトランジスタのソースはソースノードコンタクト１０が配置されておらず、ソース線８と接続されていない。
【００７４】
３つの矩形メモリセル拡散マスクパターン５の上部のメモリセルトランジスタがワード線（ｎ）６ａの選択によりＯＮし、あらかじめドレインノードコンタクト９が配置されているメモリセルのビット線（ｓ＋１）７ｆがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｓ＋１）７ｆの選択に応じて読み出され、あらかじめドレインノードコンタクト９が配置されていないメモリセルのビット線（ｓ−１）７ｄやビット線（ｓ）７ｅは、メモリセルトランジスタはＯＮするが、ドレインノードコンタクト９が配置されていないため、ソース電位がビット線に伝わらず、プリチャージ電位のままであり、“１”データを制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でビット線（ｓ−１）７ｄやビット線（ｓ）７ｅが選択された場合に読み出す。
【００７５】
また制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ−１）６ｂが選択された場合も同様に左右２組のメモリセルトランジスタのソースはロウデコーダ部で接地電位に接続されたソース線８とソースノードコンタクト１０により接地電位に設定され、真ん中のメモリセルトランジスタのソースはソースノードコンタクト１０が配置されておらず、ソース線８と接続されていない。
【００７６】
３つの矩形メモリセル拡散マスクパターン５の下部のメモリセルトランジスタがワード線（ｎ−１）６ｂの選択によりＯＮし、あらかじめドレインノードコンタクト９が配置されているメモリセルのビット線（ｓ−１）７ｄがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｓ−１）７ｄの選択に応じて読み出され、あらかじめドレインノードコンタクト９が配置されていないメモリセルのビット線（ｓ）７ｅやビット線（ｓ＋１）７ｆは、メモリセルトランジスタはＯＮするが、ドレインノードコンタクト９が配置されていないため、ソース電位がビット線に伝わらず、プリチャージ電位のままであり、“１”データを制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でビット線（ｓ）７ｅやビット線（ｓ＋１）７ｆが選択された場合に読み出す。
【００７７】
以上のように隣り合う２ビットのメモリセルトランジスタの両方とも“１”のＲＯＭデータが設定されているビット線（ｓ）７ｅも設定値どおり読み出すことが可能であるので、このような場合、ソースノードコンタクト１０を配置する必要がない。こうすることによりソースノードコンタクト数を削減することでコンタクトの密集を防ぎ、コンタクトパターン形成を容易化して歩留向上の効果を得ることができる。
【産業上の利用可能性】
【００７８】
本発明に係る半導体記憶装置は、メモリセルアレイ上のメモリセル拡散マスクパターンの容易化及びパターンの連続性の維持により、微細化するメモリセル拡散マスクパターン形成の容易化を実現する半導体記憶装置等として有用である。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図２】図１のメモリセルアレイ部のメモリセル拡散マスクパターン形状を示すレイアウト図である。
【図３】図１のメモリセルアレイ部の一部を示すレイアウト図である。
【図４】本発明の第２の実施の形態に係る半導体記憶装置の構成でメモリセルアレイ部の一部を示すレイアウト図である。
【図５】図４の構成で隣り合う２ビットのメモリセルトランジスタにドレインノードコンタクトが無い場合のレイアウト図である。
【図６】本発明の第３の実施の形態に係る半導体記憶装置の構成でメモリセルアレイ部の一部を示すレイアウト図である。
【図７】従来の半導体記憶装置の構成を示すレイアウト図である。
【図８】図７のメモリセルアレイ部のメモリセル拡散マスクパターン形状を示すレイアウト図である。
【図９】図７のメモリセルアレイ部の一部を示すレイアウト図である。
【符号の説明】
【００８０】
１ メモリセルアレイ部
２ ロウデコーダ部
３ 制御部
４ カラムデコーダ部
５ メモリセル拡散マスクパターン
６ ワード線
６ａ ワード線（ｎ）
６ｂ ワード線（ｎ−１）
７ ビット線
７ａ ビット線（ｍ−１）
７ｂ ビット線（ｍ）
７ｃ ビット線（ｍ＋１）
７ｄ ビット線（ｓ−１）
７ｅ ビット線（ｓ）
７ｆ ビット線（ｓ＋１）
８ ソース線
９ ドレインノードコンタク
１０ ソースノードコンタクト
１１ ダミーワード線
１２ ダミービット線
１３ ソース電位裏打ち用配線
２０ メモリセルアレイ部
２１ メモリセル拡散マスクパターン
２２ ワード線
２２ａ ワード線（ｎ）
２２ｂ ワード線（ｎ−１）
２３ ビット線
２３ａ ビット線（ｍ−１）
２３ｂ ビット線（ｍ）
２３ｃ ビット線（ｍ＋１）
２４ ドレインノードコンタクト
【技術分野】
【０００１】
本発明はマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの半導体記憶装置に関し、特に、メモリセルの拡散マスクパターンの形成容易化を実現するレイアウト技術についての半導体記憶装置およびＲＯＭデータパターンの発生方法に関する。
【背景技術】
【０００２】
図７で示すような構成が、従来の半導体記憶装置の例として示されるマスクＲＯＭの構成を示すブロック図である。
【０００３】
この半導体記憶装置は、メモリセル拡散マスクパターン２１が櫛形の形状のＮ型ＭＯＳトランジスタで構成されるメモリセルアレイ部２０、外部からのアドレス信号やチップイネーブル信号を制御する制御部３、制御部３で制御されたロウアドレス信号からワード線を選択するロウデコーダ部２、制御部３で制御されたカラムアドレス信号からビット線を選択するカラムデコーダ部４で構成される。
【０００４】
ワード線２２は、メモリセルトランジスタのゲート部に接続され、ビット線２３は、メモリセルトランジスタのドレイン部にドレインノードコンタクト２４によって接続されている。またメモリセルトランジスタのソース部は、メモリセル拡散マスクパターン２１によってメモリセルアレイ部２０内をロウ方向に接続されており、ロウデコーダ部２で接地電位に接続されている。このメモリセル拡散マスクパターン２１の形状を示した図が、図８である。
【０００５】
図８に示すように、従来のメモリセル拡散マスクパターンはロウ方向に櫛形の構成をしており、メモリセルアレイ部２０内をカラム方向に繰り返し配置されている。このような構成で２ビットのメモリセルトランジスタを１つの拡散マスクパターンで構成し、ドレインノードコンタクト２４の有無で記憶データの“０”、“１”に対応させるコンタクト方式のマスクＲＯＭの構成をとっている。
【０００６】
さらに、図９は、図７のメモリセルアレイ部２０の一部を取り出して示した図であり、２ビット櫛形拡散マスクパターンの形状を示すメモリセル拡散マスクパターン２１とメモリセルトランジスタのゲートに接続されたワード線（ｎ）２２ａ、ワード線（ｎ−１）２２ｂと前記メモリセル拡散マスクパターン２１で生成されるメモリセルトランジスタのドレインにドレインノードコンタクト２４により接続されたビット線（ｍ−１）２３ａ、ビット線（ｍ）２３ｂ、ビット線（ｍ＋１）２３ｃ、により構成されている。
【０００７】
例えば制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ）２２ａが選択された場合、全てのメモリセルトランジスタのソースは櫛形メモリセル拡散パターンにより拡散層で接続されており、ソース電位である接地電位となっており、ワード線（ｎ）２２ａの選択により、櫛形メモリセル拡散マスクパターン２１の上部のメモリセルトランジスタがＯＮし、あらかじめドレインノードコンタクト２４が配置されているメモリセルのビット線（ｍ）２３ｂがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｍ）２３ｂの選択に応じて読み出され、あらかじめドレインノードコンタクト２４が配置されていないメモリセルのビット線（ｍ−１）２３ａやビット線（ｍ＋１）２３ｃは、メモリセルトランジスタはＯＮするが、ドレインノードコンタクト２４が配置されていないため、ソース電位がビット線に伝わらず、プリチャージ電位のままであり、“１”データを制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でビット線（ｍ−１）２３ａやビット線（ｍ＋１）２３ｃが選択された場合に読み出す。
【０００８】
また制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ−１）２２ｂが選択された場合も同様に全てのメモリセルトランジスタのソースは櫛形メモリセル拡散パターンにより拡散層で接続されており、ソース電位である接地電位となっており、ワード線（ｎ−１）２２ｂの選択により、櫛形メモリセル拡散マスクパターン２１の下部のメモリセルトランジスタがＯＮし、あらかじめドレインノードコンタクト２４が配置されているメモリセルのビット線（ｍ−１）２３ａ、ビット線（ｍ）２３ｂ、ビット線（ｍ＋１）２３ｃがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｍ−１）２３ａ、ビット線（ｍ）２３ｂ、ビット線（ｍ＋１）２３ｃの選択に応じて読み出される。
【０００９】
以上のようにメモリセル拡散マスクパターンは拡散層でロウ方向にソースノードを共通化する２ビット櫛形パターンで構成されている。
【特許文献１】特開２００４−３４２２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記従来の半導体記憶装置において、メモリセル拡散マスクパターンはメモリセルのソースが共通であることから、拡散層で配線する２ビット櫛形拡散マスクパターンで構成されている。
【００１１】
しかしながら、このような構成である限りは、近年の微細化に伴い、櫛形パターン形成が困難になってきており、メモリセル形状のアンバランスや形状不良といった歩留低下の原因となってきている。
【００１２】
したがって、本発明の目的は、メモリセル拡散マスクパターンの形状容易化により、メモリセル拡散マスクパターン形成の安定化及び歩留向上を図る半導体記憶装置およびＲＯＭデータパターンの発生方法を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の請求項１記載の半導体記憶装置は、隣り合う２ビットのメモリセルトランジスタを、一つの拡散マスクパターンで構成し、前記拡散マスクパターンがメモリセルアレイ上に配列され、前記拡散マスクパターンで形成されるメモリセルのソースコモン配線をメタル配線にした。
【００１４】
すなわち、従来の２ビット櫛形メモリセル拡散マスクパターンを２ビット矩形拡散マスクパターンとし、メモリセルのソースコモン配線を拡散層からメタル配線にすることにより、メモリセル拡散マスクパターンの形状を容易化するものとする。
【００１５】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、メモリセルアレイ上の最外周の拡散マスクパターンは、実メモリセルではなくダミーパターンとして形成した。
【００１６】
請求項３記載の半導体記憶装置は、隣り合う２ビットのメモリセルトランジスタのソースが共通接続され、ソースコモン配線をメタル配線とし、前記ソースコモン配線に接続される一つのコンタクトマスクパターンを用いて、メモリセルトランジスタのソース電位である電源線に接続されている。
【００１７】
請求項４記載の半導体記憶装置は、隣り合う２ビットのメモリセルトランジスタのソースが共通接続され、ソースコモン配線をメタル配線とし、前記ソースコモン配線に接続される一つのコンタクトマスクパターンを用いて、メモリセルトランジスタの任意のソース電位を供給する内部ドライブ信号線に接続されている。
【００１８】
請求項５記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、メモリセルトランジスタのソース電位である電源線は最下層である第１メタル配線層で構成されている。
【００１９】
請求項６記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、前記電源線は最下層である第１メタル配線層で構成されている。
【００２０】
請求項７記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、メモリセルトランジスタの任意のソース電位を供給する内部ドライブ信号線は最下層である第１メタル配線層で構成されている。
【００２１】
請求項８記載の半導体記憶装置は、請求項４記載の半導体記憶装置において、メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、前記内部ドライブ信号線は最下層である第１メタル配線層で構成されている。
【００２２】
請求項９記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている。
【００２３】
請求項１０記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている。
【００２４】
請求項１１記載の半導体記憶装置は、請求項４記載の半導体記憶装置において、複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている。
【００２５】
請求項１２記載の半導体記憶装置は、請求項９記載の半導体記憶装置において、前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い。
【００２６】
請求項１３記載の半導体記憶装置は、請求項１０記載の半導体記憶装置において、前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い。
【００２７】
請求項１４記載の半導体記憶装置は、請求項１１記載の半導体記憶装置において、前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い。
【００２８】
請求項１５記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する。
【００２９】
請求項１６記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する。
【００３０】
請求項１７記載の半導体記憶装置は、請求項４記載の半導体記憶装置において、ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する。
【００３１】
請求項１８記載の半導体記憶装置は、請求項１５記載の半導体記憶装置において、前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした。
【００３２】
請求項１９記載の半導体記憶装置は、請求項１６記載の半導体記憶装置において、前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした。
【００３３】
請求項２０記載の半導体記憶装置は、請求項１７記載の半導体記憶装置において、前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした。
【００３４】
請求項２１記載のＲＯＭデータパターンの発生方法は、請求項１８記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してＲＯＭデータパターンとして生成する。
【００３５】
請求項２２記載のＲＯＭデータパターンの発生方法は、請求項１９記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してデータパターンとして生成する。
【００３６】
請求項２３記載のＲＯＭデータパターンの発生方法は、請求項２０記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してデータパターンとして生成する。
【発明の効果】
【００３７】
本発明の請求項１記載の半導体記憶装置によれば、２ビットのメモリセルトランジスタを、１つの拡散マスクパターンで構成し、拡散マスクパターンがメモリセルアレイ上に配列され、ソースコモン配線をメタル配線にすることにより、メモリセル拡散マスクパターンの形状を容易化し、パターン形成を容易化する効果を得ることができる。またパターン形成の容易化により、歩留を向上する効果を得ることができる。
【００３８】
請求項２記載の半導体記憶装置によれば、メモリセルアレイ部のメモリセル拡散マスクパターンの最外周の２ビット拡散マスクパターンをＲＯＭの実メモリセルとして使用せず、ダミーパターンとすることにより、実メモリセルとして使用するメモリセル拡散マスクパターンのパターン連続性を維持する。パターン連続性の維持により、実メモリセルの拡散マスクパターンのパターン形成精度を向上させる効果が得られる。
【００３９】
請求項３記載の半導体記憶装置によれば、ロウ方向のメモリセルトランジスタのソースコモン配線をメタル配線とし、電源線に共通接続するため１つのコンタクトマスクパターンを用いることでレイアウト面積増大を防ぐ効果が得られる。
【００４０】
請求項４記載の半導体記憶装置によれば、ロウ方向のメモリセルトランジスタのソースコモン配線をメタル配線とし、ソース電位を制御する内部ドライブ信号線に共通接続するため１つのコンタクトマスクパターンを用いることでレイアウト面積増大を防ぐ効果が得られる。
【００４１】
請求項５及び請求項６記載の半導体記憶装置によれば、メモリセルトランジスタのソース電位である電源線をメタル配線層の最下層である第１メタル配線層で構成することにより接地電源を低抵抗でメモリセルトランジスタのソースに供給することが可能となり、安定したソース電位の供給が行われ、安定したメモリセルトランジスタ動作の効果が得られる。
【００４２】
請求項７及び請求項８記載の半導体記憶装置によれば、メモリセルトランジスタの任意のソース電位を供給する内部ドライブ信号線をメタル配線層の最下層である第１メタル配線層で構成することにより任意のソース電位を低抵抗でメモリセルトランジスタのソースに供給することが可能となり、安定したソース電位の供給が行われ、安定したメモリセルトランジスタ動作の効果が得られる。
【００４３】
請求項９及び請求項１０及び請求項１１記載の半導体記憶装置によれば、メモリセルトランジスタのソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線領域においてもメモリセル拡散マスクパターンを下層部に構成することによって、メモリセル拡散マスクパターンの連続性を維持し、拡散マスクパターンのパターン形成精度を向上させる効果が得られる。
【００４４】
請求項１２記載の半導体記憶装置によれば、請求項９記載の半導体記憶装置のソース電位裏打ち用配線領域の下層部に形成されるトランジスタのソース及びドレインはソース電位裏打ち用配線とのコンタクトパターンを配置せず、接続しないことにより余分なワード線容量を削減する効果が得られる。
【００４５】
請求項１３記載の半導体記憶装置によれば、請求項１０記載の半導体記憶装置のソース電位裏打ち用配線領域の下層部に形成されるトランジスタのソース及びドレインはソース電位裏打ち用配線とのコンタクトパターンを配置せず、接続しないことにより余分なワード線容量を削減する効果が得られる。
【００４６】
請求項１４記載の半導体記憶装置によれば、請求項１１記載の半導体記憶装置のソース電位裏打ち用配線領域の下層部に形成されるトランジスタのソース及びドレインはソース電位裏打ち用配線とのコンタクトパターンを配置せず、接続しないことにより余分なワード線容量を削減する効果が得られる。
【００４７】
請求項１５の半導体記憶装置によれば、請求項１記載の半導体装置で、メモリセルトランジスタのドレインコンタクトパターンの有無でＲＯＭデータの“１”、“０”の区分を行うことで容易にＲＯＭデータパターンを生成する効果を得ることができる。
【００４８】
請求項１６の半導体記憶装置によれば、請求項３記載の半導体装置で、メモリセルトランジスタのドレインコンタクトパターンの有無でＲＯＭデータの“１”、“０”の区分を行うことで容易にＲＯＭデータパターンを生成する効果を得ることができる。
【００４９】
請求項１７の半導体記憶装置によれば、請求項４記載の半導体装置で、メモリセルトランジスタのドレインコンタクトパターンの有無でＲＯＭデータの“１”、“０”の区分を行うことで容易にＲＯＭデータパターンを生成する効果を得ることができる。
【００５０】
請求項１８及び請求項２１記載の半導体記憶装置及びＲＯＭデータパターンの発生方法によれば、請求項１５に記載の半導体記憶装置で隣り合う２ビットのメモリセルトランジスタのドレインノードコンタクトが２ビット共存在しない場合に共通ソースノードコンタクトパターンを配置せず、ソースノードコンタクト数を削減することでコンタクトの密集を防ぎ、コンタクトパターン形成を容易化して歩留向上の効果を得ることができる。
【００５１】
請求項１９及び請求項２２記載の半導体記憶装置及びＲＯＭデータパターンの発生方法によれば、請求項１６に記載の半導体記憶装置で隣り合う２ビットのメモリセルトランジスタのドレインノードコンタクトが２ビット共存在しない場合に共通ソースノードコンタクトパターンを配置せず、ソースノードコンタクト数を削減することでコンタクトの密集を防ぎ、コンタクトパターン形成を容易化して歩留向上の効果を得ることができる。
【００５２】
請求項２０及び請求項２３記載の半導体記憶装置及びＲＯＭデータパターンの発生方法によれば、請求項１７記載の半導体記憶装置で隣り合う２ビットのメモリセルトランジスタのドレインノードコンタクトが２ビット共存在しない場合に共通ソースノードコンタクトパターンを配置せず、ソースノードコンタクト数を削減することでコンタクトの密集を防ぎ、コンタクトパターン形成を容易化して歩留向上の効果を得ることができる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００５４】
本発明の第１の実施形態を図１〜図３に基づいて説明する。図１は本発明の第１の実施の形態に係る半導体記憶装置の構成を示すレイアウト図、図２は図１のメモリセルアレイ部におけるメモリセル拡散マスクパターン形状を示すレイアウト図である。
【００５５】
本発明の第１の実施の形態に係る半導体記憶装置は、図１で示すように、メモリセル拡散マスクパターン５が矩形の形状で構成されるメモリセルアレイ部１、外部からのアドレス信号やチップイネーブル信号を制御する制御部３、制御部３で制御されたロウアドレス信号からワード線を選択するロウデコーダ部２、制御部３で制御されたカラムアドレス信号からビット線を選択するカラムデコーダ部４で構成される。ワード線６は、メモリセルトランジスタのゲート部に接続され、ビット線７は、メモリセルトランジスタのドレイン部にドレインノードコンタクト９によって接続されている。またメモリセルトランジスタのソース部は、ソース線８によってメモリセルアレイ部１内をロウ方向に接続されており、ロウデコーダ部２で接地電位に接続されている。このメモリセル拡散マスクパターン５の形状を示した図が、図２である。
【００５６】
図２に示すように、メモリセル拡散マスクパターンは矩形の構成をしており、メモリセルアレイ部１内をロウ方向、カラム方向の両方向に繰り返し配置されている。このような構成で２ビットのメモリセルトランジスタを１つの拡散マスクパターンで構成し、ドレインノードコンタクト９の有無で記憶データの“０”、“１”に対応させるコンタクト方式のマスクＲＯＭの構成をとっている。
【００５７】
さらに、図３は、図１のメモリセルアレイ部１の一部を取り出して示したレイアウト図であり、２ビット矩形拡散マスクパターンの形状を示すメモリセル拡散マスクパターン５と、前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのソースにソースノードコンタクト１０により接続されたソース線８と、メモリセルトランジスタのゲートに接続されたワード線（ｎ）６ａ、ワード線（ｎ−１）６ｂと、前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのドレインにドレインノードコンタクト９により接続されたビット線（ｍ−１）７ａ、ビット線（ｍ）７ｂ、ビット線（ｍ＋１）７ｃ、により構成されている。
【００５８】
例えば制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ）６ａが選択された場合、３つの矩形メモリセル拡散マスクパターン５で２ビットの隣り合うメモリセルトランジスタが３組形成されており、全てのメモリセルトランジスタのソースはロウデコーダ部で接地電位に接続されたソース線８とソースノードコンタクト１０により接地電位に設定され、３つの矩形メモリセル拡散マスクパターン５の上部のメモリセルトランジスタがワード線（ｎ）６ａの選択によりＯＮし、あらかじめドレインノードコンタクト９が配置されているメモリセルのビット線（ｍ）７ｂがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｍ）７ｂの選択に応じて読み出され、あらかじめドレインノードコンタクト９が配置されていないメモリセルのビット線（ｍ−１）７ａやビット線（ｍ＋１）７ｃは、メモリセルトランジスタはＯＮするが、ドレインノードコンタクト９が配置されていないため、ソース電位がビット線に伝わらず、プリチャージ電位のままであり、“１”データを制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でビット線（ｍ−１）７ａやビット線（ｍ＋１）７ｃが選択された場合に読み出す。
【００５９】
また制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ−１）６ｂが選択された場合も同様に全てのメモリセルトランジスタのソースはロウデコーダ部で接地電位に接続されたソース線８とソースノードコンタクト１０により接地電位に設定され、３つの矩形メモリセル拡散マスクパターン５の下部のメモリセルトランジスタがワード線（ｎ−１）６ｂの選択によりＯＮし、あらかじめドレインノードコンタクト９が配置されているメモリセルのビット線（ｍ−１）７ａ、ビット線（ｍ）７ｂ、ビット線（ｍ＋１）７ｃがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｍ−１）７ａ、ビット線（ｍ）７ｂ、ビット線（ｍ＋１）７ｃの選択に応じて読み出される。
【００６０】
このように動作的には従来の半導体記憶装置と同様の動作が実現できる。
【００６１】
ここで、メモリセル拡散マスクパターンの形状を比較してみると、従来の２ビット櫛形拡散マスクパターンに比べ、本実施形態の２ビット矩形拡散パターンは形状が容易化され、メモリセル拡散マスクパターン生成時の形状のアンバランスや形状不具合を起こし難いパターンとなっており、歩留向上を図ることが可能である。
【００６２】
また、図１において、メモリセルアレイ部１の最外周の２ビット矩形拡散マスクパターンで生成されるメモリセルトランジスタをＲＯＭの実メモリセルとして使用せず、ソースに接地電位に接続されたダミーワード線１１あるいはドレインに接地電位に接続されたダミービット線１２に接続、あるいはその両方に接続することによってダミーセルとすることで最外周の２ビット矩形拡散マスクパターンをダミーパターンとする。こうすることにより、実メモリセルとして使用するメモリセル拡散マスクパターンのパターン連続性を維持し、実メモリセルの拡散マスクパターンのパターン形成精度を向上させることが可能である。
【００６３】
また、図３において、ロウ方向のメモリセルトランジスタのソースコモン配線をメタル配線とし、電源線に共通接続するため、隣り合う２ビットのメモリセルトランジスタのソースに１つのコンタクトマスクパターンを用いることでソースコモン配線を接続できるため、レイアウト面積増大を防ぐ効果が得られる。
【００６４】
さらに、図３において、メモリセルトランジスタのソースに接続されたソース線８の電源線をメタル配線層の最下層である第１メタル配線層で構成することにより接地電源を低抵抗でメモリセルトランジスタのソースに供給することが可能となり、安定したソース電位の供給が行われ、安定したメモリセルトランジスタ動作が可能である。このとき読み出しデータ線であるビット線（ｍ−１）７ａ、ビット線（ｍ）７ｂ、ビット線（ｍ＋１）７ｃは第２メタル配線層か、あるいは更に上層の配線層で構成されている。
【００６５】
また、本発明の実施の形態において、メモリセルトランジスタのソース電位を接地電位として説明したが、これに言及するものではなく、任意の電位に設定するために内部ドライブ信号線に接続した場合にも同様の構成及び効果を得ることができる。
【００６６】
本発明の第２の実施形態を図４および図５に基づいて説明する。
【００６７】
本発明の第２の実施の形態に係る半導体記憶装置は、本発明の第１の実施の形態に係る半導体装置において、図４に示すように、２ビット矩形拡散マスクパターンの形状を示すメモリセル拡散マスクパターン５と、前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのソースにソースノードコンタクト１０により接続されたソース線８と、メモリセルトランジスタのゲートに接続されたワード線（ｎ）６ａ、ワード線（ｎ−１）６ｂと、前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのドレインにドレインノードコンタクト９により接続されたビット線７と、読み出しデータ線であるビット線７の間にソース電位裏打ち用配線１３とを配置した構成をとるものである。このソース電位裏打ち用配線１３は複数の読み出しデータ線単位毎に配置されるものとする。このような構成をとることでメモリ容量が増加し、ロウ方向のソース線８の配線長が長くなることによる配線抵抗の増大を防ぎ、ソース電位の変動を低減し安定したソース電位を供給することができる。
【００６８】
このソース電位裏打ち用配線領域においても図４に示すように、メモリセル拡散マスクパターン５を下層部に配置しており、メモリセルトランジスタを生成する構成になっているが、ソースノードコンタクト１０及びドレインノードコンタクト９の配置により、ソース、ドレインともソース電位裏打ち用配線１３と同電位に接続されるためダミーセルとして扱うことができる。こうすることによって、ソース電位裏打ち用配線領域においてもメモリセル拡散マスクパターン５の連続性を維持し、拡散マスクパターンのパターン形成精度を向上させる効果が得られる。
【００６９】
また、図５は図４と同様にメモリ容量が増加し、ロウ方向のソース線８の配線長が長くなることによる配線抵抗の増大を防ぎ、ソース電位の変動を低減し安定したソース電位を供給するために、読み出しデータ線であるビット線７の間にソース電位裏打ち用配線１３を配置し、このソース電位裏打ち用配線領域においてもメモリセル拡散マスクパターン５を下層部に配置する構成である。ソース電位裏打ち用配線領域においてもメモリセル拡散マスクパターン５の連続性を維持し、拡散マスクパターンのパターン形成精度を向上させる効果に加え、図５で示すレイアウト構成においては、生成されるメモリセルトランジスタのソース及びドレインをソース電位裏打ち用配線とのコンタクトパターンを配置せず、接続しないことにより余分なワード線容量を削減する効果が得られる。
【００７０】
本発明の第３の実施形態を図６に基づいて説明する。
【００７１】
本発明の第３の実施の形態に係る半導体記憶装置は、本発明の第１の実施の形態に係る半導体装置においてメモリセルアレイ部１の一部を取り出して示したレイアウト図６で示すように、２ビット矩形拡散マスクパターンの形状を示すメモリセル拡散マスクパターン５と前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのソースにソースノードコンタクト１０により接続されたソース線８とメモリセルトランジスタのゲートに接続されたワード線（ｎ）６ａ、ワード線（ｎ−１）６ｂと前記メモリセル拡散マスクパターン５で生成されるメモリセルトランジスタのドレインにドレインノードコンタクト９により接続されたビット線（ｓ−１）７ｄ、ビット線（ｓ）７ｅ、ビット線（ｓ＋１）７ｆにより構成されている。ＲＯＭデータの“０”、“１”の区分をドレインノードコンタクト９の有無で記憶データの“０”、“１”に対応させるコンタクト方式のマスクＲＯＭの構成であるため、隣り合う２ビットのメモリセルトランジスタのうちどちらか一方あるいは両方に“０”のＲＯＭデータが設定されている場合はメモリセルトランジスタのソースはロウデコーダ部で接地電位に接続されたソース線８と接続するため、ソースノードコンタクト１０を配置し、ビット線に“０”データを読み出すためにドレインノードコンタクト９を配置する必要がある。しかし、隣り合う２ビットのメモリセルトランジスタの両方とも“１”のＲＯＭデータが設定されている場合はソース電位をビット線に読み出す必要がなくプリチャージ電位のままであることから、ドレインノードコンタクト９だけでなくソースノードコンタクト１０も配置する必要がない。
【００７２】
例えば図６において、ドレインノードコンタクト９の有無により、ビット線（ｓ−１）７ｄの下層に生成された２ビットのメモリセルトランジスタのうちワード線（ｎ）６ａがゲートに接続されている上側のメモリセルトランジスタは“１”データ、ワード線（ｎ−１）６ｂがゲートに接続されている下側のメモリセルトランジスタは“０”データに設定されている。同様にビット線（ｓ）７ｅの下層に生成された２ビットのメモリセルトランジスタは上下両方とも“１”データに設定され、ビット線（ｓ＋１）７ｆの下層に生成された２ビットのメモリセルトランジスタのうちワード線（ｎ）６ａがゲートに接続されている上側のメモリセルトランジスタは“０”データ、ワード線（ｎ−１）６ｂがゲートに接続されている下側のメモリセルトランジスタは“１”データに設定されている。
【００７３】
制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ）６ａが選択された場合、３つの矩形メモリセル拡散マスクパターン５で２ビットの隣り合うメモリセルトランジスタが３組形成されており、左右２組のメモリセルトランジスタのソースはロウデコーダ部で接地電位に接続されたソース線８とソースノードコンタクト１０により接地電位に設定され、真ん中のメモリセルトランジスタのソースはソースノードコンタクト１０が配置されておらず、ソース線８と接続されていない。
【００７４】
３つの矩形メモリセル拡散マスクパターン５の上部のメモリセルトランジスタがワード線（ｎ）６ａの選択によりＯＮし、あらかじめドレインノードコンタクト９が配置されているメモリセルのビット線（ｓ＋１）７ｆがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｓ＋１）７ｆの選択に応じて読み出され、あらかじめドレインノードコンタクト９が配置されていないメモリセルのビット線（ｓ−１）７ｄやビット線（ｓ）７ｅは、メモリセルトランジスタはＯＮするが、ドレインノードコンタクト９が配置されていないため、ソース電位がビット線に伝わらず、プリチャージ電位のままであり、“１”データを制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でビット線（ｓ−１）７ｄやビット線（ｓ）７ｅが選択された場合に読み出す。
【００７５】
また制御部３で制御されたロウアドレス信号によってロウデコーダ部２でワード線（ｎ−１）６ｂが選択された場合も同様に左右２組のメモリセルトランジスタのソースはロウデコーダ部で接地電位に接続されたソース線８とソースノードコンタクト１０により接地電位に設定され、真ん中のメモリセルトランジスタのソースはソースノードコンタクト１０が配置されておらず、ソース線８と接続されていない。
【００７６】
３つの矩形メモリセル拡散マスクパターン５の下部のメモリセルトランジスタがワード線（ｎ−１）６ｂの選択によりＯＮし、あらかじめドレインノードコンタクト９が配置されているメモリセルのビット線（ｓ−１）７ｄがソース電位である接地電位になり“０”データが制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でのビット線（ｓ−１）７ｄの選択に応じて読み出され、あらかじめドレインノードコンタクト９が配置されていないメモリセルのビット線（ｓ）７ｅやビット線（ｓ＋１）７ｆは、メモリセルトランジスタはＯＮするが、ドレインノードコンタクト９が配置されていないため、ソース電位がビット線に伝わらず、プリチャージ電位のままであり、“１”データを制御部３で制御されたカラムアドレス信号によってカラムデコーダ部４でビット線（ｓ）７ｅやビット線（ｓ＋１）７ｆが選択された場合に読み出す。
【００７７】
以上のように隣り合う２ビットのメモリセルトランジスタの両方とも“１”のＲＯＭデータが設定されているビット線（ｓ）７ｅも設定値どおり読み出すことが可能であるので、このような場合、ソースノードコンタクト１０を配置する必要がない。こうすることによりソースノードコンタクト数を削減することでコンタクトの密集を防ぎ、コンタクトパターン形成を容易化して歩留向上の効果を得ることができる。
【産業上の利用可能性】
【００７８】
本発明に係る半導体記憶装置は、メモリセルアレイ上のメモリセル拡散マスクパターンの容易化及びパターンの連続性の維持により、微細化するメモリセル拡散マスクパターン形成の容易化を実現する半導体記憶装置等として有用である。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成を示すレイアウト図である。
【図２】図１のメモリセルアレイ部のメモリセル拡散マスクパターン形状を示すレイアウト図である。
【図３】図１のメモリセルアレイ部の一部を示すレイアウト図である。
【図４】本発明の第２の実施の形態に係る半導体記憶装置の構成でメモリセルアレイ部の一部を示すレイアウト図である。
【図５】図４の構成で隣り合う２ビットのメモリセルトランジスタにドレインノードコンタクトが無い場合のレイアウト図である。
【図６】本発明の第３の実施の形態に係る半導体記憶装置の構成でメモリセルアレイ部の一部を示すレイアウト図である。
【図７】従来の半導体記憶装置の構成を示すレイアウト図である。
【図８】図７のメモリセルアレイ部のメモリセル拡散マスクパターン形状を示すレイアウト図である。
【図９】図７のメモリセルアレイ部の一部を示すレイアウト図である。
【符号の説明】
【００８０】
１ メモリセルアレイ部
２ ロウデコーダ部
３ 制御部
４ カラムデコーダ部
５ メモリセル拡散マスクパターン
６ ワード線
６ａ ワード線（ｎ）
６ｂ ワード線（ｎ−１）
７ ビット線
７ａ ビット線（ｍ−１）
７ｂ ビット線（ｍ）
７ｃ ビット線（ｍ＋１）
７ｄ ビット線（ｓ−１）
７ｅ ビット線（ｓ）
７ｆ ビット線（ｓ＋１）
８ ソース線
９ ドレインノードコンタク
１０ ソースノードコンタクト
１１ ダミーワード線
１２ ダミービット線
１３ ソース電位裏打ち用配線
２０ メモリセルアレイ部
２１ メモリセル拡散マスクパターン
２２ ワード線
２２ａ ワード線（ｎ）
２２ｂ ワード線（ｎ−１）
２３ ビット線
２３ａ ビット線（ｍ−１）
２３ｂ ビット線（ｍ）
２３ｃ ビット線（ｍ＋１）
２４ ドレインノードコンタクト
【特許請求の範囲】
【請求項１】
隣り合う２ビットのメモリセルトランジスタを、一つの拡散マスクパターンで構成し、前記拡散マスクパターンがメモリセルアレイ上に配列され、前記拡散マスクパターンで形成されるメモリセルのソースコモン配線をメタル配線にしたことを特徴とする半導体記憶装置。
【請求項２】
メモリセルアレイ上の最外周の拡散マスクパターンは、実メモリセルではなくダミーパターンとして形成した請求項１記載の半導体記憶装置。
【請求項３】
隣り合う２ビットのメモリセルトランジスタのソースが共通接続され、ソースコモン配線をメタル配線とし、前記ソースコモン配線に接続される一つのコンタクトマスクパターンを用いて、メモリセルトランジスタのソース電位である電源線に接続されていることを特徴とする半導体記憶装置。
【請求項４】
隣り合う２ビットのメモリセルトランジスタのソースが共通接続され、ソースコモン配線をメタル配線とし、前記ソースコモン配線に接続される一つのコンタクトマスクパターンを用いて、メモリセルトランジスタの任意のソース電位を供給する内部ドライブ信号線に接続されていることを特徴とする半導体記憶装置。
【請求項５】
メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、メモリセルトランジスタのソース電位である電源線は最下層である第１メタル配線層で構成されている請求項１記載の半導体記憶装置。
【請求項６】
メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、前記電源線は最下層である第１メタル配線層で構成されている請求項３記載の半導体記憶装置。
【請求項７】
メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、メモリセルトランジスタの任意のソース電位を供給する内部ドライブ信号線は最下層である第１メタル配線層で構成されている請求項１記載の半導体記憶装置。
【請求項８】
メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、前記内部ドライブ信号線は最下層である第１メタル配線層で構成されている請求項４記載の半導体記憶装置。
【請求項９】
複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている請求項１記載の半導体記憶装置。
【請求項１０】
複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている請求項３記載の半導体記憶装置。
【請求項１１】
複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている請求項４記載の半導体記憶装置。
【請求項１２】
前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い請求項９記載の半導体記憶装置。
【請求項１３】
前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い請求項１０記載の半導体記憶装置。
【請求項１４】
前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い請求項１１記載の半導体記憶装置。
【請求項１５】
ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する請求項１記載の半導体記憶装置。
【請求項１６】
ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する請求項３記載の半導体記憶装置。
【請求項１７】
ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する請求項４記載の半導体記憶装置。
【請求項１８】
前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした請求項１５記載の半導体記憶装置。
【請求項１９】
前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした請求項１６記載の半導体記憶装置。
【請求項２０】
前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした請求項１７記載の半導体記憶装置。
【請求項２１】
請求項１８記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してＲＯＭデータパターンとして生成することを特徴とするＲＯＭデータパターンの発生方法。
【請求項２２】
請求項１９記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してデータパターンとして生成することを特徴とするＲＯＭデータパターンの発生方法。
【請求項２３】
請求項２０記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してデータパターンとして生成することを特徴とするＲＯＭデータパターンの発生方法。
【請求項１】
隣り合う２ビットのメモリセルトランジスタを、一つの拡散マスクパターンで構成し、前記拡散マスクパターンがメモリセルアレイ上に配列され、前記拡散マスクパターンで形成されるメモリセルのソースコモン配線をメタル配線にしたことを特徴とする半導体記憶装置。
【請求項２】
メモリセルアレイ上の最外周の拡散マスクパターンは、実メモリセルではなくダミーパターンとして形成した請求項１記載の半導体記憶装置。
【請求項３】
隣り合う２ビットのメモリセルトランジスタのソースが共通接続され、ソースコモン配線をメタル配線とし、前記ソースコモン配線に接続される一つのコンタクトマスクパターンを用いて、メモリセルトランジスタのソース電位である電源線に接続されていることを特徴とする半導体記憶装置。
【請求項４】
隣り合う２ビットのメモリセルトランジスタのソースが共通接続され、ソースコモン配線をメタル配線とし、前記ソースコモン配線に接続される一つのコンタクトマスクパターンを用いて、メモリセルトランジスタの任意のソース電位を供給する内部ドライブ信号線に接続されていることを特徴とする半導体記憶装置。
【請求項５】
メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、メモリセルトランジスタのソース電位である電源線は最下層である第１メタル配線層で構成されている請求項１記載の半導体記憶装置。
【請求項６】
メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、前記電源線は最下層である第１メタル配線層で構成されている請求項３記載の半導体記憶装置。
【請求項７】
メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、メモリセルトランジスタの任意のソース電位を供給する内部ドライブ信号線は最下層である第１メタル配線層で構成されている請求項１記載の半導体記憶装置。
【請求項８】
メモリセルの読み出しデータ線は第２メタル配線層か、あるいは更に上層の配線層で構成し、前記内部ドライブ信号線は最下層である第１メタル配線層で構成されている請求項４記載の半導体記憶装置。
【請求項９】
複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている請求項１記載の半導体記憶装置。
【請求項１０】
複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている請求項３記載の半導体記憶装置。
【請求項１１】
複数の読み出しデータ線単位にソース電位の配線抵抗を低減し安定供給するためのソース電位裏打ち用配線である電源線を配列し、前記電源線領域においても前記拡散マスクパターンがアレイ上に配置されている請求項４記載の半導体記憶装置。
【請求項１２】
前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い請求項９記載の半導体記憶装置。
【請求項１３】
前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い請求項１０記載の半導体記憶装置。
【請求項１４】
前記電源線領域で生成されるメモリセルトランジスタと同一のトランジスタのソース及びドレインは配線層とのコンタクトパターンが無い請求項１１記載の半導体記憶装置。
【請求項１５】
ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する請求項１記載の半導体記憶装置。
【請求項１６】
ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する請求項３記載の半導体記憶装置。
【請求項１７】
ＲＯＭデータの１，０の区分を、前記メモリセルトランジスタのドレインコンタクトパターンの有無で構成する請求項４記載の半導体記憶装置。
【請求項１８】
前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした請求項１５記載の半導体記憶装置。
【請求項１９】
前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした請求項１６記載の半導体記憶装置。
【請求項２０】
前記隣り合う２ビットのメモリセルトランジスタのドレインコンタクトが２ビットとも無いとき、共通ソースコンタクトパターンを無くした請求項１７記載の半導体記憶装置。
【請求項２１】
請求項１８記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してＲＯＭデータパターンとして生成することを特徴とするＲＯＭデータパターンの発生方法。
【請求項２２】
請求項１９記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してデータパターンとして生成することを特徴とするＲＯＭデータパターンの発生方法。
【請求項２３】
請求項２０記載の半導体記憶装置において、前記ソースコンタクトパターンの生成は、前記ＲＯＭデータのドレインコンタクトパターン生成時、演算してデータパターンとして生成することを特徴とするＲＯＭデータパターンの発生方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−２７６３４（Ｐ２００７−２７６３４Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００５−２１１３４５（Ｐ２００５−２１１３４５）
【出願日】平成１７年７月２１日（２００５．７．２１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１７年７月２１日（２００５．７．２１）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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