半導体記憶装置及びその製造方法

【課題】半導体記憶装置におけるコンタクト抵抗を低減すること。
【解決手段】本発明に係る半導体記憶装置は、基板１上に形成されたメモリセルと、基板１上に形成された周辺トランジスタとを備える。メモリセルは、基板１上に形成された選択トランジスタと、その選択トランジスタに接続されたキャパシタとを備える。周辺トランジスタの拡散層５は第１コンタクトＣ１を介して上層配線に接続される。ゲート電極３は第２コンタクトＣ２を介してワード線や上層配線に接続される。選択トランジスタの拡散層４は第３コンタクトＣ３を介してビット線あるいはキャパシタに接続される。第１〜第３コンタクトＣ１〜Ｃ３のうち、第１コンタクトＣ１の底部にのみシリサイド２１が選択的に形成される。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。特に、本発明は、サリサイド（salicide）技術が適用された半導体記憶装置に関する。
【背景技術】
【０００２】
シリコンと金属を高温で反応させると抵抗率が低く、耐熱性及び耐酸化性に優れたシリサイドが形成される。ＤＲＡＭやＤＲＡＭ内蔵マイコンにおいて、コンタクト抵抗の抑制を目的として、そのようなシリサイドを金属配線のコンタクトホールの底部に形成するサリサイド（salicide）技術がしばしば用いられる（例えば特許文献１参照）。図１〜図４を参照して、サリサイド構造を有する従来のＤＲＡＭの製造工程を説明する。
【０００３】
図１を参照して、基板１０１にＳＴＩ（Shallow Trench Isolation）等の素子分離構造１０２が形成された後、基板１０１上にゲート絶縁膜を介してゲート電極１０３が形成される。このゲート電極１０３は、ＤＲＡＭセルに含まれる選択トランジスタのゲート電極や、ロジック回路に含まれる周辺トランジスタのゲート電極である。また、ゲート電極１０３は、ポリシリコンとＷＳｉ（タングステンシリサイド）からなるポリサイドゲート構造を有する。その後、ゲート電極１０３をマスクとして用いることによって、基板１０１中に、選択トランジスタのソース／ドレイン拡散層１０４や周辺トランジスタのソース／ドレイン拡散層１０５が形成される。
【０００４】
次に、全面に層間絶縁膜１０７が堆積される。そして、選択トランジスタ（メモリセル）内のソース／ドレイン拡散層１０４上に、セルコンタクトプラグ１０６が形成される。このセルコンタクトプラグ１０６は、ドープトポリシリコンあるいはドープトアモルファスシリコンで形成される。セルコンタクトプラグ１０６は、メモリセルのキャパシタとソース／ドレイン拡散層１０４との間、あるいは、ビット線とソース／ドレイン拡散層１０４との間を接続するためのプラグの一部である。
【０００５】
次に、セルコンタクトプラグ１０６を覆うように、更に全面に層間絶縁膜１０７が堆積される。その後、フォトリソグラフィー技術により、第１〜第３コンタクトホールＣ１〜Ｃ３が形成される。具体的には、所定のパターンを有するレジストマスクが層間絶縁膜１０７上に形成された後、所定の領域の層間絶縁膜１０７がドライエッチングにより除去される。これにより、周辺トランジスタが形成される領域において、ソース／ドレイン拡散層１０５に届く第１コンタクトホールＣ１が形成される。また、ゲート電極１０３に届く第２コンタクトホールＣ２が形成される。更に、ＤＲＡＭセルが形成される領域において、セルコンタクトプラグ１０６に届く第３コンタクトホールＣ３が形成される。
【０００６】
次に、コンタクト抵抗を低減するために、第１〜第３コンタクトホールＣ１〜Ｃ３の底部に、ＣｏＳｉ（コバルトシリサイド）が形成される。具体的には、図２に示されるように、Ｃｏ膜１１０がスパッタ法により全面に堆積される。また、Ｃｏ膜１１０の酸化防止のため、Ｔｉ膜１１１がキャップ膜として全面に堆積される。次に、４００℃程度の熱処理が実施され、シリサイド反応が発生する。余剰なＣｏ膜１１０とキャップ膜であるＴｉ膜１１１が混酸等により除去されると、図３に示される構造が得られる。図３において、コンタクトホールＣ１〜Ｃ３のそれぞれの底部に、ＣｏＳｉ１２１、１２２、及び１２３が形成される。但し、ゲート電極１３２として、ポリサイドゲートの代わりにポリメタルゲート（Ｗ／ＷＮ／ｐｏｌｙ，Ｗ／ＴｉＮ／ｐｏｌｙ等）が用いられた場合、ゲート電極１３２上にＣｏＳｉ１２２は形成されない。
【０００７】
次に、図４に示されるように、周辺トランジスタ領域のコンタクトホールＣ１内に、配線と接続される第１コンタクトプラグ１３１が埋め込まれる。また、ゲート電極１０３上のコンタクトホールＣ２内に、第２コンタクトプラグ１３２が埋め込まれる。また、選択トランジスタのセルコンタクトプラグ１０６上のコンタクトホールＣ３内に、ビット線やメモリセルのキャパシタに接続される第３コンタクトプラグ１３３が形成される。これら第１〜第３コンタクトプラグ１３１〜１３３は、Ｗ／ＴｉＮ／Ｔｉの積層構造を有している。
【０００８】
【特許文献１】特開２００３−２８９１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本願発明者は、次の点に着目した。図２及び図３を参照して、セルコンタクトプラグ１０６上のコンタクトホールＣ３の深さは、他のコンタクトホールＣ１，Ｃ２よりも浅い。そのため、コンタクトホールＣ３におけるＣｏ膜１１０の成膜量が、他と比べて多くなる傾向がある。その結果、コンタクトホールＣ３の底部におけるシリサイド反応においては、“凝集”が容易に起こりやすくなる。“凝集”とは、熱処理によってシリサイドが島状に成長し、不均一・不連続が形成される現象である。凝集が発生すると、配線幅の減少に伴って配線抵抗が急激に上昇することが知られている（細線効果）。つまり、コンタクト抵抗を低減するために形成されたＣｏＳｉ１２３が、逆にコンタクト抵抗を上昇させる原因となる可能性がある。
【００１０】
更に、従来技術によれば、ゲート電極１０３としてポリサイドゲート（ポリシリコン，ＷＳｉ）が用いられる場合、コンタクトホールＣ２の底部にはＣｏＳｉ１２２が形成される。そして、図４に示されるように、第２コンタクトプラグ１３２が形成されると、ゲート電極領域には、「Ｗ／ＴｉＮ／ＴｉＳｉ／ＣｏＳｉ／ＷＳｉ」の積層構造が形成されることになる。このような積層構造によれば、ＣｏＳｉ１２２が無い場合と比較して界面の数が増加し、界面の数の増加はコンタクト抵抗の増加を招く。
【００１１】
このように、コンタクトホールの底にＣｏＳｉを形成するプロセスは、周辺トランジスタのコンタクト抵抗を低減できる反面、選択トランジスタのコンタクト抵抗を増加させてしまう可能性がある。全体としてコンタクト抵抗を低減することができる技術が望まれている。
【００１２】
本発明の目的は、コンタクト抵抗を低減することができる半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明の第１の観点において、半導体記憶装置が提供される。その半導体記憶装置は、基板（１）上に形成されたメモリセルと、基板（１）上に形成された周辺トランジスタ（３，５）とを備える。メモリセルは、基板（１）上に形成された選択トランジスタ（３，４）と、その選択トランジスタ（３，４）に接続されたキャパシタとを備える。周辺トランジスタ（３，５）の拡散層（５）は第１コンタクト（Ｃ１）を介して上層配線に接続される。周辺トランジスタ（３，５）や選択トランジスタ（３，４）のゲート（３）は第２コンタクト（Ｃ２）を介して上層配線に接続される。選択トランジスタ（３，４）の拡散層（４）は第３コンタクト（Ｃ３）を介してビット線あるいはキャパシタに接続される。本発明によれば、第１〜第３コンタクト（Ｃ１〜Ｃ３）のうち、第１コンタクト（Ｃ１）中にのみシリサイド（２１）が選択的に形成される。
【００１５】
上記シリサイド（２１）は、第１コンタクト（Ｃ１）の底部に形成される。シリサイド（２１）は、例えばコバルトシリサイド（ＣｏＳｉ）である。
【００１６】
上記第３コンタクト（Ｃ３）は、選択トランジスタ（３，４）の拡散層（４）上に形成された第１プラグ（６）と、その第１プラグ（６）上にシリサイドを介さずに形成された第２プラグ（３３）とを含む。第１コンタクト（Ｃ１）の底部は、第２プラグ（３３）の底部よりも深い場所に位置する。
【００１７】
本発明の第２の観点において、半導体記憶装置の製造方法が提供される。その製造方法は、（Ａ）基板（１）上にメモリセルの選択トランジスタ（３，４）及び周辺トランジスタ（３，５）を形成する工程と、（Ｂ）選択トランジスタ（３，４）の拡散層（４）上に第１プラグ（６）を形成する工程と、（Ｃ）全面に層間絶縁膜（７）を形成する工程と、（Ｄ）層間絶縁膜（７）をエッチングすることによって、周辺トランジスタ（３，５）の拡散層（５）、選択トランジスタ（３，４）のゲート（３）、及び第１プラグ（６）のそれぞれに届く第１、第２、第３コンタクトホール（Ｃ１，Ｃ２，Ｃ３）を形成する工程と、（Ｅ）第１〜第３コンタクトホール（Ｃ１〜Ｃ３）のうち、第１コンタクトホール（Ｃ１）の底部にのみシリサイド（２１）を選択的に形成する工程とを有する。シリサイド（２１）は、例えばコバルトシリサイド（ＣｏＳｉ）である。
【００１８】
上記（Ｅ）工程は、（ａ）全面にシリサイド（２１）の材料となる金属膜（１０）を堆積する工程と、（ｂ）第１コンタクトホール（Ｃ１）上にレジストマスク（１２）を選択的に形成する工程と、（ｃ）そのレジストマスク（１２）を用いたエッチングにより金属膜（１０）を選択的に除去する工程と、（ｄ）熱処理によって第１コンタクトホール（Ｃ１）の底部にシリサイド（２１）を形成する工程とを含んでもよい。
【００１９】
また、上記（Ｅ）工程は、（ａ）全面にシリサイド（２１）の材料となる金属膜（１０）を堆積する工程と、（ｂ）全面にポジ型のレジストを塗布する工程と、（ｃ）第１〜第３コンタクトホール（Ｃ１〜Ｃ３）のうち第２及び第３コンタクトホール（Ｃ２，Ｃ３）の穴底にのみ光が届くように露光処理を行う工程と、（ｄ）光が照射されたレジストを除去することによって、第１コンタクトホール（Ｃ１）内にのみレジストマスク（４０）を選択的に形成する工程と、（ｅ）そのレジストマスク（４０）を用いたエッチングにより金属膜（１０）を選択的に除去する工程と、（ｆ）熱処理によって第１コンタクトホール（Ｃ１）の底部にシリサイド（２１）を形成する工程とを含んでもよい。
【００２０】
また、第１〜第３コンタクトホール（Ｃ１〜Ｃ３）の穴径はそれぞれ、ｒ１，ｒ２，ｒ３で表され、第１〜第３コンタクトホール（Ｃ１〜Ｃ３）の深さはそれぞれ、ｔ１，ｔ２，ｔ３で表される。このとき、上記（Ｅ）工程は、（ａ）全面にシリサイド（２１）の材料となる金属膜（１０）を堆積する工程と、（ｂ）ウエハを水平面から角度θだけ傾けてスパッタエッチングを実施することによって、金属膜（１０）の一部を除去する工程と、（ｃ）熱処理によって第１コンタクトホール（Ｃ１）の底部にシリサイド（２１）を形成する工程とを含んでもよい。ここで、角度θは、次の関係式：ｒ１／ｔ１＜ｔａｎθ≦ｒ２／ｔ２≦ｒ３／ｔ３を満たす。
【００２１】
本発明に係る製造方法は、更に、（Ｆ）シリサイド（２１）と上層配線を接続するプラグ（３１）を、第１コンタクトホール（Ｃ１）内に埋め込む工程と、（Ｇ）ゲート（３）と上層配線とを接続するプラグ（３２）を、第２コンタクトホール（Ｃ２）内に埋め込む工程と、（Ｈ）第１プラグ（６）とメモリセルのキャパシタとを接続する第２プラグ（３３）を、第３コンタクトホール（Ｃ３）内に埋め込む工程とを有する。
【００２２】
以上に説明されたように、本発明によれば、第１〜第３コンタクトホール（Ｃ１〜Ｃ３）のうち、第１コンタクトホール（Ｃ１）中にのみシリサイド（２１）が選択的に形成される。これにより、周辺トランジスタの拡散層（５）につながるコンタクトのコンタクト抵抗が低減される。また、ゲート（３）につながる第２コンタクトホール（Ｃ２）の底部にはシリサイドは形成されない。従って、界面数の増加のせいでコンタクト抵抗が上昇することが防止される。更に、第３コンタクトホール（Ｃ３）の底部にはシリサイドは形成されない。従って、凝集によるコンタクト抵抗の増加が抑制される。このように、本発明によれば、全体としてコンタクト抵抗を低減することが可能となる。
【発明の効果】
【００２３】
本発明に係る半導体記憶装置及びその製造方法によれば、全体としてコンタクト抵抗を低減することが可能となる。
【発明を実施するための最良の形態】
【００２４】
添付図面を参照して、本発明に係る半導体記憶装置及びその製造方法を説明する。半導体記憶装置としては、キャパシタを含むメモリセルを有するＤＲＡＭが例示される。このＤＲＡＭの製造方法においては、サリサイド技術が適用される。以下の説明において、シリサイドとしてＣｏＳｉ（コバルトシリサイド）が形成される例が示される。但し、用いられるシリサイドはＣｏＳｉに限られず、ＮｉＳｉ（ニッケルシリサイド）等の他のシリサイドが用いられてもよい。
【００２５】
１．第１の実施の形態
図５〜図９は、第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。図５を参照して、基板１にＳＴＩ等の素子分離構造２が形成された後、基板１上にゲート絶縁膜を介してゲート電極３が形成される。このゲート電極３は、ＤＲＡＭセルに含まれる選択トランジスタのゲート電極や、ロジック回路に含まれる周辺トランジスタのゲート電極である。また、ゲート電極３は、ポリシリコンとＷＳｉ（タングステンシリサイド）からなるポリサイドゲート構造を有する。その後、ゲート電極３をマスクとして用いることによって、基板１中に、選択トランジスタのソース／ドレイン拡散層４や周辺トランジスタのソース／ドレイン拡散層５が形成される。このように、基板１上に、ＤＲＡＭセルの選択トランジスタや、ロジック回路に含まれる周辺トランジスタが形成される。
【００２６】
次に、全面に層間絶縁膜７が堆積される。そして、選択トランジスタ（メモリセル）内のソース／ドレイン拡散層４上に、セルコンタクトプラグ６が形成される。このセルコンタクトプラグ６は、ドープトポリシリコンあるいはドープトアモルファスシリコンで形成される。セルコンタクトプラグ６は、メモリセルのキャパシタとソース／ドレイン拡散層４との間、あるいは、ビット線とソース／ドレイン拡散層４との間を接続するためのプラグの一部である。
【００２７】
次に、セルコンタクトプラグ６を覆うように、更に全面に層間絶縁膜７が堆積される。その後、フォトリソグラフィー技術により、第１〜第３コンタクトホールＣ１〜Ｃ３が形成される。具体的には、所定のパターンを有するレジストマスクが層間絶縁膜７上に形成された後、所定の領域の層間絶縁膜７がドライエッチングにより除去される。これにより、周辺トランジスタが形成される領域において、ソース／ドレイン拡散層５に届く第１コンタクトホールＣ１が形成される。また、周辺トランジスタ及び選択トランジスタのゲート電極３に届く第２コンタクトホールＣ２が形成される。更に、ＤＲＡＭセルが形成される領域において、セルコンタクトプラグ６に届く第３コンタクトホールＣ３が形成される。
【００２８】
尚、基板１上にセルコンタクトプラグ６が形成されているため、第３コンタクトホールＣ３の底部は、第１コンタクトホールＣ１の底部よりも浅い場所に位置している。また、以下の説明において、第２コンタクトホールＣ２は選択トランジスタのゲート電極３につながるコンタクトホールであるとする。周辺トランジスタのゲート電極３の場合も同様である。
【００２９】
次に、図６に示されるように、ＣｏＳｉの材料となるＣｏ膜１０がスパッタ法により全面に堆積される。また、Ｃｏ膜１０の酸化防止のため、Ｔｉ膜１１がキャップ膜として全面に堆積される。更に、フォトリソグラフィー技術によって、所定のパターンを有するレジストマスク１２がＴｉ膜１１上に形成される。ここで、レジストマスク１２は、第１コンタクトホールＣ１を覆うように、すなわち、周辺トランジスタが形成された領域上に選択的に形成される。第２、第３コンタクトホールＣ２、Ｃ３上にはレジストマスク１２は形成されない。
【００３０】
次に、上記レジストマスク１２を用いたドライエッチングあるいはウェットエッチングにより、Ｔｉ膜１１及びＣｏ膜１０が選択的に除去される。レジストマスク１２は第１コンタクトホールＣ１を覆うように形成されているので、第１コンタクトホールＣ１上のＴｉ膜１１及びＣｏ膜１０は除去されない。一方、ゲート電極３及びセルコンタクトプラグ６上のＴｉ膜１１及びＣｏ膜１０が除去される。レジストマスク１２が除去されると、図７に示された構造が得られる。
【００３１】
次に、４００℃程度の熱処理が実施され、シリサイド反応が発生する。余剰なＣｏ膜１０とキャップ膜であるＴｉ膜１１が混酸等により除去されると、図８に示される構造が得られる。図８において、周辺トランジスタが形成される領域における第１コンタクトホールＣ１の底部にＣｏＳｉ２１が形成されている。一方、第２及び第３コンタクトホールＣ２、Ｃ３の底部にはシリサイドは形成されていない。つまり、第１〜第３コンタクトホールＣ１〜Ｃ３のうち、第１コンタクトホールＣ１の底部にのみＣｏＳｉ２１が選択的に形成されている。
【００３２】
次に、図９に示されるように、周辺トランジスタ領域のコンタクトホールＣ１内に、ＣｏＳｉ２１と接続される第１コンタクトプラグ３１が埋め込まれる。第１コンタクトプラグ３１とＣｏＳｉ２１は、周辺トランジスタのソース／ドレイン拡散層５と上層配線との間を接続するコンタクトとしての役割を果たす。また、選択トランジスタのゲート電極３上のコンタクトホールＣ２内に、ワード線（上層配線）と接続される第２コンタクトプラグ３２が埋め込まれる。第２コンタクトプラグ３２は、ゲート電極３とワード線との間を接続するコンタクトとしての役割を果たす。また、選択トランジスタのセルコンタクトプラグ６上のコンタクトホールＣ３内に、第３コンタクトプラグ３３が埋め込まれる。セルコンタクトプラグ６と第３コンタクトプラグ３３との間にはシリサイドは形成されていない。これら第３コンタクトプラグ３３と上記セルコンタクトプラグ６は、選択トランジスタの拡散層４とビット線あるいはメモリセルのキャパシタとの間を接続するコンタクトとしての役割を果たす。これら第１〜第３コンタクトプラグ３１〜３３は、Ｗ／ＴｉＮ／Ｔｉの積層構造を有している。
【００３３】
その後、第３コンタクトプラグ３３につながるようにメモリセルのキャパシタが形成される。また、所定のパターンを有するワード線、ビット線及び上層配線が形成される。
【００３４】
以上に説明されたように、本実施の形態によれば、第１〜第３コンタクトホールＣ１〜Ｃ３のうち、第１コンタクトホールＣ１中にのみＣｏＳｉ２１が選択的に形成される。これにより、周辺トランジスタのソース／ドレイン拡散層５につながるコンタクトのコンタクト抵抗が低減される。また、第２コンタクトホールＣ２の底部にはシリサイドは形成されない。従って、界面数の増加のせいでコンタクト抵抗が上昇することが防止される。更に、第３コンタクトホールＣ３の底部にはシリサイドは形成されない。従って、凝集によるコンタクト抵抗の増加が抑制される。このように、本実施の形態によれば、全体としてコンタクト抵抗を低減することが可能となる。
【００３５】
２．第２の実施の形態
図１０〜図１２は、第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。第２の実施の形態において、図５に示された状態までは第１の実施の形態と同様の工程によって製造される。
【００３６】
次に、図１０に示されるように、ＣｏＳｉの材料となるＣｏ膜１０がスパッタ法により全面に堆積される。また、Ｃｏ膜１０の酸化防止のため、Ｔｉ膜１１がキャップ膜として全面に堆積される。
【００３７】
次に、光が照射されると可溶性になるポジ型レジストが全面に塗布される。次に、レティクルを用いることなしに全面露光処理が行われる。ここで、上述の通り、基板１上にセルコンタクトプラグ６が形成されているため、第１コンタクトホールＣ１の底部は、第２及び第３コンタクトホールＣ２，Ｃ３の底部よりも深い場所に位置している。従って、第１〜第３コンタクトホールＣ１〜Ｃ３のうち第２及び第３コンタクトホールＣ２，Ｃ３の穴底にのみ光が届くように露光量を調節することが可能である。つまり、第１コンタクトホールＣ１底部のポジ型レジストの性質を変えないように露光処理を実施することが可能である。ポジ型レジストの除去工程においては、メモリセルの選択トランジスタ領域、すなわち光が照射された領域のレジストだけが除去される。その結果、図１１に示されるように、第１コンタクトホールＣ１内にのみレジストマスク４０が選択的に形成される。
【００３８】
次に、上記レジストマスク４０を用いたドライエッチングあるいはウェットエッチングにより、Ｔｉ膜１１及びＣｏ膜１０が選択的に除去される。レジストマスク４０は第１コンタクトホールＣ１の穴底に形成されているので、第１コンタクトホールＣ１底部のＴｉ膜１１及びＣｏ膜１０は除去されない。一方、ゲート電極３及びセルコンタクトプラグ６上のＴｉ膜１１及びＣｏ膜１０は除去される。レジストマスク４０が除去されると、図１２に示された構造が得られる。
【００３９】
その後、第１の実施の形態と同様に、４００℃程度の熱処理が実施される。これにより、既出の図８で示されたように、第１〜第３コンタクトホールＣ１〜Ｃ３のうち、第１コンタクトホールＣ１の底部にのみＣｏＳｉ２１が選択的に形成される。続いて、既出の図９に示されたように、第１〜第３コンタクトプラグ３１〜３３が第１〜第３コンタクトホールＣ１〜Ｃ３のそれぞれに埋め込まれる。
【００４０】
以上に説明された第２の実施の形態によれば、第１の実施の形態と同じ効果が得られる。更に、レティクルを使用することなくフォトレジストをパターニングできるため、微細加工が容易になるという追加的な効果が得られる。
【００４１】
３．第３の実施の形態
第３の実施の形態において、図５に示された状態までは第１の実施の形態と同様の工程によって製造される。ここで、図１３に示されるように、第１〜第３コンタクトホールＣ１〜Ｃ３の穴径（直径）は、それぞれｒ１，ｒ２，ｒ３であるとする。また、第１〜第３コンタクトホールＣ１〜Ｃ３の深さは、それぞれｔ１，ｔ２，ｔ３であるとする。
【００４２】
次に、既出の図１０に示されるように、ＣｏＳｉの材料となるＣｏ膜１０がスパッタ法により全面に堆積される。また、Ｃｏ膜１０の酸化防止のため、Ｔｉ膜１１がキャップ膜として全面に堆積される。
【００４３】
次に、図１４に示されるように、ウエハが水平面から角度θだけ傾けられる。ここで、角度θは、次の関係式（１）を満たすように設定される：
ｒ１／ｔ１＜ｔａｎθ≦ｒ２／ｔ２≦ｒ３／ｔ３・・・（１）
この状態でスパッタエッチングが実施されると、Ｃｏ膜１０とＴｉ膜１１は部分的にスパッタエッチングされることになる。具体的には、第２コンタクトホールＣ２及び第３コンタクトホールＣ３からはＣｏ膜１０とＴｉ膜１１が除去されるが、第１コンタクトホールＣ１の底部からはＣｏ膜１０とＴｉ膜１１は除去されない。すなわち、第１コンタクトホールＣ１の底部にのみ金属膜を残すことが可能である（図１２参照）。
【００４４】
その後、第１の実施の形態と同様に、４００℃程度の熱処理が実施される。これにより、既出の図８に示されたように、第１〜第３コンタクトホールＣ１〜Ｃ３のうち、第１コンタクトホールＣ１の底部にのみＣｏＳｉ２１が選択的に形成される。続いて、既出の図９に示されたように、第１〜第３コンタクトプラグ３１〜３３が第１〜第３コンタクトホールＣ１〜Ｃ３のそれぞれに埋め込まれる。
【００４５】
以上に説明された第３の実施の形態によれば、第１の実施の形態と同じ効果が得られる。更に、第１コンタクトホールＣ１の底部だけにシリサイドを選択的に形成するために、フォトリソグラフィー技術を行う必要がない。従って、製造プロセスが単純化されるという追加的な効果が得られる。
【図面の簡単な説明】
【００４６】
【図１】図１は、従来の半導体記憶装置の製造工程を示す断面図である。
【図２】図２は、従来の半導体記憶装置の製造工程を示す断面図である。
【図３】図３は、従来の半導体記憶装置の製造工程を示す断面図である。
【図４】図４は、従来の半導体記憶装置の製造工程を示す断面図である。
【図５】図５は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図６】図６は、第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図７】図７は、第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図８】図８は、第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図９】図９は、第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１０】図１０は、本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１１】図１１は、第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１２】図１２は、第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１３】図１３は、本発明の第３の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。
【図１４】図１４は、第３の実施の形態に係る半導体記憶装置の製造方法を示す概念図である。
【符号の説明】
【００４７】
１基板
２素子分離構造
３ゲート電極（ポリサイドゲート）
４ソース／ドレイン拡散層
５ソース／ドレイン拡散層
６セルコンタクトプラグ
７層間絶縁膜
１０Ｃｏ膜
１１Ｔｉ膜
１２レジストマスク
２１コバルトシリサイド
３１第１コンタクトプラグ
３２第２コンタクトプラグ
３３第３コンタクトプラグ
４０レジストマスク
Ｃ１第１コンタクトホール（周辺トランジスタのソース／ドレイン上）
Ｃ２第２コンタクトホール（選択トランジスタのゲート上）
Ｃ３第３コンタクトホール（選択トランジスタのソース／ドレイン上）

【特許請求の範囲】
【請求項１】
基板上に形成されたメモリセルと、
前記基板上に形成された周辺トランジスタと
を具備し、
前記メモリセルは、
前記基板上に形成された選択トランジスタと、
前記選択トランジスタに接続されたキャパシタと
を備え、
前記周辺トランジスタの拡散層は第１コンタクトを介して上層配線に接続され、
前記周辺トランジスタ及び前記選択トランジスタのゲートは第２コンタクトを介して上層配線に接続され、
前記選択トランジスタの拡散層は第３コンタクトを介してビット線あるいは前記キャパシタに接続され、
前記第１及び第３コンタクトのうち、前記第１コンタクト中にのみシリサイドが選択的に形成された
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記シリサイドは、前記第１コンタクトの底部に形成された
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置であって、
前記第３コンタクトは、
前記選択トランジスタの拡散層上に形成された第１プラグと、
前記第１プラグ上に前記シリサイドを介さずに形成された第２プラグと
を含み、
前記第１コンタクトの底部は、前記第２プラグの底部よりも深い場所に位置する
半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体記憶装置であって、
前記シリサイドはコバルトシリサイドである
半導体記憶装置。
【請求項５】
（Ａ）基板上にメモリセルの選択トランジスタ及び周辺トランジスタを形成する工程と、
（Ｂ）前記選択トランジスタの拡散層上に第１プラグを形成する工程と、
（Ｃ）全面に層間絶縁膜を形成する工程と、
（Ｄ）前記層間絶縁膜をエッチングすることによって、前記周辺トランジスタの拡散層、前記選択トランジスタ及び前記周辺トランジスタのゲート、及び前記第１プラグのそれぞれに届く第１、第２、第３コンタクトホールを形成する工程と、
（Ｅ）前記第１〜第３コンタクトホールのうち、前記第１コンタクトホールの底部にのみシリサイドを選択的に形成する工程と
を有する
半導体記憶装置の製造方法。
【請求項６】
請求項５に記載の半導体記憶装置の製造方法であって、
前記（Ｅ）工程は、
（ａ）全面に前記シリサイドの材料となる金属膜を堆積する工程と、
（ｂ）前記第１コンタクトホール上にレジストマスクを選択的に形成する工程と、
（ｃ）前記レジストマスクを用いたエッチングにより前記金属膜を選択的に除去する工程と、
（ｄ）熱処理によって前記第１コンタクトホールの底部に前記シリサイドを形成する工程と
を含む
半導体記憶装置の製造方法。
【請求項７】
請求項５に記載の半導体記憶装置の製造方法であって、
前記（Ｅ）工程は、
（ａ）全面に前記シリサイドの材料となる金属膜を堆積する工程と、
（ｂ）全面にポジ型のレジストを塗布する工程と、
（ｃ）前記第１〜第３コンタクトホールのうち前記第２及び第３コンタクトホールの穴底にのみ光が届くように露光処理を行う工程と、
（ｄ）光が照射された前記レジストを除去することによって、前記第１コンタクトホール内にのみレジストマスクを選択的に形成する工程と、
（ｅ）前記レジストマスクを用いたエッチングにより前記金属膜を選択的に除去する工程と、
（ｆ）熱処理によって前記第１コンタクトホールの底部に前記シリサイドを形成する工程と
を含む
半導体記憶装置の製造方法。
【請求項８】
請求項５に記載の半導体記憶装置の製造方法であって、
前記第１〜第３コンタクトホールの穴径はそれぞれ、ｒ１，ｒ２，ｒ３で表され、
前記第１〜第３コンタクトホールの深さはそれぞれ、ｔ１，ｔ２，ｔ３で表され、
前記（Ｅ）工程は、
（ａ）全面に前記シリサイドの材料となる金属膜を堆積する工程と、
（ｂ）ウエハを水平面から角度θだけ傾けてスパッタエッチングを実施することによって、前記金属膜の一部を除去する工程と、
ここで、前記角度θは、次の関係式を満たし：
ｒ１／ｔ１＜ｔａｎθ≦ｒ２／ｔ２≦ｒ３／ｔ３、
（ｃ）熱処理によって前記第１コンタクトホールの底部に前記シリサイドを形成する工程と
を含む
半導体記憶装置の製造方法。
【請求項９】
請求項５乃至８のいずれかに記載の半導体記憶装置の製造方法であって、
更に、
（Ｆ）前記シリサイドと上層配線との間を接続するプラグを、前記第１コンタクトホール内に埋め込む工程と、
（Ｇ）前記ゲートと上層配線との間を接続するプラグを、前記第２コンタクトホール内に埋め込む工程と、
（Ｈ）前記第１プラグと前記メモリセルのキャパシタとを接続する第２プラグを、前記第３コンタクトホール内に埋め込む工程と
を有する
半導体記憶装置の製造方法。
【請求項１０】
請求項５乃至９のいずれかに記載の半導体記憶装置の製造方法であって、
前記シリサイドはコバルトシリサイドである
半導体記憶装置の製造方法。

【図１】