半導体記憶装置
【課題】 コンパクトな構造で安定にデータを保持可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、データの書き込み制御を行うPMOSトランジスタQ1と、データの読み出し制御を行うNMOSトランジスタQ2と、読み出しデータの電流増幅を行うNMOSトランジスタQ3とを備えている。トランジスタQ1のゲートとなる第1の半導体層1の上方に書き込みトランジスタ形成領域3を配置し、この書き込みトランジスタ形成領域3内にトランジスタQ1のソース、チャネルおよびドレインとトランジスタQ2のゲートとを形成するため、セル構造をコンパクトな形状にすることができる。
【解決手段】 半導体記憶装置は、データの書き込み制御を行うPMOSトランジスタQ1と、データの読み出し制御を行うNMOSトランジスタQ2と、読み出しデータの電流増幅を行うNMOSトランジスタQ3とを備えている。トランジスタQ1のゲートとなる第1の半導体層1の上方に書き込みトランジスタ形成領域3を配置し、この書き込みトランジスタ形成領域3内にトランジスタQ1のソース、チャネルおよびドレインとトランジスタQ2のゲートとを形成するため、セル構造をコンパクトな形状にすることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、微細化が可能でリフレッシュ動作が容易な半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置には、DRAM、SRAMおよびフラッシュメモリなどの種々のタイプのものがある。これらの中で高速に読み書きが可能なものはSRAMである。ところが、SRAMは、DRAMよりも回路構成が複雑であり、1ビットのデータを記憶するのに6つのトランジスタを必要とする。したがって、SRAMは大量のデータを記憶する目的には向かない。
【0003】
一方、DRAMは1つのキャパシタと1つのトランジスタだけで構成できるため、微細化が可能であり、大量のデータを記憶する目的に向いている。DRAMを高集積化すると、キャパシタの面積も縮小し、キャパシタに蓄積可能な電荷の量が減少し、データの論理を正しく判別することが困難になる。
【0004】
このような問題点を解決する一手法として、微小なキャパシタに蓄積されたわずかな電荷を増幅して読み出すATC(Asymmetric Three-Transistor Cell)と呼ばれるゲインセルが提案されている(非特許文献1参照)。
【非特許文献1】STARCニュース 2005年1月15日発行、(株)半導体理工学研究センター、URL:http://www.starc.or.jp)
【発明の開示】
【発明が解決しようとする課題】
【0005】
非特許文献1に開示されたゲインセルは、書き込み用トランジスタにPMOSトランジスタを、読み出し用トランジスタと情報増幅用トランジスタにそれぞれNMOSトランジスタを用いて、記憶ノードへのゲートリーク経路の方向が互いに逆になるようにしている。これにより、メモリ内の電位レベルの最終平衡レベルが"1"と"0"の中間レベルになり、大きなキャパシタを設けなくても、リーク電流によるデータ破壊に対するデータ保持特性がよくなり、データ保持電力も削減することができる。
【0006】
しかしながら、ATCは、それ自体ではデータを長時間保持する機能がないため、リフレッシュ動作が別途必要になる。したがって、ATC自体は簡易な構造で形成できても、リフレッシュ回路を含めた半導体記憶装置全体では、それほど回路規模を縮小できないおそれがある。
【0007】
本発明は、コンパクトな構造で安定にデータを保持可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【0008】
本発明の一態様によれば、データの書き込みを制御する第1導電型の第1のトランジスタと、
データの読み出しを制御する第2導電型の第2のトランジスタと、読み出すべきデータの電流増幅を行う第3のトランジスタと、所定方向に配置され前記第1のトランジスタのゲートが形成される第1の半導体層と、前記所定方向に前記第1の半導体層と互いに分離して配置され前記第2のトランジスタのソースおよびドレインと前記第3のトランジスタのソースおよびドレインとが形成される第2の半導体層と、前記第1および第2の半導体層に交差する方向に配置され、前記第1のトランジスタのソースおよびドレインと、前記第3のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、前記第1および第2の半導体層に交差する方向に配置され前記第2のトランジスタのゲートが形成されるゲート形成領域と、を備えることを特徴とする半導体記憶装置が提供される。
【発明の効果】
【0009】
本発明によれば、簡易な構造で安定にデータを保持でき、記憶容量の大きい半導体記憶装置も比較的容易に実現できる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照して本発明の一実施形態について説明する。
【0011】
(第1の実施形態)
図1は本発明の第1の実施形態による半導体記憶装置の回路図であり、ATC(Asymmetric Three-Transistor Cell)の回路構成を示している。
【0012】
図1の半導体記憶装置は、データの書き込み制御を行うPMOSトランジスタQ1と、データの読み出し制御を行うNMOSトランジスタQ2と、読み出しデータの電流増幅を行うNMOSトランジスタQ3とを備えている。
【0013】
トランジスタQ1のゲートは書き込みワード線WWLに接続され、ソースは書き込みビット線WBLに接続され、ドレインはトランジスタQ3のゲートに接続されている。トランジスタQ2のゲートは読み出しワード線RWLに接続され、ソースは読み出しビット線RBLに接続され、ドレインはトランジスタQ3のドレインに接続されている。トランジスタQ3のソースは基準電位VSR(例えば接地電位)に設定されている。
【0014】
トランジスタQ1,Q3の接続ノードSが電荷蓄積ノードであり、この接続ノードSの容量Cにデータが格納される。
【0015】
以下、図1の半導体記憶装置の動作原理を説明する。データの書き込み時は、トランジスタQ1がオンして、書き込みビット線WBLから供給された書き込みデータがトランジスタQ1を介して電荷蓄積ノードSに格納される。
【0016】
データの読み出し時は、トランジスタQ2がオンする。これにより、トランジスタQ3には、電荷蓄積ノードSに格納されたデータに応じた電流が流れ、この電流に応じた電位がトランジスタQ2を介して読み出しビット線RBLに読み出される。例えば、電荷蓄積ノードSに"1"が格納されている場合には、その反転データ"0"が読み出しビット線RBLに読み出される。
【0017】
図2は図1の半導体記憶装置のレイアウト図である。図2の半導体記憶装置は、互いに分離して同一方向に配置される第1および第2の半導体層1,2と、第1および第2の半導体層1,2に交差する方向に配置される書き込みトランジスタ形成領域3と、第1および第2の半導体層1,2に交差する方向に配置される読み出しトランジスタゲート領域4と、第1の半導体層1の一端を基準電位(例えば接地電位)に設定するか否かを切り替えるNMOSトランジスタQ4とを有する。
【0018】
第1の半導体層1の一端には書き込みワード線WWLが接続されている。第2の半導体層2にはトランジスタQ2,Q3のソースおよびドレインが形成される。書き込みトランジスタ形成領域3の一端には書き込みビット線WBLが接続され、この領域にはトランジスタQ1のソースおよびドレインと電荷蓄積領域が形成される。読み出しトランジスタゲート領域4はトランジスタQ2のゲートとして用いられる。
【0019】
図3(a)は図2のA−A’線の断面図、図3(b)は図2のB−B’線の断面図である。A−A’線断面については、SiO2層5の上に第1の半導体層1と第2の半導体層2が絶縁層6を間に挟んで基板面に沿って配置され、その上方には、絶縁層6を介して読み出しトランジスタゲート領域4が配置されている。読み出しトランジスタゲート領域4は例えばn+層である。
【0020】
B−B’線断面については、第1の半導体層1と第2の半導体層2の上方に絶縁層6を介して書き込みトランジスタ形成領域3が配置されている。書き込みトランジスタ形成領域3の一部、より具体的には第1の半導体層1の上方にはチャネル領域7が形成されている。書き込みトランジスタ形成領域3内のチャネル領域7の両側はトランジスタQ1のソースおよびドレイン領域である。トランジスタQ1はPMOSであるため、書き込みトランジスタ形成領域3内のチャネル領域7は真性半導体領域かn領域であり、ソースおよびドレイン領域はp+領域である。
【0021】
書き込みトランジスタ形成領域3の一部は電荷蓄積領域Sとして用いられる。この領域Sに書き込みデータに応じた電荷が蓄積される。したがって、本実施形態による半導体記憶装置は別個にキャパシタ素子を設ける必要がなく、回路面積を削減可能である。
【0022】
図4(a)は図2のC−C’線の断面図、図4(b)は図2のD−D’線の断面図である。
【0023】
図4(a)に示すように、第1の半導体層1は、SiO2層5の上に形成されたn+層を有する。n+層の上には、書き込みトランジスタ形成領域3と読み出しトランジスタゲート領域4が基板面方向に互いに分離して配置されている。C−C’線断面における書き込みトランジスタ形成領域3は絶縁層6を介して形成される真性半導体領域を有し、読み出しトランジスタゲート領域4は絶縁層6を介して形成されるn+領域を有する。
【0024】
図4(b)に示すように、第2の半導体層2は、SiO2層5の上に基板表面方向に密着配置される複数の拡散層領域、より具体的にはn+領域、p領域、n+領域、p領域およびn+領域を有する。これら拡散層領域の上には、書き込みトランジスタゲート領域と読み出しトランジスタゲート領域4が形成されている。D−D’線断面における書き込みトランジスタ形成領域3は絶縁層6を介して形成されるp+領域を有し、読み出しトランジスタゲート領域4は絶縁層6を介して形成されるn+領域を有する。
【0025】
図5は第1の実施形態による半導体記憶装置の全体的なレイアウト図である。図示のように、X方向に平行な方向には、書き込みビット線WBLに接続される書き込みトランジスタ形成領域3と、読み出しワード線RWLに接続される読み出しトランジスタゲート領域4と、基準電位(接地電位)に接続される基準電位線15と、センスアンプ8に接続される電流センス領域16とが交互に配置されている。また、Y方向に平行な方向には、一端が書き込みワード線WWLに接続され他端がトランジスタQ4に接続される第1の半導体層1と、一端に読み出しビット線RBLが接続される第2の半導体層2とが交互に配置されている。
【0026】
図2のレイアウトは、図5の点線部17で示す1セル分を拡大表示したものであり、図5の丸で囲んだ領域18が電荷蓄積ノードに相当する。
【0027】
図6は第1の実施形態による半導体記憶装置の動作タイミング図である。図6は、書き込みと読み出しを交互に行う例を示している。図6の時刻t1〜t2は書き込み期間であり、トランジスタQ1がオンして、電荷蓄積ノードSに"1"が書き込まれる。時刻t3〜t4は読み出し期間であり、トランジスタQ2がオンし、電荷蓄積ノードSの電位に応じた電流がトランジスタQ2に流れる。この場合、電荷蓄積ノードSの電位は"1"であるため、トランジスタQ3のドレイン−ソース間の電流が増大し、トランジスタQ3のドレインは"0"になる。したがって、トランジスタQ2のソースに接続された読み出しビット線は"0"になる。このように、書き込まれるデータの論理とは逆論理でデータが読み出される。
【0028】
時刻t5〜t6は書き込み期間であり、トランジスタQ1がオンして、電荷蓄積ノードSに"0"が書き込まれる。時刻t7〜t8は読み出し期間であり、トランジスタQ2がオンし、トランジスタQ3には電荷蓄積ノードSの電位に応じた電流が流れる。この場合、電荷蓄積ノードSの電位は"0"であるため、トランジスタQ3のドレイン−ソース間にはほとんど電流が流れず、トランジスタQ2に接続された読み出しビット線RBLは"1"になる。
【0029】
図6において、時刻t2〜t5およびt6〜t8の期間は、書き込みワード線WWLおよび第1の半導体層1の電位は不定である。
【0030】
図7は本実施形態による半導体記憶装置の製造工程を示す工程図である。以下、これらの図に基づいて製造工程を順に説明する。まず、SiO2層5の上にシリコン層を堆積した後、RIE(Reactive Ion Etching)によりパターニングして第1および第2の半導体層1,2の形成領域10,11を作製する(図7(a)〜図7(d))。次に、第1および第2の半導体層1,2の形成領域にそれぞれ異なる不純物イオンを注入し、第1および第2の半導体層1,2を形成する(図8(a)〜図8(d))。
【0031】
次に、基板全面に絶縁層6を形成した後、RIEにより第1および第2の半導体層1,2の周囲以外の絶縁層6を除去する。次に、基板全面に真性半導体層12を形成する(図9(a)〜図9(d))。次に、読み出しトランジスタゲート形成領域の真性半導体層12に不純物イオンを注入してn+領域にし、読み出しトランジスタゲート領域4を形成する。また、書き込みトランジスタ形成領域3に対応する真性半導体層のチャネル領域以外に不純物イオン(例えばボロン)を注入してp+領域を形成する。これにより、書き込みトランジスタ形成領域3が形成される(図10(a)〜図10(d))。
【0032】
このように、第1の実施形態では、トランジスタQ1のゲートとなる第1の半導体層1の上方に書き込みトランジスタ形成領域3を配置し、この書き込みトランジスタ形成領域3内にトランジスタQ1のソース、チャネルおよびドレインとトランジスタQ2のゲートとを形成するため、セル構造をコンパクトな形状にすることができる。したがって、半導体記憶装置全体の回路面積を削減でき、記憶容量の増大にも対応可能となる。
【0033】
(第2の実施形態)
第2の実施形態は、書き込み制御用のトランジスタQ1としてショットキートランジスタを使用するものである。
【0034】
図11は本発明の第2の実施形態による半導体記憶装置の1セル分のレイアウト図である。図11では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図11の半導体記憶装置は、書き込みトランジスタ形成領域3の材料が異なる他は第1の実施形態と同じ構造を持つ。図11の書き込みトランジスタ形成領域3aは、金属またはシリサイドを用いて形成されている。
【0035】
図12(a)は図11のA−A’線断面図、図12(b)は図11のB−B’線断面図である。また、図13(a)は図11のC−C’線断面図、図13(b)は図11のD−D’線断面図である。図12(a)は図3(a)と同じ構造であり、図13(a)も図4(a)と同じ構造である。
【0036】
図12(b)に示すように、書き込みトランジスタ形成領域3aは、第1の半導体層1の上方に形成されるチャネル領域7を除いて金属またはシリサイドで形成されている。これにより、トランジスタQ1のソースとドレインは金属またはシリサイドになり、トランジスタQ1はショットキートランジスタとして機能する。
【0037】
書き込みトランジスタ形成領域3aは、トランジスタQ2のゲートにも接続されており、図13(b)に示すように、トランジスタQ2のゲートも金属またはシリサイドになる。
【0038】
本実施形態のように、書き込みトランジスタ形成領域3aの一部に金属またはシリサイドを形成する場合、同領域にボロン等の不純物イオンを注入してp+領域等を形成する必要がなくなり、第1の実施形態よりも製造工程を簡略化できる。第1の実施形態のように不純物イオンを注入する場合、チャネル領域7に不純物イオンが誤って注入されないように事前にレジストで覆う等の処理が必要となり、製造工程が煩雑になるが、本実施形態ではイオン注入処理が不要となり、製造工程の簡略化と歩留まり向上が図れる。
【0039】
また、本実施形態の場合、書き込み用のトランジスタQ1をショットキートランジスタにするため、書き込み速度をより高速化できるという効果も得られる。
【0040】
本実施形態による半導体記憶装置を製造する場合、図7〜図11と同様の製造工程を経た後に、図14に示すように、書き込みトランジスタ形成領域3a内のチャネル領域7以外に金属を蒸着等して、その後に熱処理を行ってシリサイド化する。これにより、図12に示すように書き込みトランジスタ形成領域3aにシリサイドが形成される。
【0041】
このように、第2の実施形態では、書き込みトランジスタ形成領域3a内のチャネル領域7以外の領域に金属またはシリサイドを形成するため、第1の実施形態のように不純物イオンを注入するよりも製造工程を簡略化できる。また、書き込み制御用のトランジスタQ1をショットキートランジスタにするため、書き込み速度の向上が図れる。
【0042】
(第3の実施形態)
第3の実施形態は、読み出しと同時に再書き込みを行うようにしたものである。
【0043】
図15は本発明の第3の実施形態による半導体記憶装置のレイアウト図である。図1と異なり、第1および第2の半導体層1,2の間に容量結合層20が配置されている。この容量結合層20は、導電性材料(例えば、ポリシリコン)あるいは高誘電体材料で形成される。容量結合層20により、第1および第2の半導体層1,2は容量結合し、略同電位になる。
【0044】
例えば、データの読み出し時に、第2の半導体層2に接続される読み出しワード線RBLが"0"電位になる場合、容量結合により第1の半導体層1も略"0"電位になる。したがって、書き込み制御用のトランジスタQ1がオンし、読み出したデータの再書き込みが行われる。
【0045】
図16(a)は図15のA−A’線断面図、図16(b)は図15のB−B’線断面図である。これらの図に示すように、第1および第2の半導体層1,2の間に絶縁層6を挟んで容量結合層20が形成される。
【0046】
図15のC−C’線断面図は図4(a)と同様であり、図15のD−D’線断面図は図4(b)と同様であるため、説明を省略する。
【0047】
図17は第3の実施形態による半導体記憶装置の全体レイアウト図である。図5と異なる点は、センスアンプ8の後段にインバータ21が設けられることと、インバータ21の出力を書き込みトランジスタ形成領域3に供給することである。
【0048】
インバータ21の出力を書き込みトランジスタ形成領域3に供給する理由は、データの読み出しと略同時に、読み出したデータを電荷蓄積領域に再書き込みをするためである。
【0049】
本実施形態の場合、容量結合層20により第1および第2の半導体層1,2が容量結合する。したがって、データの読み出し時には、第1の半導体層1の電位は第2の半導体層2からRBL線に供給される電位と略等しくなる。また、それと同時に、読み出したデータに対応する信号をセンスアンプ8が出力すると、その反転信号がインバータ21から書き込みトランジスタ形成領域3に供給される。したがって、例えば、データ"0"を読み出す場合には、トランジスタQ1がオンし、インバータ21の出力が書き込みトランジスタ形成領域3内の電荷蓄積領域に書き込まれる。
【0050】
図18は第3の実施形態による半導体記憶装置の動作タイミング図である。書き込み時の動作は図6と同一であるため、説明を省略する。データ読み出し時(時刻t3〜t4)には、トランジスタQ2,Q3を介して、電荷蓄積ノードに蓄積された電荷に対応するデータが第2の半導体層2を介して読み出しビット線RBLに読み出される。このとき、読み出しビット線RBLは"0"となるため、容量結合により第1の半導体層1も"0"電位になる。また、このとき、センスアンプ8は"0"を出力するため、インバータ21はその反転データである"1"を書き込みトランジスタ形成領域3に供給する。トランジスタQ1のゲートは"0"であるため、トランジスタQ1はオンし、データ"1"が再書き込みされる。
【0051】
一方、時刻t2〜t3、t4〜t5、t6〜t7の期間内は書き込みワード線WWLは不定状態になる。
【0052】
図18と図6の動作タイミングを比較すればわかるように、本実施形態によれば、データ読み出し時に書き込みワード線WWLと第1の半導体層1の電位が読み出しビット線RBLの電位に応じた値になり、不定にはならない。
【0053】
本実施形態による半導体記憶装置の製造工程は、図8(a)〜図8(d)の工程を経た後に、基板全面に絶縁層6を形成し、その上にn+型のポリシリコン層を形成する。次に、RIEによりポリシリコン層をパターニングし、第1および第2の半導体層1,2の周囲のみにポリシリコン層22を形成する(図19(a)〜図19(d))。
【0054】
次に、ポリシリコン層22の上面側をエッチングにより除去した後に絶縁層6を形成し、ポリシリコンからなる容量結合層20を形成する(図20(a)〜図20(d))。次に、基板全面に真性半導体層12を形成した後(図21(a)〜図21(d))、読み出しトランジスタゲート領域4の真性半導体層に不純物イオンを注入し、この領域をn+領域4にする(図22(a)〜図22(d))。
【0055】
このように、第3の実施形態では、第1および第2の半導体層1,2の間に容量結合層20を形成して、第1および第2の半導体層1,2を容量結合させ、かつセンスアンプ8の出力データを書き込みトランジスタ形成領域3に供給するため、読み出したデータに応じてトランジスタQ1をオンさせてデータの書き戻しを行うことができ、読み出しと同時にリフレッシュ動作を行うことができる。このため、特にリフレッシュ回路を設けることなくデータの保持を行うことができ、半導体記憶装置全体の回路面積を削減できる。
【0056】
(その他の実施形態)
上述した第2および第3の実施形態を組み合わせて、トランジスタQ1をショットキートランジスタにして、かつ容量結合層20を設けてもよい。この場合のレイアウト図は図23のようになる。この場合、製造工程の簡略化、書き込み速度の向上、および読み出しと同時の再書き込みという第2および第3の実施形態の両方の効果が得られる。
【図面の簡単な説明】
【0057】
【図1】本発明の第1の実施形態による半導体記憶装置の回路図。
【図2】図1の半導体記憶装置のレイアウト図。
【図3】(a)は図2のA−A’線の断面図、(b)は図2のB−B’線の断面図。
【図4】(a)は図2のC−C’線の断面図、(b)は図2のD−D’線の断面図。
【図5】第1の実施形態による半導体記憶装置の全体的なレイアウト図。
【図6】第1の実施形態による半導体記憶装置の動作タイミング図。
【図7】本実施形態による半導体記憶装置の製造工程を示す工程図。
【図8】図7に続く工程図。
【図9】図8に続く工程図。
【図10】図9に続く工程図。
【図11】本発明の第2の実施形態による半導体記憶装置の1セル分のレイアウト図。
【図12】(a)は図11のA−A’線断面図、(b)は図11のB−B’線断面図。
【図13】(a)は図11のC−C’線断面図、(b)は図11のD−D’線断面図。
【図14】第2の実施形態の製造工程を説明する工程図。
【図15】本発明の第3の実施形態による半導体記憶装置のレイアウト図。
【図16】(a)は図15のA−A’線断面図、(b)は図15のB−B’線断面図。
【図17】第3の実施形態による半導体記憶装置の全体レイアウト図。
【図18】第3の実施形態による半導体記憶装置の動作タイミング図。
【図19】第3の実施形態の製造工程を説明する工程図。
【図20】図19に続く工程図。
【図21】図20に続く工程図。
【図22】図21に続く工程図。
【図23】第2および第3の実施形態の変形例を示すレイアウト図。
【符号の説明】
【0058】
1 第1の半導体層
2 第2の半導体層
3 書き込みトランジスタ形成領域
4 読み出しトランジスタゲート領域
7 チャネル領域
8 センスアンプ
20 容量結合層
21 インバータ
【技術分野】
【0001】
本発明は、微細化が可能でリフレッシュ動作が容易な半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置には、DRAM、SRAMおよびフラッシュメモリなどの種々のタイプのものがある。これらの中で高速に読み書きが可能なものはSRAMである。ところが、SRAMは、DRAMよりも回路構成が複雑であり、1ビットのデータを記憶するのに6つのトランジスタを必要とする。したがって、SRAMは大量のデータを記憶する目的には向かない。
【0003】
一方、DRAMは1つのキャパシタと1つのトランジスタだけで構成できるため、微細化が可能であり、大量のデータを記憶する目的に向いている。DRAMを高集積化すると、キャパシタの面積も縮小し、キャパシタに蓄積可能な電荷の量が減少し、データの論理を正しく判別することが困難になる。
【0004】
このような問題点を解決する一手法として、微小なキャパシタに蓄積されたわずかな電荷を増幅して読み出すATC(Asymmetric Three-Transistor Cell)と呼ばれるゲインセルが提案されている(非特許文献1参照)。
【非特許文献1】STARCニュース 2005年1月15日発行、(株)半導体理工学研究センター、URL:http://www.starc.or.jp)
【発明の開示】
【発明が解決しようとする課題】
【0005】
非特許文献1に開示されたゲインセルは、書き込み用トランジスタにPMOSトランジスタを、読み出し用トランジスタと情報増幅用トランジスタにそれぞれNMOSトランジスタを用いて、記憶ノードへのゲートリーク経路の方向が互いに逆になるようにしている。これにより、メモリ内の電位レベルの最終平衡レベルが"1"と"0"の中間レベルになり、大きなキャパシタを設けなくても、リーク電流によるデータ破壊に対するデータ保持特性がよくなり、データ保持電力も削減することができる。
【0006】
しかしながら、ATCは、それ自体ではデータを長時間保持する機能がないため、リフレッシュ動作が別途必要になる。したがって、ATC自体は簡易な構造で形成できても、リフレッシュ回路を含めた半導体記憶装置全体では、それほど回路規模を縮小できないおそれがある。
【0007】
本発明は、コンパクトな構造で安定にデータを保持可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【0008】
本発明の一態様によれば、データの書き込みを制御する第1導電型の第1のトランジスタと、
データの読み出しを制御する第2導電型の第2のトランジスタと、読み出すべきデータの電流増幅を行う第3のトランジスタと、所定方向に配置され前記第1のトランジスタのゲートが形成される第1の半導体層と、前記所定方向に前記第1の半導体層と互いに分離して配置され前記第2のトランジスタのソースおよびドレインと前記第3のトランジスタのソースおよびドレインとが形成される第2の半導体層と、前記第1および第2の半導体層に交差する方向に配置され、前記第1のトランジスタのソースおよびドレインと、前記第3のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、前記第1および第2の半導体層に交差する方向に配置され前記第2のトランジスタのゲートが形成されるゲート形成領域と、を備えることを特徴とする半導体記憶装置が提供される。
【発明の効果】
【0009】
本発明によれば、簡易な構造で安定にデータを保持でき、記憶容量の大きい半導体記憶装置も比較的容易に実現できる。
【発明を実施するための最良の形態】
【0010】
以下、図面を参照して本発明の一実施形態について説明する。
【0011】
(第1の実施形態)
図1は本発明の第1の実施形態による半導体記憶装置の回路図であり、ATC(Asymmetric Three-Transistor Cell)の回路構成を示している。
【0012】
図1の半導体記憶装置は、データの書き込み制御を行うPMOSトランジスタQ1と、データの読み出し制御を行うNMOSトランジスタQ2と、読み出しデータの電流増幅を行うNMOSトランジスタQ3とを備えている。
【0013】
トランジスタQ1のゲートは書き込みワード線WWLに接続され、ソースは書き込みビット線WBLに接続され、ドレインはトランジスタQ3のゲートに接続されている。トランジスタQ2のゲートは読み出しワード線RWLに接続され、ソースは読み出しビット線RBLに接続され、ドレインはトランジスタQ3のドレインに接続されている。トランジスタQ3のソースは基準電位VSR(例えば接地電位)に設定されている。
【0014】
トランジスタQ1,Q3の接続ノードSが電荷蓄積ノードであり、この接続ノードSの容量Cにデータが格納される。
【0015】
以下、図1の半導体記憶装置の動作原理を説明する。データの書き込み時は、トランジスタQ1がオンして、書き込みビット線WBLから供給された書き込みデータがトランジスタQ1を介して電荷蓄積ノードSに格納される。
【0016】
データの読み出し時は、トランジスタQ2がオンする。これにより、トランジスタQ3には、電荷蓄積ノードSに格納されたデータに応じた電流が流れ、この電流に応じた電位がトランジスタQ2を介して読み出しビット線RBLに読み出される。例えば、電荷蓄積ノードSに"1"が格納されている場合には、その反転データ"0"が読み出しビット線RBLに読み出される。
【0017】
図2は図1の半導体記憶装置のレイアウト図である。図2の半導体記憶装置は、互いに分離して同一方向に配置される第1および第2の半導体層1,2と、第1および第2の半導体層1,2に交差する方向に配置される書き込みトランジスタ形成領域3と、第1および第2の半導体層1,2に交差する方向に配置される読み出しトランジスタゲート領域4と、第1の半導体層1の一端を基準電位(例えば接地電位)に設定するか否かを切り替えるNMOSトランジスタQ4とを有する。
【0018】
第1の半導体層1の一端には書き込みワード線WWLが接続されている。第2の半導体層2にはトランジスタQ2,Q3のソースおよびドレインが形成される。書き込みトランジスタ形成領域3の一端には書き込みビット線WBLが接続され、この領域にはトランジスタQ1のソースおよびドレインと電荷蓄積領域が形成される。読み出しトランジスタゲート領域4はトランジスタQ2のゲートとして用いられる。
【0019】
図3(a)は図2のA−A’線の断面図、図3(b)は図2のB−B’線の断面図である。A−A’線断面については、SiO2層5の上に第1の半導体層1と第2の半導体層2が絶縁層6を間に挟んで基板面に沿って配置され、その上方には、絶縁層6を介して読み出しトランジスタゲート領域4が配置されている。読み出しトランジスタゲート領域4は例えばn+層である。
【0020】
B−B’線断面については、第1の半導体層1と第2の半導体層2の上方に絶縁層6を介して書き込みトランジスタ形成領域3が配置されている。書き込みトランジスタ形成領域3の一部、より具体的には第1の半導体層1の上方にはチャネル領域7が形成されている。書き込みトランジスタ形成領域3内のチャネル領域7の両側はトランジスタQ1のソースおよびドレイン領域である。トランジスタQ1はPMOSであるため、書き込みトランジスタ形成領域3内のチャネル領域7は真性半導体領域かn領域であり、ソースおよびドレイン領域はp+領域である。
【0021】
書き込みトランジスタ形成領域3の一部は電荷蓄積領域Sとして用いられる。この領域Sに書き込みデータに応じた電荷が蓄積される。したがって、本実施形態による半導体記憶装置は別個にキャパシタ素子を設ける必要がなく、回路面積を削減可能である。
【0022】
図4(a)は図2のC−C’線の断面図、図4(b)は図2のD−D’線の断面図である。
【0023】
図4(a)に示すように、第1の半導体層1は、SiO2層5の上に形成されたn+層を有する。n+層の上には、書き込みトランジスタ形成領域3と読み出しトランジスタゲート領域4が基板面方向に互いに分離して配置されている。C−C’線断面における書き込みトランジスタ形成領域3は絶縁層6を介して形成される真性半導体領域を有し、読み出しトランジスタゲート領域4は絶縁層6を介して形成されるn+領域を有する。
【0024】
図4(b)に示すように、第2の半導体層2は、SiO2層5の上に基板表面方向に密着配置される複数の拡散層領域、より具体的にはn+領域、p領域、n+領域、p領域およびn+領域を有する。これら拡散層領域の上には、書き込みトランジスタゲート領域と読み出しトランジスタゲート領域4が形成されている。D−D’線断面における書き込みトランジスタ形成領域3は絶縁層6を介して形成されるp+領域を有し、読み出しトランジスタゲート領域4は絶縁層6を介して形成されるn+領域を有する。
【0025】
図5は第1の実施形態による半導体記憶装置の全体的なレイアウト図である。図示のように、X方向に平行な方向には、書き込みビット線WBLに接続される書き込みトランジスタ形成領域3と、読み出しワード線RWLに接続される読み出しトランジスタゲート領域4と、基準電位(接地電位)に接続される基準電位線15と、センスアンプ8に接続される電流センス領域16とが交互に配置されている。また、Y方向に平行な方向には、一端が書き込みワード線WWLに接続され他端がトランジスタQ4に接続される第1の半導体層1と、一端に読み出しビット線RBLが接続される第2の半導体層2とが交互に配置されている。
【0026】
図2のレイアウトは、図5の点線部17で示す1セル分を拡大表示したものであり、図5の丸で囲んだ領域18が電荷蓄積ノードに相当する。
【0027】
図6は第1の実施形態による半導体記憶装置の動作タイミング図である。図6は、書き込みと読み出しを交互に行う例を示している。図6の時刻t1〜t2は書き込み期間であり、トランジスタQ1がオンして、電荷蓄積ノードSに"1"が書き込まれる。時刻t3〜t4は読み出し期間であり、トランジスタQ2がオンし、電荷蓄積ノードSの電位に応じた電流がトランジスタQ2に流れる。この場合、電荷蓄積ノードSの電位は"1"であるため、トランジスタQ3のドレイン−ソース間の電流が増大し、トランジスタQ3のドレインは"0"になる。したがって、トランジスタQ2のソースに接続された読み出しビット線は"0"になる。このように、書き込まれるデータの論理とは逆論理でデータが読み出される。
【0028】
時刻t5〜t6は書き込み期間であり、トランジスタQ1がオンして、電荷蓄積ノードSに"0"が書き込まれる。時刻t7〜t8は読み出し期間であり、トランジスタQ2がオンし、トランジスタQ3には電荷蓄積ノードSの電位に応じた電流が流れる。この場合、電荷蓄積ノードSの電位は"0"であるため、トランジスタQ3のドレイン−ソース間にはほとんど電流が流れず、トランジスタQ2に接続された読み出しビット線RBLは"1"になる。
【0029】
図6において、時刻t2〜t5およびt6〜t8の期間は、書き込みワード線WWLおよび第1の半導体層1の電位は不定である。
【0030】
図7は本実施形態による半導体記憶装置の製造工程を示す工程図である。以下、これらの図に基づいて製造工程を順に説明する。まず、SiO2層5の上にシリコン層を堆積した後、RIE(Reactive Ion Etching)によりパターニングして第1および第2の半導体層1,2の形成領域10,11を作製する(図7(a)〜図7(d))。次に、第1および第2の半導体層1,2の形成領域にそれぞれ異なる不純物イオンを注入し、第1および第2の半導体層1,2を形成する(図8(a)〜図8(d))。
【0031】
次に、基板全面に絶縁層6を形成した後、RIEにより第1および第2の半導体層1,2の周囲以外の絶縁層6を除去する。次に、基板全面に真性半導体層12を形成する(図9(a)〜図9(d))。次に、読み出しトランジスタゲート形成領域の真性半導体層12に不純物イオンを注入してn+領域にし、読み出しトランジスタゲート領域4を形成する。また、書き込みトランジスタ形成領域3に対応する真性半導体層のチャネル領域以外に不純物イオン(例えばボロン)を注入してp+領域を形成する。これにより、書き込みトランジスタ形成領域3が形成される(図10(a)〜図10(d))。
【0032】
このように、第1の実施形態では、トランジスタQ1のゲートとなる第1の半導体層1の上方に書き込みトランジスタ形成領域3を配置し、この書き込みトランジスタ形成領域3内にトランジスタQ1のソース、チャネルおよびドレインとトランジスタQ2のゲートとを形成するため、セル構造をコンパクトな形状にすることができる。したがって、半導体記憶装置全体の回路面積を削減でき、記憶容量の増大にも対応可能となる。
【0033】
(第2の実施形態)
第2の実施形態は、書き込み制御用のトランジスタQ1としてショットキートランジスタを使用するものである。
【0034】
図11は本発明の第2の実施形態による半導体記憶装置の1セル分のレイアウト図である。図11では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図11の半導体記憶装置は、書き込みトランジスタ形成領域3の材料が異なる他は第1の実施形態と同じ構造を持つ。図11の書き込みトランジスタ形成領域3aは、金属またはシリサイドを用いて形成されている。
【0035】
図12(a)は図11のA−A’線断面図、図12(b)は図11のB−B’線断面図である。また、図13(a)は図11のC−C’線断面図、図13(b)は図11のD−D’線断面図である。図12(a)は図3(a)と同じ構造であり、図13(a)も図4(a)と同じ構造である。
【0036】
図12(b)に示すように、書き込みトランジスタ形成領域3aは、第1の半導体層1の上方に形成されるチャネル領域7を除いて金属またはシリサイドで形成されている。これにより、トランジスタQ1のソースとドレインは金属またはシリサイドになり、トランジスタQ1はショットキートランジスタとして機能する。
【0037】
書き込みトランジスタ形成領域3aは、トランジスタQ2のゲートにも接続されており、図13(b)に示すように、トランジスタQ2のゲートも金属またはシリサイドになる。
【0038】
本実施形態のように、書き込みトランジスタ形成領域3aの一部に金属またはシリサイドを形成する場合、同領域にボロン等の不純物イオンを注入してp+領域等を形成する必要がなくなり、第1の実施形態よりも製造工程を簡略化できる。第1の実施形態のように不純物イオンを注入する場合、チャネル領域7に不純物イオンが誤って注入されないように事前にレジストで覆う等の処理が必要となり、製造工程が煩雑になるが、本実施形態ではイオン注入処理が不要となり、製造工程の簡略化と歩留まり向上が図れる。
【0039】
また、本実施形態の場合、書き込み用のトランジスタQ1をショットキートランジスタにするため、書き込み速度をより高速化できるという効果も得られる。
【0040】
本実施形態による半導体記憶装置を製造する場合、図7〜図11と同様の製造工程を経た後に、図14に示すように、書き込みトランジスタ形成領域3a内のチャネル領域7以外に金属を蒸着等して、その後に熱処理を行ってシリサイド化する。これにより、図12に示すように書き込みトランジスタ形成領域3aにシリサイドが形成される。
【0041】
このように、第2の実施形態では、書き込みトランジスタ形成領域3a内のチャネル領域7以外の領域に金属またはシリサイドを形成するため、第1の実施形態のように不純物イオンを注入するよりも製造工程を簡略化できる。また、書き込み制御用のトランジスタQ1をショットキートランジスタにするため、書き込み速度の向上が図れる。
【0042】
(第3の実施形態)
第3の実施形態は、読み出しと同時に再書き込みを行うようにしたものである。
【0043】
図15は本発明の第3の実施形態による半導体記憶装置のレイアウト図である。図1と異なり、第1および第2の半導体層1,2の間に容量結合層20が配置されている。この容量結合層20は、導電性材料(例えば、ポリシリコン)あるいは高誘電体材料で形成される。容量結合層20により、第1および第2の半導体層1,2は容量結合し、略同電位になる。
【0044】
例えば、データの読み出し時に、第2の半導体層2に接続される読み出しワード線RBLが"0"電位になる場合、容量結合により第1の半導体層1も略"0"電位になる。したがって、書き込み制御用のトランジスタQ1がオンし、読み出したデータの再書き込みが行われる。
【0045】
図16(a)は図15のA−A’線断面図、図16(b)は図15のB−B’線断面図である。これらの図に示すように、第1および第2の半導体層1,2の間に絶縁層6を挟んで容量結合層20が形成される。
【0046】
図15のC−C’線断面図は図4(a)と同様であり、図15のD−D’線断面図は図4(b)と同様であるため、説明を省略する。
【0047】
図17は第3の実施形態による半導体記憶装置の全体レイアウト図である。図5と異なる点は、センスアンプ8の後段にインバータ21が設けられることと、インバータ21の出力を書き込みトランジスタ形成領域3に供給することである。
【0048】
インバータ21の出力を書き込みトランジスタ形成領域3に供給する理由は、データの読み出しと略同時に、読み出したデータを電荷蓄積領域に再書き込みをするためである。
【0049】
本実施形態の場合、容量結合層20により第1および第2の半導体層1,2が容量結合する。したがって、データの読み出し時には、第1の半導体層1の電位は第2の半導体層2からRBL線に供給される電位と略等しくなる。また、それと同時に、読み出したデータに対応する信号をセンスアンプ8が出力すると、その反転信号がインバータ21から書き込みトランジスタ形成領域3に供給される。したがって、例えば、データ"0"を読み出す場合には、トランジスタQ1がオンし、インバータ21の出力が書き込みトランジスタ形成領域3内の電荷蓄積領域に書き込まれる。
【0050】
図18は第3の実施形態による半導体記憶装置の動作タイミング図である。書き込み時の動作は図6と同一であるため、説明を省略する。データ読み出し時(時刻t3〜t4)には、トランジスタQ2,Q3を介して、電荷蓄積ノードに蓄積された電荷に対応するデータが第2の半導体層2を介して読み出しビット線RBLに読み出される。このとき、読み出しビット線RBLは"0"となるため、容量結合により第1の半導体層1も"0"電位になる。また、このとき、センスアンプ8は"0"を出力するため、インバータ21はその反転データである"1"を書き込みトランジスタ形成領域3に供給する。トランジスタQ1のゲートは"0"であるため、トランジスタQ1はオンし、データ"1"が再書き込みされる。
【0051】
一方、時刻t2〜t3、t4〜t5、t6〜t7の期間内は書き込みワード線WWLは不定状態になる。
【0052】
図18と図6の動作タイミングを比較すればわかるように、本実施形態によれば、データ読み出し時に書き込みワード線WWLと第1の半導体層1の電位が読み出しビット線RBLの電位に応じた値になり、不定にはならない。
【0053】
本実施形態による半導体記憶装置の製造工程は、図8(a)〜図8(d)の工程を経た後に、基板全面に絶縁層6を形成し、その上にn+型のポリシリコン層を形成する。次に、RIEによりポリシリコン層をパターニングし、第1および第2の半導体層1,2の周囲のみにポリシリコン層22を形成する(図19(a)〜図19(d))。
【0054】
次に、ポリシリコン層22の上面側をエッチングにより除去した後に絶縁層6を形成し、ポリシリコンからなる容量結合層20を形成する(図20(a)〜図20(d))。次に、基板全面に真性半導体層12を形成した後(図21(a)〜図21(d))、読み出しトランジスタゲート領域4の真性半導体層に不純物イオンを注入し、この領域をn+領域4にする(図22(a)〜図22(d))。
【0055】
このように、第3の実施形態では、第1および第2の半導体層1,2の間に容量結合層20を形成して、第1および第2の半導体層1,2を容量結合させ、かつセンスアンプ8の出力データを書き込みトランジスタ形成領域3に供給するため、読み出したデータに応じてトランジスタQ1をオンさせてデータの書き戻しを行うことができ、読み出しと同時にリフレッシュ動作を行うことができる。このため、特にリフレッシュ回路を設けることなくデータの保持を行うことができ、半導体記憶装置全体の回路面積を削減できる。
【0056】
(その他の実施形態)
上述した第2および第3の実施形態を組み合わせて、トランジスタQ1をショットキートランジスタにして、かつ容量結合層20を設けてもよい。この場合のレイアウト図は図23のようになる。この場合、製造工程の簡略化、書き込み速度の向上、および読み出しと同時の再書き込みという第2および第3の実施形態の両方の効果が得られる。
【図面の簡単な説明】
【0057】
【図1】本発明の第1の実施形態による半導体記憶装置の回路図。
【図2】図1の半導体記憶装置のレイアウト図。
【図3】(a)は図2のA−A’線の断面図、(b)は図2のB−B’線の断面図。
【図4】(a)は図2のC−C’線の断面図、(b)は図2のD−D’線の断面図。
【図5】第1の実施形態による半導体記憶装置の全体的なレイアウト図。
【図6】第1の実施形態による半導体記憶装置の動作タイミング図。
【図7】本実施形態による半導体記憶装置の製造工程を示す工程図。
【図8】図7に続く工程図。
【図9】図8に続く工程図。
【図10】図9に続く工程図。
【図11】本発明の第2の実施形態による半導体記憶装置の1セル分のレイアウト図。
【図12】(a)は図11のA−A’線断面図、(b)は図11のB−B’線断面図。
【図13】(a)は図11のC−C’線断面図、(b)は図11のD−D’線断面図。
【図14】第2の実施形態の製造工程を説明する工程図。
【図15】本発明の第3の実施形態による半導体記憶装置のレイアウト図。
【図16】(a)は図15のA−A’線断面図、(b)は図15のB−B’線断面図。
【図17】第3の実施形態による半導体記憶装置の全体レイアウト図。
【図18】第3の実施形態による半導体記憶装置の動作タイミング図。
【図19】第3の実施形態の製造工程を説明する工程図。
【図20】図19に続く工程図。
【図21】図20に続く工程図。
【図22】図21に続く工程図。
【図23】第2および第3の実施形態の変形例を示すレイアウト図。
【符号の説明】
【0058】
1 第1の半導体層
2 第2の半導体層
3 書き込みトランジスタ形成領域
4 読み出しトランジスタゲート領域
7 チャネル領域
8 センスアンプ
20 容量結合層
21 インバータ
【特許請求の範囲】
【請求項1】
データの書き込みを制御する第1導電型の第1のトランジスタと、
データの読み出しを制御する第2導電型の第2のトランジスタと、
読み出すべきデータの電流増幅を行う第3のトランジスタと、
所定方向に配置され前記第1のトランジスタのゲートが形成される第1の半導体層と、
前記所定方向に前記第1の半導体層と互いに分離して配置され前記第2のトランジスタのソースおよびドレインと前記第3のトランジスタのソースおよびドレインとが形成される第2の半導体層と、
前記第1および第2の半導体層に交差する方向に配置され、前記第1のトランジスタのソースおよびドレインと、前記第3のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、
前記第1および第2の半導体層に交差する方向に配置され前記第2のトランジスタのゲートが形成される読み出しトランジスタゲート領域と、を備えることを特徴とする半導体記憶装置。
【請求項2】
前記書き込みトランジスタ形成領域の少なくとも一部は、前記第1の半導体層の上方に形成され、
前記読み出しトランジスタゲート領域の少なくとも一部は、前記第2の半導体層の上方に形成され、
前記書き込みトランジスタ形成領域は、
前記第1の半導体層の上方に絶縁膜を介して配置されるチャネル領域と、
前記チャネル領域の両側に形成されるソースおよびドレイン領域と、を有することを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記書き込みトランジスタ形成領域内の前記ソースおよびドレイン領域は、第1導電型の拡散領域であることを特徴とする請求項2に記載の半導体記憶装置。
【請求項4】
前記チャネル領域は、真性半導体領域または第2導電型の半導体領域であることを特徴とする請求項3に記載の半導体記憶装置。
【請求項5】
前記書き込みトランジスタ形成領域内の前記ソースおよびドレイン領域は、金属材料を含む材料で形成され、
前記第1のトランジスタはショットキートランジスタであることを特徴とする請求項2に記載の半導体記憶装置。
【請求項6】
前記チャネル領域は、真性半導体領域であることを特徴とする請求項5に記載の半導体記憶装置。
【請求項7】
前記第1のトランジスタは、前記第2および第3のトランジスタを用いてデータを読み出すのと略同時に、読み出したデータを前記電荷蓄積領域に格納することを特徴とする請求項1乃至6のいずれかに記載の半導体記憶装置。
【請求項8】
前記第1および第2の半導体層が容量結合するように前記第1および第2の半導体層の間に配置される容量結合層を備えることを特徴とする請求項1乃至7のいずれかに記載の半導体記憶装置。
【請求項9】
前記容量結合層は、導電層または高誘電体層であることを特徴とする請求項9に記載の半導体記憶装置。
【請求項10】
前記容量結合層は、前記読み出しトランジスタゲート領域の下方に形成されることを特徴とする請求項8または9に記載の半導体記憶装置。
【請求項11】
前記第2のトランジスタを介して読み出したデータをセンスするセンスアンプと、
前記センスアンプの出力を前記書き込みトランジスタ形成領域に帰還させるバッファと、を備えることを特徴とする請求項7乃至10のいずれかに記載の半導体記憶装置。
【請求項12】
前記第1の半導体層の一端を基準電位に設定するか否かを切替制御する第4のトランジスタを備えることを特徴とする請求項1乃至11のいずれかに記載の半導体記憶装置。
【請求項13】
前記第1および第2の半導体領域は、第1方向に交互に複数形成され、
前記書き込みトランジスタ形成領域および前記ゲート形成領域は、前記第1方向とは異なる第2方向に交互に複数形成されることを特徴とする請求項1乃至12のいずれかに記載の半導体記憶装置。
【請求項14】
前記第2の半導体層は、交互に形成される異なる導電型の半導体領域を有し、これら半導体領域は、前記第2および第3のトランジスタのゲート、ソースおよびドレインとして用いられることを特徴とする請求項1乃至13のいずれかに記載の半導体記憶装置。
【請求項1】
データの書き込みを制御する第1導電型の第1のトランジスタと、
データの読み出しを制御する第2導電型の第2のトランジスタと、
読み出すべきデータの電流増幅を行う第3のトランジスタと、
所定方向に配置され前記第1のトランジスタのゲートが形成される第1の半導体層と、
前記所定方向に前記第1の半導体層と互いに分離して配置され前記第2のトランジスタのソースおよびドレインと前記第3のトランジスタのソースおよびドレインとが形成される第2の半導体層と、
前記第1および第2の半導体層に交差する方向に配置され、前記第1のトランジスタのソースおよびドレインと、前記第3のトランジスタのゲートと、書き込みデータに応じた電荷を蓄積する電荷蓄積領域とが形成される書き込みトランジスタ形成領域と、
前記第1および第2の半導体層に交差する方向に配置され前記第2のトランジスタのゲートが形成される読み出しトランジスタゲート領域と、を備えることを特徴とする半導体記憶装置。
【請求項2】
前記書き込みトランジスタ形成領域の少なくとも一部は、前記第1の半導体層の上方に形成され、
前記読み出しトランジスタゲート領域の少なくとも一部は、前記第2の半導体層の上方に形成され、
前記書き込みトランジスタ形成領域は、
前記第1の半導体層の上方に絶縁膜を介して配置されるチャネル領域と、
前記チャネル領域の両側に形成されるソースおよびドレイン領域と、を有することを特徴とする請求項1に記載の半導体記憶装置。
【請求項3】
前記書き込みトランジスタ形成領域内の前記ソースおよびドレイン領域は、第1導電型の拡散領域であることを特徴とする請求項2に記載の半導体記憶装置。
【請求項4】
前記チャネル領域は、真性半導体領域または第2導電型の半導体領域であることを特徴とする請求項3に記載の半導体記憶装置。
【請求項5】
前記書き込みトランジスタ形成領域内の前記ソースおよびドレイン領域は、金属材料を含む材料で形成され、
前記第1のトランジスタはショットキートランジスタであることを特徴とする請求項2に記載の半導体記憶装置。
【請求項6】
前記チャネル領域は、真性半導体領域であることを特徴とする請求項5に記載の半導体記憶装置。
【請求項7】
前記第1のトランジスタは、前記第2および第3のトランジスタを用いてデータを読み出すのと略同時に、読み出したデータを前記電荷蓄積領域に格納することを特徴とする請求項1乃至6のいずれかに記載の半導体記憶装置。
【請求項8】
前記第1および第2の半導体層が容量結合するように前記第1および第2の半導体層の間に配置される容量結合層を備えることを特徴とする請求項1乃至7のいずれかに記載の半導体記憶装置。
【請求項9】
前記容量結合層は、導電層または高誘電体層であることを特徴とする請求項9に記載の半導体記憶装置。
【請求項10】
前記容量結合層は、前記読み出しトランジスタゲート領域の下方に形成されることを特徴とする請求項8または9に記載の半導体記憶装置。
【請求項11】
前記第2のトランジスタを介して読み出したデータをセンスするセンスアンプと、
前記センスアンプの出力を前記書き込みトランジスタ形成領域に帰還させるバッファと、を備えることを特徴とする請求項7乃至10のいずれかに記載の半導体記憶装置。
【請求項12】
前記第1の半導体層の一端を基準電位に設定するか否かを切替制御する第4のトランジスタを備えることを特徴とする請求項1乃至11のいずれかに記載の半導体記憶装置。
【請求項13】
前記第1および第2の半導体領域は、第1方向に交互に複数形成され、
前記書き込みトランジスタ形成領域および前記ゲート形成領域は、前記第1方向とは異なる第2方向に交互に複数形成されることを特徴とする請求項1乃至12のいずれかに記載の半導体記憶装置。
【請求項14】
前記第2の半導体層は、交互に形成される異なる導電型の半導体領域を有し、これら半導体領域は、前記第2および第3のトランジスタのゲート、ソースおよびドレインとして用いられることを特徴とする請求項1乃至13のいずれかに記載の半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
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【図12】
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【図18】
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【図20】
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【公開番号】特開2007−27393(P2007−27393A)
【公開日】平成19年2月1日(2007.2.1)
【国際特許分類】
【出願番号】特願2005−207099(P2005−207099)
【出願日】平成17年7月15日(2005.7.15)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年2月1日(2007.2.1)
【国際特許分類】
【出願日】平成17年7月15日(2005.7.15)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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