半導体記憶装置
【課題】記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。
【解決手段】本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
【０００３】
スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が非平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。
【０００４】
Ｐ状態を書き込むときには、ＭＴＪ素子をＡＰ状態からＰ状態へ反転させるために必要な電流を流さなくてはならない。また、ＡＰ状態を書き込むときは、ＭＴＪをＰ状態からＡＰ状態へ反転させるのに必要な電流を流さなくてはならない。
【０００５】
従来からＭＲＡＭでは、ＭＴＪ素子に充分大きな書込み電流を流すために、１つのＭＴＪ素子に対して２つのセルトランジスタが設けられていた。各セルトランジスタのソースおよびドレインの一方はＭＴＪ素子の下端に接続され、各セルトランジスタのソースおよびドレインの他方はビアコンタクトを介してビット線に接続されている。従って、２つのセルトランジスタに対応する２つのビアコンタクトの分だけレイアウト面積が大きくなる。従来のＭＲＡＭのメモリセルのサイズは、１６Ｆ２（Ｆは、Feature Size）である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１９２６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態によれば、本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に従ったＭＲＡＭのメモリチップを示すブロック図。
【図２】単一のメモリセルＭＣの構成を示す説明図。
【図３】第１の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図。
【図４】図３の４−４線に沿った断面図。
【図５】図３の５−５線に沿った断面図。
【図６】図３の６−６線に沿った断面図。
【図７】データ読出し時における第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の等価回路図、および、選択ＭＴＪおよび２つの通過ＭＴＪ素子の抵抗値の組み合わせと第１のビット線ＢＬ１および第２のビット線ＢＬ２の間の抵抗値Ｒｔｏｔａｌとの関係を示す表。
【図８】第２の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図。
【図９】図８の９−９線に沿った断面図。
【図１０】図８の１０−１０線に沿った断面図。
【図１１】図８の１１−１１線に沿った断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリチップを示すブロック図である。尚、本実施形態は、ＭＲＡＭ以外の抵抗変化型素子を用いたメモリ（例えば、ＰＣＲＡＭ、ＲＲＡＭ等）にも適用可能である。
【００１２】
本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡと、センスアンプＳＡと、メインデータコントローラＭＤＣと、ＤＱバッファＤＱＢと、カラムコントローラＣＣと、ロウコントローラＲＣと、クロックバッファＣＬＫＢと、コマンドコントローラＣＭＤＣと、アドレスコントローラＡＤＤＣと、アレイコントローラＡＣとを備えている。
【００１３】
メモリセルアレイＭＣＡは、マトリクス状に二次元配置された複数のメモリセルＭＣを備えている。各メモリセルＭＣはビット線ＢＬ（あるいはビット線対）とワード線ＷＬとの交点に対応して配置されている。ビット線ＢＬは、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。
【００１４】
センスアンプＳＡは、ビット線ＢＬを介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出するように構成されている。ライトドライバＷＤは、ビット線ＢＬを介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込むように構成されている。
【００１５】
メインデータコントローラＭＤＣは、ＤＱバッファＤＱＢから受け取ったデータを、カラムコントローラＣＣの制御を受けて、所望のカラムに書き込むようにライトドライバＷＤへ転送し、あるいは、カラムコントローラＣＣの制御を受けて、所望のカラムから読み出したデータをＤＱバッファＤＱＢへ転送する。また、メインデータコントローラＭＤＣは、後述するように、ライトマスクデータＷＭまたは書込み禁止領域アドレスＷＯＡＤＤに従って、データの書込みを禁止するように構成されている。
【００１６】
ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して読出しデータを一時的に保持し、その読出しデータをメモリチップ１の外部へ出力する。あるいは、ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して書込みデータをメモリチップ１の外部から受け取り、一時的に保持する。
【００１７】
カラムコントローラＣＣは、カラムアドレスに従って所望のカラムのビット線ＢＬを選択的に駆動するようにセンスアンプＳＡまたはライトドライバＷＤを動作させる。
【００１８】
ロウコントローラＲＣは、ロウアドレスに従って所望のワード線ＷＬを選択的に駆動させるようにワード線ドライバＷＬＤを動作させる。
【００１９】
クロックバッファＣＬＫＢは、メモリチップ１全体の動作のタイミングを決定するクロック信号を入力する。
【００２０】
コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラＣＣおよびロウコントローラＲＣを制御する。
【００２１】
アドレスコントローラＡＤＤＣは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラＣＣおよびロウコントローラＲＣにこれらのアドレスを送る。
【００２２】
アレイコントローラＡＣは、メモリセルアレイＭＣＡの全体的な制御を行う。
【００２３】
図２は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ側に配置され、ＭＴＪ素子がソース線ＳＬ側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
【００２４】
ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２５】
書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００２６】
図３は、第１の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図である。図４は、図３の４−４線に沿った断面図である。図５は、図３の５−５線に沿った断面図である。図６は、図３の６−６線に沿った断面図である。
【００２７】
本実施形態によるＭＲＡＭでは、図３に示すように、第１のビット線ＢＬ１および第２のビット線ＢＬ２がカラム方向に延伸しており、ワード線ＷＬがカラム方向とほぼ直交するロウ方向に延伸している。互いに隣接する第１および第２のビット線ＢＬ１、ＢＬ２は、１対のビット線ペアＢＬｐを成す。ビット線ペアＢＬｐは、それぞれアクティブエリアＡＡに対応して設けられている。ビット線ペアＢＬｐの第１および第２のビット線ＢＬ１、ＢＬ２は、ビアコンタクトＶ１を介して、同一のアクティブエリアＡＡ上に設けられたＭＴＪ素子の上端に電気的に接続されている。ＭＴＪ素子の下端は、セルトランジスタＣＴのソースまたはドレインに電気的に接続されている。
【００２８】
平面レイアウトにおいては、隣接する２つのワード線ＷＬ間にＭＴＪ素子が設けられている。隣接する２つのワード線ＷＬ間に設けられたＭＴＪ素子は、該２つのワード線ＷＬを共有している。該２つのワード線ＷＬは、セルトランジスタＣＴのゲート電極ＧＣとして機能し、該２つのワード線ＷＬ間に設けられたＭＴＪ素子のいずれかを選択するときにそれぞれに対応するセルトランジスタＣＴを導通状態にする。
【００２９】
アクティブエリアＡＡは、メモリセルアレイＭＣＡ内においてカラム方向に連続して延伸しており、従って、ビット線ペアＢＬｐに対応してカラム方向に配列されたＭＴＪ素子は、アクティブエリアＡＡを共有している。アクティブエリアＡＡは、ロウ方向において素子分離領域ＳＴＩ（Shallow Trench Isolation）によって分離されている。
【００３０】
図５および図６に示すように、本実施形態によるＭＲＡＭは、半導体基板としてのシリコン基板１０と、シリコン基板１０上に形成されたアクティブエリアＡＡとを備えている。アクティブエリアＡＡ上に形成されたセルトランジスタＣＴは、ソース層Ｓ、ドレイン層Ｄおよびゲート電極ＧＣを備えている。ゲート電極ＧＣは、ゲート絶縁膜２０によってシリコン基板１０から絶縁されており、絶縁膜３０によってコンタクトプラグＣＢから絶縁されている。
【００３１】
図５に示すように、第１のビット線ＢＬ１に沿った断面では、セルトランジスタＣＴのソース層Ｓ上には、コンタクトプラグＣＢが設けられている。コンタクトプラグＣＢ上には、下部電極ＬＥが設けられており、下部電極ＬＥ上にＭＴＪ素子が設けられている。これにより、セルトランジスタＣＴのソース層Ｓは、コンタクトプラグＣＢおよび下部電極ＬＥを介して第１の記憶素子としてのＭＴＪ素子の下端に電気的に接続されている。さらに、ＭＴＪ素子上には、上部電極ＵＥが設けられており、上部電極ＵＥ上にはビアコンタクトＶ１が設けられている。ビアコンタクトＶ１上には第１のビット線ＢＬ１が設けられている。これにより、第１の記憶素子としてのＭＴＪ素子の上端は、上部電極ＵＥおよびビアコンタクトＶ１を介して第１のビット線ＢＬ１に接続されている。
【００３２】
図６に示すように、第２のビット線ＢＬ２に沿った断面では、セルトランジスタＣＴのドレイン層Ｄ上に、コンタクトプラグＣＢが設けられている。コンタクトプラグＣＢ上には、下部電極ＬＥが設けられており、下部電極ＬＥ上にＭＴＪ素子が設けられている。これにより、セルトランジスタＣＴのドレイン層Ｄは、コンタクトプラグＣＢおよび下部電極ＬＥを介して第２の記憶素子としてのＭＴＪ素子の下端に電気的に接続されている。さらに、ＭＴＪ素子上には、上部電極ＵＥが設けられており、上部電極ＵＥ上にはビアコンタクトＶ１が設けられている。ビアコンタクトＶ１上には第２のビット線ＢＬ２が設けられている。これにより、第２の記憶素子としてのＭＴＪ素子の上端は、上部電極ＵＥおよびビアコンタクトＶ１を介して第２のビット線ＢＬ２に接続されている。
【００３３】
即ち、第１のビット線ＢＬ１は、図５に示すように、ビアコンタクトＶ１およびＭＴＪ素子等を介してセルトランジスタＣＴのソース層Ｓに電気的に接続されており、そのセルトランジスタＣＴのドレイン層Ｄは、図６に示すように、ＭＴＪ素子およびビアコンタクトＶ１等を介して第２のビット線ＢＬ２に接続される。これにより、２つのＭＴＪ素子および１つのセルトランジスタＣＴが第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に直列に接続されることになる。換言すると、各セルトランジスタＣＴの両端は、それぞれＭＴＪ素子を介して第１または第２のビット線ＢＬ１，ＢＬ２に接続されている。
【００３４】
このように、ＭＴＪ素子の一端はセルトランジスタＣＴのソース層Ｓまたはドレイン層Ｄに電気的に接続され、ＭＴＪ素子の他端は第１または第２のビット線ＢＬ１、ＢＬ２に接続されている。そして、第１および第２のビット線ＢＬ１、ＢＬ２は、両方とも同一のアクティブエリアＡＡに対してＭＴＪ素子を介して接続されている。
【００３５】
図４に示すように、ロウ方向の断面では、ＭＴＪ素子の下端は、アクティブエリアＡＡのロウ方向の幅と同じ幅（長さ）を有するコンタクトプラグＣＢに接続されている。そして、セルトランジスタＣＴのドレイン層Ｄ（またはソース層Ｓ）が、コンタクトプラグＣＢの下に該コンタクトプラグＣＢに沿って形成されている。これにより、ＭＴＪ素子の下端は、セルトランジスタＣＴのドレイン層Ｄ（またはソース層Ｓ）に電気的に接続されている。
【００３６】
尚、セルトランジスタＣＴのソース層Ｓおよびドレイン層Ｄとの呼称は、便宜的なものであり、電流の流れる方向によってソース層Ｓとドレイン層Ｄとの位置関係は逆になることともある。また、セルトランジスタＣＴのゲート電極ＧＣ自体が、ワード線ＷＬとして機能してもよいが、ワード線ＷＬは、ゲート電極ＧＣとは別のレイヤに設けられてもよい。この場合、ゲート電極ＧＣは、コンタクト（図示せず）を介していずれかのワード線ＷＬに電気的に接続される。
【００３７】
図３に示すように、第１および第２のビット線ＢＬ１、ＢＬ２のそれぞれに接続され、かつ、ロウ方向およびカラム方向に対して傾斜する方向に隣接する２つのＭＴＪ素子が１つのセルトランジスタＣＴを共有している。これらの隣接する２つのＭＴＪ素子は、ワード線ＷＬの両側に設けられている。また、本実施形態では、第１のビット線ＢＬ１とアクティブエリアＡＡ（セルトランジスタＣＴのソース層Ｓ）との間の接続、および、第２のビット線ＢＬ２とアクティブエリアＡＡ（セルトランジスタＣＴのドレイン層Ｄ）との間の接続の全てに、ＭＴＪ素子が介在している。従って、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間において、２つのＭＴＪ素子および１つのセルトランジスタＣＴは、ＭＴＪ、ＣＴ、ＭＴＪの順に直列に接続されることになる。データ書込みおよびデータ読出し時における電流は、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間において、２つのＭＴＪ素子および１つのセルトランジスタＣＴを介して流れることになる。
【００３８】
さらに、各セルトランジスタＣＴの両端は、それぞれＭＴＪ素子を介して第１または第２のビット線ＢＬ１、ＢＬ２に接続されている。そして、第１のビット線ＢＬ１に接続された１つのＭＴＪ素子（例えば、ＭＴＪ１）の両側にある２つのワード線（例えば、ＷＬ１およびＷＬ３）は、第２のビット線ＢＬ２に接続された２つのＭＴＪ素子（例えば、ＭＴＪ０、ＭＴＪ３）と隣接する。セルトランジスタＣＴは、１つのＭＴＪ素子（例えば、ＭＴＪ１）と２つのＭＴＪ素子（例えば、ＭＴＪ０、ＭＴＪ３）との間にそれぞれ設けられている。これにより、データ書込みおよびデータ読出し時において１つの選択ＭＴＪ素子に流す電流は、２つのセルトランジスタＣＴを介して駆動されることになる。
【００３９】
尚、本実施形態では、第１のビット線ＢＬ１および第２のビット線ＢＬ２は、同一の配線層で形成されている。従って、第１および第２のビット線ＢＬ１、ＢＬ２は、１度のリソグラフィ工程およびエッチング工程によって形成され得る。
【００４０】
データ読出し動作またはデータ書込み動作において、第１のビット線ＢＬ１に接続された１つの第１のＭＴＪ素子を選択する場合、第２のビット線ＢＬ２に接続された複数の第２のＭＴＪ素子を介して第１のＭＴＪ素子へ電流を流す。このとき、１つの第１のＭＴＪ素子がデータ書込みまたはデータ読出しの対象となる選択ＭＴＪ素子であり、複数の第２のＭＴＪ素子は非選択ＭＴＪ素子である。例えば、図３においてＭＴＪ素子ＭＴＪ１に電流を選択的に流す場合、ＭＴＪ１の両側にある２本のワード線ＷＬ１、ＷＬ３を駆動する。これにより、第２のビット線ＢＬ２からの電流は、ＭＴＪ素子ＭＴＪ１に斜め方向に隣接する２つのＭＴＪ素子ＭＴＪ０およびＭＴＪ３を介してアクティブエリアＡＡへ流れ、次に、ＭＴＪ０およびＭＴＪ３のそれぞれに接続する２つのセルトランジスタＣＴ１、ＣＴ３を介してＭＴＪ素子ＭＴＪ１へ流れる。その後、ＭＴＪ１を通過した電流は、第１のビット線ＢＬ１へ流れる。
【００４１】
逆に、第２のビット線ＢＬ２に接続された１つの第２のＭＴＪ素子を選択する場合、第１のビット線ＢＬ１に接続された複数の第１のＭＴＪ素子を介して第２のＭＴＪ素子へ電流を流す。このとき、１つの第２のＭＴＪ素子がデータ書込みまたはデータ読出しの対象となる選択ＭＴＪ素子であり、複数の第１のＭＴＪ素子は非選択ＭＴＪ素子である。例えば、図３においてＭＴＪ素子ＭＴＪ０に電流を選択的に流す場合、ＭＴＪ０の両側にある２本のワード線ＷＬ１、ＷＬ２を駆動する。これにより、第１のビット線ＢＬ１からの電流は、ＭＴＪ素子ＭＴＪ０に斜め方向に隣接する２つのＭＴＪ素子ＭＴＪ１およびＭＴＪ２を介してアクティブエリアＡＡへ流れ、次に、ＭＴＪ１およびＭＴＪ２のそれぞれに接続する２つのセルトランジスタＣＴ１、ＣＴ２を介してＭＴＪ素子ＭＴＪ０へ流れる。その後、ＭＴＪ０を通過した電流は、第２のビット線ＢＬ２へ流れる。
【００４２】
本実施形態では、いずれのＭＴＪ素子を選択しても、２つの非選択のＭＴＪ素子（通過ＭＴＪ素子ともいう）を通過した電流が１つの選択ＭＴＪ素子に流れる。２つの非選択のＭＴＪ素子のそれぞれに流れる電流をＩｍｔｊとすれば、選択ＭＴＪ素子に２×Ｉｍｔｊの電流を流すことができる。
【００４３】
従って、電流Ｉｍｔｊを流したときにＭＴＪ素子の磁化配列が反転せず、電流２×Ｉｍｔｊを流したときにＭＴＪ素子の磁化配列が反転すれば、選択ＭＴＪ素子のみにデータを書き込むことができる。このようなＭＴＪ素子は、通過電流の変化に対する反転確率の増加を急峻にする（即ち、反転確率の増加率を大きくする）ことによって実現できる。これにより、通過電流がＩｍｔｊである場合に、ＭＴＪ素子はディスターブをほとんど受けず、一方で、通過電流が２×Ｉｍｔｊである場合に、ＭＴＪ素子の磁化配列は充分に反転することができる。即ち、選択ＭＴＪ素子のみにデータを書き込むことができ、そのときに電流が通過する２つの通過ＭＴＪ素子にはデータは書き込まれない。
【００４４】
データ読出し動作では、そもそも磁化配列が反転しない程度の電流しか選択ＭＴＪ素子に流さない。よって、選択ＭＴＪ素子に隣接する２つの通過ＭＴＪ素子には、その読出し電流の半分の電流しか流れないので、通過ＭＴＪ素子ではディスターブをほとんど受けない。
【００４５】
しかし、選択ＭＴＪ素子の読出し電流は、２つの通過ＭＴＪ素子のデータ状態（抵抗値）によって変化することに注意する必要がある。これは、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の抵抗値Ｒｔｏｔａｌが、選択ＭＴＪおよび２つの通過ＭＴＪ素子の合成抵抗になるからである。
【００４６】
図７（Ａ）は、データ読出し時における第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の等価回路図である。図７（Ｂ）は、選択ＭＴＪおよび２つの通過ＭＴＪ素子の抵抗値の組み合わせと第１のビット線ＢＬ１および第２のビット線ＢＬ２の間の抵抗値Ｒｔｏｔａｌとの関係を示す表である。
【００４７】
図７（Ａ）に示すように、選択ＭＴＪ素子ＭＴＪ０および通過ＭＴＪ素子ＭＴＪ１、ＭＴＪ２は、データ読出し時に抵抗として考えることができる。通過ＭＴＪ素子ＭＴｊ１、ＭＴＪ２は、選択ＭＴＪ素子ＭＴＪ０と第１のビット線ＢＬ２との間に並列に接続される。尚、セルトランジスタＣＴは導通状態であり、その抵抗値は、ＭＴＪ素子ＭＴＪ０〜ＭＴＪ２の抵抗値に対して無視できる。
【００４８】
図７（Ｂ）に示すように本実施形態では、選択ＭＴＪ素子のデータだけでなく、通過ＭＴＪ素子のデータによって抵抗値（読み出し電流）が変化することが分かる。例えば、Ｐ状態のＭＴＪ素子の抵抗値を７Ｋオームとし、ＡＰ状態のＭＴＪ素子の抵抗値を２１Ｋオームとする。
【００４９】
この場合、選択ＭＴＪ素子ＭＴＪ０がＰ状態（データ“０”）であれば、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の抵抗値Ｒｔｏｔａｌは、２つの通過ＭＴＪ素子のデータ状態によって、１０．５Ｋオーム〜１７．５Ｋオームの範囲で変化し得る。選択ＭＴＪ素子ＭＴＪ０がＡＰ状態（データ“１”）であれば、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の抵抗値Ｒｔｏｔａｌは、２つの通過ＭＴＪ素子のデータ状態によって、２４．５Ｋオーム〜３１．５Ｋオームの範囲で変化し得る。
【００５０】
従って、選択ＭＴＪ素子ＭＴＪ０がデータ“０”であるときの抵抗値Ｒｔｏｔａｌと、選択ＭＴＪ素子ＭＴＪ０がデータ“１”であるときの抵抗値Ｒｔｏｔａｌとの間のマージンは、７Ｋオームになる。この抵抗値Ｒｔｏｔａｌのマージンは、選択ＭＴＪ素子ＭＴＪ０のみの抵抗値のマージン（１４Ｋオーム）と比べて小さいが、データの読出し動作においては充分と言える。
【００５１】
以上のような構成を有するＭＲＡＭのユニットセル（単位メモリセル）ＵＣ（図３の破線枠）の面積は、８Ｆ２である。ユニットセルＵＣは、平面レイアウトの一単位を示すパターンであり、このパターンをシリコン基板１０の平面内に繰り返すことによってメモリセルアレイＭＣＡの平面レイアウトが形成される。ここで、Ｆ（Feature Size）は、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。このユニットセルＵＣの面積は、従来のそれ（１６Ｆ２）の半分である。
【００５２】
本実施形態によるＭＲＡＭの第１および第２のビット線ＢＬ１、ＢＬ２は、両方とも同一のアクティブエリアＡＡに対してＭＴＪ素子を介して接続されている。第１のビット線ＢＬ１とアクティブエリアＡＡとの間の接続、および、第２のビット線ＢＬ２とアクティブエリアＡＡとの間の接続の全てに、ＭＴＪ素子が介在する。即ち、第１および第２のビット線ＢＬ１、ＢＬ２において、ビアコンタクトおよびコンタクトプラグ等のコンタクトだけでアクティブエリアＡＡに接続されている部分は無い。
【００５３】
従って、本実施形態は、ＭＴＪ素子の平面レイアウトにおける配置密度を高めることができ、従って、ユニットセル（メモリセル）ＵＣのレイアウト面積を従来よりも小さくすることができる。
【００５４】
一方、選択ＭＴＪ素子に電流を流すときには、該選択ＭＴＪ素子に隣接する複数の通過ＭＴＪ素子および２つのセルトランジスタを介して電流が該選択ＭＴＪ素子に供給される。従って、反転閾値電流よりも充分に大きな書込み電流を選択ＭＴＪ素子に供給することができる。
【００５５】
その結果、本実施形態は、ユニットセルのサイズを従来よりも小さくすることができ、かつ、ＭＴＪ素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保することができる。
【００５６】
（第２の実施形態）
図８は、第２の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図である。図９は、図８の９−９線に沿った断面図である。図１０は、図８の１０−１０線に沿った断面図である。図１１は、図８の１１−１１線に沿った断面図である。尚、図８の５−５線に沿った断面図は、図５に示すものと同様である。
【００５７】
第１の実施形態では、第１および第２のビット線ＢＬ１、ＢＬ２は、同一の配線層で形成されている。これに対し、第２の実施形態では、図９および図１０に示すように、第２の実施形態による第１のビット線ＢＬ１および第２のビット線ＢＬ２は、それぞれ異なる金属配線層Ｍ１およびＭ２で形成されている。また、第１のビット線ＢＬ１および第２のビット線ＢＬ２は、それぞれカラム方向に異なる位置でＭＴＪ素子を介してセルトランジスタＣＴのソース層Ｓまたはドレイン層Ｄに電気的に接続されている。これにより、ビット線ペアＢＬｐを成す第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の電気的絶縁状態を維持しつつ、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間のスペースを無くすことができる。
【００５８】
図９に示すように、第２のビット線ＢＬ２は、金属配線層Ｍ１よりも上層である金属配線層Ｍ２で形成されている。従って、第２のビット線ＢＬ２は、図９および図１１に示すように、深いビアコンタクトＶ１を介して上部電極ＵＥに接続されている。図１０に示すように、第１のビット線ＢＬ１は、金属配線層Ｍ２よりも下層である金属配線層Ｍ１で形成されている。従って、第１のビット線ＢＬ１は、比較的浅いビアコンタクトＶ１を介して上部電極ＵＥに接続されている。
【００５９】
図９に示すように、ビット線ペアＢＬｐにおいて第１のビット線ＢＬ１と第２のビット線ＢＬ２との間にはスペースが無い。従って、第１のビット線ＢＬ１と第２のビット線ＢＬ２に接続されているビアコンタクトＶ１との間の短絡を防止するために、保護絶縁膜４０が第１のビット線ＢＬ１の側面および上面を被覆するように設けられている。これにより、第２のビット線ＢＬ２に接続されているビアコンタクトＶ１を形成する際に、コンタクトホールは、リソグラフィによるフォトレジストおよび保護絶縁膜４０をマスクとしてエッチングすることによって形成され得る。保護絶縁膜４０の材料は、層間絶縁膜ＩＬＤ（Interlayer Dielectric）の材料に対してエッチング速度の遅い材料で形成される。例えば、層間絶縁膜ＩＬＤがシリコン酸化膜で形成されている場合、保護絶縁膜４０は、シリコン窒化膜で形成されている。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００６０】
第２の実施形態によれば、図８に示すように、平面レイアウトにおいて、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間のスペースを無くすことができので、ユニットセルＵＣの面積がさらに小さくなり得る。例えば、図８に示すユニットセルＵＣの面積は、６Ｆ２である。
【００６１】
第２の実施形態によるＭＲＡＭの動作は、第１の実施形態によるＭＲＡＭの動作と同様でよい。
【００６２】
第２の実施形態によるＭＲＡＭの第１および第２のビット線ＢＬ１、ＢＬ２は、両方とも同一のアクティブエリアＡＡに対してＭＴＪ素子を介して接続されている。第１のビット線ＢＬ１とアクティブエリアＡＡとの間の接続、および、第２のビット線ＢＬ２とアクティブエリアＡＡとの間の接続の全てに、ＭＴＪ素子が介在する。即ち、第１および第２のビット線ＢＬ１、ＢＬ２において、ビアコンタクトおよびコンタクトプラグ等のコンタクトだけでアクティブエリアＡＡに接続されている部分は無い。また、第２の実施形態におけるデータ読出しまたはデータ書込み動作は、第１の実施形態のそれらと同様である。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６３】
さらに、第２の実施形態によれば、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間のスペースを無くすことができので、ユニットセルＵＣの面積が第１の実施形態のそれよりも小さくなる。
【００６４】
以上から第２の実施形態も、ユニットセルのサイズを従来よりも小さくすることができ、かつ、ＭＴＪ素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保することができる。
【００６５】
ただし、第２の実施形態では、上層側の第２のビット線ＢＬ２に接続されたビアコンタクトＶ１と下層側の第１のビット線ＢＬ１との間の間隔が狭くなるので、保護絶縁膜４０を第１のビット線ＢＬ１の上面および側面に形成する工程が必要になる。また、第１および第２のビット線ＢＬ１、ＢＬ２のために２層の金属配線層Ｍ１，Ｍ２が必要になる。
【００６６】
さらに、第２の実施形態では、平面レイアウトにおいて、第２のビット線ＢＬ２と第１のビット線ＢＬ１との間の間隔が無くなるので、セルトランジスタＣＴのゲート幅が第１の実施形態におけるセルトランジスタＣＴのゲート幅よりも狭くなる。しかし、２つのセルトランジスタＣＴを介して１つの選択ＭＴＪ素子に電流を流しているので、第２の実施形態によるＭＲＡＭは、反転閾値電流以上の電流を選択ＭＴＪ素子に流すことは可能である。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６８】
ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ｓ・・・ソース層、Ｄ・・・ドレイン層、ＢＬ１、ＢＬ２・・・ビット線、ＷＬ・・・ワード線、ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、Ｖ１・・・ビアコンタクト、ＣＢ・・・コンタクトプラグ、ＵＥ・・・上部電極、ＬＥ・・・下部電極、１０・・・シリコン基板、２０・・・ゲート絶縁膜、４０・・・保護絶縁膜
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
【０００３】
スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が非平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。
【０００４】
Ｐ状態を書き込むときには、ＭＴＪ素子をＡＰ状態からＰ状態へ反転させるために必要な電流を流さなくてはならない。また、ＡＰ状態を書き込むときは、ＭＴＪをＰ状態からＡＰ状態へ反転させるのに必要な電流を流さなくてはならない。
【０００５】
従来からＭＲＡＭでは、ＭＴＪ素子に充分大きな書込み電流を流すために、１つのＭＴＪ素子に対して２つのセルトランジスタが設けられていた。各セルトランジスタのソースおよびドレインの一方はＭＴＪ素子の下端に接続され、各セルトランジスタのソースおよびドレインの他方はビアコンタクトを介してビット線に接続されている。従って、２つのセルトランジスタに対応する２つのビアコンタクトの分だけレイアウト面積が大きくなる。従来のＭＲＡＭのメモリセルのサイズは、１６Ｆ２（Ｆは、Feature Size）である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１９２６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
記憶素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保しつつ、ユニットセルのレイアウト面積が従来よりも小さい半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態によれば、本実施形態による半導体記憶装置は、半導体基板と、半導体基板に形成されたアクティブエリアを備える。複数のセルトランジスタがアクティブエリアに形成されている。第１のビット線および第２のビット線は、互いに対をなす。複数のワード線は第１および第２のビット線と交差する。複数の記憶素子の一端がセルトランジスタのソースまたはドレインに電気的に接続され、他端が第１または第２のビット線に接続されている。第１および第２のビット線は、両方とも同一のアクティブエリアに対して記憶素子を介して接続されている。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に従ったＭＲＡＭのメモリチップを示すブロック図。
【図２】単一のメモリセルＭＣの構成を示す説明図。
【図３】第１の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図。
【図４】図３の４−４線に沿った断面図。
【図５】図３の５−５線に沿った断面図。
【図６】図３の６−６線に沿った断面図。
【図７】データ読出し時における第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の等価回路図、および、選択ＭＴＪおよび２つの通過ＭＴＪ素子の抵抗値の組み合わせと第１のビット線ＢＬ１および第２のビット線ＢＬ２の間の抵抗値Ｒｔｏｔａｌとの関係を示す表。
【図８】第２の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図。
【図９】図８の９−９線に沿った断面図。
【図１０】図８の１０−１０線に沿った断面図。
【図１１】図８の１１−１１線に沿った断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に従った磁気ランダムアクセスメモリ（以下、ＭＲＡＭ）のメモリチップを示すブロック図である。尚、本実施形態は、ＭＲＡＭ以外の抵抗変化型素子を用いたメモリ（例えば、ＰＣＲＡＭ、ＲＲＡＭ等）にも適用可能である。
【００１２】
本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡと、センスアンプＳＡと、メインデータコントローラＭＤＣと、ＤＱバッファＤＱＢと、カラムコントローラＣＣと、ロウコントローラＲＣと、クロックバッファＣＬＫＢと、コマンドコントローラＣＭＤＣと、アドレスコントローラＡＤＤＣと、アレイコントローラＡＣとを備えている。
【００１３】
メモリセルアレイＭＣＡは、マトリクス状に二次元配置された複数のメモリセルＭＣを備えている。各メモリセルＭＣはビット線ＢＬ（あるいはビット線対）とワード線ＷＬとの交点に対応して配置されている。ビット線ＢＬは、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。
【００１４】
センスアンプＳＡは、ビット線ＢＬを介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出するように構成されている。ライトドライバＷＤは、ビット線ＢＬを介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込むように構成されている。
【００１５】
メインデータコントローラＭＤＣは、ＤＱバッファＤＱＢから受け取ったデータを、カラムコントローラＣＣの制御を受けて、所望のカラムに書き込むようにライトドライバＷＤへ転送し、あるいは、カラムコントローラＣＣの制御を受けて、所望のカラムから読み出したデータをＤＱバッファＤＱＢへ転送する。また、メインデータコントローラＭＤＣは、後述するように、ライトマスクデータＷＭまたは書込み禁止領域アドレスＷＯＡＤＤに従って、データの書込みを禁止するように構成されている。
【００１６】
ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して読出しデータを一時的に保持し、その読出しデータをメモリチップ１の外部へ出力する。あるいは、ＤＱバッファＤＱＢは、ＤＱパッドＤＱを介して書込みデータをメモリチップ１の外部から受け取り、一時的に保持する。
【００１７】
カラムコントローラＣＣは、カラムアドレスに従って所望のカラムのビット線ＢＬを選択的に駆動するようにセンスアンプＳＡまたはライトドライバＷＤを動作させる。
【００１８】
ロウコントローラＲＣは、ロウアドレスに従って所望のワード線ＷＬを選択的に駆動させるようにワード線ドライバＷＬＤを動作させる。
【００１９】
クロックバッファＣＬＫＢは、メモリチップ１全体の動作のタイミングを決定するクロック信号を入力する。
【００２０】
コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってカラムコントローラＣＣおよびロウコントローラＲＣを制御する。
【００２１】
アドレスコントローラＡＤＤＣは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードし、カラムコントローラＣＣおよびロウコントローラＲＣにこれらのアドレスを送る。
【００２２】
アレイコントローラＡＣは、メモリセルアレイＭＣＡの全体的な制御を行う。
【００２３】
図２は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ側に配置され、ＭＴＪ素子がソース線ＳＬ側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
【００２４】
ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、固定層、トンネルバリア層、記録層を順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層は、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００２５】
書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００２６】
図３は、第１の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図である。図４は、図３の４−４線に沿った断面図である。図５は、図３の５−５線に沿った断面図である。図６は、図３の６−６線に沿った断面図である。
【００２７】
本実施形態によるＭＲＡＭでは、図３に示すように、第１のビット線ＢＬ１および第２のビット線ＢＬ２がカラム方向に延伸しており、ワード線ＷＬがカラム方向とほぼ直交するロウ方向に延伸している。互いに隣接する第１および第２のビット線ＢＬ１、ＢＬ２は、１対のビット線ペアＢＬｐを成す。ビット線ペアＢＬｐは、それぞれアクティブエリアＡＡに対応して設けられている。ビット線ペアＢＬｐの第１および第２のビット線ＢＬ１、ＢＬ２は、ビアコンタクトＶ１を介して、同一のアクティブエリアＡＡ上に設けられたＭＴＪ素子の上端に電気的に接続されている。ＭＴＪ素子の下端は、セルトランジスタＣＴのソースまたはドレインに電気的に接続されている。
【００２８】
平面レイアウトにおいては、隣接する２つのワード線ＷＬ間にＭＴＪ素子が設けられている。隣接する２つのワード線ＷＬ間に設けられたＭＴＪ素子は、該２つのワード線ＷＬを共有している。該２つのワード線ＷＬは、セルトランジスタＣＴのゲート電極ＧＣとして機能し、該２つのワード線ＷＬ間に設けられたＭＴＪ素子のいずれかを選択するときにそれぞれに対応するセルトランジスタＣＴを導通状態にする。
【００２９】
アクティブエリアＡＡは、メモリセルアレイＭＣＡ内においてカラム方向に連続して延伸しており、従って、ビット線ペアＢＬｐに対応してカラム方向に配列されたＭＴＪ素子は、アクティブエリアＡＡを共有している。アクティブエリアＡＡは、ロウ方向において素子分離領域ＳＴＩ（Shallow Trench Isolation）によって分離されている。
【００３０】
図５および図６に示すように、本実施形態によるＭＲＡＭは、半導体基板としてのシリコン基板１０と、シリコン基板１０上に形成されたアクティブエリアＡＡとを備えている。アクティブエリアＡＡ上に形成されたセルトランジスタＣＴは、ソース層Ｓ、ドレイン層Ｄおよびゲート電極ＧＣを備えている。ゲート電極ＧＣは、ゲート絶縁膜２０によってシリコン基板１０から絶縁されており、絶縁膜３０によってコンタクトプラグＣＢから絶縁されている。
【００３１】
図５に示すように、第１のビット線ＢＬ１に沿った断面では、セルトランジスタＣＴのソース層Ｓ上には、コンタクトプラグＣＢが設けられている。コンタクトプラグＣＢ上には、下部電極ＬＥが設けられており、下部電極ＬＥ上にＭＴＪ素子が設けられている。これにより、セルトランジスタＣＴのソース層Ｓは、コンタクトプラグＣＢおよび下部電極ＬＥを介して第１の記憶素子としてのＭＴＪ素子の下端に電気的に接続されている。さらに、ＭＴＪ素子上には、上部電極ＵＥが設けられており、上部電極ＵＥ上にはビアコンタクトＶ１が設けられている。ビアコンタクトＶ１上には第１のビット線ＢＬ１が設けられている。これにより、第１の記憶素子としてのＭＴＪ素子の上端は、上部電極ＵＥおよびビアコンタクトＶ１を介して第１のビット線ＢＬ１に接続されている。
【００３２】
図６に示すように、第２のビット線ＢＬ２に沿った断面では、セルトランジスタＣＴのドレイン層Ｄ上に、コンタクトプラグＣＢが設けられている。コンタクトプラグＣＢ上には、下部電極ＬＥが設けられており、下部電極ＬＥ上にＭＴＪ素子が設けられている。これにより、セルトランジスタＣＴのドレイン層Ｄは、コンタクトプラグＣＢおよび下部電極ＬＥを介して第２の記憶素子としてのＭＴＪ素子の下端に電気的に接続されている。さらに、ＭＴＪ素子上には、上部電極ＵＥが設けられており、上部電極ＵＥ上にはビアコンタクトＶ１が設けられている。ビアコンタクトＶ１上には第２のビット線ＢＬ２が設けられている。これにより、第２の記憶素子としてのＭＴＪ素子の上端は、上部電極ＵＥおよびビアコンタクトＶ１を介して第２のビット線ＢＬ２に接続されている。
【００３３】
即ち、第１のビット線ＢＬ１は、図５に示すように、ビアコンタクトＶ１およびＭＴＪ素子等を介してセルトランジスタＣＴのソース層Ｓに電気的に接続されており、そのセルトランジスタＣＴのドレイン層Ｄは、図６に示すように、ＭＴＪ素子およびビアコンタクトＶ１等を介して第２のビット線ＢＬ２に接続される。これにより、２つのＭＴＪ素子および１つのセルトランジスタＣＴが第１のビット線ＢＬ１と第２のビット線ＢＬ２との間に直列に接続されることになる。換言すると、各セルトランジスタＣＴの両端は、それぞれＭＴＪ素子を介して第１または第２のビット線ＢＬ１，ＢＬ２に接続されている。
【００３４】
このように、ＭＴＪ素子の一端はセルトランジスタＣＴのソース層Ｓまたはドレイン層Ｄに電気的に接続され、ＭＴＪ素子の他端は第１または第２のビット線ＢＬ１、ＢＬ２に接続されている。そして、第１および第２のビット線ＢＬ１、ＢＬ２は、両方とも同一のアクティブエリアＡＡに対してＭＴＪ素子を介して接続されている。
【００３５】
図４に示すように、ロウ方向の断面では、ＭＴＪ素子の下端は、アクティブエリアＡＡのロウ方向の幅と同じ幅（長さ）を有するコンタクトプラグＣＢに接続されている。そして、セルトランジスタＣＴのドレイン層Ｄ（またはソース層Ｓ）が、コンタクトプラグＣＢの下に該コンタクトプラグＣＢに沿って形成されている。これにより、ＭＴＪ素子の下端は、セルトランジスタＣＴのドレイン層Ｄ（またはソース層Ｓ）に電気的に接続されている。
【００３６】
尚、セルトランジスタＣＴのソース層Ｓおよびドレイン層Ｄとの呼称は、便宜的なものであり、電流の流れる方向によってソース層Ｓとドレイン層Ｄとの位置関係は逆になることともある。また、セルトランジスタＣＴのゲート電極ＧＣ自体が、ワード線ＷＬとして機能してもよいが、ワード線ＷＬは、ゲート電極ＧＣとは別のレイヤに設けられてもよい。この場合、ゲート電極ＧＣは、コンタクト（図示せず）を介していずれかのワード線ＷＬに電気的に接続される。
【００３７】
図３に示すように、第１および第２のビット線ＢＬ１、ＢＬ２のそれぞれに接続され、かつ、ロウ方向およびカラム方向に対して傾斜する方向に隣接する２つのＭＴＪ素子が１つのセルトランジスタＣＴを共有している。これらの隣接する２つのＭＴＪ素子は、ワード線ＷＬの両側に設けられている。また、本実施形態では、第１のビット線ＢＬ１とアクティブエリアＡＡ（セルトランジスタＣＴのソース層Ｓ）との間の接続、および、第２のビット線ＢＬ２とアクティブエリアＡＡ（セルトランジスタＣＴのドレイン層Ｄ）との間の接続の全てに、ＭＴＪ素子が介在している。従って、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間において、２つのＭＴＪ素子および１つのセルトランジスタＣＴは、ＭＴＪ、ＣＴ、ＭＴＪの順に直列に接続されることになる。データ書込みおよびデータ読出し時における電流は、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間において、２つのＭＴＪ素子および１つのセルトランジスタＣＴを介して流れることになる。
【００３８】
さらに、各セルトランジスタＣＴの両端は、それぞれＭＴＪ素子を介して第１または第２のビット線ＢＬ１、ＢＬ２に接続されている。そして、第１のビット線ＢＬ１に接続された１つのＭＴＪ素子（例えば、ＭＴＪ１）の両側にある２つのワード線（例えば、ＷＬ１およびＷＬ３）は、第２のビット線ＢＬ２に接続された２つのＭＴＪ素子（例えば、ＭＴＪ０、ＭＴＪ３）と隣接する。セルトランジスタＣＴは、１つのＭＴＪ素子（例えば、ＭＴＪ１）と２つのＭＴＪ素子（例えば、ＭＴＪ０、ＭＴＪ３）との間にそれぞれ設けられている。これにより、データ書込みおよびデータ読出し時において１つの選択ＭＴＪ素子に流す電流は、２つのセルトランジスタＣＴを介して駆動されることになる。
【００３９】
尚、本実施形態では、第１のビット線ＢＬ１および第２のビット線ＢＬ２は、同一の配線層で形成されている。従って、第１および第２のビット線ＢＬ１、ＢＬ２は、１度のリソグラフィ工程およびエッチング工程によって形成され得る。
【００４０】
データ読出し動作またはデータ書込み動作において、第１のビット線ＢＬ１に接続された１つの第１のＭＴＪ素子を選択する場合、第２のビット線ＢＬ２に接続された複数の第２のＭＴＪ素子を介して第１のＭＴＪ素子へ電流を流す。このとき、１つの第１のＭＴＪ素子がデータ書込みまたはデータ読出しの対象となる選択ＭＴＪ素子であり、複数の第２のＭＴＪ素子は非選択ＭＴＪ素子である。例えば、図３においてＭＴＪ素子ＭＴＪ１に電流を選択的に流す場合、ＭＴＪ１の両側にある２本のワード線ＷＬ１、ＷＬ３を駆動する。これにより、第２のビット線ＢＬ２からの電流は、ＭＴＪ素子ＭＴＪ１に斜め方向に隣接する２つのＭＴＪ素子ＭＴＪ０およびＭＴＪ３を介してアクティブエリアＡＡへ流れ、次に、ＭＴＪ０およびＭＴＪ３のそれぞれに接続する２つのセルトランジスタＣＴ１、ＣＴ３を介してＭＴＪ素子ＭＴＪ１へ流れる。その後、ＭＴＪ１を通過した電流は、第１のビット線ＢＬ１へ流れる。
【００４１】
逆に、第２のビット線ＢＬ２に接続された１つの第２のＭＴＪ素子を選択する場合、第１のビット線ＢＬ１に接続された複数の第１のＭＴＪ素子を介して第２のＭＴＪ素子へ電流を流す。このとき、１つの第２のＭＴＪ素子がデータ書込みまたはデータ読出しの対象となる選択ＭＴＪ素子であり、複数の第１のＭＴＪ素子は非選択ＭＴＪ素子である。例えば、図３においてＭＴＪ素子ＭＴＪ０に電流を選択的に流す場合、ＭＴＪ０の両側にある２本のワード線ＷＬ１、ＷＬ２を駆動する。これにより、第１のビット線ＢＬ１からの電流は、ＭＴＪ素子ＭＴＪ０に斜め方向に隣接する２つのＭＴＪ素子ＭＴＪ１およびＭＴＪ２を介してアクティブエリアＡＡへ流れ、次に、ＭＴＪ１およびＭＴＪ２のそれぞれに接続する２つのセルトランジスタＣＴ１、ＣＴ２を介してＭＴＪ素子ＭＴＪ０へ流れる。その後、ＭＴＪ０を通過した電流は、第２のビット線ＢＬ２へ流れる。
【００４２】
本実施形態では、いずれのＭＴＪ素子を選択しても、２つの非選択のＭＴＪ素子（通過ＭＴＪ素子ともいう）を通過した電流が１つの選択ＭＴＪ素子に流れる。２つの非選択のＭＴＪ素子のそれぞれに流れる電流をＩｍｔｊとすれば、選択ＭＴＪ素子に２×Ｉｍｔｊの電流を流すことができる。
【００４３】
従って、電流Ｉｍｔｊを流したときにＭＴＪ素子の磁化配列が反転せず、電流２×Ｉｍｔｊを流したときにＭＴＪ素子の磁化配列が反転すれば、選択ＭＴＪ素子のみにデータを書き込むことができる。このようなＭＴＪ素子は、通過電流の変化に対する反転確率の増加を急峻にする（即ち、反転確率の増加率を大きくする）ことによって実現できる。これにより、通過電流がＩｍｔｊである場合に、ＭＴＪ素子はディスターブをほとんど受けず、一方で、通過電流が２×Ｉｍｔｊである場合に、ＭＴＪ素子の磁化配列は充分に反転することができる。即ち、選択ＭＴＪ素子のみにデータを書き込むことができ、そのときに電流が通過する２つの通過ＭＴＪ素子にはデータは書き込まれない。
【００４４】
データ読出し動作では、そもそも磁化配列が反転しない程度の電流しか選択ＭＴＪ素子に流さない。よって、選択ＭＴＪ素子に隣接する２つの通過ＭＴＪ素子には、その読出し電流の半分の電流しか流れないので、通過ＭＴＪ素子ではディスターブをほとんど受けない。
【００４５】
しかし、選択ＭＴＪ素子の読出し電流は、２つの通過ＭＴＪ素子のデータ状態（抵抗値）によって変化することに注意する必要がある。これは、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の抵抗値Ｒｔｏｔａｌが、選択ＭＴＪおよび２つの通過ＭＴＪ素子の合成抵抗になるからである。
【００４６】
図７（Ａ）は、データ読出し時における第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の等価回路図である。図７（Ｂ）は、選択ＭＴＪおよび２つの通過ＭＴＪ素子の抵抗値の組み合わせと第１のビット線ＢＬ１および第２のビット線ＢＬ２の間の抵抗値Ｒｔｏｔａｌとの関係を示す表である。
【００４７】
図７（Ａ）に示すように、選択ＭＴＪ素子ＭＴＪ０および通過ＭＴＪ素子ＭＴＪ１、ＭＴＪ２は、データ読出し時に抵抗として考えることができる。通過ＭＴＪ素子ＭＴｊ１、ＭＴＪ２は、選択ＭＴＪ素子ＭＴＪ０と第１のビット線ＢＬ２との間に並列に接続される。尚、セルトランジスタＣＴは導通状態であり、その抵抗値は、ＭＴＪ素子ＭＴＪ０〜ＭＴＪ２の抵抗値に対して無視できる。
【００４８】
図７（Ｂ）に示すように本実施形態では、選択ＭＴＪ素子のデータだけでなく、通過ＭＴＪ素子のデータによって抵抗値（読み出し電流）が変化することが分かる。例えば、Ｐ状態のＭＴＪ素子の抵抗値を７Ｋオームとし、ＡＰ状態のＭＴＪ素子の抵抗値を２１Ｋオームとする。
【００４９】
この場合、選択ＭＴＪ素子ＭＴＪ０がＰ状態（データ“０”）であれば、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の抵抗値Ｒｔｏｔａｌは、２つの通過ＭＴＪ素子のデータ状態によって、１０．５Ｋオーム〜１７．５Ｋオームの範囲で変化し得る。選択ＭＴＪ素子ＭＴＪ０がＡＰ状態（データ“１”）であれば、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の抵抗値Ｒｔｏｔａｌは、２つの通過ＭＴＪ素子のデータ状態によって、２４．５Ｋオーム〜３１．５Ｋオームの範囲で変化し得る。
【００５０】
従って、選択ＭＴＪ素子ＭＴＪ０がデータ“０”であるときの抵抗値Ｒｔｏｔａｌと、選択ＭＴＪ素子ＭＴＪ０がデータ“１”であるときの抵抗値Ｒｔｏｔａｌとの間のマージンは、７Ｋオームになる。この抵抗値Ｒｔｏｔａｌのマージンは、選択ＭＴＪ素子ＭＴＪ０のみの抵抗値のマージン（１４Ｋオーム）と比べて小さいが、データの読出し動作においては充分と言える。
【００５１】
以上のような構成を有するＭＲＡＭのユニットセル（単位メモリセル）ＵＣ（図３の破線枠）の面積は、８Ｆ２である。ユニットセルＵＣは、平面レイアウトの一単位を示すパターンであり、このパターンをシリコン基板１０の平面内に繰り返すことによってメモリセルアレイＭＣＡの平面レイアウトが形成される。ここで、Ｆ（Feature Size）は、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。このユニットセルＵＣの面積は、従来のそれ（１６Ｆ２）の半分である。
【００５２】
本実施形態によるＭＲＡＭの第１および第２のビット線ＢＬ１、ＢＬ２は、両方とも同一のアクティブエリアＡＡに対してＭＴＪ素子を介して接続されている。第１のビット線ＢＬ１とアクティブエリアＡＡとの間の接続、および、第２のビット線ＢＬ２とアクティブエリアＡＡとの間の接続の全てに、ＭＴＪ素子が介在する。即ち、第１および第２のビット線ＢＬ１、ＢＬ２において、ビアコンタクトおよびコンタクトプラグ等のコンタクトだけでアクティブエリアＡＡに接続されている部分は無い。
【００５３】
従って、本実施形態は、ＭＴＪ素子の平面レイアウトにおける配置密度を高めることができ、従って、ユニットセル（メモリセル）ＵＣのレイアウト面積を従来よりも小さくすることができる。
【００５４】
一方、選択ＭＴＪ素子に電流を流すときには、該選択ＭＴＪ素子に隣接する複数の通過ＭＴＪ素子および２つのセルトランジスタを介して電流が該選択ＭＴＪ素子に供給される。従って、反転閾値電流よりも充分に大きな書込み電流を選択ＭＴＪ素子に供給することができる。
【００５５】
その結果、本実施形態は、ユニットセルのサイズを従来よりも小さくすることができ、かつ、ＭＴＪ素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保することができる。
【００５６】
（第２の実施形態）
図８は、第２の実施形態によるＭＲＡＭのメモリセルアレイＭＣＡの部分的な平面レイアウト図である。図９は、図８の９−９線に沿った断面図である。図１０は、図８の１０−１０線に沿った断面図である。図１１は、図８の１１−１１線に沿った断面図である。尚、図８の５−５線に沿った断面図は、図５に示すものと同様である。
【００５７】
第１の実施形態では、第１および第２のビット線ＢＬ１、ＢＬ２は、同一の配線層で形成されている。これに対し、第２の実施形態では、図９および図１０に示すように、第２の実施形態による第１のビット線ＢＬ１および第２のビット線ＢＬ２は、それぞれ異なる金属配線層Ｍ１およびＭ２で形成されている。また、第１のビット線ＢＬ１および第２のビット線ＢＬ２は、それぞれカラム方向に異なる位置でＭＴＪ素子を介してセルトランジスタＣＴのソース層Ｓまたはドレイン層Ｄに電気的に接続されている。これにより、ビット線ペアＢＬｐを成す第１のビット線ＢＬ１と第２のビット線ＢＬ２との間の電気的絶縁状態を維持しつつ、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間のスペースを無くすことができる。
【００５８】
図９に示すように、第２のビット線ＢＬ２は、金属配線層Ｍ１よりも上層である金属配線層Ｍ２で形成されている。従って、第２のビット線ＢＬ２は、図９および図１１に示すように、深いビアコンタクトＶ１を介して上部電極ＵＥに接続されている。図１０に示すように、第１のビット線ＢＬ１は、金属配線層Ｍ２よりも下層である金属配線層Ｍ１で形成されている。従って、第１のビット線ＢＬ１は、比較的浅いビアコンタクトＶ１を介して上部電極ＵＥに接続されている。
【００５９】
図９に示すように、ビット線ペアＢＬｐにおいて第１のビット線ＢＬ１と第２のビット線ＢＬ２との間にはスペースが無い。従って、第１のビット線ＢＬ１と第２のビット線ＢＬ２に接続されているビアコンタクトＶ１との間の短絡を防止するために、保護絶縁膜４０が第１のビット線ＢＬ１の側面および上面を被覆するように設けられている。これにより、第２のビット線ＢＬ２に接続されているビアコンタクトＶ１を形成する際に、コンタクトホールは、リソグラフィによるフォトレジストおよび保護絶縁膜４０をマスクとしてエッチングすることによって形成され得る。保護絶縁膜４０の材料は、層間絶縁膜ＩＬＤ（Interlayer Dielectric）の材料に対してエッチング速度の遅い材料で形成される。例えば、層間絶縁膜ＩＬＤがシリコン酸化膜で形成されている場合、保護絶縁膜４０は、シリコン窒化膜で形成されている。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００６０】
第２の実施形態によれば、図８に示すように、平面レイアウトにおいて、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間のスペースを無くすことができので、ユニットセルＵＣの面積がさらに小さくなり得る。例えば、図８に示すユニットセルＵＣの面積は、６Ｆ２である。
【００６１】
第２の実施形態によるＭＲＡＭの動作は、第１の実施形態によるＭＲＡＭの動作と同様でよい。
【００６２】
第２の実施形態によるＭＲＡＭの第１および第２のビット線ＢＬ１、ＢＬ２は、両方とも同一のアクティブエリアＡＡに対してＭＴＪ素子を介して接続されている。第１のビット線ＢＬ１とアクティブエリアＡＡとの間の接続、および、第２のビット線ＢＬ２とアクティブエリアＡＡとの間の接続の全てに、ＭＴＪ素子が介在する。即ち、第１および第２のビット線ＢＬ１、ＢＬ２において、ビアコンタクトおよびコンタクトプラグ等のコンタクトだけでアクティブエリアＡＡに接続されている部分は無い。また、第２の実施形態におけるデータ読出しまたはデータ書込み動作は、第１の実施形態のそれらと同様である。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６３】
さらに、第２の実施形態によれば、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間のスペースを無くすことができので、ユニットセルＵＣの面積が第１の実施形態のそれよりも小さくなる。
【００６４】
以上から第２の実施形態も、ユニットセルのサイズを従来よりも小さくすることができ、かつ、ＭＴＪ素子に充分な電流を流すことができるようにセルトランジスタの電流駆動能力を充分に確保することができる。
【００６５】
ただし、第２の実施形態では、上層側の第２のビット線ＢＬ２に接続されたビアコンタクトＶ１と下層側の第１のビット線ＢＬ１との間の間隔が狭くなるので、保護絶縁膜４０を第１のビット線ＢＬ１の上面および側面に形成する工程が必要になる。また、第１および第２のビット線ＢＬ１、ＢＬ２のために２層の金属配線層Ｍ１，Ｍ２が必要になる。
【００６６】
さらに、第２の実施形態では、平面レイアウトにおいて、第２のビット線ＢＬ２と第１のビット線ＢＬ１との間の間隔が無くなるので、セルトランジスタＣＴのゲート幅が第１の実施形態におけるセルトランジスタＣＴのゲート幅よりも狭くなる。しかし、２つのセルトランジスタＣＴを介して１つの選択ＭＴＪ素子に電流を流しているので、第２の実施形態によるＭＲＡＭは、反転閾値電流以上の電流を選択ＭＴＪ素子に流すことは可能である。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６８】
ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ｓ・・・ソース層、Ｄ・・・ドレイン層、ＢＬ１、ＢＬ２・・・ビット線、ＷＬ・・・ワード線、ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、Ｖ１・・・ビアコンタクト、ＣＢ・・・コンタクトプラグ、ＵＥ・・・上部電極、ＬＥ・・・下部電極、１０・・・シリコン基板、２０・・・ゲート絶縁膜、４０・・・保護絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたアクティブエリアと、
前記アクティブエリアに形成された複数のセルトランジスタと、
互いに対をなす第１のビット線および第２のビット線と、
前記第１および前記第２のビット線と交差する複数のワード線と、
一端が前記セルトランジスタのソースまたはドレインに電気的に接続され、他端が前記第１または前記第２のビット線に接続された複数の記憶素子とを備え、
前記第１および前記第２のビット線は、両方とも同一の前記アクティブエリアに対して前記記憶素子を介して接続されていることを特徴とする半導体記憶装置。
【請求項２】
データ読出しまたはデータ書込みにおいて、
前記記憶素子のうち前記第１のビット線に接続された１つの第１の記憶素子を選択する場合、前記記憶素子のうち前記第２のビット線に接続された複数の第２の記憶素子を介して前記第１の記憶素子へ電流を流し、
前記記憶素子のうち前記第２のビット線に接続された１つの第２の記憶素子を選択する場合、前記記憶素子のうち前記第１のビット線に接続された複数の第１の記憶素子を介して前記第２の記憶素子へ電流を流すことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のビット線と前記アクティブエリアとの間の接続、および、前記第２のビット線と前記アクティブエリアとの間の接続の全てに、前記記憶素子が介在することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
各前記セルトランジスタの両端は、それぞれ前記記憶素子を介して前記第１または前記第２のビット線に接続されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１のビット線に接続された１つの第１の記憶素子の両側にある２つの前記ワード線は、前記第２のビット線に接続された２つの第２の記憶素子と隣接し、
２つの前記セルトランジスタは、１つの前記第１の記憶素子と２つの前記第２の記憶素子との間にそれぞれ設けられていることを特徴とする請求項１から請求項４に記載の半導体記憶装置。
【請求項６】
同一の前記アクティブエリアに共通に接続された前記記憶素子が各前記ワード線の両側に設けられていることを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記記憶素子のうち第１の記憶素子の一端が前記第１のビット線に接続されており、
前記第１の記憶素子の他端が前記セルトランジスタのソースおよびドレインの一方に接続されており、
前記記憶素子のうち第２の記憶素子の一端が該セルトランジスタのソースおよびドレインの他方に接続されており、
前記第２の記憶素子の他端が前記第２のビット線に接続されていることを特徴とする請求項１から請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第１および前記第２のビット線は、同じ配線層で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記第１および前記第２のビット線は、異なる配線層で形成されていることを特徴とする請求項１から請求項７のいずれかに記載の半導体記憶装置。
【請求項１０】
前記記憶素子は、磁気トンネル接合素子であることを特徴とする請求項１から請求項９のいずれかに記載の半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板に形成されたアクティブエリアと、
前記アクティブエリアに形成された複数のセルトランジスタと、
互いに対をなす第１のビット線および第２のビット線と、
前記第１および前記第２のビット線と交差する複数のワード線と、
一端が前記セルトランジスタのソースまたはドレインに電気的に接続され、他端が前記第１または前記第２のビット線に接続された複数の記憶素子とを備え、
前記第１および前記第２のビット線は、両方とも同一の前記アクティブエリアに対して前記記憶素子を介して接続されていることを特徴とする半導体記憶装置。
【請求項２】
データ読出しまたはデータ書込みにおいて、
前記記憶素子のうち前記第１のビット線に接続された１つの第１の記憶素子を選択する場合、前記記憶素子のうち前記第２のビット線に接続された複数の第２の記憶素子を介して前記第１の記憶素子へ電流を流し、
前記記憶素子のうち前記第２のビット線に接続された１つの第２の記憶素子を選択する場合、前記記憶素子のうち前記第１のビット線に接続された複数の第１の記憶素子を介して前記第２の記憶素子へ電流を流すことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のビット線と前記アクティブエリアとの間の接続、および、前記第２のビット線と前記アクティブエリアとの間の接続の全てに、前記記憶素子が介在することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
各前記セルトランジスタの両端は、それぞれ前記記憶素子を介して前記第１または前記第２のビット線に接続されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１のビット線に接続された１つの第１の記憶素子の両側にある２つの前記ワード線は、前記第２のビット線に接続された２つの第２の記憶素子と隣接し、
２つの前記セルトランジスタは、１つの前記第１の記憶素子と２つの前記第２の記憶素子との間にそれぞれ設けられていることを特徴とする請求項１から請求項４に記載の半導体記憶装置。
【請求項６】
同一の前記アクティブエリアに共通に接続された前記記憶素子が各前記ワード線の両側に設けられていることを特徴とする請求項１から請求項５のいずれかに記載の半導体記憶装置。
【請求項７】
前記記憶素子のうち第１の記憶素子の一端が前記第１のビット線に接続されており、
前記第１の記憶素子の他端が前記セルトランジスタのソースおよびドレインの一方に接続されており、
前記記憶素子のうち第２の記憶素子の一端が該セルトランジスタのソースおよびドレインの他方に接続されており、
前記第２の記憶素子の他端が前記第２のビット線に接続されていることを特徴とする請求項１から請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第１および前記第２のビット線は、同じ配線層で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記第１および前記第２のビット線は、異なる配線層で形成されていることを特徴とする請求項１から請求項７のいずれかに記載の半導体記憶装置。
【請求項１０】
前記記憶素子は、磁気トンネル接合素子であることを特徴とする請求項１から請求項９のいずれかに記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２５６６９３（Ｐ２０１２−２５６６９３Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２８４４２（Ｐ２０１１−１２８４４２）
【出願日】平成２３年６月８日（２０１１．６．８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月８日（２０１１．６．８）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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