説明

半導体記憶装置

【課題】電源電圧の供給の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータの退避及び復帰の必要のない半導体記憶装置を提供する。
【解決手段】不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成する。具体的に半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータを保持する構成とする。そしてデータ保持部に保持される電位は、電荷をリークすることなくデータの出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路で制御される。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体記憶装置に関する。特に本発明は、電源を切っても記憶している論理状態が消えない信号処理装置の半導体記憶装置に関する。
【背景技術】
【0002】
中央演算処理装置(CPU:Central Processing Unit)などの信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【0003】
信号処理装置においてレジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタまたはキャッシュメモリとしてフリップフロップまたはSRAM(Static Random Access Memory)等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電圧の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶装置が用いられている。
【0004】
消費電力を抑えるため、データ信号の入出力が行われない期間において信号処理装置への電源電圧の供給を一時的に停止するという方法が提案されている(例えば、特許文献1参照)。特許文献1の方法では、揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、電源電圧の供給を停止する際、上記データ信号をその不揮発性の記憶装置に一時的に記憶させる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2010−124290号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献1に記載の構成では、信号処理装置において電源電圧の供給を停止する間、揮発性の記憶装置の周辺に配置した不揮発性の記憶装置へ揮発性の記憶装置のデータ信号を記憶させることができる。
【0007】
しかしながら特許文献1に記載の構成では、揮発性の記憶装置と不揮発性の記憶装置とを分割して設けている。そのため電源電圧の供給を停止する際、データ信号を揮発性の記憶装置から不揮発性の記憶装置に退避させる必要がある。また電源電圧の供給を再開する際、データ信号を不揮発性の記憶装置から揮発性の記憶装置へ復帰させる必要がある。
【0008】
上述の課題に鑑み、本発明の一態様は、電源電圧の供給の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータ信号の退避及び復帰の必要のない半導体記憶装置を提供することを課題の一とする。
【課題を解決するための手段】
【0009】
本発明の一態様は、電源電圧の供給が停止してもデータ信号の保持を可能とする構成において、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成する。具体的には、半導体記憶装置に、酸化物半導体を半導体層に有するトランジスタ及び容量素子を設け、酸化物半導体を半導体層に有するトランジスタと容量素子が接続されたデータ保持部にデータ信号を保持する構成とする。そしてデータ保持部に保持される電位は、電荷をリークすることなくデータ保持部に保持した電位の制御が可能なデータ電位保持回路、及び容量素子を介した容量結合によって、データ電位制御回路で制御されるものである。
【0010】
本発明の一態様は、第1端子よりデータが供給される第1のトランジスタと、第1のトランジスタの第2端子と、第2のトランジスタの第1端子と、第1の容量素子の第1の電極とに電気的に接続され、データを保持する第1のデータ保持部と、第1のデータ保持部における電位を保持した状態でデータの出力を行う第1のデータ電位保持出力回路と、第1のデータ電位保持出力回路の出力信号と第1の容量素子制御信号とが入力され、第1の容量素子の第2の電極の電位を制御する第1のデータ電位制御回路と、第2のトランジスタの第2端子と、第3のトランジスタの第1端子と、第2の容量素子の第1の電極とに電気的に接続され、第2のトランジスタを介して供給されるデータを保持する第2のデータ保持部と、第2のデータ保持部における電位を保持した状態でデータの出力を行う第2のデータ電位保持出力回路と、第2のデータ電位保持出力回路の出力信号と第2の容量素子制御信号とが入力され、第2の容量素子の第2の電極の電位を制御する第2のデータ電位制御回路と、を有し、第1のトランジスタ及び第3のトランジスタのゲートには、第1のゲート制御信号が入力され、第2のトランジスタのゲートには第2のゲート制御信号が入力され、第1のデータ保持部は、第1のトランジスタ及び第2のトランジスタを非導通状態とすることでデータを保持し、第2のデータ保持部は、第2のトランジスタ及び第3のトランジスタを非導通状態とすることで第2のトランジスタを介して供給されるデータを保持し、第1のデータ電位制御回路は、第1のデータ電位制御回路の出力端子の電位を変化させ、第1の容量素子を介した容量結合により第1のデータ保持部の電位を制御し、第2のデータ電位制御回路は、第2のデータ電位制御回路の出力端子の電位を変化させ、第2の容量素子を介した容量結合により第2のデータ保持部の電位を制御する半導体記憶装置である。
【0011】
本発明の一態様は、第1端子よりデータが供給される第1のトランジスタと、第1のトランジスタの第2端子と、第2のトランジスタの第1端子と、第1の容量素子の第1の電極と、第1のインバータ回路の入力端子とに電気的に接続され、データを保持する第1のデータ保持部と、第1のインバータ回路の出力端子の信号と第1の容量素子制御信号とが入力され、出力端子が第1の容量素子の第2の電極に電気的に接続された第1の否定論理和回路と、第2のトランジスタの第2端子と、第3のトランジスタの第1端子と、第2の容量素子の第1の電極と、第2のインバータ回路の入力端子とに電気的に接続され、第2のトランジスタを介して供給されるデータを保持する第2のデータ保持部と、第2のインバータ回路の出力端子の信号と第2の容量素子制御信号とが入力され、出力端子が第2の容量素子の第2の電極に電気的に接続された第2の否定論理和回路と、を有し、第1のトランジスタ及び第3のトランジスタのゲートには、第1のゲート制御信号が入力され、第2のトランジスタのゲートには第2のゲート制御信号が入力され、第1のデータ保持部は、第1のトランジスタ及び第2のトランジスタを非導通状態とすることでデータを保持し、第2のデータ保持部は、第2のトランジスタ及び第3のトランジスタを非導通状態とすることで第2のトランジスタを介して供給されるデータを保持し、第1の否定論理和回路は、第1のインバータ回路の出力端子の信号及び第1の容量素子制御信号により第1の否定論理和回路の出力端子の電位を変化させ、第1の容量素子を介した容量結合により第1のデータ保持部の電位を制御し、第2の否定論理和回路は、第2のインバータ回路の出力端子の信号及び第2の容量素子制御信号により第2の否定論理和回路の出力端子の電位を変化させ、第2の容量素子を介した容量結合により第2のデータ保持部の電位を制御する半導体記憶装置である。
【0012】
本発明の一態様において、第1のインバータ回路、第2のインバータ回路、第1の否定論理和回路及び第2の否定論理和回路を構成するトランジスタはシリコンを半導体層に有するトランジスタである半導体記憶装置が好ましい。
【0013】
本発明の一態様において、シリコンを半導体層に有するトランジスタと第1のトランジスタ乃至第3のトランジスタとが積層して設けられている半導体記憶装置が好ましい。
【0014】
本発明の一態様において、第1のトランジスタ乃至第3のトランジスタは、酸化物半導体を半導体層に有するトランジスタである半導体記憶装置が好ましい。
【0015】
本発明の一態様において、酸化物半導体は、In−Sn−Zn系酸化物半導体である半導体記憶装置が好ましい。
【発明の効果】
【0016】
本発明の一態様により、電源電圧の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータ信号の退避及び復帰の必要のない半導体記憶装置を提供することができる。
【図面の簡単な説明】
【0017】
【図1】半導体記憶装置の回路図。
【図2】半導体記憶装置の回路図。
【図3】半導体記憶装置の動作のタイミングチャート図。
【図4】半導体記憶装置の動作を説明する図。
【図5】半導体記憶装置の動作を説明する図。
【図6】半導体記憶装置の動作を説明する図。
【図7】半導体記憶装置の動作のタイミングチャート図。
【図8】半導体記憶装置の回路図。
【図9】半導体記憶装置の回路図。
【図10】半導体記憶装置の動作のタイミングチャート図。
【図11】半導体記憶装置の回路図。
【図12】半導体記憶装置の回路図。
【図13】信号処理装置のブロック図。
【図14】半導体記憶装置を用いたCPUのブロック図。
【図15】半導体記憶装置の作製工程を示す図。
【図16】半導体記憶装置の作製工程を示す図。
【図17】半導体記憶装置の作製工程を示す図。
【図18】半導体記憶装置の構成を示す断面図。
【図19】本発明の一態様に係る酸化物材料の構造を説明する図。
【図20】本発明の一態様に係る酸化物材料の構造を説明する図。
【図21】本発明の一態様に係る酸化物材料の構造を説明する図。
【図22】トランジスタの構造を示す図。
【図23】トランジスタの構造を示す図。
【図24】計算によって得られた移動度のゲート電圧依存性を説明する図である。
【図25】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図26】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図27】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図28】計算に用いたトランジスタの断面構造を説明する図である。
【図29】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図30】試料1のトランジスタのBT試験後のVgs−Ids特性を示す図。
【図31】試料2であるトランジスタのBT試験後のVgs−Ids特性を示す図。
【図32】試料Aおよび試料BのXRDスペクトルを示す図。
【図33】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図34】Idsおよび電界効果移動度のVgs依存性を示す図。
【図35】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【発明を実施するための形態】
【0018】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【0019】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【0020】
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗などの回路素子を介して間接的に接続している状態も、その範疇に含む。
【0021】
また、回路図上は独立している構成要素どうしが接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【0022】
また、トランジスタが有するソース(あるいはソース電極)とドレイン(あるいはドレイン電極)は、トランジスタの極性および各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソース(あるいはソース電極)と呼ばれ、高い電位が与えられる電極がドレイン(あるいはドレイン電極)と呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレイン(あるいはドレイン電極)と呼ばれ、高い電位が与えられる電極がソース(あるいはソース電極)と呼ばれる。
【0023】
本明細書では、便宜上、ソース(あるいはソース電極)とドレイン(あるいはドレイン電極)とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース(あるいはソース電極)とドレイン(あるいはドレイン電極)の呼び方が入れ替わる。したがって、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類(明細書、特許請求の範囲又は図面など)においては、ソース及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては、それぞれを第1端子、第2端子と表記する場合がある。あるいは、それぞれを第1の電極、第2の電極と表記する場合がある。あるいは、それぞれを第1の領域、第2の領域と表記する場合がある。あるいは、ソース領域、ドレイン領域と表記する場合がある。
【0024】
なお本明細書にて用いる第1、第2、第3、乃至第N(Nは自然数)という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【0025】
(実施の形態1)
半導体記憶装置は、カスケード接続することによってレジスタとして機能する回路とすることができる。本実施の形態では、信号処理装置における半導体記憶装置の構成について説明する。
【0026】
なお、CPU、マイクロプロセッサ、画像処理回路、DSP(Digital Signal Processor)、FPGA(Field Programmable Gate Array)等のLSI(Large Scale Integrated Circuit)等が、信号処理装置の範疇に含まれる。
【0027】
図1(A)にレジスタとして機能する半導体記憶装置のブロック図の一例を示す。図1(A)に示す本実施の形態の半導体記憶装置100は、N段(Nは自然数)の半導体記憶装置100_1乃至100_Nがカスケード接続され、順次シフトしたパルス信号Q1乃至QNを出力する。なお1段目の半導体記憶装置には、入力端子D1にデータDが入力され、2段目以降の半導体記憶装置には入力端子D2乃至DNに前の段の出力信号OUTが供給される構成となる。
【0028】
各段の半導体記憶装置には、第1のゲート制御信号Ga、第2のゲート制御信号Gb、第1の容量素子制御信号Ca、第2の容量素子制御信号Cbが入力される。なお本実施の形態の構成では、データを保持しているタイミングで高電源電位VDDと低電源電位VSS(GND)による電源電圧の供給が停止しても、半導体記憶装置の内部では取り込んだデータDの保持が可能であり、再度電源電圧の供給が再開した場合に保持していたデータDの出力から動作を再開可能とするものである。
【0029】
なお本明細書における信号または電源電圧の供給の停止とは、信号または電源電圧を供給する配線に、信号または電源電圧の供給を行わないことをいう。また本明細書における信号または電源電圧の供給の再開とは、信号または電源電圧を供給する配線に、信号または電源電圧の供給を停止していた状態から再度供給を再開することをいう。また本明細書における信号の固定とは、例えば所定の周波数によって発振される交流信号を、高電源電位VDDまたは低電源電位VSSの固定電位の直流信号にすることをいう。
【0030】
次いで具体的な回路構成について説明するため、図1(A)の半導体記憶装置100_1の回路構成を図1(B)に示す。図1(B)に示す半導体記憶装置100_1は、第1のトランジスタ111、第2のトランジスタ112、第3のトランジスタ113、第1の容量素子114、第2の容量素子115、第1のデータ電位保持出力回路116、第2のデータ電位保持出力回路117、第1のデータ電位制御回路118、第2のデータ電位制御回路119を有する。
【0031】
第1のトランジスタ111のソース及びドレインの一方(第1端子)は、データDを供給するデータ信号線に接続されている。第1のトランジスタ111のソース及びドレインの他方(第2端子)は、第2のトランジスタ112の第1端子及び第1の容量素子114の第1の電極に接続されている。第1のトランジスタ111のゲートは、第1のゲート制御信号Gaを供給する配線に接続される。第2のトランジスタ112のゲートは、第2のゲート制御信号Gbを供給する配線に接続される。なお、第1のトランジスタ111、第2のトランジスタ112及び第1の容量素子114が接続される配線は、第1のトランジスタ111を介して供給されるデータを保持する配線であり、以下の説明では第1のデータ保持部D_HOLD1ともいう。
【0032】
第1のデータ保持部D_HOLD1には、第1のデータ電位保持出力回路116が接続される。第1のデータ電位保持出力回路116は、トランジスタで構成され、トランジスタのゲートに印加される信号に応じた信号の出力を行う回路である。第1のデータ電位保持出力回路116としては、相補型のトランジスタで構成されるインバータ回路またはバッファ回路が相当する。信号の入出力は、トランジスタのゲート絶縁膜でなる絶縁膜を間に介したチャネル形成領域により、電源電圧の電位の出力が制御されて行われるものとなる。
【0033】
第1の容量素子114の第2の電極には、第1のデータ電位制御回路118が接続される。第1のデータ電位制御回路118は、第1の容量素子制御信号Ca及び第1のデータ電位保持出力回路116の出力信号に応じて、第1の容量素子114の第2の電極の電位を制御する回路である。第1のデータ電位制御回路118で第1の容量素子114の第2の電極の電位を制御することにより、第1のデータ保持部D_HOLD1が電気的に浮遊状態(フローティング状態)であるとき、第1の容量素子114を介した容量結合によって、電荷をリークさせることなく第1のデータ保持部D_HOLD1の電位の制御を行うことができる。
【0034】
第2のトランジスタ112のソース及びドレインの第2端子は、第3のトランジスタ113の第1端子及び第2の容量素子115の第1の電極に接続されている。第3のトランジスタ113のゲートは、第1のゲート制御信号Gaを供給する配線に接続される。なお、第2のトランジスタ112、第3のトランジスタ113及び第2の容量素子115が接続される配線は、第2のトランジスタ112を介して供給されるデータを保持する配線であり、以下の説明では第2のデータ保持部D_HOLD2ともいう。
【0035】
第2のデータ保持部D_HOLD2には、第2のデータ電位保持出力回路117が接続される。第2のデータ電位保持出力回路117は、トランジスタで構成され、トランジスタのゲートに印加される信号に応じた信号の出力を行う回路である。第2のデータ電位保持出力回路117としては、相補型のトランジスタで構成されるインバータ回路またはバッファ回路が相当する。信号の入出力は、トランジスタのゲート絶縁膜でなる絶縁膜を間に介したチャネル形成領域により、電源電圧の電位の出力が制御されて行われるものとなる。
【0036】
第2の容量素子115の第2の電極には、第2のデータ電位制御回路119が接続される。第2のデータ電位制御回路119は、第2の容量素子制御信号Cb及び第2のデータ電位保持出力回路117の出力信号に応じて、第2の容量素子115の第2の電極の電位を制御する回路である。第2のデータ電位制御回路119で第2の容量素子115の第2の電極の電位を制御することにより、第2のデータ保持部D_HOLD2が電気的に浮遊状態(フローティング状態)であるとき、第2の容量素子115を介した容量結合によって、電荷をリークさせることなく第2のデータ保持部D_HOLD2の電位の制御を行うことができる。
【0037】
なお第1のデータ保持部D_HOLD1は、図1(B)にも示すように、第1のトランジスタ111、第2のトランジスタ112、第1の容量素子114及び第1のデータ電位保持出力回路116に、接続されている。第1のデータ保持部D_HOLD1は、第1の容量素子114及び第1のデータ電位保持出力回路116が絶縁膜を介して信号の入出力が行われる素子であるため、第1の容量素子114及び第1のデータ電位保持出力回路116からの電荷のリークはほとんどない。そのため、第1のトランジスタ111及び第2のトランジスタ112の非導通状態におけるオフ電流を極力低減することで第1のデータ保持部D_HOLD1での電位の保持が可能となる。
【0038】
また第2のデータ保持部D_HOLD2は、図1(B)にも示すように、第2のトランジスタ112、第3のトランジスタ113、第2の容量素子115及び第2のデータ電位保持出力回路117に、接続されている。第2のデータ保持部D_HOLD2は、第2の容量素子115及び第2のデータ電位保持出力回路117が絶縁膜を介して信号の入出力が行われる素子であるため、第2の容量素子115及び第2のデータ電位保持出力回路117からの電荷のリークはほとんどない。そのため、第2のトランジスタ112及び第3のトランジスタ113の非導通状態におけるオフ電流を極力低減することで第2のデータ保持部D_HOLD2での電位の保持が可能となる。
【0039】
本実施の形態では、第1のトランジスタ111乃至第3のトランジスタ113の非導通状態におけるオフ電流を極力低減するための構成として、酸化物半導体層にチャネルが形成されるトランジスタを用いる。なお図面において、第1のトランジスタ111乃至第3のトランジスタ113は酸化物半導体層にチャネルが形成されるトランジスタであることを示すために、OSの符号を付している。
【0040】
酸化物半導体としては、少なくともIn、Ga、Sn及びZnから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物半導体や、三元系金属の酸化物であるIn−Ga−Zn系酸化物半導体、In−Sn−Zn系酸化物半導体、In−Al−Zn系酸化物半導体、Sn−Ga−Zn系酸化物半導体、Al−Ga−Zn系酸化物半導体、Sn−Al−Zn系酸化物半導体や、二元系金属の酸化物であるIn−Zn系酸化物半導体、Sn−Zn系酸化物半導体、Al−Zn系酸化物半導体、Zn−Mg系酸化物半導体、Sn−Mg系酸化物半導体、In−Mg系酸化物半導体や、In−Ga系酸化物半導体、一元系金属の酸化物であるIn系酸化物半導体、Sn系酸化物半導体、Zn系酸化物半導体などを用いることができる。また、上記酸化物半導体にInとGaとSnとZn以外の元素、例えばSiOを含ませてもよい。
【0041】
また、他の元素として、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
【0042】
例えば、In−Ga−Zn系酸化物半導体とは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物半導体、という意味であり、その組成比は問わない。他にも酸化物半導体膜として特にIn−Sn−Zn系酸化物半導体を用いる場合、トランジスタの移動度が高くすることができる。またIn−Sn−Zn系酸化物半導体を用いる場合、トランジスタのしきい値電圧を安定して制御することが可能である。
【0043】
また、酸化物半導体は、化学式InMO(ZnO)(m>0)で表記される薄膜を用いることができる。ここで、Mは、Zn、Ga、Al、Mn及びCoから選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及びMn、またはGa及びCoなどがある。
【0044】
また、酸化物半導体としてIn−Zn系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に換算するとIn:ZnO=10:1〜1:2)、更に好ましくはIn:Zn=1.5:1〜15:1(モル数比に換算するとIn:ZnO=3:4〜15:2)とする。例えば、In−Zn系酸化物半導体の形成に用いるターゲットは、原子数比がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
【0045】
なお前述のIn−Sn−Zn系酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数比で、In:Sn:Zn=1:2:2、In:Sn:Zn=2:1:3、In:Sn :Zn=1:1:1などとすればよい。
【0046】
これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【0047】
例えば、In−Sn−Zn系酸化物半導体では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物半導体でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【0048】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも良いが、多結晶であることが好ましい。多結晶であれば高い移動度が期待できるからである。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【0049】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【0050】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が1nm以下、好ましくは0.3nm以下、より好ましくは0.1nm以下の表面上に形成するとよい。
【0051】
なお、Raは、JIS B0601で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【0052】
【数1】

【0053】
なお、上記において、Sは、測定面(座標(x,y)(x,y)(x,y)(x,y)で表される4点によって囲まれる長方形の領域)の面積を指し、Zは測定面の平均高さを指す。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて評価可能である。
【0054】
酸化物半導体層内の水素を徹底的に排除することで高純度化された酸化物半導体層にチャネルが形成されるトランジスタは、そのオフ電流密度を100zA/μm以下、好ましくは10zA/μm以下、更に好ましくは1zA/μm以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、第1のトランジスタ111乃至第3のトランジスタ113が非導通状態である時、第1のデータ保持部D_HOLD1及び第2のデータ保持部D_HOLD2の電位を長期間にわたり保持することができる。
【0055】
なお本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。nチャネル型のトランジスタ(例えば、閾値電圧が0乃至2V程度)では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
【0056】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャップ材料(より具体的には、例えば、エネルギーギャップEgが3eVより大きい半導体材料)などを適用することができる。また、トランジスタの代わりにMEMSスイッチ等を用いて配線間の接続を切り離すことにより、第1のデータ保持部D_HOLD1及び第2のデータ保持部D_HOLD2の電荷の長期間の保持を実現する構成としてもよい。
【0057】
次いで図2には、図1(B)における第1のデータ電位保持出力回路116、第2のデータ電位保持出力回路117、第1のデータ電位制御回路118、第2のデータ電位制御回路119を、具体的な回路の一例をとした回路図を示す。
【0058】
図2で、第1のデータ電位保持出力回路116に含まれる回路は、第3のインバータ回路120である。第3のインバータ回路120により、第1のデータ保持部D_HOLD1のデータ電位を変動させることなく、当該データの論理が反転した信号を出力することができる。なお第3のインバータ回路120の出力信号を、以下の説明において「第1のデータ反転信号INV_OUT1」と呼ぶ。
【0059】
また図2で、第2のデータ電位保持出力回路117に含まれる回路は、第1のインバータ回路121である。第1のインバータ回路121により、第2のデータ保持部D_HOLD2のデータ電位を変動させることなく、当該データの論理が反転した信号を出力することができる。なお第1のインバータ回路121の出力信号を、以下の説明において「第2のデータ反転信号INV_OUT2」と呼ぶ。
【0060】
図2に示す第3のインバータ回路120及び第1のインバータ回路121は、例えば、pチャネル型トランジスタとnチャネル型トランジスタとを組み合わせた回路構成を用いればよい。なお第3のインバータ回路120及び第1のインバータ回路121を用いる場合、パルス信号Q1は、第2のデータ反転信号INV_OUT2の論理が反転した信号とするために、第2のインバータ回路122に第2のデータ反転信号INV_OUT2を入力してから出力する構成とすればよい。
【0061】
また図2で、第1のデータ電位制御回路118に含まれる回路は、第1の否定論理和回路(以下、第1のNOR回路123という)である。第1のNOR回路123は、第1のデータ反転信号INV_OUT1と第1の容量素子制御信号Caの否定論理和による論理の信号を第1の容量素子114の第2の電極に出力する。なお第1のデータ保持部D_HOLD1が電気的に浮遊状態のとき、第1の容量素子114の第2の電極の電位を変化させることで、第1のトランジスタ111及び第2のトランジスタ112を導通状態とすることなく、第1のデータ保持部D_HOLD1のデータ電位を変動させることができる。なお第1のNOR回路123の出力信号を、以下の説明において「第1のNOR出力信号NOR_OUT1」と呼ぶ。
【0062】
図2で、第2のデータ電位制御回路119に含まれる回路は、第2の否定論理和回路(以下、第2のNOR回路124という)である。第2のNOR回路124は、第2のデータ反転信号INV_OUT2と第2の容量素子制御信号Cbの否定論理和による論理の信号を第2の容量素子115の第2の電極に出力する。なお第2のデータ保持部D_HOLD2が電気的に浮遊状態のとき、第2の容量素子115の第2の電極の電位を変化させることで、第2のトランジスタ112及び第3のトランジスタ113を導通状態とすることなく、第2のデータ保持部D_HOLD2のデータ電位を変動させることができる。なお第2のNOR回路124の出力信号を、以下の説明において「第2のNOR出力信号NOR_OUT2」と呼ぶ。
【0063】
図2に示す第1のNOR回路123及び第2のNOR回路124は、例えば、pチャネル型トランジスタとnチャネル型トランジスタとを組み合わせた回路構成を用いればよい。
【0064】
なお図2に示す第3のインバータ回路120、第1のインバータ回路121、第1のNOR回路123及び第2のNOR回路124を構成するトランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。
【0065】
次いで半導体記憶装置がパルス信号を出力する際の動作について説明する。図3には図2に示す半導体記憶装置のタイミングチャート図を示し、当該タイミングチャート図を参照して動作を説明する。図3のタイミングチャート図において、VDD、VSS、D1、Ga、Gb、Ca、Cb、D_HOLD1、INV_OUT1、NOR_OUT1、D_HOLD2、INV_OUT2、NOR_OUT2、Q1及びOUTは、図2で説明した入出力信号、各端子及び各配線の電位に対応する。また図3に示すタイミングチャート図では、半導体記憶装置100_1が取り得る複数の状態について説明するため、図4乃至図6を用いて期間t1乃至期間t6の複数の期間を示している。
【0066】
なお、以下に示す図3の動作の説明では、各トランジスタの導電型及び論理回路を、図2に示した構成として説明する。なお以下に示す動作の説明はこれに限定されず、各トランジスタの導通状態が同じ動作となれば、適宜各トランジスタの導電性、論理回路の組み合わせ及び各制御信号の電位を設定することができる。また各信号は、H信号(高電源電位VDD)及びL信号(低電源電位VSS)で表すことができる。また以下の説明において、容量結合により上昇する第1のデータ保持部D_HOLD1及び第2のデータ保持部D_HOLD2の電位を、「H’電位」(2VDDともいう)と表して説明することとする。なお図3乃至図6の説明において、第1のデータ保持部D_HOLD1及び第2のデータ保持部D_HOLD2の電位は、初期状態としてL信号であるとする。
【0067】
なお、タイミングチャート図の説明では、各信号をH信号及びL信号で説明しているが、H信号及びL信号の電位は各信号で異なる構成としてもよい。例えば第1のゲート制御信号Ga及び第2のゲート制御信号GbのH信号は、データ信号DのH信号より大きくしておくことで、第1のトランジスタ111乃至第3のトランジスタ113でのしきい値電圧分の電位の低下を抑制することができる。
【0068】
図3の期間t1の動作について説明する。期間t1は、データ信号線からH信号のデータを第1のデータ保持部D_HOLD1に取り込む期間である。
【0069】
期間t1での半導体記憶装置100_1のトランジスタの導通状態、及び電流の流れを点線矢印で可視化した図を図4(A)に示す。なお図4乃至図6の説明において、導通状態を表すトランジスタには「ON」、非導通状態を表すトランジスタには「OFF」を付している。また図4乃至図6の説明において、入出力信号及び各配線の電位についてH信号に対応する「H」、L信号に対応する「L」を併せて付している。
【0070】
期間t1では、第1のゲート制御信号GaをH信号にすることで第1のトランジスタ111を導通状態にする。そしてデータ信号線からH信号を第1のデータ保持部D_HOLD1に取り込む。また第2のゲート制御信号GbをL信号にすることで第2のトランジスタ112を非導通状態にする。そして第2のデータ保持部D_HOLD2の電位はL信号のままとする。また第1のゲート制御信号GaをH信号にすることで第3のトランジスタ113を導通状態にする。そして第2のデータ保持部D_HOLD2のL信号を出力信号OUTとして出力する。
【0071】
期間t1で、第1のデータ保持部D_HOLD1がH信号のとき、第1のデータ反転信号INV_OUT1はL信号となる。また第2のデータ保持部D_HOLD2がL信号のとき、第2のデータ反転信号INV_OUT2はH信号となる。また第2のデータ反転信号INV_OUT2の論理が反転した信号であるパルス信号Q1は、L信号となる。
【0072】
期間t1では、第1の容量素子制御信号CaをH信号とし、第1のNOR回路123には、H信号とL信号が入力される。その結果、第1のNOR出力信号NOR_OUT1はL信号となる。また期間t1では、第2の容量素子制御信号CbをL信号とし、第2のNOR回路124には、L信号とH信号が入力される。その結果、第2のNOR出力信号NOR_OUT2はL信号となる。
【0073】
次いで図3の期間t2の動作について説明する。期間t2は、H信号のデータを第1のデータ保持部D_HOLD1で保持する期間である。
【0074】
期間t2での半導体記憶装置100_1のトランジスタの導通状態を表す図を図4(B)に示す。
【0075】
期間t2では、第1のゲート制御信号GaをL信号にすることで第1のトランジスタ111を非導通状態にする。そして第1のデータ保持部D_HOLD1、データ信号線の電位はH信号のままとする。また第2のゲート制御信号GbをL信号にすることで第2のトランジスタ112を非導通状態にする。そして第2のデータ保持部D_HOLD2の電位はL信号のままとする。また第1のゲート制御信号GaをL信号にすることで第3のトランジスタ113を非導通状態にする。そして出力信号OUTの電位はL信号とする。
【0076】
期間t2で、第1のデータ保持部D_HOLD1がH信号のとき、第1のデータ反転信号INV_OUT1はL信号となる。また第2のデータ保持部D_HOLD2がL信号のとき、第2のデータ反転信号INV_OUT2はH信号となる。また第2のデータ反転信号INV_OUT2の論理が反転した信号であるパルス信号Q1は、L信号となる。
【0077】
期間t2では、第1の容量素子制御信号CaをH信号とし、第1のNOR回路123には、H信号とL信号が入力される。その結果、第1のNOR出力信号NOR_OUT1はL信号となる。また期間t2では、第2の容量素子制御信号CbをL信号からH信号に切り替え、第2のNOR回路124には、L信号とH信号、またはH信号とH信号が入力される。その結果、第2のNOR出力信号NOR_OUT2はL信号となる。
【0078】
次いで図3の期間t3の動作について説明する。期間t3は、第1のデータ保持部D_HOLD1のH信号を第2のデータ保持部D_HOLD2に取り込む期間である。
【0079】
期間t3での半導体記憶装置100_1のトランジスタの導通状態、及び電流の流れを点線矢印で可視化した図を図5(A)に示す。
【0080】
期間t3では、まず第1のゲート制御信号GaをL信号、第2のゲート制御信号GbをL信号にすることで第1のトランジスタ111及び第2のトランジスタ112を非導通状態にし、第1のデータ保持部D_HOLD1を電気的に浮遊状態にする。このとき、浮遊状態の第1のデータ保持部D_HOLD1に接続された第1の容量素子114の第2の電極の電位を上昇させ、第1の容量素子114を介した容量結合を利用して第1のデータ保持部D_HOLD1の電位をH’信号に上昇させる。次いで期間t3では、第2のゲート制御信号GbをL信号からH信号にすることで第2のトランジスタ112を非導通状態から導通状態にする。このとき、第1のデータ保持部D_HOLD1の電荷が第2のデータ保持部D_HOLD2へ移動して、第1のデータ保持部D_HOLD1の電位ではH’信号からH信号になり、第2のデータ保持部D_HOLD2の電位ではL信号からH信号になる。
【0081】
また期間t3では、第1のゲート制御信号GaをL信号にすることで第3のトランジスタ113を非導通状態にする。そして出力信号OUTの電位はL信号とする。
【0082】
期間t3で、第1のデータ保持部D_HOLD1がH信号またはH’信号のとき、第1のデータ反転信号INV_OUT1はL信号となる。また第2のデータ保持部D_HOLD2がL信号からH信号に切り替わるとき、第2のデータ反転信号INV_OUT2はH信号からL信号に切り替わる。また第2のデータ反転信号INV_OUT2の論理が反転した信号であるパルス信号Q1は、L信号からH信号に切り替わる。
【0083】
期間t3では、第1の容量素子制御信号CaをL信号とし、第1のNOR回路123には、共にL信号が入力される。その結果、第1のNOR出力信号NOR_OUT1はL信号からH信号に切り替わる。そのため上述したように、電気的に浮遊状態の第1のデータ保持部D_HOLD1の電位が、第1の容量素子114を介した容量結合により、H’信号に上昇する。また期間t3では、第2の容量素子制御信号CbをH信号とし、第2のNOR回路124には、L信号とH信号、またはH信号とH信号が入力される。その結果、第2のNOR出力信号NOR_OUT2はL信号となる。
【0084】
次いで図3の期間t4の動作について説明する。期間t4は、H信号のデータを第2のデータ保持部D_HOLD2で保持する期間である。
【0085】
期間t4での半導体記憶装置100_1のトランジスタの導通状態を表す図を図5(B)に示す。
【0086】
期間t4では、第1のゲート制御信号GaをL信号にすることで第1のトランジスタ111を非導通状態にする。そして第1のデータ保持部D_HOLD1の電位はH信号のままとする。また第2のゲート制御信号GbをH信号からL信号に切り替えることで第2のトランジスタ112を導通状態から非導通状態にする。そして第2のデータ保持部D_HOLD2の電位はH信号のままとする。また第1のゲート制御信号GaをL信号にすることで第3のトランジスタ113を非導通状態にする。そして出力信号OUTの電位はL信号とする。
【0087】
期間t4で、第1のデータ保持部D_HOLD1がH信号のとき、第1のデータ反転信号INV_OUT1はL信号となる。また第2のデータ保持部D_HOLD2がH信号のとき、第2のデータ反転信号INV_OUT2はL信号となる。また第2のデータ反転信号INV_OUT2の論理が反転した信号であるパルス信号Q1は、H信号となる。
【0088】
期間t4では、第1の容量素子制御信号CaをL信号とし、第1のNOR回路123には、共にL信号が入力される。その結果、第1のNOR出力信号NOR_OUT1はH信号となる。また期間t4では、第2の容量素子制御信号CbをH信号とし、第2のNOR回路124には、H信号とL信号が入力される。その結果、第2のNOR出力信号NOR_OUT2はL信号となる。
【0089】
次いで図3の期間t5の動作について説明する。期間t5は、第1のデータ保持部D_HOLD1のH信号を第1の容量素子114を介した容量結合を利用してL信号に下降させる期間である。
【0090】
期間t5での半導体記憶装置100_1のトランジスタの導通状態を表す図を図6(A)に示す。
【0091】
期間t5では、第1のゲート制御信号GaをL信号、第2のゲート制御信号GbをL信号にすることで第1のトランジスタ111及び第2のトランジスタ112を非導通状態にし、第1のデータ保持部D_HOLD1を電気的に浮遊状態にする。このとき、浮遊状態の第1のデータ保持部D_HOLD1に接続された第1の容量素子114の第2の電極の電位を下降させ、第1の容量素子114を介した容量結合を利用して第1のデータ保持部D_HOLD1の電位をL信号に下降させる。
【0092】
また期間t5では、第1のゲート制御信号GaをL信号、第2のゲート制御信号GbをL信号にすることで第2のトランジスタ112及び第3のトランジスタ113を非導通状態にし、第2のデータ保持部D_HOLD2を電気的に浮遊状態にする。このとき、浮遊状態の第2のデータ保持部D_HOLD2に接続された第2の容量素子115の第2の電極の電位を上昇させ、第2の容量素子115を介した容量結合を利用して第2のデータ保持部D_HOLD2の電位をH’信号に上昇させる。
【0093】
また期間t5では、第1のゲート制御信号GaをL信号にすることで第3のトランジスタ113を非導通状態にする。そして出力信号OUTの電位はL信号とする。
【0094】
期間t5で、第1のデータ保持部D_HOLD1がL信号のとき、第1のデータ反転信号INV_OUT1はH信号となる。また第2のデータ保持部D_HOLD2がH信号からH’信号に切り替わるとき、第2のデータ反転信号INV_OUT2はL信号になる。また第2のデータ反転信号INV_OUT2の論理が反転した信号であるパルス信号Q1は、H信号になる。
【0095】
期間t5では、第1の容量素子制御信号CaをH信号とし、第1のNOR回路123には、共にH信号が入力される。その結果、第1のNOR出力信号NOR_OUT1は期間t4でのH信号からL信号に切り替わる。そのため上述したように、電気的に浮遊状態の第1のデータ保持部D_HOLD1の電位が、第1の容量素子114を介した容量結合により、L信号に下降する。また期間t5では第2の容量素子制御信号CbをH信号からL信号に切り替える。その結果、第2のNOR回路124ではL信号とH信号が入力される状態から、共にL信号が入力される状態に切り替わる。そのため上述したように、電気的に浮遊状態の第2のデータ保持部D_HOLD2の電位が、第2の容量素子115を介した容量結合により、H’信号に上昇する。
【0096】
次いで図3の期間t6の動作について説明する。期間t6は、第2のデータ保持部D_HOLD2のH信号のデータを出力信号OUTより出力させる期間である。
【0097】
期間t6での半導体記憶装置100_1のトランジスタの導通状態、及び電流の流れを点線矢印で可視化した図を図6(B)に示す。
【0098】
期間t6では、第1のゲート制御信号GaをH信号とすることで第1のトランジスタ111を導通状態にする。そしてデータ信号線からL信号を第1のデータ保持部D_HOLD1に取り込む。また第2のゲート制御信号GbをL信号にすることで第2のトランジスタ112を非導通状態にするとともに、第1のゲート制御信号GaをH信号とすることで第3のトランジスタ113を導通状態にする。このとき、第2のデータ保持部D_HOLD2の電荷が出力信号OUT側に移動して、第2のデータ保持部D_HOLD2の電位ではH’信号からH信号になり、出力信号OUTの電位ではH信号になる。
【0099】
期間t6で、第1のデータ保持部D_HOLD1がL信号のとき、第1のデータ反転信号INV_OUT1はH信号となる。また第2のデータ保持部D_HOLD2がH’信号からH信号に切り替わるとき、第2のデータ反転信号INV_OUT2はL信号になる。また第2のデータ反転信号INV_OUT2の論理が反転した信号であるパルス信号Q1は、H信号になる。
【0100】
期間t6では、第1の容量素子制御信号CaをH信号とし、第1のNOR回路123には、共にH信号が入力される。その結果、第1のNOR出力信号NOR_OUT1はL信号になる。また期間t6では第2の容量素子制御信号CbをL信号にする。その結果、第2のNOR回路124では共にL信号が入力される状態となる。その結果、第2のNOR出力信号NOR_OUT2はH信号になる。
【0101】
以上が、半導体記憶装置100_1がパルス信号を出力する際の動作の説明である。
【0102】
本発明の一態様は、不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成することができる。そして半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータ信号を保持する構成とすることができる。その結果、データ保持部に保持される電位は、電荷をリークすることなくデータ信号の出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路、で制御することができ、パルス信号の出力を可能とすることができる。
【0103】
なお図2に示した半導体記憶装置100_1は、図3とは異なる動作とすることも可能である。例えば図7に示すタイミングチャート図のようにして動作させることも可能である。図7に示すように、第1のゲート制御信号Ga、第2のゲート制御信号Gb、第1の容量素子制御信号Ca及び第2の容量素子制御信号Cbのトグル動作を図3と異なるようにしても、パルス信号Qを得ることができる。
【0104】
次いで本実施の形態における半導体記憶装置を動作させる際に、電源電圧の供給の停止及び再開を行う際の動作について図8乃至図10を用いて説明する。具体的には図1(A)でのN段の半導体記憶装置を、図8(A)に示すような3段のカスケード接続とした半導体記憶装置400_1乃至400_3による構成として説明する。なお図8(A)に示す構成では、高電源電位VDDを供給する配線に、高電源電位VDD及び低電源電位VSSに接続されたインバータ回路401を設け、各半導体記憶装置400_1乃至400_3には、インバータ回路401を介して、高電源電位VDDと低電源電位VSSとを選択信号SigAにより切り替えて印加する構成とすればよい。
【0105】
また電源電圧の供給の停止及び再開を行う際の動作について説明する図10のタイミングチャート図では、半導体記憶装置400_1における第1のデータ保持部D_HOLD1の電位を図8(B)に示すようにD_HOLD1として示す。また半導体記憶装置400_1における第2のデータ保持部D_HOLD2の電位を図8(B)に示すようにD_HOLD2として示す。また半導体記憶装置400_2における第1のデータ保持部D_HOLD1の電位を図9(A)に示すようにD_HOLD3として示す。また半導体記憶装置400_2における第2のデータ保持部D_HOLD2の電位を図9(A)に示すようにD_HOLD4として示す。また半導体記憶装置400_3における第1のデータ保持部D_HOLD1の電位を図9(B)に示すようにD_HOLD5として示す。また半導体記憶装置400_3における第2のデータ保持部D_HOLD2の電位を図9(B)に示すようにD_HOLD6として示す。
【0106】
次いで電源電圧の供給を停止する際の動作及び電源電圧の供給停止時の動作について図10のタイミングチャート図を用いて説明する。図10では電源電圧が供給され各半導体記憶装置がパルス信号を出力する期間をT_ONとし、電源電圧の供給を停止する期間をT_OFFとし、電源電圧の供給を再開して再度パルス信号を出力する期間T_ONとなるまでの期間をT_setとに分けて説明する。
【0107】
図10に示す期間T_ONについては、図3で説明した動作と同様であり、ここでは説明を省略する。
【0108】
次いで図10に示す期間T_OFFでの動作について説明する。
【0109】
期間T_OFFでは、まず第1のゲート制御信号Ga、第2のゲート制御信号GbをL信号に固定する。すると、D_HOLD1乃至D_HOLD6の電位は保持される。次いで、電源電圧VDDの供給を停止するため、高電源電位を供給する配線の電位を低電源電位VSSにする。そして第1の容量素子制御信号Ca及び第2の容量素子制御信号Cbの出力を不定状態にする。
【0110】
以上の動作により期間T_OFFでの電源電圧の供給の停止を誤動作なく行うことができる。なお電源電圧の供給を停止している期間中、第1のゲート制御信号Ga、第2のゲート制御信号GbをL信号に固定し続けておくことが好ましい。
【0111】
なお図10での説明において、ハッチングを付した’X’の期間は、H信号またはL信号の電源電位に基づく信号の供給は行わない不定状態の期間である。
【0112】
次いで図10に示す期間T_SETでの動作について説明する。
【0113】
期間T_SETでは、まず第1の容量素子制御信号Ca及び第2の容量素子制御信号CbをH信号に固定する。すると、D_HOLD1乃至D_HOLD6の電位はH信号またはL信号に保持される。次いで、電源電圧VDDの供給を再開するため、高電源電位を供給する配線の電位を高電源電位VDDにする。そして第1のゲート制御信号Ga、第2のゲート制御信号Gb、第1の容量素子制御信号Ca及び第2の容量素子制御信号Cbのトグル動作を開始し、図3で説明した動作と同様の動作の期間T_ONに戻る。
【0114】
以上が、半導体記憶装置100_1が電源電圧の供給の停止及び再開を行う際の動作の説明である。本発明の一態様は、電源電圧の供給を停止してもデータ信号の保持をすることができるため、電源電圧の供給が再開した際、電源電圧の供給の停止前のパルス信号の出力を継続して行うことができる。
【0115】
以上説明したように、本発明の一態様は、不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成することができる。そして半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータ信号を保持する構成とすることができる。その結果、データ保持部に保持される電位は、電荷をリークすることなくデータ信号の出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路、で制御することができ、パルス信号の出力を可能とすることができる。加えて本発明の一態様は、電源電圧の供給を停止してもデータの保持をすることができるため、電源電圧の供給が再開した際、電源電圧の供給の停止前のパルス信号の出力を継続して行うことができる。
【0116】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【0117】
(実施の形態2)
本実施の形態では、上記実施の形態1で説明した半導体記憶装置の変形例について説明する。
【0118】
半導体記憶装置の変形例として、第1のデータ保持部D_HOLD1及び第2のデータ保持部D_HOLD2の電位を初期化するためのリセット回路を設ける構成が挙げられる。具体的な回路構成について図11(A)に示す。図11(A)は、図1(A)で説明した回路図における、各半導体記憶装置100_1乃至100_Nにリセット信号RESを供給する配線からリセット信号が供給される半導体記憶装置130_1乃至130_Nを図示したものである。
【0119】
具体的な半導体記憶装置130_1の回路構成の一例について図11(B)に示す。図11(B)に示す回路図は、図1(B)で示した回路構成に加えて、第1のリセットトランジスタ125及び第2のリセットトランジスタ126を有する構成である。
【0120】
第1のリセットトランジスタ125の第1端子は、第1のデータ保持部D_HOLD1に接続されている。第1のリセットトランジスタ125の第2端子は、低電源電位VSSが供給される配線に接続されている。第2のリセットトランジスタ126の第1端子は、第2のデータ保持部D_HOLD2に接続されている。第2のリセットトランジスタ126の第2端子は、低電源電位VSSが供給される配線に接続されている。第1のリセットトランジスタ125のゲート及び第2のリセットトランジスタ126のゲートは、リセット信号RESを供給する配線に接続される。
【0121】
なお第1のリセットトランジスタ125及び第2のリセットトランジスタ126の非導通状態におけるオフ電流を極力低減するための構成として、第1のトランジスタ乃至第3のトランジスタと同様に、酸化物半導体層にチャネルが形成されるトランジスタを用いる。なお図面において、第1のリセットトランジスタ125及び第2のリセットトランジスタ126は酸化物半導体層にチャネルが形成されるトランジスタであることを示すために、OSの符号を付している。
【0122】
なおリセット信号RESは、第1のデータ保持部D_HOLD1及び第2のデータ保持部D_HOLD2の電位をL信号とする初期化の動作時以外、非導通状態として動作させる。第1のリセットトランジスタ125及び第2のリセットトランジスタ126は、酸化物半導体層にチャネルが形成されるトランジスタとすることで、第1のデータ保持部D_HOLD1及び第2のデータ保持部D_HOLD2からの電荷のリークをなくすことができる。
【0123】
また半導体記憶装置の別の変形例として、第1のトランジスタのゲート、第2のトランジスタのゲート及び第3のトランジスタのゲートに論理回路を設け、図1(B)で示した回路構成と同様の動作を行う回路構成について示す。
【0124】
具体的な半導体記憶装置140_1の回路構成について図12に示す。図12では第1のトランジスタ111のゲートに、第1のゲート制御信号Gaが入力されるゲート制御用インバータ回路141を設けている。また図12では第2のトランジスタ112のゲートに、第2のゲート制御信号Gbと第1のデータ電位保持出力回路116の出力信号とが入力される第1のゲート制御用否定論理積回路142を設けている。また図12では第3のトランジスタ113のゲートに、第1のゲート制御信号Gaと第2のデータ電位保持出力回路117の出力信号とが入力される第2のゲート制御用否定論理積回路143を設けている。また図12では、第1の容量素子制御信号Caを第1の容量素子114の第2の電極に接続し、第2の容量素子制御信号Cbを第2の容量素子115の第2の電極に接続する構成としている。
【0125】
図12の構成において、データD、第1のゲート制御信号Ga、第2のゲート制御信号Gb、第1の容量素子制御信号Ca及び第2の容量素子制御信号Cbを図3と同じトグル動作で動作させることで、図3で説明した動作と同様のパルス信号Qを得ることができる。
【0126】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【0127】
(実施の形態3)
本実施の形態では、実施の形態1で示した半導体記憶装置を用いた信号処理装置の構成について説明する。
【0128】
図13に、本発明の一態様に係る信号処理装置の一例を示す。信号処理装置は、一または複数の演算装置と、一または複数の半導体記憶装置とを少なくとも有する。具体的に、図13に示す信号処理装置150は、演算装置151、演算装置152、半導体記憶装置153、半導体記憶装置154、半導体記憶装置155、制御装置156、電源制御回路157を有する。
【0129】
演算装置151、演算装置152は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、更には各種演算装置などを含む。そして、半導体記憶装置153は、演算装置151における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。半導体記憶装置154は、演算装置152における演算処理の際に、データ信号を一時的に保持するレジスタとして機能する。
【0130】
また、半導体記憶装置155はメインメモリとして用いることができ、制御装置156が実行するプログラムをデータ信号として記憶する、或いは演算装置151、演算装置152からのデータ信号を記憶することができる。
【0131】
制御装置156は、信号処理装置150が有する演算装置151、演算装置152、半導体記憶装置153、半導体記憶装置154、半導体記憶装置155の動作を統括的に制御する回路である。なお、図13では、制御装置156が信号処理装置150の一部である構成を示しているが、制御装置156は信号処理装置150の外部に設けられていても良い。
【0132】
実施の形態1で示した半導体記憶装置を半導体記憶装置153、半導体記憶装置154、半導体記憶装置155に用いることで、半導体記憶装置153、半導体記憶装置154、半導体記憶装置155への電源電圧の供給を停止しても、制御する信号数を増加させることなく、データ信号を保持することができる。よって、信号処理装置150全体への電源電圧の供給を停止し、消費電力を抑えることができる。或いは、半導体記憶装置153、半導体記憶装置154、または半導体記憶装置155のいずれか一つまたは複数への電源電圧の供給を停止し、信号処理装置150の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に再開することができる。
【0133】
また、半導体記憶装置への電源電圧の供給が停止されるのに合わせて、当該半導体記憶装置とデータ信号のやり取りを行う演算装置または制御回路への、電源電圧の供給を停止するようにしても良い。例えば、演算装置151と半導体記憶装置153において、動作が行われない場合、演算装置151及び半導体記憶装置153への電源電圧の供給を停止するようにしても良い。
【0134】
また、電源制御回路157は、信号処理装置150が有する演算装置151、演算装置152、半導体記憶装置153、半導体記憶装置154、半導体記憶装置155、制御装置156へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給の停止は、電源制御回路157で行われる構成でも良いし、演算装置151、演算装置152、半導体記憶装置153、半導体記憶装置154、半導体記憶装置155、制御装置156のそれぞれで行われる構成でも良い。
【0135】
なお、メインメモリである半導体記憶装置155と、演算装置151、演算装置152、制御装置156の間に、キャッシュメモリとして機能する半導体記憶装置を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する半導体記憶装置にも、上述した半導体記憶装置を用いることで、制御する信号数を増加させることなく、信号処理装置150の消費電力を抑えることができる。
【0136】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0137】
(実施の形態4)
本実施の形態では、本発明の一態様に係る信号処理装置の一つである、CPUの構成について説明する。
【0138】
図14に、本実施の形態のCPUの構成を示す。図14に示すCPUは、基板9900上に、ALU9901、ALU・Controller9902、Instruction・Decoder9903、Interrupt・Controller9904、Timing・Controller9905、Register9906、Register・Controller9907、Bus・I/F9908、書き換え可能なROM9909、ROM・I/F9920と、を主に有している。なお、ALUはArithmetic logic unitであり、Bus・I/Fはバスインターフェースであり、ROM・I/FはROMインターフェースである。ROM9909及びROM・I/F9920は、別チップに設けても良い。勿論、図14に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。
【0139】
Bus・I/F9908を介してCPUに入力された命令は、Instruction・Decoder9903に入力され、デコードされた後、ALU・Controller9902、Interrupt・Controller9904、Register・Controller9907、Timing・Controller9905に入力される。
【0140】
ALU・Controller9902、Interrupt・Controller9904、Register・Controller9907、Timing・Controller9905は、デコードされた命令に基づき、各種制御を行なう。具体的にALU・Controller9902は、ALU9901の動作を制御するための信号を生成する。また、Interrupt・Controller9904は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Register・Controller9907は、Register9906のアドレスを生成し、CPUの状態に応じてRegister9906の読み出しや書き込みを行なう。
【0141】
またTiming・Controller9905は、ALU9901、ALU・Controller9902、Instruction・Decoder9903、Interrupt・Controller9904、Register・Controller9907の動作のタイミングを制御する信号を生成する。例えばTiming・Controller9905は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に入力する。
【0142】
本実施の形態のCPUでは、Register9906に、上記実施の形態で示した構成を有する半導体記憶装置が設けられている。Register・Controller9907は、ALU9901からの指示に従い、Register9906が有する半導体記憶装置において、データの退避及び復帰の必要がなく、電源電圧の供給を停止することができる。
【0143】
この様にして、一時的にCPUの動作を停止し、電源電圧の供給を停止した場合においてもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、CPUを停止することができ、それにより消費電力を低減することができる。
【0144】
本実施の形態では、CPUを例に挙げて説明したが、本発明の信号処理装置はCPUに限定されず、マイクロプロセッサ、画像処理回路、DSP、FPGA等のLSIにも応用可能である。
【0145】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【0146】
(実施の形態5)
図2に示した半導体記憶装置において、チャネルがシリコンに形成される場合における第1のインバータ回路を構成するトランジスタ(以下、トランジスタ191)と、チャネルが酸化物半導体層に形成される第1のトランジスタ111と、第1の容量素子114とを例に挙げて、半導体記憶装置100の作製方法について説明する。
【0147】
図15(A)に示すように、基板700上に絶縁膜701と、単結晶の半導体基板から分離された半導体膜702と、を形成する。
【0148】
基板700として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が730℃以上のものを用いると良い。
【0149】
また、本実施の形態では、半導体膜702が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ191の作製方法について説明する。なお、具体的な単結晶の半導体膜702の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜701が形成された基板700とを、間に当該絶縁膜701が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板700とを重ね合わせた後、ボンド基板と基板700の一部に、1N/cm以上500N/cm以下、好ましくは11N/cm以上20N/cm以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜701とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板700の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜702を形成することができる。
【0150】
半導体膜702には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのp型の導電性を付与する不純物元素、若しくはリン、砒素などのn型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜702に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング前の半導体膜に対して、またはパターニングにより形成された半導体膜702に対しても行っても良い。
【0151】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜701上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、950℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
【0152】
次に、図15(B)に示すように、半導体膜702上にゲート絶縁膜703を形成した後、ゲート絶縁膜703上にマスク705を形成し、導電性を付与する不純物元素を半導体膜702の一部に添加することで、不純物領域704を形成する。
【0153】
ゲート絶縁膜703は、高密度プラズマ処理、熱処理などを行うことにより半導体膜702の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカルを含む場合もある)によって、半導体膜の表面を酸化または窒化することにより、1〜20nm、望ましくは5〜10nmの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素(NO)をArで1〜3倍(流量比)に希釈して、10〜30Paの圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印加して半導体膜702の表面を酸化若しくは窒化させる。この処理により1nm〜10nm(好ましくは2nm〜6nm)の絶縁膜を形成する。更に亜酸化窒素(NO)とシラン(SiH)を導入し、10〜30Paの圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
【0154】
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜703と半導体膜702との界面の界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜702を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【0155】
また、プラズマCVD法またはスパッタ法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタル、酸化イットリウム、ハフニウムシリケート(HfSi(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSi(x>0、y>0))、窒素が添加されたハフニウムアルミネート(HfAl(x>0、y>0))等を含む膜を、単層で、または積層させることで、ゲート絶縁膜703を形成しても良い。
【0156】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【0157】
ゲート絶縁膜703の厚さは、例えば、1nm以上100nm以下、好ましくは10nm以上50nm以下とすることができる。本実施の形態では、プラズマCVD法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜703として用いる。
【0158】
次いで、マスク705を除去した後、図15(C)に示すように、ゲート絶縁膜703の一部を除去して、不純物領域704と重畳する領域にエッチング等により開口部706を形成した後、ゲート電極707及び導電膜708を形成する。
【0159】
ゲート電極707及び導電膜708は、開口部706を覆うように導電膜を形成した後、該導電膜を所定の形状に加工(パターニング)することで、形成することができる。導電膜708は、開口部706において不純物領域704と接している。上記導電膜の形成にはCVD法、スパッタ法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【0160】
なお、本実施の形態ではゲート電極707及び導電膜708を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極707及び導電膜708は積層された複数の導電膜で形成されていても良い。
【0161】
2つの導電膜の組み合わせとして、1層目に窒化タンタルまたはタンタルを、2層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電膜の組み合わせとして、例えば、n型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、n型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【0162】
3つの導電膜を積層する3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【0163】
また、ゲート電極707及び導電膜708に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【0164】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極707及び導電膜708を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【0165】
また、ゲート電極707及び導電膜708は、導電膜を形成後、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング条件(コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等)を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素若しくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄若しくは弗化窒素などのフッ素系ガスまたは酸素を適宜用いることができる。
【0166】
次に、図15(D)に示すように、ゲート電極707及び導電膜708をマスクとして一導電性を付与する不純物元素を半導体膜702に添加することで、ゲート電極707と重なるチャネル形成領域710と、チャネル形成領域710を間に挟む一対の不純物領域709と、不純物領域704の一部に更に不純物元素が添加された不純物領域711とが、半導体膜702に形成される。
【0167】
本実施の形態では、半導体膜702にp型を付与する不純物元素(例えばボロン)を添加する場合を例に挙げる。
【0168】
次いで、図16(A)に示すように、ゲート絶縁膜703、ゲート電極707、導電膜708を覆うように、絶縁膜712、絶縁膜713を形成する。具体的に、絶縁膜712、絶縁膜713は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜712、絶縁膜713に誘電率の低い(low−k)材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜712、絶縁膜713に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【0169】
本実施の形態では、絶縁膜712として酸化窒化珪素、絶縁膜713として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極707及び導電膜708上に絶縁膜712、絶縁膜713を形成している場合を例示しているが、本発明はゲート電極707及び導電膜708上に絶縁膜を1層だけ形成していても良いし、3層以上の複数の絶縁膜を積層するように形成していても良い。
【0170】
次いで、図16(B)に示すように、絶縁膜712及び絶縁膜713にCMP(化学的機械研磨)処理やエッチング処理を行うことにより、ゲート電極707及び導電膜708の表面を露出させる。なお、後に形成される第1のトランジスタ111の特性を向上させるために、絶縁膜712、絶縁膜713の表面は可能な限り平坦にしておくことが好ましい。
【0171】
以上の工程により、トランジスタ191を形成することができる。
【0172】
次いで、第1のトランジスタ111の作製方法について説明する。まず、図16(C)に示すように、絶縁膜712または絶縁膜713上に酸化物半導体層716を形成する。
【0173】
酸化物半導体層716は、絶縁膜712及び絶縁膜713上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、2nm以上200nm以下、好ましくは3nm以上50nm以下、更に好ましくは3nm以上20nm以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス(例えばアルゴン)雰囲気下、酸素雰囲気下、または希ガス(例えばアルゴン)及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【0174】
スパッタ法を用いて酸化物半導体層716を作製する場合には、成膜処理室内に存在する水、水素を極力低減しておく。具体的には、成膜前に成膜処理室内を加熱する、成膜処理室内に導入されるガス中の水及び/又は水素濃度を低減する、及び成膜処理室から排気されるガスの逆流を防止するなどを行うことが好適である。
【0175】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜712及び絶縁膜713の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【0176】
酸化物半導体膜には、上述したような、四元系金属酸化物であるIn−Sn−Ga−Zn系酸化物半導体や、三元系金属酸化物であるIn−Ga−Zn系酸化物半導体、In−Sn−Zn系酸化物半導体、In−Al−Zn系酸化物半導体、Sn−Ga−Zn系酸化物半導体、Al−Ga−Zn系酸化物半導体、Sn−Al−Zn系酸化物半導体、Hf−In−Zn系酸化物半導体や、二元系金属酸化物であるIn−Zn系酸化物半導体、Sn−Zn系酸化物半導体、Al−Zn系酸化物半導体、Zn−Mg系酸化物半導体、Sn−Mg系酸化物半導体、In−Mg系酸化物半導体、In−Ga系酸化物半導体や、一元系金属酸化物であるIn系酸化物半導体、Sn系酸化物半導体、Zn系酸化物半導体などを用いることができる。
【0177】
なお酸化物半導体膜として特にIn−Sn−Zn系酸化物半導体を用いる場合、トランジスタの移動度が高くすることができる。またIn−Sn−Zn系酸化物半導体を用いる場合、トランジスタのしきい値電圧を安定して制御することが可能である。なおIn−Sn−Zn系酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数比で、In:Sn:Zn=1:2:2、In:Sn:Zn=2:1:3、In:Sn :Zn=1:1:1などとすればよい。
【0178】
本実施の形態では、In(インジウム)、Ga(ガリウム)、及びZn(亜鉛)を含むターゲットを用いたスパッタ法により得られる膜厚30nmのIn−Ga−Zn系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がIn:Ga:Zn=1:1:0.5、In:Ga:Zn=1:1:1、またはIn:Ga:Zn=1:1:2であるターゲットを用いることができる。また、In、Ga、及びZnを含むターゲットの充填率は90%以上100%以下、好ましくは95%以上100%未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【0179】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を100℃以上600℃以下、好ましくは200℃以上400℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水(HO)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【0180】
成膜条件の一例としては、基板とターゲットの間との距離を100mm、圧力0.6Pa、直流(DC)電源電力0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用される。なお、パルス直流(DC)電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【0181】
また、スパッタリング装置の処理室のリークレートを1×10−10Pa・m/秒以下とすることで、スパッタ法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【0182】
また、ターゲットの純度を、99.99%以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【0183】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜712及び絶縁膜713までが形成された基板700を予備加熱し、基板700に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100℃以上400℃以下、好ましくは150℃以上300℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜721の成膜前に、導電膜719、導電膜720まで形成した基板700にも同様に行ってもよい。
【0184】
なお、酸化物半導体層716を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl)、三塩化硼素(BCl)、四塩化珪素(SiCl)、四塩化炭素(CCl)など)が好ましい。また、フッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF)、六弗化硫黄(SF)、三弗化窒素(NF)、トリフルオロメタン(CHF)など)、臭化水素(HBr)、酸素(O)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを添加したガス、などを用いることができる。
【0185】
ドライエッチング法としては、平行平板型RIE(Reactive Ion Etching)法や、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等)を適宜調節する。
【0186】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ITO−07N(関東化学社製)を用いる。
【0187】
酸化物半導体層716を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【0188】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層716及び絶縁膜712及び絶縁膜713の表面に付着しているレジスト残渣などを除去することが好ましい。
【0189】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素(水酸基を含む)が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減(脱水化または脱水素化)するために、酸化物半導体層716に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)雰囲気下で加熱処理を施す。
【0190】
酸化物半導体層716に加熱処理を施すことで、酸化物半導体層716中の水分または水素を脱離させることができる。具体的には、250℃以上750℃以下、好ましくは400℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、500℃、3分間以上6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【0191】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【0192】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置等のRTA(Rapid Thermal Anneal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置である。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【0193】
加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
【0194】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている(神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、2009年9月号、Vol.44、pp.621−633.)。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。したがって、酸化物半導体層中の水素濃度が1×1018atoms/cm以下、より好ましくは1×1017atoms/cm以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016atoms/cm以下、好ましくは1×1016atoms/cm以下、更に好ましくは1×1015atoms/cm以下とするとよい。同様に、Li濃度の測定値は、5×1015atoms/cm以下、好ましくは1×1015atoms/cm以下とするとよい。同様に、K濃度の測定値は、5×1015atoms/cm以下、好ましくは1×1015atoms/cm以下とするとよい。
【0195】
以上の工程により、酸化物半導体層716中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
【0196】
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)層とする。
【0197】
CAAC−OS層は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS層は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS層に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS層には粒界(グレインバウンダリーともいう。)は確認できない。そのため、CAAC−OS層は、粒界に起因する電子移動度の低下が抑制される。
【0198】
CAAC−OS層に含まれる結晶部は、c軸がCAAC−OS層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれることとする。
【0199】
なお、CAAC−OS層において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS層の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS層へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【0200】
CAAC−OS層に含まれる結晶部のc軸は、CAAC−OS層の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS層の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC−OS層が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【0201】
CAAC−OS層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【0202】
CAAC−OS層は、スパッタ法によっても作製することができる。スパッタ法によってCAAC−OS層を得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり(例えば、150mm〜200mm程度)、基板加熱温度を100℃〜500℃、好適には200℃〜400℃、更に好適には250℃〜300℃にすると好ましい。
【0203】
また、CAAC−OS層をスパッタ法を用いて成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ法を行う場合には、酸素ガス比を30%以上とすることが好ましく、40%以上とすることがより好ましい。雰囲気中からの酸素の補充によって、CAAC−OS層の結晶化が促進されるからである。
【0204】
また、スパッタ法を用いてCAAC−OS層で構成された酸化物半導体膜を成膜する場合には、CAAC−OS層が成膜される基板を150℃以上に加熱しておくことが好ましく、170℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、CAAC−OS層の結晶化が促進されるからである。
【0205】
ここで、CAAC−OSについて図19乃至図21を用いて詳細に説明する。なお、特に断りがない限り、図19乃至図21は上方向をc軸方向とし、c軸方向と直交する面をab面とする。なお、単に上半分、下半分という場合、ab面を境にした場合の上半分、下半分をいう。また、図19において、丸で囲まれたOは4配位のOを示し、二重丸で囲まれたOは3配位のOを示す。
【0206】
図19(A)に、1個の6配位のInと、Inに近接の6個の4配位の酸素原子(以下4配位のO)と、を有する構造を示す。Inが1個に対して、近接の酸素原子のみ示した構造を、ここではサブユニットと呼ぶ。図19(A)の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図19(A)の上半分および下半分にはそれぞれ3個ずつ4配位のOがある。図19(A)に示すサブユニットは電荷が0である。
【0207】
図19(B)に、1個の5配位のGaと、Gaに近接の3個の3配位の酸素原子(以下3配位のO)と、Gaに近接の2個の4配位のOと、を有する構造を示す。3配位のOは、いずれもab面に存在する。図19(B)の上半分および下半分にはそれぞれ1個ずつ4配位のOがある。また、Inも5配位をとるため、図19(B)に示す構造をとりうる。図19(B)に示すサブユニットは電荷が0である。
【0208】
図19(C)に、1個の4配位のZnと、Znに近接の4個の4配位のOとによる構造を示す。図19(C)の上半分には1個の4配位のOがあり、下半分には3個の4配位のOがある。または、図19(C)の上半分に3個の4配位のOがあり、下半分に1個の4配位のOがあってもよい。図19(C)に示すサブユニットは電荷が0である。
【0209】
図19(D)に、1個の6配位のSnと、Snに近接の6個の4配位のOと、を有する構造を示す。図19(D)の上半分には3個の4配位のOがあり、下半分には3個の4配位のOがある。図19(D)に示すサブユニットは電荷が+1となる。
【0210】
図19(E)に、2個のZnを含むサブユニットを示す。図19(E)の上半分には1個の4配位のOがあり、下半分には1個の4配位のOがある。図19(E)に示すサブユニットは電荷が−1となる。
【0211】
ここでは、サブユニットのいくつかの集合体を1グループと呼び、複数のグループからなる1周期分を1ユニットと呼ぶ。
【0212】
ここで、これらのサブユニット同士結合する規則について説明する。図19(A)に示す6配位のInの上半分の3個のOは、下方向にそれぞれ3個の近接Inを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Inを有する。図19(B)に示す5配位のGaの上半分の1個のOは、下方向に1個の近接Gaを有し、下半分の1個のOは、上方向に1個の近接Gaを有する。図19(C)に示す4配位のZnの上半分の1個のOは、下方向に1個の近接Znを有し、下半分の3個のOは、上方向にそれぞれ3個の近接Znを有する。この様に、金属原子の上方向の4配位のOの数と、そのOの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の4配位のOの数と、そのOの上方向にある近接金属原子の数は等しい。Oは4配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は4になる。従って、金属原子の上方向にある4配位のOの数と、別の金属原子の下方向にある4配位のOの数との和が4個のとき、金属原子を有する二種のサブユニット同士は結合することができる。例えば、6配位の金属原子(InまたはSn)が下半分の4配位のOを介して結合する場合、4配位のOが3個であるため、5配位の金属原子(GaまたはIn)または4配位の金属原子(Zn)のいずれかと結合することになる。
【0213】
これらの配位数を有する金属原子は、c軸方向において、4配位のOを介して結合する。また、このほかにも、層構造の合計の電荷が0となるようにサブユニット同士が結合して1グループを構成する。
【0214】
図20(A)に、In−Sn−Zn系酸化物の層構造を構成する1グループのモデル図を示す。図20(B)に、3つのグループで構成されるユニットを示す。なお、図20(C)は、図20(B)の層構造をc軸方向から観察した場合の原子配列を示す。
【0215】
図20(A)においては、簡単のため、3配位のOは省略し、4配位のOは個数のみ示し、例えば、Sn原子の上半分および下半分にはそれぞれ3個ずつ4配位のOがあることを丸枠の3として示している。同様に、図20(A)において、In原子の上半分および下半分にはそれぞれ1個ずつ4配位のOがあり、丸枠の1として示している。また、同様に、図20(A)において、下半分には1個の4配位のOがあり、上半分には3個の4配位のOがあるZn原子と、上半分には1個の4配位のOがあり、下半分には3個の4配位のOがあるZn原子とを示している。
【0216】
図20(A)において、In−Sn−Zn系酸化物の層構造を構成するグループは、上から順に4配位のOが3個ずつ上半分および下半分にあるSn原子が、4配位のOが1個ずつ上半分および下半分にあるIn原子と結合し、そのIn原子が、上半分に3個の4配位のOがあるZn原子と結合し、そのZn原子の下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるIn原子と結合し、そのIn原子が、上半分に1個の4配位のOがあるZn2個からなるサブユニットと結合し、このサブユニットの下半分の1個の4配位のOを介して4配位のOが3個ずつ上半分および下半分にあるSn原子と結合している構成である。このグループを複数結合して1ユニットを構成する。
【0217】
ここで、3配位のOおよび4配位のOの場合、結合1本当たりの電荷はそれぞれ−0.667、−0.5と考えることができる。例えば、In(6配位または5配位)、Zn(4配位)、Sn(5配位または6配位)の電荷は、それぞれ+3、+2、+4である。従って、Snを含むサブユニットは電荷が+1となる。そのため、Snを含む層構造を形成するためには、電荷+1を打ち消す電荷−1が必要となる。電荷−1をとる構造として、図19(E)に示すように、2個のZnを含むサブユニットが挙げられる。例えば、Snを含むサブユニットが1個に対し、2個のZnを含むサブユニットが1個あれば、電荷が打ち消されるため、層構造の合計の電荷を0とすることができる。
【0218】
また、Inは5配位および6配位のいずれもとることができるものとする。具体的には、図20(B)に示したユニットが繰り返されることで、In−Sn−Zn系酸化物の結晶(InSnZn)を得ることができる。なお、得られるIn−Sn−Zn系酸化物の層構造は、InSnZn(ZnO)(mは0または自然数。)とする組成式で表すことができる。
【0219】
また、このほかにも、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物や、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する。)、In−Al−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物や、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物や、In−Ga系の材料などを用いた場合も同様である。
【0220】
例えば、図21(A)に、In−Ga−Zn系酸化物の層構造を構成する1グループのモデル図を示す。
【0221】
図21(A)において、In−Ga−Zn系酸化物の層構造を構成するグループは、上から順に4配位のOが3個ずつ上半分および下半分にあるIn原子が、4配位のOが1個上半分にあるZn原子と結合し、そのZn原子の下半分の3個の4配位のOを介して、4配位のOが1個ずつ上半分および下半分にあるGa原子と結合し、そのGa原子の下半分の1個の4配位のOを介して、4配位のOが3個ずつ上半分および下半分にあるIn原子と結合している構成である。このグループを複数結合してユニットを構成する。
【0222】
図21(B)に3つのグループで構成されるユニットを示す。なお、図21(C)は、図21(B)の層構造をc軸方向から観察した場合の原子配列を示している。
【0223】
ここで、In(6配位または5配位)、Zn(4配位)、Ga(5配位)の電荷は、それぞれ+3、+2、+3であるため、In、ZnおよびGaのいずれかを含むサブユニットは、電荷が0となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に0となる。
【0224】
また、In−Ga−Zn系酸化物の層構造を構成するグループは、図21(A)に示したグループに限定されず、In、Ga、Znの配列が異なるグループを組み合わせたユニットも取りうる。
【0225】
次いで、図17(A)に示すように、ゲート電極707と接し、なおかつ酸化物半導体層716とも接する導電膜719と、導電膜708と接し、なおかつ酸化物半導体層716とも接する導電膜720とを形成する。導電膜719及び導電膜720は、ソース電極またはドレイン電極として機能する。
【0226】
具体的に、導電膜719及び導電膜720は、ゲート電極707及び導電膜708を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工(パターニング)することで、形成することができる。
【0227】
導電膜719及び導電膜720となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側若しくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【0228】
また、導電膜719及び導電膜720となる導電膜は、単層構造でも、2層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する3層構造などが挙げられる。また、Cu−Mg−Al合金、Mo−Ti合金、Ti、Mo、は、酸化膜との密着性が高い。よって、下層にCu−Mg−Al合金、Mo−Ti合金、Ti、或いはMoで構成される導電膜、上層にCuで構成される導電膜を積層し、上記積層された導電膜を導電膜719及び導電膜720に用いることで、酸化膜である絶縁膜と、導電膜719及び導電膜720との密着性を高めることができる。
【0229】
また、導電膜719及び導電膜720となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【0230】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【0231】
なお、導電膜のエッチングの際に、酸化物半導体層716がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層716の露出した部分が一部エッチングされることで、溝部(凹部)が形成されることもある。
【0232】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液(アンモニア過水)を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、31重量%の過酸化水素水と、28重量%のアンモニア水と水とを、体積比5:2:2で混合したアンモニア過水を用いる。或いは、塩素(Cl)、塩化硼素(BCl)などを含むガスを用いて、導電膜をドライエッチングしても良い。
【0233】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【0234】
また、酸化物半導体層716と、ソース電極またはドレイン電極として機能する導電膜719及び導電膜720との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【0235】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、導電膜719及び導電膜720を形成するためのパターニングとを一括で行うようにしても良い。
【0236】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層716と導電膜719及び導電膜720の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【0237】
次いで、NO、N、またはArなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【0238】
なお、プラズマ処理を行った後、図17(B)に示すように、導電膜719及び導電膜720と、酸化物半導体層716とを覆うように、ゲート絶縁膜721を形成する。そして、ゲート絶縁膜721上において、酸化物半導体層716と重なる位置にゲート電極722を形成し、導電膜719と重なる位置に導電膜723を形成する。
【0239】
ゲート絶縁膜721は、ゲート絶縁膜703と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜721は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜721に水素が含まれると、その水素が酸化物半導体層716へ侵入し、または水素が酸化物半導体層716中の酸素を引き抜き、酸化物半導体層716が低抵抗化(n型化)してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜721はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜721には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層716に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜719及び導電膜720及び酸化物半導体層716と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層716内、ゲート絶縁膜721内、或いは、酸化物半導体層716と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層716に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層716に接するのを防ぐことができる。
【0240】
本実施の形態では、スパッタ法で形成された膜厚200nmの酸化珪素膜上に、スパッタ法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜721を形成する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の形態では100℃とする。
【0241】
なお、ゲート絶縁膜721を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、または希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好ましくは200℃以上400℃以下、例えば250℃以上350℃以下で行う。上記ガスは、水の含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で250℃、1時間の加熱処理を行う。或いは、導電膜719及び導電膜720を形成する前に、水分または水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸素を含むゲート絶縁膜721が設けられた後に、加熱処理が施されることによって、酸化物半導体層716に対して行った先の加熱処理により、酸化物半導体層716に酸素欠損が発生していたとしても、ゲート絶縁膜721から酸化物半導体層716に酸素が供与される。そして、酸化物半導体層716に酸素が供与されることで、酸化物半導体層716において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層716には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層716をi型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜721の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層716をi型に近づけることができる。
【0242】
また、酸素雰囲気下で酸化物半導体層716に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層716中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば100℃以上350℃未満、好ましくは150℃以上250℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、6N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち酸素中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
【0243】
或いは、イオン注入法またはイオンドーピング法などを用いて、酸化物半導体層716に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、2.45GHzのマイクロ波でプラズマ化した酸素を酸化物半導体層716に添加すれば良い。
【0244】
また、ゲート電極722及び導電膜723は、ゲート絶縁膜721上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極722及び導電膜723は、ゲート電極707、或いは導電膜719及び導電膜720と同様の材料を用いて形成することが可能である。
【0245】
ゲート電極722及び導電膜723の膜厚は、10nm〜400nm、好ましくは100nm〜200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工(パターニング)することで、ゲート電極722及び導電膜723を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【0246】
以上の工程により、第1のトランジスタ111が形成される。
【0247】
なお、ゲート絶縁膜721を間に挟んで導電膜719と導電膜723とが重なる部分が、第1の容量素子114に相当する。
【0248】
また、第1のトランジスタ111はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、デュアルゲート構造またはマルチゲート構造のトランジスタも形成することができる。
【0249】
なお、酸化物半導体層716に接する絶縁膜(本実施の形態においては、ゲート絶縁膜721が該当する。)は、第13族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【0250】
第13族元素を含む絶縁材料とは、絶縁材料に一又は複数の第13族元素を含むことを意味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)がアルミニウムの含有量(原子%)以上のものを示す。
【0251】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【0252】
また、酸化物半導体層716に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【0253】
例えば、酸化物半導体層716に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa(X=3+α、0<α<1)とすることができる。
【0254】
また、酸化物半導体層716に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl(X=3+α、0<α<1)とすることができる。
【0255】
また、酸化物半導体層716に接する絶縁膜として酸化ガリウムアルミニウム(酸化アルミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)の組成をGaAl2−X3+α(0<X<2、0<α<1)とすることができる。
【0256】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をi型化またはi型に限りなく近くすることができる。
【0257】
絶縁膜中の過剰な酸素が酸化物半導体層に供給されることで酸素欠陥が低減された酸化物半導体層は、水素濃度が十分に低減されて高純度化され、且つ十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層とすることができる。そのため、キャリア濃度が極めて小さい酸化物半導体層とすることができ、オフ電流が著しく低いトランジスタとすることができる。このようなオフ電流が著しく低いトランジスタを、上記実施の形態の第1のトランジスタに適用することで、非導通状態とした際に、ほぼ絶縁体とみなすことができる。従って第1のトランジスタ乃至第3のトランジスタに用いることで、第1のデータ保持部D_HOLD1及び第2のデータ保持部D_HOLD2に保持された電位の低下を極めて小さいレベルに抑制できる。その結果、電源電圧の供給が停止した場合でも、第1のデータ保持部D_HOLD1及び第2のデータ保持部D_HOLD2の電位の変動を小さくでき、記憶されたデータの消失を防ぐことができる不揮発性記憶装置とすることができる。
【0258】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層716に接する絶縁膜のうち、上層に位置する絶縁膜または下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層716に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層716を挟む構成とすることで、上記効果をより高めることができる。
【0259】
また、酸化物半導体層716の上層または下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がGa(X=3+α、0<α<1)の酸化ガリウムとしても良いし、上層と下層の一方を組成がGa(X=3+α、0<α<1)の酸化ガリウムとし、他方を組成がAl(X=3+α、0<α<1)の酸化アルミニウムとしても良い。
【0260】
また、酸化物半導体層716に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層716の上層に組成がGa(X=3+α、0<α<1)の酸化ガリウムを形成し、その上に組成がGaAl2−X3+α(0<X<2、0<α<1)の酸化ガリウムアルミニウム(酸化アルミニウムガリウム)を形成してもよい。なお、酸化物半導体層716の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層716の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
【0261】
次に、図17(C)に示すように、ゲート絶縁膜721、導電膜723、ゲート電極722を覆うように、絶縁膜724を形成する。絶縁膜724は、PVD法やCVD法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜724には、誘電率の低い材料や、誘電率の低い構造(多孔性の構造など)を用いることが望ましい。絶縁膜724の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜724を単層構造としているが、本発明の一態様はこれに限定されず、2層以上の積層構造としても良い。
【0262】
次に、ゲート絶縁膜721、絶縁膜724に開口部725を形成し、導電膜720の一部を露出させる。その後、絶縁膜724上に、上記開口部725において導電膜720と接する配線726を形成する。
【0263】
配線726は、PVD法や、CVD法を用いて導電膜を形成した後、当該導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【0264】
より具体的には、例えば、絶縁膜724の開口を含む領域にPVD法によりチタン膜を薄く形成し、PVD法によりチタン膜を薄く(5nm程度)形成した後に、開口部725に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD法により形成されるチタン膜は、被形成面の酸化膜(自然酸化膜など)を還元し、下部電極など(ここでは導電膜720)との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【0265】
絶縁膜724に形成する開口部725は、導電膜708と重畳する領域に形成することが望ましい。このような領域に開口部725を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【0266】
ここで、導電膜708を用いずに、不純物領域704と導電膜720との接続と、導電膜720と配線726との接続とを重畳させる場合について説明する。この場合、不純物領域704上に形成された絶縁膜712、絶縁膜713に開口部(下部の開口部と呼ぶ)を形成し、下部の開口部を覆うように導電膜720を形成した後、ゲート絶縁膜721及び絶縁膜724において、下部の開口部と重畳する領域に開口部(上部の開口部と呼ぶ)を形成し、配線726を形成することになる。下部の開口部と重畳する領域に上部の開口部を形成する際に、エッチングにより下部の開口部に形成された導電膜720が断線してしまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないように形成することにより、素子面積が増大するという問題がおこる。
【0267】
本実施の形態に示すように、導電膜708を用いることにより、導電膜720を断線させずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制することができる。つまり、半導体記憶装置の集積度を高めることができる。
【0268】
次に、配線726を覆うように絶縁膜727を形成する。上述した一連の工程により、半導体記憶装置を作製することができる。
【0269】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜719及び導電膜720が、酸化物半導体層716の後に形成されている。よって、図17(B)に示すように、上記作製方法によって得られる第1のトランジスタ111は、導電膜719及び導電膜720が、酸化物半導体層716の上に形成されている。しかし、第1のトランジスタ111は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層716の下、すなわち、酸化物半導体層716と絶縁膜712及び絶縁膜713の間に設けられていても良い。
【0270】
図18に、ソース電極及びドレイン電極として機能する導電膜719及び導電膜720が、酸化物半導体層716と絶縁膜712及び絶縁膜713の間に設けられている場合の、第1のトランジスタ111の断面図を示す。図18に示す第1のトランジスタ111は、絶縁膜713を形成した後に導電膜719及び導電膜720の形成を行い、次いで酸化物半導体層716の形成を行うことで、得ることができる。
【0271】
なお、第1のトランジスタ111は図18に示す形態のものに限定されず、微細化に適したプレーナ型の構造をとることができる。図22にその一例を示す。図22ではIn−Sn−Zn−O膜を酸化物半導体膜に用いたトランジスタについて説明する。
【0272】
図22は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図22(A)にトランジスタの上面図を示す。また、図22(B)に図22(A)の一点鎖線A−Bに対応する断面A−Bを示す。
【0273】
図22(B)に示すトランジスタは、絶縁膜713上に設けられた高抵抗領域702aおよび低抵抗領域702bを有する半導体膜702と、半導体膜702上に設けられたゲート絶縁膜703と、ゲート絶縁膜703を介して半導体膜702と重畳して設けられたゲート電極707と、ゲート電極707の側面と接して設けられた側壁絶縁膜714と、少なくとも低抵抗領域702bと接して設けられた導電膜719、720と、少なくとも半導体膜702、ゲート電極707および導電膜719、720を覆って設けられた絶縁膜724と、絶縁膜724に設けられた開口部を介して導電膜719、720と接続して設けられた配線728と、を有する。
【0274】
なお、図示しないが、絶縁膜724および配線728を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、絶縁膜724の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【0275】
図23は、他のトランジスタの構造を示す上面図および断面図である。図23(A)はトランジスタの上面図である。また、図23(B)は図23(A)の一点鎖線A−Bに対応する断面図である。
【0276】
図23(B)に示すトランジスタは、絶縁膜713上に設けられた半導体膜702と、半導体膜702と接する導電膜719、720と、半導体膜702および導電膜719、720上に設けられたゲート絶縁膜703と、ゲート絶縁膜703を介して半導体膜702と重畳して設けられたゲート電極707と、ゲート絶縁膜703およびゲート電極707を覆って設けられた絶縁膜724と、絶縁膜724に設けられた開口部を介して導電膜719、720と接続する配線728と、絶縁膜724および配線728を覆って設けられた保護膜729と、を有する。
【0277】
絶縁膜713としては酸化シリコン膜を、半導体膜702としてはIn−Sn−Zn−O膜を、導電膜719、720としてはタングステン膜を、ゲート絶縁膜703としては酸化シリコン膜を、ゲート電極707としては窒化タンタル膜とタングステン膜との積層構造を、絶縁膜724としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線728としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜729としてはポリイミド膜を、それぞれ用いている。
【0278】
なお、図23(A)に示す構造のトランジスタにおいて、ゲート電極707と導電膜719、720とが重畳する幅をLovと呼ぶ。同様に、半導体膜702に対する導電膜719、720のはみ出しをdWと呼ぶ。
【0279】
ここで、酸化物半導体でチャネルが形成されるトランジスタの電界効果移動度について考察する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Levinsonモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【0280】
半導体本来の移動度をμ、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁(粒界等)が存在すると仮定すると、以下の式で表現できる。
【0281】
【数2】

【0282】
ここで、Eはポテンシャル障壁の高さであり、kがボルツマン定数、Tは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Levinsonモデルでは、以下の式で表される。
【0283】
【数3】

【0284】
ここで、eは電気素量、Nはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、nは単位面積当たりのチャネルに含まれるキャリア数、Coxは単位面積当たりの容量、Vはゲート電圧、tはチャネルの厚さである。なお、厚さ30nm以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Iは、以下の式となる。
【0285】
【数4】

【0286】
ここで、Lはチャネル長、Wはチャネル幅であり、ここでは、L=W=10μmである。また、Vはドレイン電圧である。上式の両辺をVgで割り、更に両辺の対数を取ると、以下のようになる。
【0287】
【数5】

【0288】
上記(数5)の右辺はVの関数である。この式からわかるように、縦軸をln(Id/Vg)、横軸を1/Vgとする直線の傾きから欠陥密度Nが求められる。すなわち、トランジスタのI―V特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム(In)、スズ(Sn)、亜鉛(Zn)の比率が、In:Sn:Zn=1:1:1のものでは欠陥密度Nは1×1012/cm程度である。
【0289】
このようにして求めた欠陥密度等をもとに(数2)および(数3)よりμ=120cm/Vsが導出される。欠陥のあるIn−Sn−Zn酸化物で測定される移動度は35cm/Vs程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μは120cm/Vsとなると予想できる。
【0290】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からxだけ離れた場所における移動度μは、以下の式で表される。
【0291】
【数6】

【0292】
ここで、Dはゲート方向の電界、B、Gは定数である。BおよびGは、実際の測定結果より求めることができ、上記の測定結果からは、B=4.75×10cm/s、G=10nm(界面散乱が及ぶ深さ)である。Dが増加する(すなわち、ゲート電圧が高くなる)と(数6)の第2項が増加するため、移動度μは低下することがわかる。
【0293】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μを計算した結果を図24に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、2.8電子ボルト、4.7電子ボルト、15、15nmとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【0294】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、5.5電子ボルト、4.6電子ボルト、4.6電子ボルトとした。また、ゲート絶縁膜の厚さは100nm、比誘電率は4.1とした。チャネル長およびチャネル幅はともに10μm、ドレイン電圧Vは0.1Vである。
【0295】
図24で示されるように、ゲート電圧1V強で移動度が100cm/Vs以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること(Atomic Layer Flatness)が望ましい。
【0296】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図25乃至図27に示す。なお、計算に用いたトランジスタの断面構造を図28に示す。図28に示すトランジスタは酸化物半導体層にnの導電型を呈する低抵抗領域702bを有する。低抵抗領域702bの抵抗率は2×10−3Ωcmとする。
【0297】
図28(A)に示すトランジスタは、絶縁膜713と、絶縁膜713に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物715の上に形成される。トランジスタは酸化物半導体でなる低抵抗領域702bと、それらに挟まれ、チャネル形成領域となる高抵抗領域702aと、ゲート電極707を有する。ゲート電極707の幅を33nmとする。
【0298】
ゲート電極707と高抵抗領域702aの間には、ゲート絶縁膜703を有し、また、ゲート電極707の両側面には側壁絶縁膜714を有し、ゲート電極707の上部には、ゲート電極707と他の配線との短絡を防止するための絶縁層717を有する。側壁絶縁膜714の幅は5nmとする。また、低抵抗領域702bに接して、ソース電極及びドレイン電極となる導電膜719、720を有する。なお、このトランジスタにおけるチャネル幅を40nmとする。
【0299】
図28(B)に示すトランジスタは、絶縁膜713と、酸化アルミニウムよりなる埋め込み絶縁物715の上に形成され、酸化物半導体でなる低抵抗領域702bと、それらに挟まれた酸化物半導体でなる高抵抗領域702aと、幅33nmのゲート電極707とゲート絶縁膜703と側壁絶縁膜714と絶縁層717と、ソース電極及びドレイン電極となる導電膜719、720を有する点で図28(A)に示すトランジスタと同じである。
【0300】
図28(A)に示すトランジスタと図28(B)に示すトランジスタの相違点は、側壁絶縁膜714の下の半導体領域の導電型である。図28(A)に示すトランジスタでは、側壁絶縁膜714の下の半導体領域はnの導電型を呈する低抵抗領域702bであるが、図28(B)に示すトランジスタでは、高抵抗領域702aである。すなわち、低抵抗領域702bとゲート電極707がLoffだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Loffをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁膜714の幅と同じである。
【0301】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Sentaurus Deviceを使用した。図25は、図28(A)に示される構造のトランジスタのドレイン電流(Id、実線)および移動度(μ、点線)のゲート電圧(Vg、ゲートとソースの電位差)依存性を示す。ドレイン電流Idは、ドレイン電圧(ドレインとソースの電位差)を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。
【0302】
図25(A)はゲート絶縁膜の厚さを15nmとしたものであり、図25(B)は10nmとしたものであり、図25(C)は5nmとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Id(オフ電流)が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Id(オン電流)には目立った変化が無い。
【0303】
図26は、図28(B)に示される構造のトランジスタで、オフセット長Loffを5nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧Vg依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。図26(A)はゲート絶縁膜の厚さを15nmとしたものであり、図26(B)は10nmとしたものであり、図26(C)は5nmとしたものである。
【0304】
また、図27は、図28(B)に示される構造のトランジスタで、オフセット長Loffを15nmとしたもののドレイン電流Id(実線)および移動度μ(点線)のゲート電圧依存性を示す。ドレイン電流Idは、ドレイン電圧を+1Vとし、移動度μはドレイン電圧を+0.1Vとして計算したものである。図27(A)はゲート絶縁膜の厚さを15nmとしたものであり、図27(B)は10nmとしたものであり、図27(C)は5nmとしたものである。
【0305】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【0306】
なお、移動度μのピークは、図25では80cm/Vs程度であるが、図26では60cm/Vs程度、図27では40cm/Vsと、オフセット長Loffが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Loffの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【0307】
以上、トランジスタの電界効果移動度について詳述したが、本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【0308】
(実施の形態6)
【0309】
In、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で5atomic%以上含まれる元素をいう。
【0310】
In、Sn、Znを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【0311】
例えば、図29(A)〜(C)は、In、Sn、Znを主成分とし、チャネル長Lが3μm、チャネル幅Wが10μmである酸化物半導体膜と、厚さ100nmのゲート絶縁膜を用いたトランジスタの特性である。なお、Vは10Vとした。
【0312】
図29(A)は基板を意図的に加熱せずにスパッタリング法でIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は18.8cm/Vsが得られている。一方、基板を意図的に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図29(B)は基板を200℃に加熱してIn、Sn、Znを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は32.2cm/Vsが得られている。
【0313】
電界効果移動度は、In、Sn、Znを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図29(C)は、In、Sn、Znを主成分とする酸化物半導体膜を200℃でスパッタリング成膜した後、650℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は34.5cm/Vsが得られている。
【0314】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には100cm/Vsを超える電界効果移動度を実現することも可能になると推定される。
【0315】
In、Sn、Znを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【0316】
基板を意図的に加熱して成膜すること及び/又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたIn、Sn、Znを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図29(A)と図29(B)の対比からも確認することができる。
【0317】
なお、しきい値電圧はIn、Sn及びZnの比率を変えることによっても制御することが可能であり、組成比としてIn:Sn:Zn=2:1:3とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をIn:Sn:Zn=2:1:3とすることで結晶性の高い酸化物半導体膜を得ることができる。
【0318】
意図的な基板加熱温度若しくは熱処理温度は、150℃以上、好ましくは200℃以上、より好ましくは400℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【0319】
また、意図的に基板を加熱した成膜及び/又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、2MV/cm、150℃、1時間印加の条件において、ドリフトがそれぞれ±1.5V未満、好ましくは1.0V未満を得ることができる。
【0320】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料1と、650℃の加熱処理を行った試料2のトランジスタに対してBT試験を行った。
【0321】
まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が2MV/cmとなるようにVgsに20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids測定を行った。これをプラスBT試験と呼ぶ。
【0322】
同様に、まず基板温度を25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids特性の測定を行った。次に、基板温度を150℃とし、Vdsを0.1Vとした。次に、ゲート絶縁膜に印加される電界強度が−2MV/cmとなるようにVgsに−20Vを印加し、そのまま1時間保持した。次に、Vgsを0Vとした。次に、基板温度25℃とし、Vdsを10Vとし、トランジスタのVgs−Ids測定を行った。これをマイナスBT試験と呼ぶ。
【0323】
試料1のプラスBT試験の結果を図30(A)に、マイナスBT試験の結果を図30(B)に示す。また、試料2のプラスBT試験の結果を図31(A)に、マイナスBT試験の結果を図31(B)に示す。
【0324】
試料1のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ1.80Vおよび−0.42Vであった。また、試料2のプラスBT試験およびマイナスBT試験によるしきい値電圧の変動は、それぞれ0.79Vおよび0.76Vであった。
試料1および試料2のいずれも、BT試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【0325】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【0326】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は1×1016/cm以上2×1020/cm以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【0327】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比In:Sn:Zn=1:1:1のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、X線回折(XRD:X−Ray Diffraction)でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば650℃の熱処理を行うことで、X線回折により明確な回折ピークを観測することができる。
【0328】
実際に、In−Sn−Zn−O膜のXRD分析を行った。XRD分析には、Bruker AXS社製X線回折装置D8 ADVANCEを用い、Out−of−Plane法で測定した。
【0329】
XRD分析を行った試料として、試料Aおよび試料Bを用意した。以下に試料Aおよび試料Bの作製方法を説明する。
【0330】
脱水素化処理済みの石英基板上にIn−Sn−Zn−O膜を100nmの厚さで成膜した。
【0331】
In−Sn−Zn−O膜は、スパッタリング装置を用い、酸素雰囲気で電力を100W(DC)として成膜した。ターゲットは、In:Sn:Zn=1:1:1[原子数比]のIn−Sn−Zn−Oターゲットを用いた。なお、成膜時の基板加熱温度は200℃とした。このようにして作製した試料を試料Aとした。
【0332】
次に、試料Aと同様の方法で作製した試料に対し加熱処理を650℃の温度で行った。加熱処理は、はじめに窒素雰囲気で1時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに1時間の加熱処理を行っている。このようにして作製した試料を試料Bとした。
【0333】
図32に試料Aおよび試料BのXRDスペクトルを示す。試料Aでは、結晶由来のピークが観測されなかったが、試料Bでは、2θが35deg近傍および37deg〜38degに結晶由来のピークが観測された。
【0334】
このように、In、Sn、Znを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び/又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【0335】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を1aA/μm以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅1μmあたりの電流値を示す。
【0336】
図33に、トランジスタのオフ電流と測定時の基板温度(絶対温度)の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に1000を掛けた数値(1000/T)を横軸としている。
【0337】
具体的には、図33に示すように、基板温度が125℃の場合には1aA/μm(1×10−18A/μm)以下、85℃の場合には100zA/μm(1×10−19A/μm)以下、室温(27℃)の場合には1zA/μm(1×10−21A/μm)以下にすることができる。好ましくは、125℃において0.1aA/μm(1×10−19A/μm)以下に、85℃において10zA/μm(1×10−20A/μm)以下に、室温において0.1zA/μm(1×10−22A/μm)以下にすることができる。
【0338】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−70℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。In、Sn、Znを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、In、Ga、Znを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【0339】
また、酸化物半導体膜成膜後に650℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【0340】
測定に用いたトランジスタは、チャネル長Lが3μm、チャネル幅Wが10μm、Lovが0μm、dWが0μmである。なお、Vdsは10Vとした。なお、基板温度は−40℃、−25℃、25℃、75℃、125℃および150℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をLovと呼び、酸化物半導体膜に対する一対の電極のはみ出しをdWと呼ぶ。
【0341】
図34に、Ids(実線)および電界効果移動度(点線)のVgs依存性を示す。また、図35(A)に基板温度としきい値電圧の関係を、図35(B)に基板温度と電界効果移動度の関係を示す。
【0342】
図35(A)より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−40℃〜150℃で1.09V〜−0.23Vであった。
【0343】
また、図35(B)より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−40℃〜150℃で36cm/Vs〜32cm/Vsであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【0344】
上記のようなIn、Sn、Znを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を1aA/μm以下に保ちつつ、電界効果移動度を30cm/Vs以上、好ましくは40cm/Vs以上、より好ましくは60cm/Vs以上とし、LSIで要求されるオン電流の値を満たすことができる。例えば、L/W=33nm/40nmのFETで、ゲート電圧2.7V、ドレイン電圧1.0Vのとき12μA以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、集積回路の中で、Si半導体で形成されるトランジスタと酸化物半導体で形成されるトランジスタを一緒に動作させることが可能となる。そして、揮発性の記憶装置と不揮発性の記憶装置との間のデータの退避及び復帰の必要のない半導体記憶装置を提供することができる。
【0345】
ところで、不揮発性の半導体記憶装置に用いる記憶素子として磁気トンネル接合素子(MTJ素子)が知られている。MTJ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いた半導体記憶装置とは原理が全く異なっている。表1はMTJ素子と、本実施の形態に係る半導体記憶装置(表中、「OS/Si」で示す。)との対比を示す。
【0346】
【表1】

【0347】
MTJ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、MTJ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは高集積化に不向きである。そして、MTJ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【0348】
原理的にMTJ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、MTJ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【0349】
さらに、MTJ素子は希土類元素を使用するため、MTJ素子のプロセスを金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。MTJ素子はビット当たりの材料コストから見ても高価であると考えられる。
【0350】
一方、本実施の形態で示す半導体記憶装置における酸化物半導体を用いたトランジスタは、チャネル形成領域を形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンMOSFETと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【符号の説明】
【0351】
100 半導体記憶装置
100_N 半導体記憶装置
100_1 半導体記憶装置
111 第1のトランジスタ
112 第2のトランジスタ
113 第3のトランジスタ
114 第1の容量素子
115 第2の容量素子
116 第1のデータ電位保持出力回路
117 第2のデータ電位保持出力回路
118 第1のデータ電位制御回路
119 第2のデータ電位制御回路
120 第3のインバータ回路
121 第1のインバータ回路
122 第2のインバータ回路
123 第1のNOR回路
124 第2のNOR回路
125 第1のリセットトランジスタ
126 第2のリセットトランジスタ
130_N 半導体記憶装置
130_1 半導体記憶装置
140_1 半導体記憶装置
141 ゲート制御用インバータ回路
142 第1のゲート制御用否定論理積回路
143 第2のゲート制御用否定論理積回路
150 信号処理装置
151 演算装置
152 演算装置
153 半導体記憶装置
154 半導体記憶装置
155 半導体記憶装置
156 制御装置
157 電源制御回路
191 トランジスタ
400 半導体記憶装置
400_1 半導体記憶装置
400_2 半導体記憶装置
400_3 半導体記憶装置
401 インバータ回路
700 基板
701 絶縁膜
702 半導体膜
702a 高抵抗領域
702b 低抵抗領域
703 ゲート絶縁膜
704 不純物領域
705 マスク
706 開口部
707 ゲート電極
708 導電膜
709 不純物領域
710 チャネル形成領域
711 不純物領域
712 絶縁膜
713 絶縁膜
714 側壁絶縁膜
715 埋め込み絶縁物
716 酸化物半導体層
717 絶縁層
719 導電膜
720 導電膜
721 ゲート絶縁膜
722 ゲート電極
723 導電膜
724 絶縁膜
725 開口部
726 配線
727 絶縁膜
728 配線
729 保護膜
9900 基板
9901 ALU
9902 ALU・Controller
9903 Instruction・Decoder
9904 Interrupt・Controller
9905 Timing・Controller
9906 Register
9907 Register・Controller
9908 Bus・I/F
9909 ROM
9920 ROM・I/F
D_HOLD1 第1のデータ保持部
D_HOLD2 第2のデータ保持部

【特許請求の範囲】
【請求項1】
第1端子よりデータが供給される第1のトランジスタと、
前記第1のトランジスタの第2端子と、第2のトランジスタの第1端子と、第1の容量素子の第1の電極と、に電気的に接続され、前記データを保持する第1のデータ保持部と、
前記第1のデータ保持部における電位を保持した状態で前記データの出力を行う第1のデータ電位保持出力回路と、
前記第1のデータ電位保持出力回路の出力信号と第1の容量素子制御信号とが入力され、前記第1の容量素子の第2の電極の電位を制御する第1のデータ電位制御回路と、
前記第2のトランジスタの第2端子と、第3のトランジスタの第1端子と、第2の容量素子の第1の電極と、に電気的に接続され、前記第2のトランジスタを介して供給される前記データを保持する第2のデータ保持部と、
前記第2のデータ保持部における電位を保持した状態で前記データの出力を行う第2のデータ電位保持出力回路と、
前記第2のデータ電位保持出力回路の出力信号と第2の容量素子制御信号とが入力され、前記第2の容量素子の第2の電極の電位を制御する第2のデータ電位制御回路と、を有し、
前記第1のトランジスタ及び前記第3のトランジスタのゲートには、第1のゲート制御信号が入力され、前記第2のトランジスタのゲートには第2のゲート制御信号が入力され、
前記第1のデータ保持部は、前記第1のトランジスタ及び前記第2のトランジスタを非導通状態とすることで前記データを保持し、
前記第2のデータ保持部は、前記第2のトランジスタ及び前記第3のトランジスタを非導通状態とすることで前記第2のトランジスタを介して供給される前記データを保持し、
前記第1のデータ電位制御回路は、前記第1のデータ電位制御回路の出力端子の電位を変化させ、前記第1の容量素子を介した容量結合により前記第1のデータ保持部の電位を制御し、
前記第2のデータ電位制御回路は、前記第2のデータ電位制御回路の出力端子の電位を変化させ、前記第2の容量素子を介した容量結合により前記第2のデータ保持部の電位を制御する半導体記憶装置。
【請求項2】
第1端子よりデータが供給される第1のトランジスタと、
前記第1のトランジスタの第2端子と、第2のトランジスタの第1端子と、第1の容量素子の第1の電極と、第1のインバータ回路の入力端子と、に電気的に接続され、前記データを保持する第1のデータ保持部と、
前記第1のインバータ回路の出力端子の信号と第1の容量素子制御信号とが入力され、出力端子が前記第1の容量素子の第2の電極に電気的に接続された第1の否定論理和回路と、
前記第2のトランジスタの第2端子と、第3のトランジスタの第1端子と、第2の容量素子の第1の電極と、第2のインバータ回路の入力端子と、に電気的に接続され、前記第2のトランジスタを介して供給される前記データを保持する第2のデータ保持部と、
前記第2のインバータ回路の出力端子の信号と第2の容量素子制御信号とが入力され、出力端子が前記第2の容量素子の第2の電極に電気的に接続された第2の否定論理和回路と、を有し、
前記第1のトランジスタ及び前記第3のトランジスタのゲートには、第1のゲート制御信号が入力され、前記第2のトランジスタのゲートには第2のゲート制御信号が入力され、
前記第1のデータ保持部は、前記第1のトランジスタ及び前記第2のトランジスタを非導通状態とすることで前記データを保持し、
前記第2のデータ保持部は、前記第2のトランジスタ及び前記第3のトランジスタを非導通状態とすることで前記第2のトランジスタを介して供給される前記データを保持し、
前記第1の否定論理和回路は、前記第1のインバータ回路の出力端子の信号及び前記第1の容量素子制御信号により前記第1の否定論理和回路の出力端子の電位を変化させ、前記第1の容量素子を介した容量結合により前記第1のデータ保持部の電位を制御し、
前記第2の否定論理和回路は、前記第2のインバータ回路の出力端子の信号及び前記第2の容量素子制御信号により前記第2の否定論理和回路の出力端子の電位を変化させ、前記第2の容量素子を介した容量結合により前記第2のデータ保持部の電位を制御する半導体記憶装置。
【請求項3】
請求項2において、前記第1のインバータ回路、前記第2のインバータ回路、前記第1の否定論理和回路及び前記第2の否定論理和回路を構成するトランジスタはシリコンを半導体層に有するトランジスタである半導体記憶装置。
【請求項4】
請求項1乃至請求項3のいずれか一において、前記シリコンを半導体層に有するトランジスタと前記第1のトランジスタ乃至第3のトランジスタとが積層して設けられている半導体記憶装置。
【請求項5】
請求項1乃至請求項4のいずれか一において、前記第1のトランジスタ乃至前記第3のトランジスタは、酸化物半導体を半導体層に有するトランジスタである半導体記憶装置。
【請求項6】
請求項5において、前記酸化物半導体は、In−Sn−Zn系酸化物半導体である半導体記憶装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図22】
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【図23】
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【図24】
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【図25】
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【図26】
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【図27】
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【図28】
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【図29】
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【図30】
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【図31】
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【図32】
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【図33】
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【図34】
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【図35】
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【図20】
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【図21】
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【公開番号】特開2012−257206(P2012−257206A)
【公開日】平成24年12月27日(2012.12.27)
【国際特許分類】
【出願番号】特願2012−99378(P2012−99378)
【出願日】平成24年4月25日(2012.4.25)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】