半導体記憶装置
【課題】専用のテスト端子を設けずにパッケージング後のテストを実施可能とする。
【解決手段】半導体記憶装置１は、メモリバンク１１と、メモリバンク２１と、メモリバンク１１用のコントローラ１２と、メモリバンク２１用のコントローラ２２と、を有し、コントローラ１２は、メモリバンク１１のテストモード時に、メモリバンク１１用のテスト端子としてメモリバンク２１用の外部端子ＳＣＬ２を流用し、コントローラ２２は、メモリバンク２１のテストモード時に、メモリバンク２１用のテスト端子としてメモリバンク１１用の外部端子ＳＣＬ１を流用する。
【解決手段】半導体記憶装置１は、メモリバンク１１と、メモリバンク２１と、メモリバンク１１用のコントローラ１２と、メモリバンク２１用のコントローラ２２と、を有し、コントローラ１２は、メモリバンク１１のテストモード時に、メモリバンク１１用のテスト端子としてメモリバンク２１用の外部端子ＳＣＬ２を流用し、コントローラ２２は、メモリバンク２１のテストモード時に、メモリバンク２１用のテスト端子としてメモリバンク１１用の外部端子ＳＣＬ１を流用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来より、複数のメモリバンクを有するマルチポート型の半導体記憶装置（例えばデュアルポートＥＥＰＲＯＭ［electrically erasable programmable read only memory］）が提案されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２６２６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来の半導体記憶装置では、パッケージサイズを縮小するために、外部端子数の削減が強く求められており、通常動作時に必須でないテスト端子を設ける余地は殆どなかった。そのため、半導体記憶装置に任意の外部電圧を印加する必要のあるテスト（例えばメモリセルのスレッショルド電圧を測定するためのアナログ特性テスト）については、ウェハレベルでのプローブテストとして実施せざるを得なかった。
【０００６】
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、専用のテスト端子を設けることなく、パッケージング後に所望のテストを実施することが可能なマルチポート型の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体記憶装置は、第１メモリバンクと、第２メモリバンクと、第１メモリバンク用の第１コントローラと、第２メモリバンク用の第２コントローラと、を有し、前記第１コントローラは、前記第１メモリバンクのテストモード時に、前記第１メモリバンク用の第１テスト端子として前記第２メモリバンク用の外部端子を流用し、前記第２コントローラは、前記第２メモリバンクのテストモード時に、前記第２メモリバンク用の第２テスト端子として前記第１メモリバンク用の外部端子を流用する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成る半導体記憶装置において、前記第１コントローラは、前記第１メモリバンクのテストモード時に、前記第１テスト端子から前記第１メモリバンクのメモリセルトランジスタに任意のゲート電圧が印加されるように、前記第１テスト端子の接続先を切り替え、前記第２コントローラは、前記第２メモリバンクのテストモード時に、前記第２テスト端子から前記第２メモリバンクのメモリセルトランジスタに任意のゲート電圧が印加されるように、前記第２テスト端子の接続先を切り替える構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成る半導体記憶装置において、前記第１コントローラは、所定の外部端子に通常時と異なるトリガ電圧が印加されている状態で、前記第１メモリバンク用の第１信号端子に特定コマンドが入力されたときに、前記第１メモリバンクのテストモードに移行し、前記第２コントローラは、前記所定の外部端子に前記トリガ電圧が印加されている状態で、前記第２メモリバンク用の第２信号端子に前記特定コマンドが入力されたときに、前記第２メモリバンクのテストモードに移行する構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成る半導体記憶装置において、前記第１信号端子と前記第２信号端子は互いにパッケージの対辺に設けられている構成（第４の構成）にするとよい。
【００１１】
また、本発明に係る表示装置は、識別データを格納する第１メモリバンクとタイミング制御データを格納する第２メモリバンクを有する上記第４の構成から成る半導体記憶装置と、表示データに基づいて映像を表示する表示部と、前記第２メモリバンクから前記タイミング制御データを読み出して前記表示部のタイミング制御を行うタイミングコントローラと、を有する構成（第５の構成）とされている。
【００１２】
また、本発明に係る表示データ生成装置は、上記第５の構成から成る表示装置に表示データを出力する表示データ出力部と、前記表示装置に設けられた半導体記憶装置の第１メモリバンクから識別データを読み出して前記表示データ出力部を制御するマイコンと、を有する構成（第６の構成）とされている。
【００１３】
また、本発明に係る表示システムは、上記第５の構成から成る表示装置と、上記第６の構成から成る表示データ生成装置と、を有する構成（第７の構成）とされている。
【００１４】
また、本発明に係る電子機器は、上記第１〜第４いずれかの構成から成る半導体記憶装置を有する構成（第８の構成）とされている。
【発明の効果】
【００１５】
本発明によれば、専用のテスト端子を設けることなく、パッケージング後に所望のテストを実施することが可能なマルチポート型の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】半導体記憶装置の一構成例を示すブロック図
【図２】Ｉ２Ｃシリアルデータ通信の概要を示すタイミングチャート
【図３】メモリバンクの一構成例を示す回路図
【図４】メモリセルの縦構造を示す垂直断面図
【図５】スレッショルド電圧Ｖｔｈの分布状態図
【図６】半導体記憶装置を用いたアプリケーションの一例を示すブロック図
【発明を実施するための形態】
【００１７】
＜半導体記憶装置＞
図１は、半導体記憶装置の一構成例を示すブロック図である。本構成例の半導体記憶装置１は、互いに独立して形成された２ポート分のメモリ回路１０及び２０を有するデュアルポートＥＥＰＲＯＭである。
【００１８】
なお、半導体記憶装置１は、外部との電気的接続を確立する手段として、８本の外部端子（電源端子ＶＣＣ１及びＶＣＣ２、クロック端子ＳＣＬ１及びＳＣＬ２、データ端子ＳＤＡ１及びＳＤＡ２、接地端子ＧＮＤ、及び、ライトプロテクト端子ＷＰ２）を有する。電源端子ＶＣＣ１、クロック端子ＳＣＬ１、及び、データ端子ＳＤＡ１は、基本的にメモリ回路１０の専用端子であり、電源端子ＶＣＣ２、クロック端子ＳＣＬ２、データ端子ＳＤＡ２、及び、ライトプロテクト端子ＷＰ２は、基本的にメモリ回路２０の専用端子である。一方、接地端子ＧＮＤは、メモリ回路１０及び２０の共用端子である。
【００１９】
このように、２ポート分のメモリ回路１０及び２０を互いに独立して形成することにより、メモリ回路１０及び２０の動作状態を個別に制御することができる。例えば、電源端子ＶＣＣ１及びＶＣＣ２の一方に電源電圧Ｖｃｃを供給し、他方を接地状態またはオープン状態とすれば、電源電圧Ｖｃｃが供給された方のメモリ回路のみを動作させることが可能となる。もちろん、電源端子ＶＣＣ１及びＶＣＣ２の双方に電源電圧Ｖｃｃを供給すれば、メモリ回路１０及び２０をいずれも動作させることが可能であり、逆に、電源端子ＶＣＣ１及びＶＣＣ２の双方を接地状態またはオープン状態とすれば、メモリ回路１０及び２０をいずれも停止させることが可能である。
【００２０】
なお、メモリ回路１０用の信号端子（クロック端子ＳＣＬ１及びデータ端子ＳＤＡ１）と、メモリ回路２０用の信号端子（クロック端子ＳＣＬ２及びデータ端子ＳＤＡ２）は、互いにパッケージの対辺に設けることが望ましい。このようなピン配置を採用することにより、信号線の誤接続や不要な引き回しをできる限り低減することが可能となる。
【００２１】
メモリ回路１０は、メモリバンク１１と、メモリコントローラ１２と、データレジスタ１３と、アドレスレジスタ１４と、アドレスデコーダ１５と、オープンドレイン出力部１６と、電源電圧検出部１７と、高電圧生成部１８ａと、内部参照電圧生成部１８ｂと、セレクタ１９と、を有する。
【００２２】
メモリバンク１１は、メモリコントローラ１２によって制御されるメモリセルの集合体（例えば２ｋビット）である。
【００２３】
メモリコントローラ１２は、クロック端子ＳＣＬ１とデータ端子ＳＤＡ１を用いて装置外部のマスタ（不図示）と２線式のＩ２Ｃシリアルデータ通信を行い、マスタから与えられる各種コマンドに応じてメモリバンク１１のリード／ライト制御などを行う。図２は、Ｉ２Ｃシリアルデータ通信の概要を示すタイミングチャートである。Ｉ２Ｃシリアルデータ通信は、スタートコンディション（Ｓ）の入力によって開始され、ストップコンディション（Ｐ）の入力によって終了される。データ（ＤＡＴＡ）は常に８ビット長であり、１バイト分（８ビット長）のデータ転送毎にアクノリッジ（ＡＣＫ）が要求される。なお、スタートコンディション（Ｓ）の入力直後には、７ビット長のスレーブアドレス（ＡＤＤＲＥＳＳ）と１ビット長のリード／ライトフラグ（Ｒ／Ｗ）が入力される。
【００２４】
データレジスタ１３は、メモリバンク１１のリードデータやライトデータを一時的に格納する。ビットラインＢＬを介してメモリバンク１１のメモリセルから読み出されたリードデータは、データレジスタ１３に一時格納された後、オープンドレイン出力部１６を介してデータ端子ＳＤＡ１に出力される。一方、データ端子ＳＤＡ１から入力されたライトデータは、データレジスタ１３に一時格納された後、ビットラインＢＬを介してメモリバンク１１のメモリセルに書き込まれる。
【００２５】
アドレスレジスタ１４は、メモリコントローラ１２の指示に基づいて、データ端子ＳＤＡ１から入力されたメモリバンク１１のアドレスデータを一時的に格納する。
【００２６】
アドレスデコーダ１５は、メモリコントローラ１２の指示に基づいて、アドレスレジスタ１４に一時格納されたアドレスデータを読み出し、メモリバンク１１のワードラインＷＬとセンスラインＳＬを各々駆動する。アドレスデコーダ１５に含まれるワードライン駆動部１５１には、電源電圧Ｖｃｃと高電圧ＨＶが供給されている。また、アドレスデコーダ１５に含まれるセンスライン駆動部１５２には、内部参照電圧ＶＲＥＦと高電圧ＨＶが供給されている。ただし、メモリバンク１１のテストモード時において、センスライン駆動部１５２には、内部参照電圧ＶＲＥＦに代えて任意のテスト電圧（外部参照電圧）Ｖｒｅｆが供給される。これについては、後ほど詳細に説明する。
【００２７】
オープンドレイン出力部１６は、データレジスタ１３の出力に応じてオン／オフされるＮチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタである。データレジスタ１３の出力がハイレベルである場合、ＮＭＯＳＦＥＴがオンとなり、データ端子ＳＤＡ１がローレベルとなる。一方、データレジスタ１３の出力がローレベルである場合、ＮＭＯＳＦＥＴがオフとなり、データ端子ＳＤＡ１がハイレベルとなる。
【００２８】
電源電圧検出部１７は、電源端子ＶＣＣ１に印加される電源電圧Ｖｃｃが所定の閾値電圧よりも高いか否かを検出し、その検出結果をメモリコントローラ１２に出力する。この検出結果を受けたメモリコントローラ１２は、例えば、電源電圧Ｖｃｃが閾値電圧よりも低いときにメモリバンク１１への書き込み動作を禁止する。このような構成とすることにより、減電時におけるメモリバンク１１への誤書き込みを防止することができる。
【００２９】
高電圧生成部１８ａは、メモリコントローラ１２の指示に基づいて、電源電圧Ｖｃｃから高電圧ＨＶ（＞Ｖｃｃ）を生成する。高電圧生成部１８ａとしては、チャージポンプ回路などを用いることができる。高電圧生成部１８ａは、メモリバンク１１への書き込み動作時にのみ駆動される。
【００３０】
内部参照電圧生成部１８ｂは、メモリコントローラ１２の指示に基づいて、電源電圧Ｖｃｃから内部参照電圧ＶＲＥＦ（例えば０．８Ｖ）を生成する。内部参照電圧生成部１８ｂは、メモリバンク１１の読み出し動作時にのみ駆動される。
【００３１】
セレクタ１９は、メモリコントローラ１２の指示に基づいて、メモリバンク１１の通常モード時には、内部参照電圧ＶＲＥＦをセンスライン駆動部１５２に供給する一方、メモリバンク１１のテストモード時には、メモリバンク１１用のテスト端子（クロック端子ＳＣＬ２またはデータ端子ＳＤＡ２を流用）に印加されるテスト電圧（外部参照電圧）Ｖｒｅｆをセンスライン駆動部１５２に供給するように、センスライン駆動部１５２への電圧供給経路を切り替える。
【００３２】
メモリ回路２０は、基本的にメモリ回路１０と同一の構成から成り、メモリバンク２１と、メモリコントローラ２２と、データレジスタ２３と、アドレスレジスタ２４と、アドレスデコーダ２５と、オープンドレイン出力部２６と、電源電圧検出部２７と、高電圧生成部２８ａと、内部参照電圧生成部２８ｂと、セレクタ２９とを有する。メモリ回路２０を形成する構成要素２１〜２９の動作は、基本的にメモリ回路１０を形成する構成要素１１〜１９の動作と同一であり、構成要素１１〜１９の動作を各々説明する中で用いた符号のうち、「１１」〜「１９」、「１５１」〜「１５２」、「ＶＣＣ１」、「ＳＣＬ１」、「ＳＤＡ１」、「ＳＣＬ２」、及び、「ＳＤＡ２」を、それぞれ、「２１」〜「２９」、「２５１」〜「２５２」、「ＶＣＣ２」、「ＳＣＬ２」、「ＳＤＡ２」、「ＳＣＬ１」、及び、「ＳＤＡ１」と読み替えれば足りるので、ここでは冗長的な説明を割愛する。
【００３３】
ただし、メモリコントローラ２２は、ライトプロテクト端子ＷＰ２に入力されるライトプロテクト信号に応じて、メモリバンク２１への書き込み動作を許可／禁止する、というメモリコントローラ１２にはない特有の機能を備えている。例えば、ライトプロテクト信号がハイレベル（Ｖｃｃ）であるときには、メモリバンク２１への書き込み動作が禁止され、ライトプロテクト信号がローレベル（ＧＮＤ）であるときには、メモリバンク２１への書き込み動作が許可される。このようなライトプロテクト機能を備えた構成であれば、メモリバンク２１への誤書込みを防止することができる。
【００３４】
また、半導体記憶装置１には、メモリ回路１０及び２０のほかに、トリガ電圧検出部３０が集積化されている。トリガ電圧検出部３０は、ライトプロテクト端子ＷＰ２に通常時と異なるトリガ電圧ＴＲＧ（ライトプロテクト信号のハイレベル（Ｖｃｃ）よりも高い高電圧（例えば２×Ｖｃｃ））が印加されているか否かを検出し、その検出結果をメモリコントローラ１２及び２２に送出する。メモリコントローラ１２及び２２は、トリガ電圧検出部３０の検出結果をテストモードへの移行トリガとして用いる。このような構成とすることにより、ライトプロテクト端子ＷＰ２に本来の機能とは異なる機能（テストイネーブル端子としての機能）を付加することができるので、外部端子数の削減を図ることが可能となる。なお、半導体記憶装置１のテストモードについては、後ほど詳細に説明する。
【００３５】
＜メモリバンク＞
次に、メモリバンク１１（メモリバンク２１についても同様）の内部構成について、詳細な説明を行う。図３は、メモリバンク１１の一構成例を示す回路図である。図３に示すように、メモリバンク１１には、ワードラインＷＬ、センスラインＳＬ、ビットラインＢＬ、及び、共通ソースラインＡＳＧが張り巡らされており、これらの制御ラインには、メモリセルトランジスタＭＴと選択用トランジスタＳＴから成るメモリセルＣＥＬＬが複数接続されている。
【００３６】
１バイト分のメモリセルＣＥＬＬ１〜ＣＥＬＬ８に着目して接続関係を説明する。選択用トランジスタＳＴ１〜ＳＴ８のドレインは、それぞれビットラインＢＬ１〜ＢＬ８に接続されている。選択用トランジスタＳＴ１〜ＳＴ８のソースは、それぞれメモリセルトランジスタＭＴ１〜ＭＴ８のドレインに接続されている。選択用トランジスタＳＴ１〜ＳＴ８のゲートは、いずれもワードラインＷＬ１に接続されている。メモリセルトランジスタＭＴ１〜ＭＴ８のソースは、いずれも共通ソースラインＡＳＧに接続されている。共通ソースラインＡＳＧは、イネーブルトランジスタＥＴを介して接地端に接続されている。メモリセルトランジスタＭＴ１〜ＭＴ８のゲート（コントロールラインＣＬに相当）は、いずれもバイト選択トランジスタＢＴ１を介してセンスラインＳＬ１に接続されている。バイト選択トランジスタＢＴ１のゲートは、ワードラインＷＬ１に接続されている。
【００３７】
図４は、メモリセルＣＥＬＬの縦構造を示す垂直断面図である。先述した通り、メモリセルＣＥＬＬは、選択用トランジスタＳＴとメモリセルトランジスタＭＴを有する。
【００３８】
メモリセルトランジスタＭＴは、そのドレインＤＭとソースＳＭに挟まれたシリコン基板内の伝導チャネルとコントロールゲートＣＧとの間に、フローティングゲート（周囲と絶縁されたゲート）ＦＧを有する構造とされており、コントロールゲートＣＧからみたメモリセルトランジスタＭＴのスレッショルド電圧ＶｔｈがフローティングゲートＦＧに蓄積されている電荷量に応じて変化することを利用して、データの記憶が行われる。
【００３９】
なお、メモリセルトランジスタＭＴのフローティングゲートＦＧとドレインＤＭに挟まれた絶縁体は、その一部が薄くなっており、この部分（トンネル絶縁膜）を介するトンネル効果によって、フローティングゲートＦＧに対する電子の注入及び放出が行われる。
【００４０】
そして、メモリセルトランジスタＭＴのフローティングゲートＦＧに蓄積される電荷量を制御することにより、図５で示すように、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈを２つの状態に分布させ、この２つの分布にそれぞれ「０」と「１」を対応させることにより、１つのメモリセルＣＥＬＬに１ビットのデータが記憶される。
【００４１】
上記構成から成るメモリセルＣＥＬＬ１にデータ「１」を書き込む場合には、ワードラインＷＬ１とセンスラインＳＬ１（コントロールラインＣＬ１）に高電圧ＨＶが印加されて、ビットラインＢＬ１と共通ソースラインＡＳＧに接地電圧が印加される。このとき、選択用トランジスタＳＴはオンとなり、メモリセルトランジスタＭＴのトンネル絶縁膜には高電圧ＨＶが印加される。従って、フローティングゲートＦＧに電子が注入されて、フローティングゲートＦＧが電子を蓄積した状態となる。このとき、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈは、図５の読出電圧ＶＲＤ（例えば内部参照電圧ＶＲＥＦ）よりも高くなる。この状態は、メモリセルＣＥＬＬ１にデータ「１」が書き込まれた状態に相当する。
【００４２】
一方、メモリセルＣＥＬＬ１にデータ「０」を書き込む場合（すなわちデータ「１」を消去する場合）には、ワードラインＷＬ１とビットラインＢＬ１に高電圧ＨＶが印加されて、センスラインＳＬ１（コントロールラインＣＬ１）に接地電圧が印加されて、共通ソースラインＡＳＧがオープン状態とされる。このとき、選択用トランジスタＳＴはオンとなり、メモリセルトランジスタＭＴのトンネル絶縁膜には高電圧ＨＶが印加される。従って、フローティングゲートＦＧから電子が放出されて、フローティングゲートＦＧは電子が欠乏した状態となる。このとき、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈは、図５の読出電圧ＶＲＤ（例えば内部参照電圧ＶＲＥＦ）よりも低くなる。この状態は、データ「０」が書き込まれた状態（データ「１」が消去された状態）に相当する。
【００４３】
なお、メモリセルＣＥＬＬ１からデータを読み出す際には、センスラインＳＬ１（コントロールラインＣＬ１）に読出電圧ＶＲＤ（例えば内部参照電圧ＶＲＥＦ）を印加し、ワードラインＷＬ１に電源電圧Ｖｃｃを印加し、共通ソースラインＡＳＧに接地電圧を印加した状態で、ハイインピーダンスとされたビットラインＢＬ１に電流が流れるか否かを判定すればよい。ビットラインＢＬ１に電流が流れなければ、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈが読出電圧ＶＲＤよりも高い状態（すなわち、データ「１」が書き込まれた状態）であると判定することができる。一方、ビットラインＢＬ１に電流が流れれば、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈが読出電圧ＶＲＤよりも低い状態（すなわち、データ「０」が書き込まれた状態）であると判定することができる。
【００４４】
＜テストモード＞
次に、半導体記憶装置１のテストモードについて説明する。コントローラ１２は、ライトプロテクト端子ＷＰ２にトリガ電圧ＴＲＧ（例えば２×Ｖｃｃ）が印加されている状態で、データ端子ＳＤＡ１にテストモード移行コマンドが入力されたときに、メモリバンク１１のテストモードに移行し、メモリバンク１１用のテスト端子としてメモリバンク２１用のクロック端子ＳＣＬ２を流用する。より具体的に述べると、コントローラ１２は、メモリバンク１１のテストモード時に、クロック端子ＳＣＬ２からメモリバンク１１のメモリセルトランジスタに任意のゲート電圧（テスト電圧（外部参照電圧）Ｖｒｅｆ）が印加されるように、セレクタ１９の切替制御を行う。
【００４５】
上記と同様に、コントローラ２２は、ライトプロテクト端子ＷＰ２にトリガ電圧ＴＲＧが印加されている状態で、データ端子ＳＤＡ２にテストモード移行コマンドが入力されたときに、メモリバンク２１のテストモードに移行し、メモリバンク２１用のテスト端子としてメモリバンク１１用のクロック端子ＳＣＬ１を流用する。より具体的に述べると、コントローラ２２は、メモリバンク２１のテストモード時に、クロック端子ＳＣＬ１からメモリバンク２１のメモリセルトランジスタに任意のゲート電圧（テスト電圧（外部参照電圧）Ｖｒｅｆ）が印加されるように、セレクタ２９の切替制御を行う。
【００４６】
例えば、メモリセルＣＥＬＬ１（図３を参照）からデータを読み出す際、読出電圧ＶＲＤとしてセンスラインＳＬ１に印加されるテスト電圧（外部参照電圧）Ｖｒｅｆを連続的または段階的に変化させていくことにより、メモリセルＣＥＬＬ１のスレッショルド電圧Ｖｔｈを測定することができる。先出の図５で示したように、メモリセルＣＥＬＬのスレッショルド電圧Ｖｔｈは、ある程度のばらつきを持って分布している。従って、半導体記憶装置１の出荷時にスレッショルド電圧Ｖｔｈを測定し、既定の読出電圧ＶＲＤ（例えば内部参照電圧ＶＲＥＦ）に対するマージンを確認しておくことは、製品の信頼性を高める上で非常に重要である。
【００４７】
このように、本願の発明者らは、デュアルポートＥＥＰＲＯＭの出荷検査時に２ポート分のメモリバンク同時に動作させる必要がないという点に着目し、鋭意研究の末、一方のメモリバンクをテストモードで動作させている際には、他方のメモリバンクを非動作状態とした上で、一方のメモリバンク用のテスト端子として他方のメモリバンク用の外部端子を流用するという着想を得て、上記構成から成る半導体記憶装置１を創作するに至った。
【００４８】
上記構成から成る半導体記憶装置１であれば、専用のテスト端子を設けることなく、パッケージング後に所望のテスト（例えばメモリセルのスレッショルド電圧を測定するためのアナログ特性テスト）を実施することができるので、パッケージの大型化を招くことなく、製品の信頼性を高めることが可能となる。
【００４９】
＜アプリケーション＞
図６は、半導体記憶装置を用いたアプリケーションの一例を示すブロック図である。本構成例の表示システムＺは、表示装置Ｘと表示データ生成装置Ｙを有する。
【００５０】
表示装置Ｘは、半導体記憶装置Ｘ１と、表示部Ｘ２と、タイミングコントローラＸ３とを有する。半導体記憶装置Ｘ１は、拡張ディスプレイ識別データｄ１（いわゆるＥＤＩＤ［extended display identification data］）を格納する第１メモリバンクと、タイミング制御データｄ２を格納する第２メモリバンクを有する。半導体記憶装置Ｘ１としては、先述の半導体記憶装置１を好適に用いることができる。表示部Ｘ２は、表示データ生成装置Ｙから入力される表示データｄ３に基づいて映像を表示する。表示部Ｘ２としては、液晶ディスプレイ、プラズマディスプレイ、有機ＥＬディスプレイなどを用いることができる。タイミングコントローラＸ３は、半導体記憶装置１の第２メモリバンクからタイミング制御データｄ２を読み出して表示部Ｘ２のタイミング制御を行う。
【００５１】
表示データ生成装置Ｙは、表示データ出力部Ｙ１とマイコンＹ２を有する。表示データ出力部Ｙ１は、表示装置Ｘに表示データｄ３を出力する。マイコンＹ２は、表示装置Ｘに設けられた半導体記憶装置Ｘ１の第１メモリバンクから拡張ディスプレイ識別データｄ１を読み出して表示データ出力部Ｙ１の出力制御（出力解像度の最適化など）を行う。
【００５２】
表示システムＺは、表示装置Ｘと表示データ生成装置Ｙを内蔵した一つの電子機器（ノート型パソコン、携帯電話、及び、タブレット端末など）として構築することができる。この場合、表示装置Ｘは、表示パネルなどを備えた表示モジュールに相当し、表示データ生成装置Ｙは、携帯機器の本体モジュールに相当する。また、表示システムＺは、各々独立した表示装置Ｘと表示データ生成装置Ｙによって構築することもできる。この場合、表示装置Ｘは、テレビやモニタなどに相当し、表示データ生成装置Ｙは、光ディスク再生機器などに相当する。
【００５３】
上記したように、同一の表示システムＺ内に複数のメモリを必要とするアプリケーションにおいて、デュアルポートＥＥＰＲＯＭを用いる構成であれば、シングルポートＥＥＰＲＯＭを複数用いるよりも、マザーボード上における占有面積を削減して、システムの小型化に貢献することが可能となる。また、部品点数の削減によるシステムの信頼性向上を図ることも可能となる。さらに、ＥＥＰＲＯＭの１パッケージ化によるパッケージコスト削減効果も享受することが可能となる。
【００５４】
＜その他の変形例＞
なお、上記の実施形態では、テレビやモニタなどの表示装置に搭載されたデュアルポートＥＥＰＲＯＭに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、複数のメモリバンクを有するマルチポート型の半導体記憶装置及びこれを用いた電子機器全般について、その用途を問わず、広く一般的に適用することが可能である。また、テストの内容もメモリセルのアナログ特性テストに限定されるものではない。
【００５５】
また、複数のメモリバンクに各々アクセスするためのポートは、同種の規格（例えば、Ｉ２Ｃ）に準拠したものであってもよいし、或いは、異種の規格（例えば、Ｉ２Ｃ、ＳＰＩ［Serial Peripheral Interface］、及び、マイクロワイヤ）に準拠したものであってもよい。また、複数のメモリバンクは、同一の容量を有するものであってもよいし、異なる容量を有するものであってもよい。また、ポート数（メモリバンクの搭載数）は３つ以上でもよい。また、半導体記憶装置は、シングルチップパッケージとしてもよいし、マルチチップパッケージとしてもよい。
【００５６】
このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００５７】
本発明に係る半導体記憶装置は、例えば、同一のシステム内に複数のメモリを必要とするアプリケーション全般で利用することが可能である。
【符号の説明】
【００５８】
１ 半導体記憶装置
１０、２０ メモリ回路
１１、２１ メモリバンク
１２、２２ メモリコントローラ
１３、２３ データレジスタ
１４、２４ アドレスレジスタ
１５、２５ アドレスデコーダ
１５１、２５１ ワードライン駆動部
１５２、２５２ センスライン駆動部
１６、２６ オープンドレイン出力部（ＮＭＯＳＦＥＴ）
１７、２７ 電源電圧検出部
１８ａ、２８ａ 高電圧生成部
１８ｂ、２８ｂ 内部参照電圧生成部
１９、２９ セレクタ
３０ トリガ電圧検出部
ＶＣＣ１、ＶＣＣ２ 電源端子
ＳＣＬ１、ＳＣＬ２ クロック端子（テスト端子としても流用）
ＳＤＡ１、ＳＤＡ２ データ端子
ＧＮＤ 接地端子
ＷＰ２ ライトプロテクト端子
ＷＬ ワードライン
ＣＬ コントロールライン
ＳＬ センスライン
ＢＬ ビットライン
ＡＳＧ 共通ソースライン
ＣＥＬＬ メモリセル
ＳＴ 選択用トランジスタ
ＤＳ ドレイン
ＳＳ ソース
Ｇ ゲート
ＭＴ メモリセルトランジスタ
ＤＭ ドレイン
ＳＭ ソース
ＣＧ コントロールゲート
ＦＧ フローティングゲート
Ｘ 表示装置
Ｘ１ 半導体記憶装置
Ｘ２ 表示部
Ｘ３ タイミングコントローラ
Ｙ 表示データ生成装置
Ｙ１ 表示データ出力部
Ｙ２ マイコン
Ｚ 表示システム
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来より、複数のメモリバンクを有するマルチポート型の半導体記憶装置（例えばデュアルポートＥＥＰＲＯＭ［electrically erasable programmable read only memory］）が提案されている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２６２６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来の半導体記憶装置では、パッケージサイズを縮小するために、外部端子数の削減が強く求められており、通常動作時に必須でないテスト端子を設ける余地は殆どなかった。そのため、半導体記憶装置に任意の外部電圧を印加する必要のあるテスト（例えばメモリセルのスレッショルド電圧を測定するためのアナログ特性テスト）については、ウェハレベルでのプローブテストとして実施せざるを得なかった。
【０００６】
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、専用のテスト端子を設けることなく、パッケージング後に所望のテストを実施することが可能なマルチポート型の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体記憶装置は、第１メモリバンクと、第２メモリバンクと、第１メモリバンク用の第１コントローラと、第２メモリバンク用の第２コントローラと、を有し、前記第１コントローラは、前記第１メモリバンクのテストモード時に、前記第１メモリバンク用の第１テスト端子として前記第２メモリバンク用の外部端子を流用し、前記第２コントローラは、前記第２メモリバンクのテストモード時に、前記第２メモリバンク用の第２テスト端子として前記第１メモリバンク用の外部端子を流用する構成（第１の構成）とされている。
【０００８】
なお、上記第１の構成から成る半導体記憶装置において、前記第１コントローラは、前記第１メモリバンクのテストモード時に、前記第１テスト端子から前記第１メモリバンクのメモリセルトランジスタに任意のゲート電圧が印加されるように、前記第１テスト端子の接続先を切り替え、前記第２コントローラは、前記第２メモリバンクのテストモード時に、前記第２テスト端子から前記第２メモリバンクのメモリセルトランジスタに任意のゲート電圧が印加されるように、前記第２テスト端子の接続先を切り替える構成（第２の構成）にするとよい。
【０００９】
また、上記第２の構成から成る半導体記憶装置において、前記第１コントローラは、所定の外部端子に通常時と異なるトリガ電圧が印加されている状態で、前記第１メモリバンク用の第１信号端子に特定コマンドが入力されたときに、前記第１メモリバンクのテストモードに移行し、前記第２コントローラは、前記所定の外部端子に前記トリガ電圧が印加されている状態で、前記第２メモリバンク用の第２信号端子に前記特定コマンドが入力されたときに、前記第２メモリバンクのテストモードに移行する構成（第３の構成）にするとよい。
【００１０】
また、上記第３の構成から成る半導体記憶装置において、前記第１信号端子と前記第２信号端子は互いにパッケージの対辺に設けられている構成（第４の構成）にするとよい。
【００１１】
また、本発明に係る表示装置は、識別データを格納する第１メモリバンクとタイミング制御データを格納する第２メモリバンクを有する上記第４の構成から成る半導体記憶装置と、表示データに基づいて映像を表示する表示部と、前記第２メモリバンクから前記タイミング制御データを読み出して前記表示部のタイミング制御を行うタイミングコントローラと、を有する構成（第５の構成）とされている。
【００１２】
また、本発明に係る表示データ生成装置は、上記第５の構成から成る表示装置に表示データを出力する表示データ出力部と、前記表示装置に設けられた半導体記憶装置の第１メモリバンクから識別データを読み出して前記表示データ出力部を制御するマイコンと、を有する構成（第６の構成）とされている。
【００１３】
また、本発明に係る表示システムは、上記第５の構成から成る表示装置と、上記第６の構成から成る表示データ生成装置と、を有する構成（第７の構成）とされている。
【００１４】
また、本発明に係る電子機器は、上記第１〜第４いずれかの構成から成る半導体記憶装置を有する構成（第８の構成）とされている。
【発明の効果】
【００１５】
本発明によれば、専用のテスト端子を設けることなく、パッケージング後に所望のテストを実施することが可能なマルチポート型の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】半導体記憶装置の一構成例を示すブロック図
【図２】Ｉ２Ｃシリアルデータ通信の概要を示すタイミングチャート
【図３】メモリバンクの一構成例を示す回路図
【図４】メモリセルの縦構造を示す垂直断面図
【図５】スレッショルド電圧Ｖｔｈの分布状態図
【図６】半導体記憶装置を用いたアプリケーションの一例を示すブロック図
【発明を実施するための形態】
【００１７】
＜半導体記憶装置＞
図１は、半導体記憶装置の一構成例を示すブロック図である。本構成例の半導体記憶装置１は、互いに独立して形成された２ポート分のメモリ回路１０及び２０を有するデュアルポートＥＥＰＲＯＭである。
【００１８】
なお、半導体記憶装置１は、外部との電気的接続を確立する手段として、８本の外部端子（電源端子ＶＣＣ１及びＶＣＣ２、クロック端子ＳＣＬ１及びＳＣＬ２、データ端子ＳＤＡ１及びＳＤＡ２、接地端子ＧＮＤ、及び、ライトプロテクト端子ＷＰ２）を有する。電源端子ＶＣＣ１、クロック端子ＳＣＬ１、及び、データ端子ＳＤＡ１は、基本的にメモリ回路１０の専用端子であり、電源端子ＶＣＣ２、クロック端子ＳＣＬ２、データ端子ＳＤＡ２、及び、ライトプロテクト端子ＷＰ２は、基本的にメモリ回路２０の専用端子である。一方、接地端子ＧＮＤは、メモリ回路１０及び２０の共用端子である。
【００１９】
このように、２ポート分のメモリ回路１０及び２０を互いに独立して形成することにより、メモリ回路１０及び２０の動作状態を個別に制御することができる。例えば、電源端子ＶＣＣ１及びＶＣＣ２の一方に電源電圧Ｖｃｃを供給し、他方を接地状態またはオープン状態とすれば、電源電圧Ｖｃｃが供給された方のメモリ回路のみを動作させることが可能となる。もちろん、電源端子ＶＣＣ１及びＶＣＣ２の双方に電源電圧Ｖｃｃを供給すれば、メモリ回路１０及び２０をいずれも動作させることが可能であり、逆に、電源端子ＶＣＣ１及びＶＣＣ２の双方を接地状態またはオープン状態とすれば、メモリ回路１０及び２０をいずれも停止させることが可能である。
【００２０】
なお、メモリ回路１０用の信号端子（クロック端子ＳＣＬ１及びデータ端子ＳＤＡ１）と、メモリ回路２０用の信号端子（クロック端子ＳＣＬ２及びデータ端子ＳＤＡ２）は、互いにパッケージの対辺に設けることが望ましい。このようなピン配置を採用することにより、信号線の誤接続や不要な引き回しをできる限り低減することが可能となる。
【００２１】
メモリ回路１０は、メモリバンク１１と、メモリコントローラ１２と、データレジスタ１３と、アドレスレジスタ１４と、アドレスデコーダ１５と、オープンドレイン出力部１６と、電源電圧検出部１７と、高電圧生成部１８ａと、内部参照電圧生成部１８ｂと、セレクタ１９と、を有する。
【００２２】
メモリバンク１１は、メモリコントローラ１２によって制御されるメモリセルの集合体（例えば２ｋビット）である。
【００２３】
メモリコントローラ１２は、クロック端子ＳＣＬ１とデータ端子ＳＤＡ１を用いて装置外部のマスタ（不図示）と２線式のＩ２Ｃシリアルデータ通信を行い、マスタから与えられる各種コマンドに応じてメモリバンク１１のリード／ライト制御などを行う。図２は、Ｉ２Ｃシリアルデータ通信の概要を示すタイミングチャートである。Ｉ２Ｃシリアルデータ通信は、スタートコンディション（Ｓ）の入力によって開始され、ストップコンディション（Ｐ）の入力によって終了される。データ（ＤＡＴＡ）は常に８ビット長であり、１バイト分（８ビット長）のデータ転送毎にアクノリッジ（ＡＣＫ）が要求される。なお、スタートコンディション（Ｓ）の入力直後には、７ビット長のスレーブアドレス（ＡＤＤＲＥＳＳ）と１ビット長のリード／ライトフラグ（Ｒ／Ｗ）が入力される。
【００２４】
データレジスタ１３は、メモリバンク１１のリードデータやライトデータを一時的に格納する。ビットラインＢＬを介してメモリバンク１１のメモリセルから読み出されたリードデータは、データレジスタ１３に一時格納された後、オープンドレイン出力部１６を介してデータ端子ＳＤＡ１に出力される。一方、データ端子ＳＤＡ１から入力されたライトデータは、データレジスタ１３に一時格納された後、ビットラインＢＬを介してメモリバンク１１のメモリセルに書き込まれる。
【００２５】
アドレスレジスタ１４は、メモリコントローラ１２の指示に基づいて、データ端子ＳＤＡ１から入力されたメモリバンク１１のアドレスデータを一時的に格納する。
【００２６】
アドレスデコーダ１５は、メモリコントローラ１２の指示に基づいて、アドレスレジスタ１４に一時格納されたアドレスデータを読み出し、メモリバンク１１のワードラインＷＬとセンスラインＳＬを各々駆動する。アドレスデコーダ１５に含まれるワードライン駆動部１５１には、電源電圧Ｖｃｃと高電圧ＨＶが供給されている。また、アドレスデコーダ１５に含まれるセンスライン駆動部１５２には、内部参照電圧ＶＲＥＦと高電圧ＨＶが供給されている。ただし、メモリバンク１１のテストモード時において、センスライン駆動部１５２には、内部参照電圧ＶＲＥＦに代えて任意のテスト電圧（外部参照電圧）Ｖｒｅｆが供給される。これについては、後ほど詳細に説明する。
【００２７】
オープンドレイン出力部１６は、データレジスタ１３の出力に応じてオン／オフされるＮチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタである。データレジスタ１３の出力がハイレベルである場合、ＮＭＯＳＦＥＴがオンとなり、データ端子ＳＤＡ１がローレベルとなる。一方、データレジスタ１３の出力がローレベルである場合、ＮＭＯＳＦＥＴがオフとなり、データ端子ＳＤＡ１がハイレベルとなる。
【００２８】
電源電圧検出部１７は、電源端子ＶＣＣ１に印加される電源電圧Ｖｃｃが所定の閾値電圧よりも高いか否かを検出し、その検出結果をメモリコントローラ１２に出力する。この検出結果を受けたメモリコントローラ１２は、例えば、電源電圧Ｖｃｃが閾値電圧よりも低いときにメモリバンク１１への書き込み動作を禁止する。このような構成とすることにより、減電時におけるメモリバンク１１への誤書き込みを防止することができる。
【００２９】
高電圧生成部１８ａは、メモリコントローラ１２の指示に基づいて、電源電圧Ｖｃｃから高電圧ＨＶ（＞Ｖｃｃ）を生成する。高電圧生成部１８ａとしては、チャージポンプ回路などを用いることができる。高電圧生成部１８ａは、メモリバンク１１への書き込み動作時にのみ駆動される。
【００３０】
内部参照電圧生成部１８ｂは、メモリコントローラ１２の指示に基づいて、電源電圧Ｖｃｃから内部参照電圧ＶＲＥＦ（例えば０．８Ｖ）を生成する。内部参照電圧生成部１８ｂは、メモリバンク１１の読み出し動作時にのみ駆動される。
【００３１】
セレクタ１９は、メモリコントローラ１２の指示に基づいて、メモリバンク１１の通常モード時には、内部参照電圧ＶＲＥＦをセンスライン駆動部１５２に供給する一方、メモリバンク１１のテストモード時には、メモリバンク１１用のテスト端子（クロック端子ＳＣＬ２またはデータ端子ＳＤＡ２を流用）に印加されるテスト電圧（外部参照電圧）Ｖｒｅｆをセンスライン駆動部１５２に供給するように、センスライン駆動部１５２への電圧供給経路を切り替える。
【００３２】
メモリ回路２０は、基本的にメモリ回路１０と同一の構成から成り、メモリバンク２１と、メモリコントローラ２２と、データレジスタ２３と、アドレスレジスタ２４と、アドレスデコーダ２５と、オープンドレイン出力部２６と、電源電圧検出部２７と、高電圧生成部２８ａと、内部参照電圧生成部２８ｂと、セレクタ２９とを有する。メモリ回路２０を形成する構成要素２１〜２９の動作は、基本的にメモリ回路１０を形成する構成要素１１〜１９の動作と同一であり、構成要素１１〜１９の動作を各々説明する中で用いた符号のうち、「１１」〜「１９」、「１５１」〜「１５２」、「ＶＣＣ１」、「ＳＣＬ１」、「ＳＤＡ１」、「ＳＣＬ２」、及び、「ＳＤＡ２」を、それぞれ、「２１」〜「２９」、「２５１」〜「２５２」、「ＶＣＣ２」、「ＳＣＬ２」、「ＳＤＡ２」、「ＳＣＬ１」、及び、「ＳＤＡ１」と読み替えれば足りるので、ここでは冗長的な説明を割愛する。
【００３３】
ただし、メモリコントローラ２２は、ライトプロテクト端子ＷＰ２に入力されるライトプロテクト信号に応じて、メモリバンク２１への書き込み動作を許可／禁止する、というメモリコントローラ１２にはない特有の機能を備えている。例えば、ライトプロテクト信号がハイレベル（Ｖｃｃ）であるときには、メモリバンク２１への書き込み動作が禁止され、ライトプロテクト信号がローレベル（ＧＮＤ）であるときには、メモリバンク２１への書き込み動作が許可される。このようなライトプロテクト機能を備えた構成であれば、メモリバンク２１への誤書込みを防止することができる。
【００３４】
また、半導体記憶装置１には、メモリ回路１０及び２０のほかに、トリガ電圧検出部３０が集積化されている。トリガ電圧検出部３０は、ライトプロテクト端子ＷＰ２に通常時と異なるトリガ電圧ＴＲＧ（ライトプロテクト信号のハイレベル（Ｖｃｃ）よりも高い高電圧（例えば２×Ｖｃｃ））が印加されているか否かを検出し、その検出結果をメモリコントローラ１２及び２２に送出する。メモリコントローラ１２及び２２は、トリガ電圧検出部３０の検出結果をテストモードへの移行トリガとして用いる。このような構成とすることにより、ライトプロテクト端子ＷＰ２に本来の機能とは異なる機能（テストイネーブル端子としての機能）を付加することができるので、外部端子数の削減を図ることが可能となる。なお、半導体記憶装置１のテストモードについては、後ほど詳細に説明する。
【００３５】
＜メモリバンク＞
次に、メモリバンク１１（メモリバンク２１についても同様）の内部構成について、詳細な説明を行う。図３は、メモリバンク１１の一構成例を示す回路図である。図３に示すように、メモリバンク１１には、ワードラインＷＬ、センスラインＳＬ、ビットラインＢＬ、及び、共通ソースラインＡＳＧが張り巡らされており、これらの制御ラインには、メモリセルトランジスタＭＴと選択用トランジスタＳＴから成るメモリセルＣＥＬＬが複数接続されている。
【００３６】
１バイト分のメモリセルＣＥＬＬ１〜ＣＥＬＬ８に着目して接続関係を説明する。選択用トランジスタＳＴ１〜ＳＴ８のドレインは、それぞれビットラインＢＬ１〜ＢＬ８に接続されている。選択用トランジスタＳＴ１〜ＳＴ８のソースは、それぞれメモリセルトランジスタＭＴ１〜ＭＴ８のドレインに接続されている。選択用トランジスタＳＴ１〜ＳＴ８のゲートは、いずれもワードラインＷＬ１に接続されている。メモリセルトランジスタＭＴ１〜ＭＴ８のソースは、いずれも共通ソースラインＡＳＧに接続されている。共通ソースラインＡＳＧは、イネーブルトランジスタＥＴを介して接地端に接続されている。メモリセルトランジスタＭＴ１〜ＭＴ８のゲート（コントロールラインＣＬに相当）は、いずれもバイト選択トランジスタＢＴ１を介してセンスラインＳＬ１に接続されている。バイト選択トランジスタＢＴ１のゲートは、ワードラインＷＬ１に接続されている。
【００３７】
図４は、メモリセルＣＥＬＬの縦構造を示す垂直断面図である。先述した通り、メモリセルＣＥＬＬは、選択用トランジスタＳＴとメモリセルトランジスタＭＴを有する。
【００３８】
メモリセルトランジスタＭＴは、そのドレインＤＭとソースＳＭに挟まれたシリコン基板内の伝導チャネルとコントロールゲートＣＧとの間に、フローティングゲート（周囲と絶縁されたゲート）ＦＧを有する構造とされており、コントロールゲートＣＧからみたメモリセルトランジスタＭＴのスレッショルド電圧ＶｔｈがフローティングゲートＦＧに蓄積されている電荷量に応じて変化することを利用して、データの記憶が行われる。
【００３９】
なお、メモリセルトランジスタＭＴのフローティングゲートＦＧとドレインＤＭに挟まれた絶縁体は、その一部が薄くなっており、この部分（トンネル絶縁膜）を介するトンネル効果によって、フローティングゲートＦＧに対する電子の注入及び放出が行われる。
【００４０】
そして、メモリセルトランジスタＭＴのフローティングゲートＦＧに蓄積される電荷量を制御することにより、図５で示すように、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈを２つの状態に分布させ、この２つの分布にそれぞれ「０」と「１」を対応させることにより、１つのメモリセルＣＥＬＬに１ビットのデータが記憶される。
【００４１】
上記構成から成るメモリセルＣＥＬＬ１にデータ「１」を書き込む場合には、ワードラインＷＬ１とセンスラインＳＬ１（コントロールラインＣＬ１）に高電圧ＨＶが印加されて、ビットラインＢＬ１と共通ソースラインＡＳＧに接地電圧が印加される。このとき、選択用トランジスタＳＴはオンとなり、メモリセルトランジスタＭＴのトンネル絶縁膜には高電圧ＨＶが印加される。従って、フローティングゲートＦＧに電子が注入されて、フローティングゲートＦＧが電子を蓄積した状態となる。このとき、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈは、図５の読出電圧ＶＲＤ（例えば内部参照電圧ＶＲＥＦ）よりも高くなる。この状態は、メモリセルＣＥＬＬ１にデータ「１」が書き込まれた状態に相当する。
【００４２】
一方、メモリセルＣＥＬＬ１にデータ「０」を書き込む場合（すなわちデータ「１」を消去する場合）には、ワードラインＷＬ１とビットラインＢＬ１に高電圧ＨＶが印加されて、センスラインＳＬ１（コントロールラインＣＬ１）に接地電圧が印加されて、共通ソースラインＡＳＧがオープン状態とされる。このとき、選択用トランジスタＳＴはオンとなり、メモリセルトランジスタＭＴのトンネル絶縁膜には高電圧ＨＶが印加される。従って、フローティングゲートＦＧから電子が放出されて、フローティングゲートＦＧは電子が欠乏した状態となる。このとき、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈは、図５の読出電圧ＶＲＤ（例えば内部参照電圧ＶＲＥＦ）よりも低くなる。この状態は、データ「０」が書き込まれた状態（データ「１」が消去された状態）に相当する。
【００４３】
なお、メモリセルＣＥＬＬ１からデータを読み出す際には、センスラインＳＬ１（コントロールラインＣＬ１）に読出電圧ＶＲＤ（例えば内部参照電圧ＶＲＥＦ）を印加し、ワードラインＷＬ１に電源電圧Ｖｃｃを印加し、共通ソースラインＡＳＧに接地電圧を印加した状態で、ハイインピーダンスとされたビットラインＢＬ１に電流が流れるか否かを判定すればよい。ビットラインＢＬ１に電流が流れなければ、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈが読出電圧ＶＲＤよりも高い状態（すなわち、データ「１」が書き込まれた状態）であると判定することができる。一方、ビットラインＢＬ１に電流が流れれば、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈが読出電圧ＶＲＤよりも低い状態（すなわち、データ「０」が書き込まれた状態）であると判定することができる。
【００４４】
＜テストモード＞
次に、半導体記憶装置１のテストモードについて説明する。コントローラ１２は、ライトプロテクト端子ＷＰ２にトリガ電圧ＴＲＧ（例えば２×Ｖｃｃ）が印加されている状態で、データ端子ＳＤＡ１にテストモード移行コマンドが入力されたときに、メモリバンク１１のテストモードに移行し、メモリバンク１１用のテスト端子としてメモリバンク２１用のクロック端子ＳＣＬ２を流用する。より具体的に述べると、コントローラ１２は、メモリバンク１１のテストモード時に、クロック端子ＳＣＬ２からメモリバンク１１のメモリセルトランジスタに任意のゲート電圧（テスト電圧（外部参照電圧）Ｖｒｅｆ）が印加されるように、セレクタ１９の切替制御を行う。
【００４５】
上記と同様に、コントローラ２２は、ライトプロテクト端子ＷＰ２にトリガ電圧ＴＲＧが印加されている状態で、データ端子ＳＤＡ２にテストモード移行コマンドが入力されたときに、メモリバンク２１のテストモードに移行し、メモリバンク２１用のテスト端子としてメモリバンク１１用のクロック端子ＳＣＬ１を流用する。より具体的に述べると、コントローラ２２は、メモリバンク２１のテストモード時に、クロック端子ＳＣＬ１からメモリバンク２１のメモリセルトランジスタに任意のゲート電圧（テスト電圧（外部参照電圧）Ｖｒｅｆ）が印加されるように、セレクタ２９の切替制御を行う。
【００４６】
例えば、メモリセルＣＥＬＬ１（図３を参照）からデータを読み出す際、読出電圧ＶＲＤとしてセンスラインＳＬ１に印加されるテスト電圧（外部参照電圧）Ｖｒｅｆを連続的または段階的に変化させていくことにより、メモリセルＣＥＬＬ１のスレッショルド電圧Ｖｔｈを測定することができる。先出の図５で示したように、メモリセルＣＥＬＬのスレッショルド電圧Ｖｔｈは、ある程度のばらつきを持って分布している。従って、半導体記憶装置１の出荷時にスレッショルド電圧Ｖｔｈを測定し、既定の読出電圧ＶＲＤ（例えば内部参照電圧ＶＲＥＦ）に対するマージンを確認しておくことは、製品の信頼性を高める上で非常に重要である。
【００４７】
このように、本願の発明者らは、デュアルポートＥＥＰＲＯＭの出荷検査時に２ポート分のメモリバンク同時に動作させる必要がないという点に着目し、鋭意研究の末、一方のメモリバンクをテストモードで動作させている際には、他方のメモリバンクを非動作状態とした上で、一方のメモリバンク用のテスト端子として他方のメモリバンク用の外部端子を流用するという着想を得て、上記構成から成る半導体記憶装置１を創作するに至った。
【００４８】
上記構成から成る半導体記憶装置１であれば、専用のテスト端子を設けることなく、パッケージング後に所望のテスト（例えばメモリセルのスレッショルド電圧を測定するためのアナログ特性テスト）を実施することができるので、パッケージの大型化を招くことなく、製品の信頼性を高めることが可能となる。
【００４９】
＜アプリケーション＞
図６は、半導体記憶装置を用いたアプリケーションの一例を示すブロック図である。本構成例の表示システムＺは、表示装置Ｘと表示データ生成装置Ｙを有する。
【００５０】
表示装置Ｘは、半導体記憶装置Ｘ１と、表示部Ｘ２と、タイミングコントローラＸ３とを有する。半導体記憶装置Ｘ１は、拡張ディスプレイ識別データｄ１（いわゆるＥＤＩＤ［extended display identification data］）を格納する第１メモリバンクと、タイミング制御データｄ２を格納する第２メモリバンクを有する。半導体記憶装置Ｘ１としては、先述の半導体記憶装置１を好適に用いることができる。表示部Ｘ２は、表示データ生成装置Ｙから入力される表示データｄ３に基づいて映像を表示する。表示部Ｘ２としては、液晶ディスプレイ、プラズマディスプレイ、有機ＥＬディスプレイなどを用いることができる。タイミングコントローラＸ３は、半導体記憶装置１の第２メモリバンクからタイミング制御データｄ２を読み出して表示部Ｘ２のタイミング制御を行う。
【００５１】
表示データ生成装置Ｙは、表示データ出力部Ｙ１とマイコンＹ２を有する。表示データ出力部Ｙ１は、表示装置Ｘに表示データｄ３を出力する。マイコンＹ２は、表示装置Ｘに設けられた半導体記憶装置Ｘ１の第１メモリバンクから拡張ディスプレイ識別データｄ１を読み出して表示データ出力部Ｙ１の出力制御（出力解像度の最適化など）を行う。
【００５２】
表示システムＺは、表示装置Ｘと表示データ生成装置Ｙを内蔵した一つの電子機器（ノート型パソコン、携帯電話、及び、タブレット端末など）として構築することができる。この場合、表示装置Ｘは、表示パネルなどを備えた表示モジュールに相当し、表示データ生成装置Ｙは、携帯機器の本体モジュールに相当する。また、表示システムＺは、各々独立した表示装置Ｘと表示データ生成装置Ｙによって構築することもできる。この場合、表示装置Ｘは、テレビやモニタなどに相当し、表示データ生成装置Ｙは、光ディスク再生機器などに相当する。
【００５３】
上記したように、同一の表示システムＺ内に複数のメモリを必要とするアプリケーションにおいて、デュアルポートＥＥＰＲＯＭを用いる構成であれば、シングルポートＥＥＰＲＯＭを複数用いるよりも、マザーボード上における占有面積を削減して、システムの小型化に貢献することが可能となる。また、部品点数の削減によるシステムの信頼性向上を図ることも可能となる。さらに、ＥＥＰＲＯＭの１パッケージ化によるパッケージコスト削減効果も享受することが可能となる。
【００５４】
＜その他の変形例＞
なお、上記の実施形態では、テレビやモニタなどの表示装置に搭載されたデュアルポートＥＥＰＲＯＭに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、複数のメモリバンクを有するマルチポート型の半導体記憶装置及びこれを用いた電子機器全般について、その用途を問わず、広く一般的に適用することが可能である。また、テストの内容もメモリセルのアナログ特性テストに限定されるものではない。
【００５５】
また、複数のメモリバンクに各々アクセスするためのポートは、同種の規格（例えば、Ｉ２Ｃ）に準拠したものであってもよいし、或いは、異種の規格（例えば、Ｉ２Ｃ、ＳＰＩ［Serial Peripheral Interface］、及び、マイクロワイヤ）に準拠したものであってもよい。また、複数のメモリバンクは、同一の容量を有するものであってもよいし、異なる容量を有するものであってもよい。また、ポート数（メモリバンクの搭載数）は３つ以上でもよい。また、半導体記憶装置は、シングルチップパッケージとしてもよいし、マルチチップパッケージとしてもよい。
【００５６】
このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００５７】
本発明に係る半導体記憶装置は、例えば、同一のシステム内に複数のメモリを必要とするアプリケーション全般で利用することが可能である。
【符号の説明】
【００５８】
１ 半導体記憶装置
１０、２０ メモリ回路
１１、２１ メモリバンク
１２、２２ メモリコントローラ
１３、２３ データレジスタ
１４、２４ アドレスレジスタ
１５、２５ アドレスデコーダ
１５１、２５１ ワードライン駆動部
１５２、２５２ センスライン駆動部
１６、２６ オープンドレイン出力部（ＮＭＯＳＦＥＴ）
１７、２７ 電源電圧検出部
１８ａ、２８ａ 高電圧生成部
１８ｂ、２８ｂ 内部参照電圧生成部
１９、２９ セレクタ
３０ トリガ電圧検出部
ＶＣＣ１、ＶＣＣ２ 電源端子
ＳＣＬ１、ＳＣＬ２ クロック端子（テスト端子としても流用）
ＳＤＡ１、ＳＤＡ２ データ端子
ＧＮＤ 接地端子
ＷＰ２ ライトプロテクト端子
ＷＬ ワードライン
ＣＬ コントロールライン
ＳＬ センスライン
ＢＬ ビットライン
ＡＳＧ 共通ソースライン
ＣＥＬＬ メモリセル
ＳＴ 選択用トランジスタ
ＤＳ ドレイン
ＳＳ ソース
Ｇ ゲート
ＭＴ メモリセルトランジスタ
ＤＭ ドレイン
ＳＭ ソース
ＣＧ コントロールゲート
ＦＧ フローティングゲート
Ｘ 表示装置
Ｘ１ 半導体記憶装置
Ｘ２ 表示部
Ｘ３ タイミングコントローラ
Ｙ 表示データ生成装置
Ｙ１ 表示データ出力部
Ｙ２ マイコン
Ｚ 表示システム
【特許請求の範囲】
【請求項１】
第１メモリバンクと、
第２メモリバンクと、
第１メモリバンク用の第１コントローラと、
第２メモリバンク用の第２コントローラと、
を有し、
前記第１コントローラは、前記第１メモリバンクのテストモード時に、前記第１メモリバンク用の第１テスト端子として前記第２メモリバンク用の外部端子を流用し、
前記第２コントローラは、前記第２メモリバンクのテストモード時に、前記第２メモリバンク用の第２テスト端子として前記第１メモリバンク用の外部端子を流用する、
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１コントローラは、前記第１メモリバンクのテストモード時に、前記第１テスト端子から前記第１メモリバンクのメモリセルトランジスタに任意のゲート電圧が印加されるように、前記第１テスト端子の接続先を切り替え、
前記第２コントローラは、前記第２メモリバンクのテストモード時に、前記第２テスト端子から前記第２メモリバンクのメモリセルトランジスタに任意のゲート電圧が印加されるように、前記第２テスト端子の接続先を切り替える、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１コントローラは、所定の外部端子に通常時と異なるトリガ電圧が印加されている状態で、前記第１メモリバンク用の第１信号端子に特定コマンドが入力されたときに、前記第１メモリバンクのテストモードに移行し、
前記第２コントローラは、前記所定の外部端子に前記トリガ電圧が印加されている状態で、前記第２メモリバンク用の第２信号端子に前記特定コマンドが入力されたときに、前記第２メモリバンクのテストモードに移行する、
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１信号端子と前記第２信号端子は、互いにパッケージの対辺に設けられている、
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
識別データを格納する第１メモリバンクとタイミング制御データを格納する第２メモリバンクを有する請求項４に記載の半導体記憶装置と、
表示データに基づいて映像を表示する表示部と、
前記第２メモリバンクから前記タイミング制御データを読み出して前記表示部のタイミング制御を行うタイミングコントローラと、
を有することを特徴とする表示装置。
【請求項６】
請求項５に記載の表示装置に表示データを出力する表示データ出力部と、
前記表示装置に設けられた半導体記憶装置の第１メモリバンクから識別データを読み出して前記表示データ出力部を制御するマイコンと、
を有することを特徴とする表示データ生成装置。
【請求項７】
請求項５に記載の表示装置と、
請求項６に記載の表示データ生成装置と、
を有することを特徴とする表示システム。
【請求項８】
請求項１〜請求項４のいずれか一項に記載の半導体記憶装置を有する、
ことを特徴とする電子機器。
【請求項１】
第１メモリバンクと、
第２メモリバンクと、
第１メモリバンク用の第１コントローラと、
第２メモリバンク用の第２コントローラと、
を有し、
前記第１コントローラは、前記第１メモリバンクのテストモード時に、前記第１メモリバンク用の第１テスト端子として前記第２メモリバンク用の外部端子を流用し、
前記第２コントローラは、前記第２メモリバンクのテストモード時に、前記第２メモリバンク用の第２テスト端子として前記第１メモリバンク用の外部端子を流用する、
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１コントローラは、前記第１メモリバンクのテストモード時に、前記第１テスト端子から前記第１メモリバンクのメモリセルトランジスタに任意のゲート電圧が印加されるように、前記第１テスト端子の接続先を切り替え、
前記第２コントローラは、前記第２メモリバンクのテストモード時に、前記第２テスト端子から前記第２メモリバンクのメモリセルトランジスタに任意のゲート電圧が印加されるように、前記第２テスト端子の接続先を切り替える、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１コントローラは、所定の外部端子に通常時と異なるトリガ電圧が印加されている状態で、前記第１メモリバンク用の第１信号端子に特定コマンドが入力されたときに、前記第１メモリバンクのテストモードに移行し、
前記第２コントローラは、前記所定の外部端子に前記トリガ電圧が印加されている状態で、前記第２メモリバンク用の第２信号端子に前記特定コマンドが入力されたときに、前記第２メモリバンクのテストモードに移行する、
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１信号端子と前記第２信号端子は、互いにパッケージの対辺に設けられている、
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
識別データを格納する第１メモリバンクとタイミング制御データを格納する第２メモリバンクを有する請求項４に記載の半導体記憶装置と、
表示データに基づいて映像を表示する表示部と、
前記第２メモリバンクから前記タイミング制御データを読み出して前記表示部のタイミング制御を行うタイミングコントローラと、
を有することを特徴とする表示装置。
【請求項６】
請求項５に記載の表示装置に表示データを出力する表示データ出力部と、
前記表示装置に設けられた半導体記憶装置の第１メモリバンクから識別データを読み出して前記表示データ出力部を制御するマイコンと、
を有することを特徴とする表示データ生成装置。
【請求項７】
請求項５に記載の表示装置と、
請求項６に記載の表示データ生成装置と、
を有することを特徴とする表示システム。
【請求項８】
請求項１〜請求項４のいずれか一項に記載の半導体記憶装置を有する、
ことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−１０５５１３（Ｐ２０１３−１０５５１３Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４９５７１（Ｐ２０１１−２４９５７１）
【出願日】平成２３年１１月１５日（２０１１．１１．１５）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１５日（２０１１．１１．１５）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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