半導体記憶装置
【課題】半導体記憶装置のスイッチング耐久性の向上を図る。
【解決手段】実施形態によれば、半導体記憶装置は、複数のセルアレイブロックと、制御回路とを備えている。制御回路は、選択ビット線を０ボルトにし、選択ワード線に０ボルトよりも高い第１の電位を与え、非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、選択セルアレイブロックに第１の方向で隣接し選択ビット線を選択セルアレイブロックと共有する隣接セルアレイブロックにおける、選択ビット線に隣接する非選択ビット線に０ボルト以上で前記第２の電位よりも低い第３の電位を与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、選択メモリセルの抵抗変化膜の抵抗状態を変化させる。
【解決手段】実施形態によれば、半導体記憶装置は、複数のセルアレイブロックと、制御回路とを備えている。制御回路は、選択ビット線を０ボルトにし、選択ワード線に０ボルトよりも高い第１の電位を与え、非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、選択セルアレイブロックに第１の方向で隣接し選択ビット線を選択セルアレイブロックと共有する隣接セルアレイブロックにおける、選択ビット線に隣接する非選択ビット線に０ボルト以上で前記第２の電位よりも低い第３の電位を与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、選択メモリセルの抵抗変化膜の抵抗状態を変化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
新しい不揮発性半導体記憶装置として、ワード線と、ビット線と、これらに挟持された記録層としての抵抗変化膜とを複数積み重ねた構造が提案されている。抵抗変化膜に対する印加電圧の大きさ、極性、印加時間の制御などによって、抵抗変化膜を相対的に抵抗が異なる少なくとも２つの抵抗状態に切り替えることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−８００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置のスイッチング耐久性の向上を図る。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、複数のセルアレイブロックと、制御回路と、を備えている。それぞれの前記セルアレイブロックは、第１の方向に延びる複数のビット線と、前記第１の方向に対して交差する第２の方向に延びる複数のワード線と、前記ビット線と前記ワード線との交差部で前記ビット線と前記ワード線との間に設けられ、抵抗変化膜を含む複数のメモリセルと、を有する。前記複数のセルアレイブロックは、前記第１の方向で隣接するセルアレイブロック間で前記ビット線を共有している。前記制御回路は、前記複数のメモリセルの中から選択された選択メモリセルに接続された選択ビット線を０ボルトにし、前記選択メモリセルに接続された選択ワード線に０ボルトよりも高い第１の電位を与え、前記選択ワード線以外の非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、前記選択メモリセルを含む選択セルアレイブロックに前記第１の方向で隣接し前記選択ビット線を前記選択セルアレイブロックと共有する隣接セルアレイブロックにおける、前記選択ビット線に隣接する非選択ビット線に０ボルト以上で前記第２の電位よりも低い第３の電位を与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、前記選択メモリセルの前記抵抗変化膜の抵抗状態を変化させる。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置の構成を示すブロック図。
【図２】実施形態の半導体記憶装置のメモリセルアレイの一部の模式斜視図。
【図３】実施形態の半導体記憶装置のメモリセルの模式断面図。
【図４】実施形態の半導体記憶装置のメモリセルアレイの一部の模式平面図。
【図５】第１実施形態の半導体記憶装置の動作を説明するための模式平面図。
【図６】第２実施形態の半導体記憶装置の動作を説明するための模式平面図。
【図７】第３実施形態の半導体記憶装置の動作を説明するための模式平面図。
【図８】第４実施形態の半導体記憶装置の動作を説明するための模式平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体記憶装置の構成を示すブロック図である。
【０００９】
実施形態の半導体記憶装置は、いわゆる３次元クロスポイント型のメモリセルアレイ１を有する。メモリセルアレイ１は、後述するように、３次元配列された複数のメモリセルと、メモリセルを介在させて積層された複数のビット線及びワード線を有する。
【００１０】
カラム制御回路２はメモリセルアレイ１のビット線の電位を制御し、ロウ制御回路３はメモリセルアレイ１のワード線の電位を制御する。ビット線及びワード線の電位制御により、メモリセルに対するデータ消去、データ書き込み、データ読み出しが制御される。
【００１１】
メモリセルアレイ１は、複数のセルアレイブロックと呼ばれる単位ごとに分けられることも可能であり、その場合、個々のセルアレイブロックごとにカラム制御回路２とロウ制御回路３を有していてもよいし、複数のセルアレイブロックでカラム制御回路２とロウ制御回路３を共有してもよい。
【００１２】
カラム制御回路２は、データ入出力バッファ６に接続されている。データ入出力バッファ６は、外部のホストコントローラ９に外部Ｉ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、ホストコントローラ９から受け取った書き込みデータをカラム制御回路２に送り、また、カラム制御回路２から読み出したデータを受け取る。また、読み出しデータはカラム制御回路２にラッチされ、データ入出力バッファ６及び外部Ｉ／Ｏ線を介して外部に出力することも可能である。
【００１３】
メモリセルを選択するためのアドレスデータは、外部からステートマシン８を介してカラム制御回路２やロウ制御回路３に送られる。また、ホストコントローラ９からのコマンドデータはコマンドインターフェイス７に送られる。
【００１４】
コマンドインターフェイス７は、ホストコントローラ９からの制御信号を受け、データ入出力バッファ６に入力されたデータが、書き込みデータか、コマンドデータか、アドレスデータかを判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン８に転送する。
【００１５】
ステートマシン８は、半導体記憶装置全体を管理する。すなわち、ステートマシン８は、ホストコントローラ９からのコマンドを受け、読み出し、書き込み、消去、データの入出力管理などを行う。
【００１６】
また、ホストコントローラ９は、ステートマシン８が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、前記ステータス情報は、書き込み、消去の制御にも利用される。
【００１７】
メモリセルアレイ１は、基板（例えばシリコン基板）上に形成される。カラム制御回路２、ロウ制御回路３などは、メモリセルアレイ１の直下の基板表面に形成可能である。この場合、半導体記憶装置のチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることが可能である。
【００１８】
また、ステートマシン８によってパルスジェネレータ４が制御される。この制御により、パルスジェネレータ４は任意の電圧、任意のタイミングのパルスを出力することが可能となる。パルスジェネレータ４で生成されたパルスは、ロウ制御回路３で選択された任意のワード線へ転送することが可能である。
【００１９】
図２は、メモリセルアレイ１の一部の模式斜視図である。
【００２０】
メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬを有する。さらに、メモリセルアレイ１は、ワード線ＷＬとビット線ＢＬとの間に挟持されたピラー状の複数の積層体１０を有する。
【００２１】
ワード線ＷＬとビット線ＢＬとは、平面視で非平行であり、３次元的に交差している。各積層体１０は、ワード線ＷＬとビット線ＢＬとが交差するクロスポイントで、ワード線ＷＬとビット線ＢＬとの間に設けられている。
【００２２】
各ビット線ＢＬは第１の方向Ｘに延び、各ワード線ＷＬは第２の方向Ｙに延びている。第１の方向Ｘと第２の方向Ｙとは交差し、図２においては例えば直交している。複数の積層体１０が２次元方向（ＸＹ方向）に例えばマトリクス状に配列され、さらに、そのマトリクス状のアレイが、ＸＹ平面に対して直交するＺ方向に複数積層されている。図２は、例えば、３行×３列のアレイが４層分積層された部分を表す。
【００２３】
各ワード線ＷＬは、上下の積層体１０間で共有されている。同様に、各ビット線ＢＬは、上下の積層体１０間で共有されている。この構造は、レイヤー数の低減による低コスト化を図れる。
【００２４】
あるいは、ワード線ＷＬ／積層体１０／ビット線ＢＬ／層間絶縁膜／ワード線ＷＬ／積層体１０／ビット線ＢＬを繰り返した構造であってもよい。この構造は、一つの配線（ビット線ＢＬまたはワード線ＷＬ）に接続するメモリセルの数を低減でき、高速動作に適している。
【００２５】
図３に、積層体１０の断面構造を表す。図３は、図２における１層分のアレイのＹＺ断面に対応する。
【００２６】
積層体１０は、ビット線ＢＬとワード線ＷＬとの間に直列接続されたメモリセル２０と非オーミック素子１４とを有する。
【００２７】
メモリセル２０は、上部電極１３と、下部電極１１と、これら上部電極１３と下部電極１１との間に設けられた抵抗変化膜１２とを有する。
【００２８】
抵抗変化膜１２は、電圧、電流、熱、化学エネルギー等で、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とをスイッチング可能で、データを不揮発に記憶する。
【００２９】
非オーミック素子１４として、例えば、ＰＮ接合ダイオード、ＰＩＮ（P-Intrinsic-N）ダイオード、ショットキーダイオード等の各種ダイオード、あるいは、ＭＩＭ（Metal-Insulator-Metal）素子、ＳＩＳ（Silicon-Insulator-Silicon）素子などを用いることができる。
【００３０】
非オーミック素子１４としてダイオードを使用する場合、メモリセル２０のユニポーラ動作が可能である。すなわち、抵抗変化膜１２に印加する電圧の大きさや印加時間の制御により、抵抗変化膜１２の抵抗状態を変化させることができる。
【００３１】
また、非オーミック素子１４として、ＭＩＭ素子、ＳＩＳ素子等を使用する場合、メモリセル２０のバイポーラ動作が可能である。すなわち、抵抗変化膜１２に印加する電圧の極性を変えることで、抵抗変化膜１２の抵抗状態を変化させることができる。
【００３２】
メモリセル２０における下部電極１１及び上部電極１３は、バリアメタルや接着層としての機能も担うことが可能で、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮなどを用いることができる。また、非オーミック素子１４とワード線ＷＬとの間に設けられた層１５は、バリアメタルや接着層として機能し、例えば、Ｔｉ、ＴｉＮなどを用いることができる。
【００３３】
ビット線ＢＬおよびワード線ＷＬとしては、耐熱性に優れ、かつ、低抵抗材料が望ましく、例えば、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉなどを用いることができる。
【００３４】
抵抗変化膜１２は、相対的に抵抗が異なる少なくとも２つの状態に、例えば電気的に切り替え可能である。相対的に抵抗が低い状態をセット状態とし、セット状態よりも抵抗が高い状態をリセット状態とする。
【００３５】
低抵抗状態（セット状態）の抵抗変化膜１２にリセット電圧が印加されると、抵抗変化膜１２は高抵抗状態（リセット状態）に切り替わることができる。高抵抗状態（リセット状態）の抵抗変化膜１２に、リセット電圧よりも高い、もしくはリセット電圧と極性が異なるセット電圧が印加されると、抵抗変化膜１２は低抵抗状態（セット状態）に切り替わることができる。
【００３６】
図４は、メモリセルアレイ１における、ある一層分の一部の模式平面図である。
【００３７】
メモリセルアレイ１の各レイヤーは、複数のセルアレイブロック５０に分けられている。複数のセルアレイブロック５０は、ビット線ＢＬが延びる方向である第１の方向Ｘと、ワード線ＷＬが延びる方向である第２の方向Ｙに、例えばマトリクス状に配列されている。
【００３８】
各ビット線ＢＬは、第１の方向Ｘに配列されたすべてのセルアレイブロック５０間をつないではいない。同様に、各ワード線ＷＬは、第２の方向Ｙに配列されたすべてのセルアレイブロック５０間をつないではいない。これにより、配線長の増大を抑え、ビット線ＢＬやワード線ＷＬにおける電圧降下（ＩＲドロップ）や、非選択メモリセルからのリーク電流を抑制することができる。
【００３９】
ただし、各ビット線ＢＬは、個々のセルアレイブロック５０単位では分断されてはおらず、第１の方向Ｘで隣接する例えば２つのセルアレイブロック５０間で共有されている。同様に、各ワード線ＷＬは、個々のセルアレイブロック５０単位では分断されてはおらず、第２の方向Ｙで隣接する例えば２つのセルアレイブロック５０間で共有されている。これにより、チップ面積の増大を抑制できる。
【００４０】
図４の第１の方向Ｘにおいて、例えば上２つのセルアレイブロック５０間で共有するビット線ＢＬと、下２つのセルアレイブロック５０間で共有するビット線ＢＬとは、第２の方向Ｙに交互に配列されている。
【００４１】
図４の第２の方向Ｙにおいて、例えば左２つのセルアレイブロック５０間で共有するワード線ＷＬと、右２つのセルアレイブロック５０間で共有するワード線ＷＬとは、第１の方向Ｘに交互に配列されている。
【００４２】
次に、メモリセルの例えば書き込み動作（セット動作）について説明する。
【００４３】
動作対象（書き込み）対象のメモリセルを選択メモリセル（単に選択セルともいう）とし、選択セル以外のメモリセルを非選択メモリセル（単に非選択セルともいう）とする。また、選択セルに接続されているビット線ＢＬを選択ビット線とし、選択ビット線以外のビット線ＢＬを非選択ビット線とする。選択セルに接続されているワード線ＷＬを選択ワード線とし、選択ワード線以外のワード線ＷＬを非選択ワード線とする。
【００４４】
以下に説明する動作において、選択ビット線及び非選択ビット線の電位は、図１に示すカラム制御回路２によって制御され、選択ワード線及び非選択ワード線の電位は、図１に示すロウ制御回路３によって制御される。
【００４５】
（第１実施形態）
図５は、半導体記憶装置の動作の第１実施形態を説明するための模式平面図である。
【００４６】
図５において、書き込み対象（セット動作対象）の選択セル２０ａを模式的に黒丸で表す。選択セル２０ａは、選択ビット線Ｂ０１と、選択ワード線Ｗ０１とのクロスポイントに設けられている。
【００４７】
選択セル２０ａを含むセルアレイブロックを、選択セルアレイブロック５０ａとする。また、図５には、選択セルアレイブロック５０ａに対して第１の方向Ｘで隣接する例えば２つの隣接セルアレイブロック５０ｂ、５０ｃを表す。隣接セルアレイブロック５０ｂは、選択セルアレイブロック５０ａに対して図５において下で隣接している。隣接セルアレイブロック５０ｃは、選択セルアレイブロック５０ａに対して図５において上で隣接している。
【００４８】
選択セルアレイブロック５０ａと隣接セルアレイブロック５０ｃとの間で共有されたビット線ＢＬと、選択セルアレイブロック５０ａと隣接セルアレイブロック５０ｂとの間で共有されたビット線ＢＬとは、例えば第２の方向Ｙに交互に配列されている。
【００４９】
選択ビット線Ｂ０１には０ボルトの電位が与えられ、選択ワード線Ｗ０１には、０ボルトよりも高い正電位である第１の電位ＶＰＧＭが与えられる。これにより、選択セル２０ａの抵抗変化膜１２は、高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化させられる。
【００５０】
このとき、非選択ビット線及び非選択ワード線には、０ボルトよりも高く第１の電位ＶＰＧＭよりも低い第２の電位（例えば、ＶＰＧＭ／２）が与えられ、ダイオードなどの非オーミック素子１４の整流性によって、非選択セルの抵抗変化膜１２には動作電圧が印加されない。したがって、非選択セルに対する書き込み動作（セット動作）は行われない。
【００５１】
ここで、隣接するセルアレイブロック間でビット線を共有している構造の場合、以下に説明する問題が懸念される。
【００５２】
例えば、図５において、選択セルアレイブロック５０ａと選択ビット線Ｂ０１を共有している隣接セルアレイブロック５０ｂにおける、選択ビット線Ｂ０１とこれに隣接する非選択ビット線Ｂ１１との間の配線間容量、または選択ビット線Ｂ０１とこれに隣接する非選択ビット線Ｂ１２との間の配線間容量が、書き込み動作に影響を与える場合がある。すなわち、選択セル２０ａの抵抗変化膜１２が低抵抗状態（セット状態）になり、抵抗が低くなると、上記配線間容量に充電された電荷が瞬間的に選択セル２０ａの抵抗変化膜１２に流れてしまう。
【００５３】
そこで、実施形態によれば、非選択ビット線の制御系統を２系統設け、選択ビット線Ｂ０１に他ブロックで隣接する非選択ビット線Ｂ１１及びＢ１２は、他の非選択ビット線とは独立して制御する。
【００５４】
具体的には、上記書き込み動作時、非選択ビット線Ｂ１１及びＢ１２を、選択ビット線Ｂ０１と同じ０ボルトにする。すなわち、他の非選択ビット線は、書き込み動作時、第２の電位に上昇されるのに対して、非選択ビット線Ｂ１１及びＢ１２は、選択ビット線Ｂ０１とともに、電位が上昇されず、書き込み動作時あるいは書き込み動作の前後で０ボルトに保持される。
【００５５】
隣接セルアレイブロック５０ｂで、隣接する選択ビット線Ｂ０１、非選択ビット線Ｂ１１及びＢ１２（図５において太線で表すビット線）の電位を同電位にすることで、それらの配線間容量を抑制することができる。この結果、書き込み動作時に選択セル２０ａに瞬間的に過剰電流が流れるのを防ぐことができる。これにより、スイッチング耐久性を向上させ、書き込み可能回数の低減を抑制し、信頼性の高い半導体記憶装置を提供することができる。
【００５６】
隣接セルアレイブロック５０ｂのワード線ＷＬはすべて非選択であり、第２の電位（ＶＰＧＭ／２）が与えられる。そのため、隣接セルアレイブロック５０ｂにおける、非選択ビット線Ｂ１１及びＢ１２に接続された非選択セルに対する書き込み動作（セット動作）は行われない。
【００５７】
なお、非選択ビット線Ｂ１１及びＢ１２は、選択ビット線Ｂ０１と同電位（０ボルト）にすることに限らず、選択ビット線Ｂ０１との電位差が、他の非選択ビット線と選択ビット線Ｂ０１との間の電位差（ＶＰＧＭ／２）よりも小さければ、上記配線間容量による過渡的な電流の抑制効果が得られる。すなわち、非選択ビット線Ｂ１１及びＢ１２には、０ボルト以上で上記第２の電位（ＶＰＧＭ／２）よりも低い第３の電位を与えることができる。
【００５８】
非選択ビット線Ｂ１１及びＢ１２を０ボルトにすると、隣接セルアレイブロック５０ｂにおける非選択ビット線Ｂ１１またはＢ１２と、非選択ワード線との間の非選択セルに（ＶＰＧＭ／２）の電圧がかかる。
【００５９】
一方、非選択ビット線Ｂ１１及びＢ１２に０ボルトより高い電位（ただし、（ＶＰＧＭ／２）より低い電位）を与えると、隣接セルアレイブロック５０ｂにおける非選択ビット線Ｂ１１またはＢ１２と、非選択ワード線との間の非選択セルには（ＶＰＧＭ／２）よりも小さい電圧がかかる。このため、その非選択セルの誤セット動作防止の確実性を高くできる。
【００６０】
（第２実施形態）
図６は、半導体記憶装置の動作の第２実施形態を説明するための模式平面図である。
【００６１】
第２実施形態では、複数の選択セル２０ａを同時に選択し、並列動作させる。図６において、書き込み対象（セット動作対象）の選択セル２０ａを模式的に黒丸で表す。
【００６２】
選択セル２０ａは、選択ビット線Ｂ０１と選択ワード線Ｗ０１とのクロスポイントに設けられている。また、選択セル２０ａは、選択ビット線Ｂ０２と選択ワード線Ｗ０１とのクロスポイントに設けられている。また、選択セル２０ａは、選択ビット線Ｂ０３と選択ワード線Ｗ０１とのクロスポイントに設けられている。また、選択セル２０ａは、選択ビット線Ｂ０４と選択ワード線Ｗ０１とのクロスポイントに設けられている。
【００６３】
選択セル２０ａを含むセルアレイブロックを、選択セルアレイブロック５０ａとする。また、図６には、選択セルアレイブロック５０ａに対して第１の方向Ｘで隣接する例えば２つの隣接セルアレイブロック５０ｂ、５０ｃを表す。隣接セルアレイブロック５０ｂは、選択セルアレイブロック５０ａに対して図６において下で隣接している。隣接セルアレイブロック５０ｃは、選択セルアレイブロック５０ａに対して図６において上で隣接している。
【００６４】
選択セルアレイブロック５０ａと隣接セルアレイブロック５０ｃとの間で共有されたビット線ＢＬと、選択セルアレイブロック５０ａと隣接セルアレイブロック５０ｂとの間で共有されたビット線ＢＬとは、例えば第２の方向Ｙに交互に配列されている。
【００６５】
選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４には０ボルトの電位が与えられ、選択ワード線Ｗ０１には、０ボルトよりも高い正電位である第１の電位ＶＰＧＭが与えられる。これにより、選択セル２０ａの抵抗変化膜１２は、高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化させられる。
【００６６】
このとき、非選択ビット線及び非選択ワード線には、０ボルトよりも高く第１の電位ＶＰＧＭよりも低い第２の電位（例えば、ＶＰＧＭ／２）が与えられ、ダイオードなどの非オーミック素子１４の整流性によって、非選択セルの抵抗変化膜１２には動作電圧が印加されない。したがって、非選択セルに対する書き込み動作（セット動作）は行われない。
【００６７】
ただし、第２実施形態においても、第１実施形態と同様、選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４に対して他ブロックで隣接する非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５は、他の非選択ビット線とは独立して制御する。すなわち、第２実施形態によれば、非選択ビット線の制御系統を２系統設けている。
【００６８】
具体的には、上記書き込み動作時、非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５を、選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４と同じ０ボルトにする。すなわち、他の非選択ビット線は、書き込み動作時、第２の電位に上昇されるのに対して、非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５は、選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４とともに、電位が上昇されず、書き込み動作時あるいは書き込み動作の前後で０ボルトに保持される。
【００６９】
隣接セルアレイブロック５０ｂで、隣接する選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４と、非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５（図６において太線で表すビット線）との電位を同電位にすることで、それらの配線間容量を抑制することができる。この結果、書き込み動作時に選択セル２０ａに瞬間的に過剰電流が流れるのを防ぐことができる。これにより、スイッチング耐久性を向上させ、書き込み可能回数の低減を抑制し、信頼性の高い半導体記憶装置を提供することができる。
【００７０】
隣接セルアレイブロック５０ｂのワード線ＷＬはすべて非選択であり、第２の電位（ＶＰＧＭ／２）が与えられる。そのため、隣接セルアレイブロック５０ｂにおける、非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５に接続された非選択セルに対する書き込み動作（セット動作）は行われない。
【００７１】
なお、第２実施形態においても、非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５は、選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４と同電位（０ボルト）にすることに限らず、０ボルト以上で上記第２の電位（ＶＰＧＭ／２）よりも低い第３の電位に制御すれば、上記配線間容量による過渡的な電流の抑制効果が得られる。
【００７２】
（第３実施形態）
図７は、半導体記憶装置の動作の第３実施形態を説明するための模式平面図である。
【００７３】
図７において、書き込み対象（セット動作対象）の選択セル２０ａを模式的に黒丸で表す。選択セル２０ａは、選択ビット線Ｂ０１と、選択ワード線Ｗ０１とのクロスポイントに設けられている。
【００７４】
選択セル２０ａを含むセルアレイブロックを、選択セルアレイブロック５０ａとする。また、図７には、選択セルアレイブロック５０ａに対して第２の方向Ｙで隣接する隣接セルアレイブロック５０ｂを表す。
【００７５】
前述した第１及び第２実施形態は、抵抗変化膜１２に対して逆極性の電圧をかけることで抵抗状態を変化させるいわゆるバイポーラ動作に適用される。これに対して、第３実施形態は、抵抗変化膜１２に対する印加電圧の大きさや印加時間の制御により、抵抗変化膜１２の抵抗状態を変化させるいわゆるユニポーラ動作に適用される。
【００７６】
このユニポーラ動作においては、選択ワード線Ｗ０１には０ボルトの電位が与えられ、選択ビット線Ｂ０１には、０ボルトよりも高い正電位である第１の電位ＶＰＧＭが与えられる。これにより、選択セル２０ａの抵抗変化膜１２は、高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化させられる。
【００７７】
このとき、非選択ビット線には０ボルトが与えられ、非選択ワード線には上記第１の電位ＶＰＧＭが与えられ、ダイオードなどの非オーミック素子１４の整流性によって、非選択セルの抵抗変化膜１２には動作電圧が印加されない。したがって、非選択セルに対する書き込み動作（セット動作）は行われない。
【００７８】
ただし、第３実施形態においては、非選択ワード線の制御系統を２系統設け、選択ワード線Ｗ０１に対して他ブロックで隣接する非選択ワード線Ｗ１１及びＷ１２は、他の非選択ワード線とは独立して制御する。
【００７９】
具体的には、上記書き込み動作時、非選択ワード線Ｗ１１及びＷ１２を、選択ワード線Ｗ０１と同じ０ボルトにする。すなわち、他の非選択ワード線は、書き込み動作時、第１の電位に上昇されるのに対して、非選択ワード線Ｗ１１及びＷ１２は、選択ワード線Ｗ０１とともに、電位が上昇されず、書き込み動作時あるいは書き込み動作の前後で０ボルトに保持される。
【００８０】
隣接セルアレイブロック５０ｂで、隣接する選択ワード線Ｗ０１、非選択ワード線Ｗ１１及びＷ１２（図７において太線で表すワード線）の電位を同電位にすることで、それらの配線間容量を抑制することができる。この結果、書き込み動作時に選択セル２０ａに瞬間的に過剰電流が流れるのを防ぐことができる。これにより、スイッチング耐久性を向上させ、書き込み可能回数の低減を抑制し、信頼性の高い半導体記憶装置を提供することができる。
【００８１】
隣接セルアレイブロック５０ｂのビット線ＢＬはすべて非選択であり、０ボルトである。そのため、隣接セルアレイブロック５０ｂにおける、非選択ワード線Ｗ１１及びＷ１２に接続された非選択セルに対する書き込み動作（セット動作）は行われない。
【００８２】
（第４実施形態）
図８は、半導体記憶装置の動作の第４実施形態を説明するための模式平面図である。
【００８３】
第４実施形態では、複数の選択セル２０ａを同時に選択し、並列動作させる。図８において、書き込み対象（セット動作対象）の選択セル２０ａを模式的に黒丸で表す。
【００８４】
選択セル２０ａは、選択ワード線Ｗ０１と、選択ビット線Ｂ０１とのクロスポイントに設けられている。また、選択セル２０ａは、選択ワード線Ｗ０２と、選択ビット線Ｂ０１とのクロスポイントに設けられている。また、選択セル２０ａは、選択ワード線Ｗ０３と、選択ビット線Ｂ０１とのクロスポイントに設けられている。
【００８５】
選択セル２０ａを含むセルアレイブロックを、選択セルアレイブロック５０ａとする。また、図８には、選択セルアレイブロック５０ａに対して第２の方向Ｙで隣接する隣接セルアレイブロック５０ｂを表す。
【００８６】
第４実施形態もユニポーラ動作に適用される。このユニポーラ動作においては、選択ワード線Ｗ０１、Ｗ０２及びＷ０３には０ボルトの電位が与えられ、選択ビット線Ｂ０１には、０ボルトよりも高い正電位である第１の電位ＶＰＧＭが与えられる。これにより、選択セル２０ａの抵抗変化膜１２は、高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化させられる。
【００８７】
このとき、非選択ビット線には０ボルトが与えられ、非選択ワード線には上記第１の電位ＶＰＧＭが与えられ、ダイオードなどの非オーミック素子１４の整流性によって、非選択セルの抵抗変化膜１２には動作電圧が印加されない。したがって、非選択セルに対する書き込み動作（セット動作）は行われない。
【００８８】
ただし、第４実施形態においても、第３実施形態と同様、非選択ワード線の制御系統を２系統設け、選択ワード線Ｗ０１、Ｗ０２及びＷ０３に対して他ブロックで隣接する非選択ワード線Ｗ１１、Ｗ１２、Ｗ１３及びＷ１４は、他の非選択ワード線とは独立して制御する。
【００８９】
具体的には、上記書き込み動作時、非選択ワード線Ｗ１１、Ｗ１２、Ｗ１３及びＷ１４を、選択ワード線Ｗ０１、Ｗ０２及びＷ０３と同じ０ボルトにする。すなわち、他の非選択ワード線は、書き込み動作時、第１の電位に上昇されるのに対して、非選択ワード線Ｗ１１、Ｗ１２、Ｗ１３及びＷ１４は、選択ワード線Ｗ０１、Ｗ０２及びＷ０３とともに、電位が上昇されず、書き込み時あるいは書き込み動作の前後で０ボルトに保持される。
【００９０】
隣接セルアレイブロック５０ｂで、隣接する選択ワード線Ｗ０１、Ｗ０２及びＷ０３、非選択ワード線Ｗ１１、Ｗ１２、Ｗ１３及びＷ１４（図８において太線で表すワード線）の電位を同電位にすることで、それらの配線間容量を抑制することができる。この結果、書き込み動作時に選択セル２０ａに瞬間的に過剰電流が流れるのを防ぐことができる。これにより、スイッチング耐久性を向上させ、書き込み可能回数の低減を抑制し、信頼性の高い半導体記憶装置を提供することができる。
【００９１】
隣接セルアレイブロック５０ｂのビット線ＢＬはすべて非選択であり、０ボルトである。そのため、隣接セルアレイブロック５０ｂにおける、非選択ワード線Ｗ１１、Ｗ１２、Ｗ１３及びＷ１４に接続された非選択セルに対する書き込み動作（セット動作）は行われない。
【００９２】
前述した実施形態は、選択セルに対する書き込み動作（セット動作）時に限らず、消去動作（リセット動作）時にも適用可能である。
【００９３】
例えば、図５に示すバイポーラ動作において、消去動作時は、選択ビット線Ｂ０１に第１の電位ＶＰＧＭを与え、選択ワード線Ｗ０１を０ボルトにする。
【００９４】
このとき、図７を参照して説明した動作と同様の動作を適用できる。すなわち、選択ワード線Ｗ０１の電位と、隣接セルアレイブロック５０ｂにおける選択ワード線Ｗ０１に隣接する非選択ワード線Ｗ１１及びＷ１２の電位を上昇させずに０ボルトに保持することにより、それらの配線間容量を抑制し、選択セル２０ａに配線間容量から過渡的に電流が流れるのを防ぐことができる。
【００９５】
なお、抵抗変化膜が高抵抗状態から低抵抗状態になる動作を消去動作、低抵抗状態から高抵抗状態になる動作を書き込み動作とする場合もある。
【００９６】
いずれにしても、抵抗変化膜が低抵抗状態から高抵抗状態に変化するときよりも、高抵抗状態から低抵抗状態に変化して選択セルの抵抗が低くなったときに、配線間容量の電荷が選択セルに流れやすく、選択セルの動作が大きな影響を受けやすい。
【００９７】
したがって、選択セルの抵抗変化膜を高抵抗状態から低抵抗状態に変化させるときに、選択配線（選択ビット線または選択ワード線）、および隣接セルアレイブロックにおける選択配線に隣接する非選択配線（非選択ビット線または非選択ワード線）の電位を０ボルトもしくは上記第３の電位に制御すると有効である。
【００９８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９９】
１…メモリセルアレイ、１０…積層体、１２…抵抗変化膜、２０…メモリセル、２０ａ…選択メモリセル、５０…セルアレイブロック、５０ａ…選択セルアレイブロック、５０ｂ，５０ｃ…隣接セルアレイブロック、ＢＬ…ビット線、Ｂ０１，Ｂ０２，Ｂ０３，Ｂ０４…選択ビット線、ＷＬ…ワード線、Ｗ０１，Ｗ０２，Ｗ０３…選択ワード線
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
新しい不揮発性半導体記憶装置として、ワード線と、ビット線と、これらに挟持された記録層としての抵抗変化膜とを複数積み重ねた構造が提案されている。抵抗変化膜に対する印加電圧の大きさ、極性、印加時間の制御などによって、抵抗変化膜を相対的に抵抗が異なる少なくとも２つの抵抗状態に切り替えることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−８００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置のスイッチング耐久性の向上を図る。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、複数のセルアレイブロックと、制御回路と、を備えている。それぞれの前記セルアレイブロックは、第１の方向に延びる複数のビット線と、前記第１の方向に対して交差する第２の方向に延びる複数のワード線と、前記ビット線と前記ワード線との交差部で前記ビット線と前記ワード線との間に設けられ、抵抗変化膜を含む複数のメモリセルと、を有する。前記複数のセルアレイブロックは、前記第１の方向で隣接するセルアレイブロック間で前記ビット線を共有している。前記制御回路は、前記複数のメモリセルの中から選択された選択メモリセルに接続された選択ビット線を０ボルトにし、前記選択メモリセルに接続された選択ワード線に０ボルトよりも高い第１の電位を与え、前記選択ワード線以外の非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、前記選択メモリセルを含む選択セルアレイブロックに前記第１の方向で隣接し前記選択ビット線を前記選択セルアレイブロックと共有する隣接セルアレイブロックにおける、前記選択ビット線に隣接する非選択ビット線に０ボルト以上で前記第２の電位よりも低い第３の電位を与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、前記選択メモリセルの前記抵抗変化膜の抵抗状態を変化させる。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置の構成を示すブロック図。
【図２】実施形態の半導体記憶装置のメモリセルアレイの一部の模式斜視図。
【図３】実施形態の半導体記憶装置のメモリセルの模式断面図。
【図４】実施形態の半導体記憶装置のメモリセルアレイの一部の模式平面図。
【図５】第１実施形態の半導体記憶装置の動作を説明するための模式平面図。
【図６】第２実施形態の半導体記憶装置の動作を説明するための模式平面図。
【図７】第３実施形態の半導体記憶装置の動作を説明するための模式平面図。
【図８】第４実施形態の半導体記憶装置の動作を説明するための模式平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体記憶装置の構成を示すブロック図である。
【０００９】
実施形態の半導体記憶装置は、いわゆる３次元クロスポイント型のメモリセルアレイ１を有する。メモリセルアレイ１は、後述するように、３次元配列された複数のメモリセルと、メモリセルを介在させて積層された複数のビット線及びワード線を有する。
【００１０】
カラム制御回路２はメモリセルアレイ１のビット線の電位を制御し、ロウ制御回路３はメモリセルアレイ１のワード線の電位を制御する。ビット線及びワード線の電位制御により、メモリセルに対するデータ消去、データ書き込み、データ読み出しが制御される。
【００１１】
メモリセルアレイ１は、複数のセルアレイブロックと呼ばれる単位ごとに分けられることも可能であり、その場合、個々のセルアレイブロックごとにカラム制御回路２とロウ制御回路３を有していてもよいし、複数のセルアレイブロックでカラム制御回路２とロウ制御回路３を共有してもよい。
【００１２】
カラム制御回路２は、データ入出力バッファ６に接続されている。データ入出力バッファ６は、外部のホストコントローラ９に外部Ｉ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、ホストコントローラ９から受け取った書き込みデータをカラム制御回路２に送り、また、カラム制御回路２から読み出したデータを受け取る。また、読み出しデータはカラム制御回路２にラッチされ、データ入出力バッファ６及び外部Ｉ／Ｏ線を介して外部に出力することも可能である。
【００１３】
メモリセルを選択するためのアドレスデータは、外部からステートマシン８を介してカラム制御回路２やロウ制御回路３に送られる。また、ホストコントローラ９からのコマンドデータはコマンドインターフェイス７に送られる。
【００１４】
コマンドインターフェイス７は、ホストコントローラ９からの制御信号を受け、データ入出力バッファ６に入力されたデータが、書き込みデータか、コマンドデータか、アドレスデータかを判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン８に転送する。
【００１５】
ステートマシン８は、半導体記憶装置全体を管理する。すなわち、ステートマシン８は、ホストコントローラ９からのコマンドを受け、読み出し、書き込み、消去、データの入出力管理などを行う。
【００１６】
また、ホストコントローラ９は、ステートマシン８が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、前記ステータス情報は、書き込み、消去の制御にも利用される。
【００１７】
メモリセルアレイ１は、基板（例えばシリコン基板）上に形成される。カラム制御回路２、ロウ制御回路３などは、メモリセルアレイ１の直下の基板表面に形成可能である。この場合、半導体記憶装置のチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることが可能である。
【００１８】
また、ステートマシン８によってパルスジェネレータ４が制御される。この制御により、パルスジェネレータ４は任意の電圧、任意のタイミングのパルスを出力することが可能となる。パルスジェネレータ４で生成されたパルスは、ロウ制御回路３で選択された任意のワード線へ転送することが可能である。
【００１９】
図２は、メモリセルアレイ１の一部の模式斜視図である。
【００２０】
メモリセルアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬを有する。さらに、メモリセルアレイ１は、ワード線ＷＬとビット線ＢＬとの間に挟持されたピラー状の複数の積層体１０を有する。
【００２１】
ワード線ＷＬとビット線ＢＬとは、平面視で非平行であり、３次元的に交差している。各積層体１０は、ワード線ＷＬとビット線ＢＬとが交差するクロスポイントで、ワード線ＷＬとビット線ＢＬとの間に設けられている。
【００２２】
各ビット線ＢＬは第１の方向Ｘに延び、各ワード線ＷＬは第２の方向Ｙに延びている。第１の方向Ｘと第２の方向Ｙとは交差し、図２においては例えば直交している。複数の積層体１０が２次元方向（ＸＹ方向）に例えばマトリクス状に配列され、さらに、そのマトリクス状のアレイが、ＸＹ平面に対して直交するＺ方向に複数積層されている。図２は、例えば、３行×３列のアレイが４層分積層された部分を表す。
【００２３】
各ワード線ＷＬは、上下の積層体１０間で共有されている。同様に、各ビット線ＢＬは、上下の積層体１０間で共有されている。この構造は、レイヤー数の低減による低コスト化を図れる。
【００２４】
あるいは、ワード線ＷＬ／積層体１０／ビット線ＢＬ／層間絶縁膜／ワード線ＷＬ／積層体１０／ビット線ＢＬを繰り返した構造であってもよい。この構造は、一つの配線（ビット線ＢＬまたはワード線ＷＬ）に接続するメモリセルの数を低減でき、高速動作に適している。
【００２５】
図３に、積層体１０の断面構造を表す。図３は、図２における１層分のアレイのＹＺ断面に対応する。
【００２６】
積層体１０は、ビット線ＢＬとワード線ＷＬとの間に直列接続されたメモリセル２０と非オーミック素子１４とを有する。
【００２７】
メモリセル２０は、上部電極１３と、下部電極１１と、これら上部電極１３と下部電極１１との間に設けられた抵抗変化膜１２とを有する。
【００２８】
抵抗変化膜１２は、電圧、電流、熱、化学エネルギー等で、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とをスイッチング可能で、データを不揮発に記憶する。
【００２９】
非オーミック素子１４として、例えば、ＰＮ接合ダイオード、ＰＩＮ（P-Intrinsic-N）ダイオード、ショットキーダイオード等の各種ダイオード、あるいは、ＭＩＭ（Metal-Insulator-Metal）素子、ＳＩＳ（Silicon-Insulator-Silicon）素子などを用いることができる。
【００３０】
非オーミック素子１４としてダイオードを使用する場合、メモリセル２０のユニポーラ動作が可能である。すなわち、抵抗変化膜１２に印加する電圧の大きさや印加時間の制御により、抵抗変化膜１２の抵抗状態を変化させることができる。
【００３１】
また、非オーミック素子１４として、ＭＩＭ素子、ＳＩＳ素子等を使用する場合、メモリセル２０のバイポーラ動作が可能である。すなわち、抵抗変化膜１２に印加する電圧の極性を変えることで、抵抗変化膜１２の抵抗状態を変化させることができる。
【００３２】
メモリセル２０における下部電極１１及び上部電極１３は、バリアメタルや接着層としての機能も担うことが可能で、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮなどを用いることができる。また、非オーミック素子１４とワード線ＷＬとの間に設けられた層１５は、バリアメタルや接着層として機能し、例えば、Ｔｉ、ＴｉＮなどを用いることができる。
【００３３】
ビット線ＢＬおよびワード線ＷＬとしては、耐熱性に優れ、かつ、低抵抗材料が望ましく、例えば、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉなどを用いることができる。
【００３４】
抵抗変化膜１２は、相対的に抵抗が異なる少なくとも２つの状態に、例えば電気的に切り替え可能である。相対的に抵抗が低い状態をセット状態とし、セット状態よりも抵抗が高い状態をリセット状態とする。
【００３５】
低抵抗状態（セット状態）の抵抗変化膜１２にリセット電圧が印加されると、抵抗変化膜１２は高抵抗状態（リセット状態）に切り替わることができる。高抵抗状態（リセット状態）の抵抗変化膜１２に、リセット電圧よりも高い、もしくはリセット電圧と極性が異なるセット電圧が印加されると、抵抗変化膜１２は低抵抗状態（セット状態）に切り替わることができる。
【００３６】
図４は、メモリセルアレイ１における、ある一層分の一部の模式平面図である。
【００３７】
メモリセルアレイ１の各レイヤーは、複数のセルアレイブロック５０に分けられている。複数のセルアレイブロック５０は、ビット線ＢＬが延びる方向である第１の方向Ｘと、ワード線ＷＬが延びる方向である第２の方向Ｙに、例えばマトリクス状に配列されている。
【００３８】
各ビット線ＢＬは、第１の方向Ｘに配列されたすべてのセルアレイブロック５０間をつないではいない。同様に、各ワード線ＷＬは、第２の方向Ｙに配列されたすべてのセルアレイブロック５０間をつないではいない。これにより、配線長の増大を抑え、ビット線ＢＬやワード線ＷＬにおける電圧降下（ＩＲドロップ）や、非選択メモリセルからのリーク電流を抑制することができる。
【００３９】
ただし、各ビット線ＢＬは、個々のセルアレイブロック５０単位では分断されてはおらず、第１の方向Ｘで隣接する例えば２つのセルアレイブロック５０間で共有されている。同様に、各ワード線ＷＬは、個々のセルアレイブロック５０単位では分断されてはおらず、第２の方向Ｙで隣接する例えば２つのセルアレイブロック５０間で共有されている。これにより、チップ面積の増大を抑制できる。
【００４０】
図４の第１の方向Ｘにおいて、例えば上２つのセルアレイブロック５０間で共有するビット線ＢＬと、下２つのセルアレイブロック５０間で共有するビット線ＢＬとは、第２の方向Ｙに交互に配列されている。
【００４１】
図４の第２の方向Ｙにおいて、例えば左２つのセルアレイブロック５０間で共有するワード線ＷＬと、右２つのセルアレイブロック５０間で共有するワード線ＷＬとは、第１の方向Ｘに交互に配列されている。
【００４２】
次に、メモリセルの例えば書き込み動作（セット動作）について説明する。
【００４３】
動作対象（書き込み）対象のメモリセルを選択メモリセル（単に選択セルともいう）とし、選択セル以外のメモリセルを非選択メモリセル（単に非選択セルともいう）とする。また、選択セルに接続されているビット線ＢＬを選択ビット線とし、選択ビット線以外のビット線ＢＬを非選択ビット線とする。選択セルに接続されているワード線ＷＬを選択ワード線とし、選択ワード線以外のワード線ＷＬを非選択ワード線とする。
【００４４】
以下に説明する動作において、選択ビット線及び非選択ビット線の電位は、図１に示すカラム制御回路２によって制御され、選択ワード線及び非選択ワード線の電位は、図１に示すロウ制御回路３によって制御される。
【００４５】
（第１実施形態）
図５は、半導体記憶装置の動作の第１実施形態を説明するための模式平面図である。
【００４６】
図５において、書き込み対象（セット動作対象）の選択セル２０ａを模式的に黒丸で表す。選択セル２０ａは、選択ビット線Ｂ０１と、選択ワード線Ｗ０１とのクロスポイントに設けられている。
【００４７】
選択セル２０ａを含むセルアレイブロックを、選択セルアレイブロック５０ａとする。また、図５には、選択セルアレイブロック５０ａに対して第１の方向Ｘで隣接する例えば２つの隣接セルアレイブロック５０ｂ、５０ｃを表す。隣接セルアレイブロック５０ｂは、選択セルアレイブロック５０ａに対して図５において下で隣接している。隣接セルアレイブロック５０ｃは、選択セルアレイブロック５０ａに対して図５において上で隣接している。
【００４８】
選択セルアレイブロック５０ａと隣接セルアレイブロック５０ｃとの間で共有されたビット線ＢＬと、選択セルアレイブロック５０ａと隣接セルアレイブロック５０ｂとの間で共有されたビット線ＢＬとは、例えば第２の方向Ｙに交互に配列されている。
【００４９】
選択ビット線Ｂ０１には０ボルトの電位が与えられ、選択ワード線Ｗ０１には、０ボルトよりも高い正電位である第１の電位ＶＰＧＭが与えられる。これにより、選択セル２０ａの抵抗変化膜１２は、高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化させられる。
【００５０】
このとき、非選択ビット線及び非選択ワード線には、０ボルトよりも高く第１の電位ＶＰＧＭよりも低い第２の電位（例えば、ＶＰＧＭ／２）が与えられ、ダイオードなどの非オーミック素子１４の整流性によって、非選択セルの抵抗変化膜１２には動作電圧が印加されない。したがって、非選択セルに対する書き込み動作（セット動作）は行われない。
【００５１】
ここで、隣接するセルアレイブロック間でビット線を共有している構造の場合、以下に説明する問題が懸念される。
【００５２】
例えば、図５において、選択セルアレイブロック５０ａと選択ビット線Ｂ０１を共有している隣接セルアレイブロック５０ｂにおける、選択ビット線Ｂ０１とこれに隣接する非選択ビット線Ｂ１１との間の配線間容量、または選択ビット線Ｂ０１とこれに隣接する非選択ビット線Ｂ１２との間の配線間容量が、書き込み動作に影響を与える場合がある。すなわち、選択セル２０ａの抵抗変化膜１２が低抵抗状態（セット状態）になり、抵抗が低くなると、上記配線間容量に充電された電荷が瞬間的に選択セル２０ａの抵抗変化膜１２に流れてしまう。
【００５３】
そこで、実施形態によれば、非選択ビット線の制御系統を２系統設け、選択ビット線Ｂ０１に他ブロックで隣接する非選択ビット線Ｂ１１及びＢ１２は、他の非選択ビット線とは独立して制御する。
【００５４】
具体的には、上記書き込み動作時、非選択ビット線Ｂ１１及びＢ１２を、選択ビット線Ｂ０１と同じ０ボルトにする。すなわち、他の非選択ビット線は、書き込み動作時、第２の電位に上昇されるのに対して、非選択ビット線Ｂ１１及びＢ１２は、選択ビット線Ｂ０１とともに、電位が上昇されず、書き込み動作時あるいは書き込み動作の前後で０ボルトに保持される。
【００５５】
隣接セルアレイブロック５０ｂで、隣接する選択ビット線Ｂ０１、非選択ビット線Ｂ１１及びＢ１２（図５において太線で表すビット線）の電位を同電位にすることで、それらの配線間容量を抑制することができる。この結果、書き込み動作時に選択セル２０ａに瞬間的に過剰電流が流れるのを防ぐことができる。これにより、スイッチング耐久性を向上させ、書き込み可能回数の低減を抑制し、信頼性の高い半導体記憶装置を提供することができる。
【００５６】
隣接セルアレイブロック５０ｂのワード線ＷＬはすべて非選択であり、第２の電位（ＶＰＧＭ／２）が与えられる。そのため、隣接セルアレイブロック５０ｂにおける、非選択ビット線Ｂ１１及びＢ１２に接続された非選択セルに対する書き込み動作（セット動作）は行われない。
【００５７】
なお、非選択ビット線Ｂ１１及びＢ１２は、選択ビット線Ｂ０１と同電位（０ボルト）にすることに限らず、選択ビット線Ｂ０１との電位差が、他の非選択ビット線と選択ビット線Ｂ０１との間の電位差（ＶＰＧＭ／２）よりも小さければ、上記配線間容量による過渡的な電流の抑制効果が得られる。すなわち、非選択ビット線Ｂ１１及びＢ１２には、０ボルト以上で上記第２の電位（ＶＰＧＭ／２）よりも低い第３の電位を与えることができる。
【００５８】
非選択ビット線Ｂ１１及びＢ１２を０ボルトにすると、隣接セルアレイブロック５０ｂにおける非選択ビット線Ｂ１１またはＢ１２と、非選択ワード線との間の非選択セルに（ＶＰＧＭ／２）の電圧がかかる。
【００５９】
一方、非選択ビット線Ｂ１１及びＢ１２に０ボルトより高い電位（ただし、（ＶＰＧＭ／２）より低い電位）を与えると、隣接セルアレイブロック５０ｂにおける非選択ビット線Ｂ１１またはＢ１２と、非選択ワード線との間の非選択セルには（ＶＰＧＭ／２）よりも小さい電圧がかかる。このため、その非選択セルの誤セット動作防止の確実性を高くできる。
【００６０】
（第２実施形態）
図６は、半導体記憶装置の動作の第２実施形態を説明するための模式平面図である。
【００６１】
第２実施形態では、複数の選択セル２０ａを同時に選択し、並列動作させる。図６において、書き込み対象（セット動作対象）の選択セル２０ａを模式的に黒丸で表す。
【００６２】
選択セル２０ａは、選択ビット線Ｂ０１と選択ワード線Ｗ０１とのクロスポイントに設けられている。また、選択セル２０ａは、選択ビット線Ｂ０２と選択ワード線Ｗ０１とのクロスポイントに設けられている。また、選択セル２０ａは、選択ビット線Ｂ０３と選択ワード線Ｗ０１とのクロスポイントに設けられている。また、選択セル２０ａは、選択ビット線Ｂ０４と選択ワード線Ｗ０１とのクロスポイントに設けられている。
【００６３】
選択セル２０ａを含むセルアレイブロックを、選択セルアレイブロック５０ａとする。また、図６には、選択セルアレイブロック５０ａに対して第１の方向Ｘで隣接する例えば２つの隣接セルアレイブロック５０ｂ、５０ｃを表す。隣接セルアレイブロック５０ｂは、選択セルアレイブロック５０ａに対して図６において下で隣接している。隣接セルアレイブロック５０ｃは、選択セルアレイブロック５０ａに対して図６において上で隣接している。
【００６４】
選択セルアレイブロック５０ａと隣接セルアレイブロック５０ｃとの間で共有されたビット線ＢＬと、選択セルアレイブロック５０ａと隣接セルアレイブロック５０ｂとの間で共有されたビット線ＢＬとは、例えば第２の方向Ｙに交互に配列されている。
【００６５】
選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４には０ボルトの電位が与えられ、選択ワード線Ｗ０１には、０ボルトよりも高い正電位である第１の電位ＶＰＧＭが与えられる。これにより、選択セル２０ａの抵抗変化膜１２は、高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化させられる。
【００６６】
このとき、非選択ビット線及び非選択ワード線には、０ボルトよりも高く第１の電位ＶＰＧＭよりも低い第２の電位（例えば、ＶＰＧＭ／２）が与えられ、ダイオードなどの非オーミック素子１４の整流性によって、非選択セルの抵抗変化膜１２には動作電圧が印加されない。したがって、非選択セルに対する書き込み動作（セット動作）は行われない。
【００６７】
ただし、第２実施形態においても、第１実施形態と同様、選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４に対して他ブロックで隣接する非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５は、他の非選択ビット線とは独立して制御する。すなわち、第２実施形態によれば、非選択ビット線の制御系統を２系統設けている。
【００６８】
具体的には、上記書き込み動作時、非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５を、選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４と同じ０ボルトにする。すなわち、他の非選択ビット線は、書き込み動作時、第２の電位に上昇されるのに対して、非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５は、選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４とともに、電位が上昇されず、書き込み動作時あるいは書き込み動作の前後で０ボルトに保持される。
【００６９】
隣接セルアレイブロック５０ｂで、隣接する選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４と、非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５（図６において太線で表すビット線）との電位を同電位にすることで、それらの配線間容量を抑制することができる。この結果、書き込み動作時に選択セル２０ａに瞬間的に過剰電流が流れるのを防ぐことができる。これにより、スイッチング耐久性を向上させ、書き込み可能回数の低減を抑制し、信頼性の高い半導体記憶装置を提供することができる。
【００７０】
隣接セルアレイブロック５０ｂのワード線ＷＬはすべて非選択であり、第２の電位（ＶＰＧＭ／２）が与えられる。そのため、隣接セルアレイブロック５０ｂにおける、非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５に接続された非選択セルに対する書き込み動作（セット動作）は行われない。
【００７１】
なお、第２実施形態においても、非選択ビット線Ｂ１１、Ｂ１２、Ｂ１３、Ｂ１４及びＢ１５は、選択ビット線Ｂ０１、Ｂ０２、Ｂ０３及びＢ０４と同電位（０ボルト）にすることに限らず、０ボルト以上で上記第２の電位（ＶＰＧＭ／２）よりも低い第３の電位に制御すれば、上記配線間容量による過渡的な電流の抑制効果が得られる。
【００７２】
（第３実施形態）
図７は、半導体記憶装置の動作の第３実施形態を説明するための模式平面図である。
【００７３】
図７において、書き込み対象（セット動作対象）の選択セル２０ａを模式的に黒丸で表す。選択セル２０ａは、選択ビット線Ｂ０１と、選択ワード線Ｗ０１とのクロスポイントに設けられている。
【００７４】
選択セル２０ａを含むセルアレイブロックを、選択セルアレイブロック５０ａとする。また、図７には、選択セルアレイブロック５０ａに対して第２の方向Ｙで隣接する隣接セルアレイブロック５０ｂを表す。
【００７５】
前述した第１及び第２実施形態は、抵抗変化膜１２に対して逆極性の電圧をかけることで抵抗状態を変化させるいわゆるバイポーラ動作に適用される。これに対して、第３実施形態は、抵抗変化膜１２に対する印加電圧の大きさや印加時間の制御により、抵抗変化膜１２の抵抗状態を変化させるいわゆるユニポーラ動作に適用される。
【００７６】
このユニポーラ動作においては、選択ワード線Ｗ０１には０ボルトの電位が与えられ、選択ビット線Ｂ０１には、０ボルトよりも高い正電位である第１の電位ＶＰＧＭが与えられる。これにより、選択セル２０ａの抵抗変化膜１２は、高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化させられる。
【００７７】
このとき、非選択ビット線には０ボルトが与えられ、非選択ワード線には上記第１の電位ＶＰＧＭが与えられ、ダイオードなどの非オーミック素子１４の整流性によって、非選択セルの抵抗変化膜１２には動作電圧が印加されない。したがって、非選択セルに対する書き込み動作（セット動作）は行われない。
【００７８】
ただし、第３実施形態においては、非選択ワード線の制御系統を２系統設け、選択ワード線Ｗ０１に対して他ブロックで隣接する非選択ワード線Ｗ１１及びＷ１２は、他の非選択ワード線とは独立して制御する。
【００７９】
具体的には、上記書き込み動作時、非選択ワード線Ｗ１１及びＷ１２を、選択ワード線Ｗ０１と同じ０ボルトにする。すなわち、他の非選択ワード線は、書き込み動作時、第１の電位に上昇されるのに対して、非選択ワード線Ｗ１１及びＷ１２は、選択ワード線Ｗ０１とともに、電位が上昇されず、書き込み動作時あるいは書き込み動作の前後で０ボルトに保持される。
【００８０】
隣接セルアレイブロック５０ｂで、隣接する選択ワード線Ｗ０１、非選択ワード線Ｗ１１及びＷ１２（図７において太線で表すワード線）の電位を同電位にすることで、それらの配線間容量を抑制することができる。この結果、書き込み動作時に選択セル２０ａに瞬間的に過剰電流が流れるのを防ぐことができる。これにより、スイッチング耐久性を向上させ、書き込み可能回数の低減を抑制し、信頼性の高い半導体記憶装置を提供することができる。
【００８１】
隣接セルアレイブロック５０ｂのビット線ＢＬはすべて非選択であり、０ボルトである。そのため、隣接セルアレイブロック５０ｂにおける、非選択ワード線Ｗ１１及びＷ１２に接続された非選択セルに対する書き込み動作（セット動作）は行われない。
【００８２】
（第４実施形態）
図８は、半導体記憶装置の動作の第４実施形態を説明するための模式平面図である。
【００８３】
第４実施形態では、複数の選択セル２０ａを同時に選択し、並列動作させる。図８において、書き込み対象（セット動作対象）の選択セル２０ａを模式的に黒丸で表す。
【００８４】
選択セル２０ａは、選択ワード線Ｗ０１と、選択ビット線Ｂ０１とのクロスポイントに設けられている。また、選択セル２０ａは、選択ワード線Ｗ０２と、選択ビット線Ｂ０１とのクロスポイントに設けられている。また、選択セル２０ａは、選択ワード線Ｗ０３と、選択ビット線Ｂ０１とのクロスポイントに設けられている。
【００８５】
選択セル２０ａを含むセルアレイブロックを、選択セルアレイブロック５０ａとする。また、図８には、選択セルアレイブロック５０ａに対して第２の方向Ｙで隣接する隣接セルアレイブロック５０ｂを表す。
【００８６】
第４実施形態もユニポーラ動作に適用される。このユニポーラ動作においては、選択ワード線Ｗ０１、Ｗ０２及びＷ０３には０ボルトの電位が与えられ、選択ビット線Ｂ０１には、０ボルトよりも高い正電位である第１の電位ＶＰＧＭが与えられる。これにより、選択セル２０ａの抵抗変化膜１２は、高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化させられる。
【００８７】
このとき、非選択ビット線には０ボルトが与えられ、非選択ワード線には上記第１の電位ＶＰＧＭが与えられ、ダイオードなどの非オーミック素子１４の整流性によって、非選択セルの抵抗変化膜１２には動作電圧が印加されない。したがって、非選択セルに対する書き込み動作（セット動作）は行われない。
【００８８】
ただし、第４実施形態においても、第３実施形態と同様、非選択ワード線の制御系統を２系統設け、選択ワード線Ｗ０１、Ｗ０２及びＷ０３に対して他ブロックで隣接する非選択ワード線Ｗ１１、Ｗ１２、Ｗ１３及びＷ１４は、他の非選択ワード線とは独立して制御する。
【００８９】
具体的には、上記書き込み動作時、非選択ワード線Ｗ１１、Ｗ１２、Ｗ１３及びＷ１４を、選択ワード線Ｗ０１、Ｗ０２及びＷ０３と同じ０ボルトにする。すなわち、他の非選択ワード線は、書き込み動作時、第１の電位に上昇されるのに対して、非選択ワード線Ｗ１１、Ｗ１２、Ｗ１３及びＷ１４は、選択ワード線Ｗ０１、Ｗ０２及びＷ０３とともに、電位が上昇されず、書き込み時あるいは書き込み動作の前後で０ボルトに保持される。
【００９０】
隣接セルアレイブロック５０ｂで、隣接する選択ワード線Ｗ０１、Ｗ０２及びＷ０３、非選択ワード線Ｗ１１、Ｗ１２、Ｗ１３及びＷ１４（図８において太線で表すワード線）の電位を同電位にすることで、それらの配線間容量を抑制することができる。この結果、書き込み動作時に選択セル２０ａに瞬間的に過剰電流が流れるのを防ぐことができる。これにより、スイッチング耐久性を向上させ、書き込み可能回数の低減を抑制し、信頼性の高い半導体記憶装置を提供することができる。
【００９１】
隣接セルアレイブロック５０ｂのビット線ＢＬはすべて非選択であり、０ボルトである。そのため、隣接セルアレイブロック５０ｂにおける、非選択ワード線Ｗ１１、Ｗ１２、Ｗ１３及びＷ１４に接続された非選択セルに対する書き込み動作（セット動作）は行われない。
【００９２】
前述した実施形態は、選択セルに対する書き込み動作（セット動作）時に限らず、消去動作（リセット動作）時にも適用可能である。
【００９３】
例えば、図５に示すバイポーラ動作において、消去動作時は、選択ビット線Ｂ０１に第１の電位ＶＰＧＭを与え、選択ワード線Ｗ０１を０ボルトにする。
【００９４】
このとき、図７を参照して説明した動作と同様の動作を適用できる。すなわち、選択ワード線Ｗ０１の電位と、隣接セルアレイブロック５０ｂにおける選択ワード線Ｗ０１に隣接する非選択ワード線Ｗ１１及びＷ１２の電位を上昇させずに０ボルトに保持することにより、それらの配線間容量を抑制し、選択セル２０ａに配線間容量から過渡的に電流が流れるのを防ぐことができる。
【００９５】
なお、抵抗変化膜が高抵抗状態から低抵抗状態になる動作を消去動作、低抵抗状態から高抵抗状態になる動作を書き込み動作とする場合もある。
【００９６】
いずれにしても、抵抗変化膜が低抵抗状態から高抵抗状態に変化するときよりも、高抵抗状態から低抵抗状態に変化して選択セルの抵抗が低くなったときに、配線間容量の電荷が選択セルに流れやすく、選択セルの動作が大きな影響を受けやすい。
【００９７】
したがって、選択セルの抵抗変化膜を高抵抗状態から低抵抗状態に変化させるときに、選択配線（選択ビット線または選択ワード線）、および隣接セルアレイブロックにおける選択配線に隣接する非選択配線（非選択ビット線または非選択ワード線）の電位を０ボルトもしくは上記第３の電位に制御すると有効である。
【００９８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９９】
１…メモリセルアレイ、１０…積層体、１２…抵抗変化膜、２０…メモリセル、２０ａ…選択メモリセル、５０…セルアレイブロック、５０ａ…選択セルアレイブロック、５０ｂ，５０ｃ…隣接セルアレイブロック、ＢＬ…ビット線、Ｂ０１，Ｂ０２，Ｂ０３，Ｂ０４…選択ビット線、ＷＬ…ワード線、Ｗ０１，Ｗ０２，Ｗ０３…選択ワード線
【特許請求の範囲】
【請求項１】
第１の方向に延びる複数のビット線と、前記第１の方向に対して交差する第２の方向に延びる複数のワード線と、前記ビット線と前記ワード線との交差部で前記ビット線と前記ワード線との間に設けられ、抵抗変化膜を含む複数のメモリセルと、をそれぞれが有する複数のセルアレイブロックであって、前記第１の方向で隣接するセルアレイブロック間で前記ビット線を共有している複数のセルアレイブロックと、
前記複数のメモリセルの中から選択された選択メモリセルに接続された選択ビット線を０ボルトにし、前記選択メモリセルに接続された選択ワード線に０ボルトよりも高い第１の電位を与え、前記選択ワード線以外の非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、前記選択メモリセルを含む選択セルアレイブロックに前記第１の方向で隣接し前記選択ビット線を前記選択セルアレイブロックと共有する隣接セルアレイブロックにおける、前記選択ビット線に隣接する非選択ビット線に０ボルトを与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、前記選択メモリセルの前記抵抗変化膜の抵抗状態を相対的に高抵抗状態から低抵抗状態に変化させる制御回路と、
を備え、
前記選択ビット線、および前記隣接セルアレイブロックにおける前記選択ビット線に隣接する前記非選択ビット線は、前記抵抗変化膜の前記抵抗状態の変化の前後で０ボルトに保持される半導体記憶装置。
【請求項２】
第１の方向に延びる複数のビット線と、前記第１の方向に対して交差する第２の方向に延びる複数のワード線と、前記ビット線と前記ワード線との交差部で前記ビット線と前記ワード線との間に設けられ、抵抗変化膜を含む複数のメモリセルと、をそれぞれが有する複数のセルアレイブロックであって、前記第１の方向で隣接するセルアレイブロック間で前記ビット線を共有している複数のセルアレイブロックと、
前記複数のメモリセルの中から選択された選択メモリセルに接続された選択ビット線を０ボルトにし、前記選択メモリセルに接続された選択ワード線に０ボルトよりも高い第１の電位を与え、前記選択ワード線以外の非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、前記選択メモリセルを含む選択セルアレイブロックに前記第１の方向で隣接し前記選択ビット線を前記選択セルアレイブロックと共有する隣接セルアレイブロックにおける、前記選択ビット線に隣接する非選択ビット線に０ボルト以上で前記第２の電位よりも低い第３の電位を与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、前記選択メモリセルの前記抵抗変化膜の抵抗状態を変化させる制御回路と、
を備えた半導体記憶装置。
【請求項３】
前記選択ビット線、および前記隣接セルアレイブロックにおける前記選択ビット線に隣接する前記非選択ビット線は、前記抵抗変化膜の前記抵抗状態の変化の前後で０ボルトに保持される請求項２記載の半導体記憶装置。
【請求項４】
０ボルトの前記選択ビット線と、前記第１の電位が与えられた前記選択ワード線との間に接続された前記選択メモリセルにおける前記抵抗変化膜は、相対的に高抵抗状態から低抵抗状態に変化させられる請求項２記載の半導体記憶装置。
【請求項５】
第１の方向に延びる複数のビット線と、前記第１の方向に対して交差する第２の方向に延びる複数のワード線と、前記ビット線と前記ワード線との交差部で前記ビット線と前記ワード線との間に設けられ、抵抗変化膜を含む複数のメモリセルと、をそれぞれが有する複数のセルアレイブロックであって、前記第２の方向で隣接するセルアレイブロック間で前記ワード線を共有している複数のセルアレイブロックと、
前記複数のメモリセルの中から選択された選択メモリセルに接続された選択ビット線に第１の電位を与え、前記選択メモリセルに接続された選択ワード線を０ボルトにし、前記選択ビット線以外の非選択ビット線を０ボルトにし、前記選択メモリセルを含む選択セルアレイブロックに前記第２の方向で隣接し前記選択ワード線を前記選択セルアレイブロックと共有する隣接セルアレイブロックにおける、前記選択ワード線に隣接する非選択ワード線を０ボルトにし、前記０ボルトにされた非選択ワード線以外の他の非選択ワード線に前記第１の電位を与えて、前記選択メモリセルの前記抵抗変化膜の抵抗状態を変化させる制御回路と、
を備えた半導体記憶装置。
【請求項６】
０ボルトの前記選択ワード線と、前記第１の電位が与えられた前記選択ビット線との間に接続された前記選択メモリセルにおける前記抵抗変化膜は、相対的に高抵抗状態から低抵抗状態に変化させられる請求項５記載の半導体記憶装置。
【請求項１】
第１の方向に延びる複数のビット線と、前記第１の方向に対して交差する第２の方向に延びる複数のワード線と、前記ビット線と前記ワード線との交差部で前記ビット線と前記ワード線との間に設けられ、抵抗変化膜を含む複数のメモリセルと、をそれぞれが有する複数のセルアレイブロックであって、前記第１の方向で隣接するセルアレイブロック間で前記ビット線を共有している複数のセルアレイブロックと、
前記複数のメモリセルの中から選択された選択メモリセルに接続された選択ビット線を０ボルトにし、前記選択メモリセルに接続された選択ワード線に０ボルトよりも高い第１の電位を与え、前記選択ワード線以外の非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、前記選択メモリセルを含む選択セルアレイブロックに前記第１の方向で隣接し前記選択ビット線を前記選択セルアレイブロックと共有する隣接セルアレイブロックにおける、前記選択ビット線に隣接する非選択ビット線に０ボルトを与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、前記選択メモリセルの前記抵抗変化膜の抵抗状態を相対的に高抵抗状態から低抵抗状態に変化させる制御回路と、
を備え、
前記選択ビット線、および前記隣接セルアレイブロックにおける前記選択ビット線に隣接する前記非選択ビット線は、前記抵抗変化膜の前記抵抗状態の変化の前後で０ボルトに保持される半導体記憶装置。
【請求項２】
第１の方向に延びる複数のビット線と、前記第１の方向に対して交差する第２の方向に延びる複数のワード線と、前記ビット線と前記ワード線との交差部で前記ビット線と前記ワード線との間に設けられ、抵抗変化膜を含む複数のメモリセルと、をそれぞれが有する複数のセルアレイブロックであって、前記第１の方向で隣接するセルアレイブロック間で前記ビット線を共有している複数のセルアレイブロックと、
前記複数のメモリセルの中から選択された選択メモリセルに接続された選択ビット線を０ボルトにし、前記選択メモリセルに接続された選択ワード線に０ボルトよりも高い第１の電位を与え、前記選択ワード線以外の非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、前記選択メモリセルを含む選択セルアレイブロックに前記第１の方向で隣接し前記選択ビット線を前記選択セルアレイブロックと共有する隣接セルアレイブロックにおける、前記選択ビット線に隣接する非選択ビット線に０ボルト以上で前記第２の電位よりも低い第３の電位を与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、前記選択メモリセルの前記抵抗変化膜の抵抗状態を変化させる制御回路と、
を備えた半導体記憶装置。
【請求項３】
前記選択ビット線、および前記隣接セルアレイブロックにおける前記選択ビット線に隣接する前記非選択ビット線は、前記抵抗変化膜の前記抵抗状態の変化の前後で０ボルトに保持される請求項２記載の半導体記憶装置。
【請求項４】
０ボルトの前記選択ビット線と、前記第１の電位が与えられた前記選択ワード線との間に接続された前記選択メモリセルにおける前記抵抗変化膜は、相対的に高抵抗状態から低抵抗状態に変化させられる請求項２記載の半導体記憶装置。
【請求項５】
第１の方向に延びる複数のビット線と、前記第１の方向に対して交差する第２の方向に延びる複数のワード線と、前記ビット線と前記ワード線との交差部で前記ビット線と前記ワード線との間に設けられ、抵抗変化膜を含む複数のメモリセルと、をそれぞれが有する複数のセルアレイブロックであって、前記第２の方向で隣接するセルアレイブロック間で前記ワード線を共有している複数のセルアレイブロックと、
前記複数のメモリセルの中から選択された選択メモリセルに接続された選択ビット線に第１の電位を与え、前記選択メモリセルに接続された選択ワード線を０ボルトにし、前記選択ビット線以外の非選択ビット線を０ボルトにし、前記選択メモリセルを含む選択セルアレイブロックに前記第２の方向で隣接し前記選択ワード線を前記選択セルアレイブロックと共有する隣接セルアレイブロックにおける、前記選択ワード線に隣接する非選択ワード線を０ボルトにし、前記０ボルトにされた非選択ワード線以外の他の非選択ワード線に前記第１の電位を与えて、前記選択メモリセルの前記抵抗変化膜の抵抗状態を変化させる制御回路と、
を備えた半導体記憶装置。
【請求項６】
０ボルトの前記選択ワード線と、前記第１の電位が与えられた前記選択ビット線との間に接続された前記選択メモリセルにおける前記抵抗変化膜は、相対的に高抵抗状態から低抵抗状態に変化させられる請求項５記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−１０９７９６（Ｐ２０１３−１０９７９６Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５２３７１（Ｐ２０１１−２５２３７１）
【出願日】平成２３年１１月１８日（２０１１．１１．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月１８日（２０１１．１１．１８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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