半導体記憶装置
【課題】積層型の半導体記憶装置のパフォーマンスを向上させる。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、半導体基板に沿って二次元配列してなるメモリセルアレイと、メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士がメモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、半導体基板に沿って二次元配列してなるメモリセルアレイと、メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士がメモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、例えば積層型の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置（積層型の半導体記憶装置）が多数提案されている。
【０００３】
例えば、半導体基板に対して垂直方向に延びる半導体ピラーを形成し、その側面に電荷蓄積層を介して垂直方向に多層に配置されたワード線を接続させることにより、メモリセルを垂直方向に直列に接続したメモリセルユニットを構成するものも、その一つとして知られている。半導体ピラーは、半導体基板上でカラム方向及びロウ方向にマトリクス状に配置され、カラム方向に配列された半導体ピラーの列に沿ってビット線が配置される。電荷蓄積層は、半導体ピラーの側面に沿って連続的に形成されているので、製造が容易で集積化に適している。製造技術の向上により、この種の積層型の半導体装置の更なる微細化によるパフォーマンスの向上が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、パフォーマンスの向上可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、前記半導体基板に沿って二次元配列してなるメモリセルアレイと、前記メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。前記複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士が前記メモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。前記カラム方向に隣接するメモリユニット同士は、それらのロウ方向の変位量に相当するピッチで配列されたカラム方向に延びる異なる前記ビット線にそれぞれ接続されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面図である。
【図５】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図６】比較例に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図７】同実施形態に係る半導体記憶装置の一部を示す模式的斜視図である。
【図８】第２の実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図９】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図１０】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。
【図１１】第３の実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図１２】第４の実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図１３】第５の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図１４】第６の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図１５】第７の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、半導体記憶装置の実施形態について説明する。
【０００９】
［第１の実施形態］
［全体構成］
先ず、図１を参照して、第１の実施形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【００１０】
第１の実施形態に係る半導体記憶装置は、図１に示すように、複数のメモリブロックＭＢを備えたメモリセルアレイ１１を有する。複数のメモリセルブロックＭＢ＃０〜＃ｊは、カラム方向（ビット線ＢＬの延びる方向）に配列される。メモリブロックＭＢ＃０〜＃ｊは、ビット線ＢＬ１〜ＢＬｎ及びソース線ＳＬに接続される。全メモリブロックＭＢ＃０〜＃ｊは、ビットＢＬ１〜ＢＬｎ及びソース線ＳＬを共有する。複数のメモリセルブロックＭＢ＃０〜＃ｊは、カラム方向に延びた複数のワード線ＷＬ及び複数の選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線ＷＬは、ロウデコーダ１２に接続され、選択ゲート線ＳＧＤ，ＳＧＳは、ロウデコーダ１３に接続される。また、ビット線ＢＬは、センスアンプ１４を介してカラムデコーダ１５に接続される。
【００１１】
ロウデコーダ１２は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいてワード線ＷＬを選択する。ロウデコーダ１２は、選択されたワード線ＷＬ及び非選択のワード線ＷＬに対して、それぞれワード線ドライバ１７で生成された電圧を転送する。
【００１２】
ロウデコーダ１３は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいて活性化する図２に示すメモリユニットＭＵに対応したソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤを選択する。ロウデコーダ１３は、選択されたソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤに対して、選択ゲート線ドライバ１８で生成されたゲート電圧を転送する。
【００１３】
カラムデコーダ１５は、アドレスプリデコーダ１６から出力されたカラムアドレス信号をデコードし、データの入出力制御を行う。センスアンプ１４は、カラムデコーダ１５によって選択されたビット線ＢＬのデータをセンスし、ラッチする。コントローラ１９は、図示しないアドレス・コマンドレジスタから読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する図示しない内部電圧発生回路を制御する。尚、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５等の周辺回路はメモリセルアレイ１１の直下に形成することが可能である。
【００１４】
［メモリセルアレイ］
次に、図２〜図５を参照して、メモリセルアレイ１１の構成について説明する。図２はメモリセルアレイ１１の一つのメモリセルブロックＭＢの一部を示す回路図である。
【００１５】
メモリセルブロックＭＢは、図２に示すように、複数のメモリユニットＭＵを有する。このメモリユニットＭＵは、マトリクス状に配列されており、カラム方向に千鳥配列される。
メモリユニットＭＵの一端は、これらに沿って配置された２本のビット線ＢＬｊ，ＢＬｊ＋１に交互に接続される。具体的に、ビット線ＢＬ１、ＢＬ２に接続されたメモリユニットＭＵ（ＭＵ１〜ＭＵ４）を例として説明する。メモリユニットＭＵ１〜ＭＵ４は、カラム方向に千鳥配列される。
メモリユニットＭＵ１の一端は、ビット線ＢＬ１に接続される。メモリユニットＭＵ１に対してロウ方向にずれたメモリユニットＭＵ２の一端は、ビット線ＢＬ２に接続される。同様に、メモリユニットＭＵ１とロウ方向が同じメモリユニットＭＵ３の一端は、ビット線ＢＬ１に接続される。メモリユニットＭＵ３に対してロウ方向にずれたメモリユニットＭＵ４の一端は、ビット線ＢＬ２に接続される。
各メモリユニットＭＵの他端はソース線ＳＬに共通に接続されている。
【００１６】
メモリユニットＭＵは、直列接続された複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びメモリトランジスタＭＴｒ４，ＭＴｒ５の間に接続されたバックゲートトランジスタＢＴｒ、メモリストリングＭＳの両端にソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、例えば半導体ボディ側面にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層の側面に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜側面に形成された制御ゲートとを有するＭＯＮＯＳ構造である。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、この電荷蓄積層に電荷を蓄積させることで、そのしきい値電圧を変化させる。その結果、メモリトランジスタＭＴｒ１〜ＭＴｒ８は、それぞれこのしきい値電圧に対応した情報を記憶する。
【００１７】
メモリブロックＭＢにおいて、ロウ方向に配列されたメモリトランジスタＭＴｒｊのゲートは、ロウ方向に延びるワード線ＷＬｊに共通に接続される。また、１つのメモリブロックＭＢにおいて、各メモリユニットＭＵの対応するメモリトランジスタＭＴｒｊに接続されたワード線ＷＬｊは共通接続される。また、メモリユニットＭＵのバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続される。
【００１８】
メモリブロックＭＢにおいて、ロウ方向に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続される。
【００１９】
次に、図３〜図５を参照して、第1実施形態に係るメモリセルアレイ１１の構造について説明する。
【００２０】
図３はメモリセルアレイ１１の一部の構成を示す斜視図である。
【００２１】
メモリセルアレイ１１は、図３に示すように、半導体基板２０の上にバックゲートトランジスタＢＴｒを折り返し部として両端（ソース端、ドレイン端）が垂直方向の上方に延びるＵ字型の柱状の半導体層３０を備えて構成される。半導体層３０は、その両端（上端）がカラム方向に沿うように配置され、カラム方向及びロウ方向に複数マトリクス状に配列されている。半導体層３０は、図４にその断面の一部を拡大して示すように、柱状の半導体ボディ３１と、その側面を覆うトンネル絶縁層３２、電荷蓄積層３３及びブロック絶縁層３４とにより構成されている。トンネル絶縁層３２及びブロック絶縁層３４としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。電荷蓄積層３３としては、例えば窒化シリコン（ＳｉＮ）等を用いることができる。
【００２２】
半導体基板２０の上にはバックゲートＢＧが配置される。バックゲートトランジスタＢＴｒは、このバックゲートＢＧと半導体層３０の折り返し部とで形成される。ここで、折り返し部について図３を用いて説明する。半導体層３０は、第１の柱状部分３０Ａ、第２柱状部分３０Ｂ、折り返し部分３０Ｃを有する。折り返し部は、この図３の３０Ｃを指す。
一方の柱状の半導体層３０Ａの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ４，ＷＬ３，ＷＬ２，ＷＬ１及びソース側選択ゲート線ＳＧＳを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層３０の側面に接続される。また、他方の柱状の半導体層３０Ｂの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８及びドレイン側選択ゲート線ＳＧＤを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層３０の側面に接続される。これにより、メモリセルＭＴｒ１〜８は、ワード線ＷＬ１〜８を制御ゲート、Ｕ字型の半導体ボディ３１をチャネルボディーとして形成される。又、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ及びバックゲートＢＧをゲートとして、Ｕ字型半導体層３０をボディーとして、それぞれソース側選択ゲートトランジスタＳＳＴｒ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びバックゲートトランジスタＢＴｒを構成している。
【００２３】
即ち、メモリセルＭＴｒ１〜８及びバックゲートトランジスタＢＴｒは積層方向を長手方向としてメモリストリングＭＳを構成する。又、メモリストリングＭＳ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びソース側選択ゲートトランジスタＳＳＴｒは、メモリユニットＭＵを構成する。メモリユニットＭＵのソース側、即ち半導体層３０の一方の端部はソース線ＳＬに接続される。メモリユニットＭＵのドレイン側、即ち半導体層３０の他方の端部はビット線コンタクトＢＣを介してビット線ＢＬに接続される。ビット線ＢＬ及びビット線コンタクトＢＣは半導体層３０よりも細く形成される。
【００２４】
図５はメモリセルアレイの一部の構成を示す平面図である。
【００２５】
図５に示す通り、本実施形態に係る半導体記憶装置において、メモリユニットＭＵは千鳥状に配置される。即ち、ロウ方向に隣接するメモリユニットＭＵは、ピッチＰ１の間隔で配置されており、カラム方向に隣接するメモリユニットＭＵは、互いにロウ方向に半ピッチＰ２（ピッチＰ１の半分）ずつシフトした位置に配置される。又、ビット線ＢＬはロウ方向にピッチＰ２で配列される。従って、カラム方向に隣接するメモリユニットＭＵは、異なるビット線ＢＬにそれぞれ接続される。
【００２６】
比較例として、図６に一般的な半導体記憶装置の平面図を示す。比較例では、ビット線ＢＬとメモリユニットＭＵのロウ方向のピッチが等しくなっている。
【００２７】
メモリユニットＭＵは、積層方向に深くメモリホールを形成し、電荷蓄積層及び絶縁層を側面に形成した半導体層を形成するので、微細化はビット線ＢＬほど容易ではない。これに対し、ビット線ＢＬは単純なラインアンドスペースによって描画可能であるため、例えば側壁転写プロセスなどにより、更なる微細化が容易である。具体的には、ビット線ＢＬは、半導体層３０の太さの１／ｎ（ｎは自然数）程度に形成することが可能である。
【００２８】
この点に着目し、本実施形態に係る半導体記憶装置においては、図５に示すように、メモリユニットＭＵを千鳥状に配置すると共に、ビット線ＢＬのロウ方向のピッチＰ２をメモリユニットＭＵのピッチＰ１の１／２にすることにより、比較例よりも２倍のビット線ＢＬに対する同時アクセスを可能にする。
【００２９】
以上のように、本実施形態によれば、比較例と同じ数のメモリユニットＭＵに対して、倍のビット線ＢＬが接続される。従って、本実施形態においては、図１に示したロウデコーダ１３で、隣接する異なるビット線、例えばＢＬ１及びＢＬ２にそれぞれ接続されるメモリユニットＭＵの選択トランジスタＳＤＴｒ，ＳＳＴｒを同時に選択することにより、一度の読み出し動作で読み出し・書込み可能なデータ数（ページ長）が従来例の２倍となり、読み出し速度を飛躍的に向上させることが可能となる。これにより、従来、ページ長を増やすにはメモリユニットＭＵをワード線ＷＬ方向に追加して配列する必要があったが、本実施形態においては回路面積を増大させること無くページ長を増加させることが可能となる。
【００３０】
尚、ビット線ＢＬはセンスアンプ１４に接続される為、ビット線の本数が増えると回路面積の増大を招く恐れがある。しかしながら、本実施形態に係る不揮発性半導体記憶装置は、メモリユニットＭＵのチャネルボディとしてＵ字型の半導体３０を用いる、いわゆるＰｙｐｅ型の半導体記憶装置である。従って、配線をメモリセルアレイ１１の上方にまとめることが可能であり、図７に示すようにメモリセルアレイ１１の下にセンスアンプ１４を形成することが可能となる。従って、回路面積はメモリセルアレイ１１の面積によって決定される。すなわち、本実施形態では、メモリセルアレイ１１の面積よりも回路面積が増大することを防止できる。
【００３１】
［第２の実施形態］
次に、図８〜図１０を参照して、第２の実施形態に係る半導体記憶装置の構成について説明する。図８は第２の実施形態に係るメモリセルアレイ１１の一部の構成を示す斜視図、図９は同メモリセルアレイ１１の平面図、図１０は同メモリセルアレイ１１の回路図である。尚、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３２】
本実施形態が第１の実施形態と異なる点は、カラム方向に隣接するメモリユニットＭＵ間で、ソース側選択ゲート線ＳＧＳとドレイン側選択ゲート線ＳＧＤとを共有した点である。即ち、図９に示す一つのメモリユニットＭＵに着目したとき、カラム方向の一方の側に配置されたメモリユニットＭＵとは、例えばソース側選択ゲート線ＳＧＳを共有し、カラム方向の他方の側に配置されたメモリユニットＭＵとは、例えばドレイン側選択ゲート線ＳＧＤを共有する。
【００３３】
そして、図２に示した第１の実施形態におけるドレイン側選択ゲート線ＳＧＤ１及びＳＧＤ２は、第２の実施形態では、例えば図１０に示すように、共通に接続されてドレイン側選択ゲート線ＳＧＤ１′となる。同様に、図２に示した第１の実施形態におけるソース側選択ゲート線ＳＧＳ２及びＳＧＳ３は、第２の実施形態では、共通に接続されてソース側選択ゲート線ＳＧＳ２′となる。ドレイン側選択ゲート線ＳＧＤ１′、並びにソース側選択ゲート線ＳＧＳ１′及びＳＧＳ２′をアクティブにすることにより、図１０の上部２列のメモリユニットＭＵから同時にビット線ＢＬ１〜ＢＬｎを介してｎビットのデータがアクセスされる。
【００３４】
第２の実施形態によれば、図９に示すように、カラム方向に隣接するメモリユニットの選択ゲートＳＧＳ，ＳＧＤをそれぞれ独立に設ける第１の実施形態よりも、カラム方向に隣接するメモリユニットＭＵの間隔を、図９のＰ３で示すように、狭くすることができる。この結果、第３の実施形態においては、従来例と比較してワード線ＷＬを微細化できる。本実施形態のように、平板状のワード線ＷＬが複数積層される構造においては積層方向に重なるワード線ＷＬ間において寄生容量が発生する。しかしながら、本実施形態では、メモリユニットＭＵの間隔を狭くすることで、この寄生容量を低減でき、動作の省電力化及び高速化につながる。また、ワード線ＷＬが微細化可能であることにより、メモリセルアレイ１１のカラム方向の寸法も短くすることができると共に、ビット線ＢＬのカラム方向の長さも短くすることができる。これによっても動作の省電力化及び高速化を図ることができる。
【００３５】
［第３の実施形態］
図１１は、第３の実施形態に係る半導体記憶装置の一部を示す平面図である。
第１及び第２の実施形態においては、カラム方向に隣接するメモリユニットＭＵを、ロウ方向に半ピッチずつずらして配置していたが、第３の実施形態では、カラム方向に隣接するメモリユニットＭＵを、これよりも細かいピッチ、例えばメモリユニットＭＵのロウ方向のピッチＰ１の１／３のピッチＰ４ずつずらして配置する。この様な方法によれば、ページ長が更に増えて、更なる読み出し速度の向上が可能になる。
【００３６】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係る半導体記憶装置について説明する。図１２は本実施形態に係る半導体記憶装置の一部の構成を示す斜視図である。第１〜第３の実施形態では、メモリユニットＭＵのチャネルボディとしてＵ字型の半導体層３０を用いたが、本実施形態では、メモリユニットＭＵのチャネルボディとしてピラー型（Ｉ型）半導体層４０を用いる。この様な構成においては、バックゲートトランジスタＢＴｒは設けず、ソース線ＳＬはメモリストリングＭＳの下部に配置される。
【００３７】
この様な構成においても、カラム方向に隣接するメモリセルユニットＭＵをロウ方向のピッチの１／２に変位させることにより、第１の実施形態と同様の効果得ることが可能である。尚、本実施形態においても第１の実施形態と同様に、カラム方向に隣接するメモリユニットＭＵをロウ方向のピッチの半ピッチよりも細かいピッチずつずらして構成することも可能である。
【００３８】
［第５の実施形態］
次に、図１３を参照して第４の実施形態について説明する。図１３は、本実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【００３９】
本実施形態では、第１実施形態と同様、メモリユニットＭＵを千鳥配置することにより、ロウ方向に配列されたメモリユニットＭＵの数の２倍のビット線ＢＬを割り当てている。第１実施形態では、例えばロウ方向のメモリユニットＭＵの数と同数のセンスアンプを備える必要がある。すなわち、メモリユニットＭＵに接続されるビット線ＢＬと同数のセンスアンプが必要となる。しかし、本実施形態では、２本のビット線ＢＬで１つのセンスアンプ１４を交互に使用するため、ビット線ＢＬとセンスアンプ１４の間に選択回路ＳＥＬが設けられる。
【００４０】
この実施形態の場合、センスアンプの面積を従来と同様の面積に抑えることができる。選択回路よりもセンスアンプの方が大きな回路面積を必要とする。その結果、本実施形態のように、センスアンプの個数を削減することによって、全体として回路面積の増大を防止できる。隣接するビット線に交互にデータを読み出し、書き込みするために、各メモリユニットＭＵには、選択ゲート線ＳＧＳ及びＳＧＤがそれぞれ独立に供給されても良いし、選択ゲート線ＳＧＳ，ＳＧＤがメモリユニットＭＵのペアで共有されても良い。
【００４１】
［第６の実施形態］
図１４は、第６の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態の基本的な構成は第１の実施形態と同様であるが、センスアンプ１４として差動式のセンスアンプを使用する点において異なる。本実施形態において、カラム方向に隣接するメモリユニットＭＵの対応するメモリトランジスタＭＴｒのペアによりペアセルを構成し、このペアセルに互いに論理が異なるデータを記憶する。この場合、隣接するビット線ＢＬからペアのデータを読み出し、センスアンプ１４で差動検出する。
【００４２】
この実施形態によれば、ノイズやディスターブに強いメモリを構成することができる。
【００４３】
［第７の実施形態］
図１５は、第７の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態では、２本のビット線ＢＬのうち、一方のビット線ＢＬをセンスアンプ１４に接続し、他方のビット線ＢＬを接地して、シールド線として使用する。
【００４４】
本実施形態においては、１度に読み出すページのビット数を従来と同様にしつつ、ビット線ＢＬを１つおきにシールドとして用いることができるので、更なるデータ読み出しの安定化を図ることが可能となる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４６】
１１…メモリセルアレイ、１２、１３…ロウデコーダ、１４…センスアンプ、１５…カラムデコーダ、１６…制御信号生成部、ＭＳ…メモリストリング、ＭＵ…メモリユニット、ＭＴｒ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…ドレイン側選択ゲート線、ＳＧＳ…ソース側選択ゲート線、ＳＤＴｒ…ドレイン側選択ゲートトランジスタ、ＳＳＴｒ…ソース側選択ゲートトランジスタ、ＢＧ…バックゲート、ＢＴｒ…バックゲートトランジスタ。
【技術分野】
【０００１】
本実施形態は、例えば積層型の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置（積層型の半導体記憶装置）が多数提案されている。
【０００３】
例えば、半導体基板に対して垂直方向に延びる半導体ピラーを形成し、その側面に電荷蓄積層を介して垂直方向に多層に配置されたワード線を接続させることにより、メモリセルを垂直方向に直列に接続したメモリセルユニットを構成するものも、その一つとして知られている。半導体ピラーは、半導体基板上でカラム方向及びロウ方向にマトリクス状に配置され、カラム方向に配列された半導体ピラーの列に沿ってビット線が配置される。電荷蓄積層は、半導体ピラーの側面に沿って連続的に形成されているので、製造が容易で集積化に適している。製造技術の向上により、この種の積層型の半導体装置の更なる微細化によるパフォーマンスの向上が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、パフォーマンスの向上可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、半導体基板と、半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、前記半導体基板に沿って二次元配列してなるメモリセルアレイと、前記メモリセルアレイの各メモリユニットの端部に接続される複数のビット線とを備える。前記複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士が前記メモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列される。前記カラム方向に隣接するメモリユニット同士は、それらのロウ方向の変位量に相当するピッチで配列されたカラム方向に延びる異なる前記ビット線にそれぞれ接続されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。
【図３】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図４】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面図である。
【図５】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図６】比較例に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図７】同実施形態に係る半導体記憶装置の一部を示す模式的斜視図である。
【図８】第２の実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図９】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図１０】同実施形態に係る半導体記憶装置のメモリセルアレイの一部の回路図である。
【図１１】第３の実施形態に係る半導体記憶装置のメモリセルアレイの一部の平面図である。
【図１２】第４の実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。
【図１３】第５の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図１４】第６の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図１５】第７の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、半導体記憶装置の実施形態について説明する。
【０００９】
［第１の実施形態］
［全体構成］
先ず、図１を参照して、第１の実施形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【００１０】
第１の実施形態に係る半導体記憶装置は、図１に示すように、複数のメモリブロックＭＢを備えたメモリセルアレイ１１を有する。複数のメモリセルブロックＭＢ＃０〜＃ｊは、カラム方向（ビット線ＢＬの延びる方向）に配列される。メモリブロックＭＢ＃０〜＃ｊは、ビット線ＢＬ１〜ＢＬｎ及びソース線ＳＬに接続される。全メモリブロックＭＢ＃０〜＃ｊは、ビットＢＬ１〜ＢＬｎ及びソース線ＳＬを共有する。複数のメモリセルブロックＭＢ＃０〜＃ｊは、カラム方向に延びた複数のワード線ＷＬ及び複数の選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線ＷＬは、ロウデコーダ１２に接続され、選択ゲート線ＳＧＤ，ＳＧＳは、ロウデコーダ１３に接続される。また、ビット線ＢＬは、センスアンプ１４を介してカラムデコーダ１５に接続される。
【００１１】
ロウデコーダ１２は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいてワード線ＷＬを選択する。ロウデコーダ１２は、選択されたワード線ＷＬ及び非選択のワード線ＷＬに対して、それぞれワード線ドライバ１７で生成された電圧を転送する。
【００１２】
ロウデコーダ１３は、アドレスプリデコーダ１６から出力されたロウアドレスに基づいて活性化する図２に示すメモリユニットＭＵに対応したソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤを選択する。ロウデコーダ１３は、選択されたソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲートソース線ＳＧＤに対して、選択ゲート線ドライバ１８で生成されたゲート電圧を転送する。
【００１３】
カラムデコーダ１５は、アドレスプリデコーダ１６から出力されたカラムアドレス信号をデコードし、データの入出力制御を行う。センスアンプ１４は、カラムデコーダ１５によって選択されたビット線ＢＬのデータをセンスし、ラッチする。コントローラ１９は、図示しないアドレス・コマンドレジスタから読み出し・書き込み・消去動作等を実行する信号を受けて、所定のシーケンスに従って、コア動作に必要な種々の電圧を発生する図示しない内部電圧発生回路を制御する。尚、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５等の周辺回路はメモリセルアレイ１１の直下に形成することが可能である。
【００１４】
［メモリセルアレイ］
次に、図２〜図５を参照して、メモリセルアレイ１１の構成について説明する。図２はメモリセルアレイ１１の一つのメモリセルブロックＭＢの一部を示す回路図である。
【００１５】
メモリセルブロックＭＢは、図２に示すように、複数のメモリユニットＭＵを有する。このメモリユニットＭＵは、マトリクス状に配列されており、カラム方向に千鳥配列される。
メモリユニットＭＵの一端は、これらに沿って配置された２本のビット線ＢＬｊ，ＢＬｊ＋１に交互に接続される。具体的に、ビット線ＢＬ１、ＢＬ２に接続されたメモリユニットＭＵ（ＭＵ１〜ＭＵ４）を例として説明する。メモリユニットＭＵ１〜ＭＵ４は、カラム方向に千鳥配列される。
メモリユニットＭＵ１の一端は、ビット線ＢＬ１に接続される。メモリユニットＭＵ１に対してロウ方向にずれたメモリユニットＭＵ２の一端は、ビット線ＢＬ２に接続される。同様に、メモリユニットＭＵ１とロウ方向が同じメモリユニットＭＵ３の一端は、ビット線ＢＬ１に接続される。メモリユニットＭＵ３に対してロウ方向にずれたメモリユニットＭＵ４の一端は、ビット線ＢＬ２に接続される。
各メモリユニットＭＵの他端はソース線ＳＬに共通に接続されている。
【００１６】
メモリユニットＭＵは、直列接続された複数のメモリトランジスタＭＴｒ１〜ＭＴｒ８、及びメモリトランジスタＭＴｒ４，ＭＴｒ５の間に接続されたバックゲートトランジスタＢＴｒ、メモリストリングＭＳの両端にソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、例えば半導体ボディ側面にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層の側面に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜側面に形成された制御ゲートとを有するＭＯＮＯＳ構造である。メモリトランジスタＭＴｒ１〜ＭＴｒ８は、この電荷蓄積層に電荷を蓄積させることで、そのしきい値電圧を変化させる。その結果、メモリトランジスタＭＴｒ１〜ＭＴｒ８は、それぞれこのしきい値電圧に対応した情報を記憶する。
【００１７】
メモリブロックＭＢにおいて、ロウ方向に配列されたメモリトランジスタＭＴｒｊのゲートは、ロウ方向に延びるワード線ＷＬｊに共通に接続される。また、１つのメモリブロックＭＢにおいて、各メモリユニットＭＵの対応するメモリトランジスタＭＴｒｊに接続されたワード線ＷＬｊは共通接続される。また、メモリユニットＭＵのバックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通接続される。
【００１８】
メモリブロックＭＢにおいて、ロウ方向に配列された各ドレイン側選択トランジスタＳＤＴｒのゲートは、ロウ方向に延びるドレイン側選択ゲート線ＳＧＤに共通接続されている。また、メモリブロックＭＢにおいて、ロウ方向に一列に配列された各ソース側選択トランジスタＳＳＴｒのゲートは、ロウ方向に延びるソース側選択ゲート線ＳＧＳに共通接続される。
【００１９】
次に、図３〜図５を参照して、第1実施形態に係るメモリセルアレイ１１の構造について説明する。
【００２０】
図３はメモリセルアレイ１１の一部の構成を示す斜視図である。
【００２１】
メモリセルアレイ１１は、図３に示すように、半導体基板２０の上にバックゲートトランジスタＢＴｒを折り返し部として両端（ソース端、ドレイン端）が垂直方向の上方に延びるＵ字型の柱状の半導体層３０を備えて構成される。半導体層３０は、その両端（上端）がカラム方向に沿うように配置され、カラム方向及びロウ方向に複数マトリクス状に配列されている。半導体層３０は、図４にその断面の一部を拡大して示すように、柱状の半導体ボディ３１と、その側面を覆うトンネル絶縁層３２、電荷蓄積層３３及びブロック絶縁層３４とにより構成されている。トンネル絶縁層３２及びブロック絶縁層３４としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。電荷蓄積層３３としては、例えば窒化シリコン（ＳｉＮ）等を用いることができる。
【００２２】
半導体基板２０の上にはバックゲートＢＧが配置される。バックゲートトランジスタＢＴｒは、このバックゲートＢＧと半導体層３０の折り返し部とで形成される。ここで、折り返し部について図３を用いて説明する。半導体層３０は、第１の柱状部分３０Ａ、第２柱状部分３０Ｂ、折り返し部分３０Ｃを有する。折り返し部は、この図３の３０Ｃを指す。
一方の柱状の半導体層３０Ａの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ４，ＷＬ３，ＷＬ２，ＷＬ１及びソース側選択ゲート線ＳＧＳを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層３０の側面に接続される。また、他方の柱状の半導体層３０Ｂの周囲には、半導体基板２０側から垂直方向上方にかけて、ワード線ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８及びドレイン側選択ゲート線ＳＧＤを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層３０の側面に接続される。これにより、メモリセルＭＴｒ１〜８は、ワード線ＷＬ１〜８を制御ゲート、Ｕ字型の半導体ボディ３１をチャネルボディーとして形成される。又、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ及びバックゲートＢＧをゲートとして、Ｕ字型半導体層３０をボディーとして、それぞれソース側選択ゲートトランジスタＳＳＴｒ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びバックゲートトランジスタＢＴｒを構成している。
【００２３】
即ち、メモリセルＭＴｒ１〜８及びバックゲートトランジスタＢＴｒは積層方向を長手方向としてメモリストリングＭＳを構成する。又、メモリストリングＭＳ、ドレイン側選択ゲートトランジスタＳＤＴｒ及びソース側選択ゲートトランジスタＳＳＴｒは、メモリユニットＭＵを構成する。メモリユニットＭＵのソース側、即ち半導体層３０の一方の端部はソース線ＳＬに接続される。メモリユニットＭＵのドレイン側、即ち半導体層３０の他方の端部はビット線コンタクトＢＣを介してビット線ＢＬに接続される。ビット線ＢＬ及びビット線コンタクトＢＣは半導体層３０よりも細く形成される。
【００２４】
図５はメモリセルアレイの一部の構成を示す平面図である。
【００２５】
図５に示す通り、本実施形態に係る半導体記憶装置において、メモリユニットＭＵは千鳥状に配置される。即ち、ロウ方向に隣接するメモリユニットＭＵは、ピッチＰ１の間隔で配置されており、カラム方向に隣接するメモリユニットＭＵは、互いにロウ方向に半ピッチＰ２（ピッチＰ１の半分）ずつシフトした位置に配置される。又、ビット線ＢＬはロウ方向にピッチＰ２で配列される。従って、カラム方向に隣接するメモリユニットＭＵは、異なるビット線ＢＬにそれぞれ接続される。
【００２６】
比較例として、図６に一般的な半導体記憶装置の平面図を示す。比較例では、ビット線ＢＬとメモリユニットＭＵのロウ方向のピッチが等しくなっている。
【００２７】
メモリユニットＭＵは、積層方向に深くメモリホールを形成し、電荷蓄積層及び絶縁層を側面に形成した半導体層を形成するので、微細化はビット線ＢＬほど容易ではない。これに対し、ビット線ＢＬは単純なラインアンドスペースによって描画可能であるため、例えば側壁転写プロセスなどにより、更なる微細化が容易である。具体的には、ビット線ＢＬは、半導体層３０の太さの１／ｎ（ｎは自然数）程度に形成することが可能である。
【００２８】
この点に着目し、本実施形態に係る半導体記憶装置においては、図５に示すように、メモリユニットＭＵを千鳥状に配置すると共に、ビット線ＢＬのロウ方向のピッチＰ２をメモリユニットＭＵのピッチＰ１の１／２にすることにより、比較例よりも２倍のビット線ＢＬに対する同時アクセスを可能にする。
【００２９】
以上のように、本実施形態によれば、比較例と同じ数のメモリユニットＭＵに対して、倍のビット線ＢＬが接続される。従って、本実施形態においては、図１に示したロウデコーダ１３で、隣接する異なるビット線、例えばＢＬ１及びＢＬ２にそれぞれ接続されるメモリユニットＭＵの選択トランジスタＳＤＴｒ，ＳＳＴｒを同時に選択することにより、一度の読み出し動作で読み出し・書込み可能なデータ数（ページ長）が従来例の２倍となり、読み出し速度を飛躍的に向上させることが可能となる。これにより、従来、ページ長を増やすにはメモリユニットＭＵをワード線ＷＬ方向に追加して配列する必要があったが、本実施形態においては回路面積を増大させること無くページ長を増加させることが可能となる。
【００３０】
尚、ビット線ＢＬはセンスアンプ１４に接続される為、ビット線の本数が増えると回路面積の増大を招く恐れがある。しかしながら、本実施形態に係る不揮発性半導体記憶装置は、メモリユニットＭＵのチャネルボディとしてＵ字型の半導体３０を用いる、いわゆるＰｙｐｅ型の半導体記憶装置である。従って、配線をメモリセルアレイ１１の上方にまとめることが可能であり、図７に示すようにメモリセルアレイ１１の下にセンスアンプ１４を形成することが可能となる。従って、回路面積はメモリセルアレイ１１の面積によって決定される。すなわち、本実施形態では、メモリセルアレイ１１の面積よりも回路面積が増大することを防止できる。
【００３１】
［第２の実施形態］
次に、図８〜図１０を参照して、第２の実施形態に係る半導体記憶装置の構成について説明する。図８は第２の実施形態に係るメモリセルアレイ１１の一部の構成を示す斜視図、図９は同メモリセルアレイ１１の平面図、図１０は同メモリセルアレイ１１の回路図である。尚、第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３２】
本実施形態が第１の実施形態と異なる点は、カラム方向に隣接するメモリユニットＭＵ間で、ソース側選択ゲート線ＳＧＳとドレイン側選択ゲート線ＳＧＤとを共有した点である。即ち、図９に示す一つのメモリユニットＭＵに着目したとき、カラム方向の一方の側に配置されたメモリユニットＭＵとは、例えばソース側選択ゲート線ＳＧＳを共有し、カラム方向の他方の側に配置されたメモリユニットＭＵとは、例えばドレイン側選択ゲート線ＳＧＤを共有する。
【００３３】
そして、図２に示した第１の実施形態におけるドレイン側選択ゲート線ＳＧＤ１及びＳＧＤ２は、第２の実施形態では、例えば図１０に示すように、共通に接続されてドレイン側選択ゲート線ＳＧＤ１′となる。同様に、図２に示した第１の実施形態におけるソース側選択ゲート線ＳＧＳ２及びＳＧＳ３は、第２の実施形態では、共通に接続されてソース側選択ゲート線ＳＧＳ２′となる。ドレイン側選択ゲート線ＳＧＤ１′、並びにソース側選択ゲート線ＳＧＳ１′及びＳＧＳ２′をアクティブにすることにより、図１０の上部２列のメモリユニットＭＵから同時にビット線ＢＬ１〜ＢＬｎを介してｎビットのデータがアクセスされる。
【００３４】
第２の実施形態によれば、図９に示すように、カラム方向に隣接するメモリユニットの選択ゲートＳＧＳ，ＳＧＤをそれぞれ独立に設ける第１の実施形態よりも、カラム方向に隣接するメモリユニットＭＵの間隔を、図９のＰ３で示すように、狭くすることができる。この結果、第３の実施形態においては、従来例と比較してワード線ＷＬを微細化できる。本実施形態のように、平板状のワード線ＷＬが複数積層される構造においては積層方向に重なるワード線ＷＬ間において寄生容量が発生する。しかしながら、本実施形態では、メモリユニットＭＵの間隔を狭くすることで、この寄生容量を低減でき、動作の省電力化及び高速化につながる。また、ワード線ＷＬが微細化可能であることにより、メモリセルアレイ１１のカラム方向の寸法も短くすることができると共に、ビット線ＢＬのカラム方向の長さも短くすることができる。これによっても動作の省電力化及び高速化を図ることができる。
【００３５】
［第３の実施形態］
図１１は、第３の実施形態に係る半導体記憶装置の一部を示す平面図である。
第１及び第２の実施形態においては、カラム方向に隣接するメモリユニットＭＵを、ロウ方向に半ピッチずつずらして配置していたが、第３の実施形態では、カラム方向に隣接するメモリユニットＭＵを、これよりも細かいピッチ、例えばメモリユニットＭＵのロウ方向のピッチＰ１の１／３のピッチＰ４ずつずらして配置する。この様な方法によれば、ページ長が更に増えて、更なる読み出し速度の向上が可能になる。
【００３６】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係る半導体記憶装置について説明する。図１２は本実施形態に係る半導体記憶装置の一部の構成を示す斜視図である。第１〜第３の実施形態では、メモリユニットＭＵのチャネルボディとしてＵ字型の半導体層３０を用いたが、本実施形態では、メモリユニットＭＵのチャネルボディとしてピラー型（Ｉ型）半導体層４０を用いる。この様な構成においては、バックゲートトランジスタＢＴｒは設けず、ソース線ＳＬはメモリストリングＭＳの下部に配置される。
【００３７】
この様な構成においても、カラム方向に隣接するメモリセルユニットＭＵをロウ方向のピッチの１／２に変位させることにより、第１の実施形態と同様の効果得ることが可能である。尚、本実施形態においても第１の実施形態と同様に、カラム方向に隣接するメモリユニットＭＵをロウ方向のピッチの半ピッチよりも細かいピッチずつずらして構成することも可能である。
【００３８】
［第５の実施形態］
次に、図１３を参照して第４の実施形態について説明する。図１３は、本実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【００３９】
本実施形態では、第１実施形態と同様、メモリユニットＭＵを千鳥配置することにより、ロウ方向に配列されたメモリユニットＭＵの数の２倍のビット線ＢＬを割り当てている。第１実施形態では、例えばロウ方向のメモリユニットＭＵの数と同数のセンスアンプを備える必要がある。すなわち、メモリユニットＭＵに接続されるビット線ＢＬと同数のセンスアンプが必要となる。しかし、本実施形態では、２本のビット線ＢＬで１つのセンスアンプ１４を交互に使用するため、ビット線ＢＬとセンスアンプ１４の間に選択回路ＳＥＬが設けられる。
【００４０】
この実施形態の場合、センスアンプの面積を従来と同様の面積に抑えることができる。選択回路よりもセンスアンプの方が大きな回路面積を必要とする。その結果、本実施形態のように、センスアンプの個数を削減することによって、全体として回路面積の増大を防止できる。隣接するビット線に交互にデータを読み出し、書き込みするために、各メモリユニットＭＵには、選択ゲート線ＳＧＳ及びＳＧＤがそれぞれ独立に供給されても良いし、選択ゲート線ＳＧＳ，ＳＧＤがメモリユニットＭＵのペアで共有されても良い。
【００４１】
［第６の実施形態］
図１４は、第６の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態の基本的な構成は第１の実施形態と同様であるが、センスアンプ１４として差動式のセンスアンプを使用する点において異なる。本実施形態において、カラム方向に隣接するメモリユニットＭＵの対応するメモリトランジスタＭＴｒのペアによりペアセルを構成し、このペアセルに互いに論理が異なるデータを記憶する。この場合、隣接するビット線ＢＬからペアのデータを読み出し、センスアンプ１４で差動検出する。
【００４２】
この実施形態によれば、ノイズやディスターブに強いメモリを構成することができる。
【００４３】
［第７の実施形態］
図１５は、第７の実施形態に係る半導体記憶装置の概略構成を示すブロック図である。本実施形態では、２本のビット線ＢＬのうち、一方のビット線ＢＬをセンスアンプ１４に接続し、他方のビット線ＢＬを接地して、シールド線として使用する。
【００４４】
本実施形態においては、１度に読み出すページのビット数を従来と同様にしつつ、ビット線ＢＬを１つおきにシールドとして用いることができるので、更なるデータ読み出しの安定化を図ることが可能となる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４６】
１１…メモリセルアレイ、１２、１３…ロウデコーダ、１４…センスアンプ、１５…カラムデコーダ、１６…制御信号生成部、ＭＳ…メモリストリング、ＭＵ…メモリユニット、ＭＴｒ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ…ドレイン側選択ゲート線、ＳＧＳ…ソース側選択ゲート線、ＳＤＴｒ…ドレイン側選択ゲートトランジスタ、ＳＳＴｒ…ソース側選択ゲートトランジスタ、ＢＧ…バックゲート、ＢＴｒ…バックゲートトランジスタ。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、前記半導体基板に沿って二次元配列してなるメモリセルアレイと、
前記メモリセルアレイの各メモリユニットの端部に接続される複数のビット線と
を備え、
前記複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士が前記メモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列され、前記カラム方向に隣接するメモリユニット同士は、それらのロウ方向の変位量に相当するピッチで配列されたカラム方向に延びる異なる前記ビット線にそれぞれ接続されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数のメモリユニットはロウ方向に所定ピッチで配列され、
前記ビット線はロウ方向に前記所定ピッチのｎ分の１（ｎは２以上の整数）のピッチで配列されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリユニットは、
前記半導体基板に対して垂直方向に延びる柱状に形成された半導体ボディと、
前記半導体ボディの側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を介して前記半導体ボディの側面に接続され垂直方向に多層に配置された複数のワード線と、
前記複数のワード線に対して前記半導体ボディの端部側に配置された選択ゲート線と、
を備える
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記複数のメモリユニットは、２本のピラー半導体を基端部において接続したＵ字型の半導体ボディを有し、
前記メモリセルアレイの下側に前記各ビット線につながるセンスアンプ回路が形成されている
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記ビット線のロウ方向の幅は、前記半導体ボディの直径よりも小さい
ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板に対して垂直方向に延び複数のメモリセルを直列接続してなる柱状に形成された複数のメモリユニットを、前記半導体基板に沿って二次元配列してなるメモリセルアレイと、
前記メモリセルアレイの各メモリユニットの端部に接続される複数のビット線と
を備え、
前記複数のメモリユニットは、カラム方向に隣接する前記メモリユニット同士が前記メモリユニットのロウ方向の配列ピッチ内でロウ方向に変位することにより千鳥状に配列され、前記カラム方向に隣接するメモリユニット同士は、それらのロウ方向の変位量に相当するピッチで配列されたカラム方向に延びる異なる前記ビット線にそれぞれ接続されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数のメモリユニットはロウ方向に所定ピッチで配列され、
前記ビット線はロウ方向に前記所定ピッチのｎ分の１（ｎは２以上の整数）のピッチで配列されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリユニットは、
前記半導体基板に対して垂直方向に延びる柱状に形成された半導体ボディと、
前記半導体ボディの側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層を介して前記半導体ボディの側面に接続され垂直方向に多層に配置された複数のワード線と、
前記複数のワード線に対して前記半導体ボディの端部側に配置された選択ゲート線と、
を備える
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記複数のメモリユニットは、２本のピラー半導体を基端部において接続したＵ字型の半導体ボディを有し、
前記メモリセルアレイの下側に前記各ビット線につながるセンスアンプ回路が形成されている
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記ビット線のロウ方向の幅は、前記半導体ボディの直径よりも小さい
ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−４７７８（Ｐ２０１３−４７７８Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３５０９３（Ｐ２０１１−１３５０９３）
【出願日】平成２３年６月１７日（２０１１．６．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１７日（２０１１．６．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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