半導体記憶装置
【課題】マーチパターンテストではアドレスデコーダの配線の遅延を検知できない。
【解決手段】半導体記憶装置のアドレスデコーダは，アドレスサイクルの第１のタイミングで，複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力するアドレスレジスタと，複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，アドレスレジスタと内部アドレス信号線網の間に設けられ，アドレスレジスタが出力した第１と第２の内部アドレス信号を，アドレスサイクルの第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，内部アドレス信号線網を介して複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれのワード線又はビット線を選択する複数のアドレスデコード回路とを有する。
【解決手段】半導体記憶装置のアドレスデコーダは，アドレスサイクルの第１のタイミングで，複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力するアドレスレジスタと，複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，アドレスレジスタと内部アドレス信号線網の間に設けられ，アドレスレジスタが出力した第１と第２の内部アドレス信号を，アドレスサイクルの第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，内部アドレス信号線網を介して複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれのワード線又はビット線を選択する複数のアドレスデコード回路とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置におけるアドレスデコーダでは，配線などにオープン不良が存在すると，異なるアドレスで同じメモリセルが選択される等不具合が発生する。
【０００３】
アドレスデコーダの故障検出では，一般的にアドレスをインクリメントまたはデクリメントさせるマーチパターンで変化させながらデータの書き込みと読み出しを繰り返すテストが行われる。例えば，３ビットのアドレス信号線を有するメモリでは，アドレスをインクリメントする場合，アドレス信号は０００（０番地）から１１１（７番地）まで順に与えられる。マーチパターンによるテストでは，アドレスを順にインクリメントもしくはデクリメントし，所望のメモリセルに書き込んだデータが正常に読み出せるかどうかを確認する。なお，このような不具合を検知する装置として特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５６−１４８７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
また，オープン不良のように配線が断線しているのではなく，製造時のプロセスばらつき等に起因して配線に形状のばらつきがある場合，アドレスデコーダの出力となるワード線の駆動に遅延が生じ，読み出し時間が遅延し要求されるアクセスタイムを実現できず不具合となる。
【０００６】
しかし，アドレスデコーダに配線形状ばらつき等による遅延が存在する場合，マーチパターンによるテストでは，アドレスがインクリメントまたはデクリメントされてもあるアドレス信号はＨレベル又はＬレベルから変化しないケースがあるため，アドレス配線の遅延を検知することができない。マーチパターンの代わりに，アドレス配線の遅延を検知できる他のテストパターンを使用するとテスト工数が増加してしまう。
【０００７】
そこで，本発明の目的は，アドレス配線の遅延による不良を検出できる半導体記憶装置を提供することとする。
【課題を解決するための手段】
【０００８】
半導体記憶装置の第１の側面は，
複数のワード線とビット線と前記ワード線およびビット線の交差位置に配置される複数のメモリセルとを有するメモリセルアレイと，
前記メモリセルを選択するために入力された複数の入力アドレス信号をデコードしてワード線又はビット線を選択するアドレスデコーダとを有し，
前記アドレスデコーダは，
アドレスサイクルの第１のタイミングで，前記複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力するアドレスレジスタと，
前記複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，
前記アドレスレジスタと前記内部アドレス信号線網の間に設けられ，前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号を，前記アドレスサイクルの前記第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，
前記内部アドレス信号線網を介して前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれの前記ワード線又はビット線を選択する複数のアドレスデコード回路とを有する半導体記憶装置。
【発明の効果】
【０００９】
半導体記憶装置の第１の側面によれば，アドレス配線の遅延による不良を検出できる。
【図面の簡単な説明】
【００１０】
【図１】アドレスデコーダを示す図である。
【図２】図１のアドレスデコーダに６番地の入力アドレス信号を供給した場合の信号波形を示す図である。
【図３】図１のアドレスデコーダの配線に遅延が生じた場合の信号波形を示す図である。
【図４】アドレスデコーダに対するマーチパターンのテストにおける信号波形を示す図である。
【図５】アドレスデコーダに対するマーチパターンテストにて遅延が生じた場合の信号波形を示す図である。
【図６】第１の実施の形態におけるアドレスデコーダを示す図である。
【図７】第１の実施の形態におけるリセット回路を示す図である。
【図８】第１の実施の形態におけるアドレスデコード回路を示す図である。
【図９】第１の実施の形態における内部アドレス信号の波形を示す図である。
【図１０】第１の実施の形態における実施の形態におけるアドレスデコーダに対するマーチパターンテストにて遅延が生じた場合の信号波形を示す図である。
【図１１】第２の実施の形態におけるＳＲＡＭの構成図である。
【図１２】第２の実施の形態におけるクロックバッファ，アドレスレジスタ，アウトプットデータバッファを示す図である。
【図１３】第２の実施の形態におけるリセット回路を示す図である。
【図１４】第２の実施の形態における通常モード時の内部アドレス信号の波形を示す図である。
【図１５】第２の実施の形態におけるテストモード時の内部アドレス信号の波形を示す図である。
【図１６】第２の実施の形態におけるテストモード時，かつアドレス配線遅延が存在する時の内部アドレス信号の波形を示す図である。
【発明を実施するための形態】
【００１１】
以下，図面を用いて本発明の実施の形態について説明する。
【００１２】
図１は，アドレスデコーダを示す図である。図１のアドレスデコーダは，３ビットの入力アドレス信号をデコードするための回路であり，アドレスレジスタ１０１，１０２，１０３と，外部クロック信号ＣＬＫからロウクロック信号ＲＯＷＣＬＫを生成するクロックジェネレータ１０４と，内部アドレス信号線網１０５と，アドレスデコード回路群１０６とを有する。
【００１３】
また，アドレスレジスタ１０１は最下位ビットの入力アドレス信号ＡＤ０を供給され，クロック信号ＣＬＫに応答して，入力アドレス信号ＡＤ０と同相の内部アドレス信号ＡＤＯ０と，内部アドレス信号線ＡＤＯ０を反転した逆相の内部アドレス信号線ＸＡＤＯ０を出力する。同様に，アドレスレジスタ１０２，１０３は２ビット目の入力アドレス信号ＡＤ１，最上位ビットの入力アドレス信号ＡＤ２をそれぞれ供給され，クロック信号ＣＬＫに応答して，互いに論理が反転した内部アドレス信号ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２を出力する。
【００１４】
例えば，６番地の入力アドレス信号，すなわちＬレベルのＡＤ０，ＨレベルのＡＤ１，ＡＤ２がアドレスレジスタ１０１〜１０３に供給された場合，内部アドレス信号ＡＤＯ０はＬレベル，ＸＡＤＯ０はＨレベル，ＡＤＯ１はＨレベル，ＸＡＤＯ１はＬレベル，ＡＤＯ２はＨレベル，ＸＡＤＯ２はＬレベルとなる。
【００１５】
内部アドレス信号線網は，内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２にそれぞれ対応した内部アドレス信号線を有する。
【００１６】
アドレスデコード回路群１０６は，０番地から７番地までの各アドレスに対応したアドレスデコード回路１０７〜１１４を有しており，各アドレスデコード回路には，ロウクロック信号ＲＯＷＣＬＫ用のクロック配線Ａ１と内部アドレス信号線Ａ２〜Ａ４を介して，アドレスに応じた内部アドレス信号が供給されて論理積演算を行い，選択されたワード線ＷＬ０〜ＷＬ７に駆動信号を出力する。例えば，０番地用のアドレスデコード回路１０７は，クロック配線Ａ１を介してロウクロック信号ＲＯＷＣＬＫ，内部アドレス信号線Ａ２を介して内部アドレス信号ＸＡＤＯ０，内部アドレス信号線Ａ３を介して内部アドレス信号ＸＡＤＯ１，内部アドレス信号線Ａ４を介してＸＡＤＯ２を供給されて，それらの内部アドレス信号が全てＨの場合にワード線ＷＬ０を選択して駆動する。
【００１７】
図２は，図１のアドレスデコーダに６番地の入力アドレス信号を供給した場合の信号波形を示す図である。図２では，図１のアドレスデコーダにおいて，１番地のアドレスからサイクルＣ１で６番地，サイクルＣ２で１番地のアドレスに順に変更した場合における，内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２と，アドレスデコード回路１１３のクロック配線Ａ１および内部アドレス信号線Ａ２〜Ａ４の入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ４と，ワード線ＷＬ６の信号波形を記載している。なお，図１に示すように，クロック配線Ａ１および内部アドレス信号線Ａ２〜Ａ４は，ロウクロック信号ＲＯＷＣＬＫ，と内部アドレス信号ＸＡＤＯ０，ＡＤＯ１，ＡＤＯ２をそれぞれ供給されている。
【００１８】
サイクルＣ１で６番地の入力アドレス信号がアドレスレジスタ１０１〜１０３に供給されると，クロックジェネレータ１０４から出力されるロウクロック信号ＲＯＷＣＬＫは，クロック信号ＣＬＫに応答して，時間ｔａ〜ｔａ＋Δｔの間でＨレベルとなる。また，時間Ｔａにおけるクロック信号ＣＬＫの立ち上がりに応答して，アドレスレジスタが内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２を時間ｔａで立ち上げる。
【００１９】
さらにロウクロック信号ＲＯＷＣＬＫの立ち上がりに応答して，アドレスデコード回路１１３の入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ４が立ち上がる。入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ４の立ち上がりに応答して，アドレスデコード回路１１３は各信号の論理積をとり，時間ｔａでワード線ＷＬ６を駆動する。そして，時間Ｔａから所定のアクセスタイムＡＴ６０が経過した後，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスが選択されるメモリセルのデータがセンスアンプ，出力回路等を介して出力される。なお，アクセスタイムとは，クロック信号ＣＬＫが立ち上がってから，メモリのデータが出力されるまでの時間を意味する。
【００２０】
ここで，もし図１のアドレスデコーダの配線に形状ばらつき等による遅延が生じた場合，各信号の波形は図２ではなく図３のようになる。図３は，図１のアドレスデコーダの配線に遅延が生じた場合の信号波形を示す図である。アドレスデコード回路１１３の内部アドレス信号線Ａ４に遅延が存在すると，図３のように入力信号ＡＮＤ１１３＿Ａ４とワード線ＷＬ６の立ち上がりタイミングに遅延が生じる。その結果，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスで選択されるメモリセルのデータがセンスアンプ，出力回路等を介して出力されるタイミングが，アクセスタイムＡＴ６０から遅延したＡＴ６１となってしまう。そのため，仕様通りのアクセスタイムＡＴ６０を実現するためには，テスト段階において，このようなアドレス配線の遅延を検出することが必要である。
【００２１】
次に，図１のアドレスデコーダに対して，アドレスをインクリメントさせるマーチパターンでテストを行う場合について述べる。図４は，アドレスデコーダに対するマーチパターンのテストにおける信号波形を示す図である。また，図５は，アドレスデコーダに対するマーチパターンテストにて遅延が生じた場合の信号波形を示す図である。
【００２２】
図４では，サイクルＣ０〜Ｃ７の各タイミングでアドレスを０番地から７番地まで順にインクリメントしており，入力アドレス信号ＡＤ０〜ＡＤ２に応じた内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２の波形をクロック信号ＣＬＫとともに記載している。マーチパターンのテストでは，アドレスを変更しても論理レベルが変動しない信号が存在する。例えば，内部アドレス信号ＡＤＯ２は，サイクルＣ４の４番地のテストを行うまではＬレベルであったが，４番地の入力アドレス信号をアドレスレジスタ１０１〜１０３に供給しクロック信号ＣＬＫが立ち上がった以降はＨレベルである。
【００２３】
このマーチパターンのテストにおいて，図３の場合と同じようにアドレスデコード回路１１３の内部アドレス信号線Ａ４に遅延が存在すると，アドレスデコード回路１１３の入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ４の波形は，図５のようになる。図５は，図４のマーチパターンのテストにおいて，アドレスを５番地から６番地へインクリメントしたときの各波形を示している。
【００２４】
サイクルＣ６で６番地の入力アドレス信号がアドレスレジスタ１０１〜１０３に供給されると，クロックジェネレータ１０４から出力されるロウクロック信号ＲＯＷＣＬＫは，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６〜ｔ６＋Δｔの間でＨレベルとなる。また，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６で内部アドレス信号ＸＡＤＯ０，ＡＤＯ１がＨレベルとなり，ＡＤＯ０，ＸＡＤＯ１がＬレベルとなる。内部アドレス信号ＡＤＯ２，ＸＡＤＯ２は，５番地から６番地にアドレスが変更されても入力アドレス信号ＡＤ２に変化がないため，それぞれＨレベル，Ｌレベルのままである。そのため，ロウクロック信号ＲＯＷＣＬＫの立ち上がりに応答して，入力信号ＡＮＤ１１３＿Ａ１，ＡＮＤ１１３＿Ａ２，ＡＮＤ１１３＿Ａ３は立ち上がるが，ＡＮＤ１１３＿Ａ４はＨレベルのままである。
【００２５】
図３では，アドレスを１番地から６番地に変更すると内部アドレス信号ＡＤＯ２がＬレベルからＨレベルになるため入力信号ＡＮＤ１１３＿Ａ４の立ち上がりの遅延を検出できているが，図５では，アドレスを５番地から６番地に変更しても内部アドレス信号ＡＤＯ２がＨレベルのままとなっているために，６番地の入力アドレス信号をアドレスレジスタ１０１〜１０３に供給しても入力信号ＡＮＤ１１３＿Ａ４の立ち上がり遅延を検出できていない。そのため，ワード線ＷＬ６は遅延することなく時間ｔ６で駆動され，アクセスタイムはＡＴ６０となる。
【００２６】
このようにマーチパターンでは，入力アドレス信号の論理レベルがアドレスの変更前後で変化しない場合があるために，図５のように内部アドレス信号線の遅延が検出されないことが発生する。この遅延を検出できるように，マーチパターンの替わりに，任意のアドレスを基準にして他の全番地にアクセスするギャロッピングパターンや，図３のようなアドレスを反転させるテストパターン等の他のテストパターンを使ってテストを行うと，テスト内容が複雑になるだけでなくテスト工数が増加するため望ましくない。
【００２７】
［第１の実施の形態］
そこで，第１の実施の形態では，内部アドレス信号線の遅延を検出できるように，アドレスサイクル毎に入力アドレス信号に応じてＨレベル又はＬレベルになった内部アドレス信号を一方の論理レベルにリセットする。具体的には，アドレスサイクルを制御するクロック信号ＣＬＫの第１のエッジ（例えば立ち上がりエッジ）に応答して，入力アドレス信号に応じてＨレベルにされた内部アドレス信号を，クロック信号ＣＬＫの第２のエッジ（例えば立ち下がりエッジ）に応答してＬレベルにリセットする。
【００２８】
図６は，第１の実施の形態におけるアドレスデコーダを示す図である。図６のアドレスデコーダは，アドレスレジスタ１０１〜１０３と内部アドレス信号線網１０５との間に，内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２を，クロック信号ＣＬＫの立ち下がりに応答してＬレベルにリセットするリセット回路１２０〜１２２を有する。アドレスレジスタ１０１〜１０３で生成された内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２は，各リセット回路１２０〜１２２によりクロック信号ＣＬＫの立ち下がりに応答してＬレベルにリセットされ，内部アドレス信号線網１０５の各信号線も同様にＬレベルにリセットされる。
【００２９】
図７は，第１の実施の形態におけるリセット回路を示す図である。なお，図７は，例として図６のアドレスデコーダにおけるリセット回路１２０の回路図を記載しており，（１）と（２）の２通りの回路図を示している。
【００３０】
図７（１）の回路図は，ＮＡＮＤゲート７０１，７０３とインバータ７０２，７０４とを有するリセット回路１２０を示している。例えば，クロック信号ＣＬＫの立ち上がりに応答してアドレスレジスタ１０１で生成された内部アドレス信号ＡＤＯ，ＸＡＤＯがそれぞれＨレベル，ＬレベルでＮＡＮＤゲート７０１，７０３に入力された場合，クロック信号ＣＬＫがＨレベルの間は，インバータ７０２，７０４は内部アドレス信号のＨレベル，Ｌレベルをそのまま出力する。しかし，クロック信号ＣＬＫがＬレベルになると，インバータ７０２から出力される内部アドレス信号はＬレベルとなり，内部アドレス信号ＡＤＯはＨレベルからＬレベルにリセットされる。インバータ７０４の出力は，内部アドレス信号ＸＡＤＯ０がＬレベルであったため，クロック信号ＣＬＫの立ち下がり後もＬレベルを維持する。
【００３１】
図７（２）の回路図は，インバータ７０５と，ＣＭＯＳトランスファゲート７０６，７０７とＮＭＯＳトランジスタ７０８，７０９とを有するリセット回路１２０を示している。例として，クロック信号ＣＬＫの立ち上がりに応答してアドレスレジスタ１０１で生成された内部アドレス信号ＡＤＯ，ＸＡＤＯがそれぞれＨレベル，ＬレベルでＮＡＮＤゲート７０１，７０３に入力された場合について説明する。まず，クロック信号ＣＬＫの立ち上がり後のＨレベルの間は，ＣＭＯＳトランスファゲート７０６，７０７はともにＯＮとなり，ＮＭＯＳトランジスタ７０８，７０９はともにＯＦＦとなるため，リセット回路は内部アドレス信号ＡＤＯ，ＸＡＤＯのＨレベル，Ｌレベルをそのまま出力する。クロック信号ＣＬＫがＬレベルになると，ＣＭＯＳトランスファゲート７０６，７０７はＯＦＦとなり，ＮＭＯＳトランジスタ７０８，７０９はともにＯＮとなるため，内部アドレス信号ＡＤＯはＨレベルからＬレベルにリセットされ，内部アドレス信号ＸＡＤＯ０はＬレベルを維持する。
【００３２】
図８は，第１の実施の形態におけるアドレスデコード回路を示す図である。図８のアドレスデコード回路は図６のアドレスデコード回路１０７〜１１４に該当する。図８において，アドレスデコード回路は，ＰＭＯＳトランジスタ８０１，８０６と，ＮＭＯＳトランジスタ８０２〜８０５と，インバータ８０７〜８０９とを有する。例えば，アドレスデコード回路１１３では，クロック配線Ａ１および内部アドレス信号線Ａ２〜Ａ４には，ロウクロック信号ＲＯＷＣＬＫと内部アドレス信号ＸＡＤＯ０，ＡＤＯ１，ＡＤＯ２とをそれぞれ供給される。そして，内部アドレス信号線Ａ２〜Ａ４にＨレベルの信号が供給されると，クロック配線Ａ１のロウクロック信号ＲＯＷＣＬＫがＨレベルに立ち上がったタイミングで，ＮＭＯＳトランジスタ８０２〜８０５はＯＮとなり，ＰＭＯＳトランジスタ８０１，８０６はＯＦＦし，その結果インバータ８０７〜８０９を介して出力される信号はＨレベルとなる。これが選択状態である。内部アドレス信号線Ａ２〜Ａ４のいずれかがＬレベルの場合は，ロウクロック信号ＲＯＷＣＬＫがＨレベルになっても，インバータ８０９の出力は非選択レベルのＬレベルである。
【００３３】
図９は，第１の実施の形態における内部アドレス信号の波形を示す図である。なお，図９では，入力アドレス信号ＡＤ０〜ＡＤ２と，クロック信号ＣＬＫと，アドレスレジスタ１０１〜１０３及びリセット回路１２０〜１２２により生成された内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２とを記載している。また，入力アドレスは図４と同様にマーチパターンにより選択されている。例えば，０番地のアドレスを選択した場合では，クロック信号ＣＬＫの立ち上がりに応答して，入力アドレス信号ＡＤ０〜ＡＤ２に応じてＨレベルにされた内部アドレス信号ＸＡＤＯ０，ＸＡＤＯ１，ＸＡＤＯ２は，時間Ｔ０＋ΔＴでクロック信号ＣＬＫがＨレベルからＬレベルに立ち下がったことに応答して，時間Ｌ０で全てＬレベルにリセットされている。このリセット動作は，アドレスサイクル毎に行われる。したがって，第１，第２の内部アドレス信号のいずれか一方は，アドレスサイクル毎に必ずクロック信号ＣＬＫの立ち上がりに応答して，ＬレベルからＨレベルに立ち上がることになる。この立ち上がり動作は，内部アドレス信号線の遅延特性の影響を受けることになる。
【００３４】
次に，図５の場合と同じように，図９のアドレスデコーダにおいてアドレスデコード回路１１３の内部アドレス信号線Ａ４に遅延が存在したときの各波形について，図１０を用いて説明する。図１０は，第１の実施の形態におけるアドレスデコーダに対するマーチパターンテストにて遅延が生じた場合の信号波形を示す図である。図１０では，図９における５番地と６番地の入力アドレス信号が入力された場合について，アドレスデコード回路１１３に入力されるロウクロック信号ＣＬＫと内部アドレス信号である入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ４と，アドレスデコード回路１１３から出力されるワード線ＷＬ６の駆動信号波形を記載している。なお，アドレスデコード回路１１３のクロック配線Ａ１および内部アドレス信号線Ａ２〜Ａ４は，ロウクロック信号ＲＯＷＣＬＫと内部アドレス信号ＸＡＤＯ０，ＡＤＯ１，ＡＤＯ２とをそれぞれ供給されている。
【００３５】
５番地のアドレスが入力されたとき，そのアドレスサイクル内の時間Ｔ５＋ΔＴでクロック信号ＣＬＫの立ち下がりに応答してＨレベルだった内部アドレス信号ＡＤＯ０，ＸＡＤＯ１，ＡＤＯ２はリセットされＬレベルになり，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ２はＬレベルを維持する。そして，サイクルＣ６で６番地のアドレスが入力されるときは，各内部アドレス信号はＬレベルとなっている。この点が，図４のリセット回路を有しないアドレスデコーダの場合の波形（図１０中の内部アドレス信号ＡＤＯ２，ＡＮＤ１１３＿Ａ４の波線）とは異なる。例えば，内部アドレス信号ＡＤＯ２は，図４では５番地から６番地に入力アドレスが変更されてもＨレベルのままであるが，図１０では時間Ｔ５＋ΔＴでリセットされて６番地のアドレスが入力されるときはＬレベルとなっている。
【００３６】
サイクルＣ６で６番地の入力アドレス信号がアドレスレジスタ１０１〜１０３に供給されると，クロックジェネレータ１０４から出力されるロウクロック信号ＲＯＷＣＬＫは，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６〜ｔ６＋Δｔの間でＨレベルとなる。また，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６で内部アドレス信号ＸＡＤＯ０，ＡＤＯ１，ＡＤＯ２がＬレベルからＨレベルへ立ち上がる。
【００３７】
次に，ロウクロック信号ＲＯＷＣＬＫの立ち上がりに応答して，時間ｔ６にアドレスデコード回路１１３の入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ３が立ち上がる。アドレスデコード回路１１３の内部アドレス信号線Ａ４に遅延が存在するため，入力信号ＡＮＤ１１３＿Ａ４は，時間ｔ６からＤ１だけ遅れて立ち上がる。そして，アドレスデコード回路１１３は各信号の論理積演算を行い，時間ｔ６よりＤ１だけ遅れてワード線ＷＬ６に駆動信号を出力する。その結果，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスで選択されるメモリセルのデータがセンスアンプ，出力回路等を介して出力されるタイミングが，アクセスタイムＡＴ６０から遅延したＡＴ６１となる。なお，この遅延ＡＴ６１がＢＩＳＴ回路により検出され不良品と判断される。最後に，時間Ｔ６＋ΔＴでクロック信号ＣＬＫがＬレベルに立ち下がったのに応答して，各内部アドレス信号はＬレベルにリセットされ，それに併せて入力信号ＡＮＤ１１３＿Ａ２〜Ａ４もＬレベルにリセットされる。
【００３８】
以上のように，クロック信号ＣＬＫの立ち下がりに応答して内部アドレス信号をリセットすることで，図４の内部アドレス信号ＡＤＯ２の波形のような，アドレスが変更されてもＨレベルが維持されることは発生しなくなる。そのため，マーチパターンによるテストの場合でも，内部アドレス信号線の遅延を検出することが可能となる。
【００３９】
また，第１の実施の形態では，図６のようにワード線のアドレスデコード回路群１０６について内部アドレス信号線遅延を検出したが，同様にしてビット線のアドレスデコード回路についても内部アドレス信号線遅延を検出することが可能である。
【００４０】
［第２の実施の形態］
第２の実施の形態は，第１の実施の形態で記載したリセット回路をＳＲＡＭに適用した場合の形態である。リセット回路により常に内部アドレス信号のリセット動作を行うと消費電力の増大を招くため，第２の実施の形態ではリセット動作が必要なテストのときにのみリセット動作を行い内部アドレス信号線の不具合を検知できるようにしておき，通常時はリセット動作を行わないようにする。
【００４１】
図１１は，第２の実施の形態におけるＳＲＡＭの構成図である。図１１のＳＲＡＭは，ＢＩＳＴ回路１１０１と，クロックバッファ１１０２と，ライトイネーブルレジスタ１１０３と，アドレスレジスタ１１０４と，リセット回路１１０５，１１１５と，クロックジェネレータ１１０７と，ロウデコーダバッファ１１０６と，インプットデータレジスタ１１０９と，ライトアンプ１１１０と，コラムデコーダ１１０８と，コラムセレクタ１１１１と，複数のメモリセルがマトリックス状に配列されたメモリセルマトリックス１１１２と，センスアンプ１１１３と，アウトプットデータレジスタ１１１４とを有する。
【００４２】
上記のＳＲＡＭは，例えば大規模なＬＳＩチップ内に埋め込まれる。その場合，ＳＲＡＭの各入力，出力端子はＬＳＩチップの外部端子として設けられない。そこで，ＳＲＡＭの動作テストを行うためにＢＩＳＴ（ｂｕｉｌｔ ｉｎ ｓｅｌｆ−ｔｅｓｔ）回路１１０１が設けられている。
【００４３】
ＢＩＳＴ回路１１０１は，テスト用アドレス信号ＴＡＤ，テスト用イネーブル信号ＴＷＥ，モード選択信号ＭＳＴ，テスト用入力データＴＤＩを生成し，ＳＲＡＭが出力するテスト用出力データＴＤＯを入力とする。なお，モード選択信号ＭＳＴによって，ＳＲＡＭのテストをするか否かを決定する。以下，テストのときの動作をテストモードとし，テストでないときの通常動作を通常モードとする。クロックバッファ１１０２は，クロック信号ＣＬＫとモード選択信号ＭＳＴとを入力とする。そして，クロック信号ＣＬＫに基づいて，非反転および反転論理レベルを有するクロック信号ＣＬＫ，ＸＣＬＫを出力する。また，クロックバッファ１１０２は，モード選択信号ＭＳＴに基づいて，ＳＲＡＭの動作をテストモードまたは動作モードに制御し，非反転および反転論理レベルを有する動作制御信号ＢＭ，ＸＢＭを出力する。モード選択信号ＭＳＴがＬレベルのとき通常モード，Ｈレベルのときテストモードとする。
【００４４】
ライトイネーブルレジスタ１１０３は，動作制御信号ＢＭ，ＸＢＭに基づいて，通常モード時はライトイネーブル信号ＷＥ，テストモード時はテスト用ライトイネーブル信号ＴＷＥを入力とする。なお，ライトイネーブル信号ＷＥ，テスト用ライトイネーブル信号ＴＷＥは，メモリセルへデータの書き込みが行われるときに活性化される。
【００４５】
アドレスレジスタ１１０４は，動作制御信号ＢＭ，ＸＢＭに基づいて，通常モード時は入力アドレス信号ＡＤ，テストモード時はテスト用入力アドレス信号ＴＡＤを入力し，通常モード時はロウ側の内部アドレス信号ＲＡＤとコラム側の内部アドレス信号ＣＡＤを出力する。
【００４６】
リセット回路１１０５，１１１５は，図６のように，アドレスレジスタ１１０４とロウデコーダバッファ１１０６に接続される内部アドレス信号ＲＡＤ，ＣＡＤの信号線網との間に設けられる。そして，クロックバッファ１１０２より出力されたクロック信号ＸＣＬＫと動作制御信号ＢＭに応答して，通常モード時はリセットをせずに内部アドレス信号ＲＡＤ，ＣＡＤを出力し，テストモード時は内部アドレス信号ＲＡＤ，ＣＡＤをリセットする。
【００４７】
クロックジェネレータ１１０７は，クロックバッファ１１０６から入力されるクロック信号ＣＬＫに基づいて，ロウデコーダバッファ１１０６の起動信号となるロウクロック信号ＲＯＷＣＬＫと，ライトアンプ１１１０，センスアンプ１１１３，コラムデコーダ１１０８の起動信号となるコラムクロック信号ＣＯＬＣＬＫ等のクロックを生成する。
【００４８】
ロウデコーダバッファ１１０６は，図６のようにロウ側の内部アドレス信号ＲＡＤの内部アドレス信号線網を有し，ロウ側の内部アドレス信号ＲＡＤとロウクロック信号ＲＯＷＣＬＫとに基づいてワード線選択信号を生成し，さらにそのワード線選択信号に応答してメモリセルマトリックス１１１２の１つのワード線を選択する。
【００４９】
コラムデコーダ１１０８は，図６のようにコラム側の内部アドレス信号ＣＡＤの内部アドレス信号線網を有し，コラムクロック信号ＣＯＬＣＬＫに基づいてコラム側の内部アドレス信号ＣＡＤをデコードしてコラム選択信号を生成する。
【００５０】
コラムセレクタ１１１１は，コラムデコーダ１１０８で生成されたコラム選択信号に応答してメモリセルマトリックス１１１２の所定のビット線を選択し，ライトアンプ１１１０またはセンスアンプ１１１３に接続する。
【００５１】
インプットデータレジスタ１１０９はクロックバッファ１１０２で生成した動作制御信号ＢＭ，ＸＢＭに基づいて，通常モード時は入力データＤＩ，テストモード時はＢＩＳＴ回路１１０１で生成したテスト用入力データＴＤＩを入力とする。
【００５２】
ライトアンプ１１１０は，インプットデータレジスタ１１０９を介して入力された入力データＤＩまたはテスト用入力データＴＤＩを増幅して，コラムセレクタ１１１１を介して所定のビット線を駆動する。これにより，メモリセルにデータが書き込まれる。
【００５３】
センスアンプ１１１３は，コラムクロック信号ＣＯＬＣＬＫに応答し，コラムセレクタ１１１１を介して接続された所定の１対のビット線の電位差を増幅し，その増幅信号をアウトプットデータバッファ１１１４へ出力する。これにより，メモリセルからデータが読みだされる。
【００５４】
アウトプットデータバッファ１１１４は，動作制御信号ＢＭ，ＸＢＭに基づいて，センスアンプ１１１３から出力された増幅信号を，通常モード時は出力データＤＯ，テストモード時はテスト用出力データＴＤＯとして出力する。なお，テスト用出力データＴＤＯはＢＩＳＴ回路１１０１へ入力され検証される。
【００５５】
図１２は，第２の実施の形態におけるクロックバッファ，アドレスレジスタ，アウトプットデータバッファを示す図である。
【００５６】
図１２（１）はクロックバッファ１１０２の回路図である。クロックバッファ１１０２は，モード選択信号ＭＳＴから互いに逆相の動作制御信号ＢＭ，ＸＢＭを生成する動作制御信号生成回路１２００と，クロック信号ＣＬＫをバッファリングし互いに逆相のクロック信号ＣＬＫとＸＣＬＫを生成するクロックバッファ回路１２０３とを有する。また，動作制御信号生成回路１２００は，インバータ１２０１，１２０２を有し，動作制御信号ＢＭはモード選択信号ＭＳＴの非反転論理レベルの信号であり，動作制御信号ＸＢＭはモード選択信号の反転論理レベルの信号である。一方，クロックバッファ回路１２０３はインバータ１２０４〜１２０８を有し，入力クロック信号ＣＬＫをそのまま出力したクロック信号ＣＬＫと，反転したクロック信号ＸＣＬＫとを出力する。
【００５７】
図１２（２）はアドレスレジスタ１１０４の回路図であり，入力アドレス信号ＡＤ又はＴＡＤに基づいてロウ側の内部アドレス信号ＲＡＤを生成する部分について示している。アドレスレジスタ１１０４は，ＣＭＯＳトランスファゲート１２１１〜１２１６と，インバータ１２１７〜１２２２を有する。なお，アドレスレジスタ１１０４は，ＣＭＯＳトランスファゲート１２１３，１２１４，ラッチ回路を構成するインバータ１２１８，１２１９を有する前段部と，ＣＭＯＳトランスファゲート１２１５，１２１６，ラッチ回路を構成するインバータ１２２０，１２２１を有する後段部とに分けられるマスタースレーブ型ラッチ回路の構成となっている。ＣＭＯＳトランスファゲート１２１３，１２１６はクロック信号ＣＬＫがＨレベルのときＯＦＦ，ＬレベルのときＯＮとなる。ＣＭＯＳトランスファゲート１２１４，１２１５はクロック信号がＬレベルのときＯＦＦ，ＨレベルのときＯＮとなる。
【００５８】
通常モードのとき，すなわち動作制御信号ＢＭがＬレベル，ＸＢＭがＨレベルのとき，ＣＭＯＳトランスファゲート１２１１，１２１２はそれぞれＯＮ，ＯＦＦされて，インバータ１２１７には入力アドレス信号ＡＤが供給される。クロック信号ＣＬＫがＬレベルのときＣＭＯＳトランスファゲート１２１３，１２１６がＯＮ，ＣＭＯＳトランスファゲート１２１４，１２１５はＯＦＦされて，インバータ１２１７で反転された入力アドレス信号ＡＤが前段部に取り込まれる。次に，クロック信号ＣＬＫがＨレベルのとき，ＣＭＯＳトランスファゲート１２１３，１２１６がＯＦＦ，ＣＭＯＳトランスファゲート１２１４，１２１５はＯＮされて，前段部のラッチ回路１２１８，１２１９が入力アドレス信号ＡＤをラッチし，前段部から入力アドレス信号ＡＤが後段部へ出力される。そして，クロック信号ＣＬＫがＬレベルになったときに，後段部のラッチ回路１２２０，１２２１が内部アドレス信号ＡＤをラッチする。このとき，後段部のラッチ回路から反転された内部アドレス信号ＡＤ，すなわちロウ側の内部アドレス信号ＸＲＡＤが出力され，インバータ１２２２からは，入力アドレス信号ＡＤと同じ論理レベルの内部アドレス信号ＲＡＤが出力される。
【００５９】
テストモードのとき，すなわち動作制御信号ＢＭがＨレベル，ＸＢＭがＬレベルのとき，ＣＭＯＳトランスファゲート１２１１，１２１２はそれぞれＯＦＦ，ＯＮされ，インバータ１２１７にはＨレベルのテスト用入力アドレス信号ＴＡＤが供給される。そして，通常モードと同様にして入力アドレス信号ＴＡＤが取り込まれ，テスト用入力アドレス信号ＴＡＤを反転した論理レベルの内部アドレス信号ＸＲＡＤと，テスト用入力アドレス信号ＴＡＤと同じ論理レベルの内部アドレス信号ＲＡＤが出力される。
【００６０】
図１２（３）は，アウトプットデータバッファ１１１４の回路図であり，インバータ１２３０〜１２３７を有する。センスアンプ１１１３から出力された信号ＳＡ，動作制御信号ＢＭ，ＸＢＭを入力とする。通常モード時，すなわち動作制御信号ＢＭがＬレベルであれば，出力データＤＯは信号ＳＡと同じ論理レベルとなり，出力データＴＤＯはＬレベルとなる。テストモード時，すなわち動作制御信号ＢＭがＨレベルであれば，出力データＤＯはＬレベルとなり，出力データＴＤＯは増幅信号ＳＡと同じ論理レベルとなる。
【００６１】
図１３は，第２の実施の形態におけるリセット回路を示す図である。なお，図１３は，例として図１１のアドレスデコーダにおけるリセット回路１１０５の回路図を記載しており，（１）と（２）の２通りの回路図を示している。
【００６２】
図１３（１）の回路図は，ＮＡＮＤゲート１３０１〜１３０３とインバータ１３０４，１３０５とを有するリセット回路１１０５を示している。図７（１）に記載したリセット回路１２０と異なる点は，リセット回路１１０５が動作制御信号ＢＭとクロック信号ＸＣＬＫを入力とするＮＡＮＤゲート１３０１を有することである。
【００６３】
通常モード時，すなわち動作制御信号ＢＭがＬレベルの場合，クロック信号ＸＣＬＫの論理レベルにかかわらず，ＮＡＮＤゲート１３０１の出力はＨレベルとなり，インバータ１３０４，１３０５はロウ側の内部アドレス信号ＲＡＤ，ＸＲＡＤをそのまま出力する。つまり，通常モード時，セット回路１１０５は内部アドレス信号ＲＡＤ，ＸＲＡＤをリセットせずにそのまま出力する。
【００６４】
一方，テストモード時，動作制御信号ＢＭがＨレベルの場合，ＮＡＮＤゲート１３０１は，クロック信号ＸＣＬＫを反転して出力する。つまりクロック信号ＣＬＫがＨレベル，ＸＣＬＫがＬレベルの間は，ＮＡＮＤゲート１３０１の出力はＨレベルとなり，インバータ１３０４，１３０５は内部アドレス信号ＲＡＤ，ＸＲＡＤをそのまま出力する。クロック信号ＣＬＫがＬレベル，ＸＣＬＫがＨレベルになると，ＮＡＮＤゲート１３０１の出力はＬレベルとなり，内部アドレス信号ＲＡＤ，ＸＲＡＤのうちＨレベルの信号はＬレベルにリセットされ，Ｌレベルの信号はクロック信号ＣＬＫの立ち下がり後もＬレベルを維持する。つまり，リセット回路１１０５は，テストモード時はクロック信号ＣＬＫの立ち下がりエッジで内部アドレス信号ＲＡＤ又はＸＲＡＤをＨレベルからＬレベルにリセットする動作を行う。
【００６５】
図１３（２）の回路図は，ＮＡＮＤゲート１３１０と，インバータ１３１１と，ＣＭＯＳトランスファゲート１３１２，１３１３とＮＭＯＳトランジスタ１３１４，１３１５とを有するリセット回路１１０５を示している。
【００６６】
通常モード時，すなわち動作制御信号ＢＭがＬレベルの場合，クロック信号ＸＣＬＫの論理レベルにかかわらずＮＡＮＤゲート１３１０の出力はＨレベルとなり，ＣＭＯＳトランスファゲート１３１２，１３１３はともにＯＮとなり，ＮＭＯＳトランジスタ１３１４，１３１５はともにＯＦＦとなるため，リセット回路は内部アドレス信号ＲＡＤ，ＸＲＡＤをそのまま出力する。このように，通常モード時，リセット回路１１０５は内部アドレス信号ＲＡＤ，ＸＲＡＤをリセットせずにそのまま出力する。
【００６７】
テストモード時，動作制御信号ＢＭがＨレベルの場合，ＮＡＮＤゲート１３１０は，クロック信号ＸＣＬＫを反転して出力する。つまりクロック信号ＣＬＫがＨレベル，ＸＣＬＫがＬレベルの間は，ＮＡＮＤゲート１３１０の出力はＨレベルとなり，ＣＭＯＳトランスファゲート１３１２，１３１３はともにＯＮとなり，ＮＭＯＳトランジスタ１３１４，１３１５はともにＯＦＦとなるため，リセット回路は内部アドレス信号ＲＡＤ，ＸＲＡＤをそのまま出力する。クロック信号ＣＬＫがＬレベル，ＸＣＬＫがＨレベルになると，ＮＡＮＤゲート１３１０の出力はＬレベルとなり，ＣＭＯＳトランスファゲート１３１２，１３１３はともにＯＦＦとなり，ＮＭＯＳトランジスタ１３１４，１３１５はともにＯＮとなるため，内部アドレス信号ＲＡＤ，ＸＲＡＤのうちＨレベルの信号はＬレベルにリセットされ，Ｌレベルの信号はクロック信号ＣＬＫの立ち下がり後もＬレベルを維持する。つまり，リセット回路１１０５は，テストモード時はクロック信号ＣＬＫの立ち下がりエッジで内部アドレス信号ＲＡＤ又はＸＲＡＤをＨレベルからＬレベルにリセットする動作を行う。
【００６８】
図１４は，第２の実施の形態における通常モード時の内部アドレス信号の波形を示す図である。図１４では，例として，通常時にマーチパターンにより５番地と６番地のアドレスを順に選択した場合における，３ビットの内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２と，５番地のワード線ＷＬ５および６番地のワード線ＷＬ６の駆動信号との波形を記載している。
【００６９】
通常モード，つまりモード選択信号ＭＳＴがＬレベルである場合であるため，内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２はリセットされない。そのため，サイクルＣ５で５番地の入力アドレス信号ＡＤがアドレスレジスタ１１０４に供給されると，時間Ｔ５＋ΔＴにクロック信号ＣＬＫが立ち下がっても，内部アドレス信号ＲＡＤ０，ＸＲＡＤ１，ＲＡＤ２はリセットされずにＨレベルのままである。そして，サイクルＣ６で６番地の入力アドレス信号ＡＤがアドレスレジスタ１１０４に供給されると，時間Ｔ６のクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６で内部アドレス信号ＸＲＡＤ０はＨレベルとなり，ＲＡＤ０はＬレベルになる。同様にして，内部アドレス信号ＲＡＤ１はＨレベルとなり，ＸＲＡＤ１はＬレベルになる。内部アドレス信号ＲＡＤ２，ＸＲＡＤ２はそれぞれＨレベル，Ｌレベルのままである。また，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して時間ｔ６でロウクロック信号ＲＯＷＣＬＫ立ち上がる。そして，ロウデコーダバッファ１１０６は，ロウクロック信号ＲＯＷＣＬＫと内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２に基づいて，時間ｔ６でワード線ＷＬ６を駆動する。時間Ｔ６から所定のアクセスタイムＡＴ６０が経過した後，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスが選択されるメモリセルのデータＤＯがセンスアンプ１１１３，アウトプットデータバッファ１１１４を介して出力される。
【００７０】
図１５は，第２の実施の形態におけるテストモード時の内部アドレス信号の波形を示す図である。例として，テストモード時にマーチパターンにより５番地と６番地のアドレスを順に選択した場合における，３ビットの内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２と，５番地のワード線ＷＬ５および６番地のワード線ＷＬ６の駆動信号との波形を記載している。
【００７１】
テストモード，つまりモード選択信号ＭＳＴがＨレベルである場合であるため，内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２はリセット回路１１０５でリセットされる。サイクルＣ５で５番地の入力アドレス信号ＴＡＤがアドレスレジスタ１１０４に供給されると，時間Ｔ５＋ΔＴでクロック信号ＣＬＫの立ち下がりに応答して内部アドレス信号ＲＡＤ０，ＸＲＡＤ１，ＲＡＤ２はリセットされＬレベルになり，ＸＲＡＤ０，ＲＡＤ１，ＸＲＡＤ２はＬレベルを維持する。そしてサイクルＣ６で６番地の入力アドレス信号ＴＡＤがアドレスレジスタ１１０４に供給されると，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６で内部アドレス信号ＸＲＡＤ０，ＲＡＤ１，ＲＡＤ２がＬレベルからＨレベルへ立ち上がる。また，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して時間ｔ６でロウクロック信号ＲＯＷＣＬＫ立ち上がる。そして，ロウデコーダバッファ１１０６は，ロウクロック信号ＲＯＷＣＬＫと内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２に基づいて，時間ｔ６でワード線ＷＬ６を駆動する。時間Ｔ６から所定のアクセスタイムＡＴ６０が経過した後，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスが選択されるメモリセルのデータＴＤＯがセンスアンプ１１１３，アウトプットデータバッファ１１１４を介して出力される。最後に，時間Ｔ６＋ΔＴでクロック信号ＣＬＫがＬレベルに立ち下がったのに応答して，各内部アドレス信号はＬレベルにリセットされる。
【００７２】
次に，ロウデコーダバッファ１１０６内に内部アドレス信号線の遅延があった場合について説明する。図９と同様に，クロック配線Ａ１と内部アドレス信号線Ａ２〜Ａ４を有し，クロック配線Ａ１と内部アドレス信号線Ａ２〜Ａ４を介してロウクロック信号ＣＬＫと内部アドレス信号ＸＲＡＤ，ＲＡＤ１，ＲＡＤ２を供給されるアドレスデコード回路１１３をロウデコーダバッファ１１０６が有し，内部アドレス信号線Ａ４に遅延が存在する場合である。
【００７３】
図１６は，第２の実施の形態におけるテストモード時，かつアドレス配線遅延が存在する時の内部アドレス信号の波形を示す図である。
【００７４】
テストモード，つまりモード選択信号ＭＳＴがＨレベルである場合であるため，内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２はリセット回路１１０５でリセットされる。内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２は図１５と同様の波形となる。しかし，アドレスデコード回路１１３の内部アドレス信号線の入力信号ＡＮＤ１１３＿Ａ４は，内部アドレス信号線に遅延が存在するために，Ｄ１だけ遅延してＬレベルからＨレベルとなる。そして，ロウデコーダバッファ１１０６は，Ｄ１だけ遅れてワード線ＷＬ６に駆動信号を出力する。その結果，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスで選択されるメモリセルのデータＴＤＯがセンスアンプ１１１３，アウトプットデータバッファ１１１４を介して出力されるタイミングが，アクセスタイムＡＴ６０から遅延したＡＴ６１となる。
【００７５】
以上のように，通常モードとテストモードとでＳＲＡＭの動作を分けて，通常モード時はリセット動作を行わずに内部アドレス信号をアドレスレジスタ１１０４からそのまま出力し，テストモード時はリセット回路１１０５で内部アドレス信号をリセットすることによって，テストのときにだけ，ロウデータの入力信号に内部アドレス信号線の遅延の影響が発生するようにでき，遅延の有無を検出することが可能となる。
【００７６】
なお，第２の実施の形態では，図１１のようにアドレスレジスタ１１０４とロウデコーダバッファ１１０６内の内部アドレス信号線網との間にリセット回路１１０５を設けたが，アドレスレジスタ１１０４とコラムデコーダ１１０８内の内部アドレス信号線網との間にリセット回路を同様に設けることで，テストモード時にコラムデコーダ１１０８の内部アドレス信号線の遅延についても検知することが可能である。
【００７７】
以上の実施の形態をまとめると，次の付記のとおりである。
【００７８】
（付記１）
複数のワード線とビット線と前記ワード線およびビット線の交差位置に配置される複数のメモリセルとを有するメモリセルアレイと，
前記メモリセルを選択するために入力された複数の入力アドレス信号をデコードしてワード線又はビット線を選択するアドレスデコーダとを有し，
前記アドレスデコーダは，
アドレスサイクルの第１のタイミングで，前記複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力する複数のアドレスレジスタと，
前記複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，
前記アドレスレジスタと前記内部アドレス信号線網の間に設けられ，前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号を，前記アドレスサイクルの前記第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，
前記内部アドレス信号線網を介して前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれの前記ワード線又はビット線を選択する複数のアドレスデコード回路とを有する半導体記憶装置。
【００７９】
（付記２）
付記１において，
前記アドレスサイクルの第１，第２のタイミングは，前記アドレスサイクルに同期したクロック信号の第１のエッジと第２のエッジである半導体記憶装置。
【００８０】
（付記３）
付記２において
さらに，外部からの動作選択信号に基づいて，テストモードであるか否かを検出するテストモード信号回路を有し，
前記テストモード信号回路がテストモードであることを検出したとき，前記リセット回路は前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号を前記クロック信号の第２のエッジに応答して所定の論理レベルにリセットし，
前記テストモード信号回路がテストモードでないことを検出したとき，前記リセット回路は前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号をリセットしない半導体記憶装置。
【００８１】
（付記４）
付記２において
前記リセット回路は，前記クロック信号の第２のエッジに応答して前記第１と第２の内部アドレス信号をＬレベルにリセットし，
前記アドレスデコード回路は，前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せの論理積をとる半導体記憶装置。
【００８２】
（付記５）
付記２において
さらに，前記クロック信号に基づいてロウクロック信号又はコラムクロック信号を生成するクロックジェネレータを有し，
前記アドレスデコード回路は，前記ロウクロック信号又はコラムクロック信号の第１のエッジに応答して前記組合せを論理演算し前記ワード線又はビット線を駆動する半導体記憶装置。
【００８３】
（付記６）
付記２において
前記リセット回路は，前記第１，第２の内部アドレス信号とクロック信号とについてＮＡＮＤ演算とＮＯＴ演算を行う半導体記憶装置。
【００８４】
（付記７）
付記２において
前記リセット回路は，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードに前記第１の内部アドレス信号が供給される第１のトランスファゲートと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードに前記第２の内部アドレス信号が供給される第２のトランスファゲートと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードがグランド電圧に接続され，もう一方のノードは第1のトランスファゲートの他方のノードに接続される第１のＮＭＯＳトランジスタと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードにグランド電圧に接続され，もう一方のノードは第２のトランスファゲートの他方のノードに接続される第２のＮＭＯＳトランジスタとを有する半導体記憶装置。
【００８５】
（付記８）
ワード線およびビット線の交差位置に配置されるメモリセルを選択するために入力された複数の入力アドレス信号をデコードするアドレスデコード方法において，
アドレスサイクルの第１のタイミングで，前記複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を生成し内部アドレス信号線に出力する内部アドレス信号生成工程と，
前記内部アドレス信号線を伝播してきた前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを論理演算する論理演算工程と
前記論理演算工程の後に，前記アドレスサイクルの前記第１のタイミング後の第２のタイミングで，前記第１と第２の内部アドレス信号を一定の論理レベルにリセットするリセット工程とを有するアドレスデコード方法。
【００８６】
（付記９）
付記８において，
前記アドレスサイクルの第１，第２のタイミングは，前記アドレスサイクルに同期したクロック信号の第１のエッジと第２のエッジであるアドレスデコード方法。
【００８７】
（付記１０）
付記９において
前記リセット工程はテストモードのときに行われ，前記テストモードではない通常モードのときは行われないアドレスデコード方法。
【００８８】
（付記１１）
付記９において
前記論理演算工程は，前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せの論理積をとり，
前記リセット工程は，前記クロック信号の第２のエッジに応答して前記第１と第２の内部アドレス信号をＬレベルにリセットするアドレスデコード方法。
【００８９】
（付記１２）
付記９において
さらに，論理演算工程の前に，前記クロック信号に基づいてロウクロック信号又はコラムクロック信号を生成するクロック生成工程を有し，
前記論理演算工程は，前記ロウクロック信号又はコラムクロック信号のエッジに応答して前記組合せを論理演算し前記ワード線又はビット線を駆動するアドレスデコード方法。
【符号の説明】
【００９０】
ＡＤ０〜ＡＤ２：入力アドレス信号
ＡＤＯ０〜ＡＤＯ２，ＸＡＤＯ０〜ＸＡＤＯ２：内部アドレス信号
ＣＬＫ：クロック信号
ＲＯＷＣＬＫ：ロウクロック信号
ＡＮＤ：アドレスデコード回路
ＷＬ０〜ＷＬ６：ワード線
ＡＤ，ＴＡＤ：入力アドレス信号
ＲＡＤ，ＣＡＤ：内部アドレス信号
ＷＥ，ＴＷＥ：ライトイネーブル信号
ＭＳＴ：モード選択信号
ＢＭ，ＸＢＭ：動作制御信号
ＤＩ：入力データ
ＤＯ：出力データ
【技術分野】
【０００１】
本発明は，半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置におけるアドレスデコーダでは，配線などにオープン不良が存在すると，異なるアドレスで同じメモリセルが選択される等不具合が発生する。
【０００３】
アドレスデコーダの故障検出では，一般的にアドレスをインクリメントまたはデクリメントさせるマーチパターンで変化させながらデータの書き込みと読み出しを繰り返すテストが行われる。例えば，３ビットのアドレス信号線を有するメモリでは，アドレスをインクリメントする場合，アドレス信号は０００（０番地）から１１１（７番地）まで順に与えられる。マーチパターンによるテストでは，アドレスを順にインクリメントもしくはデクリメントし，所望のメモリセルに書き込んだデータが正常に読み出せるかどうかを確認する。なお，このような不具合を検知する装置として特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５６−１４８７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
また，オープン不良のように配線が断線しているのではなく，製造時のプロセスばらつき等に起因して配線に形状のばらつきがある場合，アドレスデコーダの出力となるワード線の駆動に遅延が生じ，読み出し時間が遅延し要求されるアクセスタイムを実現できず不具合となる。
【０００６】
しかし，アドレスデコーダに配線形状ばらつき等による遅延が存在する場合，マーチパターンによるテストでは，アドレスがインクリメントまたはデクリメントされてもあるアドレス信号はＨレベル又はＬレベルから変化しないケースがあるため，アドレス配線の遅延を検知することができない。マーチパターンの代わりに，アドレス配線の遅延を検知できる他のテストパターンを使用するとテスト工数が増加してしまう。
【０００７】
そこで，本発明の目的は，アドレス配線の遅延による不良を検出できる半導体記憶装置を提供することとする。
【課題を解決するための手段】
【０００８】
半導体記憶装置の第１の側面は，
複数のワード線とビット線と前記ワード線およびビット線の交差位置に配置される複数のメモリセルとを有するメモリセルアレイと，
前記メモリセルを選択するために入力された複数の入力アドレス信号をデコードしてワード線又はビット線を選択するアドレスデコーダとを有し，
前記アドレスデコーダは，
アドレスサイクルの第１のタイミングで，前記複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力するアドレスレジスタと，
前記複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，
前記アドレスレジスタと前記内部アドレス信号線網の間に設けられ，前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号を，前記アドレスサイクルの前記第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，
前記内部アドレス信号線網を介して前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれの前記ワード線又はビット線を選択する複数のアドレスデコード回路とを有する半導体記憶装置。
【発明の効果】
【０００９】
半導体記憶装置の第１の側面によれば，アドレス配線の遅延による不良を検出できる。
【図面の簡単な説明】
【００１０】
【図１】アドレスデコーダを示す図である。
【図２】図１のアドレスデコーダに６番地の入力アドレス信号を供給した場合の信号波形を示す図である。
【図３】図１のアドレスデコーダの配線に遅延が生じた場合の信号波形を示す図である。
【図４】アドレスデコーダに対するマーチパターンのテストにおける信号波形を示す図である。
【図５】アドレスデコーダに対するマーチパターンテストにて遅延が生じた場合の信号波形を示す図である。
【図６】第１の実施の形態におけるアドレスデコーダを示す図である。
【図７】第１の実施の形態におけるリセット回路を示す図である。
【図８】第１の実施の形態におけるアドレスデコード回路を示す図である。
【図９】第１の実施の形態における内部アドレス信号の波形を示す図である。
【図１０】第１の実施の形態における実施の形態におけるアドレスデコーダに対するマーチパターンテストにて遅延が生じた場合の信号波形を示す図である。
【図１１】第２の実施の形態におけるＳＲＡＭの構成図である。
【図１２】第２の実施の形態におけるクロックバッファ，アドレスレジスタ，アウトプットデータバッファを示す図である。
【図１３】第２の実施の形態におけるリセット回路を示す図である。
【図１４】第２の実施の形態における通常モード時の内部アドレス信号の波形を示す図である。
【図１５】第２の実施の形態におけるテストモード時の内部アドレス信号の波形を示す図である。
【図１６】第２の実施の形態におけるテストモード時，かつアドレス配線遅延が存在する時の内部アドレス信号の波形を示す図である。
【発明を実施するための形態】
【００１１】
以下，図面を用いて本発明の実施の形態について説明する。
【００１２】
図１は，アドレスデコーダを示す図である。図１のアドレスデコーダは，３ビットの入力アドレス信号をデコードするための回路であり，アドレスレジスタ１０１，１０２，１０３と，外部クロック信号ＣＬＫからロウクロック信号ＲＯＷＣＬＫを生成するクロックジェネレータ１０４と，内部アドレス信号線網１０５と，アドレスデコード回路群１０６とを有する。
【００１３】
また，アドレスレジスタ１０１は最下位ビットの入力アドレス信号ＡＤ０を供給され，クロック信号ＣＬＫに応答して，入力アドレス信号ＡＤ０と同相の内部アドレス信号ＡＤＯ０と，内部アドレス信号線ＡＤＯ０を反転した逆相の内部アドレス信号線ＸＡＤＯ０を出力する。同様に，アドレスレジスタ１０２，１０３は２ビット目の入力アドレス信号ＡＤ１，最上位ビットの入力アドレス信号ＡＤ２をそれぞれ供給され，クロック信号ＣＬＫに応答して，互いに論理が反転した内部アドレス信号ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２を出力する。
【００１４】
例えば，６番地の入力アドレス信号，すなわちＬレベルのＡＤ０，ＨレベルのＡＤ１，ＡＤ２がアドレスレジスタ１０１〜１０３に供給された場合，内部アドレス信号ＡＤＯ０はＬレベル，ＸＡＤＯ０はＨレベル，ＡＤＯ１はＨレベル，ＸＡＤＯ１はＬレベル，ＡＤＯ２はＨレベル，ＸＡＤＯ２はＬレベルとなる。
【００１５】
内部アドレス信号線網は，内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２にそれぞれ対応した内部アドレス信号線を有する。
【００１６】
アドレスデコード回路群１０６は，０番地から７番地までの各アドレスに対応したアドレスデコード回路１０７〜１１４を有しており，各アドレスデコード回路には，ロウクロック信号ＲＯＷＣＬＫ用のクロック配線Ａ１と内部アドレス信号線Ａ２〜Ａ４を介して，アドレスに応じた内部アドレス信号が供給されて論理積演算を行い，選択されたワード線ＷＬ０〜ＷＬ７に駆動信号を出力する。例えば，０番地用のアドレスデコード回路１０７は，クロック配線Ａ１を介してロウクロック信号ＲＯＷＣＬＫ，内部アドレス信号線Ａ２を介して内部アドレス信号ＸＡＤＯ０，内部アドレス信号線Ａ３を介して内部アドレス信号ＸＡＤＯ１，内部アドレス信号線Ａ４を介してＸＡＤＯ２を供給されて，それらの内部アドレス信号が全てＨの場合にワード線ＷＬ０を選択して駆動する。
【００１７】
図２は，図１のアドレスデコーダに６番地の入力アドレス信号を供給した場合の信号波形を示す図である。図２では，図１のアドレスデコーダにおいて，１番地のアドレスからサイクルＣ１で６番地，サイクルＣ２で１番地のアドレスに順に変更した場合における，内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２と，アドレスデコード回路１１３のクロック配線Ａ１および内部アドレス信号線Ａ２〜Ａ４の入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ４と，ワード線ＷＬ６の信号波形を記載している。なお，図１に示すように，クロック配線Ａ１および内部アドレス信号線Ａ２〜Ａ４は，ロウクロック信号ＲＯＷＣＬＫ，と内部アドレス信号ＸＡＤＯ０，ＡＤＯ１，ＡＤＯ２をそれぞれ供給されている。
【００１８】
サイクルＣ１で６番地の入力アドレス信号がアドレスレジスタ１０１〜１０３に供給されると，クロックジェネレータ１０４から出力されるロウクロック信号ＲＯＷＣＬＫは，クロック信号ＣＬＫに応答して，時間ｔａ〜ｔａ＋Δｔの間でＨレベルとなる。また，時間Ｔａにおけるクロック信号ＣＬＫの立ち上がりに応答して，アドレスレジスタが内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２を時間ｔａで立ち上げる。
【００１９】
さらにロウクロック信号ＲＯＷＣＬＫの立ち上がりに応答して，アドレスデコード回路１１３の入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ４が立ち上がる。入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ４の立ち上がりに応答して，アドレスデコード回路１１３は各信号の論理積をとり，時間ｔａでワード線ＷＬ６を駆動する。そして，時間Ｔａから所定のアクセスタイムＡＴ６０が経過した後，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスが選択されるメモリセルのデータがセンスアンプ，出力回路等を介して出力される。なお，アクセスタイムとは，クロック信号ＣＬＫが立ち上がってから，メモリのデータが出力されるまでの時間を意味する。
【００２０】
ここで，もし図１のアドレスデコーダの配線に形状ばらつき等による遅延が生じた場合，各信号の波形は図２ではなく図３のようになる。図３は，図１のアドレスデコーダの配線に遅延が生じた場合の信号波形を示す図である。アドレスデコード回路１１３の内部アドレス信号線Ａ４に遅延が存在すると，図３のように入力信号ＡＮＤ１１３＿Ａ４とワード線ＷＬ６の立ち上がりタイミングに遅延が生じる。その結果，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスで選択されるメモリセルのデータがセンスアンプ，出力回路等を介して出力されるタイミングが，アクセスタイムＡＴ６０から遅延したＡＴ６１となってしまう。そのため，仕様通りのアクセスタイムＡＴ６０を実現するためには，テスト段階において，このようなアドレス配線の遅延を検出することが必要である。
【００２１】
次に，図１のアドレスデコーダに対して，アドレスをインクリメントさせるマーチパターンでテストを行う場合について述べる。図４は，アドレスデコーダに対するマーチパターンのテストにおける信号波形を示す図である。また，図５は，アドレスデコーダに対するマーチパターンテストにて遅延が生じた場合の信号波形を示す図である。
【００２２】
図４では，サイクルＣ０〜Ｃ７の各タイミングでアドレスを０番地から７番地まで順にインクリメントしており，入力アドレス信号ＡＤ０〜ＡＤ２に応じた内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２の波形をクロック信号ＣＬＫとともに記載している。マーチパターンのテストでは，アドレスを変更しても論理レベルが変動しない信号が存在する。例えば，内部アドレス信号ＡＤＯ２は，サイクルＣ４の４番地のテストを行うまではＬレベルであったが，４番地の入力アドレス信号をアドレスレジスタ１０１〜１０３に供給しクロック信号ＣＬＫが立ち上がった以降はＨレベルである。
【００２３】
このマーチパターンのテストにおいて，図３の場合と同じようにアドレスデコード回路１１３の内部アドレス信号線Ａ４に遅延が存在すると，アドレスデコード回路１１３の入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ４の波形は，図５のようになる。図５は，図４のマーチパターンのテストにおいて，アドレスを５番地から６番地へインクリメントしたときの各波形を示している。
【００２４】
サイクルＣ６で６番地の入力アドレス信号がアドレスレジスタ１０１〜１０３に供給されると，クロックジェネレータ１０４から出力されるロウクロック信号ＲＯＷＣＬＫは，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６〜ｔ６＋Δｔの間でＨレベルとなる。また，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６で内部アドレス信号ＸＡＤＯ０，ＡＤＯ１がＨレベルとなり，ＡＤＯ０，ＸＡＤＯ１がＬレベルとなる。内部アドレス信号ＡＤＯ２，ＸＡＤＯ２は，５番地から６番地にアドレスが変更されても入力アドレス信号ＡＤ２に変化がないため，それぞれＨレベル，Ｌレベルのままである。そのため，ロウクロック信号ＲＯＷＣＬＫの立ち上がりに応答して，入力信号ＡＮＤ１１３＿Ａ１，ＡＮＤ１１３＿Ａ２，ＡＮＤ１１３＿Ａ３は立ち上がるが，ＡＮＤ１１３＿Ａ４はＨレベルのままである。
【００２５】
図３では，アドレスを１番地から６番地に変更すると内部アドレス信号ＡＤＯ２がＬレベルからＨレベルになるため入力信号ＡＮＤ１１３＿Ａ４の立ち上がりの遅延を検出できているが，図５では，アドレスを５番地から６番地に変更しても内部アドレス信号ＡＤＯ２がＨレベルのままとなっているために，６番地の入力アドレス信号をアドレスレジスタ１０１〜１０３に供給しても入力信号ＡＮＤ１１３＿Ａ４の立ち上がり遅延を検出できていない。そのため，ワード線ＷＬ６は遅延することなく時間ｔ６で駆動され，アクセスタイムはＡＴ６０となる。
【００２６】
このようにマーチパターンでは，入力アドレス信号の論理レベルがアドレスの変更前後で変化しない場合があるために，図５のように内部アドレス信号線の遅延が検出されないことが発生する。この遅延を検出できるように，マーチパターンの替わりに，任意のアドレスを基準にして他の全番地にアクセスするギャロッピングパターンや，図３のようなアドレスを反転させるテストパターン等の他のテストパターンを使ってテストを行うと，テスト内容が複雑になるだけでなくテスト工数が増加するため望ましくない。
【００２７】
［第１の実施の形態］
そこで，第１の実施の形態では，内部アドレス信号線の遅延を検出できるように，アドレスサイクル毎に入力アドレス信号に応じてＨレベル又はＬレベルになった内部アドレス信号を一方の論理レベルにリセットする。具体的には，アドレスサイクルを制御するクロック信号ＣＬＫの第１のエッジ（例えば立ち上がりエッジ）に応答して，入力アドレス信号に応じてＨレベルにされた内部アドレス信号を，クロック信号ＣＬＫの第２のエッジ（例えば立ち下がりエッジ）に応答してＬレベルにリセットする。
【００２８】
図６は，第１の実施の形態におけるアドレスデコーダを示す図である。図６のアドレスデコーダは，アドレスレジスタ１０１〜１０３と内部アドレス信号線網１０５との間に，内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２を，クロック信号ＣＬＫの立ち下がりに応答してＬレベルにリセットするリセット回路１２０〜１２２を有する。アドレスレジスタ１０１〜１０３で生成された内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２は，各リセット回路１２０〜１２２によりクロック信号ＣＬＫの立ち下がりに応答してＬレベルにリセットされ，内部アドレス信号線網１０５の各信号線も同様にＬレベルにリセットされる。
【００２９】
図７は，第１の実施の形態におけるリセット回路を示す図である。なお，図７は，例として図６のアドレスデコーダにおけるリセット回路１２０の回路図を記載しており，（１）と（２）の２通りの回路図を示している。
【００３０】
図７（１）の回路図は，ＮＡＮＤゲート７０１，７０３とインバータ７０２，７０４とを有するリセット回路１２０を示している。例えば，クロック信号ＣＬＫの立ち上がりに応答してアドレスレジスタ１０１で生成された内部アドレス信号ＡＤＯ，ＸＡＤＯがそれぞれＨレベル，ＬレベルでＮＡＮＤゲート７０１，７０３に入力された場合，クロック信号ＣＬＫがＨレベルの間は，インバータ７０２，７０４は内部アドレス信号のＨレベル，Ｌレベルをそのまま出力する。しかし，クロック信号ＣＬＫがＬレベルになると，インバータ７０２から出力される内部アドレス信号はＬレベルとなり，内部アドレス信号ＡＤＯはＨレベルからＬレベルにリセットされる。インバータ７０４の出力は，内部アドレス信号ＸＡＤＯ０がＬレベルであったため，クロック信号ＣＬＫの立ち下がり後もＬレベルを維持する。
【００３１】
図７（２）の回路図は，インバータ７０５と，ＣＭＯＳトランスファゲート７０６，７０７とＮＭＯＳトランジスタ７０８，７０９とを有するリセット回路１２０を示している。例として，クロック信号ＣＬＫの立ち上がりに応答してアドレスレジスタ１０１で生成された内部アドレス信号ＡＤＯ，ＸＡＤＯがそれぞれＨレベル，ＬレベルでＮＡＮＤゲート７０１，７０３に入力された場合について説明する。まず，クロック信号ＣＬＫの立ち上がり後のＨレベルの間は，ＣＭＯＳトランスファゲート７０６，７０７はともにＯＮとなり，ＮＭＯＳトランジスタ７０８，７０９はともにＯＦＦとなるため，リセット回路は内部アドレス信号ＡＤＯ，ＸＡＤＯのＨレベル，Ｌレベルをそのまま出力する。クロック信号ＣＬＫがＬレベルになると，ＣＭＯＳトランスファゲート７０６，７０７はＯＦＦとなり，ＮＭＯＳトランジスタ７０８，７０９はともにＯＮとなるため，内部アドレス信号ＡＤＯはＨレベルからＬレベルにリセットされ，内部アドレス信号ＸＡＤＯ０はＬレベルを維持する。
【００３２】
図８は，第１の実施の形態におけるアドレスデコード回路を示す図である。図８のアドレスデコード回路は図６のアドレスデコード回路１０７〜１１４に該当する。図８において，アドレスデコード回路は，ＰＭＯＳトランジスタ８０１，８０６と，ＮＭＯＳトランジスタ８０２〜８０５と，インバータ８０７〜８０９とを有する。例えば，アドレスデコード回路１１３では，クロック配線Ａ１および内部アドレス信号線Ａ２〜Ａ４には，ロウクロック信号ＲＯＷＣＬＫと内部アドレス信号ＸＡＤＯ０，ＡＤＯ１，ＡＤＯ２とをそれぞれ供給される。そして，内部アドレス信号線Ａ２〜Ａ４にＨレベルの信号が供給されると，クロック配線Ａ１のロウクロック信号ＲＯＷＣＬＫがＨレベルに立ち上がったタイミングで，ＮＭＯＳトランジスタ８０２〜８０５はＯＮとなり，ＰＭＯＳトランジスタ８０１，８０６はＯＦＦし，その結果インバータ８０７〜８０９を介して出力される信号はＨレベルとなる。これが選択状態である。内部アドレス信号線Ａ２〜Ａ４のいずれかがＬレベルの場合は，ロウクロック信号ＲＯＷＣＬＫがＨレベルになっても，インバータ８０９の出力は非選択レベルのＬレベルである。
【００３３】
図９は，第１の実施の形態における内部アドレス信号の波形を示す図である。なお，図９では，入力アドレス信号ＡＤ０〜ＡＤ２と，クロック信号ＣＬＫと，アドレスレジスタ１０１〜１０３及びリセット回路１２０〜１２２により生成された内部アドレス信号ＡＤＯ０，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ１，ＡＤＯ２，ＸＡＤＯ２とを記載している。また，入力アドレスは図４と同様にマーチパターンにより選択されている。例えば，０番地のアドレスを選択した場合では，クロック信号ＣＬＫの立ち上がりに応答して，入力アドレス信号ＡＤ０〜ＡＤ２に応じてＨレベルにされた内部アドレス信号ＸＡＤＯ０，ＸＡＤＯ１，ＸＡＤＯ２は，時間Ｔ０＋ΔＴでクロック信号ＣＬＫがＨレベルからＬレベルに立ち下がったことに応答して，時間Ｌ０で全てＬレベルにリセットされている。このリセット動作は，アドレスサイクル毎に行われる。したがって，第１，第２の内部アドレス信号のいずれか一方は，アドレスサイクル毎に必ずクロック信号ＣＬＫの立ち上がりに応答して，ＬレベルからＨレベルに立ち上がることになる。この立ち上がり動作は，内部アドレス信号線の遅延特性の影響を受けることになる。
【００３４】
次に，図５の場合と同じように，図９のアドレスデコーダにおいてアドレスデコード回路１１３の内部アドレス信号線Ａ４に遅延が存在したときの各波形について，図１０を用いて説明する。図１０は，第１の実施の形態におけるアドレスデコーダに対するマーチパターンテストにて遅延が生じた場合の信号波形を示す図である。図１０では，図９における５番地と６番地の入力アドレス信号が入力された場合について，アドレスデコード回路１１３に入力されるロウクロック信号ＣＬＫと内部アドレス信号である入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ４と，アドレスデコード回路１１３から出力されるワード線ＷＬ６の駆動信号波形を記載している。なお，アドレスデコード回路１１３のクロック配線Ａ１および内部アドレス信号線Ａ２〜Ａ４は，ロウクロック信号ＲＯＷＣＬＫと内部アドレス信号ＸＡＤＯ０，ＡＤＯ１，ＡＤＯ２とをそれぞれ供給されている。
【００３５】
５番地のアドレスが入力されたとき，そのアドレスサイクル内の時間Ｔ５＋ΔＴでクロック信号ＣＬＫの立ち下がりに応答してＨレベルだった内部アドレス信号ＡＤＯ０，ＸＡＤＯ１，ＡＤＯ２はリセットされＬレベルになり，ＸＡＤＯ０，ＡＤＯ１，ＸＡＤＯ２はＬレベルを維持する。そして，サイクルＣ６で６番地のアドレスが入力されるときは，各内部アドレス信号はＬレベルとなっている。この点が，図４のリセット回路を有しないアドレスデコーダの場合の波形（図１０中の内部アドレス信号ＡＤＯ２，ＡＮＤ１１３＿Ａ４の波線）とは異なる。例えば，内部アドレス信号ＡＤＯ２は，図４では５番地から６番地に入力アドレスが変更されてもＨレベルのままであるが，図１０では時間Ｔ５＋ΔＴでリセットされて６番地のアドレスが入力されるときはＬレベルとなっている。
【００３６】
サイクルＣ６で６番地の入力アドレス信号がアドレスレジスタ１０１〜１０３に供給されると，クロックジェネレータ１０４から出力されるロウクロック信号ＲＯＷＣＬＫは，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６〜ｔ６＋Δｔの間でＨレベルとなる。また，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６で内部アドレス信号ＸＡＤＯ０，ＡＤＯ１，ＡＤＯ２がＬレベルからＨレベルへ立ち上がる。
【００３７】
次に，ロウクロック信号ＲＯＷＣＬＫの立ち上がりに応答して，時間ｔ６にアドレスデコード回路１１３の入力信号ＡＮＤ１１３＿Ａ１〜ＡＮＤ１１３＿Ａ３が立ち上がる。アドレスデコード回路１１３の内部アドレス信号線Ａ４に遅延が存在するため，入力信号ＡＮＤ１１３＿Ａ４は，時間ｔ６からＤ１だけ遅れて立ち上がる。そして，アドレスデコード回路１１３は各信号の論理積演算を行い，時間ｔ６よりＤ１だけ遅れてワード線ＷＬ６に駆動信号を出力する。その結果，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスで選択されるメモリセルのデータがセンスアンプ，出力回路等を介して出力されるタイミングが，アクセスタイムＡＴ６０から遅延したＡＴ６１となる。なお，この遅延ＡＴ６１がＢＩＳＴ回路により検出され不良品と判断される。最後に，時間Ｔ６＋ΔＴでクロック信号ＣＬＫがＬレベルに立ち下がったのに応答して，各内部アドレス信号はＬレベルにリセットされ，それに併せて入力信号ＡＮＤ１１３＿Ａ２〜Ａ４もＬレベルにリセットされる。
【００３８】
以上のように，クロック信号ＣＬＫの立ち下がりに応答して内部アドレス信号をリセットすることで，図４の内部アドレス信号ＡＤＯ２の波形のような，アドレスが変更されてもＨレベルが維持されることは発生しなくなる。そのため，マーチパターンによるテストの場合でも，内部アドレス信号線の遅延を検出することが可能となる。
【００３９】
また，第１の実施の形態では，図６のようにワード線のアドレスデコード回路群１０６について内部アドレス信号線遅延を検出したが，同様にしてビット線のアドレスデコード回路についても内部アドレス信号線遅延を検出することが可能である。
【００４０】
［第２の実施の形態］
第２の実施の形態は，第１の実施の形態で記載したリセット回路をＳＲＡＭに適用した場合の形態である。リセット回路により常に内部アドレス信号のリセット動作を行うと消費電力の増大を招くため，第２の実施の形態ではリセット動作が必要なテストのときにのみリセット動作を行い内部アドレス信号線の不具合を検知できるようにしておき，通常時はリセット動作を行わないようにする。
【００４１】
図１１は，第２の実施の形態におけるＳＲＡＭの構成図である。図１１のＳＲＡＭは，ＢＩＳＴ回路１１０１と，クロックバッファ１１０２と，ライトイネーブルレジスタ１１０３と，アドレスレジスタ１１０４と，リセット回路１１０５，１１１５と，クロックジェネレータ１１０７と，ロウデコーダバッファ１１０６と，インプットデータレジスタ１１０９と，ライトアンプ１１１０と，コラムデコーダ１１０８と，コラムセレクタ１１１１と，複数のメモリセルがマトリックス状に配列されたメモリセルマトリックス１１１２と，センスアンプ１１１３と，アウトプットデータレジスタ１１１４とを有する。
【００４２】
上記のＳＲＡＭは，例えば大規模なＬＳＩチップ内に埋め込まれる。その場合，ＳＲＡＭの各入力，出力端子はＬＳＩチップの外部端子として設けられない。そこで，ＳＲＡＭの動作テストを行うためにＢＩＳＴ（ｂｕｉｌｔ ｉｎ ｓｅｌｆ−ｔｅｓｔ）回路１１０１が設けられている。
【００４３】
ＢＩＳＴ回路１１０１は，テスト用アドレス信号ＴＡＤ，テスト用イネーブル信号ＴＷＥ，モード選択信号ＭＳＴ，テスト用入力データＴＤＩを生成し，ＳＲＡＭが出力するテスト用出力データＴＤＯを入力とする。なお，モード選択信号ＭＳＴによって，ＳＲＡＭのテストをするか否かを決定する。以下，テストのときの動作をテストモードとし，テストでないときの通常動作を通常モードとする。クロックバッファ１１０２は，クロック信号ＣＬＫとモード選択信号ＭＳＴとを入力とする。そして，クロック信号ＣＬＫに基づいて，非反転および反転論理レベルを有するクロック信号ＣＬＫ，ＸＣＬＫを出力する。また，クロックバッファ１１０２は，モード選択信号ＭＳＴに基づいて，ＳＲＡＭの動作をテストモードまたは動作モードに制御し，非反転および反転論理レベルを有する動作制御信号ＢＭ，ＸＢＭを出力する。モード選択信号ＭＳＴがＬレベルのとき通常モード，Ｈレベルのときテストモードとする。
【００４４】
ライトイネーブルレジスタ１１０３は，動作制御信号ＢＭ，ＸＢＭに基づいて，通常モード時はライトイネーブル信号ＷＥ，テストモード時はテスト用ライトイネーブル信号ＴＷＥを入力とする。なお，ライトイネーブル信号ＷＥ，テスト用ライトイネーブル信号ＴＷＥは，メモリセルへデータの書き込みが行われるときに活性化される。
【００４５】
アドレスレジスタ１１０４は，動作制御信号ＢＭ，ＸＢＭに基づいて，通常モード時は入力アドレス信号ＡＤ，テストモード時はテスト用入力アドレス信号ＴＡＤを入力し，通常モード時はロウ側の内部アドレス信号ＲＡＤとコラム側の内部アドレス信号ＣＡＤを出力する。
【００４６】
リセット回路１１０５，１１１５は，図６のように，アドレスレジスタ１１０４とロウデコーダバッファ１１０６に接続される内部アドレス信号ＲＡＤ，ＣＡＤの信号線網との間に設けられる。そして，クロックバッファ１１０２より出力されたクロック信号ＸＣＬＫと動作制御信号ＢＭに応答して，通常モード時はリセットをせずに内部アドレス信号ＲＡＤ，ＣＡＤを出力し，テストモード時は内部アドレス信号ＲＡＤ，ＣＡＤをリセットする。
【００４７】
クロックジェネレータ１１０７は，クロックバッファ１１０６から入力されるクロック信号ＣＬＫに基づいて，ロウデコーダバッファ１１０６の起動信号となるロウクロック信号ＲＯＷＣＬＫと，ライトアンプ１１１０，センスアンプ１１１３，コラムデコーダ１１０８の起動信号となるコラムクロック信号ＣＯＬＣＬＫ等のクロックを生成する。
【００４８】
ロウデコーダバッファ１１０６は，図６のようにロウ側の内部アドレス信号ＲＡＤの内部アドレス信号線網を有し，ロウ側の内部アドレス信号ＲＡＤとロウクロック信号ＲＯＷＣＬＫとに基づいてワード線選択信号を生成し，さらにそのワード線選択信号に応答してメモリセルマトリックス１１１２の１つのワード線を選択する。
【００４９】
コラムデコーダ１１０８は，図６のようにコラム側の内部アドレス信号ＣＡＤの内部アドレス信号線網を有し，コラムクロック信号ＣＯＬＣＬＫに基づいてコラム側の内部アドレス信号ＣＡＤをデコードしてコラム選択信号を生成する。
【００５０】
コラムセレクタ１１１１は，コラムデコーダ１１０８で生成されたコラム選択信号に応答してメモリセルマトリックス１１１２の所定のビット線を選択し，ライトアンプ１１１０またはセンスアンプ１１１３に接続する。
【００５１】
インプットデータレジスタ１１０９はクロックバッファ１１０２で生成した動作制御信号ＢＭ，ＸＢＭに基づいて，通常モード時は入力データＤＩ，テストモード時はＢＩＳＴ回路１１０１で生成したテスト用入力データＴＤＩを入力とする。
【００５２】
ライトアンプ１１１０は，インプットデータレジスタ１１０９を介して入力された入力データＤＩまたはテスト用入力データＴＤＩを増幅して，コラムセレクタ１１１１を介して所定のビット線を駆動する。これにより，メモリセルにデータが書き込まれる。
【００５３】
センスアンプ１１１３は，コラムクロック信号ＣＯＬＣＬＫに応答し，コラムセレクタ１１１１を介して接続された所定の１対のビット線の電位差を増幅し，その増幅信号をアウトプットデータバッファ１１１４へ出力する。これにより，メモリセルからデータが読みだされる。
【００５４】
アウトプットデータバッファ１１１４は，動作制御信号ＢＭ，ＸＢＭに基づいて，センスアンプ１１１３から出力された増幅信号を，通常モード時は出力データＤＯ，テストモード時はテスト用出力データＴＤＯとして出力する。なお，テスト用出力データＴＤＯはＢＩＳＴ回路１１０１へ入力され検証される。
【００５５】
図１２は，第２の実施の形態におけるクロックバッファ，アドレスレジスタ，アウトプットデータバッファを示す図である。
【００５６】
図１２（１）はクロックバッファ１１０２の回路図である。クロックバッファ１１０２は，モード選択信号ＭＳＴから互いに逆相の動作制御信号ＢＭ，ＸＢＭを生成する動作制御信号生成回路１２００と，クロック信号ＣＬＫをバッファリングし互いに逆相のクロック信号ＣＬＫとＸＣＬＫを生成するクロックバッファ回路１２０３とを有する。また，動作制御信号生成回路１２００は，インバータ１２０１，１２０２を有し，動作制御信号ＢＭはモード選択信号ＭＳＴの非反転論理レベルの信号であり，動作制御信号ＸＢＭはモード選択信号の反転論理レベルの信号である。一方，クロックバッファ回路１２０３はインバータ１２０４〜１２０８を有し，入力クロック信号ＣＬＫをそのまま出力したクロック信号ＣＬＫと，反転したクロック信号ＸＣＬＫとを出力する。
【００５７】
図１２（２）はアドレスレジスタ１１０４の回路図であり，入力アドレス信号ＡＤ又はＴＡＤに基づいてロウ側の内部アドレス信号ＲＡＤを生成する部分について示している。アドレスレジスタ１１０４は，ＣＭＯＳトランスファゲート１２１１〜１２１６と，インバータ１２１７〜１２２２を有する。なお，アドレスレジスタ１１０４は，ＣＭＯＳトランスファゲート１２１３，１２１４，ラッチ回路を構成するインバータ１２１８，１２１９を有する前段部と，ＣＭＯＳトランスファゲート１２１５，１２１６，ラッチ回路を構成するインバータ１２２０，１２２１を有する後段部とに分けられるマスタースレーブ型ラッチ回路の構成となっている。ＣＭＯＳトランスファゲート１２１３，１２１６はクロック信号ＣＬＫがＨレベルのときＯＦＦ，ＬレベルのときＯＮとなる。ＣＭＯＳトランスファゲート１２１４，１２１５はクロック信号がＬレベルのときＯＦＦ，ＨレベルのときＯＮとなる。
【００５８】
通常モードのとき，すなわち動作制御信号ＢＭがＬレベル，ＸＢＭがＨレベルのとき，ＣＭＯＳトランスファゲート１２１１，１２１２はそれぞれＯＮ，ＯＦＦされて，インバータ１２１７には入力アドレス信号ＡＤが供給される。クロック信号ＣＬＫがＬレベルのときＣＭＯＳトランスファゲート１２１３，１２１６がＯＮ，ＣＭＯＳトランスファゲート１２１４，１２１５はＯＦＦされて，インバータ１２１７で反転された入力アドレス信号ＡＤが前段部に取り込まれる。次に，クロック信号ＣＬＫがＨレベルのとき，ＣＭＯＳトランスファゲート１２１３，１２１６がＯＦＦ，ＣＭＯＳトランスファゲート１２１４，１２１５はＯＮされて，前段部のラッチ回路１２１８，１２１９が入力アドレス信号ＡＤをラッチし，前段部から入力アドレス信号ＡＤが後段部へ出力される。そして，クロック信号ＣＬＫがＬレベルになったときに，後段部のラッチ回路１２２０，１２２１が内部アドレス信号ＡＤをラッチする。このとき，後段部のラッチ回路から反転された内部アドレス信号ＡＤ，すなわちロウ側の内部アドレス信号ＸＲＡＤが出力され，インバータ１２２２からは，入力アドレス信号ＡＤと同じ論理レベルの内部アドレス信号ＲＡＤが出力される。
【００５９】
テストモードのとき，すなわち動作制御信号ＢＭがＨレベル，ＸＢＭがＬレベルのとき，ＣＭＯＳトランスファゲート１２１１，１２１２はそれぞれＯＦＦ，ＯＮされ，インバータ１２１７にはＨレベルのテスト用入力アドレス信号ＴＡＤが供給される。そして，通常モードと同様にして入力アドレス信号ＴＡＤが取り込まれ，テスト用入力アドレス信号ＴＡＤを反転した論理レベルの内部アドレス信号ＸＲＡＤと，テスト用入力アドレス信号ＴＡＤと同じ論理レベルの内部アドレス信号ＲＡＤが出力される。
【００６０】
図１２（３）は，アウトプットデータバッファ１１１４の回路図であり，インバータ１２３０〜１２３７を有する。センスアンプ１１１３から出力された信号ＳＡ，動作制御信号ＢＭ，ＸＢＭを入力とする。通常モード時，すなわち動作制御信号ＢＭがＬレベルであれば，出力データＤＯは信号ＳＡと同じ論理レベルとなり，出力データＴＤＯはＬレベルとなる。テストモード時，すなわち動作制御信号ＢＭがＨレベルであれば，出力データＤＯはＬレベルとなり，出力データＴＤＯは増幅信号ＳＡと同じ論理レベルとなる。
【００６１】
図１３は，第２の実施の形態におけるリセット回路を示す図である。なお，図１３は，例として図１１のアドレスデコーダにおけるリセット回路１１０５の回路図を記載しており，（１）と（２）の２通りの回路図を示している。
【００６２】
図１３（１）の回路図は，ＮＡＮＤゲート１３０１〜１３０３とインバータ１３０４，１３０５とを有するリセット回路１１０５を示している。図７（１）に記載したリセット回路１２０と異なる点は，リセット回路１１０５が動作制御信号ＢＭとクロック信号ＸＣＬＫを入力とするＮＡＮＤゲート１３０１を有することである。
【００６３】
通常モード時，すなわち動作制御信号ＢＭがＬレベルの場合，クロック信号ＸＣＬＫの論理レベルにかかわらず，ＮＡＮＤゲート１３０１の出力はＨレベルとなり，インバータ１３０４，１３０５はロウ側の内部アドレス信号ＲＡＤ，ＸＲＡＤをそのまま出力する。つまり，通常モード時，セット回路１１０５は内部アドレス信号ＲＡＤ，ＸＲＡＤをリセットせずにそのまま出力する。
【００６４】
一方，テストモード時，動作制御信号ＢＭがＨレベルの場合，ＮＡＮＤゲート１３０１は，クロック信号ＸＣＬＫを反転して出力する。つまりクロック信号ＣＬＫがＨレベル，ＸＣＬＫがＬレベルの間は，ＮＡＮＤゲート１３０１の出力はＨレベルとなり，インバータ１３０４，１３０５は内部アドレス信号ＲＡＤ，ＸＲＡＤをそのまま出力する。クロック信号ＣＬＫがＬレベル，ＸＣＬＫがＨレベルになると，ＮＡＮＤゲート１３０１の出力はＬレベルとなり，内部アドレス信号ＲＡＤ，ＸＲＡＤのうちＨレベルの信号はＬレベルにリセットされ，Ｌレベルの信号はクロック信号ＣＬＫの立ち下がり後もＬレベルを維持する。つまり，リセット回路１１０５は，テストモード時はクロック信号ＣＬＫの立ち下がりエッジで内部アドレス信号ＲＡＤ又はＸＲＡＤをＨレベルからＬレベルにリセットする動作を行う。
【００６５】
図１３（２）の回路図は，ＮＡＮＤゲート１３１０と，インバータ１３１１と，ＣＭＯＳトランスファゲート１３１２，１３１３とＮＭＯＳトランジスタ１３１４，１３１５とを有するリセット回路１１０５を示している。
【００６６】
通常モード時，すなわち動作制御信号ＢＭがＬレベルの場合，クロック信号ＸＣＬＫの論理レベルにかかわらずＮＡＮＤゲート１３１０の出力はＨレベルとなり，ＣＭＯＳトランスファゲート１３１２，１３１３はともにＯＮとなり，ＮＭＯＳトランジスタ１３１４，１３１５はともにＯＦＦとなるため，リセット回路は内部アドレス信号ＲＡＤ，ＸＲＡＤをそのまま出力する。このように，通常モード時，リセット回路１１０５は内部アドレス信号ＲＡＤ，ＸＲＡＤをリセットせずにそのまま出力する。
【００６７】
テストモード時，動作制御信号ＢＭがＨレベルの場合，ＮＡＮＤゲート１３１０は，クロック信号ＸＣＬＫを反転して出力する。つまりクロック信号ＣＬＫがＨレベル，ＸＣＬＫがＬレベルの間は，ＮＡＮＤゲート１３１０の出力はＨレベルとなり，ＣＭＯＳトランスファゲート１３１２，１３１３はともにＯＮとなり，ＮＭＯＳトランジスタ１３１４，１３１５はともにＯＦＦとなるため，リセット回路は内部アドレス信号ＲＡＤ，ＸＲＡＤをそのまま出力する。クロック信号ＣＬＫがＬレベル，ＸＣＬＫがＨレベルになると，ＮＡＮＤゲート１３１０の出力はＬレベルとなり，ＣＭＯＳトランスファゲート１３１２，１３１３はともにＯＦＦとなり，ＮＭＯＳトランジスタ１３１４，１３１５はともにＯＮとなるため，内部アドレス信号ＲＡＤ，ＸＲＡＤのうちＨレベルの信号はＬレベルにリセットされ，Ｌレベルの信号はクロック信号ＣＬＫの立ち下がり後もＬレベルを維持する。つまり，リセット回路１１０５は，テストモード時はクロック信号ＣＬＫの立ち下がりエッジで内部アドレス信号ＲＡＤ又はＸＲＡＤをＨレベルからＬレベルにリセットする動作を行う。
【００６８】
図１４は，第２の実施の形態における通常モード時の内部アドレス信号の波形を示す図である。図１４では，例として，通常時にマーチパターンにより５番地と６番地のアドレスを順に選択した場合における，３ビットの内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２と，５番地のワード線ＷＬ５および６番地のワード線ＷＬ６の駆動信号との波形を記載している。
【００６９】
通常モード，つまりモード選択信号ＭＳＴがＬレベルである場合であるため，内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２はリセットされない。そのため，サイクルＣ５で５番地の入力アドレス信号ＡＤがアドレスレジスタ１１０４に供給されると，時間Ｔ５＋ΔＴにクロック信号ＣＬＫが立ち下がっても，内部アドレス信号ＲＡＤ０，ＸＲＡＤ１，ＲＡＤ２はリセットされずにＨレベルのままである。そして，サイクルＣ６で６番地の入力アドレス信号ＡＤがアドレスレジスタ１１０４に供給されると，時間Ｔ６のクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６で内部アドレス信号ＸＲＡＤ０はＨレベルとなり，ＲＡＤ０はＬレベルになる。同様にして，内部アドレス信号ＲＡＤ１はＨレベルとなり，ＸＲＡＤ１はＬレベルになる。内部アドレス信号ＲＡＤ２，ＸＲＡＤ２はそれぞれＨレベル，Ｌレベルのままである。また，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して時間ｔ６でロウクロック信号ＲＯＷＣＬＫ立ち上がる。そして，ロウデコーダバッファ１１０６は，ロウクロック信号ＲＯＷＣＬＫと内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２に基づいて，時間ｔ６でワード線ＷＬ６を駆動する。時間Ｔ６から所定のアクセスタイムＡＴ６０が経過した後，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスが選択されるメモリセルのデータＤＯがセンスアンプ１１１３，アウトプットデータバッファ１１１４を介して出力される。
【００７０】
図１５は，第２の実施の形態におけるテストモード時の内部アドレス信号の波形を示す図である。例として，テストモード時にマーチパターンにより５番地と６番地のアドレスを順に選択した場合における，３ビットの内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２と，５番地のワード線ＷＬ５および６番地のワード線ＷＬ６の駆動信号との波形を記載している。
【００７１】
テストモード，つまりモード選択信号ＭＳＴがＨレベルである場合であるため，内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２はリセット回路１１０５でリセットされる。サイクルＣ５で５番地の入力アドレス信号ＴＡＤがアドレスレジスタ１１０４に供給されると，時間Ｔ５＋ΔＴでクロック信号ＣＬＫの立ち下がりに応答して内部アドレス信号ＲＡＤ０，ＸＲＡＤ１，ＲＡＤ２はリセットされＬレベルになり，ＸＲＡＤ０，ＲＡＤ１，ＸＲＡＤ２はＬレベルを維持する。そしてサイクルＣ６で６番地の入力アドレス信号ＴＡＤがアドレスレジスタ１１０４に供給されると，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して，時間ｔ６で内部アドレス信号ＸＲＡＤ０，ＲＡＤ１，ＲＡＤ２がＬレベルからＨレベルへ立ち上がる。また，時間Ｔ６におけるクロック信号ＣＬＫの立ち上がりに応答して時間ｔ６でロウクロック信号ＲＯＷＣＬＫ立ち上がる。そして，ロウデコーダバッファ１１０６は，ロウクロック信号ＲＯＷＣＬＫと内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２に基づいて，時間ｔ６でワード線ＷＬ６を駆動する。時間Ｔ６から所定のアクセスタイムＡＴ６０が経過した後，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスが選択されるメモリセルのデータＴＤＯがセンスアンプ１１１３，アウトプットデータバッファ１１１４を介して出力される。最後に，時間Ｔ６＋ΔＴでクロック信号ＣＬＫがＬレベルに立ち下がったのに応答して，各内部アドレス信号はＬレベルにリセットされる。
【００７２】
次に，ロウデコーダバッファ１１０６内に内部アドレス信号線の遅延があった場合について説明する。図９と同様に，クロック配線Ａ１と内部アドレス信号線Ａ２〜Ａ４を有し，クロック配線Ａ１と内部アドレス信号線Ａ２〜Ａ４を介してロウクロック信号ＣＬＫと内部アドレス信号ＸＲＡＤ，ＲＡＤ１，ＲＡＤ２を供給されるアドレスデコード回路１１３をロウデコーダバッファ１１０６が有し，内部アドレス信号線Ａ４に遅延が存在する場合である。
【００７３】
図１６は，第２の実施の形態におけるテストモード時，かつアドレス配線遅延が存在する時の内部アドレス信号の波形を示す図である。
【００７４】
テストモード，つまりモード選択信号ＭＳＴがＨレベルである場合であるため，内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２はリセット回路１１０５でリセットされる。内部アドレス信号ＲＡＤ０〜ＲＡＤ２，ＸＲＡＤ０〜ＸＲＡＤ２は図１５と同様の波形となる。しかし，アドレスデコード回路１１３の内部アドレス信号線の入力信号ＡＮＤ１１３＿Ａ４は，内部アドレス信号線に遅延が存在するために，Ｄ１だけ遅延してＬレベルからＨレベルとなる。そして，ロウデコーダバッファ１１０６は，Ｄ１だけ遅れてワード線ＷＬ６に駆動信号を出力する。その結果，ワード線ＷＬ６に接続されるメモリセルのうち，コラムアドレスで選択されるメモリセルのデータＴＤＯがセンスアンプ１１１３，アウトプットデータバッファ１１１４を介して出力されるタイミングが，アクセスタイムＡＴ６０から遅延したＡＴ６１となる。
【００７５】
以上のように，通常モードとテストモードとでＳＲＡＭの動作を分けて，通常モード時はリセット動作を行わずに内部アドレス信号をアドレスレジスタ１１０４からそのまま出力し，テストモード時はリセット回路１１０５で内部アドレス信号をリセットすることによって，テストのときにだけ，ロウデータの入力信号に内部アドレス信号線の遅延の影響が発生するようにでき，遅延の有無を検出することが可能となる。
【００７６】
なお，第２の実施の形態では，図１１のようにアドレスレジスタ１１０４とロウデコーダバッファ１１０６内の内部アドレス信号線網との間にリセット回路１１０５を設けたが，アドレスレジスタ１１０４とコラムデコーダ１１０８内の内部アドレス信号線網との間にリセット回路を同様に設けることで，テストモード時にコラムデコーダ１１０８の内部アドレス信号線の遅延についても検知することが可能である。
【００７７】
以上の実施の形態をまとめると，次の付記のとおりである。
【００７８】
（付記１）
複数のワード線とビット線と前記ワード線およびビット線の交差位置に配置される複数のメモリセルとを有するメモリセルアレイと，
前記メモリセルを選択するために入力された複数の入力アドレス信号をデコードしてワード線又はビット線を選択するアドレスデコーダとを有し，
前記アドレスデコーダは，
アドレスサイクルの第１のタイミングで，前記複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力する複数のアドレスレジスタと，
前記複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，
前記アドレスレジスタと前記内部アドレス信号線網の間に設けられ，前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号を，前記アドレスサイクルの前記第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，
前記内部アドレス信号線網を介して前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれの前記ワード線又はビット線を選択する複数のアドレスデコード回路とを有する半導体記憶装置。
【００７９】
（付記２）
付記１において，
前記アドレスサイクルの第１，第２のタイミングは，前記アドレスサイクルに同期したクロック信号の第１のエッジと第２のエッジである半導体記憶装置。
【００８０】
（付記３）
付記２において
さらに，外部からの動作選択信号に基づいて，テストモードであるか否かを検出するテストモード信号回路を有し，
前記テストモード信号回路がテストモードであることを検出したとき，前記リセット回路は前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号を前記クロック信号の第２のエッジに応答して所定の論理レベルにリセットし，
前記テストモード信号回路がテストモードでないことを検出したとき，前記リセット回路は前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号をリセットしない半導体記憶装置。
【００８１】
（付記４）
付記２において
前記リセット回路は，前記クロック信号の第２のエッジに応答して前記第１と第２の内部アドレス信号をＬレベルにリセットし，
前記アドレスデコード回路は，前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せの論理積をとる半導体記憶装置。
【００８２】
（付記５）
付記２において
さらに，前記クロック信号に基づいてロウクロック信号又はコラムクロック信号を生成するクロックジェネレータを有し，
前記アドレスデコード回路は，前記ロウクロック信号又はコラムクロック信号の第１のエッジに応答して前記組合せを論理演算し前記ワード線又はビット線を駆動する半導体記憶装置。
【００８３】
（付記６）
付記２において
前記リセット回路は，前記第１，第２の内部アドレス信号とクロック信号とについてＮＡＮＤ演算とＮＯＴ演算を行う半導体記憶装置。
【００８４】
（付記７）
付記２において
前記リセット回路は，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードに前記第１の内部アドレス信号が供給される第１のトランスファゲートと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードに前記第２の内部アドレス信号が供給される第２のトランスファゲートと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードがグランド電圧に接続され，もう一方のノードは第1のトランスファゲートの他方のノードに接続される第１のＮＭＯＳトランジスタと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードにグランド電圧に接続され，もう一方のノードは第２のトランスファゲートの他方のノードに接続される第２のＮＭＯＳトランジスタとを有する半導体記憶装置。
【００８５】
（付記８）
ワード線およびビット線の交差位置に配置されるメモリセルを選択するために入力された複数の入力アドレス信号をデコードするアドレスデコード方法において，
アドレスサイクルの第１のタイミングで，前記複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を生成し内部アドレス信号線に出力する内部アドレス信号生成工程と，
前記内部アドレス信号線を伝播してきた前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを論理演算する論理演算工程と
前記論理演算工程の後に，前記アドレスサイクルの前記第１のタイミング後の第２のタイミングで，前記第１と第２の内部アドレス信号を一定の論理レベルにリセットするリセット工程とを有するアドレスデコード方法。
【００８６】
（付記９）
付記８において，
前記アドレスサイクルの第１，第２のタイミングは，前記アドレスサイクルに同期したクロック信号の第１のエッジと第２のエッジであるアドレスデコード方法。
【００８７】
（付記１０）
付記９において
前記リセット工程はテストモードのときに行われ，前記テストモードではない通常モードのときは行われないアドレスデコード方法。
【００８８】
（付記１１）
付記９において
前記論理演算工程は，前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せの論理積をとり，
前記リセット工程は，前記クロック信号の第２のエッジに応答して前記第１と第２の内部アドレス信号をＬレベルにリセットするアドレスデコード方法。
【００８９】
（付記１２）
付記９において
さらに，論理演算工程の前に，前記クロック信号に基づいてロウクロック信号又はコラムクロック信号を生成するクロック生成工程を有し，
前記論理演算工程は，前記ロウクロック信号又はコラムクロック信号のエッジに応答して前記組合せを論理演算し前記ワード線又はビット線を駆動するアドレスデコード方法。
【符号の説明】
【００９０】
ＡＤ０〜ＡＤ２：入力アドレス信号
ＡＤＯ０〜ＡＤＯ２，ＸＡＤＯ０〜ＸＡＤＯ２：内部アドレス信号
ＣＬＫ：クロック信号
ＲＯＷＣＬＫ：ロウクロック信号
ＡＮＤ：アドレスデコード回路
ＷＬ０〜ＷＬ６：ワード線
ＡＤ，ＴＡＤ：入力アドレス信号
ＲＡＤ，ＣＡＤ：内部アドレス信号
ＷＥ，ＴＷＥ：ライトイネーブル信号
ＭＳＴ：モード選択信号
ＢＭ，ＸＢＭ：動作制御信号
ＤＩ：入力データ
ＤＯ：出力データ
【特許請求の範囲】
【請求項１】
複数のワード線とビット線と前記ワード線およびビット線の交差位置に配置される複数のメモリセルとを有するメモリセルアレイと，
前記メモリセルを選択するために入力された複数の入力アドレス信号をデコードしてワード線又はビット線を選択するアドレスデコーダとを有し，
前記アドレスデコーダは，
アドレスサイクルの第１のタイミングで，前記複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力する複数のアドレスレジスタと，
前記複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，
前記アドレスレジスタと前記内部アドレス信号線網の間に設けられ，前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号を，前記アドレスサイクルの前記第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，
前記内部アドレス信号線網を介して前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれの前記ワード線又はビット線を選択する複数のアドレスデコード回路とを有する半導体記憶装置。
【請求項２】
請求項１において，
前記アドレスサイクルの第１，第２のタイミングは，前記アドレスサイクルに同期したクロック信号の第１のエッジと第２のエッジである半導体記憶装置。
【請求項３】
請求項２において
さらに，外部からの動作選択信号に基づいて，テストモードであるか否かを検出するテストモード信号回路を有し，
前記テストモード信号回路がテストモードであることを検出したとき，前記リセット回路は前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号を前記クロック信号の第２のエッジに応答して所定の論理レベルにリセットし，
前記テストモード信号回路がテストモードでないことを検出したとき，前記リセット回路は前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号をリセットしない半導体記憶装置。
【請求項４】
請求項２において
前記リセット回路は，前記クロック信号の第２のエッジに応答して前記第１と第２の内部アドレス信号をＬレベルにリセットし，
前記アドレスデコード回路は，前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せの論理積をとる半導体記憶装置。
【請求項５】
請求項２において
前記リセット回路は，前記第１，第２の内部アドレス信号とクロック信号とについてＮＡＮＤ演算とＮＯＴ演算を行う半導体記憶装置。
【請求項６】
請求項２において
前記リセット回路は，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードに前記第１の内部アドレス信号が供給される第１のトランスファゲートと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードに前記第２の内部アドレス信号が供給される第２のトランスファゲートと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードがグランド電圧に接続され，もう一方のノードは第1のトランスファゲートの他方のノードに接続される第１のＮＭＯＳトランジスタと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードにグランド電圧に接続され，もう一方のノードは第２のトランスファゲートの他方のノードに接続される第２のＮＭＯＳトランジスタとを有する半導体記憶装置。
【請求項７】
ワード線およびビット線の交差位置に配置されるメモリセルを選択するために入力された複数の入力アドレス信号をデコードするアドレスデコード方法において，
アドレスサイクルの第１のタイミングで，前記複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を生成し内部アドレス信号線に出力する内部アドレス信号生成工程と，
前記内部アドレス信号線を伝播してきた前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを論理演算する論理演算工程と
前記論理演算工程の後に，前記アドレスサイクルの前記第１のタイミング後の第２のタイミングで，前記第１と第２の内部アドレス信号を一定の論理レベルにリセットするリセット工程とを有するアドレスデコード方法。
【請求項１】
複数のワード線とビット線と前記ワード線およびビット線の交差位置に配置される複数のメモリセルとを有するメモリセルアレイと，
前記メモリセルを選択するために入力された複数の入力アドレス信号をデコードしてワード線又はビット線を選択するアドレスデコーダとを有し，
前記アドレスデコーダは，
アドレスサイクルの第１のタイミングで，前記複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力する複数のアドレスレジスタと，
前記複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，
前記アドレスレジスタと前記内部アドレス信号線網の間に設けられ，前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号を，前記アドレスサイクルの前記第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，
前記内部アドレス信号線網を介して前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれの前記ワード線又はビット線を選択する複数のアドレスデコード回路とを有する半導体記憶装置。
【請求項２】
請求項１において，
前記アドレスサイクルの第１，第２のタイミングは，前記アドレスサイクルに同期したクロック信号の第１のエッジと第２のエッジである半導体記憶装置。
【請求項３】
請求項２において
さらに，外部からの動作選択信号に基づいて，テストモードであるか否かを検出するテストモード信号回路を有し，
前記テストモード信号回路がテストモードであることを検出したとき，前記リセット回路は前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号を前記クロック信号の第２のエッジに応答して所定の論理レベルにリセットし，
前記テストモード信号回路がテストモードでないことを検出したとき，前記リセット回路は前記アドレスレジスタが出力した前記第１と第２の内部アドレス信号をリセットしない半導体記憶装置。
【請求項４】
請求項２において
前記リセット回路は，前記クロック信号の第２のエッジに応答して前記第１と第２の内部アドレス信号をＬレベルにリセットし，
前記アドレスデコード回路は，前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せの論理積をとる半導体記憶装置。
【請求項５】
請求項２において
前記リセット回路は，前記第１，第２の内部アドレス信号とクロック信号とについてＮＡＮＤ演算とＮＯＴ演算を行う半導体記憶装置。
【請求項６】
請求項２において
前記リセット回路は，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードに前記第１の内部アドレス信号が供給される第１のトランスファゲートと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードに前記第２の内部アドレス信号が供給される第２のトランスファゲートと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードがグランド電圧に接続され，もう一方のノードは第1のトランスファゲートの他方のノードに接続される第１のＮＭＯＳトランジスタと，
ゲートに前記クロック信号が供給され，ソースまたはドレインのうちの一方のノードにグランド電圧に接続され，もう一方のノードは第２のトランスファゲートの他方のノードに接続される第２のＮＭＯＳトランジスタとを有する半導体記憶装置。
【請求項７】
ワード線およびビット線の交差位置に配置されるメモリセルを選択するために入力された複数の入力アドレス信号をデコードするアドレスデコード方法において，
アドレスサイクルの第１のタイミングで，前記複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を生成し内部アドレス信号線に出力する内部アドレス信号生成工程と，
前記内部アドレス信号線を伝播してきた前記複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを論理演算する論理演算工程と
前記論理演算工程の後に，前記アドレスサイクルの前記第１のタイミング後の第２のタイミングで，前記第１と第２の内部アドレス信号を一定の論理レベルにリセットするリセット工程とを有するアドレスデコード方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−５４８０６（Ｐ２０１３−５４８０６Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９２８６２（Ｐ２０１１−１９２８６２）
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月５日（２０１１．９．５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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