半導体記憶装置
【課題】オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。
【解決手段】半導体記憶装置は，列方向に両側に延びる一対のビット線に接続するセンスアンプを列方向に直交する行方向に複数配置したセンスアンプ群が列方向に複数配置され，列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，複数のビット線及び複数の未使用ビット線と複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，メモリセルアレイの列方向の一端に配置され，複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，未使用ビット線は内部電源配線に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体記憶装置に関する。
【背景技術】
【０００２】
一般的なＤＲＡＭにおいて，メモリセルは，ワード線とビット線の交差位置に配置され，情報を記憶するキャパシタと，情報の読み書きのためのトランジスタを有する。また，トランジスタは，ゲートをワード線に接続され，ソースをビット線に接続され，ドレインをキャパシタのストレージノードに接続されており，キャパシタは，ストレージノードに記憶データに対応する電荷を蓄積し，ストレージノードに対抗する電極，セルプレート電極は所定の電圧を受ける。読み出し時には，選択され駆動されたワード線によりＯＮされたトランジスタを介してキャパシタに蓄積された電荷がビット線に転送され，ビット線に生じた微少電圧をセンスアンプが増幅する。
【０００３】
また，ＤＲＡＭのビット線構造には，代表的なものとして，オープンビット線方式とフォールデッドビット線方式があり，ビット線とセンスアンプの配置が異なる。フォールデッドビット線方式では，一対のビット線がセンスアンプの片側に延び，各メモリセルの面積は８Ｆ２が限界とされている。それに対して，オープンビット線方式では，一対のビット線がセンスアンプを中心に互いに逆方向に延び，各メモリセルの面積を６Ｆ２とすることができる。セル面積を小さくできる点でオープンビット線方式はフォールデッドビット線方式より有利であり，例えば特許文献１，２ではオープンビット線方式が採用されている。
【０００４】
一方，このようなＤＲＡＭに対して情報の読み出しやリフレッシュを行う際，ビット線やセルプレート電極におけるノイズ等による誤作動が問題となっており，特許文献３，４等によるノイズ対策が検討されてきた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１５７２８９号公報
【特許文献２】特開２０００−２６０８８５号公報
【特許文献３】再公表特許ＷＯ００／０５１１８４号公報
【特許文献４】特開２００２−２９８５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オープンビット線方式では，シールデッド方式よりも一般的にノイズに弱い。読み出し時におけるセンスアンプの増幅動作において,センスアンプが供給電源から長い距離で離れていると，電源線の内部抵抗等により，駆動されたセンスアンプがビット線の電位を高電位内部電圧と低電位内部電圧とに増幅する時に，駆動電流により高電位内部電圧は低下し，低電位内部電圧は上昇する傾向にある。そのため，駆動電圧のアンバランスによりセンスアンプの動作マージンが小さくなってしまい，誤動作が生じる可能性がある。
【０００７】
そこで，本発明の目的は，オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供することとする。
【課題を解決するための手段】
【０００８】
半導体記憶装置の第１の側面は，
列方向に両側に延びる一対のビット線に接続するセンスアンプを複数，前記列方向に直交する行方向に配置したセンスアンプ群と，
複数の前記センスアンプ群が列方向に配置され，前記列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，前記列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち前記列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，前記複数のビット線及び前記複数の未使用ビット線と前記複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，
前記メモリセルアレイの前記列方向の一端に配置され，前記複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，
前記メモリセルアレイの前記列方向の他端に配置された複数の未使用ビット線が前記内部電源配線に接続されている半導体記憶装置。
【発明の効果】
【０００９】
半導体記憶装置の第１の側面によれば，センスアンプによるビット線の増幅動作時に発生する電源ノイズを軽減することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態におけるＤＲＡＭの構成を示すブロック図である。
【図２】本実施の形態におけるオープンビット線方式のメモリセルアレイを示す図である。
【図３】本実施の形態におけるオープンビット線方式のメモリセルのレイアウトと回路を示す図である。
【図４】本実施の形態におけるセンスアンプ回路を示す図である。
【図５】本実施の形態におけるセンスアンプドライバ回路を示す図である。
【図６】本実施の形態における通常モードでのビット線とワード線の電圧の波形を示す図である。
【図７】本実施の形態におけるオーバードライブモードでのビット線とワード線の電圧の波形を示す図である。
【図８】本実施の形態におけるオープンビット線方式のメモリセルアレイと内部電源回路を示す図である。
【図９】第１の実施の形態におけるメモリセルアレイを示す図である。
【図１０】第１の実施の形態におけるビット線とワード線の電圧の波形を示す図である。
【図１１】第２の実施の形態におけるメモリセルアレイを示す図である。
【図１２】第３の実施の形態におけるメモリセルアレイを示す図である。
【図１３】第４の実施の形態におけるメモリセルアレイを示す図である。
【図１４】第５の実施の形態におけるメモリセルアレイを示す図である。
【図１５】第６の実施の形態におけるメモリセルアレイを示す図である。
【図１６】第７の実施の形態におけるメモリセルアレイを示す図である。
【図１７】第８の実施の形態におけるメモリセルアレイを示す図である。
【図１８】第９の実施の形態におけるメモリセルアレイを示す図である。
【図１９】第１０の実施の形態におけるメモリセルアレイを示す図である。
【図２０】第１０の実施の形態におけるスイッチ回路を示す図である。
【発明を実施するための形態】
【００１１】
以下，図面を用いて本発明の実施の形態について説明する。
【００１２】
図１は，本実施の形態におけるＤＲＡＭの構成を示すブロック図である。図１のＤＲＡＭは，チップ１上に，クロックバッファ２，コマンドデコーダ３，アドレスバッファ４，Ｉ／Ｏバッファ５，アドレスコントローラ６，バーストコントローラ７，メモリコアコントローラ８，バンク９−１〜９−４を有する。
【００１３】
また，バンク９−１〜９−４はそれぞれ，複数のメモリセルがマトリックス状に配列されたメモリセルアレイ１０，ロウアドレスコントローラ１１，コラムアドレスコントローラ１２，リードアンプ１３，ライトアンプ１４を有する。
【００１４】
クロックバッファ２は，クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥに基づき，内部クロック信号を各機能ブロックへ供給する。
【００１５】
コマンドデコーダ３は，チップセレクト信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，コラムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢ等のコマンド信号を供給され，コマンド信号のアクティブ，リード，ライト，リフレッシュ，等に応じてメモリコアコントローラ８に動作制御信号を出力する。
【００１６】
アドレスバッファ４は，コマンドデコーダ３からの信号に応答してアドレス信号ＡＤ及びバンクアドレス信号ＢＡを入力し，内部アドレス信号，内部バンクアドレス信号を出力する。
【００１７】
Ｉ／Ｏバッファ５は，データ端子ＤＱに供給される書き込みデータＷＤを入力し，後述されるデータＣＷＤを出力、また、後述されるデータＣＲＤを受けて読み出し信号ＲＤをデータ端子ＤＱに出力する。
【００１８】
アドレスコントローラ６は，アドレスバッファ４からの内部アドレス信号に基づきロウアドレス信号をロウアドレスコントローラ１１に，コラムアドレス信号をバーストコントローラ７に出力する。また，アドレスコントローラ６は，アドレスバッファ４からの内部アドレス信号と内部バンクアドレス信号とをメモリコアコントローラ８に出力する。
【００１９】
バーストコントローラ７は，アドレスコントローラ６からのコラムアドレス信号を初期コラムアドレスとし，バースト長に応じて初期コラムアドレスを順次インクリメントしたコラムアドレス信号をコラムアドレスコントローラ１２に出力する。
【００２０】
メモリコアコントローラ８は，コマンドデコーダ３からのコマンド信号と，アドレスコントローラ６からの内部アドレス信号と内部バンク信号とに応じて，バンクの選択，メモリセルアレイ１０の書き込み動作や読み出し動作等を制御するタイミング信号を出力する。
【００２１】
ロウアドレスコントローラ１１は，メモリセルアレイ１０のワード線を選択するためにアドレスコントローラ６からのロウアドレス信号をデコードする。
【００２２】
コラムアドレスコントローラ１２は，メモリセルアレイ１０のビット線を選択するためにバーストコントローラ１１からのコラムアドレス信号をデコードする。
【００２３】
リードアンプ１３は，メモリコアコントローラ８からのタイミング信号に応答してメモリセルのデータを読み出して，読み出しデータＣＲＤを出力する。
【００２４】
ライトアンプ１４は，Ｉ／Ｏバッファ５の出力データＣＷＤを受け，メモリコアコントローラ８からのタイミング信号に応答してメモリセルアレイに書き込みデータ信号を出力する。
【００２５】
図２は，本実施の形態におけるオープンビット線方式のメモリセルアレイを示す図であり、図１のメモリセルアレイ１０に対応している。
【００２６】
オープンビット線方式では，図２に示すように，列方向（図中水平方向）に一対のビット線ＢＬ，／ＢＬがセンスアンプユニットＳＡ１０３を中心に両方向に延びて配置される。そしてこのセンスアンプユニット１０３を行方向（図中垂直方向）に配置したセンスアンプ群１０４が複数（図中は４つ），列方向に配置されている。各センスアンプ群１０４は，メモリ内の複数の内部電源回路よりセンスアンプドライバＳＡＤ１０２を介して，高電位内部電圧ＶＢＬＨ，低電位内部電圧ＶＢＬＬ，オーバードライブ電圧ＶＯＤを供給される。また，各センスアンプ群１０４は，プリチャージ電圧生成回路よりプリチャージ電圧ＶＢＬＰを供給される。なお，プリチャージ電圧ＶＢＬＰは高電位内部電圧ＶＢＬＨと低電位内部電圧ＶＢＬＬの例えば中間電圧であり，オーバードライブ電圧ＶＯＤは高電位内部電圧ＶＢＬＨよりも高い昇圧電圧である。また，サブワードデコーダ（ＳＷＤ）１０１は，ロウアドレスコントローラ１１からのデコード信号をデコードしサブワード線ＳＷＬを駆動する。メモリセルアレイ１０３の列方向の両端１０５，１０６では，センスアンプ群１０４に接続されたビット線ＢＬ，／ＢＬのうち，両端側の複数のビット線にそれぞれ平行に複数の未使用ビット線（点線）ＤＢＬ１，ＤＢＬ２が配置されている。
【００２７】
メモリセルアレイ１０の列方向の両端１０５，１０６にある未使用ビット線ＤＢＬ１, ＤＢＬ２はセンスアンプ群１０４に接続されていない。
【００２８】
図３は，本実施の形態におけるオープンビット線方式のメモリセルのレイアウトと回路を示す図である。
【００２９】
図３の（１）は，図２のメモリセルアレイ１０の左端領域１０５内の一部の領域を拡大したものである。センスアンプ群１０４の各センスアンプユニットＳＡ１０３に接続するビット線ＢＬ１０〜１３と，センスアンプユニットＳＡ１０３に接続されていない未使用ビット線ＤＢＬ１４〜１７が列方向（水平方向）に延びて配置されており，サブワード線ＳＷＬ１０〜１３とダミーワード線ＩＳＯＷＬ１４，１５が行方向（垂直方向）に延びて配置されている。ビット線ＢＬ１０〜１３及び未使用ビット線ＤＢＬ１４〜１７と，サブワード線ＳＷＬ１０〜１３との交差位置に，領域２０１を単位セルとするメモリセルが配置されている。なお，ダミーワード線ＩＳＯＷＬ１４，１５は，水平方向に隣り合うメモリセルのソース，ドレイン領域間を電気的に分離するために配置され，常時Ｌレベルに維持される。
【００３０】
図３の（１）では，メモリセルアレイの左端にはセンスアンプ群１０４がないため，ビット線ＢＬ１０〜１３と未使用ビット線ＤＢＬ１４〜１７とを交互に配置している。ただし，隣接するセンスアンプ群１０４の間の領域においても，それぞれのセンスアンプ群１０４に接続するビット線を図３の（１）の形状のように交互に配置し，ビット線とサブワード線との全ての交差位置に単位セル領域２０１を配置することで，各メモリセルのサイズを６Ｆ２とすることができ，大容量化を実現させている。
【００３１】
図３の（２）は単位セル領域２０１の回路図である。単位セル領域２０１は，Ｎ型セルトランジスタＴＲ２１とキャパシタ２０２とを有する。また，Ｎ型セルトランジスタＴＲ２１のゲートはサブワード線ＳＷＬ１０とに接続され，Ｎ型セルトランジスタＴＲ２１とキャパシタ２０２とはストレージノードコンタクト２０３で接続し，Ｎ型セルトランジスタＴＲ２１とビット線ＢＬ１０とはビット線コンタクト２０４で接続する。キャパシタ２０２のセルプレート電極２０５はセルプレート電圧ＶＣＰが印加されている。
【００３２】
例えば，メモリセルアレイ１０からデータを読み出す場合，サブワードデコーダ１０１によりサブワード線ＳＷＬ１０が選択されたとき，交差位置全てのＮ型セルトランジスタＴＲ２１がＯＮし，キャパシタ２０２に蓄積された電荷がビット線ＢＬ１０〜１３に転送され，ビット線ＢＬ１０〜１３の電圧はキャパシタ内の電荷の有無に応じて微少電圧ΔＶだけ上昇又は下降する。
【００３３】
図４は，本実施の形態におけるセンスアンプ回路を示す図である。図４のセンスアンプユニット１０３はセンスアンプ回路４０１とプリチャージ回路４０２とコラムゲート回路４０３を有し，センスアンプユニット１０３を中心に一対のビット線ＢＬ，／ＢＬが反対方向に延びている。
【００３４】
センスアンプ回路４０１は，ラッチ回路を構成するＰ型トランジスタＴＲ４１，４２とＮ型トランジスタＴＲ４３，４４を有し，Ｐ型トランジスタＴＲ４１，４２はセンスアンプドライバ１０２よりオーバードライブ電圧ＶＯＤ又は高電位内部電圧ＶＢＬＨをセンスアンプ駆動信号ＰＳＡとして供給され，Ｎ型トランジスタＴＲ４３，４４は低電位内部電圧ＶＢＬＬをセンスアンプ駆動信号ＮＳＡとして供給される。サブワード線の立ち上がりに応じてビット線ＢＬ，／ＢＬに微少電圧差ΔＶが生じたときに，センスアンプ回路４０１は，センスアンプ駆動信号ＰＳＡにより、電位が高い側のビット線の電圧をオーバードライブ電圧ＶＯＤまたは高電位内部電圧ＶＢＬＨに駆動し，センスアンプ駆動信号ＮＳＡにより、低い側のビット線の電圧を低電位内部電圧ＶＢＬＬに駆動して，電圧差を増幅する。
【００３５】
プリチャージ回路４０２は，Ｎ型トランジスタＴＲ４５〜４７を有し，プリチャージ電圧生成回路よりプリチャージ電圧ＶＢＬＰを供給されている。また，Ｎ型トランジスタＴＲ４５〜４７の各ゲートにはイコライズ信号ＥＱＬが供給されており，プリチャージ回路４０２はＨレベルのイコライズ信号ＥＱＬに応答してビット線ＢＬ，／ＢＬを短絡すると共にプリチャージ電圧ＶＢＬＰに維持する。
【００３６】
コラムゲート回路４０３は，Ｎ型トランジスタで構成されるコラム選択ゲートＴＲ４８，４９を有し，それぞれのゲートにはコラム選択信号ＣＬが供給されている。また，コラムゲート回路４０３は，Ｈレベルのコラム選択信号ＣＬに応答してコラム選択ゲートＴＲ４８，４９をＯＮし，増幅されたビット線電圧をローカルデータバスＬＤＢ，／ＬＤＢ等を介してリードアンプ１３へ出力する。
【００３７】
図５は，本実施の形態におけるセンスアンプドライバ回路を示す図である。図５の（１）は，高電位内部電圧ＶＢＬＨと低電位内部電圧ＶＢＬＬとを用いた場合（以下通常動作モードとよぶ。）のセンスアンプドライバ１０２である。一方，図５の（２）はオーバードライブ方式を採用した場合（以下オーバードライブモードと呼ぶ。）のセンスアンプドライバ１０２である。
【００３８】
図５の（１）では，センスアンプドライバ１０２は，インバータ５０１とＰ型トランジスタＴＲ５１とＮ型トランジスタＴＲ５２とを有する。センスアンプイネーブル信号ＳＡＥＺのＨレベルに応答し，高電位内部電圧ＶＢＬＨでセンスアンプ駆動信号ＰＳＡをＨレベルに駆動し，低電位内部電圧ＶＢＬＬでセンスアンプ駆動信号ＮＳＡをＬレベルに駆動する。
【００３９】
図５の（２）では，センスアンプドライバ１０２は高電圧駆動回路５０２と低電圧駆動回路５０３を有する。高電圧駆動回路５０２は，Ｎ型トランジスタＴＲ５４，５５を有し，Ｎ型トランジスタＴＲ５４，５５はそれぞれゲートにセンスアンプイネーブル信号ＳＡＥＯＺ，ＳＡＥＡＺが供給されている。センスアンプイネーブル信号ＳＡＥＯＺのＨレベルに応答してＮ型トランジスタＴＲ５４をＯＮにしてオーバードライブ電圧ＶＯＤでセンスアンプ駆動信号ＰＳＡを駆動し，所定の時間を経過した後Ｎ型トランジスタＴＲ５４をＯＦＦにし，センスアンプイネーブル信号ＳＡＥＡＺのＨレベルに応答してＮ型トランジスタＴＲ５５をＯＮにして高電圧ＶＢＬＨでセンスアンプ駆動信号ＰＳＡを駆動する。一方，低電圧駆動回路５０３は，Ｎ型トランジスタＴＲ５６を有し，Ｎ型トランジスタＴＲ５６のゲートにはセンスアンプイネーブル信号ＳＡＥＺが供給されている。低電圧駆動回路５０３は，センスアンプイネーブル信号ＳＡＥＺのＨレベルに応答して，低電位内部電圧ＶＢＬＬでセンスアンプ駆動信号ＮＳＡを駆動する。尚、これは構成の一例であり、これに限定されるものではない。例えば、ＴＲ５４はＰ型トランジスタで構成し、ＳＡＥＯＺは逆相の信号としてもよい。
【００４０】
図６は，本実施の形態における通常モードでのビット線とワード線の電圧の波形を示す図である。図６の波形は，図１〜図５に示すメモリセルアレイからデータを読み出す場合における，ビット線とワード線の電圧の変化を示している。
【００４１】
図６に実線で表わしている波形ＢＬ１０−１，／ＢＬ１０−１は，図５（１）のセンスアンプドライバ１０２による高電位内部電圧ＶＢＬＨと低電位内部電圧ＶＢＬＬとを用いた通常動作モードの場合における一対のビット線ＢＬ１０−１，／ＢＬ１０−１の波形である。まず，非選択状態の電圧ＶＷＬＬのサブワード線ＳＷＬ１０がサブワードドライバ１０１によって駆動され，図３の（２）のメモリセルのＮ型セルトランジスタＴＲ２１がＯＮし，キャパシタ２０２に蓄積されていた電荷がビット線ＢＬ１０−１に分配される。その結果，時間Ｔ０ではともにプリチャージ電圧ＶＢＬＰであったビット線ＢＬ１０−１と／ＢＬ１０−１との間に，時間Ｔ１で電圧差ΔＶが生じる。また，この時間Ｔ１でセンスアンプイネーブル信号ＳＡＥＺの立ち上がりに応答して図５の（１）のセンスアンプドライバ１０２から高電位内部電圧ＶＢＬＨでＨレベルに駆動されたセンスアンプ駆動信号ＰＳＡｎと，低電位内部電圧ＶＢＬＬでＬレベルに駆動されたセンスアンプ駆動信号ＮＳＡとが，図４のセンスアンプ回路４０１に供給され，センスアンプ回路４０１が増幅動作を開始する。これによりビット線ＢＬ１０−１は高電位内部電圧ＶＢＬＨに駆動され，ビット線／ＢＬ１０−１は低電位内部電圧ＶＢＬＬに駆動される。そして，コラムゲート回路４０３が増幅されたビット線ＢＬと／ＢＬの電圧差をローカルデータバスＬＤＢ，／ＬＤＢ等を介してリードアンプ１３へ出力する。サブワード線ＳＷＬ１０が立ち下げられた後，時間Ｔ３でセンスアンプイネーブル信号ＳＡＥＺがＬレベルに立ち下がると，イコライズ信号ＥＱＬの立ち上がりに応答して，プリチャージ回路４０２により一対のビット線ＢＬ１０−１，／ＢＬ１０−１は短絡されると共にプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００４２】
図７は，本実施の形態におけるオーバードライブモードでのビット線とワード線の電圧の波形を示す図である。図７に実線で表わしている波形ＢＬ１０−２，／ＢＬ１０−２はオーバードライブモードの場合における一対のビット線ＢＬ１０−２，／ＢＬ１０−２の波形であり，破線で表わしている波形ＰＳＡｏは，オーバードライブモードの場合における図５（２）のＰＳＡに対応する波形である。通常動作モードとは異なり，この場合では，時間Ｔ１にセンスアンプイネーブル信号ＳＡＥＯＺ，ＳＡＥＺに応答してセンスアンプドライバ１０２からオーバードライブ電圧ＶＯＤでＨレベルに駆動されたセンスアンプ駆動信号ＰＳＡと，低電位内部電圧ＶＢＬＬでＬレベルに駆動されたセンスアンプ駆動信号ＮＳＡとがセンスアンプ回路４０１に供給され，センスアンプ回路４０１は微少電圧ΔＶの増幅を開始する。これにより，センスアンプ回路４０１は，通常動作モードよりも速くビット線ＢＬ１０−２をオーバードライブ電圧ＶＯＤに駆動すると共に，ビット線／ＢＬ１０−２を低電位内部電圧ＶＢＬＬに駆動する。時間Ｔ２にセンスアンプイネーブル信号ＳＡＥＯＺがＬレベルに立ち下がり，センスアンプイネーブル信号ＳＡＥＡＺがＨレベルに立ち上がると，センスアンプドライバ１０２によりセンスアンプ駆動信号ＰＳＡが高電位内部電圧ＶＢＬＨに駆動され，ビット線ＢＬ１０−２は高電位内部電圧ＶＢＬＨに駆動される。
【００４３】
このようにして，メモリセルアレイ１０の行方向に配置されたサブワード線の１本がサブワードドライバ１０１により駆動されると，そのサブワード線に交差するビット線に接続するセンスアンプ群１０４，すなわちサブワード線を挟む２つのセンスアンプ群１０４にてそれぞれ，通常動作モード又はオーバードライブモードにてビット線対の電圧の増幅動作が行われる。
【００４４】
しかし，この増幅動作では，電源ノイズによって，メモリ内の内部電源回路からセンスアンプ群１０４に供給される駆動電圧，すなわちＶＯＤ−ＶＢＬＰ若しくはＶＢＬＨ‐ＶＢＬＰとＶＢＬＰ‐ＶＢＬＬにアンバランスが生じる。上記のとおり，サブワードドライバ１０１によってサブワード線ＳＷＬ１０が選択され，ビット線ＢＬが／ＢＬよりも微少電圧ΔＶだけ昇圧すると，センスアンプ駆動信号ＰＳＡ，ＮＳＡを供給されたセンスアンプユニット１０３で増幅動作が行われる。具体的には，図４のセンスアンプ回路４０１のＰＭＯＳトランジスタＴＲ４２のゲート・ソース間電圧がＴＲ４１よりも上回るため，センスアンプドライバ１０２を介して，オーバードライブ電圧ＶＯＤ又は高電位内部電圧ＶＢＬＨの内部電源回路から駆動電流がビット線ＢＬに流入し，ビット線ＢＬの電圧が上昇する。また，Ｎ型トランジスタＴＲ４３のゲート・ソース間電圧がＴＲ４４よりも上回るため，センスアンプドライバ１０２を介して，低電位内部電圧ＶＢＬＬの内部電源回路へビット線／ＢＬから駆動電流が流出し，ビット線／ＢＬの電圧が降下する。このとき，各内部電源回路とセンスアンプドライバ１０２との距離が長くなるに従い，各内部電源回路とセンスアンプドライバ１０２を接続する内部電源配線の抵抗が大きくなる。そのため，センスアンプ回路４０１に供給されるオーバードライブ電圧ＶＯＤ又は高電位内部電圧ＶＢＬＨの電圧が一時的に低下する内部電源ノイズが大きくなり，また，低電位内部電圧ＶＢＬＬの電圧が一時的に上昇する内部電源ノイズが大きくなる。その一例として，図８を説明する。
【００４５】
図８は，本実施の形態におけるオープンビット線方式のメモリセルアレイと内部電源回路を示す図である。図８のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に低電位内部電圧ＶＢＬＬ，高電位内部電圧ＶＢＬＨを生成する内部電源回路７０１，７０３を配置し，内部電源配線７０２，７０４を介してそれぞれ低電位内部電圧ＶＢＬＬ，高電位内部電圧ＶＢＬＨを各センスアンプドライバ１０２に供給している。
【００４６】
メモリセルアレイ１０の列方向の左端のセンスアンプ群１０４は内部電源回路７０３から最も離れており，内部電源配線７０４が長いため抵抗が大きい。その結果，増幅動作時には，左端のセンスアンプ群１０４に内部電源配線７０４を経由して供給される高電位内部電圧ＶＢＬＨが一時的に大きく低下する。一方，内部電源回路７０１に対しては，左端のセンスアンプ群１０４がもっとも近接しており，内部電源配線７０２は短く抵抗は小さいため，その内部電源配線７０２を経由して供給される低電位内部電圧ＶＢＬＬのノイズは小さい。そのため左端のセンスアンプ群１０４では，プリチャージ電圧ＶＢＬＰに対する昇圧レベル（ＶＢＬＨ）は，プリチャージ電圧ＶＢＬＰに対する降圧レベル（ＶＢＬＬ）より小さくなり，この駆動電圧のアンバランスに起因して，センスアンプ回路４０１が逆論理に誤動作する可能性が高くなる。
【００４７】
同様にして，メモリセルアレイ１０の列方向の右端のセンスアンプ群１０４は，高電位内部電圧ＶＢＬＨの電源ノイズは小さいが，低電位内部電圧ＶＢＬＬの電源ノイズは大きく，同様に駆動電圧のアンバランスが生じ，誤作動を招くことがある。
【００４８】
このように，電源ノイズによって駆動電圧のアンバランスが生じたことでセンスアンプの動作マージンが小さくなる。そして，増幅動作時に仮にビット線ＢＬ又は／ＢＬがメモリセルアレイ１０の行方向に隣接するビット線のカップリングノイズの影響をさらに受けると，ビット線ＢＬと／ＢＬの電圧レベルが逆転しＤＲＡＭの誤動作が引き起こされやすくなる。
【００４９】
そこで以下の実施の形態では，上記を鑑み，電源ノイズを軽減した半導体記憶装置について説明する。
【００５０】
［第１の実施の形態］
図９は，第１の実施の形態におけるメモリセルアレイを示す図である。図９のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に低電位内部電圧ＶＢＬＬ，高電位内部電圧ＶＢＬＨを生成する内部電源回路８０１，８０３を配置し，内部電源配線８０２，８０４を介してそれぞれ低電位内部電圧ＶＢＬＬ，高電位内部電圧ＶＢＬＨを各センスアンプドライバ１０２に供給している。そして，左端の未使用ビット線ＤＢＬ１は右端の内部電源回路８０３の内部電源配線８０４に接続し，右端の未使用ビット線ＤＢＬ２は左端の内部電源回路８０１の内部電源配線８０２に接続している。この構成により内部電源回路８０３，８０１から内部電源配線８０４，８０２を介して，内部電源回路８０３，８０１の反対の端にある未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量はそれぞれ高電位内部電圧ＶＢＬＨ，低電位内部電圧ＶＢＬＬに充電され，各内部電圧ＶＢＬＨ，ＶＢＬＬの電源キャパシタとして動作し，各内部電圧ＶＢＬＨ，ＶＢＬＬの両端位置での電源ノイズを吸収する。
【００５１】
図９に示したメモリセルアレイの動作の例として，通常動作モードにおける動作について説明する。図１０は，第１の実施の形態におけるビット線とワード線の電圧の波形を示す図である。
【００５２】
図１０では，通常動作モードにおいて，図９の列方向（水平方向）の左端のメモリセルアレイ内のサブワード線ＳＷＬ１０が選択されたときの左端のセンスアンプ群１０４に接続する一対のビット線ＢＬ１０−３，／ＢＬ１０−３と，未使用ビット線ＤＢＬ１とセンスアンプ群１０４に供給される高電位内部電圧ＶＨとの電圧の変化を示している。実線がビット線ＢＬ１０−３，／ＢＬ１０−３の波形，太線が未使用ビット線ＤＢＬ１の波形，破線がセンスアンプ群１０４に供給される高電位内部電圧ＶＨの波形である。
【００５３】
サブワード線ＳＷＬ１０が，時間Ｔ１０でサブワードドライバ１０１によって駆動され，非選択電圧ＶＷＬＬから昇圧電圧ＶＷＬＨに立ち上がると，図３の（２）のメモリセルのＮ型セルトランジスタＴＲ２１がＯＮし，キャパシタ２０２に蓄積された電荷がビット線ＢＬ１０−３に分配される。その結果，ともにプリチャージ電圧ＶＢＬＰであったビット線ＢＬ１０−３と／ＢＬ１０−３との間に，時間Ｔ１１で電圧差ΔＶが生じる。また，サブワード線ＳＷＬ１０が駆動されたことで，未使用ビット線ＤＢＬ１とサブワード線ＳＷＬ１０の交差位置に配置された未使用セルのＮ型セルトランジスタＴＲ２１がＯＮするため，内部電源回路８０３から内部電源配線８０４と未使用ビット線ＤＢＬ１を介して未使用セルのキャパシタ２０２に電荷が流入する。この影響を受けて，未使用ビット線ＤＢＬ１とそれに接続される内部電源配線８０４の電圧は，サブワード線ＳＷＤ１０の立ち上がり時に高電位内部電圧ＶＢＬＨからわずかに下がるが，内部電源回路８０３から電荷を供給されるため，再び高電位内部電圧ＶＢＬＨとなる。
【００５４】
そして時間Ｔ１１に，センスアンプイネーブル信号ＳＡＥＺの立ち上がりに応答して図５の（１）のセンスアンプドライバ１０２によりセンスアンプ駆動信号ＰＳＡが高電位内部電圧ＶＢＬＨに立ち上がり，センスアンプ駆動信号ＮＳＡが低電位内部電圧ＶＢＬＬに立ち下がり，図４のセンスアンプ回路４０１の増幅動作が開始する。このとき，センスアンプ回路４０１の駆動動作による電流により，内部電源配線８０４から図９中の左端のセンスアンプ群１０４に供給される電圧が波形Ｎ（鎖線）のように低下することでセンスアンプ回路４０１の駆動電圧ＶＢＬＨ‐ＶＢＬＰ，ＶＢＬＰ‐ＶＢＬＬにアンバランスが生じ，動作が反転する可能性があった。しかし，本実施の形態による例では，時間ΔＴで左端のセンスアンプ群１０４に近接する未使用ビット線ＤＢＬ１とその未使用セルのキャパシタ２０２とに蓄積された電荷により内部電源配線８０４からセンスアンプ群１０４に供給される内部電圧の低下が軽減され，センスアンプの誤動作が抑制される。未使用ビット線ＤＢＬ１は，時間ΔＴの間に電圧が高電位内部電圧ＶＢＬＨより若干下がるが，内部電源８０３から電荷を供給されるため再び高電位内部電圧ＶＢＬＨとなる。
【００５５】
時間Ｔ１２にサブワード線ＳＷＬ１０が非選択状態となり，時間Ｔ１３に未使用セルのＮ型セルトランジスタＴＲ２１がＯＦＦされる。サブワード線ＳＷＬ１０が非選択状態となった後でも，未使用ビット線ＤＢＬ１は，内部電源配線８０４を介して内部電源回路８０３に接続しているため，高電位内部電圧ＶＢＬＨに駆動されたままである。
【００５６】
時間Ｔ１４でセンスアンプイネーブル信号ＳＡＥＺがＬレベルに立ち下がると，センスアンプ回路４０１の動作は停止し，イコライズ信号ＥＱＬの立ち上がりに応答して，プリチャージ回路４０２により一対のビット線ＢＬ１０−３，／ＢＬ１０−３はプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００５７】
このように図９のメモリセルアレイ１０では，時間Ｔ１０以前と時間Ｔ１３以降は，未使用ビット線ＤＢＬ１が，時間Ｔ１０からＴ１３までの間は未使用ビット線ＤＢＬ１と未使用セルのキャパシタ２０２とが電源安定化容量として作用する。
【００５８】
したがって，センスアンプイネーブル信号ＳＡＥＺの立ち上がりによりセンスアンプユニット１０３がビット線対を駆動する時の駆動電流で内部電源配線８０４が供給する電圧が低下する時に，未使用ビット線ＤＢＬ１と未使用セルのキャパシタ２０２とが電源安定化容量として作用し，その電圧低下を抑制することができる。
【００５９】
低電位内部電圧ＶＢＬＬの内部電源回路８０１に接続している，メモリセルアレイ１０の右端にある未使用ビット線ＤＢＬ２と未使用セルのキャパシタ２０２についても，上記と同様な原理で電源安定化容量として作用し，ビット線／ＢＬ１０−３を低電位内部電圧ＶＢＬＬに降圧するときに発生する電源ノイズ（低電位内部電圧ＶＢＬＬの上昇）を軽減することができる。
【００６０】
以上より，未使用ビット線や未使用セルのキャパシタ２０２を電源安定化容量として使用することにより，電源ノイズを軽減して，センスアンプユニット１０３の駆動電圧のアンバランスを防ぐことができる。
【００６１】
［第２の実施の形態］
低電位内部電圧ＶＢＬＬがグランド電源である場合，通常，低電位内部電圧ＶＢＬＬはセンスアンプドライバ１０２だけでなく，ロウアドレスコントローラ１１等他の機能回路にも使用されることが多いため，低電位内部電圧ＶＢＬＬを生成する内部電源回路の内部電源配線がチップ１上に張り巡らされている。そのため低電位内部電圧ＶＢＬＬを生成する内部電源回路の内部電源配線の抵抗が低く，図４のセンスアンプ回路４０１がビット線／ＢＬを低電位内部電圧ＶＢＬＬへ増幅するときの電源ノイズが小さい。
【００６２】
一方，高電位内部電圧ＶＢＬＨやオーバードライブ電圧ＶＯＤは用途が限定されており，それぞれの内部電源回路の内部電源配線は限られたエリアに配置されている。そのため，低電位内部電圧ＶＢＬＬと比較すると，高電位内部電圧ＶＢＬＨやオーバードライブ電圧ＶＯＤを生成する内部電源回路の内部電源配線の抵抗は大きく，図４のセンスアンプ回路４０１がビット線ＢＬを高電位内部電圧ＶＢＬＨ又はオーバードライブ電圧ＶＯＤに増幅するときの電源ノイズも大きい。そこで，第２の実施の形態では，高電位内部電圧ＶＢＬＨやオーバードライブ電圧ＶＯＤの内部電源回路を使用する。
【００６３】
図１１は，第２の実施の形態におけるメモリセルアレイを示す図である。図１１のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に高電位内部電圧ＶＢＬＨ，オーバードライブ電圧ＶＯＤを生成する内部電源回路１００１，１００３を配置し，内部電源配線１００２，１００４を介してそれぞれ高電位内部電圧ＶＢＬＨ，オーバードライブ電圧ＶＯＤを各センスアンプドライバ１０２に供給している。そして，左端の未使用ビット線ＤＢＬ１は内部電源配線１００４に接続し，右端の未使用ビット線ＤＢＬ２は内部電源配線１００２に接続している。この構成により内部電源回路１００３，１００１から内部電源配線１００４，１００２を介して，内部電源回路１００３，１００１の反対の端にある未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量はそれぞれオーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨに充電され，各内部電圧ＶＯＤ，ＶＢＬＨの電源キャパシタとして動作し，各内部電圧ＶＯＤ，ＶＢＬＨの電源ノイズを吸収する。なお，図１１では，低電位内部電圧ＶＢＬＬの内部電源配線は省略されている。
【００６４】
このように，第２の実施の形態では，高電位内部電圧ＶＢＬＨとオーバードライブ電圧ＶＯＤの電源ノイズを軽減して，駆動電圧のアンバランスを防ぐことができる。
【００６５】
［第３の実施の形態］
図１２は，第３の実施の形態におけるメモリセルアレイを示す図である。図１２のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に低電位内部電圧ＶＢＬＬ，オーバードライブ電圧ＶＯＤを生成する内部電源回路１１０１，１１０３を配置し，内部電源配線１１０２，１１０４を介してそれぞれ低電位内部電圧ＶＢＬＬ，オーバードライブ電圧ＶＯＤを各センスアンプドライバ１０２に供給している。そして，左端の未使用ビット線ＤＢＬ１は右端の内部電源回路１１０３の内部電源配線１１０４に接続し，右端の未使用ビット線ＤＢＬ２は左端の内部電源回路１１０１の内部電源配線１１０２に接続している。この構成により内部電源回路１１０３，１１０１から内部電源配線１１０４，１１０２を介して，内部電源回路１１０３，１１０１の反対の端にある未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量はそれぞれオーバードライブ電圧ＶＯＤ，低電位内部電圧ＶＢＬＬに充電され，各内部電圧ＶＯＤ，ＶＢＬＬの電源キャパシタとして動作し，各内部電圧ＶＯＤ，ＶＢＬＬの両端位置での電源ノイズを吸収する。
【００６６】
このように，第３の実施の形態では，低電位内部電圧ＶＢＬＬとオーバードライブ電圧ＶＯＤの電源ノイズを軽減して，駆動電圧のアンバランスを防ぐことができる。したがって，第２の実施の形態とは異なり，低電位内部電圧ＶＢＬＬの電源ノイズが大きく，また，図４のセンスアンプ回路４０１が，オーバードライブモードでビット線ＢＬ，／ＢＬの電圧レベルを早く増幅することを優先するような場合には，第３の実施の形態が適している。
【００６７】
［第４の実施の形態］
図１３は，第４の実施の形態におけるメモリセルアレイを示す図である。図１３のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の左端にオーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨを生成する内部電源回路１２０１と１２０２を配置し，右端に低電位内部電圧ＶＢＬＬを生成する内部電源回路１２０４を配置し，それぞれ内部電源配線１２０５，１２０３，１２０６を介してオーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨ，低電位内部電圧ＶＢＬＬを各センスアンプドライバ１０２に供給している。そして，左端の未使用ビット線ＤＢＬ１は右端の内部電源回路１２０４の内部電源配線１２０６に接続し，右端の未使用ビット線ＤＢＬ２は左端の内部電源回路１２０１の内部電源配線１２０５に接続し，右端の未使用ビット線ＤＢＬ３は左端の内部電源回路１２０２の内部電源配線１２０３に接続している。つまり，左端に内部電源回路１２０１，１２０２を配置しているため，右端の未使用ビット線をＤＢＬ２，ＤＢＬ３の２組に分けて，それぞれを内部電源回路１２０１，１２０２に接続している。
【００６８】
この構成により内部電源回路１２０４，１２０１，１２０２から内部電源配線１２０６，１２０５，１２０３を介して，内部電源回路１２０４，１２０１，１２０２の反対の端にある未使用ビット線ＤＢＬ１，ＤＢＬ２，ＤＢＬ３の配線容量はそれぞれ低電位内部電圧ＶＢＬＬ，オーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨに充電され，各内部電圧ＶＢＬＬ，ＶＯＤ，ＶＢＬＨの電源キャパシタとして動作し，各内部電圧ＶＢＬＬ，ＶＯＤ，ＶＢＬＨの両端位置での電源ノイズを吸収する。
【００６９】
このように，第４の実施の形態では，高電位内部電圧ＶＢＬＨ，オーバードライブ電圧ＶＯＤ，低電位内部電圧ＶＢＬＬの全ての電源ノイズを軽減して，駆動電圧のアンバランスを防ぐことができる。
【００７０】
また，オーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨ，低電位内部電圧ＶＢＬＬの内部電源回路の配置について，図１３に限定せずに，各内部電圧の電源ノイズの大きさに応じて内部電源回路を配置することもできる。例えば，オーバードライブ電圧ＶＯＤの電源ノイズが高電位内部電圧ＶＢＬＨ，低電位内部電圧ＶＢＬＬの電源ノイズよりも大きい場合には，オーバードライブ電圧ＶＯＤの内部電源回路が，未使用ビット線の電源安定化容量としての作用効果を最も得られることが望ましい。そこで，このような場合には左端に高電位内部電圧ＶＢＬＨと低電位内部電圧ＶＢＬＬの内部電源回路，右端にオーバードライブ電圧ＶＯＤの内部電源回路を配置する。そして，高電位内部電圧ＶＢＬＨと低電位内部電圧ＶＢＬＬの内部電源回路は，右端の未使用ビット線に接続し，オーバードライブ電圧ＶＯＤの内部電源回路は左端の全ての未使用ビット線と接続する。
【００７１】
なお，図１３では，メモリセルアレイ１０の右端にある未使用ビット線ＤＢＬ２とＤＢＬ３はビット線／ＢＬを挟んで，ＤＢＬ３，／ＢＬ，ＤＢＬ２，／ＢＬ，ＤＢＬ３，／ＢＬ，ＤＢＬ２・・・と，交互にサブワード線ＳＷＬと交差しているが，これに限定されない。例えば，ＤＢＬ２，／ＢＬ，ＤＢＬ２，／ＢＬ，ＤＢＬ２，／ＢＬ，ＤＢＬ３，／ＢＬ，ＤＢＬ３，／ＢＬ，ＤＢＬ３・・・等何本かおきに未使用ビット線ＤＢＬ２とＤＢＬ３が入れ換わるように配置し，又は，メモリセルアレイ１０の行方向（垂直方向）に上半分には未使用ビット線ＤＢＬ２を配置し，下半分には未使用ビット線ＤＢＬ３を配置する等のようにすることも可能である。
【００７２】
［第５の実施の形態］
図１４は，第５の実施の形態におけるメモリセルアレイを示す図である。図１４のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に高電位内部電圧ＶＢＬＨ，オーバードライブ電圧ＶＯＤを生成する内部電源回路１３０１，１３０３を配置し，内部電源配線１３０２，１３０４を介してそれぞれ高電位内部電圧ＶＢＬＨ，オーバードライブ電圧ＶＯＤを各センスアンプドライバ１０２に供給している。そして，左端の未使用ビット線ＤＢＬ１と右端の未使用ビット線ＤＢＬ２は左端の内部電源回路１３０１の内部電源配線１３０２に接続し，左端の未使用ビット線ＤＢＬ３と右端の未使用ビット線ＤＢＬ４は右端の内部電源回路１３０３の内部電源配線１３０４に接続している。この構成により内部電源回路１３０１から内部電源配線１３０２を介して，未使用ビット線ＤＢＬ１とＤＢＬ２の配線容量は高電位内部電圧ＶＢＬＨに充電され，高電位内部電圧ＶＢＬＨの電源キャパシタとして動作し，高電位内部電圧ＶＢＬＨの電源ノイズを吸収する。また，内部電源回路１３０３から内部電源配線１３０４を介して，未使用ビット線ＤＢＬ３とＤＢＬ４の配線容量はオーバードライブ電圧ＶＯＤに充電され，オーバードライブ電圧ＶＯＤの電源キャパシタとして動作し，オーバードライブ電圧ＶＯＤの電源ノイズを吸収する。
【００７３】
このように，内部電源回路と両端にある未使用ビット線とを接続することにより，内部電源回路の近くにあるセンスアンプ群に対しても，未使用ビット線や未使用セルの電源安定化容量の効果があり，内部電圧ＶＢＬＨ，ＶＯＤの電圧降下を防ぐことができる。
【００７４】
なお，未使用ビット線ＤＢＬ１〜ＤＢＬ４の配置については図１４に限定されない。図１４では，メモリセルアレイ１０の左端にある未使用ビット線ＤＢＬ１とＤＢＬ３はそれぞれビット線ＢＬを挟んで，ＤＢＬ３，ＢＬ，ＤＢＬ１，ＢＬ，ＤＢＬ３，ＢＬ，ＤＢＬ１・・・・交互にサブワード線ＳＷＬと交差しているが，これに限定されない。例えば，ＤＢＬ１，ＢＬ，ＤＢＬ１，ＢＬ，ＤＢＬ３，ＢＬ，ＤＢＬ３・・・等何本かおきに未使用ビット線ＤＢＬ２とＤＢＬ３が入れ換わるように配置し，又は，メモリセルアレイ１０の行方向（垂直方向）に上半分には未使用ビット線ＤＢＬ３を配置し下半分には未使用ビット線ＤＢＬ１を配置する等のようにすることも可能である。右端の未使用ビット線ＤＢＬ２とＤＢＬ４についても同様のことが言える。
【００７５】
さらに，内部電源回路と未使用ビット線との接続の組合せについても，図１４の配置に限定されない。例えば，左端の内部電源回路１３０１と右端の未使用ビット線ＤＢＬ２を接続し，右端の内部電源回路１３０３と左端の未使用ビット線ＤＢＬ１，ＤＢＬ３および右端の未使用ビット線ＤＢＬ４とを接続して，内部電源回路１３０３のオーバードライブ電圧ＶＯＤ側の電源安定化容量を増やし電源ノイズをより小さくすることができる。
【００７６】
［第６の実施の形態］
図１５は，第６の実施の形態におけるメモリセルアレイを示す図である。図１５は，図１４のオーバードライブ電源ＶＯＤを生成する内部電源回路１３０３を，低電位内部電圧ＶＢＬＬを生成する内部電源回路１４０３に置き換えたものである。
【００７７】
この構成により高電位内部電圧ＶＢＬＨを生成する内部電源回路１４０１から内部電源配線１４０２を介して，未使用ビット線ＤＢＬ１とＤＢＬ２の配線容量は高電位内部電圧ＶＢＬＨに充電され，高電位内部電圧ＶＢＬＨの電源キャパシタとして動作し，高電位内部電圧ＶＢＬＨの電源ノイズを吸収する。また，低電位内部電圧ＶＢＬＬを生成する内部電源回路１４０３から内部電源配線１４０４を介して，未使用ビット線ＤＢＬ３とＤＢＬ４の配線容量は低電位内部電圧ＶＢＬＬに充電され，低電位内部電圧ＶＢＬＬの電源キャパシタとして動作し，低電位内部電圧ＶＢＬＬの電源ノイズを吸収する。
【００７８】
したがって，第５の実施の形態と同様に，内部電源回路と両端にある未使用ビット線とを接続することにより，内部電源回路の近くにあるセンスアンプ群に対しても，未使用ビット線や未使用セルの電源安定化容量の効果があり，内部電圧ＶＢＬＨ，ＶＢＬＬの電源ノイズを防ぐことができる。
【００７９】
なお，未使用ビット線ＤＢＬ１〜ＤＢＬ４の配置，内部電源回路と未使用ビット線との接続の組合せについては，第５の実施の形態と同様，図１５に限定されない。
【００８０】
［第７の実施の形態］
図１６は，第７の実施の形態におけるメモリセルアレイを示す図である。図１６のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に高電位内部電圧ＶＢＬＨを生成する内部電源回路１５０１，１５０３を配置し，内部電源配線１５０２，１５０４を介してそれぞれ高電位内部電圧ＶＢＬＨを各センスアンプドライバ１０２に供給している。左端の未使用ビット線ＤＢＬ１と右端の未使用ビット線ＤＢＬ２は，共に内部電源配線１５０２と１５０４に接続している。この構成により内部電源回路１５０１，１５０３から内部電源配線１５０２，１５０４を介して，未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量は高電位内部電圧ＶＢＬＨに充電され，高電位内部電圧ＶＢＬＨの電源キャパシタとして動作し，高電位内部電圧ＶＢＬＨの電源ノイズを吸収する。
【００８１】
したがって，第７の実施の形態は，例えば，高電位内部電圧ＶＢＬＨの電源ノイズが他の内部電源ＶＯＤ，ＶＢＬＬと比べて大きく，図９のように内部電源回路と内部電源回路の反対側の端の未使用ビット線とを接続しただけでは電源ノイズを小さくすることができず，高電位内部電圧ＶＢＬＨについて多くの電源安定化容量が必要な場合に適している。
【００８２】
［第８の実施の形態］
図１７は，第８の実施の形態におけるメモリセルアレイを示す図である。図１７は，図１６の内部電源回路１５０１，１５０３を低電位内部電圧ＶＢＬＬを生成する内部電源回路１６０１,１６０３に置き換えたものである。この構成により内部電源回路１６０１，１６０３から内部電源配線１６０２，１６０４を介して，未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量は低電位内部電圧ＶＢＬＬに充電され，低電位内部電圧ＶＢＬＬの電源キャパシタとして動作し，低電位内部電圧ＶＢＬＬの電源ノイズを吸収する。
【００８３】
したがって，第８の実施の形態は，例えば，低電位内部電圧ＶＢＬＬの電源ノイズが他の内部電源ＶＢＬＨ，ＶＯＤと比べて大きく，図９のように内部電源回路と内部電源回路の反対側の端の未使用ビット線とを接続しただけでは電源ノイズを小さくすることができず，低電位内部電圧ＶＢＬＬについて多くの電源安定化容量が必要な場合に適している。
【００８４】
［第９の実施の形態］
図１８は，第９の実施の形態におけるメモリセルアレイを示す図である。図１８は，図１６の内部電源回路１５０１，１５０３をオーバードライブ電圧ＶＯＤを生成する内部電源回路１７０１，１７０３に置き換えたものである。この構成により内部電源回路１７０１，１７０３から内部電源配線１７０２，１７０４を介して，未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量はオーバードライブ電圧ＶＯＤに充電され，オーバードライブ電圧ＶＯＤの電源キャパシタとして動作し，オーバードライブ電圧ＶＯＤの電源ノイズを吸収する。
【００８５】
したがって，第９の実施の形態は，例えば，オーバードライブ電圧ＶＯＤの電源ノイズが他の内部電源ＶＢＬＨ，ＶＢＬＬと比べて大きく，図１１のように内部電源回路と内部電源回路の反対側の端の未使用ビット線とを接続しただけでは電源ノイズを小さくすることができず，オーバードライブ電圧ＶＯＤについて多くの電源安定化容量が必要な場合に適している。
【００８６】
［第１０の実施の形態］
上記の第１〜第９の実施の形態では，未使用ビット線と内部電源配線とを接続し，未使用ビット線を電源安定化容量として使用している。しかし，ＤＲＡＭの出荷前に行われるストレス試験では，各ビット線間の短絡箇所を検出するために，メモリセルアレイ１０の列方向（水平方向）の両端の未使用ビット線を，テストケースに応じた電圧で駆動できるようにすることも要求される。そこで，第１０の実施の形態では未使用ビット線と内部電源配線との間にスイッチ回路を配置し，ストレス試験の時に未使用ビット線と内部電源配線との接続を解除して任意の電圧で駆動できるようにする。
【００８７】
図１９は，第１０の実施の形態におけるメモリセルアレイを示す図である。図１９のメモリセルアレイ１０は，図１１に示したメモリセルアレイの列方向（水平方向）の両端にスイッチ回路ＳＷ１，ＳＷ２を配置したものである。スイッチ回路ＳＷ１，ＳＷ２は内部電源配線１８０４，１８０２と未使用ビット線ＤＢＬ１，ＤＢＬ２とを接続する。したがって，スイッチ回路ＳＷ１，ＳＷ２のスイッチがＯＮのときは，未使用ビット線ＤＢＬ１とＤＢＬ２は，各内部電圧ＶＯＤ，ＶＢＬＨの電源キャパシタとして動作し，各内部電圧ＶＯＤ，ＶＢＬＨの電源ノイズを吸収する。一方，ストレステスト等の試験を行うときは，スイッチ回路ＳＷ１，ＳＷ２は，内部電源配線１８０４，１８０２と未使用ビット線ＤＢＬ１，ＤＢＬ２との接続を解除して，未使用ビット線ＤＢＬ１とＤＢＬ２をテストケースに応じた電圧で駆動する。
【００８８】
図２０は，第１０の実施の形態におけるスイッチ回路を示す図である。図２０のスイッチ回路は，ＮＯＲゲート１９０１と，ＮＡＮＤゲート１９０２〜１９０４，インバータ１９０５，１９０６と，Ｐ型トランジスタＴＲ１９１，ＴＲ１９２と，Ｎ型トランジスタＴＲ１９３，ＴＲ１９４とを有し，図１９のスイッチ回路ＳＷ１をあらわしている。Ｐ型トランジスタＴＲ１９１，ＴＲ１９２のソースは，オーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨを生成する内部電源回路に接続されており，Ｎ型トランジスタＴＲ１９３，ＴＲ１９４のソースは，プリチャージ電圧生成回路，低電位内部電圧ＶＢＬＬを生成するの内部電源回路に接続している。試験信号ＴＥＳＴは，未使用ビット線ＤＢＬ１と内部電源配線１８０４との接続を制御し，試験電圧選択信号ＴＳ１，ＴＳ２は，未使用ビット線ＤＢＬ１と内部電源配線１８０４との接続を解除したときにおける未使用ビット線ＤＢＬ１の駆動電圧を，高電位内部電圧ＶＢＬＨ，プリチャージ電圧ＶＢＬＰ，低電位内部電圧ＶＢＬＬのいずれかに制御する。
【００８９】
例えば，未使用ビット線ＤＢＬ１を電源安定化容量として使用するときは，試験信号ＴＥＳＴをＬレベルにしてＰ型トランジスタＴＲ１９１をＯＮにして，未使用ビット線ＤＢＬ１をオーバードライブ電圧ＶＯＤに接続する。ストレス試験の時は，未使用ビット線ＤＢＬ１と内部電源配線１８０４との接続を解除するため，試験信号ＴＥＳＴをＨレベルにしてＰ型トランジスタＴＲ１９１をＯＦＦにする。そして，試験電圧信号ＴＳ１，ＴＳ２をそれぞれＨレベル，Ｌレベルにすると，未使用ビット線ＤＢＬ１は高電位内部電圧ＶＢＬＨで駆動される。また，試験電圧信号ＴＳ１，ＴＳ２がともにＬレベルであれば，未使用ビット線ＤＢＬ１はプリチャージ電圧ＶＢＬＰで駆動し，試験電圧信号ＴＳ１，ＴＳ２がＬレベル，Ｈレベルであれば，低電位内部電圧ＶＢＬＬで駆動する。
【００９０】
以上のとおり，スイッチ回路ＳＷ１は，未使用ビット線をオーバードライブ電圧ＶＯＤを生成する内部電源回路の内部電源配線と接続し，ストレステストの時には，未使用ビット線を内部電圧ＶＢＬＨ，ＶＢＬＰ，ＶＢＬＬのいずれかに駆動することができる。
【００９１】
スイッチ回路ＳＷ２についても，図１９と同様なスイッチ回路を使用することで，未使用ビット線ＤＢＬ２を電源安定化容量として使用するだけでなく，ストレス試験時に未使用ビット線ＤＢＬ２をテストケースに応じた電圧で駆動することができる。
【００９２】
以上の実施の形態をまとめると，次の付記のとおりである。
【００９３】
（付記１）
列方向に両側に延びる一対のビット線に接続するセンスアンプを複数，前記列方向に直交する行方向に配置したセンスアンプ群と，
複数の前記センスアンプ群が列方向に配置され，前記列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，前記列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち前記列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，前記複数のビット線及び前記複数の未使用ビット線と前記複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，
前記メモリセルアレイの前記列方向の一端に配置され，前記複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，
前記メモリセルアレイの前記列方向の他端に配置された複数の未使用ビット線が前記内部電源配線に接続されている半導体記憶装置。
【００９４】
（付記２）
付記１において，
前記ワード線は，該ワード線を挟む隣接する２つのセンスアンプ群にそれぞれ接続する前記ビット線に交互に交差し，前記メモリセルアレイの前記列方向の両端では前記ビット線及び未使用ビット線とに交互に交差する半導体記憶装置。
【００９５】
（付記３）
付記１又は２において，
前記メモリセルアレイの前記列方向の両端の第１端及び第２端に第１及び第２の内部電源を生成する第１及び第２の内部電源回路をそれぞれ配置し，前記第１端の前記複数の未使用ビット線は，前記第２の内部電源回路の第２の内部電源配線に接続し，前記第２端の前記複数の未使用ビット線は，前記第１の内部電源回路の第１の内部電源配線に接続する半導体記憶装置。
【００９６】
（付記４）
付記３において，
前記第１の内部電源はビット線のプリチャージ電圧より高く，前記第２の内部電源は前記プリチャージ電圧より低く，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第２の内部電源に駆動される半導体記憶装置。
【００９７】
（付記５）
付記３において，
前記第１及び第２の内部電源はビット線のプリチャージ電圧より高く，前記第１の内部電源は前記第２の内部電源より高く，
さらに，前記プリチャージ電圧より低い第３の内部電源を生成する第３の内部電源回路を有し，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第３の内部電源に駆動され，その後，第１の内部電源に駆動された方のビット線は，第２の内部電源に駆動される半導体記憶装置。
【００９８】
（付記６）
付記１又は２において，
前記メモリセルアレイの前記列方向の両端の第１端に第１の内部電源を生成する第１の内部電源回路を，第２端に第２及び第３の内部電源を生成する第２及び第３の内部電源回路を配置し，前記第１端の前記複数の未使用ビット線のうち，一部は前記第２の内部電源回路の第２の内部電源配線に接続し，残りは前記第３の内部電源回路の第３の内部電源配線に接続し，前記第２端の前記複数の未使用ビット線は，前記第１の内部電源回路の第１の内部電源配線に接続する半導体記憶装置。
【００９９】
（付記７）
付記６において，
前記第１の内部電源は前記プリチャージ電圧より低く，前記第２及び第３の内部電源はビット線のプリチャージ電圧より高く，前記第２の内部電源は前記第３の内部電源より高く，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第２の内部電源に駆動され，その後，第２の内部電源に駆動された方のビット線は，第３の内部電源に駆動される半導体記憶装置。
【０１００】
（付記８）
付記１又は２において，
さらに前記メモリアレイの前記列方向の前記他方に配置された複数の未使用ビット線に加えて，一端に配置された複数の未使用ビット線が，前記内部電源配線に接続されている半導体記憶装置。
【０１０１】
（付記９）
付記８において，
前記メモリセルアレイの前記列方向の両端の第１端に第１の内部電源回路を，第２端に第２の内部電源回路を配置し，前記第１端には複数の第１及び第２の未使用ビット線を配置し，前記第２端には複数の第３及び第４の未使用ビット線を配置し，前記第１及び第３の未使用ビット線は前記第２の内部電源回路の第２の内部電源配線に接続し，前記第２及び第４の未使用ビット線は，前記第１の内部電源回路の第１の内部電源配線に接続する半導体記憶装置。
【０１０２】
（付記１０）
付記９において，
付記４と同じ。
【０１０３】
（付記１１）
付記９において，
付記５と同じ。
【０１０４】
（付記１２）
付記１又は２において，
前記メモリセルアレイの前記列方向の両端の第１端及び第２端に前記内部電源回路を配置し，前記第１端及び第２端の前記複数の未使用ビット線は共に，前記第１端及び第２端の前記内部電源回路の内部電源配線にそれぞれ接続する半導体記憶装置。
【０１０５】
（付記１３）
付記１２において，
前記一対のビット線は，プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに，前記プリチャージ電圧より高い第１の内部電源又は前記プリチャージ電圧より低い第３の内部電源に駆動され，その後，前記第１の内部電源に駆動された方のビット線は，前記プリチャージ電圧より高く前記第１の内部電源より低い第２の内部電源に駆動され，
前記第１，第２又は第３の内部電源は，前記内部電源回路で生成される半導体記憶装置。
【０１０６】
（付記１４）
付記１又は２において，
通常動作時は，前記未使用ビット線と前記内部電源配線とを接続し，テスト時は前記未使用ビット線をテスト用電圧に接続するスイッチ回路を有する半導体記憶装置。
【０１０７】
（付記１５）
付記１４において，
プリチャージ電圧を生成するプリチャージ電圧生成回路と，ビット線の前記プリチャージ電圧より高い第１の内部電源を生成する第１の内部電源回路と，前記プリチャージ電圧より高く前記第１の内部電源より低い第２の内部電源を生成する第２の内部電源回路と，前記プリチャージ電圧より低い第３の内部電源を生成する第３の内部電源回路とを有し，
前記内部電源配線は，前記第１，第２又は第３の内部電源回路の内部電源配線であり，
前記テスト用電圧は，前記第１，第２及び第３の内部電源回路のうち前記内部電源配線と接続する内部電源回路を除いた内部電源回路，又は前記プリチャージ電圧生成回路である半導体記憶装置。
【符号の説明】
【０１０８】
ＢＬ，／ＢＬ：ビット線
ＤＢＬ：未使用ビット線
ＳＷＬ：サブワード線
ＳＡ ：センスアンプユニット
ＳＡＤ：センスアンプドライバ
ＳＷＤ：サブワードデコーダ
ＶＢＬＨ ：高電位内部電圧
ＶＢＬＬ ：低電位内部電圧
ＶＢＬＰ ：プリチャージ電圧
ＶＯＤ ：オーバードライブ電圧
【技術分野】
【０００１】
本発明は，半導体記憶装置に関する。
【背景技術】
【０００２】
一般的なＤＲＡＭにおいて，メモリセルは，ワード線とビット線の交差位置に配置され，情報を記憶するキャパシタと，情報の読み書きのためのトランジスタを有する。また，トランジスタは，ゲートをワード線に接続され，ソースをビット線に接続され，ドレインをキャパシタのストレージノードに接続されており，キャパシタは，ストレージノードに記憶データに対応する電荷を蓄積し，ストレージノードに対抗する電極，セルプレート電極は所定の電圧を受ける。読み出し時には，選択され駆動されたワード線によりＯＮされたトランジスタを介してキャパシタに蓄積された電荷がビット線に転送され，ビット線に生じた微少電圧をセンスアンプが増幅する。
【０００３】
また，ＤＲＡＭのビット線構造には，代表的なものとして，オープンビット線方式とフォールデッドビット線方式があり，ビット線とセンスアンプの配置が異なる。フォールデッドビット線方式では，一対のビット線がセンスアンプの片側に延び，各メモリセルの面積は８Ｆ２が限界とされている。それに対して，オープンビット線方式では，一対のビット線がセンスアンプを中心に互いに逆方向に延び，各メモリセルの面積を６Ｆ２とすることができる。セル面積を小さくできる点でオープンビット線方式はフォールデッドビット線方式より有利であり，例えば特許文献１，２ではオープンビット線方式が採用されている。
【０００４】
一方，このようなＤＲＡＭに対して情報の読み出しやリフレッシュを行う際，ビット線やセルプレート電極におけるノイズ等による誤作動が問題となっており，特許文献３，４等によるノイズ対策が検討されてきた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１５７２８９号公報
【特許文献２】特開２０００−２６０８８５号公報
【特許文献３】再公表特許ＷＯ００／０５１１８４号公報
【特許文献４】特開２００２−２９８５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オープンビット線方式では，シールデッド方式よりも一般的にノイズに弱い。読み出し時におけるセンスアンプの増幅動作において,センスアンプが供給電源から長い距離で離れていると，電源線の内部抵抗等により，駆動されたセンスアンプがビット線の電位を高電位内部電圧と低電位内部電圧とに増幅する時に，駆動電流により高電位内部電圧は低下し，低電位内部電圧は上昇する傾向にある。そのため，駆動電圧のアンバランスによりセンスアンプの動作マージンが小さくなってしまい，誤動作が生じる可能性がある。
【０００７】
そこで，本発明の目的は，オープンビット線方式における電源ノイズの影響を低減した半導体記憶装置を提供することとする。
【課題を解決するための手段】
【０００８】
半導体記憶装置の第１の側面は，
列方向に両側に延びる一対のビット線に接続するセンスアンプを複数，前記列方向に直交する行方向に配置したセンスアンプ群と，
複数の前記センスアンプ群が列方向に配置され，前記列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，前記列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち前記列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，前記複数のビット線及び前記複数の未使用ビット線と前記複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，
前記メモリセルアレイの前記列方向の一端に配置され，前記複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，
前記メモリセルアレイの前記列方向の他端に配置された複数の未使用ビット線が前記内部電源配線に接続されている半導体記憶装置。
【発明の効果】
【０００９】
半導体記憶装置の第１の側面によれば，センスアンプによるビット線の増幅動作時に発生する電源ノイズを軽減することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態におけるＤＲＡＭの構成を示すブロック図である。
【図２】本実施の形態におけるオープンビット線方式のメモリセルアレイを示す図である。
【図３】本実施の形態におけるオープンビット線方式のメモリセルのレイアウトと回路を示す図である。
【図４】本実施の形態におけるセンスアンプ回路を示す図である。
【図５】本実施の形態におけるセンスアンプドライバ回路を示す図である。
【図６】本実施の形態における通常モードでのビット線とワード線の電圧の波形を示す図である。
【図７】本実施の形態におけるオーバードライブモードでのビット線とワード線の電圧の波形を示す図である。
【図８】本実施の形態におけるオープンビット線方式のメモリセルアレイと内部電源回路を示す図である。
【図９】第１の実施の形態におけるメモリセルアレイを示す図である。
【図１０】第１の実施の形態におけるビット線とワード線の電圧の波形を示す図である。
【図１１】第２の実施の形態におけるメモリセルアレイを示す図である。
【図１２】第３の実施の形態におけるメモリセルアレイを示す図である。
【図１３】第４の実施の形態におけるメモリセルアレイを示す図である。
【図１４】第５の実施の形態におけるメモリセルアレイを示す図である。
【図１５】第６の実施の形態におけるメモリセルアレイを示す図である。
【図１６】第７の実施の形態におけるメモリセルアレイを示す図である。
【図１７】第８の実施の形態におけるメモリセルアレイを示す図である。
【図１８】第９の実施の形態におけるメモリセルアレイを示す図である。
【図１９】第１０の実施の形態におけるメモリセルアレイを示す図である。
【図２０】第１０の実施の形態におけるスイッチ回路を示す図である。
【発明を実施するための形態】
【００１１】
以下，図面を用いて本発明の実施の形態について説明する。
【００１２】
図１は，本実施の形態におけるＤＲＡＭの構成を示すブロック図である。図１のＤＲＡＭは，チップ１上に，クロックバッファ２，コマンドデコーダ３，アドレスバッファ４，Ｉ／Ｏバッファ５，アドレスコントローラ６，バーストコントローラ７，メモリコアコントローラ８，バンク９−１〜９−４を有する。
【００１３】
また，バンク９−１〜９−４はそれぞれ，複数のメモリセルがマトリックス状に配列されたメモリセルアレイ１０，ロウアドレスコントローラ１１，コラムアドレスコントローラ１２，リードアンプ１３，ライトアンプ１４を有する。
【００１４】
クロックバッファ２は，クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥに基づき，内部クロック信号を各機能ブロックへ供給する。
【００１５】
コマンドデコーダ３は，チップセレクト信号ＣＳＢ，ロウアドレスストローブ信号ＲＡＳＢ，コラムアドレスストローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢ等のコマンド信号を供給され，コマンド信号のアクティブ，リード，ライト，リフレッシュ，等に応じてメモリコアコントローラ８に動作制御信号を出力する。
【００１６】
アドレスバッファ４は，コマンドデコーダ３からの信号に応答してアドレス信号ＡＤ及びバンクアドレス信号ＢＡを入力し，内部アドレス信号，内部バンクアドレス信号を出力する。
【００１７】
Ｉ／Ｏバッファ５は，データ端子ＤＱに供給される書き込みデータＷＤを入力し，後述されるデータＣＷＤを出力、また、後述されるデータＣＲＤを受けて読み出し信号ＲＤをデータ端子ＤＱに出力する。
【００１８】
アドレスコントローラ６は，アドレスバッファ４からの内部アドレス信号に基づきロウアドレス信号をロウアドレスコントローラ１１に，コラムアドレス信号をバーストコントローラ７に出力する。また，アドレスコントローラ６は，アドレスバッファ４からの内部アドレス信号と内部バンクアドレス信号とをメモリコアコントローラ８に出力する。
【００１９】
バーストコントローラ７は，アドレスコントローラ６からのコラムアドレス信号を初期コラムアドレスとし，バースト長に応じて初期コラムアドレスを順次インクリメントしたコラムアドレス信号をコラムアドレスコントローラ１２に出力する。
【００２０】
メモリコアコントローラ８は，コマンドデコーダ３からのコマンド信号と，アドレスコントローラ６からの内部アドレス信号と内部バンク信号とに応じて，バンクの選択，メモリセルアレイ１０の書き込み動作や読み出し動作等を制御するタイミング信号を出力する。
【００２１】
ロウアドレスコントローラ１１は，メモリセルアレイ１０のワード線を選択するためにアドレスコントローラ６からのロウアドレス信号をデコードする。
【００２２】
コラムアドレスコントローラ１２は，メモリセルアレイ１０のビット線を選択するためにバーストコントローラ１１からのコラムアドレス信号をデコードする。
【００２３】
リードアンプ１３は，メモリコアコントローラ８からのタイミング信号に応答してメモリセルのデータを読み出して，読み出しデータＣＲＤを出力する。
【００２４】
ライトアンプ１４は，Ｉ／Ｏバッファ５の出力データＣＷＤを受け，メモリコアコントローラ８からのタイミング信号に応答してメモリセルアレイに書き込みデータ信号を出力する。
【００２５】
図２は，本実施の形態におけるオープンビット線方式のメモリセルアレイを示す図であり、図１のメモリセルアレイ１０に対応している。
【００２６】
オープンビット線方式では，図２に示すように，列方向（図中水平方向）に一対のビット線ＢＬ，／ＢＬがセンスアンプユニットＳＡ１０３を中心に両方向に延びて配置される。そしてこのセンスアンプユニット１０３を行方向（図中垂直方向）に配置したセンスアンプ群１０４が複数（図中は４つ），列方向に配置されている。各センスアンプ群１０４は，メモリ内の複数の内部電源回路よりセンスアンプドライバＳＡＤ１０２を介して，高電位内部電圧ＶＢＬＨ，低電位内部電圧ＶＢＬＬ，オーバードライブ電圧ＶＯＤを供給される。また，各センスアンプ群１０４は，プリチャージ電圧生成回路よりプリチャージ電圧ＶＢＬＰを供給される。なお，プリチャージ電圧ＶＢＬＰは高電位内部電圧ＶＢＬＨと低電位内部電圧ＶＢＬＬの例えば中間電圧であり，オーバードライブ電圧ＶＯＤは高電位内部電圧ＶＢＬＨよりも高い昇圧電圧である。また，サブワードデコーダ（ＳＷＤ）１０１は，ロウアドレスコントローラ１１からのデコード信号をデコードしサブワード線ＳＷＬを駆動する。メモリセルアレイ１０３の列方向の両端１０５，１０６では，センスアンプ群１０４に接続されたビット線ＢＬ，／ＢＬのうち，両端側の複数のビット線にそれぞれ平行に複数の未使用ビット線（点線）ＤＢＬ１，ＤＢＬ２が配置されている。
【００２７】
メモリセルアレイ１０の列方向の両端１０５，１０６にある未使用ビット線ＤＢＬ１, ＤＢＬ２はセンスアンプ群１０４に接続されていない。
【００２８】
図３は，本実施の形態におけるオープンビット線方式のメモリセルのレイアウトと回路を示す図である。
【００２９】
図３の（１）は，図２のメモリセルアレイ１０の左端領域１０５内の一部の領域を拡大したものである。センスアンプ群１０４の各センスアンプユニットＳＡ１０３に接続するビット線ＢＬ１０〜１３と，センスアンプユニットＳＡ１０３に接続されていない未使用ビット線ＤＢＬ１４〜１７が列方向（水平方向）に延びて配置されており，サブワード線ＳＷＬ１０〜１３とダミーワード線ＩＳＯＷＬ１４，１５が行方向（垂直方向）に延びて配置されている。ビット線ＢＬ１０〜１３及び未使用ビット線ＤＢＬ１４〜１７と，サブワード線ＳＷＬ１０〜１３との交差位置に，領域２０１を単位セルとするメモリセルが配置されている。なお，ダミーワード線ＩＳＯＷＬ１４，１５は，水平方向に隣り合うメモリセルのソース，ドレイン領域間を電気的に分離するために配置され，常時Ｌレベルに維持される。
【００３０】
図３の（１）では，メモリセルアレイの左端にはセンスアンプ群１０４がないため，ビット線ＢＬ１０〜１３と未使用ビット線ＤＢＬ１４〜１７とを交互に配置している。ただし，隣接するセンスアンプ群１０４の間の領域においても，それぞれのセンスアンプ群１０４に接続するビット線を図３の（１）の形状のように交互に配置し，ビット線とサブワード線との全ての交差位置に単位セル領域２０１を配置することで，各メモリセルのサイズを６Ｆ２とすることができ，大容量化を実現させている。
【００３１】
図３の（２）は単位セル領域２０１の回路図である。単位セル領域２０１は，Ｎ型セルトランジスタＴＲ２１とキャパシタ２０２とを有する。また，Ｎ型セルトランジスタＴＲ２１のゲートはサブワード線ＳＷＬ１０とに接続され，Ｎ型セルトランジスタＴＲ２１とキャパシタ２０２とはストレージノードコンタクト２０３で接続し，Ｎ型セルトランジスタＴＲ２１とビット線ＢＬ１０とはビット線コンタクト２０４で接続する。キャパシタ２０２のセルプレート電極２０５はセルプレート電圧ＶＣＰが印加されている。
【００３２】
例えば，メモリセルアレイ１０からデータを読み出す場合，サブワードデコーダ１０１によりサブワード線ＳＷＬ１０が選択されたとき，交差位置全てのＮ型セルトランジスタＴＲ２１がＯＮし，キャパシタ２０２に蓄積された電荷がビット線ＢＬ１０〜１３に転送され，ビット線ＢＬ１０〜１３の電圧はキャパシタ内の電荷の有無に応じて微少電圧ΔＶだけ上昇又は下降する。
【００３３】
図４は，本実施の形態におけるセンスアンプ回路を示す図である。図４のセンスアンプユニット１０３はセンスアンプ回路４０１とプリチャージ回路４０２とコラムゲート回路４０３を有し，センスアンプユニット１０３を中心に一対のビット線ＢＬ，／ＢＬが反対方向に延びている。
【００３４】
センスアンプ回路４０１は，ラッチ回路を構成するＰ型トランジスタＴＲ４１，４２とＮ型トランジスタＴＲ４３，４４を有し，Ｐ型トランジスタＴＲ４１，４２はセンスアンプドライバ１０２よりオーバードライブ電圧ＶＯＤ又は高電位内部電圧ＶＢＬＨをセンスアンプ駆動信号ＰＳＡとして供給され，Ｎ型トランジスタＴＲ４３，４４は低電位内部電圧ＶＢＬＬをセンスアンプ駆動信号ＮＳＡとして供給される。サブワード線の立ち上がりに応じてビット線ＢＬ，／ＢＬに微少電圧差ΔＶが生じたときに，センスアンプ回路４０１は，センスアンプ駆動信号ＰＳＡにより、電位が高い側のビット線の電圧をオーバードライブ電圧ＶＯＤまたは高電位内部電圧ＶＢＬＨに駆動し，センスアンプ駆動信号ＮＳＡにより、低い側のビット線の電圧を低電位内部電圧ＶＢＬＬに駆動して，電圧差を増幅する。
【００３５】
プリチャージ回路４０２は，Ｎ型トランジスタＴＲ４５〜４７を有し，プリチャージ電圧生成回路よりプリチャージ電圧ＶＢＬＰを供給されている。また，Ｎ型トランジスタＴＲ４５〜４７の各ゲートにはイコライズ信号ＥＱＬが供給されており，プリチャージ回路４０２はＨレベルのイコライズ信号ＥＱＬに応答してビット線ＢＬ，／ＢＬを短絡すると共にプリチャージ電圧ＶＢＬＰに維持する。
【００３６】
コラムゲート回路４０３は，Ｎ型トランジスタで構成されるコラム選択ゲートＴＲ４８，４９を有し，それぞれのゲートにはコラム選択信号ＣＬが供給されている。また，コラムゲート回路４０３は，Ｈレベルのコラム選択信号ＣＬに応答してコラム選択ゲートＴＲ４８，４９をＯＮし，増幅されたビット線電圧をローカルデータバスＬＤＢ，／ＬＤＢ等を介してリードアンプ１３へ出力する。
【００３７】
図５は，本実施の形態におけるセンスアンプドライバ回路を示す図である。図５の（１）は，高電位内部電圧ＶＢＬＨと低電位内部電圧ＶＢＬＬとを用いた場合（以下通常動作モードとよぶ。）のセンスアンプドライバ１０２である。一方，図５の（２）はオーバードライブ方式を採用した場合（以下オーバードライブモードと呼ぶ。）のセンスアンプドライバ１０２である。
【００３８】
図５の（１）では，センスアンプドライバ１０２は，インバータ５０１とＰ型トランジスタＴＲ５１とＮ型トランジスタＴＲ５２とを有する。センスアンプイネーブル信号ＳＡＥＺのＨレベルに応答し，高電位内部電圧ＶＢＬＨでセンスアンプ駆動信号ＰＳＡをＨレベルに駆動し，低電位内部電圧ＶＢＬＬでセンスアンプ駆動信号ＮＳＡをＬレベルに駆動する。
【００３９】
図５の（２）では，センスアンプドライバ１０２は高電圧駆動回路５０２と低電圧駆動回路５０３を有する。高電圧駆動回路５０２は，Ｎ型トランジスタＴＲ５４，５５を有し，Ｎ型トランジスタＴＲ５４，５５はそれぞれゲートにセンスアンプイネーブル信号ＳＡＥＯＺ，ＳＡＥＡＺが供給されている。センスアンプイネーブル信号ＳＡＥＯＺのＨレベルに応答してＮ型トランジスタＴＲ５４をＯＮにしてオーバードライブ電圧ＶＯＤでセンスアンプ駆動信号ＰＳＡを駆動し，所定の時間を経過した後Ｎ型トランジスタＴＲ５４をＯＦＦにし，センスアンプイネーブル信号ＳＡＥＡＺのＨレベルに応答してＮ型トランジスタＴＲ５５をＯＮにして高電圧ＶＢＬＨでセンスアンプ駆動信号ＰＳＡを駆動する。一方，低電圧駆動回路５０３は，Ｎ型トランジスタＴＲ５６を有し，Ｎ型トランジスタＴＲ５６のゲートにはセンスアンプイネーブル信号ＳＡＥＺが供給されている。低電圧駆動回路５０３は，センスアンプイネーブル信号ＳＡＥＺのＨレベルに応答して，低電位内部電圧ＶＢＬＬでセンスアンプ駆動信号ＮＳＡを駆動する。尚、これは構成の一例であり、これに限定されるものではない。例えば、ＴＲ５４はＰ型トランジスタで構成し、ＳＡＥＯＺは逆相の信号としてもよい。
【００４０】
図６は，本実施の形態における通常モードでのビット線とワード線の電圧の波形を示す図である。図６の波形は，図１〜図５に示すメモリセルアレイからデータを読み出す場合における，ビット線とワード線の電圧の変化を示している。
【００４１】
図６に実線で表わしている波形ＢＬ１０−１，／ＢＬ１０−１は，図５（１）のセンスアンプドライバ１０２による高電位内部電圧ＶＢＬＨと低電位内部電圧ＶＢＬＬとを用いた通常動作モードの場合における一対のビット線ＢＬ１０−１，／ＢＬ１０−１の波形である。まず，非選択状態の電圧ＶＷＬＬのサブワード線ＳＷＬ１０がサブワードドライバ１０１によって駆動され，図３の（２）のメモリセルのＮ型セルトランジスタＴＲ２１がＯＮし，キャパシタ２０２に蓄積されていた電荷がビット線ＢＬ１０−１に分配される。その結果，時間Ｔ０ではともにプリチャージ電圧ＶＢＬＰであったビット線ＢＬ１０−１と／ＢＬ１０−１との間に，時間Ｔ１で電圧差ΔＶが生じる。また，この時間Ｔ１でセンスアンプイネーブル信号ＳＡＥＺの立ち上がりに応答して図５の（１）のセンスアンプドライバ１０２から高電位内部電圧ＶＢＬＨでＨレベルに駆動されたセンスアンプ駆動信号ＰＳＡｎと，低電位内部電圧ＶＢＬＬでＬレベルに駆動されたセンスアンプ駆動信号ＮＳＡとが，図４のセンスアンプ回路４０１に供給され，センスアンプ回路４０１が増幅動作を開始する。これによりビット線ＢＬ１０−１は高電位内部電圧ＶＢＬＨに駆動され，ビット線／ＢＬ１０−１は低電位内部電圧ＶＢＬＬに駆動される。そして，コラムゲート回路４０３が増幅されたビット線ＢＬと／ＢＬの電圧差をローカルデータバスＬＤＢ，／ＬＤＢ等を介してリードアンプ１３へ出力する。サブワード線ＳＷＬ１０が立ち下げられた後，時間Ｔ３でセンスアンプイネーブル信号ＳＡＥＺがＬレベルに立ち下がると，イコライズ信号ＥＱＬの立ち上がりに応答して，プリチャージ回路４０２により一対のビット線ＢＬ１０−１，／ＢＬ１０−１は短絡されると共にプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００４２】
図７は，本実施の形態におけるオーバードライブモードでのビット線とワード線の電圧の波形を示す図である。図７に実線で表わしている波形ＢＬ１０−２，／ＢＬ１０−２はオーバードライブモードの場合における一対のビット線ＢＬ１０−２，／ＢＬ１０−２の波形であり，破線で表わしている波形ＰＳＡｏは，オーバードライブモードの場合における図５（２）のＰＳＡに対応する波形である。通常動作モードとは異なり，この場合では，時間Ｔ１にセンスアンプイネーブル信号ＳＡＥＯＺ，ＳＡＥＺに応答してセンスアンプドライバ１０２からオーバードライブ電圧ＶＯＤでＨレベルに駆動されたセンスアンプ駆動信号ＰＳＡと，低電位内部電圧ＶＢＬＬでＬレベルに駆動されたセンスアンプ駆動信号ＮＳＡとがセンスアンプ回路４０１に供給され，センスアンプ回路４０１は微少電圧ΔＶの増幅を開始する。これにより，センスアンプ回路４０１は，通常動作モードよりも速くビット線ＢＬ１０−２をオーバードライブ電圧ＶＯＤに駆動すると共に，ビット線／ＢＬ１０−２を低電位内部電圧ＶＢＬＬに駆動する。時間Ｔ２にセンスアンプイネーブル信号ＳＡＥＯＺがＬレベルに立ち下がり，センスアンプイネーブル信号ＳＡＥＡＺがＨレベルに立ち上がると，センスアンプドライバ１０２によりセンスアンプ駆動信号ＰＳＡが高電位内部電圧ＶＢＬＨに駆動され，ビット線ＢＬ１０−２は高電位内部電圧ＶＢＬＨに駆動される。
【００４３】
このようにして，メモリセルアレイ１０の行方向に配置されたサブワード線の１本がサブワードドライバ１０１により駆動されると，そのサブワード線に交差するビット線に接続するセンスアンプ群１０４，すなわちサブワード線を挟む２つのセンスアンプ群１０４にてそれぞれ，通常動作モード又はオーバードライブモードにてビット線対の電圧の増幅動作が行われる。
【００４４】
しかし，この増幅動作では，電源ノイズによって，メモリ内の内部電源回路からセンスアンプ群１０４に供給される駆動電圧，すなわちＶＯＤ−ＶＢＬＰ若しくはＶＢＬＨ‐ＶＢＬＰとＶＢＬＰ‐ＶＢＬＬにアンバランスが生じる。上記のとおり，サブワードドライバ１０１によってサブワード線ＳＷＬ１０が選択され，ビット線ＢＬが／ＢＬよりも微少電圧ΔＶだけ昇圧すると，センスアンプ駆動信号ＰＳＡ，ＮＳＡを供給されたセンスアンプユニット１０３で増幅動作が行われる。具体的には，図４のセンスアンプ回路４０１のＰＭＯＳトランジスタＴＲ４２のゲート・ソース間電圧がＴＲ４１よりも上回るため，センスアンプドライバ１０２を介して，オーバードライブ電圧ＶＯＤ又は高電位内部電圧ＶＢＬＨの内部電源回路から駆動電流がビット線ＢＬに流入し，ビット線ＢＬの電圧が上昇する。また，Ｎ型トランジスタＴＲ４３のゲート・ソース間電圧がＴＲ４４よりも上回るため，センスアンプドライバ１０２を介して，低電位内部電圧ＶＢＬＬの内部電源回路へビット線／ＢＬから駆動電流が流出し，ビット線／ＢＬの電圧が降下する。このとき，各内部電源回路とセンスアンプドライバ１０２との距離が長くなるに従い，各内部電源回路とセンスアンプドライバ１０２を接続する内部電源配線の抵抗が大きくなる。そのため，センスアンプ回路４０１に供給されるオーバードライブ電圧ＶＯＤ又は高電位内部電圧ＶＢＬＨの電圧が一時的に低下する内部電源ノイズが大きくなり，また，低電位内部電圧ＶＢＬＬの電圧が一時的に上昇する内部電源ノイズが大きくなる。その一例として，図８を説明する。
【００４５】
図８は，本実施の形態におけるオープンビット線方式のメモリセルアレイと内部電源回路を示す図である。図８のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に低電位内部電圧ＶＢＬＬ，高電位内部電圧ＶＢＬＨを生成する内部電源回路７０１，７０３を配置し，内部電源配線７０２，７０４を介してそれぞれ低電位内部電圧ＶＢＬＬ，高電位内部電圧ＶＢＬＨを各センスアンプドライバ１０２に供給している。
【００４６】
メモリセルアレイ１０の列方向の左端のセンスアンプ群１０４は内部電源回路７０３から最も離れており，内部電源配線７０４が長いため抵抗が大きい。その結果，増幅動作時には，左端のセンスアンプ群１０４に内部電源配線７０４を経由して供給される高電位内部電圧ＶＢＬＨが一時的に大きく低下する。一方，内部電源回路７０１に対しては，左端のセンスアンプ群１０４がもっとも近接しており，内部電源配線７０２は短く抵抗は小さいため，その内部電源配線７０２を経由して供給される低電位内部電圧ＶＢＬＬのノイズは小さい。そのため左端のセンスアンプ群１０４では，プリチャージ電圧ＶＢＬＰに対する昇圧レベル（ＶＢＬＨ）は，プリチャージ電圧ＶＢＬＰに対する降圧レベル（ＶＢＬＬ）より小さくなり，この駆動電圧のアンバランスに起因して，センスアンプ回路４０１が逆論理に誤動作する可能性が高くなる。
【００４７】
同様にして，メモリセルアレイ１０の列方向の右端のセンスアンプ群１０４は，高電位内部電圧ＶＢＬＨの電源ノイズは小さいが，低電位内部電圧ＶＢＬＬの電源ノイズは大きく，同様に駆動電圧のアンバランスが生じ，誤作動を招くことがある。
【００４８】
このように，電源ノイズによって駆動電圧のアンバランスが生じたことでセンスアンプの動作マージンが小さくなる。そして，増幅動作時に仮にビット線ＢＬ又は／ＢＬがメモリセルアレイ１０の行方向に隣接するビット線のカップリングノイズの影響をさらに受けると，ビット線ＢＬと／ＢＬの電圧レベルが逆転しＤＲＡＭの誤動作が引き起こされやすくなる。
【００４９】
そこで以下の実施の形態では，上記を鑑み，電源ノイズを軽減した半導体記憶装置について説明する。
【００５０】
［第１の実施の形態］
図９は，第１の実施の形態におけるメモリセルアレイを示す図である。図９のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に低電位内部電圧ＶＢＬＬ，高電位内部電圧ＶＢＬＨを生成する内部電源回路８０１，８０３を配置し，内部電源配線８０２，８０４を介してそれぞれ低電位内部電圧ＶＢＬＬ，高電位内部電圧ＶＢＬＨを各センスアンプドライバ１０２に供給している。そして，左端の未使用ビット線ＤＢＬ１は右端の内部電源回路８０３の内部電源配線８０４に接続し，右端の未使用ビット線ＤＢＬ２は左端の内部電源回路８０１の内部電源配線８０２に接続している。この構成により内部電源回路８０３，８０１から内部電源配線８０４，８０２を介して，内部電源回路８０３，８０１の反対の端にある未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量はそれぞれ高電位内部電圧ＶＢＬＨ，低電位内部電圧ＶＢＬＬに充電され，各内部電圧ＶＢＬＨ，ＶＢＬＬの電源キャパシタとして動作し，各内部電圧ＶＢＬＨ，ＶＢＬＬの両端位置での電源ノイズを吸収する。
【００５１】
図９に示したメモリセルアレイの動作の例として，通常動作モードにおける動作について説明する。図１０は，第１の実施の形態におけるビット線とワード線の電圧の波形を示す図である。
【００５２】
図１０では，通常動作モードにおいて，図９の列方向（水平方向）の左端のメモリセルアレイ内のサブワード線ＳＷＬ１０が選択されたときの左端のセンスアンプ群１０４に接続する一対のビット線ＢＬ１０−３，／ＢＬ１０−３と，未使用ビット線ＤＢＬ１とセンスアンプ群１０４に供給される高電位内部電圧ＶＨとの電圧の変化を示している。実線がビット線ＢＬ１０−３，／ＢＬ１０−３の波形，太線が未使用ビット線ＤＢＬ１の波形，破線がセンスアンプ群１０４に供給される高電位内部電圧ＶＨの波形である。
【００５３】
サブワード線ＳＷＬ１０が，時間Ｔ１０でサブワードドライバ１０１によって駆動され，非選択電圧ＶＷＬＬから昇圧電圧ＶＷＬＨに立ち上がると，図３の（２）のメモリセルのＮ型セルトランジスタＴＲ２１がＯＮし，キャパシタ２０２に蓄積された電荷がビット線ＢＬ１０−３に分配される。その結果，ともにプリチャージ電圧ＶＢＬＰであったビット線ＢＬ１０−３と／ＢＬ１０−３との間に，時間Ｔ１１で電圧差ΔＶが生じる。また，サブワード線ＳＷＬ１０が駆動されたことで，未使用ビット線ＤＢＬ１とサブワード線ＳＷＬ１０の交差位置に配置された未使用セルのＮ型セルトランジスタＴＲ２１がＯＮするため，内部電源回路８０３から内部電源配線８０４と未使用ビット線ＤＢＬ１を介して未使用セルのキャパシタ２０２に電荷が流入する。この影響を受けて，未使用ビット線ＤＢＬ１とそれに接続される内部電源配線８０４の電圧は，サブワード線ＳＷＤ１０の立ち上がり時に高電位内部電圧ＶＢＬＨからわずかに下がるが，内部電源回路８０３から電荷を供給されるため，再び高電位内部電圧ＶＢＬＨとなる。
【００５４】
そして時間Ｔ１１に，センスアンプイネーブル信号ＳＡＥＺの立ち上がりに応答して図５の（１）のセンスアンプドライバ１０２によりセンスアンプ駆動信号ＰＳＡが高電位内部電圧ＶＢＬＨに立ち上がり，センスアンプ駆動信号ＮＳＡが低電位内部電圧ＶＢＬＬに立ち下がり，図４のセンスアンプ回路４０１の増幅動作が開始する。このとき，センスアンプ回路４０１の駆動動作による電流により，内部電源配線８０４から図９中の左端のセンスアンプ群１０４に供給される電圧が波形Ｎ（鎖線）のように低下することでセンスアンプ回路４０１の駆動電圧ＶＢＬＨ‐ＶＢＬＰ，ＶＢＬＰ‐ＶＢＬＬにアンバランスが生じ，動作が反転する可能性があった。しかし，本実施の形態による例では，時間ΔＴで左端のセンスアンプ群１０４に近接する未使用ビット線ＤＢＬ１とその未使用セルのキャパシタ２０２とに蓄積された電荷により内部電源配線８０４からセンスアンプ群１０４に供給される内部電圧の低下が軽減され，センスアンプの誤動作が抑制される。未使用ビット線ＤＢＬ１は，時間ΔＴの間に電圧が高電位内部電圧ＶＢＬＨより若干下がるが，内部電源８０３から電荷を供給されるため再び高電位内部電圧ＶＢＬＨとなる。
【００５５】
時間Ｔ１２にサブワード線ＳＷＬ１０が非選択状態となり，時間Ｔ１３に未使用セルのＮ型セルトランジスタＴＲ２１がＯＦＦされる。サブワード線ＳＷＬ１０が非選択状態となった後でも，未使用ビット線ＤＢＬ１は，内部電源配線８０４を介して内部電源回路８０３に接続しているため，高電位内部電圧ＶＢＬＨに駆動されたままである。
【００５６】
時間Ｔ１４でセンスアンプイネーブル信号ＳＡＥＺがＬレベルに立ち下がると，センスアンプ回路４０１の動作は停止し，イコライズ信号ＥＱＬの立ち上がりに応答して，プリチャージ回路４０２により一対のビット線ＢＬ１０−３，／ＢＬ１０−３はプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００５７】
このように図９のメモリセルアレイ１０では，時間Ｔ１０以前と時間Ｔ１３以降は，未使用ビット線ＤＢＬ１が，時間Ｔ１０からＴ１３までの間は未使用ビット線ＤＢＬ１と未使用セルのキャパシタ２０２とが電源安定化容量として作用する。
【００５８】
したがって，センスアンプイネーブル信号ＳＡＥＺの立ち上がりによりセンスアンプユニット１０３がビット線対を駆動する時の駆動電流で内部電源配線８０４が供給する電圧が低下する時に，未使用ビット線ＤＢＬ１と未使用セルのキャパシタ２０２とが電源安定化容量として作用し，その電圧低下を抑制することができる。
【００５９】
低電位内部電圧ＶＢＬＬの内部電源回路８０１に接続している，メモリセルアレイ１０の右端にある未使用ビット線ＤＢＬ２と未使用セルのキャパシタ２０２についても，上記と同様な原理で電源安定化容量として作用し，ビット線／ＢＬ１０−３を低電位内部電圧ＶＢＬＬに降圧するときに発生する電源ノイズ（低電位内部電圧ＶＢＬＬの上昇）を軽減することができる。
【００６０】
以上より，未使用ビット線や未使用セルのキャパシタ２０２を電源安定化容量として使用することにより，電源ノイズを軽減して，センスアンプユニット１０３の駆動電圧のアンバランスを防ぐことができる。
【００６１】
［第２の実施の形態］
低電位内部電圧ＶＢＬＬがグランド電源である場合，通常，低電位内部電圧ＶＢＬＬはセンスアンプドライバ１０２だけでなく，ロウアドレスコントローラ１１等他の機能回路にも使用されることが多いため，低電位内部電圧ＶＢＬＬを生成する内部電源回路の内部電源配線がチップ１上に張り巡らされている。そのため低電位内部電圧ＶＢＬＬを生成する内部電源回路の内部電源配線の抵抗が低く，図４のセンスアンプ回路４０１がビット線／ＢＬを低電位内部電圧ＶＢＬＬへ増幅するときの電源ノイズが小さい。
【００６２】
一方，高電位内部電圧ＶＢＬＨやオーバードライブ電圧ＶＯＤは用途が限定されており，それぞれの内部電源回路の内部電源配線は限られたエリアに配置されている。そのため，低電位内部電圧ＶＢＬＬと比較すると，高電位内部電圧ＶＢＬＨやオーバードライブ電圧ＶＯＤを生成する内部電源回路の内部電源配線の抵抗は大きく，図４のセンスアンプ回路４０１がビット線ＢＬを高電位内部電圧ＶＢＬＨ又はオーバードライブ電圧ＶＯＤに増幅するときの電源ノイズも大きい。そこで，第２の実施の形態では，高電位内部電圧ＶＢＬＨやオーバードライブ電圧ＶＯＤの内部電源回路を使用する。
【００６３】
図１１は，第２の実施の形態におけるメモリセルアレイを示す図である。図１１のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に高電位内部電圧ＶＢＬＨ，オーバードライブ電圧ＶＯＤを生成する内部電源回路１００１，１００３を配置し，内部電源配線１００２，１００４を介してそれぞれ高電位内部電圧ＶＢＬＨ，オーバードライブ電圧ＶＯＤを各センスアンプドライバ１０２に供給している。そして，左端の未使用ビット線ＤＢＬ１は内部電源配線１００４に接続し，右端の未使用ビット線ＤＢＬ２は内部電源配線１００２に接続している。この構成により内部電源回路１００３，１００１から内部電源配線１００４，１００２を介して，内部電源回路１００３，１００１の反対の端にある未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量はそれぞれオーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨに充電され，各内部電圧ＶＯＤ，ＶＢＬＨの電源キャパシタとして動作し，各内部電圧ＶＯＤ，ＶＢＬＨの電源ノイズを吸収する。なお，図１１では，低電位内部電圧ＶＢＬＬの内部電源配線は省略されている。
【００６４】
このように，第２の実施の形態では，高電位内部電圧ＶＢＬＨとオーバードライブ電圧ＶＯＤの電源ノイズを軽減して，駆動電圧のアンバランスを防ぐことができる。
【００６５】
［第３の実施の形態］
図１２は，第３の実施の形態におけるメモリセルアレイを示す図である。図１２のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に低電位内部電圧ＶＢＬＬ，オーバードライブ電圧ＶＯＤを生成する内部電源回路１１０１，１１０３を配置し，内部電源配線１１０２，１１０４を介してそれぞれ低電位内部電圧ＶＢＬＬ，オーバードライブ電圧ＶＯＤを各センスアンプドライバ１０２に供給している。そして，左端の未使用ビット線ＤＢＬ１は右端の内部電源回路１１０３の内部電源配線１１０４に接続し，右端の未使用ビット線ＤＢＬ２は左端の内部電源回路１１０１の内部電源配線１１０２に接続している。この構成により内部電源回路１１０３，１１０１から内部電源配線１１０４，１１０２を介して，内部電源回路１１０３，１１０１の反対の端にある未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量はそれぞれオーバードライブ電圧ＶＯＤ，低電位内部電圧ＶＢＬＬに充電され，各内部電圧ＶＯＤ，ＶＢＬＬの電源キャパシタとして動作し，各内部電圧ＶＯＤ，ＶＢＬＬの両端位置での電源ノイズを吸収する。
【００６６】
このように，第３の実施の形態では，低電位内部電圧ＶＢＬＬとオーバードライブ電圧ＶＯＤの電源ノイズを軽減して，駆動電圧のアンバランスを防ぐことができる。したがって，第２の実施の形態とは異なり，低電位内部電圧ＶＢＬＬの電源ノイズが大きく，また，図４のセンスアンプ回路４０１が，オーバードライブモードでビット線ＢＬ，／ＢＬの電圧レベルを早く増幅することを優先するような場合には，第３の実施の形態が適している。
【００６７】
［第４の実施の形態］
図１３は，第４の実施の形態におけるメモリセルアレイを示す図である。図１３のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の左端にオーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨを生成する内部電源回路１２０１と１２０２を配置し，右端に低電位内部電圧ＶＢＬＬを生成する内部電源回路１２０４を配置し，それぞれ内部電源配線１２０５，１２０３，１２０６を介してオーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨ，低電位内部電圧ＶＢＬＬを各センスアンプドライバ１０２に供給している。そして，左端の未使用ビット線ＤＢＬ１は右端の内部電源回路１２０４の内部電源配線１２０６に接続し，右端の未使用ビット線ＤＢＬ２は左端の内部電源回路１２０１の内部電源配線１２０５に接続し，右端の未使用ビット線ＤＢＬ３は左端の内部電源回路１２０２の内部電源配線１２０３に接続している。つまり，左端に内部電源回路１２０１，１２０２を配置しているため，右端の未使用ビット線をＤＢＬ２，ＤＢＬ３の２組に分けて，それぞれを内部電源回路１２０１，１２０２に接続している。
【００６８】
この構成により内部電源回路１２０４，１２０１，１２０２から内部電源配線１２０６，１２０５，１２０３を介して，内部電源回路１２０４，１２０１，１２０２の反対の端にある未使用ビット線ＤＢＬ１，ＤＢＬ２，ＤＢＬ３の配線容量はそれぞれ低電位内部電圧ＶＢＬＬ，オーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨに充電され，各内部電圧ＶＢＬＬ，ＶＯＤ，ＶＢＬＨの電源キャパシタとして動作し，各内部電圧ＶＢＬＬ，ＶＯＤ，ＶＢＬＨの両端位置での電源ノイズを吸収する。
【００６９】
このように，第４の実施の形態では，高電位内部電圧ＶＢＬＨ，オーバードライブ電圧ＶＯＤ，低電位内部電圧ＶＢＬＬの全ての電源ノイズを軽減して，駆動電圧のアンバランスを防ぐことができる。
【００７０】
また，オーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨ，低電位内部電圧ＶＢＬＬの内部電源回路の配置について，図１３に限定せずに，各内部電圧の電源ノイズの大きさに応じて内部電源回路を配置することもできる。例えば，オーバードライブ電圧ＶＯＤの電源ノイズが高電位内部電圧ＶＢＬＨ，低電位内部電圧ＶＢＬＬの電源ノイズよりも大きい場合には，オーバードライブ電圧ＶＯＤの内部電源回路が，未使用ビット線の電源安定化容量としての作用効果を最も得られることが望ましい。そこで，このような場合には左端に高電位内部電圧ＶＢＬＨと低電位内部電圧ＶＢＬＬの内部電源回路，右端にオーバードライブ電圧ＶＯＤの内部電源回路を配置する。そして，高電位内部電圧ＶＢＬＨと低電位内部電圧ＶＢＬＬの内部電源回路は，右端の未使用ビット線に接続し，オーバードライブ電圧ＶＯＤの内部電源回路は左端の全ての未使用ビット線と接続する。
【００７１】
なお，図１３では，メモリセルアレイ１０の右端にある未使用ビット線ＤＢＬ２とＤＢＬ３はビット線／ＢＬを挟んで，ＤＢＬ３，／ＢＬ，ＤＢＬ２，／ＢＬ，ＤＢＬ３，／ＢＬ，ＤＢＬ２・・・と，交互にサブワード線ＳＷＬと交差しているが，これに限定されない。例えば，ＤＢＬ２，／ＢＬ，ＤＢＬ２，／ＢＬ，ＤＢＬ２，／ＢＬ，ＤＢＬ３，／ＢＬ，ＤＢＬ３，／ＢＬ，ＤＢＬ３・・・等何本かおきに未使用ビット線ＤＢＬ２とＤＢＬ３が入れ換わるように配置し，又は，メモリセルアレイ１０の行方向（垂直方向）に上半分には未使用ビット線ＤＢＬ２を配置し，下半分には未使用ビット線ＤＢＬ３を配置する等のようにすることも可能である。
【００７２】
［第５の実施の形態］
図１４は，第５の実施の形態におけるメモリセルアレイを示す図である。図１４のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に高電位内部電圧ＶＢＬＨ，オーバードライブ電圧ＶＯＤを生成する内部電源回路１３０１，１３０３を配置し，内部電源配線１３０２，１３０４を介してそれぞれ高電位内部電圧ＶＢＬＨ，オーバードライブ電圧ＶＯＤを各センスアンプドライバ１０２に供給している。そして，左端の未使用ビット線ＤＢＬ１と右端の未使用ビット線ＤＢＬ２は左端の内部電源回路１３０１の内部電源配線１３０２に接続し，左端の未使用ビット線ＤＢＬ３と右端の未使用ビット線ＤＢＬ４は右端の内部電源回路１３０３の内部電源配線１３０４に接続している。この構成により内部電源回路１３０１から内部電源配線１３０２を介して，未使用ビット線ＤＢＬ１とＤＢＬ２の配線容量は高電位内部電圧ＶＢＬＨに充電され，高電位内部電圧ＶＢＬＨの電源キャパシタとして動作し，高電位内部電圧ＶＢＬＨの電源ノイズを吸収する。また，内部電源回路１３０３から内部電源配線１３０４を介して，未使用ビット線ＤＢＬ３とＤＢＬ４の配線容量はオーバードライブ電圧ＶＯＤに充電され，オーバードライブ電圧ＶＯＤの電源キャパシタとして動作し，オーバードライブ電圧ＶＯＤの電源ノイズを吸収する。
【００７３】
このように，内部電源回路と両端にある未使用ビット線とを接続することにより，内部電源回路の近くにあるセンスアンプ群に対しても，未使用ビット線や未使用セルの電源安定化容量の効果があり，内部電圧ＶＢＬＨ，ＶＯＤの電圧降下を防ぐことができる。
【００７４】
なお，未使用ビット線ＤＢＬ１〜ＤＢＬ４の配置については図１４に限定されない。図１４では，メモリセルアレイ１０の左端にある未使用ビット線ＤＢＬ１とＤＢＬ３はそれぞれビット線ＢＬを挟んで，ＤＢＬ３，ＢＬ，ＤＢＬ１，ＢＬ，ＤＢＬ３，ＢＬ，ＤＢＬ１・・・・交互にサブワード線ＳＷＬと交差しているが，これに限定されない。例えば，ＤＢＬ１，ＢＬ，ＤＢＬ１，ＢＬ，ＤＢＬ３，ＢＬ，ＤＢＬ３・・・等何本かおきに未使用ビット線ＤＢＬ２とＤＢＬ３が入れ換わるように配置し，又は，メモリセルアレイ１０の行方向（垂直方向）に上半分には未使用ビット線ＤＢＬ３を配置し下半分には未使用ビット線ＤＢＬ１を配置する等のようにすることも可能である。右端の未使用ビット線ＤＢＬ２とＤＢＬ４についても同様のことが言える。
【００７５】
さらに，内部電源回路と未使用ビット線との接続の組合せについても，図１４の配置に限定されない。例えば，左端の内部電源回路１３０１と右端の未使用ビット線ＤＢＬ２を接続し，右端の内部電源回路１３０３と左端の未使用ビット線ＤＢＬ１，ＤＢＬ３および右端の未使用ビット線ＤＢＬ４とを接続して，内部電源回路１３０３のオーバードライブ電圧ＶＯＤ側の電源安定化容量を増やし電源ノイズをより小さくすることができる。
【００７６】
［第６の実施の形態］
図１５は，第６の実施の形態におけるメモリセルアレイを示す図である。図１５は，図１４のオーバードライブ電源ＶＯＤを生成する内部電源回路１３０３を，低電位内部電圧ＶＢＬＬを生成する内部電源回路１４０３に置き換えたものである。
【００７７】
この構成により高電位内部電圧ＶＢＬＨを生成する内部電源回路１４０１から内部電源配線１４０２を介して，未使用ビット線ＤＢＬ１とＤＢＬ２の配線容量は高電位内部電圧ＶＢＬＨに充電され，高電位内部電圧ＶＢＬＨの電源キャパシタとして動作し，高電位内部電圧ＶＢＬＨの電源ノイズを吸収する。また，低電位内部電圧ＶＢＬＬを生成する内部電源回路１４０３から内部電源配線１４０４を介して，未使用ビット線ＤＢＬ３とＤＢＬ４の配線容量は低電位内部電圧ＶＢＬＬに充電され，低電位内部電圧ＶＢＬＬの電源キャパシタとして動作し，低電位内部電圧ＶＢＬＬの電源ノイズを吸収する。
【００７８】
したがって，第５の実施の形態と同様に，内部電源回路と両端にある未使用ビット線とを接続することにより，内部電源回路の近くにあるセンスアンプ群に対しても，未使用ビット線や未使用セルの電源安定化容量の効果があり，内部電圧ＶＢＬＨ，ＶＢＬＬの電源ノイズを防ぐことができる。
【００７９】
なお，未使用ビット線ＤＢＬ１〜ＤＢＬ４の配置，内部電源回路と未使用ビット線との接続の組合せについては，第５の実施の形態と同様，図１５に限定されない。
【００８０】
［第７の実施の形態］
図１６は，第７の実施の形態におけるメモリセルアレイを示す図である。図１６のメモリセルアレイ１０は，図２に示したメモリセルアレイ１０の列方向（水平方向）の両端に高電位内部電圧ＶＢＬＨを生成する内部電源回路１５０１，１５０３を配置し，内部電源配線１５０２，１５０４を介してそれぞれ高電位内部電圧ＶＢＬＨを各センスアンプドライバ１０２に供給している。左端の未使用ビット線ＤＢＬ１と右端の未使用ビット線ＤＢＬ２は，共に内部電源配線１５０２と１５０４に接続している。この構成により内部電源回路１５０１，１５０３から内部電源配線１５０２，１５０４を介して，未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量は高電位内部電圧ＶＢＬＨに充電され，高電位内部電圧ＶＢＬＨの電源キャパシタとして動作し，高電位内部電圧ＶＢＬＨの電源ノイズを吸収する。
【００８１】
したがって，第７の実施の形態は，例えば，高電位内部電圧ＶＢＬＨの電源ノイズが他の内部電源ＶＯＤ，ＶＢＬＬと比べて大きく，図９のように内部電源回路と内部電源回路の反対側の端の未使用ビット線とを接続しただけでは電源ノイズを小さくすることができず，高電位内部電圧ＶＢＬＨについて多くの電源安定化容量が必要な場合に適している。
【００８２】
［第８の実施の形態］
図１７は，第８の実施の形態におけるメモリセルアレイを示す図である。図１７は，図１６の内部電源回路１５０１，１５０３を低電位内部電圧ＶＢＬＬを生成する内部電源回路１６０１,１６０３に置き換えたものである。この構成により内部電源回路１６０１，１６０３から内部電源配線１６０２，１６０４を介して，未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量は低電位内部電圧ＶＢＬＬに充電され，低電位内部電圧ＶＢＬＬの電源キャパシタとして動作し，低電位内部電圧ＶＢＬＬの電源ノイズを吸収する。
【００８３】
したがって，第８の実施の形態は，例えば，低電位内部電圧ＶＢＬＬの電源ノイズが他の内部電源ＶＢＬＨ，ＶＯＤと比べて大きく，図９のように内部電源回路と内部電源回路の反対側の端の未使用ビット線とを接続しただけでは電源ノイズを小さくすることができず，低電位内部電圧ＶＢＬＬについて多くの電源安定化容量が必要な場合に適している。
【００８４】
［第９の実施の形態］
図１８は，第９の実施の形態におけるメモリセルアレイを示す図である。図１８は，図１６の内部電源回路１５０１，１５０３をオーバードライブ電圧ＶＯＤを生成する内部電源回路１７０１，１７０３に置き換えたものである。この構成により内部電源回路１７０１，１７０３から内部電源配線１７０２，１７０４を介して，未使用ビット線ＤＢＬ１，ＤＢＬ２の配線容量はオーバードライブ電圧ＶＯＤに充電され，オーバードライブ電圧ＶＯＤの電源キャパシタとして動作し，オーバードライブ電圧ＶＯＤの電源ノイズを吸収する。
【００８５】
したがって，第９の実施の形態は，例えば，オーバードライブ電圧ＶＯＤの電源ノイズが他の内部電源ＶＢＬＨ，ＶＢＬＬと比べて大きく，図１１のように内部電源回路と内部電源回路の反対側の端の未使用ビット線とを接続しただけでは電源ノイズを小さくすることができず，オーバードライブ電圧ＶＯＤについて多くの電源安定化容量が必要な場合に適している。
【００８６】
［第１０の実施の形態］
上記の第１〜第９の実施の形態では，未使用ビット線と内部電源配線とを接続し，未使用ビット線を電源安定化容量として使用している。しかし，ＤＲＡＭの出荷前に行われるストレス試験では，各ビット線間の短絡箇所を検出するために，メモリセルアレイ１０の列方向（水平方向）の両端の未使用ビット線を，テストケースに応じた電圧で駆動できるようにすることも要求される。そこで，第１０の実施の形態では未使用ビット線と内部電源配線との間にスイッチ回路を配置し，ストレス試験の時に未使用ビット線と内部電源配線との接続を解除して任意の電圧で駆動できるようにする。
【００８７】
図１９は，第１０の実施の形態におけるメモリセルアレイを示す図である。図１９のメモリセルアレイ１０は，図１１に示したメモリセルアレイの列方向（水平方向）の両端にスイッチ回路ＳＷ１，ＳＷ２を配置したものである。スイッチ回路ＳＷ１，ＳＷ２は内部電源配線１８０４，１８０２と未使用ビット線ＤＢＬ１，ＤＢＬ２とを接続する。したがって，スイッチ回路ＳＷ１，ＳＷ２のスイッチがＯＮのときは，未使用ビット線ＤＢＬ１とＤＢＬ２は，各内部電圧ＶＯＤ，ＶＢＬＨの電源キャパシタとして動作し，各内部電圧ＶＯＤ，ＶＢＬＨの電源ノイズを吸収する。一方，ストレステスト等の試験を行うときは，スイッチ回路ＳＷ１，ＳＷ２は，内部電源配線１８０４，１８０２と未使用ビット線ＤＢＬ１，ＤＢＬ２との接続を解除して，未使用ビット線ＤＢＬ１とＤＢＬ２をテストケースに応じた電圧で駆動する。
【００８８】
図２０は，第１０の実施の形態におけるスイッチ回路を示す図である。図２０のスイッチ回路は，ＮＯＲゲート１９０１と，ＮＡＮＤゲート１９０２〜１９０４，インバータ１９０５，１９０６と，Ｐ型トランジスタＴＲ１９１，ＴＲ１９２と，Ｎ型トランジスタＴＲ１９３，ＴＲ１９４とを有し，図１９のスイッチ回路ＳＷ１をあらわしている。Ｐ型トランジスタＴＲ１９１，ＴＲ１９２のソースは，オーバードライブ電圧ＶＯＤ，高電位内部電圧ＶＢＬＨを生成する内部電源回路に接続されており，Ｎ型トランジスタＴＲ１９３，ＴＲ１９４のソースは，プリチャージ電圧生成回路，低電位内部電圧ＶＢＬＬを生成するの内部電源回路に接続している。試験信号ＴＥＳＴは，未使用ビット線ＤＢＬ１と内部電源配線１８０４との接続を制御し，試験電圧選択信号ＴＳ１，ＴＳ２は，未使用ビット線ＤＢＬ１と内部電源配線１８０４との接続を解除したときにおける未使用ビット線ＤＢＬ１の駆動電圧を，高電位内部電圧ＶＢＬＨ，プリチャージ電圧ＶＢＬＰ，低電位内部電圧ＶＢＬＬのいずれかに制御する。
【００８９】
例えば，未使用ビット線ＤＢＬ１を電源安定化容量として使用するときは，試験信号ＴＥＳＴをＬレベルにしてＰ型トランジスタＴＲ１９１をＯＮにして，未使用ビット線ＤＢＬ１をオーバードライブ電圧ＶＯＤに接続する。ストレス試験の時は，未使用ビット線ＤＢＬ１と内部電源配線１８０４との接続を解除するため，試験信号ＴＥＳＴをＨレベルにしてＰ型トランジスタＴＲ１９１をＯＦＦにする。そして，試験電圧信号ＴＳ１，ＴＳ２をそれぞれＨレベル，Ｌレベルにすると，未使用ビット線ＤＢＬ１は高電位内部電圧ＶＢＬＨで駆動される。また，試験電圧信号ＴＳ１，ＴＳ２がともにＬレベルであれば，未使用ビット線ＤＢＬ１はプリチャージ電圧ＶＢＬＰで駆動し，試験電圧信号ＴＳ１，ＴＳ２がＬレベル，Ｈレベルであれば，低電位内部電圧ＶＢＬＬで駆動する。
【００９０】
以上のとおり，スイッチ回路ＳＷ１は，未使用ビット線をオーバードライブ電圧ＶＯＤを生成する内部電源回路の内部電源配線と接続し，ストレステストの時には，未使用ビット線を内部電圧ＶＢＬＨ，ＶＢＬＰ，ＶＢＬＬのいずれかに駆動することができる。
【００９１】
スイッチ回路ＳＷ２についても，図１９と同様なスイッチ回路を使用することで，未使用ビット線ＤＢＬ２を電源安定化容量として使用するだけでなく，ストレス試験時に未使用ビット線ＤＢＬ２をテストケースに応じた電圧で駆動することができる。
【００９２】
以上の実施の形態をまとめると，次の付記のとおりである。
【００９３】
（付記１）
列方向に両側に延びる一対のビット線に接続するセンスアンプを複数，前記列方向に直交する行方向に配置したセンスアンプ群と，
複数の前記センスアンプ群が列方向に配置され，前記列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，前記列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち前記列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，前記複数のビット線及び前記複数の未使用ビット線と前記複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，
前記メモリセルアレイの前記列方向の一端に配置され，前記複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，
前記メモリセルアレイの前記列方向の他端に配置された複数の未使用ビット線が前記内部電源配線に接続されている半導体記憶装置。
【００９４】
（付記２）
付記１において，
前記ワード線は，該ワード線を挟む隣接する２つのセンスアンプ群にそれぞれ接続する前記ビット線に交互に交差し，前記メモリセルアレイの前記列方向の両端では前記ビット線及び未使用ビット線とに交互に交差する半導体記憶装置。
【００９５】
（付記３）
付記１又は２において，
前記メモリセルアレイの前記列方向の両端の第１端及び第２端に第１及び第２の内部電源を生成する第１及び第２の内部電源回路をそれぞれ配置し，前記第１端の前記複数の未使用ビット線は，前記第２の内部電源回路の第２の内部電源配線に接続し，前記第２端の前記複数の未使用ビット線は，前記第１の内部電源回路の第１の内部電源配線に接続する半導体記憶装置。
【００９６】
（付記４）
付記３において，
前記第１の内部電源はビット線のプリチャージ電圧より高く，前記第２の内部電源は前記プリチャージ電圧より低く，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第２の内部電源に駆動される半導体記憶装置。
【００９７】
（付記５）
付記３において，
前記第１及び第２の内部電源はビット線のプリチャージ電圧より高く，前記第１の内部電源は前記第２の内部電源より高く，
さらに，前記プリチャージ電圧より低い第３の内部電源を生成する第３の内部電源回路を有し，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第３の内部電源に駆動され，その後，第１の内部電源に駆動された方のビット線は，第２の内部電源に駆動される半導体記憶装置。
【００９８】
（付記６）
付記１又は２において，
前記メモリセルアレイの前記列方向の両端の第１端に第１の内部電源を生成する第１の内部電源回路を，第２端に第２及び第３の内部電源を生成する第２及び第３の内部電源回路を配置し，前記第１端の前記複数の未使用ビット線のうち，一部は前記第２の内部電源回路の第２の内部電源配線に接続し，残りは前記第３の内部電源回路の第３の内部電源配線に接続し，前記第２端の前記複数の未使用ビット線は，前記第１の内部電源回路の第１の内部電源配線に接続する半導体記憶装置。
【００９９】
（付記７）
付記６において，
前記第１の内部電源は前記プリチャージ電圧より低く，前記第２及び第３の内部電源はビット線のプリチャージ電圧より高く，前記第２の内部電源は前記第３の内部電源より高く，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第２の内部電源に駆動され，その後，第２の内部電源に駆動された方のビット線は，第３の内部電源に駆動される半導体記憶装置。
【０１００】
（付記８）
付記１又は２において，
さらに前記メモリアレイの前記列方向の前記他方に配置された複数の未使用ビット線に加えて，一端に配置された複数の未使用ビット線が，前記内部電源配線に接続されている半導体記憶装置。
【０１０１】
（付記９）
付記８において，
前記メモリセルアレイの前記列方向の両端の第１端に第１の内部電源回路を，第２端に第２の内部電源回路を配置し，前記第１端には複数の第１及び第２の未使用ビット線を配置し，前記第２端には複数の第３及び第４の未使用ビット線を配置し，前記第１及び第３の未使用ビット線は前記第２の内部電源回路の第２の内部電源配線に接続し，前記第２及び第４の未使用ビット線は，前記第１の内部電源回路の第１の内部電源配線に接続する半導体記憶装置。
【０１０２】
（付記１０）
付記９において，
付記４と同じ。
【０１０３】
（付記１１）
付記９において，
付記５と同じ。
【０１０４】
（付記１２）
付記１又は２において，
前記メモリセルアレイの前記列方向の両端の第１端及び第２端に前記内部電源回路を配置し，前記第１端及び第２端の前記複数の未使用ビット線は共に，前記第１端及び第２端の前記内部電源回路の内部電源配線にそれぞれ接続する半導体記憶装置。
【０１０５】
（付記１３）
付記１２において，
前記一対のビット線は，プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに，前記プリチャージ電圧より高い第１の内部電源又は前記プリチャージ電圧より低い第３の内部電源に駆動され，その後，前記第１の内部電源に駆動された方のビット線は，前記プリチャージ電圧より高く前記第１の内部電源より低い第２の内部電源に駆動され，
前記第１，第２又は第３の内部電源は，前記内部電源回路で生成される半導体記憶装置。
【０１０６】
（付記１４）
付記１又は２において，
通常動作時は，前記未使用ビット線と前記内部電源配線とを接続し，テスト時は前記未使用ビット線をテスト用電圧に接続するスイッチ回路を有する半導体記憶装置。
【０１０７】
（付記１５）
付記１４において，
プリチャージ電圧を生成するプリチャージ電圧生成回路と，ビット線の前記プリチャージ電圧より高い第１の内部電源を生成する第１の内部電源回路と，前記プリチャージ電圧より高く前記第１の内部電源より低い第２の内部電源を生成する第２の内部電源回路と，前記プリチャージ電圧より低い第３の内部電源を生成する第３の内部電源回路とを有し，
前記内部電源配線は，前記第１，第２又は第３の内部電源回路の内部電源配線であり，
前記テスト用電圧は，前記第１，第２及び第３の内部電源回路のうち前記内部電源配線と接続する内部電源回路を除いた内部電源回路，又は前記プリチャージ電圧生成回路である半導体記憶装置。
【符号の説明】
【０１０８】
ＢＬ，／ＢＬ：ビット線
ＤＢＬ：未使用ビット線
ＳＷＬ：サブワード線
ＳＡ ：センスアンプユニット
ＳＡＤ：センスアンプドライバ
ＳＷＤ：サブワードデコーダ
ＶＢＬＨ ：高電位内部電圧
ＶＢＬＬ ：低電位内部電圧
ＶＢＬＰ ：プリチャージ電圧
ＶＯＤ ：オーバードライブ電圧
【特許請求の範囲】
【請求項１】
列方向に両側に延びる一対のビット線に接続するセンスアンプを複数，前記列方向に直交する行方向に配置したセンスアンプ群と，
複数の前記センスアンプ群が列方向に配置され，前記列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，前記列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち前記列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，前記複数のビット線及び前記複数の未使用ビット線と前記複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，
前記メモリセルアレイの前記列方向の一端に配置され，前記複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，
前記メモリセルアレイの前記列方向の他端に配置された複数の未使用ビット線が前記内部電源配線に接続されている半導体記憶装置。
【請求項２】
請求項１において，
前記ワード線は，該ワード線を挟む隣接する２つのセンスアンプ群にそれぞれ接続する前記ビット線に交互に交差し，前記メモリセルアレイの前記列方向の両端では前記ビット線及び未使用ビット線とに交互に交差する半導体記憶装置。
【請求項３】
請求項１又は２において，
前記メモリセルアレイの前記列方向の両端の第１端及び第２端に第１及び第２の内部電源を生成する第１及び第２の内部電源回路をそれぞれ配置し，前記第１端の前記複数の未使用ビット線は，前記第２の内部電源回路の第２の内部電源配線に接続し，前記第２端の前記複数の未使用ビット線は，前記第１の内部電源回路の第１の内部電源配線に接続する半導体記憶装置。
【請求項４】
請求項３において，
前記第１の内部電源はビット線のプリチャージ電圧より高く，前記第２の内部電源は前記プリチャージ電圧より低く，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第２の内部電源に駆動される半導体記憶装置。
【請求項５】
請求項３において，
前記第１及び第２の内部電源はビット線のプリチャージ電圧より高く，前記第１の内部電源は前記第２の内部電源より高く，
さらに，前記プリチャージ電圧より低い第３の内部電源を生成する第３の内部電源回路を有し，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第３の内部電源に駆動され，その後，第１の内部電源に駆動された方のビット線は，第２の内部電源に駆動される半導体記憶装置。
【請求項６】
請求項１又は２において，
前記メモリセルアレイの前記列方向の両端の第１端に第１の内部電源を生成する第１の内部電源回路を，第２端に第２及び第３の内部電源を生成する第２及び第３の内部電源回路を配置し，前記第１端の前記複数の未使用ビット線のうち，一部は前記第２の内部電源回路の第２の内部電源配線に接続し，残りは前記第３の内部電源回路の第３の内部電源配線に接続し，前記第２端の前記複数の未使用ビット線は，前記第１の内部電源回路の第１の内部電源配線に接続する半導体記憶装置。
【請求項７】
請求項６において，
前記第１の内部電源は前記プリチャージ電圧より低く，前記第２及び第３の内部電源はビット線のプリチャージ電圧より高く，前記第２の内部電源は前記第３の内部電源より高く，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第２の内部電源に駆動され，その後，第２の内部電源に駆動された方のビット線は，第３の内部電源に駆動される半導体記憶装置。
【請求項８】
請求項１又は２において，
さらに前記メモリアレイの前記列方向の前記他方に配置された複数の未使用ビット線に加えて，一端に配置された複数の未使用ビット線が，前記内部電源配線に接続されている半導体記憶装置。
【請求項９】
請求項１又は２において，
通常動作時は，前記未使用ビット線と前記内部電源配線とを接続し，テスト時は前記未使用ビット線をテスト用電圧に接続するスイッチ回路を有する半導体記憶装置。
【請求項１０】
請求項９において，
プリチャージ電圧を生成するプリチャージ電圧生成回路と，ビット線の前記プリチャージ電圧より高い第１の内部電源を生成する第１の内部電源回路と，前記プリチャージ電圧より高く前記第１の内部電源より低い第２の内部電源を生成する第２の内部電源回路と，前記プリチャージ電圧より低い第３の内部電源を生成する第３の内部電源回路とを有し，
前記内部電源配線は，前記第１，第２又は第３の内部電源回路の内部電源配線であり，
前記テスト用電圧は，前記第１，第２及び第３の内部電源回路のうち前記内部電源配線と接続する内部電源回路を除いた内部電源回路，又は前記プリチャージ電圧生成回路である半導体記憶装置。
【請求項１】
列方向に両側に延びる一対のビット線に接続するセンスアンプを複数，前記列方向に直交する行方向に配置したセンスアンプ群と，
複数の前記センスアンプ群が列方向に配置され，前記列方向に隣接するセンスアンプ群それぞれに接続される複数のビット線が互いに平行に配置され，前記列方向の両端に配置されたセンスアンプ群に接続された一対のビット線のうち前記列方向の両端側の複数のビット線にそれぞれ平行に配置された複数の未使用ビット線を有し，複数のワード線が行方向に配線され，前記複数のビット線及び前記複数の未使用ビット線と前記複数のワード線との交差位置にメモリセルが配置されたメモリセルアレイと，
前記メモリセルアレイの前記列方向の一端に配置され，前記複数のセンスアンプ群に内部電源を内部電源線を介して供給する内部電源回路とを有し，
前記メモリセルアレイの前記列方向の他端に配置された複数の未使用ビット線が前記内部電源配線に接続されている半導体記憶装置。
【請求項２】
請求項１において，
前記ワード線は，該ワード線を挟む隣接する２つのセンスアンプ群にそれぞれ接続する前記ビット線に交互に交差し，前記メモリセルアレイの前記列方向の両端では前記ビット線及び未使用ビット線とに交互に交差する半導体記憶装置。
【請求項３】
請求項１又は２において，
前記メモリセルアレイの前記列方向の両端の第１端及び第２端に第１及び第２の内部電源を生成する第１及び第２の内部電源回路をそれぞれ配置し，前記第１端の前記複数の未使用ビット線は，前記第２の内部電源回路の第２の内部電源配線に接続し，前記第２端の前記複数の未使用ビット線は，前記第１の内部電源回路の第１の内部電源配線に接続する半導体記憶装置。
【請求項４】
請求項３において，
前記第１の内部電源はビット線のプリチャージ電圧より高く，前記第２の内部電源は前記プリチャージ電圧より低く，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第２の内部電源に駆動される半導体記憶装置。
【請求項５】
請求項３において，
前記第１及び第２の内部電源はビット線のプリチャージ電圧より高く，前記第１の内部電源は前記第２の内部電源より高く，
さらに，前記プリチャージ電圧より低い第３の内部電源を生成する第３の内部電源回路を有し，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第３の内部電源に駆動され，その後，第１の内部電源に駆動された方のビット線は，第２の内部電源に駆動される半導体記憶装置。
【請求項６】
請求項１又は２において，
前記メモリセルアレイの前記列方向の両端の第１端に第１の内部電源を生成する第１の内部電源回路を，第２端に第２及び第３の内部電源を生成する第２及び第３の内部電源回路を配置し，前記第１端の前記複数の未使用ビット線のうち，一部は前記第２の内部電源回路の第２の内部電源配線に接続し，残りは前記第３の内部電源回路の第３の内部電源配線に接続し，前記第２端の前記複数の未使用ビット線は，前記第１の内部電源回路の第１の内部電源配線に接続する半導体記憶装置。
【請求項７】
請求項６において，
前記第１の内部電源は前記プリチャージ電圧より低く，前記第２及び第３の内部電源はビット線のプリチャージ電圧より高く，前記第２の内部電源は前記第３の内部電源より高く，
前記一対のビット線は，前記プリチャージ電圧にプリチャージされ，前記センスアンプが駆動されたときに前記第１又は第２の内部電源に駆動され，その後，第２の内部電源に駆動された方のビット線は，第３の内部電源に駆動される半導体記憶装置。
【請求項８】
請求項１又は２において，
さらに前記メモリアレイの前記列方向の前記他方に配置された複数の未使用ビット線に加えて，一端に配置された複数の未使用ビット線が，前記内部電源配線に接続されている半導体記憶装置。
【請求項９】
請求項１又は２において，
通常動作時は，前記未使用ビット線と前記内部電源配線とを接続し，テスト時は前記未使用ビット線をテスト用電圧に接続するスイッチ回路を有する半導体記憶装置。
【請求項１０】
請求項９において，
プリチャージ電圧を生成するプリチャージ電圧生成回路と，ビット線の前記プリチャージ電圧より高い第１の内部電源を生成する第１の内部電源回路と，前記プリチャージ電圧より高く前記第１の内部電源より低い第２の内部電源を生成する第２の内部電源回路と，前記プリチャージ電圧より低い第３の内部電源を生成する第３の内部電源回路とを有し，
前記内部電源配線は，前記第１，第２又は第３の内部電源回路の内部電源配線であり，
前記テスト用電圧は，前記第１，第２及び第３の内部電源回路のうち前記内部電源配線と接続する内部電源回路を除いた内部電源回路，又は前記プリチャージ電圧生成回路である半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１３−８９２６９（Ｐ２０１３−８９２６９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２８５１７（Ｐ２０１１−２２８５１７）
【出願日】平成２３年１０月１８日（２０１１．１０．１８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１８日（２０１１．１０．１８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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