半導体集積回路、当該半導体集積回路を搭載した非接触型情報媒体、及び半導体集積回路の駆動方法
【課題】 データが重畳された搬送波より駆動電源を得る半導体集積回路において、得られた電源電圧が過電圧状態となった場合でも誤判別なくデータを復調することができ、また、搬送波から供給される電源を効率的に利用することができる半導体集積回路等を提供する。
【解決手段】 電源回路１１１として二電圧整流回路を用いるとともに、データの復調に用いる電圧値の高い側の電源（ＶＤＤＨ）が所定の電圧値以上にならないように制御する電圧調整回路１１２に、抵抗１４１及び容量素子１４２を設け、搬送波の振幅が変化することによりＶＤＤＨの電圧値が変化した場合に、基準電圧としてレギュレータ回路１１２１に入力される電圧値を変化させるようにする。
【解決手段】 電源回路１１１として二電圧整流回路を用いるとともに、データの復調に用いる電圧値の高い側の電源（ＶＤＤＨ）が所定の電圧値以上にならないように制御する電圧調整回路１１２に、抵抗１４１及び容量素子１４２を設け、搬送波の振幅が変化することによりＶＤＤＨの電圧値が変化した場合に、基準電圧としてレギュレータ回路１１２１に入力される電圧値を変化させるようにする。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、当該半導体集積回路を搭載した非接触型情報媒体、及び半導体集積回路の駆動方法に関する。
【０００２】
【従来の技術】近年、コイルの相互誘導現象を利用して、所定波長の電波を用いて電力の供給を行うとともにデータの送受信を行うようにした、ＩＣカードなどの非接触型情報媒体が実用化の段階に入っている。係る非接触型情報媒体の一例としてのＩＣカードは、ＩＣカードとの間で電波の送受信を行うリーダーライターと当該ＩＣカードとの間で通信が可能な距離によって、大きく近接型、近傍型などに分類されており、それぞれについての標準規格も整いつつあるところである。
【０００３】特にリーダーライターから、１ｃｍから約２０ｃｍ程度までの距離で用いることが可能な近接型のＩＣカードは、例えば定期券等の用途に用いるとすれば、駅の改札口などで定期入れからＩＣカードを取り出すことなく、リーダーライターとの非接触状態での情報のやり取りに基づいて改札口のゲートの開閉制御を行うことも可能となるなど、極めて広い範囲で適用される可能性を有するものである。
【０００４】しかしながら、広い範囲に適用されるにはＩＣカードの小型軽量化が重要となる他、適用範囲が広がるほどＩＣカードの取扱いが乱雑となる場合も増加すると予想されるため、係る乱雑な取扱いに対する故障のしにくさなども考慮して、ＩＣカードなどの非接触型情報媒体には、複雑な回路を小さい面積に収めた半導体集積回路が搭載されるのが通常となっている。
【０００５】以下、半導体集積回路を搭載した一般的な非接触型ＩＣカードの構成について説明する。図１３は、一般的な非接触型ＩＣカードの構成の一例を模式的に示す機能ブロック図である。なお同図には、ＩＣカード９００の他に、ＩＣカード９００と電波の送受信を行うリーダーライター９９０も示されている。以下、同図に示されるＩＣカード９００の構成及び動作について簡単に説明する。
【０００６】ＩＣカード９００には、リーダーライター９９０に接続されたアンテナコイル９９１との間で電波の送受信を行うためのアンテナコイル９８１が設けられており、アンテナコイル９９１から送信される電波を受けて、アンテナコイル９８１の両端に発生した交流電圧がＩＣカード９００に搭載された半導体集積回路９１０へと入力される。なお、９８２は同調用の容量素子である。
【０００７】尚、受信用のアンテナコイル９８１は一般的には非接触型ＩＣカード９００の半導体集積回路９１０の外部に接続される。同調用の容量素子９８２は非接触型ＩＣカード９００の半導体集積回路９１０の外部に接続されることが多いが、半導体集積回路９１０の内部に構成される場合もある。ＩＣカード９００は、リーダーライター９９０から送信される、ＡＳＫ変調（振幅変調）された信号を受信して、当該信号から半導体集積回路９１０の駆動用電力を得るとともに、リーダーライター９９０から伝送されるデータを取得する。リーダーライター９９０から送信される搬送波の具体的な構造の一例を図１４に示す。同図に示されるように、ＡＳＫ変調された搬送波は、振幅の小さい部分が０のデータを、振幅の大きい部分が１のデータを表している。
【０００８】半導体集積回路９１０は、電源回路９１１、第１レギュレータ回路９１２、変復調回路９１３、ロジック回路９１４、不揮発性メモリ９１５、降圧回路９１６、第２レギュレータ回路９１７を含んでいる。なお、ここでは、降圧回路９１６を設ける場合について説明するが、後述の理由により降圧回路９１６の代わりに昇圧回路を用いることも可能である。
【０００９】図１５は、電源回路９１１の内部構成を示す図である。同図に示されるように、従来のＩＣカード９００では、電源回路９１１として一般的な全波整流回路９１１１及び平滑用の容量素子９１１２を用いており、ここで、アンテナコイル９８１の両端に発生した交流電圧が整流されて直流電圧ＶＣＣとなる。整流された電流は、第１レギュレータ回路９１２により所定の電圧値より高くならないように制御されて変復調回路９１３やメモリ９１５を動作させるための電圧となる他、降圧回路９１６により降圧され、第２レギュレータ回路９１７により所定の電圧値より高くならないように制御されてロジック回路９１４の駆動電力を供給する。
【００１０】なお、図１３には特に図示していないが、第１レギュレータ回路９１２を通過した電流はクロック生成回路などのアナログ回路に対して駆動電力を供給する。クロック生成回路とは、アンテナコイル９８１の両端に発生した交流電圧から、ロジック回路９１４及び不揮発性メモリ９１５を動作させるためのクロック信号を生成する回路である。
【００１１】通常、ロジック回路９１４などのディジタル回路は比較的低い電圧（約２〜３Ｖ）で動作するのに対し、不揮発性メモリ９１５にはこれよりも高い電圧を供給する必要がある。例えばＦｅＲＡＭでは約３〜７Ｖ、ＥＥＰＲＯＭでは約１０Ｖ以上（書き込み、消去時）の電圧が必要である。これに対応するため、上記のように、従来の非接触型ＩＣカード９００では、電源回路９１１において発生した電圧を降圧回路９１６で降圧してロジック回路９１４に供給するようにしている。もっとも、電源回路９１１でロジック回路９１４を動作させるための低い電圧を発生させるようにして、昇圧回路で昇圧し、変復調回路９１３やクロック生成回路などのアナログ回路や不揮発性メモリ９１５を動作させるようにすることもできる。
【００１２】また、図１４に示したように、ＩＣカード９００とリーダーライター９９０との間で送受信されるデータは交流電圧に重畳されており、非接触型ＩＣカード９００がリーダーライター９９０からのデータを受信する場合には、変復調回路９１３で復調され、非接触型ＩＣカード９００がリーダーライター９９０にデータを送信する場合には、変復調回路９１３で変調される。非接触型ＩＣカード９００とリーダーライター９９０との間で送受信されるデータはロジック回路９１４で制御され、不揮発性メモリ９１５に蓄えられる。
【００１３】さて、コイルの相互誘導現象を利用して電力の供給及びデータの送受信を行うようにした非接触型ＩＣカード９００では、電源供給源であるリーダーライター９９０と非接触型ＩＣカード９００との間の距離により、電源回路９１１において発生する電源電圧が変化する。特に上記両者の間の距離が非常に近くなると過電圧が発生し、非接触型ＩＣカード９００の内部回路を破壊する恐れがあることから、かかる不具合を防止するため、電源発生回路９１１の他に第１及び第２のレギュレータ回路９１２及び９１７を設けておき、一定電圧以上の電源電圧にならないような回路構成を行っている。
【００１４】図１６は、従来第１レギュレータ回路９１２として用いられていた回路の構成の一例を示す図である。電源回路９１１からの出力（図中、「ＶＣＣ」で表す。）とグランドとの間には、２つのＰチャネルＭＯＳトランジスタ（以下、「ＰｃｈＭＯＳトランジスタ」と表記する。）９３１及び９３２が直列に接続され、第１のＰｃｈＭＯＳトランジスタ９３１のゲートとドレインはショートされ、ソースはＶＣＣに接続されている。
【００１５】また、第１のＰｃｈＭＯＳトランジスタ９３１のドレインは第２のＰｃｈＭＯＳトランジスタ９３２のソースに接続されている。第２のＰｃｈＭＯＳトランジスタ９３２のゲートは基準電圧発生回路９３３の出力に接続され、ドレインがグランドに接続されている。２つのＰｃｈＭＯＳトランジスタ９３１、９３２の中間ノードは、第１のＰＮＰ型バイポーラトランジスタ９３４のベースに接続され、第１のＰＮＰ型バイポーラトランジスタ９３４のコレクタはグランドに接続され、エミッタは抵抗９３５を介してＶＣＣに接続されている。また、第１のＰＮＰ型バイポーラトランジスタ９３４のエミッタは第２のＰＮＰ型バイポーラトランジスタ９３６のベースに接続され、そのコレクタはグランドに接続され、エミッタは内部の変復調回路９１３や不揮発性メモリ９１５への電源（図中、「ＶＤＤ」と表す。）となる。
【００１６】以上のように構成された第１レギュレータ回路９１２の動作について、以下に簡単に説明する。図１６１６の第１レギュレータ回路９１２の第２のＰｃｈＭＯＳトランジスタ９３２のしきい値電圧をＶＧＳ、２つのＰＮＰ型バイポーラトランジスタ９３４、９３６のベース−エミッタ間電圧をそれぞれＶＢＥ１、ＶＢＥ２、基準電圧発生回路９３３により発生させた基準電圧をＶｒｅｆとすれば、電源回路９１１から出力されるＶＣＣの電圧がＶｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２より高くなった場合にはＰＮＰ型バイポーラトランジスタがオンしてレギュレータ回路から出力されるＶＤＤの電圧をＶｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２まで下げる。以下、第１レギュレータ回路９１２により調整される出力電圧ＶＤＤの暫定的な最大値（Ｖｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２）を「Ｖｍａｘ」と表す。この最大電圧制御の動作の詳細は以下の通りである。
【００１７】第２のＰｃｈＭＯＳトランジスタ９３２のゲート電圧には基準電圧発生回路９３３の出力が入力されるため、その電圧はＶｒｅｆとなっている。第２のＰｃｈＭＯＳトランジスタ９３２のしきい値をＶＧＳとすればそのソース電圧はＶｒｅｆ＋ＶＧＳとなる。ソース電圧がこれより高くなった場合には、第２のＰｃｈＭＯＳトランジスタ９３２がオンしてソース電圧をＶｒｅｆ＋ＶＧＳまで下げることになる。一方、第２のＰｃｈＭＯＳトランジスタ９３２のソース電圧がＶｒｅｆ＋ＶＧＳより低い場合には、第２のＰｃｈＭＯＳトランジスタ９３２はオフするので、電流が流れず、ソース電圧は第１のＰｃｈＭＯＳトランジスタ９３１のドレインから流れ込む電流によりＶｒｅｆ＋ＶＧＳまで上昇する。従って、いずれの場合にも第２のＰｃｈＭＯＳトランジスタ９３２のソース電圧はＶｒｅｆ＋ＶＧＳとなる。
【００１８】次に、第１のＰｃｈＭＯＳトランジスタ９３１の動作について説明する。上述したとおり第２のＰｃｈＭＯＳトランジスタ９３２のソースと第１のＰｃｈＭＯＳトランジスタ９３１のドレインとは接続されており、第１のＰｃｈＭＯＳトランジスタ９３１のゲートとドレインも接続されている。第２のＰｃｈＭＯＳトランジスタ９３２のソース電圧はＶｒｅｆ＋ＶＧＳであるから、第１のＰｃｈＭＯＳトランジスタ９３１のゲート電圧はＶｒｅｆ＋ＶＧＳとなる。第１のＰｃｈＭＯＳトランジスタ９３１のしきい値電圧をＶＧＳ２とすれば、ＶＣＣの電圧がＶｒｅｆ＋ＶＧＳ＋ＶＧＳ２より高くなった場合には、第１のＰｃｈＭＯＳトランジスタ９３１はオンする。
【００１９】次に第１のＰＮＰ型バイポーラトランジスタ９３４の動作について説明する。前述したとおり第１のＰＮＰ型バイポーラトランジスタ９３４のベース電圧はＶｒｅｆ＋ＶＧＳとなっている。第１のＰＮＰ型バイポーラトランジスタ９３４のエミッタ−ベース間はＰＮ接合のため、エミッタ−ベース間に電流を流すためには、ベース−エミッタ間電圧ＶＢＥ１がダイオードの順方向電圧以上である必要がある。
【００２０】従って、第１のＰＮＰ型バイポーラトランジスタ９３４に電流が流れている場合には、そのエミッタ電圧は、Ｖｒｅｆ＋ＶＧＳ＋ＶＢＥ１となっている。次に第２のＰＮＰ型バイポーラトランジスタ９３６の動作について説明する。第１のＰＮＰ型バイポーラトランジスタ９３４のエミッタは第２のＰＮＰ型バイポーラトランジスタ９３６のベースに接続されている。従って第２のＰＮＰ型バイポーラトランジスタ９３６のベース電圧はＶｒｅｆ＋ＶＧＳ＋ＶＢＥ１である。第２のＰＮＰ型バイポーラトランジスタ９３６のベース−エミッタ間電圧をＶＢＥ２とすれば、第１のＰＮＰ型バイポーラトランジスタ９３４と同様に考えて、そのエミッタ電圧は、上記Ｖｍａｘ（＝Ｖｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２）となる。
【００２１】従って、エミッタ電圧がこれ以上になれば、第２のＰＮＰ型バイポーラトランジスタ９３６がオンして、エミッタ電圧をＶｍａｘまで下げることになる。第２のＰＮＰ型バイポーラトランジスタ９３６のエミッタは第１レギュレータ回路９１２の出力であり、変復調回路９１３等への電源ＶＤＤである。すなわち、ＶＤＤの電圧はＶｍａｘよりも高くならないように制御されることとなる。
【００２２】尚、電源回路９１１より供給されるＶＣＣの電圧が前記Ｖｍａｘよりも低い場合は、第２のＰＮＰ型バイポーラトランジスタ９３６はオンしないため、第１レギュレータ回路９１２は動作せず、第１レギュレータ回路９１２から出力されるＶＤＤの電圧は電源回路９１１からのＶＣＣの電圧と同じになる。
【００２３】
【発明が解決しようとする課題】リーダーライター９９０と非接触型ＩＣカード９００との間のデータ転送にＡＳＫ変調（振幅変調）された搬送波を用いた場合、前述したように搬送波の振幅の大きさによりデータの０、１が定められる。振幅の大きい方をデータ１、小さい方をデータ０とした場合、図１４にも示したように、小さい方の振幅の大きさは０とするのではなく、ある程度の大きさの振幅が使われる。これはデータ０が続いた場合に搬送波が送られない状態となると、電源電圧（ＶＣＣ、ＶＤＤ）を発生させることができず、非接触型ＩＣカード９００を動作させることができないからである。
【００２４】ここで、振幅が小さい方の振幅の大きさが前述したＶｍａｘに対応する大きさに近い場合、データが遷移して振幅の大きい方となった場合にはＶＣＣの電圧がＶｍａｘより高くなるため第１レギュレータ回路９１２が動作し、ＶＤＤの電圧をＶｍａｘまで下げる。従って、データ０の場合とデータ１の場合とで、変復調回路９１３に供給されるＶＤＤの電圧の差が少なくなる。
【００２５】一方、受信データ信号が０であるか１であるかは、上記ＶＤＤを変復調回路９１３で復調することにより判別している。従って、データ０とデータ１とに対応する電圧値の差が小さくなると、変復調回路９１３で両者の判別が出来なくなったり、ノイズが入った場合に誤動作を起こす可能性が生じる。さらに、振幅の小さい方の振幅の大きさがＶｍａｘより高くなるような場合には、常に第１レギュレータ回路９１２が動作するため、第１レギュレータ回路９１２を通った後のＶＤＤの値からでは、もはやデータ０とデータ１との判別は不可能である。
【００２６】すなわち、リーダーライター９９０と非接触型ＩＣカード９００との間の距離が近すぎる場合には、データ０に対応するＶＤＤの電圧も十分に高くなるため、データ０とデータ１の判別が難しくなり、リーダーライター９９０から送信されてきたデータを判別し、不揮発性メモリ９１５に書き込むことができなくなる結果となる。
【００２７】以上のようにリーダーライター９９０と非接触型ＩＣカード９００との間の距離が近すぎる場合にはデータ判別が困難になるという問題点が発生するが、ＡＳＫ変調された電波により電力を供給する非接触型ＩＣカードでは、逆にリーダーライター９９０と非接触型ＩＣカード９００との距離が遠い場合の誤動作を防止する必要もある。
【００２８】上記従来の電源回路９１１では、全波整流回路により発生した電圧を降圧回路により降圧させ、若しくは昇圧回路により昇圧することにより、アナログ回路や不揮発性メモリ９１５に供給する電圧とロジック回路９１４に供給する電圧とを生成していた。しかしながら、上記従来の方法では、電波により供給される電力を十分に活用できず、結果としてリーダーライター９９０と非接触型ＩＣカード９００との間の利用可能距離が短くなるという問題点もある。
【００２９】本発明は、上記のような問題点に鑑みてなされたものであって、その第１の目的は、変復調回路に送られるデータ信号の電圧値が所定値以上に大きくならないような制御を行うレギュレータ回路が動作するような状況においても、データ０とデータ１の判別を行うことが可能な電圧値を供給することができる半導体集積回路を提供することにある。
【００３０】本発明の第２の目的は、リーダーライター９９０から電波により供給される電力を効率的に利用することができ、リーダーライター９９０と非接触型ＩＣカード９００との間の利用可能距離を従来よりも延長することが可能な半導体集積回路を提供することである。
【００３１】
【課題を解決するための手段】上記第１の目的を達成するために、本発明に係る半導体集積回路は、交流電力を直流電力に整流する整流回路と、整流された直流電力が入力される入力端子と、出力端子と、基準電圧が入力される制御端子とを備え、前記出力端子から出力される電圧値が、前記制御端子に入力される基準電圧に基づいて決定される電圧値を超えないように出力するレギュレータ回路を含む半導体集積回路において、前記直流電力の電圧値の変化に連動して、前記制御端子に入力される基準電圧を変更する基準電圧変更回路を備えることを特徴としている。
【００３２】この構成を備える半導体集積回路によると、整流回路により整流された直流電力の電圧値が変化した場合には、それに連動して前記レギュレータ回路からの出力電圧の最大値も変化することになり、その結果、前記直流電力の電圧値がＶｍａｘを超えるような場合でも、レギュレータ回路の出力から前記直流電力の電圧値の変化を検出することが可能となるため、上記に説明したようなデータの誤判別などの問題に対応することが可能となる。
【００３３】ここで、例えば、前記基準電圧変更回路はＣＲ時定数回路であり、第１の容量素子の一端が前記入力端子に接続され、抵抗素子の一端が前記基準電圧発生回路の出力端子に接続され、第１の容量素子と抵抗素子との中間点が前記制御端子に接続されるようにすることができる。この構成では、第１の容量素子によるカップリングのために、直流電力の電圧値の変化と連動して制御端子の電圧値が変化する。しかしながら、ＣＲ時定数回路の特性により決定される所定時間の経過後に、制御端子の電圧は所定の基準電圧に戻ることとなる。従って、上記したように直流電力の電圧値の変化を検出してデータの誤判別を防止することができるだけでなく、電源電圧が長時間にわたって所定の電圧を超えることによる内部回路への悪影響を少なくすることができる点でも好適である。
【００３４】ここで、前記基準電圧変更回路はさらに、一端が前記制御端子に接続され、他の一端がグランドラインに接続される第２の容量素子を含むことが好ましい。この構成では、直流電力の電圧値が変化した場合の、レギュレータ回路の出力電圧の変化量を小さく抑えることができるので、内部回路に供給する電源として、より安定した電源が得られることになるからである。
【００３５】また、前記基準電圧変更回路は、一端が前記入力端子に接続された第１の容量素子と、一端が前記基準電圧発生回路の出力端子に接続され、他端が前記第１の容量素子の他端と接続された第２の容量素子とを含み、前記制御端子が、前記第１の容量素子と前記第２の容量素子との中間点に接続されて構成されるようにしてもよい。この構成でも、直流電力の電圧値が変化した場合のレギュレータ回路の出力電圧の変化量を小さくすることができるからである。
【００３６】ここで、前記第１の容量素子は、ソース、ドレイン及び基板が前記入力端子に接続され、ゲートは、前記基準電圧発生回路の出力端子に接続された素子の当該出力端子とは逆側の一端と、前記制御端子との中間点に接続されるＭＯＳトランジスタにより構成されるようにすることができる。また、前記基準電圧変更回路はさらに、電源投入後、所定時間の経過後に、出力が第１の出力レベルから第２の出力レベルに変化するパワーオンリセット回路と、少なくとも三つの端子を有し、第１の端子が前記パワーオンリセット回路の出力に、第２の端子がグランドラインに接続されるとともに、前記パワーオンリセット回路の出力が第１の出力レベルの場合に第３の端子と前記第２の端子との間が導通状態となり、前記パワーオンリセット回路の出力が第２に出力レベルの場合に第３の端子と前記第２の端子との間が非通電状態となるスイッチング素子とを備え、前記スイッチング素子の第３の端子は、前記第１の容量素子と前記制御端子との中間点に接続されているものとすることが好ましい。半導体集積回路に駆動電力が供給され始めた時点においては、基準電圧発生回路が安定して動作せず、制御端子に適切な基準電圧が入力されない場合があるため、係る場合にレギュレータ回路が適切に動作しないことによる内部回路への悪影響を抑制することができるからである。
【００３７】具体的には、前記パワーオンリセット回路は、一端がグランドラインに接続された容量素子と、電源投入後、前記容量素子が充電されるまでは出力が第１の出力レベルとなり、前記容量素子が充電された後は出力が第２の出力レベルとなるインバータ素子とを含むものを用いることができる。この場合、前記パワーオンリセット回路は、一端が前記容量素子と前記インバータ素子の入力端子との中間点に接続され、他端が前記整流回路の直流電力出力端子に接続されている抵抗素子と、一端が前記容量素子と前記インバータ素子の入力端子との中間点に接続され、前記整流回路から直流電力が出力されない状態となった場合に導通状態となることにより、前記容量素子に充電された電荷を放電させるスイッチング素子とを含むことが好ましい。一旦駆動電力が供給され、電力供給が中断した後で再度駆動電力が供給されたような場合に、パワーオンリセット回路を構成する容量素子が完全に放電しないことによる問題の発生を防止することができるからである。
【００３８】なお、上記したような搬送波に重畳されたデジタルデータの誤判別は、具体的には、例えば、前記半導体集積回路はさらに、前記レギュレータ回路からの出力を微分する微分回路と、当該微分回路からの出力に基づき、前記直流電力の電圧値の変化を検出する検出手段とを備えることで実現することが可能である。また、本発明の第２の目的は、不揮発性メモリと、当該不揮発性メモリに対するデジタルデータの書き込みを行うデジタル回路とを含み、整流された直流電力により駆動される半導体集積回路において、交流電力を整流して電圧値の異なる二系統の直流電力を並行して出力する二電圧整流回路を含み、当該二電圧整流回路から出力される電圧値が高い側の直流電力を前記不揮発性メモリとデジタル回路のうちの一方の駆動に用い、電圧値が低い側の直流電力を他方の駆動に用いることを特徴とする半導体集積回路により達成される。
【００３９】この構成では、電源回路として二電圧整流回路を用い、当該二電圧整流回路により並行して出力される二系統の直流電力を、それぞれ不揮発性メモリやデジタル回路の駆動電力として用いることができるので、各々の回路に適した電圧の駆動電力を供給することが可能となり、もって回路の消費電力の増大を抑え、電源電力を効率的に利用することができる。
【００４０】従って、係る半導体集積回路を非接触型ＩＣカードなどの非接触型情報媒体に搭載した場合には、例えば所定波長の電波により、外部から非接触状態で供給される駆動電力を効率的に利用することができるため、リーダーライターなどの電力供給源とＩＣカードなどの非接触型情報媒体との間の距離が比較的遠い場合でも、電力の不足に起因する非接触型情報媒体の誤動作を抑制することができる。
【００４１】
【発明の実施の形態】以下、本発明に係る半導体集積回路及び当該半導体集積回路を搭載した非接触型情報媒体の実施の形態について、図面を参照しながら説明する。
（実施の形態１）まず、本発明の第１の実施の形態について説明する。なお、本実施の形態では、半導体集積回路を搭載した非接触型情報媒体の一例として、半導体集積回路を非接触型ＩＣカードに搭載した場合について説明を行う。
【００４２】（１）非接触型ＩＣカード１００の全体構成図１は、本発明の実施の形態に係る非接触型ＩＣカード１００の全体構成を説明するためのブロック図である。同図に示されるように、本実施の形態の非接触型ＩＣカード１００には半導体集積回路１１０が搭載されており、当該半導体集積回路１１０は、電源回路１１１、電圧調整回路１１２、変復調回路１１３、ロジック回路１１４、不揮発性メモリ１１５、第２レギュレータ回路１１６を含んでいる。特に図示はしないが、変復調回路１１３以外のアナログ回路として、クロック生成回路なども含まれていることは上記従来技術の非接触型ＩＣカードと同様である。
【００４３】電源回路１１１に接続されているアンテナコイル１８１及び同調用の容量素子１８２、ロジック回路１１４及び不揮発性メモリ１１５については、上記従来技術のものと同様であるから、ここでの詳細な説明は省略する。以下、本実施の形態の電源回路１１１、電圧調整回路１１２などについて詳細に説明する。図２は、本実施の形態の電源回路１１１の構成を示す図である。同図に示されるように、電源回路１１１は、アンテナコイル１８１の両端に発生した交流電圧から、ロジック回路１１４に供給される約２〜４Ｖの電圧（ＶＤＤＬ）と、変復調回路１１３などのアナログ回路や不揮発性メモリ１１５に供給される約４〜８Ｖの電圧（ＶＤＤＨ）をそれぞれ個別に生成するように二電圧整流回路を用いて構成されている。
【００４４】即ち、本実施の形態の電源回路１１１は、二つの整流用のダイオード１２１、１２２、及び二つの平滑用の容量素子１２３、１２４を備えている。端子１２５は容量素子１２３と容量素子１２４との結合点に接続され、端子１２６は、ダイオード１２１のアノード及びダイオード１２２のカソードに接続されている。ダイオード１２１のカソードは容量素子１２３のもう一方の端子とＶＤＤＨ用出力端子１２７に、ダイオード１２２のアノードは、容量素子１２４のもう一方の端子とグランドに接続される端子１２９に、それぞれ接続されている。なお、二つの容量素子１２３、１２４の結合点は、ＶＤＤＬ用出力端子１２８に接続されている。
【００４５】この電源回路１１１の動作原理について、図３を参照しながら説明する。アンテナコイル１８１に不図示のリーダライターからの電波があたると、まず、図３（ａ）に示されるように、アンテナコイル１８１両端に交流電圧（ＶＢ−ＶＡ）が発生する。ここで、ＶＡとは端子１２５の電圧、ＶＢとは端子１２６の電圧を表すものとする。電圧ＶＢが電圧ＶＡよりも高い場合には、端子１２６→ダイオード１２１→容量素子１２３→端子１２５という経路で電流が流れ、ＶＤＤＨ用出力端子１２７とＶＤＤＬ用出力端子１２８との間に図３（ｂ）に示すような電圧が発生する。前記したように、ＶＤＤＨ用出力端子１２７は、アナログ回路や不揮発性メモリ１１５等に電圧を供給する出力端子である。
【００４６】一方、電圧ＶＢが電圧ＶＡよりも低い場合には、端子１２５→容量素子１２４→ダイオード１２２→端子１２６という経路で電流が流れ、グランドに接続された端子１２９とＶＤＤＬ用出力端子１２８との間に、同じく図３（ｂ）に示すような電圧が発生する。前記したように、ＶＤＤＬ用出力端子１２８は、ロジック回路１１４に電圧を供給する出力端子である。さらに、図３（ｃ）に示すように、ＶＤＤＨ用出力端子１２７とＶＤＤＬ用出力端子１２８との間に発生した電圧は、平滑用の容量素子１２３により、また、端子１２９とＶＤＤＬ用出力端子１２８との間に発生した電圧は、平滑用の容量素子１２４により、それぞれ平滑化され、図３（ｄ）に示すように、それぞれ直流電圧に変換される。したがって、ＶＤＤＨ用出力端子１２７とＶＤＤＬ用出力端子１２８との間、及び端子１２９とＶＤＤＬ用出力端子１２８との間に、ほぼ等しい電圧が発生する。
【００４７】ここで、端子１２９を基準に考えると、ＶＤＤＨ用出力端子１２７の電圧は、ＶＤＤＬ用出力端子１２８の電圧のほぼ二倍となる。発生した電圧は、ＶＤＤＨ用出力端子１２７、ＶＤＤＬ用出力端子１２８から、それぞれ半導体集積回路１１０の中の変復調回路１１３、不揮発性メモリ１１５、およびロジック回路１１４などにそれぞれ供給され、これにより非接触型ＩＣカード１００の全体が動作する。比較的高い電圧（４Ｖ程度）を供給しなければ動作しない不揮発性メモリ１１５は、ＶＤＤＨ用出力端子１２７から電源の供給を受け、比較的低い電圧（２Ｖ程度）で動作するロジック回路１１４は、ＶＤＤＬ用出力端子１２８から電源の供給を受ける。もっとも、アナログ回路としての変復調回路１１３、クロック生成回路などについては、非接触型ＩＣカード１００の仕様などに応じて、ＶＤＤＬ用出力端子１２８から電源の供給を受けるようにしてもよい。
【００４８】さて、以上に説明したように、本実施の形態では電源回路１１１に二電圧整流回路を用いているが、リーダーライターから送信されてくるデータを判別して不揮発性メモリ１１５に書込むためには、ＶＤＤＨ用出力端子１２７からの出力を変復調回路１１３に入力する必要があり、ここでＶＤＤＨ用出力端子１２７からの電圧が一定以上とならないように、従来と同様のレギュレータ回路を接続するとすれば、リーダーライターと非接触型ＩＣカード１００との間の距離が近すぎた場合にデータの判別ができない場合が生じ得ることになる。本実施の形態の非接触型ＩＣカード１００では、電圧調整回路１１２として、従来のレギュレータ回路に所定の回路を付加した回路構成とすることにより、ＶＤＤＨ用出力端子１２７からの電圧を略一定以上とならないような制御を行うとともに、リーダーライターから送信されたデータが０から１、若しくは１から０に変化したことが検出できるようにしている。以下、本実施の形態における電圧調整回路１１２の詳細について説明する。
【００４９】図４は、本実施の形態における電圧調整回路１１２の構成を示す図である。同図に示される電圧調整回路１１２の中で、第１レギュレータ回路１１２１は、データが０であるか１であるかを判別するために変復調回路１１３に入力される電圧であるＶＤＤＨが、動作対象となる回路の最大定格電圧を超え、回路に問題が生じることを防止するために設けられるものであり、この第１レギュレータ回路１１２１及び基準電圧発生回路１１２２については、従来技術として説明したものと同様に動作するものであるから、ここでの詳細な説明は省略する。
【００５０】本実施の形態の電圧調整回路１１２においては、第２のＰｃｈＭＯＳトランジスタ１３２のゲートと基準電圧発生回路１１２２の出力との間に抵抗１４１が設けられているとともに、当該抵抗１４１の、第２のＰｃｈＭＯＳトランジスタ１３２の側の端子と、電源回路１１１のＶＤＤＨ用出力端子からの出力との間には、容量素子１４２が設けられている。この抵抗１４１と、容量素子１４２の動作により、電源回路１１１から供給されるＶＤＤＨの電圧値が、第１レギュレータ回路１１２１により電圧値が調整された場合の最大電圧値（Ｖｍａｘ）を超える場合においても、受信したデータが０から１へと変化した場合、若しくは１から０へと変化した場合をそれぞれ検出することが可能となるように構成されたものである。
【００５１】以下、電圧調整回路１１２の動作について説明する。尚、以下の説明は、電源回路１１１から供給されるＶＤＤＨの電圧が十分に高い場合、即ち、少なくとも受信したデータが１（振幅の高い側）である場合に、ＶＤＤＨの電圧がＶｍａｘを超える場合について説明する。ＶＤＤＨの電圧が十分に高くない場合は、第１レギュレータ回路１１２１が動作せず、受信したデータの値が１の場合に、第１レギュレータ回路１１２１への入力であるＶＤＤＨの電圧が第１レギュレータ回路１１２１により下げられることがないのであるから、データの値が０であるか１であるかの判別に特に困難は生じないからである。
【００５２】なお、電源回路１１１より供給されるＶＤＤＨの電圧が上記Ｖｍａｘ（＝Ｖｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２）より低い場合は、第２のＰＮＰ型バイポーラトランジスタ１３６がオンしないため、ＶＤＤの電圧は、電源回路１１１より供給されるＶＤＤＨの電圧と同じになる。まず、本実施の形態の電圧調整回路１１２の特徴である容量素子１４２の動作について説明する。容量素子１４２は、電源回路１１１より供給される電源電圧ＶＤＤＨが安定状態にある場合には何も動作しない。以下にアンテナコイル１８１にリーダーライターから送信されたにＡＳＫ変調（振幅変調）された電波が入力された場合について、図５を参照しながら説明する。ＡＳＫ変調された信号は、図５（ａ）に示したような波形であり、これが電源回路１１１を通過することにより、整流、平滑され図５（ｂ）のような波形になる。これがＶＤＤＨの波形である。なお、図中、点線はＶｍａｘを示している。ここで、波の低いところをデータ０、高いところをデータ１とすれば、データ０からデータ１に遷移するところで電源電圧は急激に上昇する。ここで電源電圧の上昇幅をｄＶとする。第２のＰｃｈＭＯＳトランジスタ１３２のベースは、容量素子１４２を介してＶＤＤＨに接続されており、従って、この容量素子１４２によるカップリングにより、ＶＤＤＨの電圧がｄＶ上昇した場合には、第２のＰｃｈＭＯＳトランジスタ１３２のベース電圧もｄＶだけ上昇する。
【００５３】このことは、第１レギュレータ回路１１２１から見れば、基準電圧発生回路１１２２から出力される基準電圧がｄＶだけ上昇したことと同じである。即ち、最終的に第１レギュレータ回路１１２１から出力されるＶＤＤの最大値はＶｍａｘ＋ｄＶとなる。一方、第２のＰｃｈＭＯＳトランジスタ１３２のベースは抵抗１４１を介して基準電圧発生回路１１２２に接続されている。従って、基準電圧として第１レギュレータ回路１１２１に入力されることとなる電圧は、データが０から１に遷移した直後はＶｒｅｆ＋ｄＶであるが、抵抗１４１と容量素子１４２との特性値より算出される時定数により、時間の経過とともにＶｒｅｆに戻る。その結果、ＶＤＤの電圧の最大値もＶｍａｘに戻る。
【００５４】なお、抵抗１４１及び容量素子１４２の特性値について、抵抗１４１の抵抗値をＲ、容量素子１４２のキャパシタンスをＣとすると、具体的には、Ｒ＊Ｃの値がデータ転送速度よりも大きくなるように設定することが好ましい。例えばＲ＝１ＭΩ、データ転送速度が４．７μ秒であるとすると、Ｃの値は４．７ｐＦよりも大きくなるように設定する。
【００５５】逆に、データ１からデータ０に遷移する場合も同様に考えることができる。この場合には、第１レギュレータ回路１１２１へと入力される基準電圧がｄＶだけ下降したのと同じことになるから、遷移直後の第１レギュレータ回路１１２１の出力ＶＤＤの最大値はＶｍａｘ−ｄＶとなり、時間の経過とともにＶｍａｘへと戻ることになる。
【００５６】この波形を図５（ｃ）に示す。本実施の形態の復調回路１１３は、ＶＤＤの信号から微分信号を取得する微分回路を内部に備えており、この波形から対応する微分信号（パルス信号）を取得し、当該パルス信号をラッチすることにより、データが０から１、若しくは１から０へと遷移したことを検出することができるので、これにより、ＶＤＤＨの電圧値が過電圧状態となった場合でも、受信したデータが０であるか１であるかを判別することができる。図５（ｄ）は、上記微分信号の波形を示す図である。
【００５７】なお、第２レギュレータ回路１１６については、過電圧状態となった場合でもデータの誤判別といった問題は生じないので、従来のものと同様のものを用いることができる。以上に説明したように、本実施の形態の非接触型ＩＣカード１００では、電源回路１１１として二電圧整流回路を用いて構成しているため、極めて簡単な構成で、ＶＤＤＨ用出力端子１２７に、主として不揮発性メモリ１１５を動作させるための４Ｖ以上の高い電圧を発生させる一方で、同時にＶＤＤＬ用出力端子１２８に、ロジック回路１１４を動作させるための２Ｖ程度の低い電圧を発生させることができる。
【００５８】従って、非接触型ＩＣカード１００の回路動作と直接関係のない電力消費の原因となる昇圧回路あるいは降圧回路を必要としないため、リーダーライターから供給される全ての電力を非接触型ＩＣカード１００の動作に使用することができ、通常の動作を安定させることができる他、非接触型ＩＣカード１００のリーダーライターからの距離が比較的遠い場合でも安定した動作を実現することが可能となり、両者の間で通信可能な距離を伸ばすことができる。
【００５９】また、本実施の形態の非接触型ＩＣカード１００では、電源回路１１１の出力が過電圧状態となった場合でも、ＡＳＫ変調された信号に含まれるデータが０から１に遷移したこと、及び１から０に遷移したことを検出することができるので、結果として受信したデータの誤判別が生じることを防止することができる。
（実施の形態２）次に、本発明の第２の実施の形態について説明する。本実施の形態の非接触型ＩＣカードは電源回路１１１の回路構成が第１の実施の形態と異なっているので、以下、異なる部分を中心として説明し、第１の実施の形態と同様な部分については詳細な説明を省略する。
【００６０】図６は、本実施の形態における電源回路１１１の構成を示す図である。同図に示されるように、本実施の形態と第１の実施の形態とにおける非接触型ＩＣカード１００の半導体集積回路を比較すると、第１の実施の形態における非接触型ＩＣカード１００の中の電源回路１１１においては、整流用として２個のダイオード１２１及び１２２が用いられていたが、本実施の形態における電源回路１１１では、整流用素子として、２個のＮチャンネルＭＯＳトランジスタ１５１、１５２で構成されている。
【００６１】ＮチャンネルＭＯＳトランジスタ１５１のソースとドレインは、端子１２６とＶＤＤＨ用出力端子１２７とにそれぞれ接続され、ゲートは端子１２６に接続されている。ＮチャンネルＭＯＳトランジスタ１５２のソースとドレインは、端子１２６と端子１２９とにそれぞれ接続され、ゲートは端子１２９に接続されている。このような構成により、その動作は図２に示した第１の実施の形態の電源回路１１１と同じになる。
【００６２】通常、本発明に係る半導体集積回路は、ＣＭＯＳプロセスを用いて製造される。従って、図２に示したようにダイオード１２１、１２２を用いる場合よりも、本実施の形態のようにＭＯＳトランジスタを用いて、ＣＭＯＳゲート回路を形成するのと同時にＭＯＳトランジスタを形成するようにしたほうが、コスト面や、回路面積など、プロセス的に有利である。
【００６３】（実施の形態３）次に、本発明の実施の形態３について説明する。本実施の形態の非接触型ＩＣカードも電源回路１１１の回路構成が第１の実施の形態と異なっているので、以下、異なる部分を中心として説明し、第１の実施の形態と同様な部分については詳細な説明を省略する。
【００６４】図７は、本実施の形態の電源回路１１１の構成を示す図である。本実施の形態における電源回路１１１では、整流用素子として２個のＰチャンネルＭＯＳトランジスタ１５３及び１５４を用いている。ＰチャンネルＭＯＳトランジスタ１５３のソースとドレインは、端子１２６とＶＤＤＨ用出力端子１２７とにそれぞれ接続され、ゲートはＶＨＨＤ用出力端子１２７に接続されている。ＰチャンネルＭＯＳトランジスタ１５４のソースとドレインは、端子１２６と端子１２９とにそれぞれ接続され、ゲートは端子１２６に接続されている。このような構成により、その動作は第１及び第２の実施の形態における電源回路１１１と同じになる。
【００６５】本発明の半導体集積回路は、半導体基板としてコスト的に安価なＰ型の基板を使って製造されることが想定される。この場合、整流用のＭＯＳトランジスタとしてＮチャンネルのものを用いると、端子１２６の電圧が端子１２９の電圧よりも下がった時にＰ−ウェル内に流れる電流が基板全体に波及する。一方、本実施の形態のように、整流用のＭＯＳトランジスタをＰチャンネルで形成すると、端子１２６の電圧が端子１２９の電圧よりも下がった場合に流れる電流は、Ｎ−ウェル内で閉じるので、半導体集積回路全体の動作がより安定するという効果がある。
【００６６】以上、第２及び第３の実施の形態では、電源回路１１１における二電圧整流回路に用いる整流用素子として、２個のＮチャンネルＭＯＳトランジスタを用いた場合と、２個のＰチャンネルＭＯＳトランジスタを用いた場合とについて説明した。ここで、整流ダイオードも含めて各種整流用素子を混合して用いることも可能であることは勿論であり、例えば整流用素子の１個をＮチャンネルＭＯＳトランジスタとし、他の１個をＰチャンネルＭＯＳトランジスタとしても、その動作は上記に説明したものと同じになる。
【００６７】（実施の形態４）次に、本発明の第４の実施の形態について説明する。一般に回路を安定して動作させるためには電源電圧の変化は小さい方が好ましいため、本実施の形態では、ＶＤＤＨの電圧の変化に対するＶＤＤの電圧の変化を小さくする方法について説明する。なお、本実施の形態の非接触型ＩＣカードは、電圧調整回路１１２の回路構成が第１の実施の形態と異なっているので、第１の実施の形態と異なる部分を中心として説明し、第１の実施の形態と同じ部分については詳細な説明を省略する。
【００６８】図８は、本実施の形態における電圧調整回路１１２の構成を示す図である。同図に示されるように、本実施の形態では、第１の実施の形態で説明した容量素子１４２とグランドとの間に、さらに第２の容量素子１４３を設けている。ここで、第１の容量素子１４２の容量をＣ１、第２の容量素子１４３の容量をＣ２とした場合、ＶＤＤＨの電圧がｄＶ変化したとすると、基準電圧発生回路１１２２からの基準電圧は、Ｃ１／（Ｃ１＋Ｃ２）×ｄＶだけ変化することになる。従って、ＶＤＤＨの電圧がｄＶ変化した場合のＶＤＤの最大電圧は、Ｖｍａｘ±Ｃ１／（Ｃ１＋Ｃ２）×ｄＶとなり、第１の実施の形態に比べてＶＤＤＨの電圧の変化に対するＶＤＤの電圧の変化を小さくすることができる。
【００６９】（実施の形態５）次に、本発明の第５の実施の形態について説明する。本実施の形態では、第４の実施の形態と同様に、ＶＤＤＨの電圧の変化に対するＶＤＤの電圧の変化を小さくする別の方法について説明する。なお、本実施の形態の非接触型ＩＣカードも、電圧調整回路１１２の回路構成が第１の実施の形態と異なっているのみであるから、第１の実施の形態と同じ部分については詳細な説明を省略する。
【００７０】図９は、本実施の形態における電圧調整回路１１２の構成を示す図である。同図に示されるように、本実施の形態では、基準電圧発生回路１１２２の出力と電源回路１１１からの出力との間に、直列に２つの容量素子１４２、１４４を設け、当該二つの容量素子の中間ノードをレギュレータ回路１１２１に入力するようにしている。ここで、電源回路１１１の側の第１の容量素子１４２の容量をＣ１、基準電圧発生回路１１２２の側の第２の容量素子１４４の容量をＣ２とした場合、レギュレータ回路１１２１に入力される電圧は、容量分割によりＶｒｅｆ＋（ＶＤＤＨ−Ｖｒｅｆ）×Ｃ１／（Ｃ１＋Ｃ２）となる。従って、電源回路１１１からのＶＤＤＨの電圧がｄＶだけ変化した場合、レギュレータ回路１１２１に基準電圧として入力される電圧は、Ｃ１／（Ｃ１＋Ｃ２）×ｄＶだけ変化することになり、第４の実施の形態と同様に、ＶＤＤの電圧の変化を大きくしたくない場合に有効な方法となる。
【００７１】（実施の形態６）次に、本発明の第６の実施の形態について説明する。図１０は、本実施の形態における電圧調整回路１１２の構成を示す図である。同図に示されるように、本実施の形態では、第１の実施の形態における容量素子１４２が、ＰｃｈＭＯＳトランジスタ１４５で構成されることを特徴としている。ＰｃｈＭＯＳトランジスタ１４５のゲートは、レギュレータ回路１１２１ヘの基準電圧の入力に接続され、ＰｃｈＭＯＳトランジスタ１４５のソース、ドレイン、及び基板は、電源回路１１１からの出力であるＶＤＤＨに接続されている。
【００７２】ＰｃｈＭＯＳトランジスタ１４５のゲート電圧は、ソース、ドレイン、基板の電圧より低い。ＰｃｈＭＯＳトランジスタ１４５がオンし、容量素子として働くことができる。本実施の形態の構成にすることにより、ＭＯＳトランジスタのゲート容量を用いることができ、容量素子の面積を小さくすることができる。換言すればチップ面積を小さくすることができ、コストを削減することができる。
【００７３】（実施の形態７）次に、本発明の第７の実施の形態について説明する。本実施の形態でも、これまでの実施の形態と電圧調整回路１１２の構成が異なっているので、以下、異なる部分について説明する。図１１は、本実施の形態の電圧調整回路１１２の構成を示す図である。同図に示されるように、本実施の形態では、レギュレータ回路１１２１の入力ノードとグランドとの間にＮｃｈＭＯＳトランジスタ１４６を備えている。さらにＮｃｈＭＯＳトランジスタ１４６のゲートはパワーオンリセット回路１４７に接続されている。パワーオンリセット回路１４７は電源（ＶＤＤＨ）とグランドとの間に設けられた抵抗１６１、容量素子１６２、及び抵抗１６１、容量素子１６２の中間ノードを入力とするインバータ素子１６３で構成されている。なお、本実施の形態では、パワーオンリセット回路１４７をＶＤＤＨと接続するようにしたが、ＶＤＤＬに接続するようにしてもよい。
【００７４】本実施の形態のようにパワーオンリセット回路を設ける理由は、非接触型ＩＣカード１００がリーダーライターに接近することにより、電源回路１１１により電源電圧が発生した場合（以下、「電源投入時」という。）において、電源電圧の上昇が急激であることによる非接触型ＩＣカード１００の内部回路の破壊を防止することにある。従って、以下、電源投入時のパワーオンリセット回路１４７の動作について説明する。
【００７５】非接触型ＩＣカード１００の用途などにもよるであろうが、電源投入時には電源電圧ＶＤＤＨ（若しくはＶＤＤＬ）は急速に立ち上がることが多いと考えられる。しかしながら、抵抗１６１と容量素子１６２の中間ノードの電圧は、容量素子１６２が充電されるまでは上昇しない。すなわち、抵抗１６１を通して容量素子１６２が充電されるため、容量素子１６２を充電するまでにはある程度の時間がかかる。従ってインバータ素子１６３への入力は電源投入当初はＬであり、ある程度の時間の後容量素子１６２が充電されＨになる。逆にインバータ素子１６３の出力側から見れば、出力は当初Ｈであり、ある程度の時間の後Ｌになる。
【００７６】容量素子１６２が充電され、インバータ素子１６３の出力がＬになるまでの間はＮｃｈＭＯＳトランジスタ１４６はオン状態となっている。ここで、本実施の形態の基準電圧発生回路１１２２は、電源投入直後は動作が不安定であり厳密な基準電圧を発生することは出来ない。一方で、電源投入時においても容量素子１４２によるカップリングは発生するため、ＶＤＤＨの電圧が０からＶまで上昇したとすれば、レギュレータ回路１１２１に入力される基準電圧ノードの電圧も少なくともＶまで上昇することになる。
【００７７】しかしながら、本実施の形態の構成では、インバータ素子１６３の出力がＬとなるまでの間はＮｃｈＭＯＳトランジスタ１４６がオン状態となっているため、グランドに電流が流れ、レギュレータ回路１１２１に入力される基準電圧の上昇が抑えられ、従って、ＶＤＤＨの電圧とレギュレータ回路１１２１に入力される基準電圧との間に電圧差が生じるため、レギュレータ回路１１２１が動作し、出力されるＶＤＤの電圧を下げる。すなわち電源投入時の電源電圧の上昇が大きすぎるような場合であっても、電源投入直後にレギュレータ回路１１２１を動作させることができることになる。これにより、非接触型ＩＣカード１００が急激にリーダーライターに接近し、電源回路１１１から出力される信号の電圧が急激に上昇したような場合に、レギュレータ回路１１２１が動作しないことで内部回路に過電圧の信号が流れることによる内部回路の破壊を防止することができる。
【００７８】（実施の形態８）次に本発明の第８の実施の形態について説明する。本実施の形態では、第７の実施の形態において、パワーオンリセット回路１４７の構成を変更したものであるので、以下、第７の実施の形態と異なる点について説明する。図１２は、本実施の形態の電圧調整回路１１２の構成を示す図である。同図に示されるように、本実施の形態のパワーオンリセット回路１４８は、抵抗１６１と並列にＰｃｈＭＯＳトランジスタ１６４を備えたものである。以下、その動作について説明する。
【００７９】最初の電源投入時は、ＰｃｈＭＯＳトランジスタ１６４が動作しないため、第７の実施の形態と同じ動作となる。その後、電源が切られ直ぐに再び電源が投入された場合、具体的には、非接触型ＩＣカード１００が一端リーダーライターから離れ、その後すぐに、再びリーダーライターに近づいたような場合について説明する。最初の電源投入により充電された容量素子１６２は、抵抗１６１を介して放電される。しかし、第７の実施の形態で説明したように、電源投入時の内部回路の破壊を防止するという目的のためには、一般的に抵抗１６１の抵抗値はあまり小さくはしない方が好ましいと考えられるため、抵抗１６１を介した容量素子１６２の放電には多少の時間がかかることになる。
【００８０】このような場合に、ＰｃｈＭＯＳトランジスタ１６４がないとすれば、電源が一端切られた後、直ぐに再度電源が投入されたような場合には、容量素子１６２がまだ充電されたままになっている場合があり得る。かかる場合、再度の電源投入時のインバータ素子１６３の入力がＨとなり、出力がＬとなるため、電源投入時のＮｃｈＭＯＳトランジスタ１４６がオフ状態となってしまう。
【００８１】一方、電源再投入時には、容量素子１４２によるカップリングが再び発生し、レギュレータ回路１１２１に基準電圧として入力される電圧値が再び電源電圧まで上昇する。上記のような場合には、ＮｃｈＭＯＳトランジスタ１４６はオフ状態であるから、レギュレータ回路１１２１に基準電圧として入力される電圧と電源電圧とが等しくなるため、レギュレータ回路１１２１が動作しなくなってしまう。
【００８２】本実施の形態では、電源が切られた場合にＰｃｈＭＯＳトランジスタ１６４がオン状態となるため、容量素子１６２に充電された電荷を速やかに放電することができる。従って、再び電源が入れられた場合においてもインバータ素子１６３の入力をより確実にＬとすることができる。その結果、電源再投入時のインバータ素子１６３の出力をＨとしてＮｃｈＭＯＳトランジスタ１４６をオン状態とすることができるため、容量素子１４２によるカップリングが発生しても、レギュレータ回路１１２１に基準電圧として入力される電圧と、ＶＤＤＨの電圧との間に差が生じさせることができ、レギュレータ回路１１２１を動作させることができる。
【００８３】＜変形例＞以上、本発明の種々の実施の形態について説明してきたが、本発明の内容が、上記実施の形態に示された具体例に限定されないことは勿論であり、例えば、以下のような変形例を考えることができる。
（１）本発明における半導体集積回路においては、レギュレータ回路１１２１、基準電圧発生回路１１２２の回路構成は特に限定されない。即ち、上記各実施の形態では、レギュレータ回路１１２１は、ＰｃｈＭＯＳトランジスタとＰＮＰ型バイポーラトランジスタにより構成しているが、全てバイポーラトランジスタで構成しても良いし、全てＭＯＳトランジスタで構成してもよい。基準電圧を入力し、その値に応じて出力電圧の最大値が決まる形式のレギュレータ回路ならば本発明を適用することは可能である。
【００８４】（２）基準電圧発生回路１１２２についても、電源電圧（ＶＤＤＨ）の変化に対して発生する基準電圧が変化しないものであれば、本発明に適用することはできる。一例をあげれば、本発明において実施の形態にあげたうちレギュレータ回路１１２１の基準電圧をグランドに接続し、その電源側に定電流回路を備えた回路構成が考えられる。
【００８５】（３）容量素子の形式については、上記第６の実施の形態において、ＰｃｈＭＯＳトランジスタを例にとり説明したが、他の形式であってもよい。例えば、強誘電体キャパシタを用いてもよいし、層間容量を用いても良い。また、パワーオンリセット回路は、本実施の形態では、電源投入直後のみ作動するように時間制御により構成したものを例に示したが、一定電源電圧以下の場合に作動するように電圧制御の方法により構成しても良い。
【００８６】（４）上記実施の形態では、電源回路１１１として二電圧整流回路を用いた場合について説明した。これは、リーダーライターから電波により供給される電力を有効に利用し、リーダーライターと非接触型情報媒体との間の距離が遠い場合でも誤動作等を防止することを可能とし、両者の間の利用可能距離を従来よりも延長することができるという効果を奏するものであるが、電源回路１１１の構成はこれに限定されるわけではなく、従来通りの全波整流回路を用いるようにしてもよい。
【００８７】（５）また、上記第２の実施の形態から第３の実施の形態では、電源回路１１１の種々の構成について、また、第４の実施の形態から第８の実施の形態では、電圧調整回路１１２の種々の構成について、それぞれ説明したが、それらを適宜組合せて半導体集積回路を構成することも可能である。
【００８８】
【発明の効果】以上のように、本発明の第１の半導体集積回路は、交流電力を直流電力に整流する整流回路と、整流された直流電力が入力される入力端子と、出力端子と、基準電圧が入力される制御端子とを備え、前記出力端子から出力される電圧値が、前記制御端子に入力される基準電圧に基づいて決定される電圧値を超えないように出力するレギュレータ回路を含む半導体集積回路において、前記直流電力の電圧値の変化に連動して、前記制御端子に入力される基準電圧を変更する基準電圧変更回路を備えているので、例えばＩＣカードなどの非接触型情報媒体に搭載した場合に、搬送波から供給される電力が過電圧状態となったような場合でも、当該搬送波に重畳されたデータの誤判別などの問題点に対処することができるという効果がある。
【００８９】また、本発明の第２の半導体集積回路は、不揮発性メモリと、当該不揮発性メモリに対するデジタルデータの書き込みを行うデジタル回路とを含み、整流された直流電力により駆動される半導体集積回路において、交流電力を整流して電圧値の異なる二系統の直流電力を並行して出力する二電圧整流回路を含み、当該二電圧整流回路から出力される電圧値が高い側の直流電力を前記不揮発性メモリとデジタル回路のうちの一方の駆動に用い、電圧値が低い側の直流電力を他方の駆動に用いることとしているので、例えば非接触型情報媒体に適用した場合、搬送波により供給される駆動電力の利用効率を向上させることができ、もって電力供給源と非接触型情報媒体との間の距離が離れた場合でも、従来より安定した動作を実現することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る非接触型ＩＣカード１００の全体構成を説明するためのブロック図である。
【図２】本発明の第１の実施の形態における電源回路１１１の構成を示す図である。
【図３】二電圧整流回路を用いた電源回路１１１の動作原理について説明するための図である。
【図４】本発明の第１の実施の形態における電圧調整回路１１２の構成を示す図である。
【図５】第１の実施の形態における電圧調整回路１１２の動作について説明するための図である。
【図６】第２の実施の形態における電源回路１１１の構成を示す図である。
【図７】第３の実施の形態における電源回路１１１の構成を示す図である。
【図８】本発明の第４の実施の形態における電圧調整回路１１２の構成を示す図である。
【図９】本発明の第５の実施の形態における電圧調整回路１１２の構成を示す図である。
【図１０】本発明の第６の実施の形態における電圧調整回路１１２の構成を示す図である。
【図１１】本発明の第７の実施の形態における電圧調整回路１１２の構成を示す図である。
【図１２】本発明の第８の実施の形態における電圧調整回路１１２の構成を示す図である。
【図１３】従来の一般的な非接触型ＩＣカードの構成の一例を模式的に示す機能ブロック図である。
【図１４】リーダーライター９９０から送信される搬送波の具体的な構造の一例を示す図である。
【図１５】従来の電源回路９１１の内部構成の一例を示す図である。
【図１６】従来第１レギュレータ回路９１２として用いられていた回路の構成の一例を示す図である。
【符号の説明】
１００ 非接触型ＩＣカード
１１０ 半導体集積回路
１１１ 電源回路
１１２ 電圧調整回路
１１２１ 第１レギュレータ回路
１１２２ 基準電圧発生回路
１１３ 変復調回路
１１４ ロジック回路
１１５ 不揮発性メモリ
１１６ 第２レギュレータ回路
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、当該半導体集積回路を搭載した非接触型情報媒体、及び半導体集積回路の駆動方法に関する。
【０００２】
【従来の技術】近年、コイルの相互誘導現象を利用して、所定波長の電波を用いて電力の供給を行うとともにデータの送受信を行うようにした、ＩＣカードなどの非接触型情報媒体が実用化の段階に入っている。係る非接触型情報媒体の一例としてのＩＣカードは、ＩＣカードとの間で電波の送受信を行うリーダーライターと当該ＩＣカードとの間で通信が可能な距離によって、大きく近接型、近傍型などに分類されており、それぞれについての標準規格も整いつつあるところである。
【０００３】特にリーダーライターから、１ｃｍから約２０ｃｍ程度までの距離で用いることが可能な近接型のＩＣカードは、例えば定期券等の用途に用いるとすれば、駅の改札口などで定期入れからＩＣカードを取り出すことなく、リーダーライターとの非接触状態での情報のやり取りに基づいて改札口のゲートの開閉制御を行うことも可能となるなど、極めて広い範囲で適用される可能性を有するものである。
【０００４】しかしながら、広い範囲に適用されるにはＩＣカードの小型軽量化が重要となる他、適用範囲が広がるほどＩＣカードの取扱いが乱雑となる場合も増加すると予想されるため、係る乱雑な取扱いに対する故障のしにくさなども考慮して、ＩＣカードなどの非接触型情報媒体には、複雑な回路を小さい面積に収めた半導体集積回路が搭載されるのが通常となっている。
【０００５】以下、半導体集積回路を搭載した一般的な非接触型ＩＣカードの構成について説明する。図１３は、一般的な非接触型ＩＣカードの構成の一例を模式的に示す機能ブロック図である。なお同図には、ＩＣカード９００の他に、ＩＣカード９００と電波の送受信を行うリーダーライター９９０も示されている。以下、同図に示されるＩＣカード９００の構成及び動作について簡単に説明する。
【０００６】ＩＣカード９００には、リーダーライター９９０に接続されたアンテナコイル９９１との間で電波の送受信を行うためのアンテナコイル９８１が設けられており、アンテナコイル９９１から送信される電波を受けて、アンテナコイル９８１の両端に発生した交流電圧がＩＣカード９００に搭載された半導体集積回路９１０へと入力される。なお、９８２は同調用の容量素子である。
【０００７】尚、受信用のアンテナコイル９８１は一般的には非接触型ＩＣカード９００の半導体集積回路９１０の外部に接続される。同調用の容量素子９８２は非接触型ＩＣカード９００の半導体集積回路９１０の外部に接続されることが多いが、半導体集積回路９１０の内部に構成される場合もある。ＩＣカード９００は、リーダーライター９９０から送信される、ＡＳＫ変調（振幅変調）された信号を受信して、当該信号から半導体集積回路９１０の駆動用電力を得るとともに、リーダーライター９９０から伝送されるデータを取得する。リーダーライター９９０から送信される搬送波の具体的な構造の一例を図１４に示す。同図に示されるように、ＡＳＫ変調された搬送波は、振幅の小さい部分が０のデータを、振幅の大きい部分が１のデータを表している。
【０００８】半導体集積回路９１０は、電源回路９１１、第１レギュレータ回路９１２、変復調回路９１３、ロジック回路９１４、不揮発性メモリ９１５、降圧回路９１６、第２レギュレータ回路９１７を含んでいる。なお、ここでは、降圧回路９１６を設ける場合について説明するが、後述の理由により降圧回路９１６の代わりに昇圧回路を用いることも可能である。
【０００９】図１５は、電源回路９１１の内部構成を示す図である。同図に示されるように、従来のＩＣカード９００では、電源回路９１１として一般的な全波整流回路９１１１及び平滑用の容量素子９１１２を用いており、ここで、アンテナコイル９８１の両端に発生した交流電圧が整流されて直流電圧ＶＣＣとなる。整流された電流は、第１レギュレータ回路９１２により所定の電圧値より高くならないように制御されて変復調回路９１３やメモリ９１５を動作させるための電圧となる他、降圧回路９１６により降圧され、第２レギュレータ回路９１７により所定の電圧値より高くならないように制御されてロジック回路９１４の駆動電力を供給する。
【００１０】なお、図１３には特に図示していないが、第１レギュレータ回路９１２を通過した電流はクロック生成回路などのアナログ回路に対して駆動電力を供給する。クロック生成回路とは、アンテナコイル９８１の両端に発生した交流電圧から、ロジック回路９１４及び不揮発性メモリ９１５を動作させるためのクロック信号を生成する回路である。
【００１１】通常、ロジック回路９１４などのディジタル回路は比較的低い電圧（約２〜３Ｖ）で動作するのに対し、不揮発性メモリ９１５にはこれよりも高い電圧を供給する必要がある。例えばＦｅＲＡＭでは約３〜７Ｖ、ＥＥＰＲＯＭでは約１０Ｖ以上（書き込み、消去時）の電圧が必要である。これに対応するため、上記のように、従来の非接触型ＩＣカード９００では、電源回路９１１において発生した電圧を降圧回路９１６で降圧してロジック回路９１４に供給するようにしている。もっとも、電源回路９１１でロジック回路９１４を動作させるための低い電圧を発生させるようにして、昇圧回路で昇圧し、変復調回路９１３やクロック生成回路などのアナログ回路や不揮発性メモリ９１５を動作させるようにすることもできる。
【００１２】また、図１４に示したように、ＩＣカード９００とリーダーライター９９０との間で送受信されるデータは交流電圧に重畳されており、非接触型ＩＣカード９００がリーダーライター９９０からのデータを受信する場合には、変復調回路９１３で復調され、非接触型ＩＣカード９００がリーダーライター９９０にデータを送信する場合には、変復調回路９１３で変調される。非接触型ＩＣカード９００とリーダーライター９９０との間で送受信されるデータはロジック回路９１４で制御され、不揮発性メモリ９１５に蓄えられる。
【００１３】さて、コイルの相互誘導現象を利用して電力の供給及びデータの送受信を行うようにした非接触型ＩＣカード９００では、電源供給源であるリーダーライター９９０と非接触型ＩＣカード９００との間の距離により、電源回路９１１において発生する電源電圧が変化する。特に上記両者の間の距離が非常に近くなると過電圧が発生し、非接触型ＩＣカード９００の内部回路を破壊する恐れがあることから、かかる不具合を防止するため、電源発生回路９１１の他に第１及び第２のレギュレータ回路９１２及び９１７を設けておき、一定電圧以上の電源電圧にならないような回路構成を行っている。
【００１４】図１６は、従来第１レギュレータ回路９１２として用いられていた回路の構成の一例を示す図である。電源回路９１１からの出力（図中、「ＶＣＣ」で表す。）とグランドとの間には、２つのＰチャネルＭＯＳトランジスタ（以下、「ＰｃｈＭＯＳトランジスタ」と表記する。）９３１及び９３２が直列に接続され、第１のＰｃｈＭＯＳトランジスタ９３１のゲートとドレインはショートされ、ソースはＶＣＣに接続されている。
【００１５】また、第１のＰｃｈＭＯＳトランジスタ９３１のドレインは第２のＰｃｈＭＯＳトランジスタ９３２のソースに接続されている。第２のＰｃｈＭＯＳトランジスタ９３２のゲートは基準電圧発生回路９３３の出力に接続され、ドレインがグランドに接続されている。２つのＰｃｈＭＯＳトランジスタ９３１、９３２の中間ノードは、第１のＰＮＰ型バイポーラトランジスタ９３４のベースに接続され、第１のＰＮＰ型バイポーラトランジスタ９３４のコレクタはグランドに接続され、エミッタは抵抗９３５を介してＶＣＣに接続されている。また、第１のＰＮＰ型バイポーラトランジスタ９３４のエミッタは第２のＰＮＰ型バイポーラトランジスタ９３６のベースに接続され、そのコレクタはグランドに接続され、エミッタは内部の変復調回路９１３や不揮発性メモリ９１５への電源（図中、「ＶＤＤ」と表す。）となる。
【００１６】以上のように構成された第１レギュレータ回路９１２の動作について、以下に簡単に説明する。図１６１６の第１レギュレータ回路９１２の第２のＰｃｈＭＯＳトランジスタ９３２のしきい値電圧をＶＧＳ、２つのＰＮＰ型バイポーラトランジスタ９３４、９３６のベース−エミッタ間電圧をそれぞれＶＢＥ１、ＶＢＥ２、基準電圧発生回路９３３により発生させた基準電圧をＶｒｅｆとすれば、電源回路９１１から出力されるＶＣＣの電圧がＶｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２より高くなった場合にはＰＮＰ型バイポーラトランジスタがオンしてレギュレータ回路から出力されるＶＤＤの電圧をＶｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２まで下げる。以下、第１レギュレータ回路９１２により調整される出力電圧ＶＤＤの暫定的な最大値（Ｖｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２）を「Ｖｍａｘ」と表す。この最大電圧制御の動作の詳細は以下の通りである。
【００１７】第２のＰｃｈＭＯＳトランジスタ９３２のゲート電圧には基準電圧発生回路９３３の出力が入力されるため、その電圧はＶｒｅｆとなっている。第２のＰｃｈＭＯＳトランジスタ９３２のしきい値をＶＧＳとすればそのソース電圧はＶｒｅｆ＋ＶＧＳとなる。ソース電圧がこれより高くなった場合には、第２のＰｃｈＭＯＳトランジスタ９３２がオンしてソース電圧をＶｒｅｆ＋ＶＧＳまで下げることになる。一方、第２のＰｃｈＭＯＳトランジスタ９３２のソース電圧がＶｒｅｆ＋ＶＧＳより低い場合には、第２のＰｃｈＭＯＳトランジスタ９３２はオフするので、電流が流れず、ソース電圧は第１のＰｃｈＭＯＳトランジスタ９３１のドレインから流れ込む電流によりＶｒｅｆ＋ＶＧＳまで上昇する。従って、いずれの場合にも第２のＰｃｈＭＯＳトランジスタ９３２のソース電圧はＶｒｅｆ＋ＶＧＳとなる。
【００１８】次に、第１のＰｃｈＭＯＳトランジスタ９３１の動作について説明する。上述したとおり第２のＰｃｈＭＯＳトランジスタ９３２のソースと第１のＰｃｈＭＯＳトランジスタ９３１のドレインとは接続されており、第１のＰｃｈＭＯＳトランジスタ９３１のゲートとドレインも接続されている。第２のＰｃｈＭＯＳトランジスタ９３２のソース電圧はＶｒｅｆ＋ＶＧＳであるから、第１のＰｃｈＭＯＳトランジスタ９３１のゲート電圧はＶｒｅｆ＋ＶＧＳとなる。第１のＰｃｈＭＯＳトランジスタ９３１のしきい値電圧をＶＧＳ２とすれば、ＶＣＣの電圧がＶｒｅｆ＋ＶＧＳ＋ＶＧＳ２より高くなった場合には、第１のＰｃｈＭＯＳトランジスタ９３１はオンする。
【００１９】次に第１のＰＮＰ型バイポーラトランジスタ９３４の動作について説明する。前述したとおり第１のＰＮＰ型バイポーラトランジスタ９３４のベース電圧はＶｒｅｆ＋ＶＧＳとなっている。第１のＰＮＰ型バイポーラトランジスタ９３４のエミッタ−ベース間はＰＮ接合のため、エミッタ−ベース間に電流を流すためには、ベース−エミッタ間電圧ＶＢＥ１がダイオードの順方向電圧以上である必要がある。
【００２０】従って、第１のＰＮＰ型バイポーラトランジスタ９３４に電流が流れている場合には、そのエミッタ電圧は、Ｖｒｅｆ＋ＶＧＳ＋ＶＢＥ１となっている。次に第２のＰＮＰ型バイポーラトランジスタ９３６の動作について説明する。第１のＰＮＰ型バイポーラトランジスタ９３４のエミッタは第２のＰＮＰ型バイポーラトランジスタ９３６のベースに接続されている。従って第２のＰＮＰ型バイポーラトランジスタ９３６のベース電圧はＶｒｅｆ＋ＶＧＳ＋ＶＢＥ１である。第２のＰＮＰ型バイポーラトランジスタ９３６のベース−エミッタ間電圧をＶＢＥ２とすれば、第１のＰＮＰ型バイポーラトランジスタ９３４と同様に考えて、そのエミッタ電圧は、上記Ｖｍａｘ（＝Ｖｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２）となる。
【００２１】従って、エミッタ電圧がこれ以上になれば、第２のＰＮＰ型バイポーラトランジスタ９３６がオンして、エミッタ電圧をＶｍａｘまで下げることになる。第２のＰＮＰ型バイポーラトランジスタ９３６のエミッタは第１レギュレータ回路９１２の出力であり、変復調回路９１３等への電源ＶＤＤである。すなわち、ＶＤＤの電圧はＶｍａｘよりも高くならないように制御されることとなる。
【００２２】尚、電源回路９１１より供給されるＶＣＣの電圧が前記Ｖｍａｘよりも低い場合は、第２のＰＮＰ型バイポーラトランジスタ９３６はオンしないため、第１レギュレータ回路９１２は動作せず、第１レギュレータ回路９１２から出力されるＶＤＤの電圧は電源回路９１１からのＶＣＣの電圧と同じになる。
【００２３】
【発明が解決しようとする課題】リーダーライター９９０と非接触型ＩＣカード９００との間のデータ転送にＡＳＫ変調（振幅変調）された搬送波を用いた場合、前述したように搬送波の振幅の大きさによりデータの０、１が定められる。振幅の大きい方をデータ１、小さい方をデータ０とした場合、図１４にも示したように、小さい方の振幅の大きさは０とするのではなく、ある程度の大きさの振幅が使われる。これはデータ０が続いた場合に搬送波が送られない状態となると、電源電圧（ＶＣＣ、ＶＤＤ）を発生させることができず、非接触型ＩＣカード９００を動作させることができないからである。
【００２４】ここで、振幅が小さい方の振幅の大きさが前述したＶｍａｘに対応する大きさに近い場合、データが遷移して振幅の大きい方となった場合にはＶＣＣの電圧がＶｍａｘより高くなるため第１レギュレータ回路９１２が動作し、ＶＤＤの電圧をＶｍａｘまで下げる。従って、データ０の場合とデータ１の場合とで、変復調回路９１３に供給されるＶＤＤの電圧の差が少なくなる。
【００２５】一方、受信データ信号が０であるか１であるかは、上記ＶＤＤを変復調回路９１３で復調することにより判別している。従って、データ０とデータ１とに対応する電圧値の差が小さくなると、変復調回路９１３で両者の判別が出来なくなったり、ノイズが入った場合に誤動作を起こす可能性が生じる。さらに、振幅の小さい方の振幅の大きさがＶｍａｘより高くなるような場合には、常に第１レギュレータ回路９１２が動作するため、第１レギュレータ回路９１２を通った後のＶＤＤの値からでは、もはやデータ０とデータ１との判別は不可能である。
【００２６】すなわち、リーダーライター９９０と非接触型ＩＣカード９００との間の距離が近すぎる場合には、データ０に対応するＶＤＤの電圧も十分に高くなるため、データ０とデータ１の判別が難しくなり、リーダーライター９９０から送信されてきたデータを判別し、不揮発性メモリ９１５に書き込むことができなくなる結果となる。
【００２７】以上のようにリーダーライター９９０と非接触型ＩＣカード９００との間の距離が近すぎる場合にはデータ判別が困難になるという問題点が発生するが、ＡＳＫ変調された電波により電力を供給する非接触型ＩＣカードでは、逆にリーダーライター９９０と非接触型ＩＣカード９００との距離が遠い場合の誤動作を防止する必要もある。
【００２８】上記従来の電源回路９１１では、全波整流回路により発生した電圧を降圧回路により降圧させ、若しくは昇圧回路により昇圧することにより、アナログ回路や不揮発性メモリ９１５に供給する電圧とロジック回路９１４に供給する電圧とを生成していた。しかしながら、上記従来の方法では、電波により供給される電力を十分に活用できず、結果としてリーダーライター９９０と非接触型ＩＣカード９００との間の利用可能距離が短くなるという問題点もある。
【００２９】本発明は、上記のような問題点に鑑みてなされたものであって、その第１の目的は、変復調回路に送られるデータ信号の電圧値が所定値以上に大きくならないような制御を行うレギュレータ回路が動作するような状況においても、データ０とデータ１の判別を行うことが可能な電圧値を供給することができる半導体集積回路を提供することにある。
【００３０】本発明の第２の目的は、リーダーライター９９０から電波により供給される電力を効率的に利用することができ、リーダーライター９９０と非接触型ＩＣカード９００との間の利用可能距離を従来よりも延長することが可能な半導体集積回路を提供することである。
【００３１】
【課題を解決するための手段】上記第１の目的を達成するために、本発明に係る半導体集積回路は、交流電力を直流電力に整流する整流回路と、整流された直流電力が入力される入力端子と、出力端子と、基準電圧が入力される制御端子とを備え、前記出力端子から出力される電圧値が、前記制御端子に入力される基準電圧に基づいて決定される電圧値を超えないように出力するレギュレータ回路を含む半導体集積回路において、前記直流電力の電圧値の変化に連動して、前記制御端子に入力される基準電圧を変更する基準電圧変更回路を備えることを特徴としている。
【００３２】この構成を備える半導体集積回路によると、整流回路により整流された直流電力の電圧値が変化した場合には、それに連動して前記レギュレータ回路からの出力電圧の最大値も変化することになり、その結果、前記直流電力の電圧値がＶｍａｘを超えるような場合でも、レギュレータ回路の出力から前記直流電力の電圧値の変化を検出することが可能となるため、上記に説明したようなデータの誤判別などの問題に対応することが可能となる。
【００３３】ここで、例えば、前記基準電圧変更回路はＣＲ時定数回路であり、第１の容量素子の一端が前記入力端子に接続され、抵抗素子の一端が前記基準電圧発生回路の出力端子に接続され、第１の容量素子と抵抗素子との中間点が前記制御端子に接続されるようにすることができる。この構成では、第１の容量素子によるカップリングのために、直流電力の電圧値の変化と連動して制御端子の電圧値が変化する。しかしながら、ＣＲ時定数回路の特性により決定される所定時間の経過後に、制御端子の電圧は所定の基準電圧に戻ることとなる。従って、上記したように直流電力の電圧値の変化を検出してデータの誤判別を防止することができるだけでなく、電源電圧が長時間にわたって所定の電圧を超えることによる内部回路への悪影響を少なくすることができる点でも好適である。
【００３４】ここで、前記基準電圧変更回路はさらに、一端が前記制御端子に接続され、他の一端がグランドラインに接続される第２の容量素子を含むことが好ましい。この構成では、直流電力の電圧値が変化した場合の、レギュレータ回路の出力電圧の変化量を小さく抑えることができるので、内部回路に供給する電源として、より安定した電源が得られることになるからである。
【００３５】また、前記基準電圧変更回路は、一端が前記入力端子に接続された第１の容量素子と、一端が前記基準電圧発生回路の出力端子に接続され、他端が前記第１の容量素子の他端と接続された第２の容量素子とを含み、前記制御端子が、前記第１の容量素子と前記第２の容量素子との中間点に接続されて構成されるようにしてもよい。この構成でも、直流電力の電圧値が変化した場合のレギュレータ回路の出力電圧の変化量を小さくすることができるからである。
【００３６】ここで、前記第１の容量素子は、ソース、ドレイン及び基板が前記入力端子に接続され、ゲートは、前記基準電圧発生回路の出力端子に接続された素子の当該出力端子とは逆側の一端と、前記制御端子との中間点に接続されるＭＯＳトランジスタにより構成されるようにすることができる。また、前記基準電圧変更回路はさらに、電源投入後、所定時間の経過後に、出力が第１の出力レベルから第２の出力レベルに変化するパワーオンリセット回路と、少なくとも三つの端子を有し、第１の端子が前記パワーオンリセット回路の出力に、第２の端子がグランドラインに接続されるとともに、前記パワーオンリセット回路の出力が第１の出力レベルの場合に第３の端子と前記第２の端子との間が導通状態となり、前記パワーオンリセット回路の出力が第２に出力レベルの場合に第３の端子と前記第２の端子との間が非通電状態となるスイッチング素子とを備え、前記スイッチング素子の第３の端子は、前記第１の容量素子と前記制御端子との中間点に接続されているものとすることが好ましい。半導体集積回路に駆動電力が供給され始めた時点においては、基準電圧発生回路が安定して動作せず、制御端子に適切な基準電圧が入力されない場合があるため、係る場合にレギュレータ回路が適切に動作しないことによる内部回路への悪影響を抑制することができるからである。
【００３７】具体的には、前記パワーオンリセット回路は、一端がグランドラインに接続された容量素子と、電源投入後、前記容量素子が充電されるまでは出力が第１の出力レベルとなり、前記容量素子が充電された後は出力が第２の出力レベルとなるインバータ素子とを含むものを用いることができる。この場合、前記パワーオンリセット回路は、一端が前記容量素子と前記インバータ素子の入力端子との中間点に接続され、他端が前記整流回路の直流電力出力端子に接続されている抵抗素子と、一端が前記容量素子と前記インバータ素子の入力端子との中間点に接続され、前記整流回路から直流電力が出力されない状態となった場合に導通状態となることにより、前記容量素子に充電された電荷を放電させるスイッチング素子とを含むことが好ましい。一旦駆動電力が供給され、電力供給が中断した後で再度駆動電力が供給されたような場合に、パワーオンリセット回路を構成する容量素子が完全に放電しないことによる問題の発生を防止することができるからである。
【００３８】なお、上記したような搬送波に重畳されたデジタルデータの誤判別は、具体的には、例えば、前記半導体集積回路はさらに、前記レギュレータ回路からの出力を微分する微分回路と、当該微分回路からの出力に基づき、前記直流電力の電圧値の変化を検出する検出手段とを備えることで実現することが可能である。また、本発明の第２の目的は、不揮発性メモリと、当該不揮発性メモリに対するデジタルデータの書き込みを行うデジタル回路とを含み、整流された直流電力により駆動される半導体集積回路において、交流電力を整流して電圧値の異なる二系統の直流電力を並行して出力する二電圧整流回路を含み、当該二電圧整流回路から出力される電圧値が高い側の直流電力を前記不揮発性メモリとデジタル回路のうちの一方の駆動に用い、電圧値が低い側の直流電力を他方の駆動に用いることを特徴とする半導体集積回路により達成される。
【００３９】この構成では、電源回路として二電圧整流回路を用い、当該二電圧整流回路により並行して出力される二系統の直流電力を、それぞれ不揮発性メモリやデジタル回路の駆動電力として用いることができるので、各々の回路に適した電圧の駆動電力を供給することが可能となり、もって回路の消費電力の増大を抑え、電源電力を効率的に利用することができる。
【００４０】従って、係る半導体集積回路を非接触型ＩＣカードなどの非接触型情報媒体に搭載した場合には、例えば所定波長の電波により、外部から非接触状態で供給される駆動電力を効率的に利用することができるため、リーダーライターなどの電力供給源とＩＣカードなどの非接触型情報媒体との間の距離が比較的遠い場合でも、電力の不足に起因する非接触型情報媒体の誤動作を抑制することができる。
【００４１】
【発明の実施の形態】以下、本発明に係る半導体集積回路及び当該半導体集積回路を搭載した非接触型情報媒体の実施の形態について、図面を参照しながら説明する。
（実施の形態１）まず、本発明の第１の実施の形態について説明する。なお、本実施の形態では、半導体集積回路を搭載した非接触型情報媒体の一例として、半導体集積回路を非接触型ＩＣカードに搭載した場合について説明を行う。
【００４２】（１）非接触型ＩＣカード１００の全体構成図１は、本発明の実施の形態に係る非接触型ＩＣカード１００の全体構成を説明するためのブロック図である。同図に示されるように、本実施の形態の非接触型ＩＣカード１００には半導体集積回路１１０が搭載されており、当該半導体集積回路１１０は、電源回路１１１、電圧調整回路１１２、変復調回路１１３、ロジック回路１１４、不揮発性メモリ１１５、第２レギュレータ回路１１６を含んでいる。特に図示はしないが、変復調回路１１３以外のアナログ回路として、クロック生成回路なども含まれていることは上記従来技術の非接触型ＩＣカードと同様である。
【００４３】電源回路１１１に接続されているアンテナコイル１８１及び同調用の容量素子１８２、ロジック回路１１４及び不揮発性メモリ１１５については、上記従来技術のものと同様であるから、ここでの詳細な説明は省略する。以下、本実施の形態の電源回路１１１、電圧調整回路１１２などについて詳細に説明する。図２は、本実施の形態の電源回路１１１の構成を示す図である。同図に示されるように、電源回路１１１は、アンテナコイル１８１の両端に発生した交流電圧から、ロジック回路１１４に供給される約２〜４Ｖの電圧（ＶＤＤＬ）と、変復調回路１１３などのアナログ回路や不揮発性メモリ１１５に供給される約４〜８Ｖの電圧（ＶＤＤＨ）をそれぞれ個別に生成するように二電圧整流回路を用いて構成されている。
【００４４】即ち、本実施の形態の電源回路１１１は、二つの整流用のダイオード１２１、１２２、及び二つの平滑用の容量素子１２３、１２４を備えている。端子１２５は容量素子１２３と容量素子１２４との結合点に接続され、端子１２６は、ダイオード１２１のアノード及びダイオード１２２のカソードに接続されている。ダイオード１２１のカソードは容量素子１２３のもう一方の端子とＶＤＤＨ用出力端子１２７に、ダイオード１２２のアノードは、容量素子１２４のもう一方の端子とグランドに接続される端子１２９に、それぞれ接続されている。なお、二つの容量素子１２３、１２４の結合点は、ＶＤＤＬ用出力端子１２８に接続されている。
【００４５】この電源回路１１１の動作原理について、図３を参照しながら説明する。アンテナコイル１８１に不図示のリーダライターからの電波があたると、まず、図３（ａ）に示されるように、アンテナコイル１８１両端に交流電圧（ＶＢ−ＶＡ）が発生する。ここで、ＶＡとは端子１２５の電圧、ＶＢとは端子１２６の電圧を表すものとする。電圧ＶＢが電圧ＶＡよりも高い場合には、端子１２６→ダイオード１２１→容量素子１２３→端子１２５という経路で電流が流れ、ＶＤＤＨ用出力端子１２７とＶＤＤＬ用出力端子１２８との間に図３（ｂ）に示すような電圧が発生する。前記したように、ＶＤＤＨ用出力端子１２７は、アナログ回路や不揮発性メモリ１１５等に電圧を供給する出力端子である。
【００４６】一方、電圧ＶＢが電圧ＶＡよりも低い場合には、端子１２５→容量素子１２４→ダイオード１２２→端子１２６という経路で電流が流れ、グランドに接続された端子１２９とＶＤＤＬ用出力端子１２８との間に、同じく図３（ｂ）に示すような電圧が発生する。前記したように、ＶＤＤＬ用出力端子１２８は、ロジック回路１１４に電圧を供給する出力端子である。さらに、図３（ｃ）に示すように、ＶＤＤＨ用出力端子１２７とＶＤＤＬ用出力端子１２８との間に発生した電圧は、平滑用の容量素子１２３により、また、端子１２９とＶＤＤＬ用出力端子１２８との間に発生した電圧は、平滑用の容量素子１２４により、それぞれ平滑化され、図３（ｄ）に示すように、それぞれ直流電圧に変換される。したがって、ＶＤＤＨ用出力端子１２７とＶＤＤＬ用出力端子１２８との間、及び端子１２９とＶＤＤＬ用出力端子１２８との間に、ほぼ等しい電圧が発生する。
【００４７】ここで、端子１２９を基準に考えると、ＶＤＤＨ用出力端子１２７の電圧は、ＶＤＤＬ用出力端子１２８の電圧のほぼ二倍となる。発生した電圧は、ＶＤＤＨ用出力端子１２７、ＶＤＤＬ用出力端子１２８から、それぞれ半導体集積回路１１０の中の変復調回路１１３、不揮発性メモリ１１５、およびロジック回路１１４などにそれぞれ供給され、これにより非接触型ＩＣカード１００の全体が動作する。比較的高い電圧（４Ｖ程度）を供給しなければ動作しない不揮発性メモリ１１５は、ＶＤＤＨ用出力端子１２７から電源の供給を受け、比較的低い電圧（２Ｖ程度）で動作するロジック回路１１４は、ＶＤＤＬ用出力端子１２８から電源の供給を受ける。もっとも、アナログ回路としての変復調回路１１３、クロック生成回路などについては、非接触型ＩＣカード１００の仕様などに応じて、ＶＤＤＬ用出力端子１２８から電源の供給を受けるようにしてもよい。
【００４８】さて、以上に説明したように、本実施の形態では電源回路１１１に二電圧整流回路を用いているが、リーダーライターから送信されてくるデータを判別して不揮発性メモリ１１５に書込むためには、ＶＤＤＨ用出力端子１２７からの出力を変復調回路１１３に入力する必要があり、ここでＶＤＤＨ用出力端子１２７からの電圧が一定以上とならないように、従来と同様のレギュレータ回路を接続するとすれば、リーダーライターと非接触型ＩＣカード１００との間の距離が近すぎた場合にデータの判別ができない場合が生じ得ることになる。本実施の形態の非接触型ＩＣカード１００では、電圧調整回路１１２として、従来のレギュレータ回路に所定の回路を付加した回路構成とすることにより、ＶＤＤＨ用出力端子１２７からの電圧を略一定以上とならないような制御を行うとともに、リーダーライターから送信されたデータが０から１、若しくは１から０に変化したことが検出できるようにしている。以下、本実施の形態における電圧調整回路１１２の詳細について説明する。
【００４９】図４は、本実施の形態における電圧調整回路１１２の構成を示す図である。同図に示される電圧調整回路１１２の中で、第１レギュレータ回路１１２１は、データが０であるか１であるかを判別するために変復調回路１１３に入力される電圧であるＶＤＤＨが、動作対象となる回路の最大定格電圧を超え、回路に問題が生じることを防止するために設けられるものであり、この第１レギュレータ回路１１２１及び基準電圧発生回路１１２２については、従来技術として説明したものと同様に動作するものであるから、ここでの詳細な説明は省略する。
【００５０】本実施の形態の電圧調整回路１１２においては、第２のＰｃｈＭＯＳトランジスタ１３２のゲートと基準電圧発生回路１１２２の出力との間に抵抗１４１が設けられているとともに、当該抵抗１４１の、第２のＰｃｈＭＯＳトランジスタ１３２の側の端子と、電源回路１１１のＶＤＤＨ用出力端子からの出力との間には、容量素子１４２が設けられている。この抵抗１４１と、容量素子１４２の動作により、電源回路１１１から供給されるＶＤＤＨの電圧値が、第１レギュレータ回路１１２１により電圧値が調整された場合の最大電圧値（Ｖｍａｘ）を超える場合においても、受信したデータが０から１へと変化した場合、若しくは１から０へと変化した場合をそれぞれ検出することが可能となるように構成されたものである。
【００５１】以下、電圧調整回路１１２の動作について説明する。尚、以下の説明は、電源回路１１１から供給されるＶＤＤＨの電圧が十分に高い場合、即ち、少なくとも受信したデータが１（振幅の高い側）である場合に、ＶＤＤＨの電圧がＶｍａｘを超える場合について説明する。ＶＤＤＨの電圧が十分に高くない場合は、第１レギュレータ回路１１２１が動作せず、受信したデータの値が１の場合に、第１レギュレータ回路１１２１への入力であるＶＤＤＨの電圧が第１レギュレータ回路１１２１により下げられることがないのであるから、データの値が０であるか１であるかの判別に特に困難は生じないからである。
【００５２】なお、電源回路１１１より供給されるＶＤＤＨの電圧が上記Ｖｍａｘ（＝Ｖｒｅｆ＋ＶＧＳ＋ＶＢＥ１＋ＶＢＥ２）より低い場合は、第２のＰＮＰ型バイポーラトランジスタ１３６がオンしないため、ＶＤＤの電圧は、電源回路１１１より供給されるＶＤＤＨの電圧と同じになる。まず、本実施の形態の電圧調整回路１１２の特徴である容量素子１４２の動作について説明する。容量素子１４２は、電源回路１１１より供給される電源電圧ＶＤＤＨが安定状態にある場合には何も動作しない。以下にアンテナコイル１８１にリーダーライターから送信されたにＡＳＫ変調（振幅変調）された電波が入力された場合について、図５を参照しながら説明する。ＡＳＫ変調された信号は、図５（ａ）に示したような波形であり、これが電源回路１１１を通過することにより、整流、平滑され図５（ｂ）のような波形になる。これがＶＤＤＨの波形である。なお、図中、点線はＶｍａｘを示している。ここで、波の低いところをデータ０、高いところをデータ１とすれば、データ０からデータ１に遷移するところで電源電圧は急激に上昇する。ここで電源電圧の上昇幅をｄＶとする。第２のＰｃｈＭＯＳトランジスタ１３２のベースは、容量素子１４２を介してＶＤＤＨに接続されており、従って、この容量素子１４２によるカップリングにより、ＶＤＤＨの電圧がｄＶ上昇した場合には、第２のＰｃｈＭＯＳトランジスタ１３２のベース電圧もｄＶだけ上昇する。
【００５３】このことは、第１レギュレータ回路１１２１から見れば、基準電圧発生回路１１２２から出力される基準電圧がｄＶだけ上昇したことと同じである。即ち、最終的に第１レギュレータ回路１１２１から出力されるＶＤＤの最大値はＶｍａｘ＋ｄＶとなる。一方、第２のＰｃｈＭＯＳトランジスタ１３２のベースは抵抗１４１を介して基準電圧発生回路１１２２に接続されている。従って、基準電圧として第１レギュレータ回路１１２１に入力されることとなる電圧は、データが０から１に遷移した直後はＶｒｅｆ＋ｄＶであるが、抵抗１４１と容量素子１４２との特性値より算出される時定数により、時間の経過とともにＶｒｅｆに戻る。その結果、ＶＤＤの電圧の最大値もＶｍａｘに戻る。
【００５４】なお、抵抗１４１及び容量素子１４２の特性値について、抵抗１４１の抵抗値をＲ、容量素子１４２のキャパシタンスをＣとすると、具体的には、Ｒ＊Ｃの値がデータ転送速度よりも大きくなるように設定することが好ましい。例えばＲ＝１ＭΩ、データ転送速度が４．７μ秒であるとすると、Ｃの値は４．７ｐＦよりも大きくなるように設定する。
【００５５】逆に、データ１からデータ０に遷移する場合も同様に考えることができる。この場合には、第１レギュレータ回路１１２１へと入力される基準電圧がｄＶだけ下降したのと同じことになるから、遷移直後の第１レギュレータ回路１１２１の出力ＶＤＤの最大値はＶｍａｘ−ｄＶとなり、時間の経過とともにＶｍａｘへと戻ることになる。
【００５６】この波形を図５（ｃ）に示す。本実施の形態の復調回路１１３は、ＶＤＤの信号から微分信号を取得する微分回路を内部に備えており、この波形から対応する微分信号（パルス信号）を取得し、当該パルス信号をラッチすることにより、データが０から１、若しくは１から０へと遷移したことを検出することができるので、これにより、ＶＤＤＨの電圧値が過電圧状態となった場合でも、受信したデータが０であるか１であるかを判別することができる。図５（ｄ）は、上記微分信号の波形を示す図である。
【００５７】なお、第２レギュレータ回路１１６については、過電圧状態となった場合でもデータの誤判別といった問題は生じないので、従来のものと同様のものを用いることができる。以上に説明したように、本実施の形態の非接触型ＩＣカード１００では、電源回路１１１として二電圧整流回路を用いて構成しているため、極めて簡単な構成で、ＶＤＤＨ用出力端子１２７に、主として不揮発性メモリ１１５を動作させるための４Ｖ以上の高い電圧を発生させる一方で、同時にＶＤＤＬ用出力端子１２８に、ロジック回路１１４を動作させるための２Ｖ程度の低い電圧を発生させることができる。
【００５８】従って、非接触型ＩＣカード１００の回路動作と直接関係のない電力消費の原因となる昇圧回路あるいは降圧回路を必要としないため、リーダーライターから供給される全ての電力を非接触型ＩＣカード１００の動作に使用することができ、通常の動作を安定させることができる他、非接触型ＩＣカード１００のリーダーライターからの距離が比較的遠い場合でも安定した動作を実現することが可能となり、両者の間で通信可能な距離を伸ばすことができる。
【００５９】また、本実施の形態の非接触型ＩＣカード１００では、電源回路１１１の出力が過電圧状態となった場合でも、ＡＳＫ変調された信号に含まれるデータが０から１に遷移したこと、及び１から０に遷移したことを検出することができるので、結果として受信したデータの誤判別が生じることを防止することができる。
（実施の形態２）次に、本発明の第２の実施の形態について説明する。本実施の形態の非接触型ＩＣカードは電源回路１１１の回路構成が第１の実施の形態と異なっているので、以下、異なる部分を中心として説明し、第１の実施の形態と同様な部分については詳細な説明を省略する。
【００６０】図６は、本実施の形態における電源回路１１１の構成を示す図である。同図に示されるように、本実施の形態と第１の実施の形態とにおける非接触型ＩＣカード１００の半導体集積回路を比較すると、第１の実施の形態における非接触型ＩＣカード１００の中の電源回路１１１においては、整流用として２個のダイオード１２１及び１２２が用いられていたが、本実施の形態における電源回路１１１では、整流用素子として、２個のＮチャンネルＭＯＳトランジスタ１５１、１５２で構成されている。
【００６１】ＮチャンネルＭＯＳトランジスタ１５１のソースとドレインは、端子１２６とＶＤＤＨ用出力端子１２７とにそれぞれ接続され、ゲートは端子１２６に接続されている。ＮチャンネルＭＯＳトランジスタ１５２のソースとドレインは、端子１２６と端子１２９とにそれぞれ接続され、ゲートは端子１２９に接続されている。このような構成により、その動作は図２に示した第１の実施の形態の電源回路１１１と同じになる。
【００６２】通常、本発明に係る半導体集積回路は、ＣＭＯＳプロセスを用いて製造される。従って、図２に示したようにダイオード１２１、１２２を用いる場合よりも、本実施の形態のようにＭＯＳトランジスタを用いて、ＣＭＯＳゲート回路を形成するのと同時にＭＯＳトランジスタを形成するようにしたほうが、コスト面や、回路面積など、プロセス的に有利である。
【００６３】（実施の形態３）次に、本発明の実施の形態３について説明する。本実施の形態の非接触型ＩＣカードも電源回路１１１の回路構成が第１の実施の形態と異なっているので、以下、異なる部分を中心として説明し、第１の実施の形態と同様な部分については詳細な説明を省略する。
【００６４】図７は、本実施の形態の電源回路１１１の構成を示す図である。本実施の形態における電源回路１１１では、整流用素子として２個のＰチャンネルＭＯＳトランジスタ１５３及び１５４を用いている。ＰチャンネルＭＯＳトランジスタ１５３のソースとドレインは、端子１２６とＶＤＤＨ用出力端子１２７とにそれぞれ接続され、ゲートはＶＨＨＤ用出力端子１２７に接続されている。ＰチャンネルＭＯＳトランジスタ１５４のソースとドレインは、端子１２６と端子１２９とにそれぞれ接続され、ゲートは端子１２６に接続されている。このような構成により、その動作は第１及び第２の実施の形態における電源回路１１１と同じになる。
【００６５】本発明の半導体集積回路は、半導体基板としてコスト的に安価なＰ型の基板を使って製造されることが想定される。この場合、整流用のＭＯＳトランジスタとしてＮチャンネルのものを用いると、端子１２６の電圧が端子１２９の電圧よりも下がった時にＰ−ウェル内に流れる電流が基板全体に波及する。一方、本実施の形態のように、整流用のＭＯＳトランジスタをＰチャンネルで形成すると、端子１２６の電圧が端子１２９の電圧よりも下がった場合に流れる電流は、Ｎ−ウェル内で閉じるので、半導体集積回路全体の動作がより安定するという効果がある。
【００６６】以上、第２及び第３の実施の形態では、電源回路１１１における二電圧整流回路に用いる整流用素子として、２個のＮチャンネルＭＯＳトランジスタを用いた場合と、２個のＰチャンネルＭＯＳトランジスタを用いた場合とについて説明した。ここで、整流ダイオードも含めて各種整流用素子を混合して用いることも可能であることは勿論であり、例えば整流用素子の１個をＮチャンネルＭＯＳトランジスタとし、他の１個をＰチャンネルＭＯＳトランジスタとしても、その動作は上記に説明したものと同じになる。
【００６７】（実施の形態４）次に、本発明の第４の実施の形態について説明する。一般に回路を安定して動作させるためには電源電圧の変化は小さい方が好ましいため、本実施の形態では、ＶＤＤＨの電圧の変化に対するＶＤＤの電圧の変化を小さくする方法について説明する。なお、本実施の形態の非接触型ＩＣカードは、電圧調整回路１１２の回路構成が第１の実施の形態と異なっているので、第１の実施の形態と異なる部分を中心として説明し、第１の実施の形態と同じ部分については詳細な説明を省略する。
【００６８】図８は、本実施の形態における電圧調整回路１１２の構成を示す図である。同図に示されるように、本実施の形態では、第１の実施の形態で説明した容量素子１４２とグランドとの間に、さらに第２の容量素子１４３を設けている。ここで、第１の容量素子１４２の容量をＣ１、第２の容量素子１４３の容量をＣ２とした場合、ＶＤＤＨの電圧がｄＶ変化したとすると、基準電圧発生回路１１２２からの基準電圧は、Ｃ１／（Ｃ１＋Ｃ２）×ｄＶだけ変化することになる。従って、ＶＤＤＨの電圧がｄＶ変化した場合のＶＤＤの最大電圧は、Ｖｍａｘ±Ｃ１／（Ｃ１＋Ｃ２）×ｄＶとなり、第１の実施の形態に比べてＶＤＤＨの電圧の変化に対するＶＤＤの電圧の変化を小さくすることができる。
【００６９】（実施の形態５）次に、本発明の第５の実施の形態について説明する。本実施の形態では、第４の実施の形態と同様に、ＶＤＤＨの電圧の変化に対するＶＤＤの電圧の変化を小さくする別の方法について説明する。なお、本実施の形態の非接触型ＩＣカードも、電圧調整回路１１２の回路構成が第１の実施の形態と異なっているのみであるから、第１の実施の形態と同じ部分については詳細な説明を省略する。
【００７０】図９は、本実施の形態における電圧調整回路１１２の構成を示す図である。同図に示されるように、本実施の形態では、基準電圧発生回路１１２２の出力と電源回路１１１からの出力との間に、直列に２つの容量素子１４２、１４４を設け、当該二つの容量素子の中間ノードをレギュレータ回路１１２１に入力するようにしている。ここで、電源回路１１１の側の第１の容量素子１４２の容量をＣ１、基準電圧発生回路１１２２の側の第２の容量素子１４４の容量をＣ２とした場合、レギュレータ回路１１２１に入力される電圧は、容量分割によりＶｒｅｆ＋（ＶＤＤＨ−Ｖｒｅｆ）×Ｃ１／（Ｃ１＋Ｃ２）となる。従って、電源回路１１１からのＶＤＤＨの電圧がｄＶだけ変化した場合、レギュレータ回路１１２１に基準電圧として入力される電圧は、Ｃ１／（Ｃ１＋Ｃ２）×ｄＶだけ変化することになり、第４の実施の形態と同様に、ＶＤＤの電圧の変化を大きくしたくない場合に有効な方法となる。
【００７１】（実施の形態６）次に、本発明の第６の実施の形態について説明する。図１０は、本実施の形態における電圧調整回路１１２の構成を示す図である。同図に示されるように、本実施の形態では、第１の実施の形態における容量素子１４２が、ＰｃｈＭＯＳトランジスタ１４５で構成されることを特徴としている。ＰｃｈＭＯＳトランジスタ１４５のゲートは、レギュレータ回路１１２１ヘの基準電圧の入力に接続され、ＰｃｈＭＯＳトランジスタ１４５のソース、ドレイン、及び基板は、電源回路１１１からの出力であるＶＤＤＨに接続されている。
【００７２】ＰｃｈＭＯＳトランジスタ１４５のゲート電圧は、ソース、ドレイン、基板の電圧より低い。ＰｃｈＭＯＳトランジスタ１４５がオンし、容量素子として働くことができる。本実施の形態の構成にすることにより、ＭＯＳトランジスタのゲート容量を用いることができ、容量素子の面積を小さくすることができる。換言すればチップ面積を小さくすることができ、コストを削減することができる。
【００７３】（実施の形態７）次に、本発明の第７の実施の形態について説明する。本実施の形態でも、これまでの実施の形態と電圧調整回路１１２の構成が異なっているので、以下、異なる部分について説明する。図１１は、本実施の形態の電圧調整回路１１２の構成を示す図である。同図に示されるように、本実施の形態では、レギュレータ回路１１２１の入力ノードとグランドとの間にＮｃｈＭＯＳトランジスタ１４６を備えている。さらにＮｃｈＭＯＳトランジスタ１４６のゲートはパワーオンリセット回路１４７に接続されている。パワーオンリセット回路１４７は電源（ＶＤＤＨ）とグランドとの間に設けられた抵抗１６１、容量素子１６２、及び抵抗１６１、容量素子１６２の中間ノードを入力とするインバータ素子１６３で構成されている。なお、本実施の形態では、パワーオンリセット回路１４７をＶＤＤＨと接続するようにしたが、ＶＤＤＬに接続するようにしてもよい。
【００７４】本実施の形態のようにパワーオンリセット回路を設ける理由は、非接触型ＩＣカード１００がリーダーライターに接近することにより、電源回路１１１により電源電圧が発生した場合（以下、「電源投入時」という。）において、電源電圧の上昇が急激であることによる非接触型ＩＣカード１００の内部回路の破壊を防止することにある。従って、以下、電源投入時のパワーオンリセット回路１４７の動作について説明する。
【００７５】非接触型ＩＣカード１００の用途などにもよるであろうが、電源投入時には電源電圧ＶＤＤＨ（若しくはＶＤＤＬ）は急速に立ち上がることが多いと考えられる。しかしながら、抵抗１６１と容量素子１６２の中間ノードの電圧は、容量素子１６２が充電されるまでは上昇しない。すなわち、抵抗１６１を通して容量素子１６２が充電されるため、容量素子１６２を充電するまでにはある程度の時間がかかる。従ってインバータ素子１６３への入力は電源投入当初はＬであり、ある程度の時間の後容量素子１６２が充電されＨになる。逆にインバータ素子１６３の出力側から見れば、出力は当初Ｈであり、ある程度の時間の後Ｌになる。
【００７６】容量素子１６２が充電され、インバータ素子１６３の出力がＬになるまでの間はＮｃｈＭＯＳトランジスタ１４６はオン状態となっている。ここで、本実施の形態の基準電圧発生回路１１２２は、電源投入直後は動作が不安定であり厳密な基準電圧を発生することは出来ない。一方で、電源投入時においても容量素子１４２によるカップリングは発生するため、ＶＤＤＨの電圧が０からＶまで上昇したとすれば、レギュレータ回路１１２１に入力される基準電圧ノードの電圧も少なくともＶまで上昇することになる。
【００７７】しかしながら、本実施の形態の構成では、インバータ素子１６３の出力がＬとなるまでの間はＮｃｈＭＯＳトランジスタ１４６がオン状態となっているため、グランドに電流が流れ、レギュレータ回路１１２１に入力される基準電圧の上昇が抑えられ、従って、ＶＤＤＨの電圧とレギュレータ回路１１２１に入力される基準電圧との間に電圧差が生じるため、レギュレータ回路１１２１が動作し、出力されるＶＤＤの電圧を下げる。すなわち電源投入時の電源電圧の上昇が大きすぎるような場合であっても、電源投入直後にレギュレータ回路１１２１を動作させることができることになる。これにより、非接触型ＩＣカード１００が急激にリーダーライターに接近し、電源回路１１１から出力される信号の電圧が急激に上昇したような場合に、レギュレータ回路１１２１が動作しないことで内部回路に過電圧の信号が流れることによる内部回路の破壊を防止することができる。
【００７８】（実施の形態８）次に本発明の第８の実施の形態について説明する。本実施の形態では、第７の実施の形態において、パワーオンリセット回路１４７の構成を変更したものであるので、以下、第７の実施の形態と異なる点について説明する。図１２は、本実施の形態の電圧調整回路１１２の構成を示す図である。同図に示されるように、本実施の形態のパワーオンリセット回路１４８は、抵抗１６１と並列にＰｃｈＭＯＳトランジスタ１６４を備えたものである。以下、その動作について説明する。
【００７９】最初の電源投入時は、ＰｃｈＭＯＳトランジスタ１６４が動作しないため、第７の実施の形態と同じ動作となる。その後、電源が切られ直ぐに再び電源が投入された場合、具体的には、非接触型ＩＣカード１００が一端リーダーライターから離れ、その後すぐに、再びリーダーライターに近づいたような場合について説明する。最初の電源投入により充電された容量素子１６２は、抵抗１６１を介して放電される。しかし、第７の実施の形態で説明したように、電源投入時の内部回路の破壊を防止するという目的のためには、一般的に抵抗１６１の抵抗値はあまり小さくはしない方が好ましいと考えられるため、抵抗１６１を介した容量素子１６２の放電には多少の時間がかかることになる。
【００８０】このような場合に、ＰｃｈＭＯＳトランジスタ１６４がないとすれば、電源が一端切られた後、直ぐに再度電源が投入されたような場合には、容量素子１６２がまだ充電されたままになっている場合があり得る。かかる場合、再度の電源投入時のインバータ素子１６３の入力がＨとなり、出力がＬとなるため、電源投入時のＮｃｈＭＯＳトランジスタ１４６がオフ状態となってしまう。
【００８１】一方、電源再投入時には、容量素子１４２によるカップリングが再び発生し、レギュレータ回路１１２１に基準電圧として入力される電圧値が再び電源電圧まで上昇する。上記のような場合には、ＮｃｈＭＯＳトランジスタ１４６はオフ状態であるから、レギュレータ回路１１２１に基準電圧として入力される電圧と電源電圧とが等しくなるため、レギュレータ回路１１２１が動作しなくなってしまう。
【００８２】本実施の形態では、電源が切られた場合にＰｃｈＭＯＳトランジスタ１６４がオン状態となるため、容量素子１６２に充電された電荷を速やかに放電することができる。従って、再び電源が入れられた場合においてもインバータ素子１６３の入力をより確実にＬとすることができる。その結果、電源再投入時のインバータ素子１６３の出力をＨとしてＮｃｈＭＯＳトランジスタ１４６をオン状態とすることができるため、容量素子１４２によるカップリングが発生しても、レギュレータ回路１１２１に基準電圧として入力される電圧と、ＶＤＤＨの電圧との間に差が生じさせることができ、レギュレータ回路１１２１を動作させることができる。
【００８３】＜変形例＞以上、本発明の種々の実施の形態について説明してきたが、本発明の内容が、上記実施の形態に示された具体例に限定されないことは勿論であり、例えば、以下のような変形例を考えることができる。
（１）本発明における半導体集積回路においては、レギュレータ回路１１２１、基準電圧発生回路１１２２の回路構成は特に限定されない。即ち、上記各実施の形態では、レギュレータ回路１１２１は、ＰｃｈＭＯＳトランジスタとＰＮＰ型バイポーラトランジスタにより構成しているが、全てバイポーラトランジスタで構成しても良いし、全てＭＯＳトランジスタで構成してもよい。基準電圧を入力し、その値に応じて出力電圧の最大値が決まる形式のレギュレータ回路ならば本発明を適用することは可能である。
【００８４】（２）基準電圧発生回路１１２２についても、電源電圧（ＶＤＤＨ）の変化に対して発生する基準電圧が変化しないものであれば、本発明に適用することはできる。一例をあげれば、本発明において実施の形態にあげたうちレギュレータ回路１１２１の基準電圧をグランドに接続し、その電源側に定電流回路を備えた回路構成が考えられる。
【００８５】（３）容量素子の形式については、上記第６の実施の形態において、ＰｃｈＭＯＳトランジスタを例にとり説明したが、他の形式であってもよい。例えば、強誘電体キャパシタを用いてもよいし、層間容量を用いても良い。また、パワーオンリセット回路は、本実施の形態では、電源投入直後のみ作動するように時間制御により構成したものを例に示したが、一定電源電圧以下の場合に作動するように電圧制御の方法により構成しても良い。
【００８６】（４）上記実施の形態では、電源回路１１１として二電圧整流回路を用いた場合について説明した。これは、リーダーライターから電波により供給される電力を有効に利用し、リーダーライターと非接触型情報媒体との間の距離が遠い場合でも誤動作等を防止することを可能とし、両者の間の利用可能距離を従来よりも延長することができるという効果を奏するものであるが、電源回路１１１の構成はこれに限定されるわけではなく、従来通りの全波整流回路を用いるようにしてもよい。
【００８７】（５）また、上記第２の実施の形態から第３の実施の形態では、電源回路１１１の種々の構成について、また、第４の実施の形態から第８の実施の形態では、電圧調整回路１１２の種々の構成について、それぞれ説明したが、それらを適宜組合せて半導体集積回路を構成することも可能である。
【００８８】
【発明の効果】以上のように、本発明の第１の半導体集積回路は、交流電力を直流電力に整流する整流回路と、整流された直流電力が入力される入力端子と、出力端子と、基準電圧が入力される制御端子とを備え、前記出力端子から出力される電圧値が、前記制御端子に入力される基準電圧に基づいて決定される電圧値を超えないように出力するレギュレータ回路を含む半導体集積回路において、前記直流電力の電圧値の変化に連動して、前記制御端子に入力される基準電圧を変更する基準電圧変更回路を備えているので、例えばＩＣカードなどの非接触型情報媒体に搭載した場合に、搬送波から供給される電力が過電圧状態となったような場合でも、当該搬送波に重畳されたデータの誤判別などの問題点に対処することができるという効果がある。
【００８９】また、本発明の第２の半導体集積回路は、不揮発性メモリと、当該不揮発性メモリに対するデジタルデータの書き込みを行うデジタル回路とを含み、整流された直流電力により駆動される半導体集積回路において、交流電力を整流して電圧値の異なる二系統の直流電力を並行して出力する二電圧整流回路を含み、当該二電圧整流回路から出力される電圧値が高い側の直流電力を前記不揮発性メモリとデジタル回路のうちの一方の駆動に用い、電圧値が低い側の直流電力を他方の駆動に用いることとしているので、例えば非接触型情報媒体に適用した場合、搬送波により供給される駆動電力の利用効率を向上させることができ、もって電力供給源と非接触型情報媒体との間の距離が離れた場合でも、従来より安定した動作を実現することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る非接触型ＩＣカード１００の全体構成を説明するためのブロック図である。
【図２】本発明の第１の実施の形態における電源回路１１１の構成を示す図である。
【図３】二電圧整流回路を用いた電源回路１１１の動作原理について説明するための図である。
【図４】本発明の第１の実施の形態における電圧調整回路１１２の構成を示す図である。
【図５】第１の実施の形態における電圧調整回路１１２の動作について説明するための図である。
【図６】第２の実施の形態における電源回路１１１の構成を示す図である。
【図７】第３の実施の形態における電源回路１１１の構成を示す図である。
【図８】本発明の第４の実施の形態における電圧調整回路１１２の構成を示す図である。
【図９】本発明の第５の実施の形態における電圧調整回路１１２の構成を示す図である。
【図１０】本発明の第６の実施の形態における電圧調整回路１１２の構成を示す図である。
【図１１】本発明の第７の実施の形態における電圧調整回路１１２の構成を示す図である。
【図１２】本発明の第８の実施の形態における電圧調整回路１１２の構成を示す図である。
【図１３】従来の一般的な非接触型ＩＣカードの構成の一例を模式的に示す機能ブロック図である。
【図１４】リーダーライター９９０から送信される搬送波の具体的な構造の一例を示す図である。
【図１５】従来の電源回路９１１の内部構成の一例を示す図である。
【図１６】従来第１レギュレータ回路９１２として用いられていた回路の構成の一例を示す図である。
【符号の説明】
１００ 非接触型ＩＣカード
１１０ 半導体集積回路
１１１ 電源回路
１１２ 電圧調整回路
１１２１ 第１レギュレータ回路
１１２２ 基準電圧発生回路
１１３ 変復調回路
１１４ ロジック回路
１１５ 不揮発性メモリ
１１６ 第２レギュレータ回路
【特許請求の範囲】
【請求項１】 交流電力を直流電力に整流する整流回路と、整流された直流電力が入力される入力端子と、出力端子と、基準電圧が入力される制御端子とを備え、前記出力端子から出力される電圧値が、前記制御端子に入力される基準電圧に基づいて決定される電圧値を超えないように出力するレギュレータ回路を含む半導体集積回路において、前記直流電力の電圧値の変化に連動して、前記制御端子に入力される基準電圧を変更する基準電圧変更回路を備えることを特徴とする半導体集積回路。
【請求項２】 前記基準電圧変更回路はＣＲ時定数回路であり、第１の容量素子の一端が前記入力端子に接続され、抵抗素子の一端が基準電圧発生回路の出力端子に接続され、第１の容量素子と抵抗素子との中間点が前記制御端子に接続されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】 前記基準電圧変更回路はさらに、一端が前記制御端子に接続され、他の一端がグランドラインに接続される第２の容量素子を含むことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】 前記基準電圧変更回路は、一端が前記入力端子に接続された第１の容量素子と、一端が基準電圧発生回路の出力端子に接続され、他端が前記第１の容量素子の他端と接続された第２の容量素子とを含み、前記制御端子が、前記第１の容量素子と前記第２の容量素子との中間点に接続されて構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】 前記第１の容量素子は、ソース、ドレイン及び基板が前記入力端子に接続され、ゲートは、前記基準電圧発生回路の出力端子に接続された素子の当該出力端子とは逆側の一端と、前記制御端子との中間点に接続されるＭＯＳトランジスタにより構成されることを特徴とする請求項２から４のいずれかに記載の半導体集積回路。
【請求項６】 前記基準電圧変更回路はさらに、電源投入後、所定時間の経過後に、出力が第１の出力レベルから第２の出力レベルに変化するパワーオンリセット回路と、少なくとも三つの端子を有し、第１の端子が前記パワーオンリセット回路の出力に、第２の端子がグランドラインに接続されるとともに、前記パワーオンリセット回路の出力が第１の出力レベルの場合に第３の端子と前記第２の端子との間が導通状態となり、前記パワーオンリセット回路の出力が第２に出力レベルの場合に第３の端子と前記第２の端子との間が非通電状態となるスイッチング素子とを備え、前記スイッチング素子の第３の端子は、前記第１の容量素子と前記制御端子との中間点に接続されていることを特徴とする請求項２から５のいずれかに記載の半導体集積回路。
【請求項７】 前記スイッチング素子は、ＭＯＳトランジスタであることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】 前記パワーオンリセット回路は、一端がグランドラインに接続された容量素子と、電源投入後、前記容量素子が充電されるまでは出力が第１の出力レベルとなり、前記容量素子が充電された後は出力が第２の出力レベルとなるインバータ素子とを含むことを特徴とする請求項６又は７に記載の半導体集積回路。
【請求項９】 前記パワーオンリセット回路は、一端が前記容量素子と前記インバータ素子の入力端子との中間点に接続され、他端が前記整流回路の直流電力出力端子に接続されている抵抗素子と、一端が前記容量素子と前記インバータ素子の入力端子との中間点に接続され、前記整流回路から直流電力が出力されない状態となった場合に導通状態となることにより、前記容量素子に充電された電荷を放電させるスイッチング素子とを含むことを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】 全ての容量素子の少なくとも一つはＭＯＳトランジスタにより構成されることを特徴とする請求項２から９のいずれかに記載の半導体集積回路。
【請求項１１】 前記半導体集積回路はさらに、前記レギュレータ回路からの出力を微分する微分回路と、当該微分回路からの出力に基づき、前記直流電力の電圧値の変化を検出する検出手段とを備えることを特徴とする請求項１から１０のいずれかに記載の半導体集積回路。
【請求項１２】 前記整流回路は、電圧値の異なる二系統の直流電力を並行して出力する二電圧整流回路であることを特徴とする請求項１から１１のいずれかに記載の半導体集積回路。
【請求項１３】 前記半導体集積回路において、前記入力端子に、前記二電圧整流回路から出力される二系統の直流電力のうち電圧値が高い側が入力されることを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】 不揮発性メモリと、当該不揮発性メモリに対するデジタルデータの書き込みを行うデジタル回路とを含み、整流された直流電力により駆動される半導体集積回路において、交流電力を整流して電圧値の異なる二系統の直流電力を並行して出力する二電圧整流回路を含み、当該二電圧整流回路から出力される電圧値が高い側の直流電力を前記不揮発性メモリとデジタル回路のうちの一方の駆動に用い、電圧値が低い側の直流電力を他方の駆動に用いることを特徴とする半導体集積回路。
【請求項１５】 前記交流電力は、デジタルデータによりＡＳＫ変調された搬送波をアンテナコイルにより受信した場合に、当該アンテナコイルの両端に発生する交流電力であり、前記不揮発性メモリには、前記デジタルデータの少なくとも一部が書き込まれることを特徴とする請求項１４に記載の半導体集積回路。
【請求項１６】 前記二電圧整流回路は、第１の端子が、電圧値が高い側の直流電力を出力する第１の出力端子に接続され、第２の端子が、電圧値が低い側の直流電力を出力する第２の出力端子に接続された第１の容量素子と、第１の端子が、前記第１の容量素子の前記第２の端子と前記第２の出力端子との間に接続され、第２の端子が、グランドラインに接続された第３の出力端子に接続された第２の容量素子と、第１の端子が、前記交流電力の第１の入力端子に接続され、第２の端子が、前記第１の容量素子の前記第１の端子と前記第１の出力端子との間に接続され、第１の端子から第２の端子の方向にのみ通電させる第１の整流素子と、第１の端子が、前記第２の容量素子の前記第２の端子と前記第３の出力端子との間に接続され、第２の端子が、前記第１の入力端子と前記第１の整流素子との間に接続され、第１の端子から第２の端子の方向にのみ通電させる第２の整流素子とを含み、交流電力の第２の入力端子は、前記第１の容量素子の前記第２の端子と、前記第２の容量素子の前記第１の端子との間に接続されていることを特徴とする請求項１４又は１５のいずれかに記載の半導体集積回路。
【請求項１７】 前記第１の整流素子及び前記第２の整流素子は、整流ダイオード、ＭＯＳトランジスタのいずれかからそれぞれ選択されたものであることを特徴とする請求項１６に記載の半導体集積回路。
【請求項１８】 前記第１の整流素子及び前記第２の整流素子は、いずれもＰチャネルＭＯＳトランジスタであることを特徴とする請求項１６又は１７のいずれかに記載の半導体集積回路。
【請求項１９】 デジタルデータによりＡＳＫ変調された搬送波を受信し、当該搬送波から電力を生成するとともに、前記デジタルデータを復調する非接触型情報媒体において、請求項１から１３のいずれかに記載の半導体集積回路を搭載し、前記レギュレータ回路の出力から前記デジタルデータを復調することを特徴とする非接触型情報媒体。
【請求項２０】 デジタルデータによりＡＳＫ変調された搬送波を受信し、当該搬送波から回路の駆動電力を生成する非接触型情報媒体において、請求項１４から１８のいずれかに記載の半導体集積回路を搭載し、前記二電圧整流回路から出力される二系統の直流電力を、それぞれ所定の回路の駆動電力として用いることを特徴とする非接触型情報媒体。
【請求項２１】 デジタルデータによりＡＳＫ変調された搬送波をアンテナコイルで受信する受信ステップと、前記搬送波を受信することで、前記アンテナコイルの両端に発生する交流電力を整流する整流ステップとを含み、当該整流ステップにおいて整流された直流電力の電圧値が、基準電圧発生回路から制御端子に入力される基準電圧に基づいて決定される電圧値を超えないように出力するレギュレータ回路を有する半導体集積回路を、当該レギュレータ回路から出力される直流電力により駆動する半導体集積回路の駆動方法において、前記ＡＳＫ変調された搬送波の振幅の変化と連動して、前記制御端子に入力される基準電圧を変化させるとともに、前記レギュレータ回路の出力を微分することにより得られるパルス信号をラッチすることにより前記デジタルデータの値を判別する判別ステップを含むことを特徴とする半導体集積回路の駆動方法。
【請求項１】 交流電力を直流電力に整流する整流回路と、整流された直流電力が入力される入力端子と、出力端子と、基準電圧が入力される制御端子とを備え、前記出力端子から出力される電圧値が、前記制御端子に入力される基準電圧に基づいて決定される電圧値を超えないように出力するレギュレータ回路を含む半導体集積回路において、前記直流電力の電圧値の変化に連動して、前記制御端子に入力される基準電圧を変更する基準電圧変更回路を備えることを特徴とする半導体集積回路。
【請求項２】 前記基準電圧変更回路はＣＲ時定数回路であり、第１の容量素子の一端が前記入力端子に接続され、抵抗素子の一端が基準電圧発生回路の出力端子に接続され、第１の容量素子と抵抗素子との中間点が前記制御端子に接続されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】 前記基準電圧変更回路はさらに、一端が前記制御端子に接続され、他の一端がグランドラインに接続される第２の容量素子を含むことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】 前記基準電圧変更回路は、一端が前記入力端子に接続された第１の容量素子と、一端が基準電圧発生回路の出力端子に接続され、他端が前記第１の容量素子の他端と接続された第２の容量素子とを含み、前記制御端子が、前記第１の容量素子と前記第２の容量素子との中間点に接続されて構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】 前記第１の容量素子は、ソース、ドレイン及び基板が前記入力端子に接続され、ゲートは、前記基準電圧発生回路の出力端子に接続された素子の当該出力端子とは逆側の一端と、前記制御端子との中間点に接続されるＭＯＳトランジスタにより構成されることを特徴とする請求項２から４のいずれかに記載の半導体集積回路。
【請求項６】 前記基準電圧変更回路はさらに、電源投入後、所定時間の経過後に、出力が第１の出力レベルから第２の出力レベルに変化するパワーオンリセット回路と、少なくとも三つの端子を有し、第１の端子が前記パワーオンリセット回路の出力に、第２の端子がグランドラインに接続されるとともに、前記パワーオンリセット回路の出力が第１の出力レベルの場合に第３の端子と前記第２の端子との間が導通状態となり、前記パワーオンリセット回路の出力が第２に出力レベルの場合に第３の端子と前記第２の端子との間が非通電状態となるスイッチング素子とを備え、前記スイッチング素子の第３の端子は、前記第１の容量素子と前記制御端子との中間点に接続されていることを特徴とする請求項２から５のいずれかに記載の半導体集積回路。
【請求項７】 前記スイッチング素子は、ＭＯＳトランジスタであることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】 前記パワーオンリセット回路は、一端がグランドラインに接続された容量素子と、電源投入後、前記容量素子が充電されるまでは出力が第１の出力レベルとなり、前記容量素子が充電された後は出力が第２の出力レベルとなるインバータ素子とを含むことを特徴とする請求項６又は７に記載の半導体集積回路。
【請求項９】 前記パワーオンリセット回路は、一端が前記容量素子と前記インバータ素子の入力端子との中間点に接続され、他端が前記整流回路の直流電力出力端子に接続されている抵抗素子と、一端が前記容量素子と前記インバータ素子の入力端子との中間点に接続され、前記整流回路から直流電力が出力されない状態となった場合に導通状態となることにより、前記容量素子に充電された電荷を放電させるスイッチング素子とを含むことを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】 全ての容量素子の少なくとも一つはＭＯＳトランジスタにより構成されることを特徴とする請求項２から９のいずれかに記載の半導体集積回路。
【請求項１１】 前記半導体集積回路はさらに、前記レギュレータ回路からの出力を微分する微分回路と、当該微分回路からの出力に基づき、前記直流電力の電圧値の変化を検出する検出手段とを備えることを特徴とする請求項１から１０のいずれかに記載の半導体集積回路。
【請求項１２】 前記整流回路は、電圧値の異なる二系統の直流電力を並行して出力する二電圧整流回路であることを特徴とする請求項１から１１のいずれかに記載の半導体集積回路。
【請求項１３】 前記半導体集積回路において、前記入力端子に、前記二電圧整流回路から出力される二系統の直流電力のうち電圧値が高い側が入力されることを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】 不揮発性メモリと、当該不揮発性メモリに対するデジタルデータの書き込みを行うデジタル回路とを含み、整流された直流電力により駆動される半導体集積回路において、交流電力を整流して電圧値の異なる二系統の直流電力を並行して出力する二電圧整流回路を含み、当該二電圧整流回路から出力される電圧値が高い側の直流電力を前記不揮発性メモリとデジタル回路のうちの一方の駆動に用い、電圧値が低い側の直流電力を他方の駆動に用いることを特徴とする半導体集積回路。
【請求項１５】 前記交流電力は、デジタルデータによりＡＳＫ変調された搬送波をアンテナコイルにより受信した場合に、当該アンテナコイルの両端に発生する交流電力であり、前記不揮発性メモリには、前記デジタルデータの少なくとも一部が書き込まれることを特徴とする請求項１４に記載の半導体集積回路。
【請求項１６】 前記二電圧整流回路は、第１の端子が、電圧値が高い側の直流電力を出力する第１の出力端子に接続され、第２の端子が、電圧値が低い側の直流電力を出力する第２の出力端子に接続された第１の容量素子と、第１の端子が、前記第１の容量素子の前記第２の端子と前記第２の出力端子との間に接続され、第２の端子が、グランドラインに接続された第３の出力端子に接続された第２の容量素子と、第１の端子が、前記交流電力の第１の入力端子に接続され、第２の端子が、前記第１の容量素子の前記第１の端子と前記第１の出力端子との間に接続され、第１の端子から第２の端子の方向にのみ通電させる第１の整流素子と、第１の端子が、前記第２の容量素子の前記第２の端子と前記第３の出力端子との間に接続され、第２の端子が、前記第１の入力端子と前記第１の整流素子との間に接続され、第１の端子から第２の端子の方向にのみ通電させる第２の整流素子とを含み、交流電力の第２の入力端子は、前記第１の容量素子の前記第２の端子と、前記第２の容量素子の前記第１の端子との間に接続されていることを特徴とする請求項１４又は１５のいずれかに記載の半導体集積回路。
【請求項１７】 前記第１の整流素子及び前記第２の整流素子は、整流ダイオード、ＭＯＳトランジスタのいずれかからそれぞれ選択されたものであることを特徴とする請求項１６に記載の半導体集積回路。
【請求項１８】 前記第１の整流素子及び前記第２の整流素子は、いずれもＰチャネルＭＯＳトランジスタであることを特徴とする請求項１６又は１７のいずれかに記載の半導体集積回路。
【請求項１９】 デジタルデータによりＡＳＫ変調された搬送波を受信し、当該搬送波から電力を生成するとともに、前記デジタルデータを復調する非接触型情報媒体において、請求項１から１３のいずれかに記載の半導体集積回路を搭載し、前記レギュレータ回路の出力から前記デジタルデータを復調することを特徴とする非接触型情報媒体。
【請求項２０】 デジタルデータによりＡＳＫ変調された搬送波を受信し、当該搬送波から回路の駆動電力を生成する非接触型情報媒体において、請求項１４から１８のいずれかに記載の半導体集積回路を搭載し、前記二電圧整流回路から出力される二系統の直流電力を、それぞれ所定の回路の駆動電力として用いることを特徴とする非接触型情報媒体。
【請求項２１】 デジタルデータによりＡＳＫ変調された搬送波をアンテナコイルで受信する受信ステップと、前記搬送波を受信することで、前記アンテナコイルの両端に発生する交流電力を整流する整流ステップとを含み、当該整流ステップにおいて整流された直流電力の電圧値が、基準電圧発生回路から制御端子に入力される基準電圧に基づいて決定される電圧値を超えないように出力するレギュレータ回路を有する半導体集積回路を、当該レギュレータ回路から出力される直流電力により駆動する半導体集積回路の駆動方法において、前記ＡＳＫ変調された搬送波の振幅の変化と連動して、前記制御端子に入力される基準電圧を変化させるとともに、前記レギュレータ回路の出力を微分することにより得られるパルス信号をラッチすることにより前記デジタルデータの値を判別する判別ステップを含むことを特徴とする半導体集積回路の駆動方法。
【図１】
【図２】
【図４】
【図５】
【図１４】
【図３】
【図６】
【図７】
【図１５】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１６】
【図２】
【図４】
【図５】
【図１４】
【図３】
【図６】
【図７】
【図１５】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１６】
【公開番号】特開２００１−１２５６５３（Ｐ２００１−１２５６５３Ａ）
【公開日】平成１３年５月１１日（２００１．５．１１）
【国際特許分類】
【出願番号】特願２０００−１５３７８５（Ｐ２０００−１５３７８５）
【出願日】平成１２年５月２４日（２０００．５．２４）
【出願人】（０００００５８４３）松下電子工業株式会社 (43)
【Ｆターム（参考）】
【公開日】平成１３年５月１１日（２００１．５．１１）
【国際特許分類】
【出願日】平成１２年５月２４日（２０００．５．２４）
【出願人】（０００００５８４３）松下電子工業株式会社 (43)
【Ｆターム（参考）】
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