半導体集積回路の設計方法および設計用プログラム
【課題】電源配線間に電源電圧安定化のために挿入する抵抗付きデカップリングコンデンサの抵抗素子の最適抵抗値を自動算出できる半導体集積回路の設計方法を提供する。
【解決手段】電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値とインダクタ成分３３Ａ、３３Ｂの合成インダクタンスと電源配線間の容量３４の容量値Ｃ１とで決まる第１の共振周波数ｆaと、電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値とインダクタ成分３３Ａ、３３Ｂの合成インダクタンスと電源配線間の容量３４の容量値Ｃ１と抵抗付きデカップリングコンデンサ３５の容量値Ｃ２とで決まる第２の共振周波数ｆbを算出し、第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２における抵抗付きデカップリングコンデンサ３５のコンデンサ３６のインピーダンスに等しい値を抵抗付きデカップリングコンデンサ３５の抵抗素子３７の最適抵抗値として算出する。
【解決手段】電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値とインダクタ成分３３Ａ、３３Ｂの合成インダクタンスと電源配線間の容量３４の容量値Ｃ１とで決まる第１の共振周波数ｆaと、電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値とインダクタ成分３３Ａ、３３Ｂの合成インダクタンスと電源配線間の容量３４の容量値Ｃ１と抵抗付きデカップリングコンデンサ３５の容量値Ｃ２とで決まる第２の共振周波数ｆbを算出し、第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２における抵抗付きデカップリングコンデンサ３５のコンデンサ３６のインピーダンスに等しい値を抵抗付きデカップリングコンデンサ３５の抵抗素子３７の最適抵抗値として算出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧の異なる電源配線間に抵抗付きデカップリングコンデンサを接続する半導体集積回路を設計する場合に使用して好適な半導体集積回路の設計方法および設計用プログラムに関する。
【背景技術】
【０００２】
半導体集積回路においては、その微細化に伴って、その大規模化・高速化が図られている。半導体集積回路が大規模化・高速化すると、その動作電流は高周波成分を多く含んだものとなる。この動作電流がインピーダンスを持つ電源配線を流れると、その電流振幅や周波数に応じて電源電圧の変動を引き起こす。
【０００３】
内部回路の動作中に電源電圧が大きく変動すると、内部回路において遅延時間の変動や論理の誤認識が生じる場合があり、結果的に、そのような半導体集積回路は誤動作してしまうことになる。そこで、半導体集積回路においては、内部回路の動作中における電源電圧の変動を抑制する必要がある。
【０００４】
ここに、半導体集積回路の電源配線系のインピーダンスを直流から高周波まで低くすることができれば、動作電流の高周波成分に起因する電源電圧の変動を小さくすることができる。そこで、電源配線系は、内部回路の動作状態によらず、低インピーダンスであることが望まれている。
【０００５】
電源配線系の低インピーダンス化の手法の一つに、デカップリングコンデンサを用いる手法がある。デカップリングコンデンサとは、電圧の異なる電源配線間に電源電圧安定化の目的で挿入されるコンデンサのことであり、交流電流に対する電源配線系のインピーダンスを下げる働きがある。半導体集積回路内の電源配線の寄生容量もデカップリングコンデンサと同様の働きをする場合もある。
【０００６】
ここで、コンデンサのインピーダンスＺCは、コンデンサの容量値をＣ［Ｆ］、コンデンサに流れる電流の周波数をｆ［Ｈz］とすると、ＺC＝１／j２πｆＣで表される。したがって、デカップリングコンデンサを用いる場合には、電流の周波数が高いほど、電源配線系のインピーダンス低減効果は高くなる。
【０００７】
多くの半導体集積回路のレイアウトでは、意図的に必要量のデカップリングコンデンサを事前に配置してから、残りの回路を配置したり、半導体集積回路のレイアウト後の空き領域にデカップリングコンデンサを配置したりして、電源配線系のインピーダンス低減化を図ることが行われている。
【０００８】
電源配線系の低インピーダンス化のもう一つの手法に、電源配線の太幅化がある。この手法では、半導体集積回路の電源配線を多層化したり、メッシュ状にしたりすることにより、電源配線系のインピーダンスを小さく、かつ、均一にすることが行われる。更には、ダイにパッケージの電極と接続するための電極を複数個設け、パッケージの電極との接続に複数本のワイヤを用いることで、電源配線系のインピーダンスを下げることも行われている。
【０００９】
ここで、インダクタのインピーダンスＺLは、インダクタのインダクタンスをＬ、インダクタに流れる電流の周波数をｆとすると、ＺL＝ｊ２πｆＬで表される。したがって、電源配線の太幅化による電源配線系の低インピーダンス化は、直流電流に対する電源のインピーダンスを小さくするには十分な手法であるが、交流、特に、高周波成分を多く含む電流に対しては、電源配線のインダクタ成分が原因でインピーダンスが上がってしまうことになる。
【００１０】
ところで、デカップリングコンデンサを用いる電源配線系の低インピーダンス化手法および電源配線の太幅化による電源配線系の低インピーダンス化手法は、半導体集積回路のレイアウトでは同時に用いられるのが一般的であるが、昨今の大規模かつ高速動作の半導体集積回路においては、これらの電源配線系の低インピーダンス化手法を用いても、半導体集積回路に誤動作が生じるケースが出てきた。
【００１１】
これは、パッケージを含む電源配線（半導体集積回路内の電源配線、半導体集積回路とパッケージとの間のボンディングワイヤおよびパッケージを構成するインターポーザ中の電源配線）が持つ抵抗成分、インダクタ成分および寄生容量と、電源配線間に接続するデカップリングコンデンサとで構成されるＲＬＣ共振回路系による共振が原因で電源電圧が大きく変動してしまうことに起因するものである。このことを、図８を用いて、以下に説明する。
【００１２】
図８はパッケージに組み込まれた半導体集積回路から見た電源配線系の等価回路図である。図８中、１は外部電源、２Ａ、２Ｂはパッケージを含む電源配線の抵抗成分、３Ａ、３Ｂはパッケージを含む電源配線のインダクタ成分、４は電源配線間の容量であり、電源配線間の容量４には、電源配線の寄生容量と電源配線間に意図的に挿入されたデカップリングコンデンサの容量とが含まれる。
【００１３】
ここで、電源配線の抵抗成分２Ａ、２Ｂの合成抵抗値をＲ、電源配線のインダクタ成分３Ａ、３Ｂの合成インダクタンスをＬ、容量４の容量値をＣとすると、図８に示す電源配線系は、ｆr＝１／２π√ＬＣで表される固有の共振周波数を持ち、共振時におけるＱ値は、Ｑ＝２πｆrＬ／Ｒとなるが、パッケージに組み込まれた半導体集積回路の電源配線系においては、Ｑ値が高い値を持つ場合が多い。これは、半導体集積回路では、直流電流に対して電源配線系のインピーダンスは、特に小さくなるように設計されるからである。
【００１４】
このように、直流電流に対して電源配線系のインピーダンスが小さくなるように設計される理由は、直流電流に対して電源配線系のインピーダンスが大きいと、電源配線での電圧降下が大きくなることから、半導体集積回路の外部電源の電圧と半導体集積回路に実際に印加される電圧が異なることになるばかりか、半導体集積回路の動作状態によって電源配線に流れる電流が変化するのにつれて半導体集積回路に実際に印加される電圧が変動してしまうことになり、半導体集積回路の誤動作を引き起こす要因となるからである。
【００１５】
また、パッケージに組み込まれた半導体集積回路の電源配線系の共振対策として共振周波数をずらす手法がある。この手法は、半導体集積回路が持つ固有の動作電流の周波数および半導体集積回路の外部のプリント基板上の電源配線に重畳しているノイズ電流の周波数の付近でＱ値が十分小さくなるようにパッケージに組み込まれた半導体集積回路の電源配線系の共振周波数を調整するというものである。具体的には、インダクタ成分３Ａ、３Ｂの合成インダクタンスＬや容量４の容量値Ｃを変化させることになる。
【００１６】
しかしながら、この手法では、共振周波数をシフトした後の共振周波数におけるＱ値が元の共振周波数におけるＱ値よりも高くなってしまう場合がある。電源配線のインダクタ成分３Ａ、３Ｂの合成インダクタンスＬを大きくしたり、電源配線間の容量４の容量値Ｃを小さくしたりした場合である。
【００１７】
逆に、電源配線のインダクタ成分３Ａ、３Ｂの合成インダクタンスＬを小さく、電源配線間の容量４の容量値Ｃを大きくすることができれば、共振周波数のシフトと共にＱ値をある程度下げることができるが、Ｑ値低減効果は小さい。例えば、Ｑ値を半分にするためには、電源配線の抵抗成分２Ａ、２Ｂの合成抵抗値Ｒおよびインダクタ成分３Ａ、３Ｂの合成インダクタンスＬを一定値とすると、電源配線間の容量４の容量値Ｃを元の値の４倍にしなくてはならない。このことは、半導体集積回路の面積の大幅な増加を意味しており、半導体集積回路のコスト面で現実的ではない。
【００１８】
また、電源配線の抵抗成分２Ａ、２Ｂの合成抵抗値Ｒおよび電源配線間の容量４の容量値Ｃを一定値にし、電源配線のインダクタ成分３Ａ、３Ｂの合成インダクタンスＬを小さくすることができれば、例えば、合成インダクタンスＬを元の０.２５倍にできれば、Ｑ値を半分にすることができるが、電源配線を大幅に太くしたり、ボンディングワイヤの本数を増やしたり、インターポーザの配線の太幅化、多層化が必要となり、これもコスト面で現実的ではない。
【００１９】
そこで、また、従来、パッケージに組み込まれた半導体集積回路の電源配線系のＱ値を面積効率良く低減する手法として、抵抗付きデカップリングコンデンサを用いる方法が提案されている。例えば、特許文献１には、抵抗素子が直列接続されたデカップリングコンデンサ、いわゆる抵抗付きデカップリングコンデンサを用いた電源配線系のＱ値低減回路が開示されている。
【００２０】
図９は特許文献１が提案する電源配線系のＱ値低減回路を示す図である。図９中、１１は電源、１２Ａ、１２Ｂは電源配線のインダクタ成分、１３は抵抗素子が直列接続されていないデカップリングコンデンサ、いわゆる抵抗なしデカップリングコンデンサ、１４は抵抗付きデカップリングコンデンサ、１５は抵抗付きデカップリングコンデンサ１４を構成するコンデンサ、１６は抵抗付きデカップリングコンデンサ１４を構成する抵抗素子、１７は電子回路要素である。
【００２１】
この電源配線系のＱ値低減回路は、電圧の異なる電源配線間に抵抗付きデカップリングコンデンサ１４を接続し、デカップリングコンデンサ１４を構成する抵抗素子１６をダンピング抵抗として機能させて電源配線系のＱ値を低減するというものである。
【特許文献１】特開平６−１３２６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
特許文献１によれば、抵抗素子１６の抵抗値は、抵抗素子１６を接続しない場合の電源配線系の共振ピークのインピーダンスよりも十分低い値になるように選ばれるとされているが、抵抗素子１６の抵抗値の具体的な決定方法は示されていない。本発明者の知見によれば、抵抗素子１６の抵抗値には最適値があり、抵抗素子１６の抵抗値が高すぎても、低すぎても、電源配線系における十分なＱ値低減効果を得ることができない。このことを、図１０を用いて、以下に説明する。
【００２３】
図１０は電源配線間に挿入する抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値を検討するために使用した電源配線系の等価回路を示す図であり、パッケージに組み込まれた半導体集積回路（電源配線間に抵抗付きデカップリングコンデンサを挿入した半導体集積回路）から見た電源配線系の等価回路を示している。
【００２４】
図１０中、２１は外部電源、２２Ａ、２２Ｂはパッケージを含む電源配線の抵抗成分、２３Ａ、２３Ｂはパッケージを含む電源配線のインダクタ成分、２４は電源配線間の容量であり、電源配線間の容量２４には、電源配線の寄生容量と電源配線間に意図的に挿入されたデカップリングコンデンサの容量とが含まれる。２５は電源配線間に挿入された抵抗付きデカップリングコンデンサであり、２６は抵抗付きデカップリングコンデンサ２５を構成するコンデンサ、２７は抵抗付きデカップリングコンデンサ２５を構成する抵抗素子である。
【００２５】
図１１は図１０に示す電源配線系の共振周波数ｆrとＱ値との関係を示す図であり、回路シミュレータで求めたものである。本例では、抵抗成分２２Ａ、２２Ｂの合成抵抗値を２５０ｍΩ、インダクタ成分２３Ａ、２３Ｂの合成インダクタンスを１０ｎＨ、容量２４の容量値を０.８ｎＦ、コンデンサ２６の容量値を０.２ｎＦとし、抵抗素子２７の抵抗値Ｒｄを変化させた場合を示している。
【００２６】
図１１から分る通り、抵抗素子２７の抵抗値Ｒdは、高すぎても、低すぎても、Ｑ値低減効果が低い。本例では、抵抗素子２７の抵抗値Ｒｄとして、１６Ω程度が最適値であり、この場合のＱ値は、抵抗付きデカップリングコンデンサ２５を用いず、抵抗なしデカップリングコンデンサを用いる場合、即ち、抵抗素子２７の抵抗値Ｒdが０Ωの場合と比較すると、１２.６から５.３９にまで低減している。なお、この場合の共振周波数ｆrは５２.７ＭＨzである。
【００２７】
これと同じＱ値低減効果を抵抗付きデカップリングコンデンサ２５を用いずに、抵抗なしデカップリングコンデンサの増加だけで実現しようとすると、容量値として約５ｎＦが必要となり、元の容量値（容量２４の容量値＋コンデンサ２６の容量値）の５倍の容量が必要となってしまう。当然、これを実現するためには半導体集積回路の面積を大幅に大きくしなくてはならなくなる。
【００２８】
以上のことから、抵抗付きデカップリングコンデンサを用いた半導体集積回路における電源配線系のＱ値低減手法は、面積効率が良い手法といえるが、抵抗付きデカップリングコンデンサを構成する抵抗素子の抵抗値の決定においては最適値があるので、このことを十分に考慮して設計しなければならないことが分る。
【００２９】
本発明は、かかる点に鑑み、半導体集積回路内の電圧の異なる電源配線間に電源電圧安定化のために挿入する抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値を自動算出することができる半導体集積回路の設計方法および設計用プログラムを提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明中、第１の発明は、電源配線間に抵抗なしデカップリングコンデンサと抵抗付きデカップリングコンデンサを接続する半導体集積回路の設計方法であって、第１の算出手段が、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサとで決まる第１の共振周波数と、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサおよび前記抵抗付きデカップリングコンデンサを構成するコンデンサとで決まる第２の共振周波数を算出する工程と、第２の算出手段が、前記第１の共振周波数と前記第２の共振周波数との平均値を算出し、該平均値における前記抵抗付きデカップリングコンデンサを構成するコンデンサのインピーダンスに等しい値を前記抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値として算出する工程を含むものである。
【００３１】
本発明中、第２の発明は、電源配線間に抵抗なしデカップリングコンデンサと抵抗付きデカップリングコンデンサを接続する半導体集積回路の設計用プログラムであって、コンピュータを、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサとで決まる第１の共振周波数と、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサおよび前記抵抗付きデカップリングコンデンサを構成するコンデンサとで決まる第２の共振周波数を算出する第１の算出手段、および、前記第１の共振周波数と前記第２の共振周波数との平均値を算出し、該平均値における前記抵抗付きデカップリングコンデンサを構成するコンデンサのインピーダンスに等しい値を前記抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値として算出する第２の算出手段として機能させるプログラムを含むものである。
【発明の効果】
【００３２】
本発明によれば、第１の算出手段と、第２の算出手段とで、半導体集積回路内の電圧の異なる電源配線間に電源電圧安定化のために挿入する抵抗付きデカップリングコンデンサの抵抗素子の最適抵抗値を自動算出することができる。
【発明を実施するための最良の形態】
【００３３】
図１は本発明の半導体集積回路の設計方法の一実施形態が適用される半導体集積回路から見た電源配線系の等価回路図である。図１中、３１は外部電源、３２Ａ、３２Ｂはパッケージを含む電源配線（半導体集積回路内の電源配線、半導体集積回路とパッケージとの間のボンディングワイヤおよびパッケージを構成するインターポーザ中の電源配線）の抵抗成分、３３Ａ、３３Ｂはパッケージを含む電源配線のインダクタ成分、３４は電源配線間の容量であり、電源配線間の容量３４には、電源配線の寄生容量と電源配線間に意図的に挿入されたデカップリングコンデンサの容量が含まれる。
【００３４】
３５は半導体集積回路内の電源配線間に挿入された抵抗付きデカップリングコンデンサであり、３６は抵抗付きデカップリングコンデンサ３５を構成するコンデンサ、３７は抵抗付きデカップリングコンデンサ３５を構成する抵抗素子である。本発明の半導体集積回路の設計方法の一実施形態は、抵抗付きデカップリングコンデンサ３５を構成する抵抗素子３７の抵抗値を自動算出する工程を含むものである。
【００３５】
図２は本発明の半導体集積回路の設計方法の一実施形態を実施するためのコンピュータ・システムの機能ブロック図である。図２中、４１は第１の共振周波数算出手段、４２は第２の共振周波数算出手段、４３は共振周波数平均値算出手段、４４は最適抵抗値算出手段、４５は記憶手段である。
【００３６】
記憶手段４５には、図１に示す電源配線系の電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒ、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬ、電源配線間の容量３４の容量値Ｃ１、抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６の容量値Ｃ２が記憶される。
【００３７】
第１の共振周波数算出手段４１は、図１に示す電源配線系について、抵抗付きデカップリングコンデンサ３５を挿入しない場合の共振周波数、即ち、電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒと、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬと、電源配線間の容量３４の容量値Ｃ１とで決まる第１の共振周波数ｆaを算出するものであり、第１の共振周波数算出手段４１が算出した第１の共振周波数ｆaは記憶手段４５に保存する。
【００３８】
第２の共振周波数算出手段４２は、図１に示す電源配線系について、抵抗素子３７の抵抗値を０とした場合の共振周波数、即ち、電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒと、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬと、電源配線間の容量３４の容量値Ｃ１と、抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６の容量値Ｃ２とで決まる第２の共振周波数ｆbを算出するものであり、第２の共振周波数算出手段４２が算出した第２の共振周波数ｆbは記憶手段４５に保存される。
【００３９】
共振周波数平均値算出手段４３は、第１の共振周波数算出手段４１が算出した第１の共振周波数ｆaと、第２の共振周波数算出手段４２が算出した第２の共振周波数ｆbとの平均値（ｆa＋ｆb）／２を算出するものであり、共振周波数平均値算出手段４３が算出した第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２は記憶手段４５に保存される。
【００４０】
最適抵抗値算出手段４４は、共振周波数平均値算出手段４３が算出した第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２における抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６のインピーダンスに等しい値を抵抗付きデカップリングコンデンサ３５を構成する抵抗素子３７の最適抵抗値として算出するものである。
【００４１】
即ち、本発明の半導体集積回路の設計方法の一実施形態では、まず、第１の共振周波数算出手段４１により、図１に示す電源配線系について、電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒと、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬと、電源配線間の容量３４の容量値Ｃ１とで決まる第１の共振周波数ｆaが算出される。
【００４２】
次に、第２の共振周波数算出手段４２により、図１に示す電源配線系について、電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒと、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬと、電源配線間の容量３４の容量値Ｃ１と、抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６の容量値Ｃ２とで決まる第２の共振周波数ｆbが算出される。
【００４３】
次に、共振周波数平均値算出手段４３により、第１の共振周波数算出手段４１が算出した第１の共振周波数ｆaと、第２の共振周波数算出手段４２が算出した第２の共振周波数ｆbとの平均値（ｆa＋ｆb）／２が算出される。
【００４４】
次に、最適抵抗値算出手段４４により、共振周波数平均値算出手段４３が算出した第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２における抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６のインピーダンスに等しい値が、抵抗付きデカップリングコンデンサ３５を構成する抵抗素子３７の最適抵抗値として算出される。
【００４５】
ここで、第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２における抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６のインピーダンスに等しい値が、抵抗付きデカップリングコンデンサ３５を構成する抵抗素子３７の最適抵抗値となることを、図１０および図１１を使用して説明する。
【００４６】
図１１は、図１０において、抵抗成分２２Ａ、２２Ｂの合成抵抗値を２５０ｍΩ、インダクタ成分２３Ａ、２３Ｂの合成インダクタンスを１０ｎＨ、容量２４の容量値を０.８ｎＦ、コンデンサ２６の容量値を０.２ｎＦとし、抵抗素子２７の抵抗値Ｒｄを変化させた場合の共振周波数ｆrとＱ値との関係のシミュレーション結果を示している。
【００４７】
このシミュレーション結果によれば、抵抗素子２７の抵抗値Ｒｄを変化させた場合に、回路の共振によるＱ値が最も低減されるのは、周波数が５２.７ＭＨzのときであり、このときの抵抗素子２７の抵抗値Ｒｄは１６Ω程度となっている。
【００４８】
本発明の半導体集積回路の設計方法の一実施形態により、抵抗素子２７の最適抵抗値を算出する場合には、まず、第１の共振周波数算出手段４１により、第１の共振周波数ｆaを算出することになるが、ｆa＝１／２π√（ＬＣ）＝１／２π√（１０［ｎＨ］×０.８［ｎＦ］）＝５６.４ＭＨｚとなる。
【００４９】
次に、第２の共振周波数算出手段４２により、第２の共振周波数ｆbを算出することになるが、ｆb＝１／２π√（ＬＣ）＝１／２π√（１０［ｎＨ］×１［ｎＦ］）＝５０ＭＨｚとなる。
【００５０】
次に、共振周波数平均値算出手段４３により、第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２を算出することになるが、（ｆa＋ｆb）／２＝（５６.４ＭＨｚ＋５０ＭＨｚ）／２＝５３.２ＭＨｚとなる。
【００５１】
次に、最適抵抗値算出手段４４により、周波数（ｆa＋ｆb）／２＝５３.２ＭＨｚにおけるコンデンサ２６のインピーダンス｜Ｚc｜を算出することになるが、｜Ｚc｜＝１／２πｆＣ＝１／２π×５３.２［ＭＨｚ］×０.２［ｎＦ］＝１５Ωとなる。
【００５２】
このように、本発明の半導体集積回路の設計方法の一実施形態によれば、抵抗素子２７の最適抵抗値は１５Ωとなるが、これは、図１１に示すシミュレーション結果による算出結果とかなり近い数字になっており、そのときのＱ値は、シミュレーション結果との誤差も小さい。したがって、本発明の半導体集積回路の設計方法の一実施形態によれば、抵抗付きデカップリングコンデンサ３５を構成する抵抗素子３７についても最適抵抗値を算出することができる。
【００５３】
なお、本発明の半導体集積回路の設計方法の一実施形態では、第１の共振周波数算出手段４１と第２の共振周波数算出手段４２とで第１の算出手段が構成され、共振周波数平均値算出手段４３と抵抗値算出手段４４とで第２の算出手段が構成されている。但し、第１の共振周波数算出手段４１による第１の共振周波数ｆaの算出と、第２の共振周波数算出手段４２による第２の共振周波数ｆbの算出は、どちらを先に実行しても良い。
【００５４】
図３は本発明の半導体集積回路の設計方法の一実施形態を実施するためのコンピュータ・システムの概略的構成図である。図３中、５１はＣＰＵ（central processing unit）、５２はＲＯＭ（read only memory）、５３はＲＡＭ（random access memory）、５４はキーボードやマウス等の入力装置、５５はディスプレイやプリンタ等の出力装置、５６は外部装置との通信を行う通信装置、５７はハードディスク装置（ＨＤＤ）、５８はハードディスク装置５７により駆動されるハードディスクである。
【００５５】
ハードディスク５８には、本発明の半導体集積回路の設計用プログラムの一実施形態５９や、図１に示す電源配線系の回路定数情報６０（電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒ、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬ、電源配線間の容量３４の容量値Ｃ１、抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６の容量値Ｃ２）などの格納に使用される。
【００５６】
本発明の半導体集積回路の設計用プログラムの一実施形態５９には、第１の共振周波数算出プログラム６１、第２の共振周波数算出プログラム６２、共振周波数平均値算出プログラム６３、最適抵抗値算出プログラム６４が含まれる。
【００５７】
第１の共振周波数算出プログラム６１は、ＣＰＵ５１を第１の共振周波数算出手段４１として機能させるものである。第２の共振周波数算出プログラム６２は、ＣＰＵ５２を第２の共振周波数算出手段４２として機能させるものである。共振周波数平均値算出プログラム６３は、ＣＰＵ５１を共振周波数平均値算出手段４３として機能させるものである。最適抵抗値算出プログラム６４は、ＣＰＵ５１を最適抵抗値算出手段４４として機能させるものである。
【００５８】
図４は本発明の半導体集積回路の設計方法の一実施形態が使用される半導体集積回路の一例を説明するための概念図である。図４中、７１は半導体集積回路のダイ、７２はダイ７１に配置された回路であり、他の回路とは電源が分離された回路である。通常、このような回路７２は、マクロと呼ばれており、例えば、ＰＬＬ（位相同期ループ）やＡＤ（アナログ・デジタル）コンバータやＤＡ（デジタル・アナログ）コンバータ等が該当する。７３はパッケージのボンディングワイヤ、７４はパッケージのインターポーザ中の電源配線である。
【００５９】
本発明の半導体集積回路の設計方法の一実施形態は、マクロ７２を設計する場合に使用することができる。なお、図４に示す例は、マクロ７２の外側にデカップリングコンデンサ配置領域を有しない場合である。この場合、マクロ７２内の電源配線、パッケージのボンディングワイヤ７３およびパッケージのインターポーザ中の電源配線７４が持つ抵抗成分、インダクタ成分、寄生容量と、マクロ７２内に配置された抵抗なしデカップリングコンデンサとで共振回路が形成される。
【００６０】
マクロ７２には、その物理的なサイズの制限からＱ値を小さくするのに十分な容量の抵抗なしデカップリングコンデンサを搭載できない場合が多く、この場合には、抵抗値を最適化した抵抗付きデカップリングコンデンサによるＱ値低減手法の効果が高いと期待できる。具体的には、マクロ７２内に配置されている抵抗なしデカップリングコンデンサのうち、マクロ７２の動作に影響を与えない範囲で、抵抗なしデカップリングコンデンサの一部又は全部を抵抗付きデカップリングコンデンサに置き換える。
【００６１】
図５は本発明の半導体集積回路の設計方法の一実施形態が使用される半導体集積回路の他の例を説明するための概念図である。図５中、８１は半導体集積回路のダイ、８２はダイ８１に配置されたマクロ、８３はパッケージのボンディングワイヤ、８４はパッケージのインターポーザの配線、８５はダイ８１上に設けられたマクロ８２のためのデカップリングコンデンサ配置領域である。デカップリングコンデンサ配置領域８５に置かれたデカップリングコンデンサは全てマクロ８２の電源配線に接続される。
【００６２】
本発明の半導体集積回路の設計方法の一実施形態は、マクロ８２を設計する場合に使用することができる。図５に示す例は、マクロ８２の外側にデカップリングコンデンサ配置領域８５を有する場合である。この場合、マクロ８２の電源配線、パッケージのボンディングワイヤ８３、パッケージのインターポーザの電源配線８４が持つ抵抗成分、インダクタ成分、寄生容量と、デカップリングコンデンサ配置領域８５に配置された抵抗なしデカップリングコンデンサとで共振回路が形成される。
【００６３】
この例の場合、デカップリングコンデンサ配置領域８５の物理的なサイズの制限からＱ値を小さくするのに十分な容量の抵抗なしデカップリングコンデンサを搭載できない場合が多く、抵抗値を最適化した抵抗付きデカップリングコンデンサによるＱ値低減手法の効果が高いと期待できる。具体的には、デカップリングコンデンサ配置領域８５に配置されている抵抗なしデカップリングコンデンサのうち、マクロ８２の動作に影響を与えない範囲で、抵抗なしデカップリングコンデンサの一部又は全部を抵抗付きデカップリングコンデンサに置き換える。
【００６４】
図６は本発明の半導体集積回路の設計方法の一実施形態の使用例を示すフローチャートであり、図４および図５に示すマクロ７２、８２を設計対象とする場合を示している。図６中、９１は半導体集積回路レイアウト情報、９２はパッケージ電気特性情報である。
【００６５】
本例においては、まず、第１の共振周波数・Ｑ値算出手段９３により、半導体集積回路レイアウト情報９１と、パッケージ電気特性情報９２とを元に、マクロ７２（又はマクロ８２）について、抵抗付きデカップリングコンデンサを挿入しない状態で、パッケージを含む電源配線の抵抗成分の合成抵抗値、インダクタ成分の合成インピーダンス、電源配線間の容量の合成容量値を算出し、電源配線系の共振周波数とＱ値とを算出する（ステップＳ１）。
【００６６】
次に、マクロ７２（又はマクロ８２）の動作に影響を与えない範囲内において、電源配線間に接続された抵抗なしデカップリングコンデンサのうちで、抵抗付きデカップリングコンデンサに置き換え可能な抵抗なしデカップリングコンデンサの容量値の総和をデカップリングコンデンサ置き換え手段９４に設定する（ステップＳ２）。この工程は、ユーザがコンピュータの表示画面上で、例えば、直接容量値を設定することにより行っても良いし、電源間容量の総和に対する割合を指定することにより行っても良い。
【００６７】
次に、設定された抵抗付きデカップリングコンデンサに置き換え可能な抵抗なしデカップリングコンデンサの容量値の総和を元に、デカップリングコンデンサ置き換え手段９４により、電源配線間に接続された抵抗なしデカップリングコンデンサのうちで、抵抗付きデカップリングコンデンサに置き換え可能なものについては、抵抗付きデカップリングコンデンサに置き換える（ステップＳ３）。
【００６８】
次に、最適抵抗値算出手段９５により、本発明の半導体集積回路の設計方法の一実施形態を実施して抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値を算出する（ステップＳ４）。
【００６９】
次に、第２の共振周波数・Ｑ値算出手段９６により、抵抗付きデカップリングコンデンサを挿入した状態での電源配線系の共振周波数とＱ値を算出し（ステップＳ５）、これら共振周波数とＱ値とを確認し（ステップＳ６）、Ｑ値がマクロ７２（又はマクロ８２）のクライテリア（許容値）に対して高い場合は、ステップＳ２に戻り、再度、抵抗付きデカップリングコンデンサの割合を見直す。これに対して、Ｑ値が適当な場合には、最適抵抗値決定工程を終了する。
【００７０】
図７は本発明の半導体集積回路の設計方法の一実施形態の使用例を実施するためのコンピュータ・システムの概略的構成図である。図７に示すコンピュータ・システムは、図３に示すハードディスク５８に半導体集積回路レイアウト情報９１と、パッケージ電気特性情報９２と、第１の共振周波数・Ｑ値算出プログラム１０１と、デカップリングコンデンサ置き換えプログラム１０２と、第２の共振周波数・Ｑ値算出プログラム１０３を格納するようにし、その他については、図３に示すコンピュータ・システムと同様に構成したものである。
【００７１】
第１の共振周波数・Ｑ値算出プログラム１０１は、ＣＰＵ５１を第１の共振周波数・Ｑ値算出手段９３として機能させるものである。デカップリングコンデンサ置き換えプログラム１０２は、ＣＰＵ５１をデカップリングコンデンサ置き換え手段９４として機能させるものである。第２の共振周波数・Ｑ値算出プログラム１０３は、ＣＰＵ５１を第２の共振周波数・Ｑ値算出手段９６として機能させるものである。また、本例では、本発明の半導体集積回路の設計方法の一実施形態５９は、ＣＰＵ５１を最適抵抗値算出手段９５として機能させる。
【００７２】
以上のように、本発明の半導体集積回路の設計方法の一実施形態によれば、第１の共振周波数算出手段４１と、第２の共振周波数算出手段４２と、共振周波数平均値算出手段４３と、最適抵抗値算出手段４４とで、半導体集積回路内の電圧の異なる電源配線間に電源電圧安定化のために挿入する抵抗付きデカップリングコンデンサの抵抗素子の最適抵抗値を自動算出することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の半導体集積回路の設計方法の一実施形態が適用される半導体集積回路から見た電源配線系の等価回路図である。
【図２】本発明の半導体集積回路の設計方法の一実施形態を実施するためのコンピュータ・システムの機能ブロック図である。
【図３】本発明の半導体集積回路の設計方法の一実施形態を実施するためのコンピュータ・システムの概略的構成図である。
【図４】本発明の半導体集積回路の設計方法の一実施形態が使用される半導体集積回路の一例を説明するための概念図である。
【図５】本発明の半導体集積回路の設計方法の一実施形態が使用される半導体集積回路の他の例を説明するための概念図である。
【図６】本発明の半導体集積回路の設計方法の一実施形態の使用例を示すフローチャートである。
【図７】本発明の半導体集積回路の設計方法の一実施形態の使用例を実施するためのコンピュータ・システムの概略的構成図である。
【図８】パッケージに組み込まれた半導体集積回路から見た電源配線系の等価回路図である。
【図９】特許文献１が提案する電源配線系のＱ値低減回路を示す図である。
【図１０】電源配線間に挿入する抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値を検討するために使用した電源配線系の等価回路を示す図である。
【図１１】図１０に示す電源配線系の共振周波数とＱ値との関係を示す図である。
【符号の説明】
【００７４】
１…外部電源、２Ａ、２Ｂ…電源配線の抵抗成分、３Ａ、３Ｂ…電源配線のインダクタ成分、４…電源配線間の容量、１１…電源、１２Ａ、１２Ｂ…電源配線のインダクタ成分、１３…抵抗なしデカップリングコンデンサ、１４…抵抗付きデカップリングコンデンサ、１５…コンデンサ、１６…抵抗素子、１７…電子回路要素、２１…外部電源、２２Ａ、２２Ｂ…電源配線の抵抗成分、２３Ａ、２３Ｂ…電源配線のインダクタ成分、２４…電源配線間の容量、２５…抵抗付きデカップリングコンデンサ、２６…コンデンサ、２７…抵抗素子、３１…外部電源、３２Ａ、３２Ｂ…電源配線の抵抗成分、３３Ａ、３３Ｂ…電源配線のインダクタ成分、３４…電源配線間の容量、３５…抵抗付きデカップリングコンデンサ、３６…コンデンサ、３７…抵抗素子、４１…第１の共振周波数算出手段、４２…第２の共振周波数算出手段、４３…共振周波数平均値算出手段、４４…最適抵抗値算出手段、４５…記憶手段、５１…ＣＰＵ、５２…ＲＯＭ、５３…ＲＡＭ、５４…入力装置、５５…出力装置、５６…通信装置、５７…ハードディスク装置（ＨＤＤ）、５８…ハードディスク、５９…本発明の半導体集積回路の設計用プログラムの一実施形態、６０…回路定数情報、６１…第１の共振周波数算出プログラム、６２…第２の共振周波数算出プログラム、６３…共振周波数平均値算出プログラム、６４…最適抵抗値算出プログラム、７１…ダイ、７２…マクロ、７３…ボンディングワイヤ、７４…インターポーザの電源配線、８１…ダイ、８２…マクロ、８３…ボンディングワイヤ、８４…インターポーザの電源配線、８５…デカップリングコンデンサ配置領域、９１…半導体集積回路レイアウト情報、９２…パッケージ電気特性情報、９３…第１の共振周波数・Ｑ値算出手段、９４…デカップリングコンデンサ置き換え手段、９５…最適抵抗値算出手段、９６…第２の共振周波数・Ｑ値算出手段、１０１…第１の共振周波数・Ｑ値算出プログラム、１０２…デカップリングコンデンサ置き換えプログラム、１０３…第２の共振周波数・Ｑ値算出プログラム
【技術分野】
【０００１】
本発明は、電圧の異なる電源配線間に抵抗付きデカップリングコンデンサを接続する半導体集積回路を設計する場合に使用して好適な半導体集積回路の設計方法および設計用プログラムに関する。
【背景技術】
【０００２】
半導体集積回路においては、その微細化に伴って、その大規模化・高速化が図られている。半導体集積回路が大規模化・高速化すると、その動作電流は高周波成分を多く含んだものとなる。この動作電流がインピーダンスを持つ電源配線を流れると、その電流振幅や周波数に応じて電源電圧の変動を引き起こす。
【０００３】
内部回路の動作中に電源電圧が大きく変動すると、内部回路において遅延時間の変動や論理の誤認識が生じる場合があり、結果的に、そのような半導体集積回路は誤動作してしまうことになる。そこで、半導体集積回路においては、内部回路の動作中における電源電圧の変動を抑制する必要がある。
【０００４】
ここに、半導体集積回路の電源配線系のインピーダンスを直流から高周波まで低くすることができれば、動作電流の高周波成分に起因する電源電圧の変動を小さくすることができる。そこで、電源配線系は、内部回路の動作状態によらず、低インピーダンスであることが望まれている。
【０００５】
電源配線系の低インピーダンス化の手法の一つに、デカップリングコンデンサを用いる手法がある。デカップリングコンデンサとは、電圧の異なる電源配線間に電源電圧安定化の目的で挿入されるコンデンサのことであり、交流電流に対する電源配線系のインピーダンスを下げる働きがある。半導体集積回路内の電源配線の寄生容量もデカップリングコンデンサと同様の働きをする場合もある。
【０００６】
ここで、コンデンサのインピーダンスＺCは、コンデンサの容量値をＣ［Ｆ］、コンデンサに流れる電流の周波数をｆ［Ｈz］とすると、ＺC＝１／j２πｆＣで表される。したがって、デカップリングコンデンサを用いる場合には、電流の周波数が高いほど、電源配線系のインピーダンス低減効果は高くなる。
【０００７】
多くの半導体集積回路のレイアウトでは、意図的に必要量のデカップリングコンデンサを事前に配置してから、残りの回路を配置したり、半導体集積回路のレイアウト後の空き領域にデカップリングコンデンサを配置したりして、電源配線系のインピーダンス低減化を図ることが行われている。
【０００８】
電源配線系の低インピーダンス化のもう一つの手法に、電源配線の太幅化がある。この手法では、半導体集積回路の電源配線を多層化したり、メッシュ状にしたりすることにより、電源配線系のインピーダンスを小さく、かつ、均一にすることが行われる。更には、ダイにパッケージの電極と接続するための電極を複数個設け、パッケージの電極との接続に複数本のワイヤを用いることで、電源配線系のインピーダンスを下げることも行われている。
【０００９】
ここで、インダクタのインピーダンスＺLは、インダクタのインダクタンスをＬ、インダクタに流れる電流の周波数をｆとすると、ＺL＝ｊ２πｆＬで表される。したがって、電源配線の太幅化による電源配線系の低インピーダンス化は、直流電流に対する電源のインピーダンスを小さくするには十分な手法であるが、交流、特に、高周波成分を多く含む電流に対しては、電源配線のインダクタ成分が原因でインピーダンスが上がってしまうことになる。
【００１０】
ところで、デカップリングコンデンサを用いる電源配線系の低インピーダンス化手法および電源配線の太幅化による電源配線系の低インピーダンス化手法は、半導体集積回路のレイアウトでは同時に用いられるのが一般的であるが、昨今の大規模かつ高速動作の半導体集積回路においては、これらの電源配線系の低インピーダンス化手法を用いても、半導体集積回路に誤動作が生じるケースが出てきた。
【００１１】
これは、パッケージを含む電源配線（半導体集積回路内の電源配線、半導体集積回路とパッケージとの間のボンディングワイヤおよびパッケージを構成するインターポーザ中の電源配線）が持つ抵抗成分、インダクタ成分および寄生容量と、電源配線間に接続するデカップリングコンデンサとで構成されるＲＬＣ共振回路系による共振が原因で電源電圧が大きく変動してしまうことに起因するものである。このことを、図８を用いて、以下に説明する。
【００１２】
図８はパッケージに組み込まれた半導体集積回路から見た電源配線系の等価回路図である。図８中、１は外部電源、２Ａ、２Ｂはパッケージを含む電源配線の抵抗成分、３Ａ、３Ｂはパッケージを含む電源配線のインダクタ成分、４は電源配線間の容量であり、電源配線間の容量４には、電源配線の寄生容量と電源配線間に意図的に挿入されたデカップリングコンデンサの容量とが含まれる。
【００１３】
ここで、電源配線の抵抗成分２Ａ、２Ｂの合成抵抗値をＲ、電源配線のインダクタ成分３Ａ、３Ｂの合成インダクタンスをＬ、容量４の容量値をＣとすると、図８に示す電源配線系は、ｆr＝１／２π√ＬＣで表される固有の共振周波数を持ち、共振時におけるＱ値は、Ｑ＝２πｆrＬ／Ｒとなるが、パッケージに組み込まれた半導体集積回路の電源配線系においては、Ｑ値が高い値を持つ場合が多い。これは、半導体集積回路では、直流電流に対して電源配線系のインピーダンスは、特に小さくなるように設計されるからである。
【００１４】
このように、直流電流に対して電源配線系のインピーダンスが小さくなるように設計される理由は、直流電流に対して電源配線系のインピーダンスが大きいと、電源配線での電圧降下が大きくなることから、半導体集積回路の外部電源の電圧と半導体集積回路に実際に印加される電圧が異なることになるばかりか、半導体集積回路の動作状態によって電源配線に流れる電流が変化するのにつれて半導体集積回路に実際に印加される電圧が変動してしまうことになり、半導体集積回路の誤動作を引き起こす要因となるからである。
【００１５】
また、パッケージに組み込まれた半導体集積回路の電源配線系の共振対策として共振周波数をずらす手法がある。この手法は、半導体集積回路が持つ固有の動作電流の周波数および半導体集積回路の外部のプリント基板上の電源配線に重畳しているノイズ電流の周波数の付近でＱ値が十分小さくなるようにパッケージに組み込まれた半導体集積回路の電源配線系の共振周波数を調整するというものである。具体的には、インダクタ成分３Ａ、３Ｂの合成インダクタンスＬや容量４の容量値Ｃを変化させることになる。
【００１６】
しかしながら、この手法では、共振周波数をシフトした後の共振周波数におけるＱ値が元の共振周波数におけるＱ値よりも高くなってしまう場合がある。電源配線のインダクタ成分３Ａ、３Ｂの合成インダクタンスＬを大きくしたり、電源配線間の容量４の容量値Ｃを小さくしたりした場合である。
【００１７】
逆に、電源配線のインダクタ成分３Ａ、３Ｂの合成インダクタンスＬを小さく、電源配線間の容量４の容量値Ｃを大きくすることができれば、共振周波数のシフトと共にＱ値をある程度下げることができるが、Ｑ値低減効果は小さい。例えば、Ｑ値を半分にするためには、電源配線の抵抗成分２Ａ、２Ｂの合成抵抗値Ｒおよびインダクタ成分３Ａ、３Ｂの合成インダクタンスＬを一定値とすると、電源配線間の容量４の容量値Ｃを元の値の４倍にしなくてはならない。このことは、半導体集積回路の面積の大幅な増加を意味しており、半導体集積回路のコスト面で現実的ではない。
【００１８】
また、電源配線の抵抗成分２Ａ、２Ｂの合成抵抗値Ｒおよび電源配線間の容量４の容量値Ｃを一定値にし、電源配線のインダクタ成分３Ａ、３Ｂの合成インダクタンスＬを小さくすることができれば、例えば、合成インダクタンスＬを元の０.２５倍にできれば、Ｑ値を半分にすることができるが、電源配線を大幅に太くしたり、ボンディングワイヤの本数を増やしたり、インターポーザの配線の太幅化、多層化が必要となり、これもコスト面で現実的ではない。
【００１９】
そこで、また、従来、パッケージに組み込まれた半導体集積回路の電源配線系のＱ値を面積効率良く低減する手法として、抵抗付きデカップリングコンデンサを用いる方法が提案されている。例えば、特許文献１には、抵抗素子が直列接続されたデカップリングコンデンサ、いわゆる抵抗付きデカップリングコンデンサを用いた電源配線系のＱ値低減回路が開示されている。
【００２０】
図９は特許文献１が提案する電源配線系のＱ値低減回路を示す図である。図９中、１１は電源、１２Ａ、１２Ｂは電源配線のインダクタ成分、１３は抵抗素子が直列接続されていないデカップリングコンデンサ、いわゆる抵抗なしデカップリングコンデンサ、１４は抵抗付きデカップリングコンデンサ、１５は抵抗付きデカップリングコンデンサ１４を構成するコンデンサ、１６は抵抗付きデカップリングコンデンサ１４を構成する抵抗素子、１７は電子回路要素である。
【００２１】
この電源配線系のＱ値低減回路は、電圧の異なる電源配線間に抵抗付きデカップリングコンデンサ１４を接続し、デカップリングコンデンサ１４を構成する抵抗素子１６をダンピング抵抗として機能させて電源配線系のＱ値を低減するというものである。
【特許文献１】特開平６−１３２６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
特許文献１によれば、抵抗素子１６の抵抗値は、抵抗素子１６を接続しない場合の電源配線系の共振ピークのインピーダンスよりも十分低い値になるように選ばれるとされているが、抵抗素子１６の抵抗値の具体的な決定方法は示されていない。本発明者の知見によれば、抵抗素子１６の抵抗値には最適値があり、抵抗素子１６の抵抗値が高すぎても、低すぎても、電源配線系における十分なＱ値低減効果を得ることができない。このことを、図１０を用いて、以下に説明する。
【００２３】
図１０は電源配線間に挿入する抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値を検討するために使用した電源配線系の等価回路を示す図であり、パッケージに組み込まれた半導体集積回路（電源配線間に抵抗付きデカップリングコンデンサを挿入した半導体集積回路）から見た電源配線系の等価回路を示している。
【００２４】
図１０中、２１は外部電源、２２Ａ、２２Ｂはパッケージを含む電源配線の抵抗成分、２３Ａ、２３Ｂはパッケージを含む電源配線のインダクタ成分、２４は電源配線間の容量であり、電源配線間の容量２４には、電源配線の寄生容量と電源配線間に意図的に挿入されたデカップリングコンデンサの容量とが含まれる。２５は電源配線間に挿入された抵抗付きデカップリングコンデンサであり、２６は抵抗付きデカップリングコンデンサ２５を構成するコンデンサ、２７は抵抗付きデカップリングコンデンサ２５を構成する抵抗素子である。
【００２５】
図１１は図１０に示す電源配線系の共振周波数ｆrとＱ値との関係を示す図であり、回路シミュレータで求めたものである。本例では、抵抗成分２２Ａ、２２Ｂの合成抵抗値を２５０ｍΩ、インダクタ成分２３Ａ、２３Ｂの合成インダクタンスを１０ｎＨ、容量２４の容量値を０.８ｎＦ、コンデンサ２６の容量値を０.２ｎＦとし、抵抗素子２７の抵抗値Ｒｄを変化させた場合を示している。
【００２６】
図１１から分る通り、抵抗素子２７の抵抗値Ｒdは、高すぎても、低すぎても、Ｑ値低減効果が低い。本例では、抵抗素子２７の抵抗値Ｒｄとして、１６Ω程度が最適値であり、この場合のＱ値は、抵抗付きデカップリングコンデンサ２５を用いず、抵抗なしデカップリングコンデンサを用いる場合、即ち、抵抗素子２７の抵抗値Ｒdが０Ωの場合と比較すると、１２.６から５.３９にまで低減している。なお、この場合の共振周波数ｆrは５２.７ＭＨzである。
【００２７】
これと同じＱ値低減効果を抵抗付きデカップリングコンデンサ２５を用いずに、抵抗なしデカップリングコンデンサの増加だけで実現しようとすると、容量値として約５ｎＦが必要となり、元の容量値（容量２４の容量値＋コンデンサ２６の容量値）の５倍の容量が必要となってしまう。当然、これを実現するためには半導体集積回路の面積を大幅に大きくしなくてはならなくなる。
【００２８】
以上のことから、抵抗付きデカップリングコンデンサを用いた半導体集積回路における電源配線系のＱ値低減手法は、面積効率が良い手法といえるが、抵抗付きデカップリングコンデンサを構成する抵抗素子の抵抗値の決定においては最適値があるので、このことを十分に考慮して設計しなければならないことが分る。
【００２９】
本発明は、かかる点に鑑み、半導体集積回路内の電圧の異なる電源配線間に電源電圧安定化のために挿入する抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値を自動算出することができる半導体集積回路の設計方法および設計用プログラムを提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明中、第１の発明は、電源配線間に抵抗なしデカップリングコンデンサと抵抗付きデカップリングコンデンサを接続する半導体集積回路の設計方法であって、第１の算出手段が、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサとで決まる第１の共振周波数と、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサおよび前記抵抗付きデカップリングコンデンサを構成するコンデンサとで決まる第２の共振周波数を算出する工程と、第２の算出手段が、前記第１の共振周波数と前記第２の共振周波数との平均値を算出し、該平均値における前記抵抗付きデカップリングコンデンサを構成するコンデンサのインピーダンスに等しい値を前記抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値として算出する工程を含むものである。
【００３１】
本発明中、第２の発明は、電源配線間に抵抗なしデカップリングコンデンサと抵抗付きデカップリングコンデンサを接続する半導体集積回路の設計用プログラムであって、コンピュータを、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサとで決まる第１の共振周波数と、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサおよび前記抵抗付きデカップリングコンデンサを構成するコンデンサとで決まる第２の共振周波数を算出する第１の算出手段、および、前記第１の共振周波数と前記第２の共振周波数との平均値を算出し、該平均値における前記抵抗付きデカップリングコンデンサを構成するコンデンサのインピーダンスに等しい値を前記抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値として算出する第２の算出手段として機能させるプログラムを含むものである。
【発明の効果】
【００３２】
本発明によれば、第１の算出手段と、第２の算出手段とで、半導体集積回路内の電圧の異なる電源配線間に電源電圧安定化のために挿入する抵抗付きデカップリングコンデンサの抵抗素子の最適抵抗値を自動算出することができる。
【発明を実施するための最良の形態】
【００３３】
図１は本発明の半導体集積回路の設計方法の一実施形態が適用される半導体集積回路から見た電源配線系の等価回路図である。図１中、３１は外部電源、３２Ａ、３２Ｂはパッケージを含む電源配線（半導体集積回路内の電源配線、半導体集積回路とパッケージとの間のボンディングワイヤおよびパッケージを構成するインターポーザ中の電源配線）の抵抗成分、３３Ａ、３３Ｂはパッケージを含む電源配線のインダクタ成分、３４は電源配線間の容量であり、電源配線間の容量３４には、電源配線の寄生容量と電源配線間に意図的に挿入されたデカップリングコンデンサの容量が含まれる。
【００３４】
３５は半導体集積回路内の電源配線間に挿入された抵抗付きデカップリングコンデンサであり、３６は抵抗付きデカップリングコンデンサ３５を構成するコンデンサ、３７は抵抗付きデカップリングコンデンサ３５を構成する抵抗素子である。本発明の半導体集積回路の設計方法の一実施形態は、抵抗付きデカップリングコンデンサ３５を構成する抵抗素子３７の抵抗値を自動算出する工程を含むものである。
【００３５】
図２は本発明の半導体集積回路の設計方法の一実施形態を実施するためのコンピュータ・システムの機能ブロック図である。図２中、４１は第１の共振周波数算出手段、４２は第２の共振周波数算出手段、４３は共振周波数平均値算出手段、４４は最適抵抗値算出手段、４５は記憶手段である。
【００３６】
記憶手段４５には、図１に示す電源配線系の電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒ、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬ、電源配線間の容量３４の容量値Ｃ１、抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６の容量値Ｃ２が記憶される。
【００３７】
第１の共振周波数算出手段４１は、図１に示す電源配線系について、抵抗付きデカップリングコンデンサ３５を挿入しない場合の共振周波数、即ち、電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒと、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬと、電源配線間の容量３４の容量値Ｃ１とで決まる第１の共振周波数ｆaを算出するものであり、第１の共振周波数算出手段４１が算出した第１の共振周波数ｆaは記憶手段４５に保存する。
【００３８】
第２の共振周波数算出手段４２は、図１に示す電源配線系について、抵抗素子３７の抵抗値を０とした場合の共振周波数、即ち、電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒと、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬと、電源配線間の容量３４の容量値Ｃ１と、抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６の容量値Ｃ２とで決まる第２の共振周波数ｆbを算出するものであり、第２の共振周波数算出手段４２が算出した第２の共振周波数ｆbは記憶手段４５に保存される。
【００３９】
共振周波数平均値算出手段４３は、第１の共振周波数算出手段４１が算出した第１の共振周波数ｆaと、第２の共振周波数算出手段４２が算出した第２の共振周波数ｆbとの平均値（ｆa＋ｆb）／２を算出するものであり、共振周波数平均値算出手段４３が算出した第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２は記憶手段４５に保存される。
【００４０】
最適抵抗値算出手段４４は、共振周波数平均値算出手段４３が算出した第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２における抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６のインピーダンスに等しい値を抵抗付きデカップリングコンデンサ３５を構成する抵抗素子３７の最適抵抗値として算出するものである。
【００４１】
即ち、本発明の半導体集積回路の設計方法の一実施形態では、まず、第１の共振周波数算出手段４１により、図１に示す電源配線系について、電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒと、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬと、電源配線間の容量３４の容量値Ｃ１とで決まる第１の共振周波数ｆaが算出される。
【００４２】
次に、第２の共振周波数算出手段４２により、図１に示す電源配線系について、電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒと、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬと、電源配線間の容量３４の容量値Ｃ１と、抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６の容量値Ｃ２とで決まる第２の共振周波数ｆbが算出される。
【００４３】
次に、共振周波数平均値算出手段４３により、第１の共振周波数算出手段４１が算出した第１の共振周波数ｆaと、第２の共振周波数算出手段４２が算出した第２の共振周波数ｆbとの平均値（ｆa＋ｆb）／２が算出される。
【００４４】
次に、最適抵抗値算出手段４４により、共振周波数平均値算出手段４３が算出した第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２における抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６のインピーダンスに等しい値が、抵抗付きデカップリングコンデンサ３５を構成する抵抗素子３７の最適抵抗値として算出される。
【００４５】
ここで、第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２における抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６のインピーダンスに等しい値が、抵抗付きデカップリングコンデンサ３５を構成する抵抗素子３７の最適抵抗値となることを、図１０および図１１を使用して説明する。
【００４６】
図１１は、図１０において、抵抗成分２２Ａ、２２Ｂの合成抵抗値を２５０ｍΩ、インダクタ成分２３Ａ、２３Ｂの合成インダクタンスを１０ｎＨ、容量２４の容量値を０.８ｎＦ、コンデンサ２６の容量値を０.２ｎＦとし、抵抗素子２７の抵抗値Ｒｄを変化させた場合の共振周波数ｆrとＱ値との関係のシミュレーション結果を示している。
【００４７】
このシミュレーション結果によれば、抵抗素子２７の抵抗値Ｒｄを変化させた場合に、回路の共振によるＱ値が最も低減されるのは、周波数が５２.７ＭＨzのときであり、このときの抵抗素子２７の抵抗値Ｒｄは１６Ω程度となっている。
【００４８】
本発明の半導体集積回路の設計方法の一実施形態により、抵抗素子２７の最適抵抗値を算出する場合には、まず、第１の共振周波数算出手段４１により、第１の共振周波数ｆaを算出することになるが、ｆa＝１／２π√（ＬＣ）＝１／２π√（１０［ｎＨ］×０.８［ｎＦ］）＝５６.４ＭＨｚとなる。
【００４９】
次に、第２の共振周波数算出手段４２により、第２の共振周波数ｆbを算出することになるが、ｆb＝１／２π√（ＬＣ）＝１／２π√（１０［ｎＨ］×１［ｎＦ］）＝５０ＭＨｚとなる。
【００５０】
次に、共振周波数平均値算出手段４３により、第１の共振周波数ｆaと第２の共振周波数ｆbの平均値（ｆa＋ｆb）／２を算出することになるが、（ｆa＋ｆb）／２＝（５６.４ＭＨｚ＋５０ＭＨｚ）／２＝５３.２ＭＨｚとなる。
【００５１】
次に、最適抵抗値算出手段４４により、周波数（ｆa＋ｆb）／２＝５３.２ＭＨｚにおけるコンデンサ２６のインピーダンス｜Ｚc｜を算出することになるが、｜Ｚc｜＝１／２πｆＣ＝１／２π×５３.２［ＭＨｚ］×０.２［ｎＦ］＝１５Ωとなる。
【００５２】
このように、本発明の半導体集積回路の設計方法の一実施形態によれば、抵抗素子２７の最適抵抗値は１５Ωとなるが、これは、図１１に示すシミュレーション結果による算出結果とかなり近い数字になっており、そのときのＱ値は、シミュレーション結果との誤差も小さい。したがって、本発明の半導体集積回路の設計方法の一実施形態によれば、抵抗付きデカップリングコンデンサ３５を構成する抵抗素子３７についても最適抵抗値を算出することができる。
【００５３】
なお、本発明の半導体集積回路の設計方法の一実施形態では、第１の共振周波数算出手段４１と第２の共振周波数算出手段４２とで第１の算出手段が構成され、共振周波数平均値算出手段４３と抵抗値算出手段４４とで第２の算出手段が構成されている。但し、第１の共振周波数算出手段４１による第１の共振周波数ｆaの算出と、第２の共振周波数算出手段４２による第２の共振周波数ｆbの算出は、どちらを先に実行しても良い。
【００５４】
図３は本発明の半導体集積回路の設計方法の一実施形態を実施するためのコンピュータ・システムの概略的構成図である。図３中、５１はＣＰＵ（central processing unit）、５２はＲＯＭ（read only memory）、５３はＲＡＭ（random access memory）、５４はキーボードやマウス等の入力装置、５５はディスプレイやプリンタ等の出力装置、５６は外部装置との通信を行う通信装置、５７はハードディスク装置（ＨＤＤ）、５８はハードディスク装置５７により駆動されるハードディスクである。
【００５５】
ハードディスク５８には、本発明の半導体集積回路の設計用プログラムの一実施形態５９や、図１に示す電源配線系の回路定数情報６０（電源配線の抵抗成分３２Ａ、３２Ｂの合成抵抗値Ｒ、電源配線のインダクタ成分３３Ａ、３３Ｂの合成インダクタンスＬ、電源配線間の容量３４の容量値Ｃ１、抵抗付きデカップリングコンデンサ３５を構成するコンデンサ３６の容量値Ｃ２）などの格納に使用される。
【００５６】
本発明の半導体集積回路の設計用プログラムの一実施形態５９には、第１の共振周波数算出プログラム６１、第２の共振周波数算出プログラム６２、共振周波数平均値算出プログラム６３、最適抵抗値算出プログラム６４が含まれる。
【００５７】
第１の共振周波数算出プログラム６１は、ＣＰＵ５１を第１の共振周波数算出手段４１として機能させるものである。第２の共振周波数算出プログラム６２は、ＣＰＵ５２を第２の共振周波数算出手段４２として機能させるものである。共振周波数平均値算出プログラム６３は、ＣＰＵ５１を共振周波数平均値算出手段４３として機能させるものである。最適抵抗値算出プログラム６４は、ＣＰＵ５１を最適抵抗値算出手段４４として機能させるものである。
【００５８】
図４は本発明の半導体集積回路の設計方法の一実施形態が使用される半導体集積回路の一例を説明するための概念図である。図４中、７１は半導体集積回路のダイ、７２はダイ７１に配置された回路であり、他の回路とは電源が分離された回路である。通常、このような回路７２は、マクロと呼ばれており、例えば、ＰＬＬ（位相同期ループ）やＡＤ（アナログ・デジタル）コンバータやＤＡ（デジタル・アナログ）コンバータ等が該当する。７３はパッケージのボンディングワイヤ、７４はパッケージのインターポーザ中の電源配線である。
【００５９】
本発明の半導体集積回路の設計方法の一実施形態は、マクロ７２を設計する場合に使用することができる。なお、図４に示す例は、マクロ７２の外側にデカップリングコンデンサ配置領域を有しない場合である。この場合、マクロ７２内の電源配線、パッケージのボンディングワイヤ７３およびパッケージのインターポーザ中の電源配線７４が持つ抵抗成分、インダクタ成分、寄生容量と、マクロ７２内に配置された抵抗なしデカップリングコンデンサとで共振回路が形成される。
【００６０】
マクロ７２には、その物理的なサイズの制限からＱ値を小さくするのに十分な容量の抵抗なしデカップリングコンデンサを搭載できない場合が多く、この場合には、抵抗値を最適化した抵抗付きデカップリングコンデンサによるＱ値低減手法の効果が高いと期待できる。具体的には、マクロ７２内に配置されている抵抗なしデカップリングコンデンサのうち、マクロ７２の動作に影響を与えない範囲で、抵抗なしデカップリングコンデンサの一部又は全部を抵抗付きデカップリングコンデンサに置き換える。
【００６１】
図５は本発明の半導体集積回路の設計方法の一実施形態が使用される半導体集積回路の他の例を説明するための概念図である。図５中、８１は半導体集積回路のダイ、８２はダイ８１に配置されたマクロ、８３はパッケージのボンディングワイヤ、８４はパッケージのインターポーザの配線、８５はダイ８１上に設けられたマクロ８２のためのデカップリングコンデンサ配置領域である。デカップリングコンデンサ配置領域８５に置かれたデカップリングコンデンサは全てマクロ８２の電源配線に接続される。
【００６２】
本発明の半導体集積回路の設計方法の一実施形態は、マクロ８２を設計する場合に使用することができる。図５に示す例は、マクロ８２の外側にデカップリングコンデンサ配置領域８５を有する場合である。この場合、マクロ８２の電源配線、パッケージのボンディングワイヤ８３、パッケージのインターポーザの電源配線８４が持つ抵抗成分、インダクタ成分、寄生容量と、デカップリングコンデンサ配置領域８５に配置された抵抗なしデカップリングコンデンサとで共振回路が形成される。
【００６３】
この例の場合、デカップリングコンデンサ配置領域８５の物理的なサイズの制限からＱ値を小さくするのに十分な容量の抵抗なしデカップリングコンデンサを搭載できない場合が多く、抵抗値を最適化した抵抗付きデカップリングコンデンサによるＱ値低減手法の効果が高いと期待できる。具体的には、デカップリングコンデンサ配置領域８５に配置されている抵抗なしデカップリングコンデンサのうち、マクロ８２の動作に影響を与えない範囲で、抵抗なしデカップリングコンデンサの一部又は全部を抵抗付きデカップリングコンデンサに置き換える。
【００６４】
図６は本発明の半導体集積回路の設計方法の一実施形態の使用例を示すフローチャートであり、図４および図５に示すマクロ７２、８２を設計対象とする場合を示している。図６中、９１は半導体集積回路レイアウト情報、９２はパッケージ電気特性情報である。
【００６５】
本例においては、まず、第１の共振周波数・Ｑ値算出手段９３により、半導体集積回路レイアウト情報９１と、パッケージ電気特性情報９２とを元に、マクロ７２（又はマクロ８２）について、抵抗付きデカップリングコンデンサを挿入しない状態で、パッケージを含む電源配線の抵抗成分の合成抵抗値、インダクタ成分の合成インピーダンス、電源配線間の容量の合成容量値を算出し、電源配線系の共振周波数とＱ値とを算出する（ステップＳ１）。
【００６６】
次に、マクロ７２（又はマクロ８２）の動作に影響を与えない範囲内において、電源配線間に接続された抵抗なしデカップリングコンデンサのうちで、抵抗付きデカップリングコンデンサに置き換え可能な抵抗なしデカップリングコンデンサの容量値の総和をデカップリングコンデンサ置き換え手段９４に設定する（ステップＳ２）。この工程は、ユーザがコンピュータの表示画面上で、例えば、直接容量値を設定することにより行っても良いし、電源間容量の総和に対する割合を指定することにより行っても良い。
【００６７】
次に、設定された抵抗付きデカップリングコンデンサに置き換え可能な抵抗なしデカップリングコンデンサの容量値の総和を元に、デカップリングコンデンサ置き換え手段９４により、電源配線間に接続された抵抗なしデカップリングコンデンサのうちで、抵抗付きデカップリングコンデンサに置き換え可能なものについては、抵抗付きデカップリングコンデンサに置き換える（ステップＳ３）。
【００６８】
次に、最適抵抗値算出手段９５により、本発明の半導体集積回路の設計方法の一実施形態を実施して抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値を算出する（ステップＳ４）。
【００６９】
次に、第２の共振周波数・Ｑ値算出手段９６により、抵抗付きデカップリングコンデンサを挿入した状態での電源配線系の共振周波数とＱ値を算出し（ステップＳ５）、これら共振周波数とＱ値とを確認し（ステップＳ６）、Ｑ値がマクロ７２（又はマクロ８２）のクライテリア（許容値）に対して高い場合は、ステップＳ２に戻り、再度、抵抗付きデカップリングコンデンサの割合を見直す。これに対して、Ｑ値が適当な場合には、最適抵抗値決定工程を終了する。
【００７０】
図７は本発明の半導体集積回路の設計方法の一実施形態の使用例を実施するためのコンピュータ・システムの概略的構成図である。図７に示すコンピュータ・システムは、図３に示すハードディスク５８に半導体集積回路レイアウト情報９１と、パッケージ電気特性情報９２と、第１の共振周波数・Ｑ値算出プログラム１０１と、デカップリングコンデンサ置き換えプログラム１０２と、第２の共振周波数・Ｑ値算出プログラム１０３を格納するようにし、その他については、図３に示すコンピュータ・システムと同様に構成したものである。
【００７１】
第１の共振周波数・Ｑ値算出プログラム１０１は、ＣＰＵ５１を第１の共振周波数・Ｑ値算出手段９３として機能させるものである。デカップリングコンデンサ置き換えプログラム１０２は、ＣＰＵ５１をデカップリングコンデンサ置き換え手段９４として機能させるものである。第２の共振周波数・Ｑ値算出プログラム１０３は、ＣＰＵ５１を第２の共振周波数・Ｑ値算出手段９６として機能させるものである。また、本例では、本発明の半導体集積回路の設計方法の一実施形態５９は、ＣＰＵ５１を最適抵抗値算出手段９５として機能させる。
【００７２】
以上のように、本発明の半導体集積回路の設計方法の一実施形態によれば、第１の共振周波数算出手段４１と、第２の共振周波数算出手段４２と、共振周波数平均値算出手段４３と、最適抵抗値算出手段４４とで、半導体集積回路内の電圧の異なる電源配線間に電源電圧安定化のために挿入する抵抗付きデカップリングコンデンサの抵抗素子の最適抵抗値を自動算出することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の半導体集積回路の設計方法の一実施形態が適用される半導体集積回路から見た電源配線系の等価回路図である。
【図２】本発明の半導体集積回路の設計方法の一実施形態を実施するためのコンピュータ・システムの機能ブロック図である。
【図３】本発明の半導体集積回路の設計方法の一実施形態を実施するためのコンピュータ・システムの概略的構成図である。
【図４】本発明の半導体集積回路の設計方法の一実施形態が使用される半導体集積回路の一例を説明するための概念図である。
【図５】本発明の半導体集積回路の設計方法の一実施形態が使用される半導体集積回路の他の例を説明するための概念図である。
【図６】本発明の半導体集積回路の設計方法の一実施形態の使用例を示すフローチャートである。
【図７】本発明の半導体集積回路の設計方法の一実施形態の使用例を実施するためのコンピュータ・システムの概略的構成図である。
【図８】パッケージに組み込まれた半導体集積回路から見た電源配線系の等価回路図である。
【図９】特許文献１が提案する電源配線系のＱ値低減回路を示す図である。
【図１０】電源配線間に挿入する抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値を検討するために使用した電源配線系の等価回路を示す図である。
【図１１】図１０に示す電源配線系の共振周波数とＱ値との関係を示す図である。
【符号の説明】
【００７４】
１…外部電源、２Ａ、２Ｂ…電源配線の抵抗成分、３Ａ、３Ｂ…電源配線のインダクタ成分、４…電源配線間の容量、１１…電源、１２Ａ、１２Ｂ…電源配線のインダクタ成分、１３…抵抗なしデカップリングコンデンサ、１４…抵抗付きデカップリングコンデンサ、１５…コンデンサ、１６…抵抗素子、１７…電子回路要素、２１…外部電源、２２Ａ、２２Ｂ…電源配線の抵抗成分、２３Ａ、２３Ｂ…電源配線のインダクタ成分、２４…電源配線間の容量、２５…抵抗付きデカップリングコンデンサ、２６…コンデンサ、２７…抵抗素子、３１…外部電源、３２Ａ、３２Ｂ…電源配線の抵抗成分、３３Ａ、３３Ｂ…電源配線のインダクタ成分、３４…電源配線間の容量、３５…抵抗付きデカップリングコンデンサ、３６…コンデンサ、３７…抵抗素子、４１…第１の共振周波数算出手段、４２…第２の共振周波数算出手段、４３…共振周波数平均値算出手段、４４…最適抵抗値算出手段、４５…記憶手段、５１…ＣＰＵ、５２…ＲＯＭ、５３…ＲＡＭ、５４…入力装置、５５…出力装置、５６…通信装置、５７…ハードディスク装置（ＨＤＤ）、５８…ハードディスク、５９…本発明の半導体集積回路の設計用プログラムの一実施形態、６０…回路定数情報、６１…第１の共振周波数算出プログラム、６２…第２の共振周波数算出プログラム、６３…共振周波数平均値算出プログラム、６４…最適抵抗値算出プログラム、７１…ダイ、７２…マクロ、７３…ボンディングワイヤ、７４…インターポーザの電源配線、８１…ダイ、８２…マクロ、８３…ボンディングワイヤ、８４…インターポーザの電源配線、８５…デカップリングコンデンサ配置領域、９１…半導体集積回路レイアウト情報、９２…パッケージ電気特性情報、９３…第１の共振周波数・Ｑ値算出手段、９４…デカップリングコンデンサ置き換え手段、９５…最適抵抗値算出手段、９６…第２の共振周波数・Ｑ値算出手段、１０１…第１の共振周波数・Ｑ値算出プログラム、１０２…デカップリングコンデンサ置き換えプログラム、１０３…第２の共振周波数・Ｑ値算出プログラム
【特許請求の範囲】
【請求項１】
電源配線間に抵抗なしデカップリングコンデンサと抵抗付きデカップリングコンデンサを接続する半導体集積回路の設計方法であって、
第１の算出手段が、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサとで決まる第１の共振周波数と、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサおよび前記抵抗付きデカップリングコンデンサを構成するコンデンサとで決まる第２の共振周波数を算出する工程と、
第２の算出手段が、前記第１の共振周波数と前記第２の共振周波数との平均値を算出し、該平均値における前記抵抗付きデカップリングコンデンサを構成するコンデンサのインピーダンスに等しい値を前記抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値として算出する工程を含む
ことを特徴とする半導体集積回路の設計方法。
【請求項２】
前記第１の共振周波数および前記第２の共振周波数を算出する前に、デカップリングコンデンサ置き換え手段が、抵抗なしデカップリングコンデンサの一部又は全部を抵抗付きデカップリングコンデンサに置き換える工程を含む
ことを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
電源配線間に抵抗なしデカップリングコンデンサと抵抗付きデカップリングコンデンサを接続する半導体集積回路の設計用プログラムであって、
コンピュータを、
前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサとで決まる第１の共振周波数と、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサおよび前記抵抗付きデカップリングコンデンサを構成するコンデンサとで決まる第２の共振周波数を算出する第１の算出手段、および、
前記第１の共振周波数と前記第２の共振周波数との平均値を算出し、該平均値における前記抵抗付きデカップリングコンデンサを構成するコンデンサのインピーダンスに等しい値を前記抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値として算出する第２の算出手段として機能させるプログラムを含む
ことを特徴とする半導体集積回路の設計用プログラム。
【請求項４】
前記第１の共振周波数および前記第２の共振周波数を算出する前に、前記コンピュータを、抵抗なしデカップリングコンデンサの一部又は全部を抵抗付きデカップリングコンデンサに置き換えるデカップリングコンデンサ置き換え手段として機能させるプログラムを含む
ことを特徴とする請求項３に記載の半導体集積回路の設計用プログラム。
【請求項１】
電源配線間に抵抗なしデカップリングコンデンサと抵抗付きデカップリングコンデンサを接続する半導体集積回路の設計方法であって、
第１の算出手段が、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサとで決まる第１の共振周波数と、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサおよび前記抵抗付きデカップリングコンデンサを構成するコンデンサとで決まる第２の共振周波数を算出する工程と、
第２の算出手段が、前記第１の共振周波数と前記第２の共振周波数との平均値を算出し、該平均値における前記抵抗付きデカップリングコンデンサを構成するコンデンサのインピーダンスに等しい値を前記抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値として算出する工程を含む
ことを特徴とする半導体集積回路の設計方法。
【請求項２】
前記第１の共振周波数および前記第２の共振周波数を算出する前に、デカップリングコンデンサ置き換え手段が、抵抗なしデカップリングコンデンサの一部又は全部を抵抗付きデカップリングコンデンサに置き換える工程を含む
ことを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
電源配線間に抵抗なしデカップリングコンデンサと抵抗付きデカップリングコンデンサを接続する半導体集積回路の設計用プログラムであって、
コンピュータを、
前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサとで決まる第１の共振周波数と、前記電源配線の抵抗成分、インダクタ成分および寄生容量と、前記抵抗なしデカップリングコンデンサおよび前記抵抗付きデカップリングコンデンサを構成するコンデンサとで決まる第２の共振周波数を算出する第１の算出手段、および、
前記第１の共振周波数と前記第２の共振周波数との平均値を算出し、該平均値における前記抵抗付きデカップリングコンデンサを構成するコンデンサのインピーダンスに等しい値を前記抵抗付きデカップリングコンデンサを構成する抵抗素子の最適抵抗値として算出する第２の算出手段として機能させるプログラムを含む
ことを特徴とする半導体集積回路の設計用プログラム。
【請求項４】
前記第１の共振周波数および前記第２の共振周波数を算出する前に、前記コンピュータを、抵抗なしデカップリングコンデンサの一部又は全部を抵抗付きデカップリングコンデンサに置き換えるデカップリングコンデンサ置き換え手段として機能させるプログラムを含む
ことを特徴とする請求項３に記載の半導体集積回路の設計用プログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−２５１５７１（Ｐ２００８−２５１５７１Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−８７１６５（Ｐ２００７−８７１６５）
【出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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