半導体集積回路の設計方法

【構成】スタンダードセルの自動設計方法において、仮想配線容量による論理シミュレーションを行う以前に、各信号の容量値に合わせて機能は同じだが駆動能力の異なる別セルに置換する。
【効果】論理設計の最適化を計る。

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路の設計方法に係り、特にスタンダードセル方式を用いた自動設計方法に関する。
【０００２】
【従来の技術】近年、汎用品等の大量生産主体の集積回路の他に、ユーザーからの要求に応じて設計されるセミカスタム方式の集積回路、いわゆるＡＳＩＣの要求が高くなっている。スタンダードセル方式やゲートアレイ方式は、ＡＳＩＣの設計・製造に用いられる代表的な手法である。なかでもスタンダードセル方式はゲートアレイ方式に対してセル使用率が高く、しかも未使用の配線トラックがない等の利点を持つ。図３にはスタンダードセル方式を用いた半導体集積回路の自動設計方法に関するフローチャートが示されている。
【０００３】最初、論理設計を行い（ステップＳ１）、次にファンイン，ファンアウト数及び仮想配線容量から仮想外部負荷容量を見積り（ステップＳ２）、この仮想配置線容量による遅延付き論理シミュレーションを行い（ステップＳ３）、論理の誤り，タイミングの誤り等があるか設計の検証を行う（ステップＳ４）。
【０００４】誤りが検出されたら不良箇所を検討し（ステップＳ１１）、論理設計（ステップＳ１）に戻り、誤りがなくなるまで上述したステップ（Ｓ１〜Ｓ４，Ｓ１１）をくり返す。
【０００５】仮想配線容量による遅延付き論理シミュレーション（ステップＳ３）で誤りが検出されなければステップＳ５に飛び、自動配置配線によるレイアウト設計を行う。次にレイアウトの結果から各信号線の実配線負荷容量を読み取り（ステップＳ６）、この実配線容量による遅延付き論理シミュレーションを行い（ステップＳ８）、論理の誤り、タイミング等の誤りがないか検証を行う（ステップＳ９）。誤りがなければステップＳ１０に飛び、レイアウト設計が終了する。もし誤りがあれば不良箇所を検討し（ステップＳ１２）、論理設計（ステップＳ１）に戻り誤りがなくなるまで上述したステップ（Ｓ１〜Ｓ１２）をくり返す。
【０００６】遅延付き論理シミュレーションは、配線容量による遅延時間を考慮して行うが、配線容量は実際にレイアウトしてみないと値が定まらないため、最初にシステム設計する場合には上述の如く仮配線容量を用いて行う。この場合、自動配置配線によりレイアウト設計を行った（ステップＳ５）後に、実際の配線容量と仮想配線容量が一致すれば問題ないが、大規模ＡＳＩＣではしばしば大きな不一致が生じ、シミュレーションで所望の回路動作が実現されなかった場合には、最初の論理設計にもどって設計をやり直さなければならない（Ｓ１〜Ｓ１２）。そこで、論理設計からレイアウト設計終了までの期間、すなわち、設計ＴＡＴ（ＴｕｒｎＡｎｄＴｉｍｅ）が長くなってしまうのを避けるために、仮想配線容量をマージンをとって大きく見積り、論理検証で誤りが検出される率を低くしようとした。しかし、信号線を駆動する電流も大きくなるのでＦＥＴサイズ及び消費電力が増大する傾向にある。仮想配線容量による論理シミュレーションの結果はそのまま次のレイアウト以降に反映されるので最適解よりも、レイアウト面積が大きく、消費電力が大きいチップになりやすいという問題があった。
【０００７】上述の問題は、特にＧａＡｓ集積回路を設計する場合に生じやすい。それは、ＧａＡｓ集積回路の負荷駆動能力はＳｉ集積回路のそれより小さいので、同じ配線長でもＧａＡｓ集積回路の方がＳｉ集積回路よりも信号の遅延時間が長くなり、信号のタイミングずれが大きくなって正常な回路動作をしなくなる率が高くなるためＳｉ集積回路の場合に比べ、駆動電流を大きくして設計しなければならないからである。そのため、ＦＥＴサイズが大きくなるのでレイアウト面積が大きくなり、実配線長が長いためＧａＡｓ集積回路の高速性を活かすことができなくなってしまう。また、消費電力も増大する。
【０００８】
【発明が解決しようとする課題】これまでスタンダードセル方式を用いた集積回路の設計は、その集積度がさほど高くなかったので仮想配線容量と実配線容量とが大きく異なることはなかった。したがって信号遅延が回路の電気的特性に大きい影響を及ぼすことはなかった。しかしながら最近、大規模なシステムを集積化することが増え、しばしば実配線容量と仮配線容量とに大きな不一致が生じるようになった。その結果、設計検証で誤りが検出され、論理設計に戻り設計を再検討する必要が生じ、設計・開発に多大の時間がかかるという問題があった。そこで仮想配線容量をマージンを大きくとって見積り、論理シミュレーションによる検証で誤りが検出される率を低くしようとする傾向があった。しかし、このために、駆動電流が大きくなり、最適解よりもレイアウト面積及び消費電力の大きいチップになりやすいという問題があった。
【０００９】本発明は上記事情を考慮してなされたもので、その目的とするところは論理設計からレイアウト設計終了までの期間を短縮しながら、より高集積で高速、低消費電力の半導体集積回路の設計方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するために、本発明は、標準セルを用いた半導体集積回路の設計方法において、論理設計するステップと、前記論理設計の後に各信号線の仮想配線容量による遅延時間を求め、前記各信号線の遅延時間が全て所定の時間以内に収めるべく論理設計をやり直すステップと、前記各信号線の遅延時間が全て所定の時間以内に収まる論理設計が決定された後、仮想線容量による遅延付き論理シミュレーションによる設計検証を行うステップと前記仮想配線容量による遅延付き論理シミュレーションによる設計検証の後、配置配線するステップとを有するステップで半導体集積回路を設計することを特徴とする。
【００１１】
【作用】本発明によれば、全ての信号線についてその遅延時間が所定範囲内に収まるまで論理設計の修正を行うので、仮想配線容量を用いた遅延付き論理シミュレーションによる設計検証に合格しやすくなる。
【００１２】また、遅延時間が所定範囲にない信号線が検出された場合、この信号線を出力段に有するセルをこのセルと機能が同じで駆動能力が異なるセルに置換することにより容易に設計修正することができる。
【００１３】さらに、仮想外部負荷容量に対し、最適な駆動能力を持つセルを選定するため最適設計を計ることができ、またその結果は、仮想配線容量による論理検証以降の配置配線や実配線容量による論理検証に反映されるため、より高集積で高速、低消費電力の集積回路を実現することができる。
【００１４】
【実施例】以下、図面を参照しながら実施例を説明する。図１には本発明の一実施例に係る半導体論理集積回路の自動設計方法に関するフローチャートが示されている。
【００１５】最初に論理設計（ステップＳ１）を行い、ファンイン、ファンアウト数及び仮想配線容量から各信号線の仮想外部負荷容量を見積る（ステップＳ２）。外部負荷の容量は、次段のセルとの接続に用いた仮想配線容量とファンアウト容量の和として求める。次に各信号線の外部負荷容量による遅延時間を式（１）より求める（ステップＳ２５）。
（外部負荷の容量による遅延時間）
＝α（外部負荷の容量）／（セルの駆動電流）…（１）
なお、αは比例定数である。次に全ての信号線について、外部負荷の容量による遅延時間が設定した範囲内にあるかどうかを判断する（ステップＳ２６）。
【００１６】遅延時間が設定した範囲内にない信号線があった場合には、その信号線のセルを、セルライブラリの中からその信号線のセルと機能は同じであるが出力段の駆動電流が異なるセルと置き換え、信号遅延を設定した範囲に収める（ステップＳ２７，Ｓ２８）。セルの選定は、例えば、外部負荷容量と駆動電流との関係が第２図に示される直線ａ，ｂで表される場合、直線ａ，ｂのそれぞれの傾きｔａｎθａ，ｔａｎθｂは遅延時間を意味しているので、外部負荷容量がＣｏで、遅延時間の設定がｔａｎθａ〜ｔａｎθｂの時には、駆動電流がＩａ〜Ｉｂであるセルをセルライブラリの中から選べば良い。
【００１７】駆動電流の異なるセルに置き換えるとセルサイズ、トランジスタサイズが変化するので配線容量，ファンアウト容量も変化する。そこでレイアウト設計を最適化するために各セルについてファンアウト容量が設定した値を越えているかどうかを判断し（ステップＳ２２）、各セルの外部負荷容量による遅延時間が設定した範囲内になるように論理設計（ステップＳ１）を行い、ステップＳ１，Ｓ２，Ｓ２２，Ｓ２５〜Ｓ２８をくり返す。遅延時間が設定した範囲内にある場合には、ステップＳ３に進み仮想配線容量を用いた遅延付き論理シミュレーションによる設計検証を行う。
【００１８】誤りが検出されなければレイアウト設計に飛ぶ（ステップＳ５）が、誤りが検出された場合にはステップＳ２４に飛び、外部負荷容量による遅延時間の設定範囲を変えるか、ステップＳ２３に進みファンアウト容量の設定値を変えてもう一度論理設計（ステップＳ１）を行い、所望の結果が得られるまでステップＳ１，Ｓ２，Ｓ３，Ｓ２２〜Ｓ２８を繰り返す。
【００１９】仮想配線容量による遅延付き論理シミュレーション（ステップＳ３）で誤りが検出されなければステップＳ５に飛び、自動配置配線によるレイアウト設計を行う。次にレイアウトの結果から各信号線の実配線負荷容量を読み取り（ステップＳ６）、この実配線容量による遅延付き論理シミュレーションを行い（ステップＳ８）、論理の誤り、タイミング等の誤りがないか検証を行う（ステップＳ９）。誤りがなければステップＳ１０に飛び、レイアウト設計が終了する。もし誤りがあれば不良箇所を検討し（ステップＳ１２）、論理設計（ステップＳ１）に戻り誤りがなくなるまで上述したステップ（Ｓ１〜Ｓ１２，Ｓ２２〜Ｓ２８）をくり返す。
【００２０】本発明者等は約３ＫゲートのＧａＡｓ論理集積回路の設計を従来の方法と本実施例の方法とで行って比較してみた。その結果、従来の方法では設計に約４ヵ月間かかった。これに対して本実施例の方法では設計期間を約３ヵ月間に短縮することができた。また、消費電力を比較してみたところ本実施例の方法で設計されたＧａＡｓ論理集積回路の方が低いことが分かった。これは本実施例の方法で選定されたセルの方が外部負荷容量に対しより最適な駆動電流を持つからである。これより消費電力の最適化を効率良く行うことが可能になる。そして最適な駆動電流を持つセルが用いられているのでセルサイズも同時に最適化され、集積密度の高いＧａＡｓ論理集積回路が得られた。かくして本発明をＧａＡｓ論理集積回路の設計に適用することで、設計ＴＡＴ，レイアウト面積，消費電力の改善が図れる。
【００２１】
【発明の効果】以上述べたように本発明によれば、各信号線の遅延時間を全て所定範囲に収めた後に、仮想配線容量を用いた遅延付き論理シミュレーションにより設計検証を行うので時間のかかる設計修正を行う率が低くなるので設計ＴＡＴの大幅な短縮を図ることができる。また本発明では遅延時間が所定範囲に収まらない信号線が検出された場合に不良箇所のセルを最適な駆動能力を持つセルに置き換えるので設計修正が容易に行われる。また、本発明によれば最適な駆動能力を持つセルを選定できるので、回路の最適化を計ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体集積回路の自動設計方法に関するフローチャートを示す図。
【図２】外部負荷の容量と駆動電流との関係を示す図。
【図３】従来例の自動設計方法に関するフローチャートを示す図。
【符号の説明】
Ｓ１…論理設計Ｓ２２…ファンアウト容量の判断Ｓ５…自動配線レイアウトＳ２…仮想外部負荷容量の見積りＳ２５…遅延時間の算出Ｓ２６…各信号線の遅延時間の合否判定Ｓ２７…セルの選定Ｓ２８…セルの置き換えＳ２９…論理シミュレーションＳ２４…遅延時間の設定２３…ファンアウト容量の設定

【特許請求の範囲】
【請求項１】標準セルを用いた半導体集積回路の設計方法において、理論設計するステップと、前記論理設計の後に各信号線の仮想配線容量を見積るステップと、前記仮想配線容量から各信号線の遅延時間を求め、前記各信号線の遅延時間が全て所定の時間以内に収めるべく論理設計の修正を行うステップと、前記各信号線の遅延時間が全て所定の時間以内に収まる論理設計が決定された後、仮想配線容量を用いた遅延付き論理シミュレーションによる設計検証を行うステップと、前記仮想配線容量を用いた遅延付き論理シミュレーションによる設計検証の後、配置配線を行うステップとを有することを特徴とする半導体集積回路の設計方法。
【請求項２】前記遅延時間の結果から所定の時間以内に収まらない信号線が見つかった場合、前記信号線を出力段に有するセルをこのセルと機能が同じで駆動能力が異なるセルに置換し、前記各信号線の遅延時間が全て所定の時間以内に収めるべく論理設計の修正を行うことを特徴とする請求項１記載の半導体集積回路の設計方法。

【図２】