半導体集積回路の試験方法及び試験装置
【課題】半導体集積回路の製造（検査に要する時間を含む）に要する時間を短縮できる半導体集積回路の試験方法及び試験装置を提供する。
【解決手段】同一ウエハ２０上の半導体チップＡ，Ｂにそれぞれプローブピンを接触させる。その後、試験装置本体からプローブピンを介して半導体チップＡに仕様で定められた条件で電源電圧と第１のテスト信号とを供給し、選別試験を実施する。これと同時に、半導体チップＢに仕様で定められた条件よりも過酷な条件で電源電圧とテスト信号とを供給し、バーンイン試験を行う。次の回では、バーンイン試験した半導体チップに対し選別試験を実施し、未試験の半導体チップに対しバーンイン試験を実施する。
【解決手段】同一ウエハ２０上の半導体チップＡ，Ｂにそれぞれプローブピンを接触させる。その後、試験装置本体からプローブピンを介して半導体チップＡに仕様で定められた条件で電源電圧と第１のテスト信号とを供給し、選別試験を実施する。これと同時に、半導体チップＢに仕様で定められた条件よりも過酷な条件で電源電圧とテスト信号とを供給し、バーンイン試験を行う。次の回では、バーンイン試験した半導体チップに対し選別試験を実施し、未試験の半導体チップに対しバーンイン試験を実施する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハ上に形成された半導体チップにテスト信号を供給し、半導体チップから出力される信号を調べて半導体チップの良否を判定する半導体集積回路の試験方法及び試験装置に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ：Large Scale Integrated circuit）の検査の一つに、ウエハ上に形成された半導体チップに電気信号を供給して電気特性の良否を判定する選別試験（プロービング試験）がある。
【０００３】
選別試験では、試験対象の半導体チップにプローブピンを接触させ、試験装置（ＬＳＩテスター）からプローブピンを介して半導体チップに所定の信号を供給して半導体チップから出力される信号を調べ、その結果に基づいて良否の判定を行う。良と判定された半導体チップは、ウエハを各半導体チップ毎に分離する工程（スクライブ工程）の後にパッケージングされ、製品（半導体集積回路）として出荷される。
【０００４】
一方、出荷前の半導体集積回路に対し、バーンイン試験を実施することもある。バーンイン試験は加速試験の一種であり、半導体集積回路を加熱した状態で動作させて潜在する欠陥を顕在化し、良否を判定するものである。バーンイン試験は通常パッケージングされた半導体集積回路に対し行われるが、ウエハ上に形成された半導体チップに対し過剰な負荷を電気的に与えて簡易的にバーンイン試験を行うこともある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−５３２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
選別試験とバーンイン試験とは個別に実施される。このため、半導体集積回路の製造に要する時間（検査に要する時間を含む）が長くなり、その結果半導体集積回路の製造コストが上昇する。
【０００７】
以上から、半導体集積回路の製造（検査に要する時間を含む）に要する時間を短縮できる半導体集積回路の試験方法及び試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
一観点によれば、同一ウエハ上の第１の半導体チップ及び第２の半導体チップにそれぞれプローブピンを接触させる第１の工程と、試験装置本体から前記プローブピンを介して前記第１の半導体チップに仕様で定められた条件で電源電圧と第１のテスト信号とを供給するとともに、前記第２の半導体チップに前記仕様で定められた条件よりも過酷な条件で電源電圧と第２のテスト信号とを供給し、前記第１の半導体チップから出力される信号を調べて前記第１の半導体チップの良否を判定する第２の工程とを有する半導体集積回路の試験方法が提供される。
【発明の効果】
【０００９】
上記一観点によれば、第１の半導体チップに仕様で定められた条件で電源電圧と第１のテスト信号とを供給して第１の半導体チップの良否を判定する選別試験と、第２の半導体チップに仕様よりも過酷な条件で電源電圧と第２のテスト信号を供給する加速試験（簡易的バーンイン試験）とを同時に実施する。これにより、試験に要する時間を短縮できて、半導体集積回路の製造（検査に要する時間を含む）に要する時間を短縮できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、選別試験に使用する試験装置の構成を示すブロック図である。
【図２】図２（ａ）は実施形態において使用するプローブカードの上面図、図２（ｂ）は同じくその側面図である。
【図３】図３は、実施形態に係る試験方法を示すフローチャートである。
【図４】図４（ａ）は半導体チップの電極とプローブピンとの接続状態を示す模式図、図４（ｂ）はウエハ上に形成された半導体チップを示す模式図である。
【図５】図５（ａ），（ｂ）はその他の実施形態（その１）を示す模式図である。
【図６】図６（ａ），（ｂ）はその他の実施形態（その２）を示す模式図である。
【図７】図７（ａ），（ｂ）はその他の実施形態（その３）を示す模式図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について、添付の部面を参照して説明する。
【００１２】
図１は、選別試験に使用する試験装置の構成を示すブロック図である。この図１に示すように、選別試験に使用する試験装置は、試験装置本体１０と、ステージ駆動部１５と、ステージ１６と、プローブカード２０とを有している。ステージ１６の上には、複数の半導体チップ（半導体集積回路）が形成されたウエハが載置される。試験装置本体１０とプローブカード２０との間は、ケーブル等を介して電気的に接続される。
【００１３】
試験装置本体１０は、制御部１１と、パターンジェネレータ１２と、電源電圧出力部１３と、ドライバ回路部１４とを有している。パターンジェネレータ１２には、試験対象となる半導体チップ（半導体集積回路）に応じたテストパターン（テスト用データ）が記憶される。また、電源電圧出力部１３には、制御部１１からの信号に応じた所定の電源電圧を出力可能な電源回路が設けられている。
【００１４】
ドライバ回路部１４には、制御部１１からの信号に応じてハイレベル（以下、“Ｈ”レベルと記載する）及びロウレベル（以下、“Ｌ”レベルと記載する）に変化する信号を出力する多数のドライバが設けられている。なお、ドライバからプローブカード２０側に出力される“Ｈ”レベル及び“Ｌ”レベルの電圧は、テストパターンに応じて設定することができる。
【００１５】
ステージ駆動部１５は、制御部１１からの信号に基づき、ウエハが載置されたステージ１６を相互に直交する３軸（Ｘ軸、Ｙ軸、Ｚ軸）方向に移動したり、ステージ１６を所望の方向に傾ける等の動作を行う。
【００１６】
プローブカード２０には、ステージ１６上に載置された半導体チップの電極に接触する多数のプローブピンが設けられている。選別試験では、プローブカード２０のプローブピンをウエハに形成された半導体チップの外部接続用電極（電源供給電極、信号入力電極及び信号出力電極）に接触させる。
【００１７】
選別試験が開始されると、試験装置本体１０の制御部１１は、パターンジェネレータ１２からテストパターンを読み出し、電源電圧出力部１３及びドライバ回路部１４を制御して、テストパターンに応じた電源電圧及びテスト信号を発生させる。これらの電源電圧及びテスト信号は、プローブカード２０を介して半導体チップの電源供給電極及び信号入力電極に供給される。
【００１８】
一方、半導体チップの信号出力電極からは、入力されたテスト信号に応じた信号が出力される。この半導体チップから出力された信号は、プローブカード２０及びドライバ回路部１４に内蔵されたコンパレータを介して試験装置本体１０の制御部１１に伝達される。
【００１９】
制御部１１は、半導体チップに入力されたテスト信号と、半導体チップから出力された信号との関係を調べて、その結果に基づいて半導体チップの良否を判定する。すなわち、入力信号に応じて半導体チップから出力された信号が仕様（半導体集積回路の仕様：以下、同じ）で定められた範囲内であれば良と判定し、仕様で定められた範囲から外れていれば不良と判定する。
【００２０】
一般的に、選別試験に使用する試験装置本体１１のドライバ回路部１４には、種々の半導体集積回路に対応するために多数のドライバが設けられている。しかし、一度に選別試験できる半導体チップの数は限られているため、選別試験において全てのドライバが使用されることは殆どない。従って、殆どの場合、選別試験時には半導体チップに接続されないドライバが少なからず存在し、無駄となっている。
【００２１】
そこで、本実施形態においては、選別試験時に使用されていないドライバを用いて、選別試験を行う前の半導体チップに対し加速試験を実施する。なお、以下の説明においても図１を随時参照する。また、本実施形態で行う加速試験は簡易的なバーンイン試験であって完全なバーンイン試験ではないが、以下の説明では便宜上バーンイン試験と呼んでいる。
【００２２】
図２（ａ）は、本実施形態において使用するプローブカードの上面図、図２（ｂ）は同じくその側面図である。これらの図２（ａ），（ｂ）に示すように、本実施形態で使用するプローブカード２０は円盤状に形成されており、試験する半導体チップに対応する大きさの穴２１が設けられている。そして、穴２１の周囲から斜め下方に向けて多数のプローブピン２２が突き出しており、それらのプローブピン２２の先端が半導体チップに設けられた電極に接触するようになっている。
【００２３】
本実施形態においては、一つの半導体チップに対し選別試験を実施しながら、他の一つの半導体チップに対してバーンイン試験（加速試験）を行うので、プローブカード２０にはそれらの試験に必要なプローブピン２２が設けられている。
【００２４】
すなわち、プローブカード２０には半導体チップ２個分に対応する大きさの穴２１が設けられている。そして、プローブカード２０のうち選別試験を行う半導体チップに対応する領域にはプローブピン２２が一定のピッチで配置されており、半導体チップの全ての外部接続用電極（電源供給電極、信号入力電極及び信号出力電極）にプローブピン２２が接触するようになっている。
【００２５】
一方、プローブカード２０のうちバーンイン試験を行う半導体チップに対応する領域には、半導体チップの電源供給電極と主要な信号入力電極とに接触するプローブピン２２しか設けられてなく、信号出力電極に接触するプローブピンはない。
【００２６】
プローブカード２０の上側の面には多数の端子２３が配列している。これらの端子２３は、プローブカード２０に設けられた配線及びスルーホールを介して各プローブピン２２とそれぞれ電気的に接続されている。プローブカード２０の上には各端子２３に電気的に接続する導電体が設けられたコンタクトリング（図示せず）が配置され、各プローブピン２２はコンタクトリング及びケーブルを介して試験装置本体１０に電気的に接続される。
【００２７】
図３は、本実施形態に係る試験方法を示すフローチャートである。また、図４（ａ）は半導体チップの電極とプローブピンとの接続状態を示す模式図、図４（ｂ）はウエハ上に形成された半導体チップを示す模式図である。
【００２８】
本実施形態では、例えば図４（ａ），（ｂ）に示すように、半導体チップＡに対し選別試験を行うと同時に、半導体チップＡの下隣りに配置された半導体チップＢに対しバーンイン試験を行う。１回の試験が終了すると、ステージ１６が移動してプローブカード２０がウエハ３０に対し半導体チップ１つ分だけずれて配置される。そして、次の回では半導体チップＢに対し選別試験が実施され、半導体チップＢの下隣りに配置された半導体チップＣに対しバーンイン試験が実施される。ここでは、予め試験装置には図２（ａ），（ｂ）に示すプローブカード２０、すなわち選別試験とバーンイン試験とを同時に実施可能なプローブカードが取り付けられているものとする。
【００２９】
まず、ステップＳ１１において、装置外部から試験装置本体１０にテストパターンが供給され、パターンジェネレータ１２に記憶される。このテストパターンはウエハ３０上に形成された半導体チップ（半導体集積回路）に応じたものであり、選別試験用テストパターンとバーンイン試験（加速試験）用テストパターンとが含まれる。
【００３０】
次に、ステップＳ１２において、試験装置本体１０の制御部１１は、選別試験用テストパターンに応じて選別試験に使用するドライバを決定する。例えば試験装置本体１０のドライバ回路部１４には２５６個のドライバが設けられているとする。また、制御部１１は、選別試験用テストパターンを調べて選別試験には２０個のドライバが必要であると判断したものとする。この場合、制御部１１は、２５６個のドライバのうち２０個のドライバを選別試験用に割り振る。
【００３１】
次に、ステップＳ１３において、試験装置本体１０の制御部１１は、バーンイン試験用テストパターンに応じてバーンイン試験に使用するドライバを決定する。ここでは、バーンイン試験用テストパターンを調べてバーンイン試験に１０個のドライバが必要であると判断したものとする。上述したようにドライバ回路部１４に設けられた２５６個のドライバのうち２０個を選別試験用に設定した場合、制御部１１は残りの２３６個ドライバから１０個のドライバをバーンイン試験用に割り振る。
【００３２】
次に、ステップＳ１４において、ウエハ３０をステージ１６の上に載置する。そして、試験装置本体１０に試験の開始を指示する。そうすると、ステップＳ１５に移行し、制御部１１はステージ駆動部１５を介してステージ１６を駆動し、プローブカード２０のプローブピン２２を所定の半導体チップ（半導体チップＡ，Ｂ）の電極に接触させる。その後、ステップＳ１６に移行し、選別試験及びバーンイン試験を実行する。
【００３３】
以下、図４（ａ）を参照して、選別試験及びバーンイン試験についてより詳細に説明する。図４（ａ）において、３１ａは高電位側電源供給電極、３１ｂは低電位側電源供給電極、３２ａは信号入力電極、３２ｂは信号出力電極を示している。また、図４（ａ）において、１４ａはバーンイン試験する半導体チップＢに割り振られたドライバを示している。なお、ここでは説明を簡単にするために、半導体チップＡにはバーンイン試験がすでに終了しているものとしている。
【００３４】
プローブピン２２が半導体チップＡ，Ｂの所定の電極に接続されると、試験装置本体１０内の制御部１１は、パターンジェネレータ１２から選別試験用テストパターン及びバーンイン試験用テストパターンを読み出す。そして、制御部１１は、電源電圧出力部１３及びドライバ回路部１４を制御して、半導体チップＡ，Ｂに所定の電源電圧及びテスト信号を供給する。
【００３５】
すなわち、半導体チップＡの電源供給電極３１ａ，３１ｂに仕様に定められた範囲の電源電圧を供給するとともに、信号入力電極３２ａに経時的に状態（レベル）が変化する所定の選別試験用テスト信号を供給する。このテスト信号の“Ｈ”レベル及び“Ｌ”レベルの電圧値も、仕様に定められた範囲の電圧値である。そして、制御部１１は、半導体チップＡの信号出力電極３２ｂから出力される信号をプローブカード２０及びドライバ回路部１４に内蔵されたコンパレータを介して入力し、半導体チップＡから出力される信号が仕様で定められた範囲内か否かを判定する。
【００３６】
この選別試験と同時に、制御部１１は、半導体チップＢの電源供給電極３１ａに、例えば仕様で定められた電源電圧の上限値よりも１０％高い電圧を供給するとともに、信号入力電極３２ａに所定のバーンイン試験用テスト信号を供給する。なお、図４（ａ）ではドライバ１４ａから半導体チップＢの電源供給電極３１ａに電源電圧を供給している。しかし、電源電圧出力部１３から上述の電圧（仕様で定められた電源電圧の上限値よりも１０％高い電圧）の電源電圧を供給できる場合は、電源電圧出力部１３から半導体チップＢの電源供給電極３１ａに電源電圧を供給してもよい。
【００３７】
半導体チップＢに供給するテスト信号は、仕様で定められた範囲の信号としてもよく、仕様の範囲を外れる信号を供給してもよい。このバーンイン試験では、半導体チップＢから出力される信号を調べていないので、半導体チップＢの良否を判定することはできない。しかし、バーンイン試験では、仕様で定められた条件よりも過酷な条件で半導体チップＢを駆動するので、半導体チップＢに欠陥が潜在する場合は欠陥が顕在化される。このため、次に行う選別試験では欠陥が検出されて不良と判定される。
【００３８】
なお、半導体チップＢの信号入力電極３２ａにテスト信号としてレベルが変化しない信号を供給した場合は、いわゆるスタティックバーンイン試験となる。また、半導体チップＢの信号入力電極３２ａにテスト信号としてレベルが変化する信号を供給した場合は、いわゆるダイナミックバーンイン試験となる。
【００３９】
このようにして選別試験及びバーンイン試験を実施した後、ステップＳ１７に移行する。ステップＳ１７では、ウエハ３０上の全ての半導体チップに対し選別試験及びバーンイン試験が終了したか否かを判定する。ウエハ３０上の全ての半導体チップに対し選別試験及びバーンイン試験が終了していないと判定したとき（ＮＯのとき）は、ステップＳ１５に戻り、制御部１１はステージ駆動部１５を制御してステージ１６を移動させ、次の検査対象の半導体チップにプローブピンを接触させる。その後、ステップＳ１６に移行して選別試験及びバーンイン試験を実施する。
【００４０】
このようにしてウエハ３０上の全ての半導体チップに対し選別試験及びバーンイン試験が終了すると、ステップＳ１７でＹＥＳと判定され、当該ウエハの試験を終了する。
【００４１】
上述したように、本実施形態においては、１つの半導体チップに対し選別試験を実施しながら、他の１つの半導体チップに対しバーンイン試験を実施する。このため、半導体チップの検査に要する時間を短縮でき、その結果半導体集積回路装置の製造に要する時間が短縮される。また、本実施形態においてはバーンイン試験を実施した半導体チップに対し選別試験を実施するので、欠陥が潜在する半導体チップを発見でき、初期不良となるおそれのある半導体チップ（半導体集積回路）が製品として出荷されることを防止できる。これにより、製品として出荷される半導体集積回路の信頼性が向上する。
【００４２】
なお、上記実施形態では選別試験及びバーンイン試験を常温で行うものとしているが、ウエハを加熱しながら選別試験及びバーンイン試験を行ってもよい。例えばウエハを１００℃又はそれ以上の温度に加熱しながら上述した選別試験及びバーンイン試験を行うことにより、欠陥が潜在する半導体チップをより確実に排除することができる。
【００４３】
（その他の実施形態）
上述の実施形態では選別試験する半導体チップの下隣りに配置された半導体チップに対しバーンイン試験を行うものとしたが、選別試験する半導体チップとバーンイン試験する半導体チップとは離れていてもよい。図５（ａ），（ｂ）及び図６（ａ），（ｂ）は、選別試験する半導体チップＡとバーンイン試験する半導体チップＢとが離れている場合の例を示している。また、図７（ａ），（ｂ）は、２つの半導体チップＡに対し選別試験すると同時に、２つの半導体チップＢに対しバーンイン試験する場合の例を示している。
【００４４】
これらの図５〜図７に示すように、選別試験する半導体チップとバーンイン試験する半導体チップとの位置関係や、選別試験する半導体チップの数及びバーンイン試験する半導体チップの数は適宜設定することができる。
【００４５】
以下、本発明の諸態様を、付記としてまとめて記載する。
【００４６】
（付記１）同一ウエハ上の第１の半導体チップ及び第２の半導体チップにそれぞれプローブピンを接触させる第１の工程と、
試験装置本体から前記プローブピンを介して前記第１の半導体チップに仕様で定められた条件で電源電圧と第１のテスト信号とを供給するとともに、前記第２の半導体チップに前記仕様で定められた条件よりも過酷な条件で電源電圧と第２のテスト信号とを供給し、前記第１の半導体チップから出力される信号を調べて前記第１の半導体チップの良否を判定する第２の工程と
を有することを特徴とする半導体集積回路の試験方法。
【００４７】
（付記２）前記第２の工程を終了した後、前記第２の半導体チップを新たに第１の半導体チップとし、未試験の半導体チップを第２の半導体チップとして、前記第１の工程及び前記第２の工程を繰り返すことを特徴とする付記１に記載の半導体集積回路の試験方法。
【００４８】
（付記３）前記第２の半導体チップには、前記仕様で定められた電源電圧の上限値よりも高い電圧を供給することを特徴とする付記１又は２に記載の半導体集積回路の試験方法。
【００４９】
（付記４）前記第２の半導体チップには、前記第２のテスト信号として、前記仕様で定められた条件と異なるレベルの信号を入力することを特徴とする付記１乃至３のいずれか１項に記載の半導体集積回路の試験方法。
【００５０】
（付記５）前記第１の半導体チップの全ての外部接続用電極に前記プローブピンを接触させ、前記第２の半導体チップの外部接続用電極のうち信号出力端子には前記プローブピンを接触させないことを特徴とする付記１乃至４のいずれか１項に記載の半導体集積回路の試験方法。
【００５１】
（付記６）前記第２の工程では、前記ウエハを加熱することを特徴とする付記１乃至５のいずれか１項に記載の半導体集積回路の試験方法。
【００５２】
（付記７）ウエハに形成された第１の半導体チップに対し選別試験を行うと同時に前記ウエハに形成された第２の半導体チップに加速試験を行う際に使用するプローブカードであって、
前記プローブカードは、
前記第１の半導体チップの全ての外部接続用電極にそれぞれ個別に接続するように一定のピッチで配列したプローブピンと、
前記第２の半導体チップの外部接続用電極うち電源電圧供給電極及び信号入力電極にそれぞれ個別に接続するように選択的に配置されたプローブピンとを有することを特徴とするプローブカード。
【００５３】
（付記８）複数の半導体チップが形成されたウエハが載置されるステージと、
選別試験用テストパターン及び加速試験用テストパターンを記憶するパターンジェネレータと、
電源電圧を出力する電源電圧出力部と、
複数のドライバを有するドライバ回路部と、
前記ステージを駆動するステージ駆動部と、
前記パターンジェネレータ、前記電源電圧出力部、前記ドライバ回路部及び前記ステージ駆動部を制御する制御部とを有し、
前記制御部は、
前記選別試験用テストパターンに応じて前記ドライバ回路部のドライバから選別試験に使用するドライバを振り分け、
前記加速試験用テストパターンに応じて前記ドライバ回路部の残りのドライバから加速試験に使用するドライバを振り分け、
前記電源電圧出力部及び前記ドライバ回路部を制御して、前記選別試験用テストパターンに応じて前記ウエハの第１の半導体チップに対し仕様で定められた電源電圧を供給しながら選別試験用テスト信号を供給するとともに、前記加速試験用テストパターンに応じて前記第２の半導体チップに前記仕様よりも過酷な条件で電源電圧及び加速試験用テスト信号を供給し、前記第１の半導体チップから出力される信号に基づいて前記第１の半導体チップの良否を判定することを特徴とする試験装置。
【符号の説明】
【００５４】
１０…試験装置本体、１１…制御部、１２…パターンジェネレータ、１３…電源電圧出力部、１４…ドライバ回路部、１４ａ…ドライバ、１５…ステージ駆動部、１６…ステージ、２０…プローブカード、２２…プローブピン、２３…端子、３０…ウエハ、３１ａ，３１ｂ…電源供給電極、３２ａ…信号入力電極、３２ｂ…信号出力電極。
【技術分野】
【０００１】
本発明は、ウエハ上に形成された半導体チップにテスト信号を供給し、半導体チップから出力される信号を調べて半導体チップの良否を判定する半導体集積回路の試験方法及び試験装置に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ：Large Scale Integrated circuit）の検査の一つに、ウエハ上に形成された半導体チップに電気信号を供給して電気特性の良否を判定する選別試験（プロービング試験）がある。
【０００３】
選別試験では、試験対象の半導体チップにプローブピンを接触させ、試験装置（ＬＳＩテスター）からプローブピンを介して半導体チップに所定の信号を供給して半導体チップから出力される信号を調べ、その結果に基づいて良否の判定を行う。良と判定された半導体チップは、ウエハを各半導体チップ毎に分離する工程（スクライブ工程）の後にパッケージングされ、製品（半導体集積回路）として出荷される。
【０００４】
一方、出荷前の半導体集積回路に対し、バーンイン試験を実施することもある。バーンイン試験は加速試験の一種であり、半導体集積回路を加熱した状態で動作させて潜在する欠陥を顕在化し、良否を判定するものである。バーンイン試験は通常パッケージングされた半導体集積回路に対し行われるが、ウエハ上に形成された半導体チップに対し過剰な負荷を電気的に与えて簡易的にバーンイン試験を行うこともある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−５３２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
選別試験とバーンイン試験とは個別に実施される。このため、半導体集積回路の製造に要する時間（検査に要する時間を含む）が長くなり、その結果半導体集積回路の製造コストが上昇する。
【０００７】
以上から、半導体集積回路の製造（検査に要する時間を含む）に要する時間を短縮できる半導体集積回路の試験方法及び試験装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
一観点によれば、同一ウエハ上の第１の半導体チップ及び第２の半導体チップにそれぞれプローブピンを接触させる第１の工程と、試験装置本体から前記プローブピンを介して前記第１の半導体チップに仕様で定められた条件で電源電圧と第１のテスト信号とを供給するとともに、前記第２の半導体チップに前記仕様で定められた条件よりも過酷な条件で電源電圧と第２のテスト信号とを供給し、前記第１の半導体チップから出力される信号を調べて前記第１の半導体チップの良否を判定する第２の工程とを有する半導体集積回路の試験方法が提供される。
【発明の効果】
【０００９】
上記一観点によれば、第１の半導体チップに仕様で定められた条件で電源電圧と第１のテスト信号とを供給して第１の半導体チップの良否を判定する選別試験と、第２の半導体チップに仕様よりも過酷な条件で電源電圧と第２のテスト信号を供給する加速試験（簡易的バーンイン試験）とを同時に実施する。これにより、試験に要する時間を短縮できて、半導体集積回路の製造（検査に要する時間を含む）に要する時間を短縮できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、選別試験に使用する試験装置の構成を示すブロック図である。
【図２】図２（ａ）は実施形態において使用するプローブカードの上面図、図２（ｂ）は同じくその側面図である。
【図３】図３は、実施形態に係る試験方法を示すフローチャートである。
【図４】図４（ａ）は半導体チップの電極とプローブピンとの接続状態を示す模式図、図４（ｂ）はウエハ上に形成された半導体チップを示す模式図である。
【図５】図５（ａ），（ｂ）はその他の実施形態（その１）を示す模式図である。
【図６】図６（ａ），（ｂ）はその他の実施形態（その２）を示す模式図である。
【図７】図７（ａ），（ｂ）はその他の実施形態（その３）を示す模式図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について、添付の部面を参照して説明する。
【００１２】
図１は、選別試験に使用する試験装置の構成を示すブロック図である。この図１に示すように、選別試験に使用する試験装置は、試験装置本体１０と、ステージ駆動部１５と、ステージ１６と、プローブカード２０とを有している。ステージ１６の上には、複数の半導体チップ（半導体集積回路）が形成されたウエハが載置される。試験装置本体１０とプローブカード２０との間は、ケーブル等を介して電気的に接続される。
【００１３】
試験装置本体１０は、制御部１１と、パターンジェネレータ１２と、電源電圧出力部１３と、ドライバ回路部１４とを有している。パターンジェネレータ１２には、試験対象となる半導体チップ（半導体集積回路）に応じたテストパターン（テスト用データ）が記憶される。また、電源電圧出力部１３には、制御部１１からの信号に応じた所定の電源電圧を出力可能な電源回路が設けられている。
【００１４】
ドライバ回路部１４には、制御部１１からの信号に応じてハイレベル（以下、“Ｈ”レベルと記載する）及びロウレベル（以下、“Ｌ”レベルと記載する）に変化する信号を出力する多数のドライバが設けられている。なお、ドライバからプローブカード２０側に出力される“Ｈ”レベル及び“Ｌ”レベルの電圧は、テストパターンに応じて設定することができる。
【００１５】
ステージ駆動部１５は、制御部１１からの信号に基づき、ウエハが載置されたステージ１６を相互に直交する３軸（Ｘ軸、Ｙ軸、Ｚ軸）方向に移動したり、ステージ１６を所望の方向に傾ける等の動作を行う。
【００１６】
プローブカード２０には、ステージ１６上に載置された半導体チップの電極に接触する多数のプローブピンが設けられている。選別試験では、プローブカード２０のプローブピンをウエハに形成された半導体チップの外部接続用電極（電源供給電極、信号入力電極及び信号出力電極）に接触させる。
【００１７】
選別試験が開始されると、試験装置本体１０の制御部１１は、パターンジェネレータ１２からテストパターンを読み出し、電源電圧出力部１３及びドライバ回路部１４を制御して、テストパターンに応じた電源電圧及びテスト信号を発生させる。これらの電源電圧及びテスト信号は、プローブカード２０を介して半導体チップの電源供給電極及び信号入力電極に供給される。
【００１８】
一方、半導体チップの信号出力電極からは、入力されたテスト信号に応じた信号が出力される。この半導体チップから出力された信号は、プローブカード２０及びドライバ回路部１４に内蔵されたコンパレータを介して試験装置本体１０の制御部１１に伝達される。
【００１９】
制御部１１は、半導体チップに入力されたテスト信号と、半導体チップから出力された信号との関係を調べて、その結果に基づいて半導体チップの良否を判定する。すなわち、入力信号に応じて半導体チップから出力された信号が仕様（半導体集積回路の仕様：以下、同じ）で定められた範囲内であれば良と判定し、仕様で定められた範囲から外れていれば不良と判定する。
【００２０】
一般的に、選別試験に使用する試験装置本体１１のドライバ回路部１４には、種々の半導体集積回路に対応するために多数のドライバが設けられている。しかし、一度に選別試験できる半導体チップの数は限られているため、選別試験において全てのドライバが使用されることは殆どない。従って、殆どの場合、選別試験時には半導体チップに接続されないドライバが少なからず存在し、無駄となっている。
【００２１】
そこで、本実施形態においては、選別試験時に使用されていないドライバを用いて、選別試験を行う前の半導体チップに対し加速試験を実施する。なお、以下の説明においても図１を随時参照する。また、本実施形態で行う加速試験は簡易的なバーンイン試験であって完全なバーンイン試験ではないが、以下の説明では便宜上バーンイン試験と呼んでいる。
【００２２】
図２（ａ）は、本実施形態において使用するプローブカードの上面図、図２（ｂ）は同じくその側面図である。これらの図２（ａ），（ｂ）に示すように、本実施形態で使用するプローブカード２０は円盤状に形成されており、試験する半導体チップに対応する大きさの穴２１が設けられている。そして、穴２１の周囲から斜め下方に向けて多数のプローブピン２２が突き出しており、それらのプローブピン２２の先端が半導体チップに設けられた電極に接触するようになっている。
【００２３】
本実施形態においては、一つの半導体チップに対し選別試験を実施しながら、他の一つの半導体チップに対してバーンイン試験（加速試験）を行うので、プローブカード２０にはそれらの試験に必要なプローブピン２２が設けられている。
【００２４】
すなわち、プローブカード２０には半導体チップ２個分に対応する大きさの穴２１が設けられている。そして、プローブカード２０のうち選別試験を行う半導体チップに対応する領域にはプローブピン２２が一定のピッチで配置されており、半導体チップの全ての外部接続用電極（電源供給電極、信号入力電極及び信号出力電極）にプローブピン２２が接触するようになっている。
【００２５】
一方、プローブカード２０のうちバーンイン試験を行う半導体チップに対応する領域には、半導体チップの電源供給電極と主要な信号入力電極とに接触するプローブピン２２しか設けられてなく、信号出力電極に接触するプローブピンはない。
【００２６】
プローブカード２０の上側の面には多数の端子２３が配列している。これらの端子２３は、プローブカード２０に設けられた配線及びスルーホールを介して各プローブピン２２とそれぞれ電気的に接続されている。プローブカード２０の上には各端子２３に電気的に接続する導電体が設けられたコンタクトリング（図示せず）が配置され、各プローブピン２２はコンタクトリング及びケーブルを介して試験装置本体１０に電気的に接続される。
【００２７】
図３は、本実施形態に係る試験方法を示すフローチャートである。また、図４（ａ）は半導体チップの電極とプローブピンとの接続状態を示す模式図、図４（ｂ）はウエハ上に形成された半導体チップを示す模式図である。
【００２８】
本実施形態では、例えば図４（ａ），（ｂ）に示すように、半導体チップＡに対し選別試験を行うと同時に、半導体チップＡの下隣りに配置された半導体チップＢに対しバーンイン試験を行う。１回の試験が終了すると、ステージ１６が移動してプローブカード２０がウエハ３０に対し半導体チップ１つ分だけずれて配置される。そして、次の回では半導体チップＢに対し選別試験が実施され、半導体チップＢの下隣りに配置された半導体チップＣに対しバーンイン試験が実施される。ここでは、予め試験装置には図２（ａ），（ｂ）に示すプローブカード２０、すなわち選別試験とバーンイン試験とを同時に実施可能なプローブカードが取り付けられているものとする。
【００２９】
まず、ステップＳ１１において、装置外部から試験装置本体１０にテストパターンが供給され、パターンジェネレータ１２に記憶される。このテストパターンはウエハ３０上に形成された半導体チップ（半導体集積回路）に応じたものであり、選別試験用テストパターンとバーンイン試験（加速試験）用テストパターンとが含まれる。
【００３０】
次に、ステップＳ１２において、試験装置本体１０の制御部１１は、選別試験用テストパターンに応じて選別試験に使用するドライバを決定する。例えば試験装置本体１０のドライバ回路部１４には２５６個のドライバが設けられているとする。また、制御部１１は、選別試験用テストパターンを調べて選別試験には２０個のドライバが必要であると判断したものとする。この場合、制御部１１は、２５６個のドライバのうち２０個のドライバを選別試験用に割り振る。
【００３１】
次に、ステップＳ１３において、試験装置本体１０の制御部１１は、バーンイン試験用テストパターンに応じてバーンイン試験に使用するドライバを決定する。ここでは、バーンイン試験用テストパターンを調べてバーンイン試験に１０個のドライバが必要であると判断したものとする。上述したようにドライバ回路部１４に設けられた２５６個のドライバのうち２０個を選別試験用に設定した場合、制御部１１は残りの２３６個ドライバから１０個のドライバをバーンイン試験用に割り振る。
【００３２】
次に、ステップＳ１４において、ウエハ３０をステージ１６の上に載置する。そして、試験装置本体１０に試験の開始を指示する。そうすると、ステップＳ１５に移行し、制御部１１はステージ駆動部１５を介してステージ１６を駆動し、プローブカード２０のプローブピン２２を所定の半導体チップ（半導体チップＡ，Ｂ）の電極に接触させる。その後、ステップＳ１６に移行し、選別試験及びバーンイン試験を実行する。
【００３３】
以下、図４（ａ）を参照して、選別試験及びバーンイン試験についてより詳細に説明する。図４（ａ）において、３１ａは高電位側電源供給電極、３１ｂは低電位側電源供給電極、３２ａは信号入力電極、３２ｂは信号出力電極を示している。また、図４（ａ）において、１４ａはバーンイン試験する半導体チップＢに割り振られたドライバを示している。なお、ここでは説明を簡単にするために、半導体チップＡにはバーンイン試験がすでに終了しているものとしている。
【００３４】
プローブピン２２が半導体チップＡ，Ｂの所定の電極に接続されると、試験装置本体１０内の制御部１１は、パターンジェネレータ１２から選別試験用テストパターン及びバーンイン試験用テストパターンを読み出す。そして、制御部１１は、電源電圧出力部１３及びドライバ回路部１４を制御して、半導体チップＡ，Ｂに所定の電源電圧及びテスト信号を供給する。
【００３５】
すなわち、半導体チップＡの電源供給電極３１ａ，３１ｂに仕様に定められた範囲の電源電圧を供給するとともに、信号入力電極３２ａに経時的に状態（レベル）が変化する所定の選別試験用テスト信号を供給する。このテスト信号の“Ｈ”レベル及び“Ｌ”レベルの電圧値も、仕様に定められた範囲の電圧値である。そして、制御部１１は、半導体チップＡの信号出力電極３２ｂから出力される信号をプローブカード２０及びドライバ回路部１４に内蔵されたコンパレータを介して入力し、半導体チップＡから出力される信号が仕様で定められた範囲内か否かを判定する。
【００３６】
この選別試験と同時に、制御部１１は、半導体チップＢの電源供給電極３１ａに、例えば仕様で定められた電源電圧の上限値よりも１０％高い電圧を供給するとともに、信号入力電極３２ａに所定のバーンイン試験用テスト信号を供給する。なお、図４（ａ）ではドライバ１４ａから半導体チップＢの電源供給電極３１ａに電源電圧を供給している。しかし、電源電圧出力部１３から上述の電圧（仕様で定められた電源電圧の上限値よりも１０％高い電圧）の電源電圧を供給できる場合は、電源電圧出力部１３から半導体チップＢの電源供給電極３１ａに電源電圧を供給してもよい。
【００３７】
半導体チップＢに供給するテスト信号は、仕様で定められた範囲の信号としてもよく、仕様の範囲を外れる信号を供給してもよい。このバーンイン試験では、半導体チップＢから出力される信号を調べていないので、半導体チップＢの良否を判定することはできない。しかし、バーンイン試験では、仕様で定められた条件よりも過酷な条件で半導体チップＢを駆動するので、半導体チップＢに欠陥が潜在する場合は欠陥が顕在化される。このため、次に行う選別試験では欠陥が検出されて不良と判定される。
【００３８】
なお、半導体チップＢの信号入力電極３２ａにテスト信号としてレベルが変化しない信号を供給した場合は、いわゆるスタティックバーンイン試験となる。また、半導体チップＢの信号入力電極３２ａにテスト信号としてレベルが変化する信号を供給した場合は、いわゆるダイナミックバーンイン試験となる。
【００３９】
このようにして選別試験及びバーンイン試験を実施した後、ステップＳ１７に移行する。ステップＳ１７では、ウエハ３０上の全ての半導体チップに対し選別試験及びバーンイン試験が終了したか否かを判定する。ウエハ３０上の全ての半導体チップに対し選別試験及びバーンイン試験が終了していないと判定したとき（ＮＯのとき）は、ステップＳ１５に戻り、制御部１１はステージ駆動部１５を制御してステージ１６を移動させ、次の検査対象の半導体チップにプローブピンを接触させる。その後、ステップＳ１６に移行して選別試験及びバーンイン試験を実施する。
【００４０】
このようにしてウエハ３０上の全ての半導体チップに対し選別試験及びバーンイン試験が終了すると、ステップＳ１７でＹＥＳと判定され、当該ウエハの試験を終了する。
【００４１】
上述したように、本実施形態においては、１つの半導体チップに対し選別試験を実施しながら、他の１つの半導体チップに対しバーンイン試験を実施する。このため、半導体チップの検査に要する時間を短縮でき、その結果半導体集積回路装置の製造に要する時間が短縮される。また、本実施形態においてはバーンイン試験を実施した半導体チップに対し選別試験を実施するので、欠陥が潜在する半導体チップを発見でき、初期不良となるおそれのある半導体チップ（半導体集積回路）が製品として出荷されることを防止できる。これにより、製品として出荷される半導体集積回路の信頼性が向上する。
【００４２】
なお、上記実施形態では選別試験及びバーンイン試験を常温で行うものとしているが、ウエハを加熱しながら選別試験及びバーンイン試験を行ってもよい。例えばウエハを１００℃又はそれ以上の温度に加熱しながら上述した選別試験及びバーンイン試験を行うことにより、欠陥が潜在する半導体チップをより確実に排除することができる。
【００４３】
（その他の実施形態）
上述の実施形態では選別試験する半導体チップの下隣りに配置された半導体チップに対しバーンイン試験を行うものとしたが、選別試験する半導体チップとバーンイン試験する半導体チップとは離れていてもよい。図５（ａ），（ｂ）及び図６（ａ），（ｂ）は、選別試験する半導体チップＡとバーンイン試験する半導体チップＢとが離れている場合の例を示している。また、図７（ａ），（ｂ）は、２つの半導体チップＡに対し選別試験すると同時に、２つの半導体チップＢに対しバーンイン試験する場合の例を示している。
【００４４】
これらの図５〜図７に示すように、選別試験する半導体チップとバーンイン試験する半導体チップとの位置関係や、選別試験する半導体チップの数及びバーンイン試験する半導体チップの数は適宜設定することができる。
【００４５】
以下、本発明の諸態様を、付記としてまとめて記載する。
【００４６】
（付記１）同一ウエハ上の第１の半導体チップ及び第２の半導体チップにそれぞれプローブピンを接触させる第１の工程と、
試験装置本体から前記プローブピンを介して前記第１の半導体チップに仕様で定められた条件で電源電圧と第１のテスト信号とを供給するとともに、前記第２の半導体チップに前記仕様で定められた条件よりも過酷な条件で電源電圧と第２のテスト信号とを供給し、前記第１の半導体チップから出力される信号を調べて前記第１の半導体チップの良否を判定する第２の工程と
を有することを特徴とする半導体集積回路の試験方法。
【００４７】
（付記２）前記第２の工程を終了した後、前記第２の半導体チップを新たに第１の半導体チップとし、未試験の半導体チップを第２の半導体チップとして、前記第１の工程及び前記第２の工程を繰り返すことを特徴とする付記１に記載の半導体集積回路の試験方法。
【００４８】
（付記３）前記第２の半導体チップには、前記仕様で定められた電源電圧の上限値よりも高い電圧を供給することを特徴とする付記１又は２に記載の半導体集積回路の試験方法。
【００４９】
（付記４）前記第２の半導体チップには、前記第２のテスト信号として、前記仕様で定められた条件と異なるレベルの信号を入力することを特徴とする付記１乃至３のいずれか１項に記載の半導体集積回路の試験方法。
【００５０】
（付記５）前記第１の半導体チップの全ての外部接続用電極に前記プローブピンを接触させ、前記第２の半導体チップの外部接続用電極のうち信号出力端子には前記プローブピンを接触させないことを特徴とする付記１乃至４のいずれか１項に記載の半導体集積回路の試験方法。
【００５１】
（付記６）前記第２の工程では、前記ウエハを加熱することを特徴とする付記１乃至５のいずれか１項に記載の半導体集積回路の試験方法。
【００５２】
（付記７）ウエハに形成された第１の半導体チップに対し選別試験を行うと同時に前記ウエハに形成された第２の半導体チップに加速試験を行う際に使用するプローブカードであって、
前記プローブカードは、
前記第１の半導体チップの全ての外部接続用電極にそれぞれ個別に接続するように一定のピッチで配列したプローブピンと、
前記第２の半導体チップの外部接続用電極うち電源電圧供給電極及び信号入力電極にそれぞれ個別に接続するように選択的に配置されたプローブピンとを有することを特徴とするプローブカード。
【００５３】
（付記８）複数の半導体チップが形成されたウエハが載置されるステージと、
選別試験用テストパターン及び加速試験用テストパターンを記憶するパターンジェネレータと、
電源電圧を出力する電源電圧出力部と、
複数のドライバを有するドライバ回路部と、
前記ステージを駆動するステージ駆動部と、
前記パターンジェネレータ、前記電源電圧出力部、前記ドライバ回路部及び前記ステージ駆動部を制御する制御部とを有し、
前記制御部は、
前記選別試験用テストパターンに応じて前記ドライバ回路部のドライバから選別試験に使用するドライバを振り分け、
前記加速試験用テストパターンに応じて前記ドライバ回路部の残りのドライバから加速試験に使用するドライバを振り分け、
前記電源電圧出力部及び前記ドライバ回路部を制御して、前記選別試験用テストパターンに応じて前記ウエハの第１の半導体チップに対し仕様で定められた電源電圧を供給しながら選別試験用テスト信号を供給するとともに、前記加速試験用テストパターンに応じて前記第２の半導体チップに前記仕様よりも過酷な条件で電源電圧及び加速試験用テスト信号を供給し、前記第１の半導体チップから出力される信号に基づいて前記第１の半導体チップの良否を判定することを特徴とする試験装置。
【符号の説明】
【００５４】
１０…試験装置本体、１１…制御部、１２…パターンジェネレータ、１３…電源電圧出力部、１４…ドライバ回路部、１４ａ…ドライバ、１５…ステージ駆動部、１６…ステージ、２０…プローブカード、２２…プローブピン、２３…端子、３０…ウエハ、３１ａ，３１ｂ…電源供給電極、３２ａ…信号入力電極、３２ｂ…信号出力電極。
【特許請求の範囲】
【請求項１】
同一ウエハ上の第１の半導体チップ及び第２の半導体チップにそれぞれプローブピンを接触させる第１の工程と、
試験装置本体から前記プローブピンを介して前記第１の半導体チップに仕様で定められた条件で電源電圧と第１のテスト信号とを供給するとともに、前記第２の半導体チップに前記仕様で定められた条件よりも過酷な条件で電源電圧と第２のテスト信号とを供給し、前記第１の半導体チップから出力される信号を調べて前記第１の半導体チップの良否を判定する第２の工程と
を有することを特徴とする半導体集積回路の試験方法。
【請求項２】
前記第２の工程を終了した後、前記第２の半導体チップを新たに第１の半導体チップとし、未試験の半導体チップを第２の半導体チップとして、前記第１の工程及び前記第２の工程を繰り返すことを特徴とする請求項１に記載の半導体集積回路の試験方法。
【請求項３】
前記第２の工程では、前記ウエハを加熱することを特徴とする請求項１又は２に記載の半導体集積回路の試験方法。
【請求項４】
ウエハに形成された第１の半導体チップに対し選別試験を行うと同時に前記ウエハに形成された第２の半導体チップに加速試験を行う際に使用するプローブカードであって、
前記プローブカードは、
前記第１の半導体チップの全ての外部接続用電極にそれぞれ個別に接続するように一定のピッチで配列したプローブピンと、
前記第２の半導体チップの外部接続用電極うち電源電圧供給電極及び信号入力電極にそれぞれ個別に接続するように選択的に配置されたプローブピンとを有することを特徴とするプローブカード。
【請求項５】
複数の半導体チップが形成されたウエハが載置されるステージと、
選別試験用テストパターン及び加速試験用テストパターンを記憶するパターンジェネレータと、
電源電圧を出力する電源電圧出力部と、
複数のドライバを有するドライバ回路部と、
前記ステージを駆動するステージ駆動部と、
前記パターンジェネレータ、前記電源電圧出力部、前記ドライバ回路部及び前記ステージ駆動部を制御する制御部とを有し、
前記制御部は、
前記選別試験用テストパターンに応じて前記ドライバ回路部のドライバから選別試験に使用するドライバを振り分け、
前記加速試験用テストパターンに応じて前記ドライバ回路部の残りのドライバから加速試験に使用するドライバを振り分け、
前記電源電圧出力部及び前記ドライバ回路部を制御して、前記選別試験用テストパターンに応じて前記ウエハの第１の半導体チップに対し仕様で定められた電源電圧を供給しながら選別試験用テスト信号を供給するとともに、前記加速試験用テストパターンに応じて前記第２の半導体チップに前記仕様よりも過酷な条件で電源電圧及び加速試験用テスト信号を供給し、前記第１の半導体チップから出力される信号に基づいて前記第１の半導体チップの良否を判定することを特徴とする試験装置。
【請求項１】
同一ウエハ上の第１の半導体チップ及び第２の半導体チップにそれぞれプローブピンを接触させる第１の工程と、
試験装置本体から前記プローブピンを介して前記第１の半導体チップに仕様で定められた条件で電源電圧と第１のテスト信号とを供給するとともに、前記第２の半導体チップに前記仕様で定められた条件よりも過酷な条件で電源電圧と第２のテスト信号とを供給し、前記第１の半導体チップから出力される信号を調べて前記第１の半導体チップの良否を判定する第２の工程と
を有することを特徴とする半導体集積回路の試験方法。
【請求項２】
前記第２の工程を終了した後、前記第２の半導体チップを新たに第１の半導体チップとし、未試験の半導体チップを第２の半導体チップとして、前記第１の工程及び前記第２の工程を繰り返すことを特徴とする請求項１に記載の半導体集積回路の試験方法。
【請求項３】
前記第２の工程では、前記ウエハを加熱することを特徴とする請求項１又は２に記載の半導体集積回路の試験方法。
【請求項４】
ウエハに形成された第１の半導体チップに対し選別試験を行うと同時に前記ウエハに形成された第２の半導体チップに加速試験を行う際に使用するプローブカードであって、
前記プローブカードは、
前記第１の半導体チップの全ての外部接続用電極にそれぞれ個別に接続するように一定のピッチで配列したプローブピンと、
前記第２の半導体チップの外部接続用電極うち電源電圧供給電極及び信号入力電極にそれぞれ個別に接続するように選択的に配置されたプローブピンとを有することを特徴とするプローブカード。
【請求項５】
複数の半導体チップが形成されたウエハが載置されるステージと、
選別試験用テストパターン及び加速試験用テストパターンを記憶するパターンジェネレータと、
電源電圧を出力する電源電圧出力部と、
複数のドライバを有するドライバ回路部と、
前記ステージを駆動するステージ駆動部と、
前記パターンジェネレータ、前記電源電圧出力部、前記ドライバ回路部及び前記ステージ駆動部を制御する制御部とを有し、
前記制御部は、
前記選別試験用テストパターンに応じて前記ドライバ回路部のドライバから選別試験に使用するドライバを振り分け、
前記加速試験用テストパターンに応じて前記ドライバ回路部の残りのドライバから加速試験に使用するドライバを振り分け、
前記電源電圧出力部及び前記ドライバ回路部を制御して、前記選別試験用テストパターンに応じて前記ウエハの第１の半導体チップに対し仕様で定められた電源電圧を供給しながら選別試験用テスト信号を供給するとともに、前記加速試験用テストパターンに応じて前記第２の半導体チップに前記仕様よりも過酷な条件で電源電圧及び加速試験用テスト信号を供給し、前記第１の半導体チップから出力される信号に基づいて前記第１の半導体チップの良否を判定することを特徴とする試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−２９５１２（Ｐ２０１１−２９５１２Ａ）
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願番号】特願２００９−１７５７１３（Ｐ２００９−１７５７１３）
【出願日】平成２１年７月２８日（２００９．７．２８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年２月１０日（２０１１．２．１０）
【国際特許分類】
【出願日】平成２１年７月２８日（２００９．７．２８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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