半導体集積回路装置および出力バッファ遅延変動検出方法
【課題】Ｉ／Ｏバッファの実際の配置場所及び実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を容易に検出し、オーバーマージンな設計を回避できるようにした半導体集積回路装置を提供する。
【解決手段】差動アンプ１５２で、ＶＳＳ変動の影響を受けている出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ１として求める。差動アンプ１５３で、ＶＤＥ変動の影響を受けている出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ２として求める。差動アンプ１５４で、ＶＤＥ・ＶＳＳ変動の影響を受けていない状態での出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ３として求める。
【解決手段】差動アンプ１５２で、ＶＳＳ変動の影響を受けている出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ１として求める。差動アンプ１５３で、ＶＤＥ変動の影響を受けている出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ２として求める。差動アンプ１５４で、ＶＤＥ・ＶＳＳ変動の影響を受けていない状態での出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ３として求める。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部装置とのインタフェースをなす入出力バッファ（以下、Ｉ／Ｏバッファという）を備える半導体集積回路装置、および、このような半導体集積回路装置におけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出するための出力バッファ遅延変動検出方法に関する。
【背景技術】
【０００２】
半導体集積回路装置においては、Ｉ／Ｏバッファが同時にスイッチングすると、Ｉ／Ｏバッファの電源電圧および接地電圧に急激な変動が発生する。これらＩ／Ｏバッファの電源電圧および接地電圧の急激な変動の大きさは、同時にスイッチングするＩ／Ｏバッファの個数や外部負荷条件などに依拠する。なお、Ｉ／Ｏバッファにおいては、出力バッファがスイッチングすると、入力バッファもまた出力バッファの出力信号によりスイッチングする。
【０００３】
半導体集積回路装置におけるＩ／Ｏバッファの同時スイッチングによる電源電圧変動および接地電圧変動は、半導体集積回路装置の安定動作を阻害するものであり、一般に、同時スイッチングノイズ（ＳＳＮ［Simultaneous Switching Noise］）と呼ばれている。類義語として、ＳＳＯノイズ（Simultaneous Switching Output Noise）や、ＳＳＩノイズ（Simultaneous Switching Input Noise）がある。
【０００４】
半導体集積回路装置の設計においては、ＳＳＯノイズ検証が非常に面倒な作業となる。Ｉ／Ｏバッファの同時スイッチングによるＩ／Ｏバッファの電源電圧変動および接地電圧変動は、半導体集積回路装置の内部の電源線網および接地線網を伝わって伝搬する。これは、空間的な広がりとして、隣接するＩ／Ｏバッファの電源電圧および接地電圧を揺らすことになる。
【０００５】
ＳＳＯノイズを時間軸方向で捉えると、或るＩ／Ｏバッファがスイッチングして電源電圧変動および接地電圧変動を引き起こし、これらが時間的に収まらないうちに、隣接するＩ／Ｏバッファがスイッチングして電源電圧変動および接地電圧変動を引き起こした場合、これら２個のＩ／Ｏバッファのスイッチングによる電源電圧変動および接地電圧変動が助長する方向で重なれば、電源電圧変動および接地電圧変動は大きく成長し、抑制する方向で重なれば、電源電圧変動および接地電圧変動は減衰することになる。
【０００６】
したがって、電源線網および接地線網を空間的に忠実にモデリングすることができたとしても、問題になるのが、時間軸方向のスイッチングステミラスの定義方法となる。ここで、Ｉ／Ｏバッファを構成する出力バッファの出力端子電圧を半導体集積回路装置が動作する製品寿命の生涯に渡って超高速に過渡解析することができるのであれば、Ｉ／Ｏバッファがスイッチングする瞬間瞬間の電源電圧変動および接地電圧変動を高精度に解析することができる。
【０００７】
しかしながら、半導体集積回路装置の実際の設計においては、半導体集積回路装置に搭載されているインタフェースごとに、たとえば、ＳＤＲＡＭインタフェースやＰＣＩインタフェースごとにＩ／Ｏバッファのスイッチング確率を求め、同時にスイッチングする可能性があるＩ／Ｏバッファは、同時にスイッチングするとみなすことになる。更に、インタフェース信号のプロトコルが不確かな信号の場合には、同時にスイッチングするという仮定を用いることになり、電源電圧変動および接地電圧変動は、ワースト目に解析することになる。
【０００８】
たとえば、特許文献１〜３には、出力バッファの同時スイッチングによる電源電圧変動および接地電圧変動を抑制する技術が開示されている。特許文献１には、出力バッファに接続した逆相電圧生成回路で、出力バッファの電源電圧および接地電圧を検出し、電源電圧および接地電圧を安定化させる方向に電流を流し込む技術が開示されている。
【０００９】
特許文献２には、出力バッファの電源電圧変動および接地電圧変動を検出する回路と、他の出力バッファの同時スイッチングを制御する回路を備える構成が開示されている。特許文献３には、ＳＳＯノイズを検出し、ＳＳＯノイズを抑制するように、出力バッファを駆動するフリップフロップへのクロック供給を調整する技術が開示されている。
【００１０】
半導体集積回路装置の設計においては、ＳＳＯノイズ検証モデルを用いて過渡解析された電源電圧変動および接地電圧変動は、そのままでは、使いものにならない。電源電圧変動および接地電圧変動を、時間軸方向の変動、即ち、ＳＳＯノイズによる出力バッファの遅延変動に焼きなおす必要がある。
【００１１】
図７は従来の半導体集積回路装置の一例の一部分の概略的レイアウト図である。図１中、１、２は外部電源電圧ＶＤＥ（たとえば、３.５Ｖ）が印加されるＶＤＥ電源パッド、３、４は外部接地電圧ＶＳＳが印加されるＶＳＳ電源パッド、５〜１４は信号パッドである。
【００１２】
１５、１６はＶＤＥ電源セルであり、ＶＤＥ電源セル１５はＶＤＥ電源パッド１に接続され、ＶＤＥ電源セル１６はＶＤＥ電源パッド２に接続されている。１７、１８はＶＳＳ電源セルであり、電源セル１７はＶＳＳ電源パッド３に接続され、ＶＳＳ電源セル１８はＶＳＳ電源パッド４に接続されている。
【００１３】
１９〜２８は同一構成のＩ／Ｏバッファ、１９Ａ〜２８ＡはＩ／Ｏバッファ１９〜２８を構成する出力バッファであり、Ｉ／Ｏバッファ１９〜２８を構成している入力バッファは図示を省略している。２９はＶＤＥ電源線、３０はＶＳＳ電源線である。
【００１４】
出力バッファ１９Ａ〜２８ＡのＶＤＥ電源端子はＶＤＥ電源線２９に接続され、ＶＤＥ電源線２９はＶＤＥ電源セル１５、１６に接続されている。また、出力バッファ１９Ａ〜２８ＡのＶＳＳ電源端子はＶＳＳ電源線３０に接続され、ＶＳＳ電源線３０はＶＳＳ電源セル１７、１８に接続されている。
【００１５】
図７に示す従来の半導体集積回路装置においては、ＶＤＥ電源セル１５とＶＳＳ電源セル１７は隣接して配置され、ＶＤＥ電源セル１６とＶＳＳ電源セル１８は隣接して配置されている。そして、Ｉ／Ｏバッファ２０〜２７は、ＶＤＥ電源セル１５とＶＳＳ電源セル１７からなるＶＤＥ／ＶＳＳ電源セル部と、ＶＤＥ電源セル１６とＶＳＳ電源セル１８からなるＶＤＥ／ＶＳＳ電源セル部との間に配置されている。これらＩ／Ｏバッファ２０〜２７はＳＳＯグループとされ、ＳＳＯノイズ解析を行う場合の単位とされる。
【００１６】
図８は出力バッファ２０Ａ〜２７Ａに同時に入力信号を与えてＩ／Ｏバッファ２０〜２７を同時スイッチングさせた場合の電圧波形図であり、出力バッファ２０Ａにおける入力端子電圧波形４１と、ＶＤＥ電源端子電圧波形４２と、ＶＳＳ電源端子電圧波形４３と、出力端子電圧波形４４を示している。
【００１７】
チップの面積が許すのであれば、Ｉ／Ｏバッファ１つに１個のＶＤＥ／ＶＳＳ電源セル部を配置し、電源電圧変動および接地電圧変動に強い半導体集積回路装置を形成することが可能であるが、現実的には、４〜８個のＩ／Ｏバッファに1組のＶＤＥ／ＶＳＳ電源セル部を配置するに留まっている。
【００１８】
ここで、ＶＤＥ電源セルおよびＶＳＳ電源セルに流れる電流は、ＶＤＥ／ＶＳＳ電源セル部間に配置されたＳＳＯグループのＩ／Ｏバッファ数に比例するが、電源電圧変動および接地電圧変動は、ＶＤＥ電源セルおよびＶＳＳ電源セル、ＶＤＥ電源セルおよびＶＳＳ電源セルに繋がるＩ／Ｏバッファ、ＶＤＥ電源パッドおよびＶＳＳ電源パッド、ボンディングワイヤ、リードフレームおよび半田ボールを経由してプリント基板に至る電源経路および接地経路のネットワークの全体で決まることになる。
【００１９】
そこで、ＳＳＯノイズ低減方法として、ＳＳＯグループ単位で、（１）Ｉ／Ｏバッファ数の削減、（２）ＶＤＥ電源セル、ＶＳＳ電源セルおよび半田ボールの増設、（３）ＶＤＥ電源線およびＶＳＳ電源線のインダクタンスの削減、（４）外部負荷条件の見直しによる外部負荷容量の低減（たとえば、プリント基板上の配線分岐枝の見直しや、外部デバイスの接続個数の削減）、（５）出力バッファの駆動能力の低下などの措置が採られることになる。
【００２０】
図９は図７に示す出力バッファ２０Ａ〜２７Ａに同時に入力信号を与えてＩ／Ｏバッファ２０〜２７を同時スイッチングさせた場合の電圧波形図であり、図９中、４５は出力バッファ２０Ａ〜２７Ａの入力端子電圧波形、４６は出力バッファ２０ＡのＶＤＥ電源端子電圧波形、４７は出力バッファ２１ＡのＶＤＥ電源端子電圧波形、４８は出力バッファ２２ＡのＶＤＥ電源端子電圧波形、４９は出力バッファ２３ＡのＶＤＥ電源端子電圧波形である。
【００２１】
また、５０は出力バッファ２０ＡのＶＳＳ電源端子電圧波形、５１は出力バッファ２１ＡのＶＳＳ電源端子電圧波形、５２は出力バッファ２２ＡのＶＳＳ電源端子電圧波形、５３は出力バッファ２３ＡのＶＳＳ電源端子電圧波形、５４は出力バッファ２０Ａの出力端子電圧波形、５５は出力バッファ２１Ａの出力端子電圧波形、５６は出力バッファ２２Ａの出力端子電圧波形、５７は出力バッファ２３Ａの出力端子電圧波形を示している。
【００２２】
図９から分るように、出力バッファ２０Ａ〜２３Ａにおいては、ＶＤＥ電源セル１５およびＶＳＳ電源セル１６から遠くなるほど、ＶＤＥ変動およびＶＳＳ変動が大きくなっている。その結果、出力バッファ２０Ａ〜２３Ａの遅延変動は、ＶＤＥ電源セル１５およびＶＳＳ電源セル１６から遠くなる方が大きくなる。
【００２３】
図１０はＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出するための回路モデルを示す図である。図１０中、６１はＩ／Ｏバッファ、６２は出力バッファであり、入力バッファは図示を省略している。
【００２４】
６３はＩ／Ｏバッファ６１の入力端子（出力バッファ６２の入力端子）、６４はＩ／Ｏバッファ６１のＶＤＥ電源端子、６５はＩ／Ｏバッファ６１のＶＳＳ電源端子、６６はＩ／Ｏバッファ６１の入出力端子（出力バッファ６２の出力端子）、６７はＩ／Ｏバッファ６１のＶＤＥ電源端子６４に与えるＶＤＥ変動波形を出力するＶＤＥ変動波形出力手段、６８はＩ／Ｏバッファ６１のＶＳＳ電源端子６５に与えるＶＳＳ変動波形を出力するＶＳＳ変動波形出力手段である。
【００２５】
ＶＤＥ変動波形出力手段６７は、Ｉ／Ｏバッファ６１を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合にＶＤＥ電源端子６４に生じるＶＤＥ変動波形を出力するものである。ＶＳＳ変動波形出力手段６８は、Ｉ／Ｏバッファ６１を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合にＶＳＳ電源端子６５に生じるＶＳＳ変動波形を出力するものである。
【００２６】
図１０に示す回路モデルは、Ｉ／Ｏバッファ６１を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合に生じるＩ／Ｏバッファ６１のＶＤＥ電源端子電圧の揺れおよびＶＳＳ電源端子電圧の揺れをそれぞれ折れ線でモデル化したものであり、出力バッファ６２に入力する入力信号ＩＮをスイープすることで、出力バッファ６２の遅延がどのように変化するかを調査する場合に使用される。
【００２７】
即ち、ＳＳＯノイズによるＶＤＥ変動およびＶＳＳ変動が時間とＩ／Ｏバッファの配置位置によって変化することは前述したが、実際の出力バッファの遅延を解析する上では、それぞれのＩ／ＯバッファのＶＤＥ電源端子、ＶＳＳ電源端子の揺れを折れ線でモデル化し、出力バッファに与える入力信号ＩＮをスイープすることにより、出力バッファの遅延がどのように変化するかが調査される。
【００２８】
この場合、入力信号ＩＮをスイープする範囲が問題であり、狭すぎるとＶＤＥ電源端子電圧およびＶＳＳ電源端子電圧の大きな変動を見逃すことになる。反対に広くすると、本来動作しないスイッチングタイミングまで見てしまうことになる。したがって、入力信号ＩＮをスイープする範囲の決め方が、ＳＳＯノイズによる出力バッファの遅延変動の解析における問題となる。
【００２９】
図１１は図１０に示す回路モデルのシミュレーション結果を示す電圧波形図である。図１１中、７０は入力信号ＩＮの電圧波形、７１はＶＤＥ電源端子６４の電圧波形、７２はＶＳＳ電源端子６５の電圧波形、７３は出力信号ＯＵＴの電圧波形（入出力端子６６の電圧波形）である。
【００３０】
７０Ａ１〜７０Ｅ１は入力信号ＩＮの立ち下がりエッジであり、７０Ａ１は入力信号ＩＮの基準点Ｔ０から入力信号ＩＮが最初に遷移するタイミングまでの時間差、いわゆるスキューを１.０nsecとした場合、７０Ｂ１はスキューを１.５nsecとした場合、７０Ｃ１はスキューを２.０nsecとした場合、７０Ｄ１はスキューを２.５nsecとした場合、７０Ｅ１はスキューを３.０nsecとした場合である。
【００３１】
７０Ａ２〜７０Ｅ２は入力信号ＩＮの立ち上がりエッジであり、７０Ａ２はスキューを１.０nsecとした場合、７０Ｂ２はスキューを１.５nsecとした場合、７０Ｃ２はスキューを２.０nsecとした場合、７０Ｄ２はスキューを２.５nsecとした場合、７０Ｅ２はスキューを３.０nsecとした場合である。
【００３２】
７３Ａ１〜７３Ｅ１は出力信号ＯＵＴの立ち下がりエッジであり、７３Ａ１は入力信号ＩＮのスキューが１.０nsecの場合、７３Ｂ１は入力信号ＩＮのスキューが１.５nsecの場合、７３Ｃ１は入力信号ＩＮのスキューが２.０nsecの場合、７３Ｄ１は入力信号ＩＮのスキューが２.５nsecの場合、７３Ｅ１は入力信号ＩＮのスキューが３.０nsecの場合である。
【００３３】
７３Ａ２〜７３Ｅ２は出力信号ＯＵＴの立ち上がりエッジであり、７３Ａ２は入力信号ＩＮのスキューが１.０nsecの場合、７３Ｂ２は入力信号ＩＮのスキューが１.５nsecの場合、７３Ｃ２は入力信号ＩＮのスキューが２.０nsecの場合、７３Ｄ２は入力信号ＩＮのスキューが２.５nsecの場合、７３Ｅ２は入力信号ＩＮのスキューが３.０nsecの場合である。
【００３４】
図１２は図１１に示すシミュレーション結果を別の視点から示す図であり、横軸に入力信号ＩＮのスキュー、左縦軸に出力バッファ６２の遅延時間、右縦軸にＶＤＥ電源端子６４の電圧およびＶＳＳ電源端子６５の電圧を取った場合を示している。
【００３５】
図１２中、７５はＶＤＥ電源端子６４の電圧波形、７６はＶＳＳ電源端子６５の電圧波形、７７は出力バッファ６２の立ち上がり遅延（入力信号ＩＮの立ち上がりエッジに対する出力信号ＯＵＴの立ち上がりエッジの遅延時間）、７８は出力バッファ６２の立ち下がり遅延（入力信号ＩＮの立ち下がりエッジに対する出力信号ＯＵＴの立ち下がりエッジの遅延時間）を示している。
【００３６】
図１３は図１１に示すシミュレーション結果を更に別の視点から示す図であり、横軸に入力信号ＩＮのスキュー、左縦軸に出力バッファ６２の遅延変動“ΔDelay”、即ち、出力バッファ６２のＶＤＥ／ＶＳＳ変動波形下での遅延と電圧変動のない理想電源下での遅延との差、右縦軸にＶＤＥ電源端子６４の電圧とＶＳＳ電源端子６５との差電圧“ＶＤＥ−ＶＳＳ”を取った場合を示している。
【００３７】
図１３中、８０はＶＤＥ電源端子６４の電圧とＶＳＳ電源端子６５の電圧との差“ＶＤＥ−ＶＳＳ”の電圧波形、８１は出力バッファ６２の立ち上がり遅延変動“ΔDelay”、即ち、「（出力バッファ６２のＶＤＥ／ＶＳＳ変動波形下での立ち上がり遅延）−（電圧変動のない理想電源下での立ち上がり遅延）」、８２は出力バッファ６２の立ち下がりエッジ遅延変動“ΔDelay”、即ち、「（出力バッファ６２のＶＤＥ／ＶＳＳ変動波形下での立ち下がり遅延）−（電圧変動のない理想電源下の立ち下がり遅延）」を示している。
【００３８】
ここで、図１１は出力バッファ６２の遅延とＶＤＥ変動およびＶＳＳ変動の相関性を示しているが、入力信号ＩＮをスイープしながら出力バッファ６２の立ち上がり遅延および立ち下がり遅延を見たものが図１２である。本例では、ＶＤＥ変動波形出力手段６７およびＶＳＳ変動波形出力手段６８は、入力信号ＩＮのスキューが２nsecの場合に変動が最も大きくなるＶＤＥ変動波形およびＶＳＳ変動波形を出力しているので、入力信号が２nsecのスキューで動作したときの出力バッファ６２の遅延が最も大きくなる。
【００３９】
これは、図１３に示すように、右縦軸にＶＤＥ電源端子６４の電圧とＶＳＳ電源端子６５との差電圧“ＶＤＥ−ＶＳＳ”を取った場合の出力バッファ６２の遅延変動ΔDelayを示した方が分り易く、図１３によれば、「ＶＤＥ−ＶＳＳ」が落ち込んだところで、出力バッファ６２の遅延変動が最も大きくなる（遅れている）ことが読み取れる。
【特許文献１】特開平５−３３５９２７号公報
【特許文献２】特開昭６１−８２４５４号公報
【特許文献３】特開２００６−１４０６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００４０】
ところで、今まで述べたＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動の解析は、非常に悲観的な方法と言わざるを得ない。なぜなら、空間的視点からは、Ｉ／Ｏバッファの置かれた位置による電源線網および接地線網の強度が問題となり、時間的視点からは、ＶＤＥ変動波形およびＶＳＳ変動波形を与え、入力信号をスイープさせる範囲が問題となり、出力バッファの遅延変動算出問題からは、理想電源下の出力バッファ遅延と比べることが問題となるからである。
【００４１】
これらの問題を解決し、半導体集積回路装置のオーバーマージンな設計を回避するためには、Ｉ／Ｏバッファの実際の配置場所および実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出することが必要である。
【００４２】
本発明は、かかる点に鑑み、Ｉ／Ｏバッファの実際の配置場所および実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を容易に検出することができ、オーバーマージンな設計を回避することができるようにした半導体集積回路装置および出力バッファ遅延変動検出方法を提供することを目的とする。
【課題を解決するための手段】
【００４３】
本発明中、第１の発明は、複数のＩ／Ｏバッファを備える半導体集積回路装置であって、各Ｉ／Ｏバッファを構成する出力バッファ毎に、前記出力バッファの電源端子電圧、接地端子電圧および出力端子電圧と基準電圧とから、前記複数のＩ／Ｏバッファの同時スイッチングによる前記出力バッファの遅延変動を検出するための出力バッファ遅延変動検出用信号を生成する出力バッファ遅延変動検出用信号生成回路を備えるものである。
【００４４】
本発明中、第２の発明は、第１の発明において、前記出力バッファ遅延変動検出用信号生成回路は、前記接地端子電圧と前記出力端子電圧との電圧差を検出する第１の差動アンプと、前記出力端子電圧と前記電源端子電圧との電圧差を検出する第２の差動アンプと、前記基準電圧と前記出力端子電圧との電圧差を検出する第３の差動アンプとを備えるものである。
【００４５】
本発明中、第３の発明は、第２の発明において、前記第１の差動アンプ、前記第２の差動アンプおよび前記第３の差動アンプの接地端子は、前記出力バッファの接地端子と分離されているものである。
【００４６】
本発明中、第４の発明は、第２の発明又は第３の発明の半導体集積回路装置における前記複数のＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出する出力バッファ遅延変動検出方法であって、前記出力バッファの入力信号に対して、前記第１の差動アンプの出力信号が任意の基準電位になる時点と、前記第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程と、前記出力バッファの入力信号に対して、前記第２の差動アンプの出力信号が任意の基準電位になる時点と、前記第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程とを含むものである。
【発明の効果】
【００４７】
本発明中、第１の発明によれば、出力バッファ遅延変動検出用信号生成回路で、複数のＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出するための出力バッファ遅延変動検出用信号を生成することができる。したがって、Ｉ／Ｏバッファの実際の配置場所および実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を容易に検出することができ、オーバーマージンな設計を回避することができる。
【００４８】
本発明中、第２の発明は、第１の差動アンプの出力信号、第２の差動アンプの出力信号および第３の差動アンプの出力信号を出力バッファ遅延変動検出用信号として得るとするものである。
【００４９】
ここで、出力バッファの入力信号に対して、第１の差動アンプの出力信号が任意の基準電位になる時点と、第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出することにより、出力バッファの遅延が電圧変動のない理想電源下での遅延よりも大きくなる方向の出力バッファの遅延変動“ΔDelay”を検出することができる。
【００５０】
また、出力バッファの入力信号に対して、第２の差動アンプの出力信号が任意の基準電位になる時点と、第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出することにより、出力バッファの遅延が電圧変動のない理想電源下での遅延よりも小さくなる方向の遅延変動“−ΔDelay”を検出することができる。
【００５１】
本発明中、第３の発明によれば、第１の差動アンプ、第２の差動アンプおよび第３の差動アンプの接地端子は、出力バッファの接地端子と分離されているので、出力バッファ遅延変動検出信号として、波形の良好な出力バッファ遅延変動検出用信号を得ることができる。
【００５２】
本発明中、第４の発明によれば、出力バッファの入力信号に対して、第１の差動アンプの出力信号が任意の基準電位になる時点と、第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程により、出力バッファの遅延が電圧変動のない理想電源下での遅延よりも大きくなる方向の出力バッファの遅延変動“ΔDelay”を検出することができる。
【００５３】
また、出力バッファの入力信号に対して、第２の差動アンプの出力信号が任意の基準電位になる時点と、第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程により、出力バッファの遅延が電圧変動のない理想電源下での遅延よりも小さくなる方向の遅延変動“−ΔDelay”を検出することができる。
【００５４】
したがって、Ｉ／Ｏバッファの実際の配置場所および実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を容易に検出することができ、オーバーマージンな設計を回避することができる。
【発明を実施するための最良の形態】
【００５５】
以下、図１〜図６を参照して、本発明の半導体集積回路装置の一実施形態について、本発明の出力バッファ遅延変動検出方法の一実施形態を含めて説明する。
【００５６】
図１は本発明の半導体集積回路装置の一実施形態の一部分の概略的レイアウト図である。図１中、１０１は外部電源電圧ＶＤＥ（たとえば、３.５Ｖ）が印加されるＶＤＥ電源パッド、１０２は外部接地電圧ＶＳＳが印加されるＶＳＳ電源パッド、１０３〜１０７は信号パッド、１０８は電圧値をＶＤＥ／２とする外部基準電圧ＶＲＥＦが印加されるＶＲＥＦ電源パッド、１０９は後述する出力バッファ遅延変動検出用信号生成回路を構成する差動アンプ専用の外部接地電圧ＶＳＳが印加される差動アンプ専用ＶＳＳ電源パッドである。
【００５７】
１１０はＶＤＥ電源セルであり、ＶＤＥ電源パッド１０１に接続されている。１１１はＶＳＳ電源セルであり、ＶＳＳ電源パッド１０２に接続されている。１１２〜１１６は同一構成のＩ／Ｏバッファセルであり、１１７〜１２１は同一構成のＩ／Ｏバッファ、１２２〜１２６は同一構成の出力バッファ遅延変動検出用信号生成回路、１２７はＶＲＥＦ電源セルであり、ＶＲＥＦ電源パッド１０８に接続されている。１２８は差動アンプ専用ＶＳＳ電源セルであり、差動アンプ専用ＶＳＳ電源パッド１０９に接続されている。
【００５８】
１２９はＩ／Ｏバッファ１１７〜１２１の内部の出力バッファのハイボルテージトランジスタ（高電圧トランジスタ）回路部に外部電源電圧ＶＤＥを供給するＶＤＥ電源線、１３０はＩ／Ｏバッファ１１７〜１２１の内部の出力バッファのハイボルテージトランジスタ回路部に外部接地電圧ＶＳＳを供給するＶＳＳ電源線である。
【００５９】
１３１はＩ／Ｏバッファ１１７〜１２１の内部の出力バッファのロウボルテージトランジスタ（低電圧トランジスタ）回路部および入力バッファに外部電源電圧ＶＤＥよりも低電圧の電源電圧ＶＤＤを供給するＶＤＤ電源線、１３２はＩ／Ｏバッファ１１７〜１２１の内部の出力バッファのロウボルテージトランジスタ回路部および入力バッファに接地電圧ＶＳＳを供給するＶＳＳ電源線である。
【００６０】
１３３は出力バッファ遅延変動検出用信号生成回路１２２〜１２６に外部基準電圧ＶＲＥＦを供給するためのＶＲＥＦ電源線であり、ＶＲＥＦ電源パッド１０８に接続されている。１３４は出力バッファ遅延変動検出用信号生成回路１２２の内部の差動アンプに差動アンプ専用の接地電圧ＶＳＳを供給するための差動アンプ専用ＶＳＳ電源線であり、差動アンプ専用ＶＳＳ電源パッド１０９に接続されている。
【００６１】
本例では、出力バッファ遅延変動検出用信号生成回路１２２〜１２６をＩ／Ｏバッファセル１１２〜１１６内に配置しており、既存のレイアウトフローに影響を与えないようにしている。また、隣接して配置されたＶＤＥ電源セルおよびＶＳＳ電源セルからなるＶＤＥ／ＶＳＳ電源セル部間に配置された複数個のＩ／ＯバッファのグループをＳＳＯグループと呼ぶことは前述したが、本例では、更に、ＳＳＯグループをスイッチングタイミングが等しい機能ごとに細分化し、ＶＤＥ電源セル、ＶＳＳ電源セル、ＶＲＥＦ電源セルおよび差動アンプ専用ＶＳＳ電源セルを配置する単位としてのＳＳＯ単位を形成している。
【００６２】
ＳＳＯ単位に属するＩ／Ｏバッファは２〜４個が望ましいが、信号パッドネックになる可能性を避けるために、ＳＳＯノイズが問題にならないような低速のインタフェースにおいては、ＳＳＯ単位に属するＩ／Ｏバッファを４〜８個あるいは８〜１６個と大きくして設計する。いずれにせよ、ＳＳＯ単位ごとに、ＶＤＥ電源セル、ＶＳＳ電源セル、ＶＲＥＦ電源セルおよび差動アンプ専用ＶＳＳ電源セルを配置する。本例では、Ｉ／Ｏバッファ１１７〜１２１でＳＳＯ単位を形成している。
【００６３】
図２は信号パッド１０３およびＩ／Ｏバッファセル１１２の部分の概略的レイアウト図であり、Ｉ／Ｏバッファセル１１３〜１１６も同様に構成されている。図２中、１３５はＩ／Ｏバッファ１１７内の出力バッファに与える入力信号ＩＮ用の入力端子である。
【００６４】
１３６は出力バッファ遅延変動検出用信号生成回路１２２が出力する出力バッファ遅延変動検出用信号ＳＡＭＰ１用の出力端子、１３７は出力バッファ遅延変動検出用信号生成回路１２２が出力する出力バッファ遅延変動検出用信号ＳＡＭＰ２用の出力端子、１３８は出力バッファ遅延変動検出用信号生成回路１２２が出力する出力バッファ遅延変動検出用信号ＳＡＭＰ３用の出力端子である。
【００６５】
１３９はＶＤＥ電源線１２９を構成するＶＤＥ電源端子であり、Ｉ／Ｏバッファ１１７内の出力バッファのハイボルテージトランジスタ回路部のＶＤＥ電源端子に接続されている。１４０はＶＳＳ電源線１３０を構成するＶＳＳ電源端子であり、Ｉ／Ｏバッファ１１７内の出力バッファのハイボルテージトランジスタ回路部のＶＳＳ電源端子に接続されている。
【００６６】
１４１はＶＤＤ電源線１３１を構成するＶＤＤ電源端子であり、Ｉ／Ｏバッファ１１７内の出力バッファのロウボルテージトランジスタ回路部および入力バッファのＶＤＤ電源端子に接続されている。１４２はＶＳＳ電源線１３２を構成するＶＳＳ電源端子であり、Ｉ／Ｏバッファ１１７内の出力バッファのロウボルテージトランジスタ回路部および入力バッファのＶＳＳ電源端子に接続されている。１４３は入出力端子であり、出力バッファの出力端子及び入力バッファの入力端子に接続されている。
【００６７】
出力バッファ遅延変動検出用信号生成回路１２２は、Ｉ／Ｏバッファ１１７を含むＳＳＯグループのＩ／Ｏバッファの同時スイッチングによるＩ／Ｏバッファ１１７の遅延を解析するために使用する３個の出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を生成するものである。
【００６８】
出力バッファ遅延変動検出用信号生成回路１２２において、１４４はＩ／Ｏバッファ１１７のＶＤＥ電源端子１３９の電圧を入力するための入力端子であり、Ｉ／Ｏバッファ１１７のＶＤＥ電源端子１３９に接続されている。１４５はＩ／Ｏバッファ１１７のＶＳＳ電源端子１４０の電圧を入力するための入力端子であり、Ｉ／Ｏバッファ１１７のＶＳＳ電源端子１４０に接続されている。
【００６９】
１４６はＩ／Ｏバッファ１１７の入出力端子１４３の電圧を入力するための入力端子であり、Ｉ／Ｏバッファ１１７の入出力端子１４３に接続されている。１４７は外部基準電圧ＶＲＥＦを入力するためのＶＲＥＦ電源端子であり、ＶＲＥＦ電源線１３３に接続されている。１４８は差動アンプ専用ＶＳＳ電源線１３４を構成する差動アンプ専用ＶＳＳ電源端子である。
【００７０】
図３はＩ／Ｏバッファセル１１２の一部分を示す回路図であり、Ｉ／Ｏバッファセル１１３〜１１６も同様に構成されている。図３中、１５１はＩ／Ｏバッファ１１７を構成する出力バッファであり、Ｉ／Ｏバッファ１１７を構成する入力バッファは、図示を省略している。１５２〜１５４は出力バッファ遅延変動検出用信号生成回路１２２を構成する差動アンプである。
【００７１】
差動アンプ１５２は、Ｉ／Ｏバッファ１１７のＶＤＥ電源端子１３９の電圧変動およびＶＳＳ電源端子１４０の電圧変動を受けている入出力端子１４３の電圧からＶＳＳ電源端子１４０の電圧変動分をキャンセルし、ＶＤＥ電源端子１３９の電圧変動が乗った状態での出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ１として検出するものである。
【００７２】
この差動アンプ１５２は、その電源端子ＶＤをＩ／Ｏバッファ１１７のＶＤＥ電源端子電圧入力用の入力端子１４４に接続し、その接地端子ＶＳを差動アンプ専用ＶＳＳ電源端子１４８に接続し、その非反転入力端子ＩＮ１をＩ／Ｏバッファ１１７のＶＳＳ電源端子電圧入力用の入力端子１４５に接続し、その反転入力端子ＩＮ２をＩ／Ｏバッファ１１７の入出力端子電圧入力用の入力端子１４６に接続し、その出力端子ＯＵＴを出力バッファ遅延変動検出用信号ＳＡＭＰ１用の出力端子１３６に接続している。
【００７３】
差動アンプ１５３は、Ｉ／Ｏバッファ１１７のＶＤＥ電源端子１３９の電圧変動およびＶＳＳ電源端子１４０の電圧変動を受けている入出力端子１４３の電圧からＶＤＥ電源端子１３９の電圧変動分をキャンセルし、ＶＳＳ電源端子１４０の電圧変動が乗った状態での出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ２として検出するものである。
【００７４】
この差動アンプ１５３は、その電源端子ＶＤをＩ／Ｏバッファ１１７のＶＤＥ電源端子電圧入力用の入力端子１４４に接続し、その接地端子ＶＳを差動アンプ専用ＶＳＳ電源端子１４８に接続し、その非反転入力端子ＩＮ１をＩ／Ｏバッファ１１７の入出力端子電圧入力用の入力端子１４６に接続し、その反転入力端子ＩＮ２をＩ／Ｏバッファ１１７のＶＤＥ電源端子電圧入力用の入力端子１４４に接続し、その出力端子ＯＵＴを出力バッファ遅延変動検出用信号ＳＡＭＰ２用の出力端子１３７に接続している。
【００７５】
差動アンプ１５４は、Ｉ／Ｏバッファ１１７のＶＤＥ電源端子１３９の電圧変動およびＶＳＳ電源端子１４０の電圧変動の影響を受けていない状態での出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ３として検出するものである。
【００７６】
この差動アンプ１５４は、その電源端子ＶＤをＩ／Ｏバッファ１１７のＶＤＥ電源端子電圧入力用の入力端子１４４に接続し、その接地端子ＶＳを差動アンプ専用ＶＳＳ電源端子１４８に接続し、その非反転入力端子ＩＮ１をＶＲＥＦ電源入力端子１４７に接続し、その反転入力端子ＩＮ２をＩ／Ｏバッファ１１７の入出力端子電圧入力用の入力端子１４６に接続している。
【００７７】
なお、差動アンプ１５２〜１５４の電源端子ＶＤをＩ／Ｏバッファ１１７のＶＤＥ電源端子１３９に接続しても問題はないが、差動アンプ１５２〜１５４の接地端子ＶＳをＩ／Ｏバッファ１１７のＶＳＳ電源端子１４０に接続してしまうと、良好な電圧波形の出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を得ることができない場合がある。
【００７８】
そこで、本例では、差動アンプ専用ＶＳＳ電源パッド１０９と、差動アンプ専用ＶＳＳ電源線１３４を設け、差動アンプ１５２〜１５４の接地端子ＶＳを差動アンプ専用ＶＳＳ電源線１３４に接続し、差動アンプ１５２〜１５４がＳＳＯノイズの影響を受けないようにしている。また、差動アンプ１５４の非反転入力端子ＩＮ１に与える基準電圧ＶＲＥＦもＳＳＯノイズの影響を受けないように、ＶＲＥＦ電源パッド１０８と、ＶＲＥＦ電源線１３３を設け、外部基準電圧ＶＲＥＦを差動アンプ１５４の非反転入力端子ＩＮ１に与えるようにしている。
【００７９】
図４は差動アンプ１５２の回路図であり、差動アンプ１５３、１５４も同様に構成されている。図４中、１６１は差動増幅部、１６２は差動増幅部１６１に流れる電流を設定する電流設定部である。差動増幅部１６１において、１６３、１６４は駆動素子であるＮＭＯＳトランジスタ、１６５、１６６は負荷素子であるＰＭＯＳトランジスタ、１６７は定電流源を構成するＮＭＯＳトランジスタである。
【００８０】
ＰＭＯＳトランジスタ１６５は、ソースを電源端子ＶＤに接続し、ゲートをドレインに接続し、ドレインをＮＭＯＳトランジスタ１６３のドレインに接続している。ＰＭＯＳトランジスタ１６６は、ソースを電源端子ＶＤに接続し、ゲートをＰＭＯＳトランジスタ１６５のゲートに接続し、ドレインを出力端子１３６およびＮＭＯＳトランジスタ１６４のドレインに接続している。
【００８１】
ＮＭＯＳトランジスタ１６３は、ゲートを非反転入力端子ＩＮ１に接続し、ソースをＮＭＯＳトランジスタ１６７のドレインに接続している。ＮＭＯＳトランジスタ１６４は、ゲートを反転入力端子ＩＮ２に接続し、ドレインをＮＭＯＳトランジスタ１６７のドレインに接続している。ＮＭＯＳトランジスタ１６７は、ソースを接地端子ＶＳに接続している。
【００８２】
電流設定部１６２において、１６８はＰＭＯＳトランジスタ、１６９はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ１６８は、ゲートをソースに接続し、ソースを電源端子ＶＤに接続し、ドレインをＮＭＯＳトランジスタ１６９のドレインに接続している。ＮＭＯＳトランジスタ１６９は、ゲートをソースに接続し、ソースを接地端子ＶＳに接続している。そして、ＰＭＯＳトランジスタ１６８のドレインとＮＭＯＳトランジスタ１６９のドレインとの接続点をＮＭＯＳトランジスタ１６７のゲートに接続している。
【００８３】
電流設定部１６２は、ＰＭＯＳトランジスタ１６８のオフ抵抗とＮＭＯＳトランジスタ１６９のオフ抵抗とで構成される分圧回路を利用し、差動増幅部１６１の定電流源をなすＮＭＯＳトランジスタ１６７のゲートバイアス電圧を生成している。なお、差動アンプ１５２〜１５４を構成するＭＯＳトランジスタは、出力バッファのハイボルテージトランジスタ回路部のハイボルテージトランジスタと同様にハイボルテージトランジスタで構成する。
【００８４】
図５は出力バッファ遅延変動検出用信号生成回路１２２の動作を示す電圧波形図であり、Ｉ／Ｏバッファ１１７を含むＳＳＯグループの出力バッファに入力信号ＩＮを与えてＩ／Ｏバッファ１１７を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合の入力信号ＩＮと、Ｉ／Ｏバッファ１１７のＶＤＥ電源端子１３９の電圧波形１７１と、Ｉ／Ｏバッファ１１７のＶＳＳ電源端子１４０の電圧波形１７２と、Ｉ／Ｏバッファ１１７の入出力端子１４３（出力バッファ１５１の出力端子）の電圧波形１７３と、出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を示している。
【００８５】
ここで、Ｉ／Ｏバッファ１１７を含むＳＳＯグループの出力バッファに入力信号ＩＮを与えてＩ／Ｏバッファ１１７を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合の入力信号ＩＮに対して、出力バッファ遅延変動検出用信号ＳＡＭＰ１が任意の基準電位をクロスしてから、出力バッファ遅延変動検出用信号ＳＡＭＰ３が任意の基準電位をクロスするまでの時間を測定することにより、出力バッファ１５１の遅延が電圧変動のない理想電源下での遅延よりも大きくなる方向の出力バッファ１５１の遅延変動“ΔDelay”を検出することができる。
【００８６】
また、Ｉ／Ｏバッファ１１７を含むＳＳＯグループの出力バッファに入力信号ＩＮを与えてＩ／Ｏバッファ１１７を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合の入力信号ＩＮに対して、出力バッファ遅延変動検出用信号ＳＡＭＰ２が任意の基準電位をクロスしてから、出力バッファ遅延変動検出用信号ＳＡＭＰ３が任意の基準電位をクロスするまでの時間を測定することにより、出力バッファ１５１の遅延が電圧変動のない理想電源下での遅延よりも小さくなる方向の出力バッファ１５１の遅延変動“−ΔDelay”を検出することができる。
【００８７】
本例では、出力バッファ１５１の遅延変動“ΔDelay”を検出する場合の出力バッファ遅延変動検出用信号ＳＡＭＰ１の任意の基準電位をＨレベル／Ｌレベル判定基準電位とし、このＨレベル／Ｌレベル判定基準電位を差動アンプ１５２の出力レベルの概ね半分の電位（０.５Ｖ付近）としている。
【００８８】
また、出力バッファ１５１の遅延変動“−ΔDelay”を検出する場合の出力バッファ遅延変動検出用信号ＳＡＭＰ２の任意の基準電位を出力バッファ遅延変動検出用信号ＳＡＭＰ２のＨレベル／Ｌレベル判定基準電位とし、このＨレベル／Ｌレベル判定基準電位を差動アンプ１５３の出力レベルの概ね半分の電位（１.２５Ｖ付近）としている。
【００８９】
また、出力バッファ１５１の遅延変動“ΔDelay”、“−ΔDelay”を検出する場合の出力バッファ遅延変動検出用信号ＳＡＭＰ３の任意の基準電位を出力バッファ遅延変動検出用信号ＳＡＭＰ２のＨレベル／Ｌベル判定基準電位とし、このＨレベル／Ｌレベル判定基準電位を概ね差動アンプ１５４の出力レベルの概ね半分の電位（１.７５Ｖ付近）としている。
【００９０】
即ち、本例では、差動アンプ１５２〜１５４の入力レベル差（非反転端子ＩＮ１・反転端子ＩＮ２間のレベル差）がまちまちとなるため、出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３のＨレベルがまちまちとなる。そこで、出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３のそれぞれについてＨレベル／Ｌレベル判定基準電位を決めている。
【００９１】
図６は出力バッファ遅延変動検出用信号生成回路１２２が出力する出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３の他の例を反転信号／ＳＡＭＰ１〜／ＳＡＭＰ３で示す電圧波形図であり、Ｉ／Ｏバッファ１１７と同様のＩ／Ｏバッファについて、外部基準電圧ＶＲＥＦを０Ｖとし、かつ、差動アンプ１５２〜１５４の駆動能力を高くし、出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を電源電圧ＶＤＥと接地電圧ＶＳＳとの間でフルスイングできるようにした場合の反転出力バッファ遅延変動検出用信号／ＳＡＭＰ１〜／ＳＡＭＰ３を数値計算で求めた場合を示している。
【００９２】
この場合には、出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を電源電圧ＶＤＥと接地電圧ＶＳＳとの間でフルスイングできるようにしているので、反転出力バッファ遅延変動検出用信号／ＳＡＭＰ１〜／ＳＡＭＰ３のＨレベル／Ｌレベル判定基準電位を概ねＶＤＥ／２（１.７５Ｖ付近）とし、出力バッファ１５１の遅延変動“ΔDelay、−ΔDelay”を検出するようにする。
【００９３】
以上のように、本発明の半導体集積回路装置の一実施形態によれば、Ｉ／Ｏバッファ１１７〜１２１に対応して出力バッファ遅延変動検出用信号生成回路１２２〜１２６を備えているので、Ｉ／Ｏバッファ１１７〜１２１を含むＳＳＯグループのＩ／Ｏバッファの同時スイッチングによるＩ／Ｏバッファ１１７〜１２１内の出力バッファの遅延変動を解析するために必要な出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を得ることができる。
【００９４】
したがって、Ｉ／Ｏバッファ１１７〜１２１の実際の配置場所および実際の動作タイミングにおけるＩ／Ｏバッファ１１７〜１２１を含むＳＳＯグループのＩ／Ｏバッファの同時スイッチングによるＩ／Ｏバッファ１１７〜１２１内の出力バッファの遅延変動を容易に検出することができ、オーバーマージンな設計を回避することができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の半導体集積回路装置の一実施形態の一部分の概略的レイアウト図である。
【図２】図１の一部分（１組の信号パッドおよびＩ／Ｏバッファセル）の部分の概略的レイアウト図である。
【図３】本発明の半導体集積回路装置の一実施形態が備えるＩ／Ｏバッファセルの一部分を示す回路図である。
【図４】本発明の半導体集積回路装置の一実施形態が備える出力バッファ遅延変動検出用信号生成回路を構成する差動アンプの回路図である。
【図５】本発明の半導体集積回路装置の一実施形態が備える出力バッファ遅延変動検出用信号生成回路の動作を示す電圧波形図である。
【図６】本発明の半導体集積回路装置の一実施形態が備える出力バッファ遅延変動検出用信号生成回路が出力する出力バッファ遅延変動検出用信号の他の例を反転信号で示す電圧波形図である。
【図７】従来の半導体集積回路装置の一例の一部分の概略的レイアウト図である。
【図８】図７に示す従来の半導体集積回路装置において、Ｉ／Ｏバッファ内の出力バッファに同時に入力信号を与えてＩ／Ｏバッファを同時スイッチングさせた場合の電圧波形図である。
【図９】図７に示す従来の半導体集積回路装置において、Ｉ／Ｏバッファ内の出力バッファに同時に入力信号を与えてＩ／Ｏバッファを同時スイッチングさせた場合の電圧波形図である。
【図１０】Ｉ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出するための回路モデルを示す図である。
【図１１】図１０に示す回路モデルのシミュレーション結果を示す電圧波形図である。
【図１２】図１１に示すシミュレーション結果を別の視点から示す図である。
【図１３】図１１に示すシミュレーション結果を更に別の視点から示す図である。
【符号の説明】
【００９６】
（図７）
１、２…ＶＤＥ電源パッド、３、４…ＶＳＳ電源パッド、５〜１４…信号パッド、１５、１６…ＶＤＥ電源セル、１７、１８…ＶＳＳ電源セル、１９〜２８…Ｉ／Ｏバッファ、１９Ａ〜２８Ａ…出力バッファ、２９…ＶＤＤ電源線、３０…ＶＳＳ電源線
（図８）
４１…出力バッファの入力端子電圧波形、４２…出力バッファのＶＤＥ電源端子電圧波形、４３…出力バッファのＶＳＳ電源端子電圧波形、４４…出力バッファの出力端子電圧波形
（図９）
４５…出力バッファの入力端子電圧波形、４６〜４９…出力バッファのＶＤＥ電源端子電圧波形、５０〜５３…出力バッファのＶＳＳ電源端子電圧波形、５４〜５７…出力バッファの出力端子電圧波形
（図１０）
６１…Ｉ／Ｏバッファ、６２…出力バッファ、６３…Ｉ／Ｏバッファの入力端子、６４…Ｉ／ＯバッファのＶＤＥ電源端子、６５…Ｉ／ＯバッファのＶＳＳ電源端子、６６…Ｉ／Ｏバッファの入出力端子、６７…ＶＤＥ変動波形出力手段、６８…ＶＳＳ変動波形出力手段
（図１１）
７０…入力信号ＩＮの電圧波形、７１…ＶＤＥ電源端子の電圧波形、７２…ＶＳＳ電源端子の電圧波形、７３…出力信号の電圧波形（入出力端子の電圧波形）、７０Ａ１〜７０Ｅ１…入力信号の立ち下がりエッジ、７０Ａ２〜７０Ｅ２…入力信号の立ち上がりエッジ、７３Ａ１〜７３Ｅ１…出力信号の立ち下がりエッジ、７３Ａ２〜７３Ｅ２…出力信号の立ち上がりエッジ
（図１２）
７５…ＶＤＥ電源端子電圧、７６…ＶＳＳ電源端子電圧、７７…出力バッファの出力信号の立ち上がり遅延、７８…出力バッファの出力信号の立ち下がり遅延
（図１３）
８０…ＶＤＥ−ＶＳＳ、８１…出力バッファの出力信号の立ち上がり遅延変動、８２…出力バッファの出力信号の立ち下がり遅延変動
（図１〜図３）
１０１…ＶＤＥ電源パッド、１０２…ＶＳＳ電源パッド、１０３〜１０７…信号パッド、１０８…ＶＲＥＦ電源パッド、１０９…差動アンプ専用ＶＳＳ電源パッド、１１０…ＶＤＥ電源セル、１１１…ＶＳＳ電源セル、１１２〜１１６…Ｉ／Ｏバッファセル、１１７〜１２１…Ｉ／Ｏバッファ、１２２〜１２６…出力バッファ遅延変動検出用信号生成回路、１２７…ＶＲＥＦ電源セル、１２８…差動アンプ専用ＶＳＳセル、１２９…ＶＤＥ電源線、１３０…ＶＳＳ電源線、１３１…ＶＤＤ電源線、１３２…ＶＳＳ電源線、１３３…ＶＲＥＦ電源線、１３４…差動アンプ専用ＶＳＳ電源線、１３５…Ｉ／Ｏバッファセルの入力端子、１３６〜１３８…出力バッファ遅延変動検出用信号用の出力端子、１３９…Ｉ／ＯバッファのＶＤＥ電源端子、１４０…Ｉ／ＯバッファのＶＳＳ電源端子、１４１…Ｉ／ＯバッファのＶＤＤ電源端子、１４２…Ｉ／ＯバッファのＶＳＳ電源端子、１４３…Ｉ／Ｏバッファの入出力端子、１４４〜１４６…入力端子、１４７…ＶＲＥＦ電源端子、１４８…差動アンプ専用ＶＳＳ電源端子、１５１…出力バッファ、１５２〜１５４…差動アンプ
（図４）
１６１…差動増幅部、１６２…電流設定部、１６３、１６４…ＮＭＯＳトランジスタ、１６５、１６６…ＰＭＯＳトランジスタ、１６７…ＮＭＯＳトランジスタ、１６８…ＰＭＯＳトランジスタ、１６９…ＮＭＯＳトランジスタ
（図５）
１７１…Ｉ／ＯバッファのＶＤＥ電源端子の電圧波形、１７２…Ｉ／ＯバッファのＶＳＳ電源端子の電圧波形、１７３…Ｉ／Ｏバッファの入出力端子の電圧波形
【技術分野】
【０００１】
本発明は、外部装置とのインタフェースをなす入出力バッファ（以下、Ｉ／Ｏバッファという）を備える半導体集積回路装置、および、このような半導体集積回路装置におけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出するための出力バッファ遅延変動検出方法に関する。
【背景技術】
【０００２】
半導体集積回路装置においては、Ｉ／Ｏバッファが同時にスイッチングすると、Ｉ／Ｏバッファの電源電圧および接地電圧に急激な変動が発生する。これらＩ／Ｏバッファの電源電圧および接地電圧の急激な変動の大きさは、同時にスイッチングするＩ／Ｏバッファの個数や外部負荷条件などに依拠する。なお、Ｉ／Ｏバッファにおいては、出力バッファがスイッチングすると、入力バッファもまた出力バッファの出力信号によりスイッチングする。
【０００３】
半導体集積回路装置におけるＩ／Ｏバッファの同時スイッチングによる電源電圧変動および接地電圧変動は、半導体集積回路装置の安定動作を阻害するものであり、一般に、同時スイッチングノイズ（ＳＳＮ［Simultaneous Switching Noise］）と呼ばれている。類義語として、ＳＳＯノイズ（Simultaneous Switching Output Noise）や、ＳＳＩノイズ（Simultaneous Switching Input Noise）がある。
【０００４】
半導体集積回路装置の設計においては、ＳＳＯノイズ検証が非常に面倒な作業となる。Ｉ／Ｏバッファの同時スイッチングによるＩ／Ｏバッファの電源電圧変動および接地電圧変動は、半導体集積回路装置の内部の電源線網および接地線網を伝わって伝搬する。これは、空間的な広がりとして、隣接するＩ／Ｏバッファの電源電圧および接地電圧を揺らすことになる。
【０００５】
ＳＳＯノイズを時間軸方向で捉えると、或るＩ／Ｏバッファがスイッチングして電源電圧変動および接地電圧変動を引き起こし、これらが時間的に収まらないうちに、隣接するＩ／Ｏバッファがスイッチングして電源電圧変動および接地電圧変動を引き起こした場合、これら２個のＩ／Ｏバッファのスイッチングによる電源電圧変動および接地電圧変動が助長する方向で重なれば、電源電圧変動および接地電圧変動は大きく成長し、抑制する方向で重なれば、電源電圧変動および接地電圧変動は減衰することになる。
【０００６】
したがって、電源線網および接地線網を空間的に忠実にモデリングすることができたとしても、問題になるのが、時間軸方向のスイッチングステミラスの定義方法となる。ここで、Ｉ／Ｏバッファを構成する出力バッファの出力端子電圧を半導体集積回路装置が動作する製品寿命の生涯に渡って超高速に過渡解析することができるのであれば、Ｉ／Ｏバッファがスイッチングする瞬間瞬間の電源電圧変動および接地電圧変動を高精度に解析することができる。
【０００７】
しかしながら、半導体集積回路装置の実際の設計においては、半導体集積回路装置に搭載されているインタフェースごとに、たとえば、ＳＤＲＡＭインタフェースやＰＣＩインタフェースごとにＩ／Ｏバッファのスイッチング確率を求め、同時にスイッチングする可能性があるＩ／Ｏバッファは、同時にスイッチングするとみなすことになる。更に、インタフェース信号のプロトコルが不確かな信号の場合には、同時にスイッチングするという仮定を用いることになり、電源電圧変動および接地電圧変動は、ワースト目に解析することになる。
【０００８】
たとえば、特許文献１〜３には、出力バッファの同時スイッチングによる電源電圧変動および接地電圧変動を抑制する技術が開示されている。特許文献１には、出力バッファに接続した逆相電圧生成回路で、出力バッファの電源電圧および接地電圧を検出し、電源電圧および接地電圧を安定化させる方向に電流を流し込む技術が開示されている。
【０００９】
特許文献２には、出力バッファの電源電圧変動および接地電圧変動を検出する回路と、他の出力バッファの同時スイッチングを制御する回路を備える構成が開示されている。特許文献３には、ＳＳＯノイズを検出し、ＳＳＯノイズを抑制するように、出力バッファを駆動するフリップフロップへのクロック供給を調整する技術が開示されている。
【００１０】
半導体集積回路装置の設計においては、ＳＳＯノイズ検証モデルを用いて過渡解析された電源電圧変動および接地電圧変動は、そのままでは、使いものにならない。電源電圧変動および接地電圧変動を、時間軸方向の変動、即ち、ＳＳＯノイズによる出力バッファの遅延変動に焼きなおす必要がある。
【００１１】
図７は従来の半導体集積回路装置の一例の一部分の概略的レイアウト図である。図１中、１、２は外部電源電圧ＶＤＥ（たとえば、３.５Ｖ）が印加されるＶＤＥ電源パッド、３、４は外部接地電圧ＶＳＳが印加されるＶＳＳ電源パッド、５〜１４は信号パッドである。
【００１２】
１５、１６はＶＤＥ電源セルであり、ＶＤＥ電源セル１５はＶＤＥ電源パッド１に接続され、ＶＤＥ電源セル１６はＶＤＥ電源パッド２に接続されている。１７、１８はＶＳＳ電源セルであり、電源セル１７はＶＳＳ電源パッド３に接続され、ＶＳＳ電源セル１８はＶＳＳ電源パッド４に接続されている。
【００１３】
１９〜２８は同一構成のＩ／Ｏバッファ、１９Ａ〜２８ＡはＩ／Ｏバッファ１９〜２８を構成する出力バッファであり、Ｉ／Ｏバッファ１９〜２８を構成している入力バッファは図示を省略している。２９はＶＤＥ電源線、３０はＶＳＳ電源線である。
【００１４】
出力バッファ１９Ａ〜２８ＡのＶＤＥ電源端子はＶＤＥ電源線２９に接続され、ＶＤＥ電源線２９はＶＤＥ電源セル１５、１６に接続されている。また、出力バッファ１９Ａ〜２８ＡのＶＳＳ電源端子はＶＳＳ電源線３０に接続され、ＶＳＳ電源線３０はＶＳＳ電源セル１７、１８に接続されている。
【００１５】
図７に示す従来の半導体集積回路装置においては、ＶＤＥ電源セル１５とＶＳＳ電源セル１７は隣接して配置され、ＶＤＥ電源セル１６とＶＳＳ電源セル１８は隣接して配置されている。そして、Ｉ／Ｏバッファ２０〜２７は、ＶＤＥ電源セル１５とＶＳＳ電源セル１７からなるＶＤＥ／ＶＳＳ電源セル部と、ＶＤＥ電源セル１６とＶＳＳ電源セル１８からなるＶＤＥ／ＶＳＳ電源セル部との間に配置されている。これらＩ／Ｏバッファ２０〜２７はＳＳＯグループとされ、ＳＳＯノイズ解析を行う場合の単位とされる。
【００１６】
図８は出力バッファ２０Ａ〜２７Ａに同時に入力信号を与えてＩ／Ｏバッファ２０〜２７を同時スイッチングさせた場合の電圧波形図であり、出力バッファ２０Ａにおける入力端子電圧波形４１と、ＶＤＥ電源端子電圧波形４２と、ＶＳＳ電源端子電圧波形４３と、出力端子電圧波形４４を示している。
【００１７】
チップの面積が許すのであれば、Ｉ／Ｏバッファ１つに１個のＶＤＥ／ＶＳＳ電源セル部を配置し、電源電圧変動および接地電圧変動に強い半導体集積回路装置を形成することが可能であるが、現実的には、４〜８個のＩ／Ｏバッファに1組のＶＤＥ／ＶＳＳ電源セル部を配置するに留まっている。
【００１８】
ここで、ＶＤＥ電源セルおよびＶＳＳ電源セルに流れる電流は、ＶＤＥ／ＶＳＳ電源セル部間に配置されたＳＳＯグループのＩ／Ｏバッファ数に比例するが、電源電圧変動および接地電圧変動は、ＶＤＥ電源セルおよびＶＳＳ電源セル、ＶＤＥ電源セルおよびＶＳＳ電源セルに繋がるＩ／Ｏバッファ、ＶＤＥ電源パッドおよびＶＳＳ電源パッド、ボンディングワイヤ、リードフレームおよび半田ボールを経由してプリント基板に至る電源経路および接地経路のネットワークの全体で決まることになる。
【００１９】
そこで、ＳＳＯノイズ低減方法として、ＳＳＯグループ単位で、（１）Ｉ／Ｏバッファ数の削減、（２）ＶＤＥ電源セル、ＶＳＳ電源セルおよび半田ボールの増設、（３）ＶＤＥ電源線およびＶＳＳ電源線のインダクタンスの削減、（４）外部負荷条件の見直しによる外部負荷容量の低減（たとえば、プリント基板上の配線分岐枝の見直しや、外部デバイスの接続個数の削減）、（５）出力バッファの駆動能力の低下などの措置が採られることになる。
【００２０】
図９は図７に示す出力バッファ２０Ａ〜２７Ａに同時に入力信号を与えてＩ／Ｏバッファ２０〜２７を同時スイッチングさせた場合の電圧波形図であり、図９中、４５は出力バッファ２０Ａ〜２７Ａの入力端子電圧波形、４６は出力バッファ２０ＡのＶＤＥ電源端子電圧波形、４７は出力バッファ２１ＡのＶＤＥ電源端子電圧波形、４８は出力バッファ２２ＡのＶＤＥ電源端子電圧波形、４９は出力バッファ２３ＡのＶＤＥ電源端子電圧波形である。
【００２１】
また、５０は出力バッファ２０ＡのＶＳＳ電源端子電圧波形、５１は出力バッファ２１ＡのＶＳＳ電源端子電圧波形、５２は出力バッファ２２ＡのＶＳＳ電源端子電圧波形、５３は出力バッファ２３ＡのＶＳＳ電源端子電圧波形、５４は出力バッファ２０Ａの出力端子電圧波形、５５は出力バッファ２１Ａの出力端子電圧波形、５６は出力バッファ２２Ａの出力端子電圧波形、５７は出力バッファ２３Ａの出力端子電圧波形を示している。
【００２２】
図９から分るように、出力バッファ２０Ａ〜２３Ａにおいては、ＶＤＥ電源セル１５およびＶＳＳ電源セル１６から遠くなるほど、ＶＤＥ変動およびＶＳＳ変動が大きくなっている。その結果、出力バッファ２０Ａ〜２３Ａの遅延変動は、ＶＤＥ電源セル１５およびＶＳＳ電源セル１６から遠くなる方が大きくなる。
【００２３】
図１０はＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出するための回路モデルを示す図である。図１０中、６１はＩ／Ｏバッファ、６２は出力バッファであり、入力バッファは図示を省略している。
【００２４】
６３はＩ／Ｏバッファ６１の入力端子（出力バッファ６２の入力端子）、６４はＩ／Ｏバッファ６１のＶＤＥ電源端子、６５はＩ／Ｏバッファ６１のＶＳＳ電源端子、６６はＩ／Ｏバッファ６１の入出力端子（出力バッファ６２の出力端子）、６７はＩ／Ｏバッファ６１のＶＤＥ電源端子６４に与えるＶＤＥ変動波形を出力するＶＤＥ変動波形出力手段、６８はＩ／Ｏバッファ６１のＶＳＳ電源端子６５に与えるＶＳＳ変動波形を出力するＶＳＳ変動波形出力手段である。
【００２５】
ＶＤＥ変動波形出力手段６７は、Ｉ／Ｏバッファ６１を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合にＶＤＥ電源端子６４に生じるＶＤＥ変動波形を出力するものである。ＶＳＳ変動波形出力手段６８は、Ｉ／Ｏバッファ６１を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合にＶＳＳ電源端子６５に生じるＶＳＳ変動波形を出力するものである。
【００２６】
図１０に示す回路モデルは、Ｉ／Ｏバッファ６１を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合に生じるＩ／Ｏバッファ６１のＶＤＥ電源端子電圧の揺れおよびＶＳＳ電源端子電圧の揺れをそれぞれ折れ線でモデル化したものであり、出力バッファ６２に入力する入力信号ＩＮをスイープすることで、出力バッファ６２の遅延がどのように変化するかを調査する場合に使用される。
【００２７】
即ち、ＳＳＯノイズによるＶＤＥ変動およびＶＳＳ変動が時間とＩ／Ｏバッファの配置位置によって変化することは前述したが、実際の出力バッファの遅延を解析する上では、それぞれのＩ／ＯバッファのＶＤＥ電源端子、ＶＳＳ電源端子の揺れを折れ線でモデル化し、出力バッファに与える入力信号ＩＮをスイープすることにより、出力バッファの遅延がどのように変化するかが調査される。
【００２８】
この場合、入力信号ＩＮをスイープする範囲が問題であり、狭すぎるとＶＤＥ電源端子電圧およびＶＳＳ電源端子電圧の大きな変動を見逃すことになる。反対に広くすると、本来動作しないスイッチングタイミングまで見てしまうことになる。したがって、入力信号ＩＮをスイープする範囲の決め方が、ＳＳＯノイズによる出力バッファの遅延変動の解析における問題となる。
【００２９】
図１１は図１０に示す回路モデルのシミュレーション結果を示す電圧波形図である。図１１中、７０は入力信号ＩＮの電圧波形、７１はＶＤＥ電源端子６４の電圧波形、７２はＶＳＳ電源端子６５の電圧波形、７３は出力信号ＯＵＴの電圧波形（入出力端子６６の電圧波形）である。
【００３０】
７０Ａ１〜７０Ｅ１は入力信号ＩＮの立ち下がりエッジであり、７０Ａ１は入力信号ＩＮの基準点Ｔ０から入力信号ＩＮが最初に遷移するタイミングまでの時間差、いわゆるスキューを１.０nsecとした場合、７０Ｂ１はスキューを１.５nsecとした場合、７０Ｃ１はスキューを２.０nsecとした場合、７０Ｄ１はスキューを２.５nsecとした場合、７０Ｅ１はスキューを３.０nsecとした場合である。
【００３１】
７０Ａ２〜７０Ｅ２は入力信号ＩＮの立ち上がりエッジであり、７０Ａ２はスキューを１.０nsecとした場合、７０Ｂ２はスキューを１.５nsecとした場合、７０Ｃ２はスキューを２.０nsecとした場合、７０Ｄ２はスキューを２.５nsecとした場合、７０Ｅ２はスキューを３.０nsecとした場合である。
【００３２】
７３Ａ１〜７３Ｅ１は出力信号ＯＵＴの立ち下がりエッジであり、７３Ａ１は入力信号ＩＮのスキューが１.０nsecの場合、７３Ｂ１は入力信号ＩＮのスキューが１.５nsecの場合、７３Ｃ１は入力信号ＩＮのスキューが２.０nsecの場合、７３Ｄ１は入力信号ＩＮのスキューが２.５nsecの場合、７３Ｅ１は入力信号ＩＮのスキューが３.０nsecの場合である。
【００３３】
７３Ａ２〜７３Ｅ２は出力信号ＯＵＴの立ち上がりエッジであり、７３Ａ２は入力信号ＩＮのスキューが１.０nsecの場合、７３Ｂ２は入力信号ＩＮのスキューが１.５nsecの場合、７３Ｃ２は入力信号ＩＮのスキューが２.０nsecの場合、７３Ｄ２は入力信号ＩＮのスキューが２.５nsecの場合、７３Ｅ２は入力信号ＩＮのスキューが３.０nsecの場合である。
【００３４】
図１２は図１１に示すシミュレーション結果を別の視点から示す図であり、横軸に入力信号ＩＮのスキュー、左縦軸に出力バッファ６２の遅延時間、右縦軸にＶＤＥ電源端子６４の電圧およびＶＳＳ電源端子６５の電圧を取った場合を示している。
【００３５】
図１２中、７５はＶＤＥ電源端子６４の電圧波形、７６はＶＳＳ電源端子６５の電圧波形、７７は出力バッファ６２の立ち上がり遅延（入力信号ＩＮの立ち上がりエッジに対する出力信号ＯＵＴの立ち上がりエッジの遅延時間）、７８は出力バッファ６２の立ち下がり遅延（入力信号ＩＮの立ち下がりエッジに対する出力信号ＯＵＴの立ち下がりエッジの遅延時間）を示している。
【００３６】
図１３は図１１に示すシミュレーション結果を更に別の視点から示す図であり、横軸に入力信号ＩＮのスキュー、左縦軸に出力バッファ６２の遅延変動“ΔDelay”、即ち、出力バッファ６２のＶＤＥ／ＶＳＳ変動波形下での遅延と電圧変動のない理想電源下での遅延との差、右縦軸にＶＤＥ電源端子６４の電圧とＶＳＳ電源端子６５との差電圧“ＶＤＥ−ＶＳＳ”を取った場合を示している。
【００３７】
図１３中、８０はＶＤＥ電源端子６４の電圧とＶＳＳ電源端子６５の電圧との差“ＶＤＥ−ＶＳＳ”の電圧波形、８１は出力バッファ６２の立ち上がり遅延変動“ΔDelay”、即ち、「（出力バッファ６２のＶＤＥ／ＶＳＳ変動波形下での立ち上がり遅延）−（電圧変動のない理想電源下での立ち上がり遅延）」、８２は出力バッファ６２の立ち下がりエッジ遅延変動“ΔDelay”、即ち、「（出力バッファ６２のＶＤＥ／ＶＳＳ変動波形下での立ち下がり遅延）−（電圧変動のない理想電源下の立ち下がり遅延）」を示している。
【００３８】
ここで、図１１は出力バッファ６２の遅延とＶＤＥ変動およびＶＳＳ変動の相関性を示しているが、入力信号ＩＮをスイープしながら出力バッファ６２の立ち上がり遅延および立ち下がり遅延を見たものが図１２である。本例では、ＶＤＥ変動波形出力手段６７およびＶＳＳ変動波形出力手段６８は、入力信号ＩＮのスキューが２nsecの場合に変動が最も大きくなるＶＤＥ変動波形およびＶＳＳ変動波形を出力しているので、入力信号が２nsecのスキューで動作したときの出力バッファ６２の遅延が最も大きくなる。
【００３９】
これは、図１３に示すように、右縦軸にＶＤＥ電源端子６４の電圧とＶＳＳ電源端子６５との差電圧“ＶＤＥ−ＶＳＳ”を取った場合の出力バッファ６２の遅延変動ΔDelayを示した方が分り易く、図１３によれば、「ＶＤＥ−ＶＳＳ」が落ち込んだところで、出力バッファ６２の遅延変動が最も大きくなる（遅れている）ことが読み取れる。
【特許文献１】特開平５−３３５９２７号公報
【特許文献２】特開昭６１−８２４５４号公報
【特許文献３】特開２００６−１４０６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００４０】
ところで、今まで述べたＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動の解析は、非常に悲観的な方法と言わざるを得ない。なぜなら、空間的視点からは、Ｉ／Ｏバッファの置かれた位置による電源線網および接地線網の強度が問題となり、時間的視点からは、ＶＤＥ変動波形およびＶＳＳ変動波形を与え、入力信号をスイープさせる範囲が問題となり、出力バッファの遅延変動算出問題からは、理想電源下の出力バッファ遅延と比べることが問題となるからである。
【００４１】
これらの問題を解決し、半導体集積回路装置のオーバーマージンな設計を回避するためには、Ｉ／Ｏバッファの実際の配置場所および実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出することが必要である。
【００４２】
本発明は、かかる点に鑑み、Ｉ／Ｏバッファの実際の配置場所および実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を容易に検出することができ、オーバーマージンな設計を回避することができるようにした半導体集積回路装置および出力バッファ遅延変動検出方法を提供することを目的とする。
【課題を解決するための手段】
【００４３】
本発明中、第１の発明は、複数のＩ／Ｏバッファを備える半導体集積回路装置であって、各Ｉ／Ｏバッファを構成する出力バッファ毎に、前記出力バッファの電源端子電圧、接地端子電圧および出力端子電圧と基準電圧とから、前記複数のＩ／Ｏバッファの同時スイッチングによる前記出力バッファの遅延変動を検出するための出力バッファ遅延変動検出用信号を生成する出力バッファ遅延変動検出用信号生成回路を備えるものである。
【００４４】
本発明中、第２の発明は、第１の発明において、前記出力バッファ遅延変動検出用信号生成回路は、前記接地端子電圧と前記出力端子電圧との電圧差を検出する第１の差動アンプと、前記出力端子電圧と前記電源端子電圧との電圧差を検出する第２の差動アンプと、前記基準電圧と前記出力端子電圧との電圧差を検出する第３の差動アンプとを備えるものである。
【００４５】
本発明中、第３の発明は、第２の発明において、前記第１の差動アンプ、前記第２の差動アンプおよび前記第３の差動アンプの接地端子は、前記出力バッファの接地端子と分離されているものである。
【００４６】
本発明中、第４の発明は、第２の発明又は第３の発明の半導体集積回路装置における前記複数のＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出する出力バッファ遅延変動検出方法であって、前記出力バッファの入力信号に対して、前記第１の差動アンプの出力信号が任意の基準電位になる時点と、前記第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程と、前記出力バッファの入力信号に対して、前記第２の差動アンプの出力信号が任意の基準電位になる時点と、前記第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程とを含むものである。
【発明の効果】
【００４７】
本発明中、第１の発明によれば、出力バッファ遅延変動検出用信号生成回路で、複数のＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出するための出力バッファ遅延変動検出用信号を生成することができる。したがって、Ｉ／Ｏバッファの実際の配置場所および実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を容易に検出することができ、オーバーマージンな設計を回避することができる。
【００４８】
本発明中、第２の発明は、第１の差動アンプの出力信号、第２の差動アンプの出力信号および第３の差動アンプの出力信号を出力バッファ遅延変動検出用信号として得るとするものである。
【００４９】
ここで、出力バッファの入力信号に対して、第１の差動アンプの出力信号が任意の基準電位になる時点と、第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出することにより、出力バッファの遅延が電圧変動のない理想電源下での遅延よりも大きくなる方向の出力バッファの遅延変動“ΔDelay”を検出することができる。
【００５０】
また、出力バッファの入力信号に対して、第２の差動アンプの出力信号が任意の基準電位になる時点と、第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出することにより、出力バッファの遅延が電圧変動のない理想電源下での遅延よりも小さくなる方向の遅延変動“−ΔDelay”を検出することができる。
【００５１】
本発明中、第３の発明によれば、第１の差動アンプ、第２の差動アンプおよび第３の差動アンプの接地端子は、出力バッファの接地端子と分離されているので、出力バッファ遅延変動検出信号として、波形の良好な出力バッファ遅延変動検出用信号を得ることができる。
【００５２】
本発明中、第４の発明によれば、出力バッファの入力信号に対して、第１の差動アンプの出力信号が任意の基準電位になる時点と、第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程により、出力バッファの遅延が電圧変動のない理想電源下での遅延よりも大きくなる方向の出力バッファの遅延変動“ΔDelay”を検出することができる。
【００５３】
また、出力バッファの入力信号に対して、第２の差動アンプの出力信号が任意の基準電位になる時点と、第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程により、出力バッファの遅延が電圧変動のない理想電源下での遅延よりも小さくなる方向の遅延変動“−ΔDelay”を検出することができる。
【００５４】
したがって、Ｉ／Ｏバッファの実際の配置場所および実際の動作タイミングにおけるＩ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を容易に検出することができ、オーバーマージンな設計を回避することができる。
【発明を実施するための最良の形態】
【００５５】
以下、図１〜図６を参照して、本発明の半導体集積回路装置の一実施形態について、本発明の出力バッファ遅延変動検出方法の一実施形態を含めて説明する。
【００５６】
図１は本発明の半導体集積回路装置の一実施形態の一部分の概略的レイアウト図である。図１中、１０１は外部電源電圧ＶＤＥ（たとえば、３.５Ｖ）が印加されるＶＤＥ電源パッド、１０２は外部接地電圧ＶＳＳが印加されるＶＳＳ電源パッド、１０３〜１０７は信号パッド、１０８は電圧値をＶＤＥ／２とする外部基準電圧ＶＲＥＦが印加されるＶＲＥＦ電源パッド、１０９は後述する出力バッファ遅延変動検出用信号生成回路を構成する差動アンプ専用の外部接地電圧ＶＳＳが印加される差動アンプ専用ＶＳＳ電源パッドである。
【００５７】
１１０はＶＤＥ電源セルであり、ＶＤＥ電源パッド１０１に接続されている。１１１はＶＳＳ電源セルであり、ＶＳＳ電源パッド１０２に接続されている。１１２〜１１６は同一構成のＩ／Ｏバッファセルであり、１１７〜１２１は同一構成のＩ／Ｏバッファ、１２２〜１２６は同一構成の出力バッファ遅延変動検出用信号生成回路、１２７はＶＲＥＦ電源セルであり、ＶＲＥＦ電源パッド１０８に接続されている。１２８は差動アンプ専用ＶＳＳ電源セルであり、差動アンプ専用ＶＳＳ電源パッド１０９に接続されている。
【００５８】
１２９はＩ／Ｏバッファ１１７〜１２１の内部の出力バッファのハイボルテージトランジスタ（高電圧トランジスタ）回路部に外部電源電圧ＶＤＥを供給するＶＤＥ電源線、１３０はＩ／Ｏバッファ１１７〜１２１の内部の出力バッファのハイボルテージトランジスタ回路部に外部接地電圧ＶＳＳを供給するＶＳＳ電源線である。
【００５９】
１３１はＩ／Ｏバッファ１１７〜１２１の内部の出力バッファのロウボルテージトランジスタ（低電圧トランジスタ）回路部および入力バッファに外部電源電圧ＶＤＥよりも低電圧の電源電圧ＶＤＤを供給するＶＤＤ電源線、１３２はＩ／Ｏバッファ１１７〜１２１の内部の出力バッファのロウボルテージトランジスタ回路部および入力バッファに接地電圧ＶＳＳを供給するＶＳＳ電源線である。
【００６０】
１３３は出力バッファ遅延変動検出用信号生成回路１２２〜１２６に外部基準電圧ＶＲＥＦを供給するためのＶＲＥＦ電源線であり、ＶＲＥＦ電源パッド１０８に接続されている。１３４は出力バッファ遅延変動検出用信号生成回路１２２の内部の差動アンプに差動アンプ専用の接地電圧ＶＳＳを供給するための差動アンプ専用ＶＳＳ電源線であり、差動アンプ専用ＶＳＳ電源パッド１０９に接続されている。
【００６１】
本例では、出力バッファ遅延変動検出用信号生成回路１２２〜１２６をＩ／Ｏバッファセル１１２〜１１６内に配置しており、既存のレイアウトフローに影響を与えないようにしている。また、隣接して配置されたＶＤＥ電源セルおよびＶＳＳ電源セルからなるＶＤＥ／ＶＳＳ電源セル部間に配置された複数個のＩ／ＯバッファのグループをＳＳＯグループと呼ぶことは前述したが、本例では、更に、ＳＳＯグループをスイッチングタイミングが等しい機能ごとに細分化し、ＶＤＥ電源セル、ＶＳＳ電源セル、ＶＲＥＦ電源セルおよび差動アンプ専用ＶＳＳ電源セルを配置する単位としてのＳＳＯ単位を形成している。
【００６２】
ＳＳＯ単位に属するＩ／Ｏバッファは２〜４個が望ましいが、信号パッドネックになる可能性を避けるために、ＳＳＯノイズが問題にならないような低速のインタフェースにおいては、ＳＳＯ単位に属するＩ／Ｏバッファを４〜８個あるいは８〜１６個と大きくして設計する。いずれにせよ、ＳＳＯ単位ごとに、ＶＤＥ電源セル、ＶＳＳ電源セル、ＶＲＥＦ電源セルおよび差動アンプ専用ＶＳＳ電源セルを配置する。本例では、Ｉ／Ｏバッファ１１７〜１２１でＳＳＯ単位を形成している。
【００６３】
図２は信号パッド１０３およびＩ／Ｏバッファセル１１２の部分の概略的レイアウト図であり、Ｉ／Ｏバッファセル１１３〜１１６も同様に構成されている。図２中、１３５はＩ／Ｏバッファ１１７内の出力バッファに与える入力信号ＩＮ用の入力端子である。
【００６４】
１３６は出力バッファ遅延変動検出用信号生成回路１２２が出力する出力バッファ遅延変動検出用信号ＳＡＭＰ１用の出力端子、１３７は出力バッファ遅延変動検出用信号生成回路１２２が出力する出力バッファ遅延変動検出用信号ＳＡＭＰ２用の出力端子、１３８は出力バッファ遅延変動検出用信号生成回路１２２が出力する出力バッファ遅延変動検出用信号ＳＡＭＰ３用の出力端子である。
【００６５】
１３９はＶＤＥ電源線１２９を構成するＶＤＥ電源端子であり、Ｉ／Ｏバッファ１１７内の出力バッファのハイボルテージトランジスタ回路部のＶＤＥ電源端子に接続されている。１４０はＶＳＳ電源線１３０を構成するＶＳＳ電源端子であり、Ｉ／Ｏバッファ１１７内の出力バッファのハイボルテージトランジスタ回路部のＶＳＳ電源端子に接続されている。
【００６６】
１４１はＶＤＤ電源線１３１を構成するＶＤＤ電源端子であり、Ｉ／Ｏバッファ１１７内の出力バッファのロウボルテージトランジスタ回路部および入力バッファのＶＤＤ電源端子に接続されている。１４２はＶＳＳ電源線１３２を構成するＶＳＳ電源端子であり、Ｉ／Ｏバッファ１１７内の出力バッファのロウボルテージトランジスタ回路部および入力バッファのＶＳＳ電源端子に接続されている。１４３は入出力端子であり、出力バッファの出力端子及び入力バッファの入力端子に接続されている。
【００６７】
出力バッファ遅延変動検出用信号生成回路１２２は、Ｉ／Ｏバッファ１１７を含むＳＳＯグループのＩ／Ｏバッファの同時スイッチングによるＩ／Ｏバッファ１１７の遅延を解析するために使用する３個の出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を生成するものである。
【００６８】
出力バッファ遅延変動検出用信号生成回路１２２において、１４４はＩ／Ｏバッファ１１７のＶＤＥ電源端子１３９の電圧を入力するための入力端子であり、Ｉ／Ｏバッファ１１７のＶＤＥ電源端子１３９に接続されている。１４５はＩ／Ｏバッファ１１７のＶＳＳ電源端子１４０の電圧を入力するための入力端子であり、Ｉ／Ｏバッファ１１７のＶＳＳ電源端子１４０に接続されている。
【００６９】
１４６はＩ／Ｏバッファ１１７の入出力端子１４３の電圧を入力するための入力端子であり、Ｉ／Ｏバッファ１１７の入出力端子１４３に接続されている。１４７は外部基準電圧ＶＲＥＦを入力するためのＶＲＥＦ電源端子であり、ＶＲＥＦ電源線１３３に接続されている。１４８は差動アンプ専用ＶＳＳ電源線１３４を構成する差動アンプ専用ＶＳＳ電源端子である。
【００７０】
図３はＩ／Ｏバッファセル１１２の一部分を示す回路図であり、Ｉ／Ｏバッファセル１１３〜１１６も同様に構成されている。図３中、１５１はＩ／Ｏバッファ１１７を構成する出力バッファであり、Ｉ／Ｏバッファ１１７を構成する入力バッファは、図示を省略している。１５２〜１５４は出力バッファ遅延変動検出用信号生成回路１２２を構成する差動アンプである。
【００７１】
差動アンプ１５２は、Ｉ／Ｏバッファ１１７のＶＤＥ電源端子１３９の電圧変動およびＶＳＳ電源端子１４０の電圧変動を受けている入出力端子１４３の電圧からＶＳＳ電源端子１４０の電圧変動分をキャンセルし、ＶＤＥ電源端子１３９の電圧変動が乗った状態での出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ１として検出するものである。
【００７２】
この差動アンプ１５２は、その電源端子ＶＤをＩ／Ｏバッファ１１７のＶＤＥ電源端子電圧入力用の入力端子１４４に接続し、その接地端子ＶＳを差動アンプ専用ＶＳＳ電源端子１４８に接続し、その非反転入力端子ＩＮ１をＩ／Ｏバッファ１１７のＶＳＳ電源端子電圧入力用の入力端子１４５に接続し、その反転入力端子ＩＮ２をＩ／Ｏバッファ１１７の入出力端子電圧入力用の入力端子１４６に接続し、その出力端子ＯＵＴを出力バッファ遅延変動検出用信号ＳＡＭＰ１用の出力端子１３６に接続している。
【００７３】
差動アンプ１５３は、Ｉ／Ｏバッファ１１７のＶＤＥ電源端子１３９の電圧変動およびＶＳＳ電源端子１４０の電圧変動を受けている入出力端子１４３の電圧からＶＤＥ電源端子１３９の電圧変動分をキャンセルし、ＶＳＳ電源端子１４０の電圧変動が乗った状態での出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ２として検出するものである。
【００７４】
この差動アンプ１５３は、その電源端子ＶＤをＩ／Ｏバッファ１１７のＶＤＥ電源端子電圧入力用の入力端子１４４に接続し、その接地端子ＶＳを差動アンプ専用ＶＳＳ電源端子１４８に接続し、その非反転入力端子ＩＮ１をＩ／Ｏバッファ１１７の入出力端子電圧入力用の入力端子１４６に接続し、その反転入力端子ＩＮ２をＩ／Ｏバッファ１１７のＶＤＥ電源端子電圧入力用の入力端子１４４に接続し、その出力端子ＯＵＴを出力バッファ遅延変動検出用信号ＳＡＭＰ２用の出力端子１３７に接続している。
【００７５】
差動アンプ１５４は、Ｉ／Ｏバッファ１１７のＶＤＥ電源端子１３９の電圧変動およびＶＳＳ電源端子１４０の電圧変動の影響を受けていない状態での出力バッファ１５１の遅延を出力バッファ遅延変動検出用信号ＳＡＭＰ３として検出するものである。
【００７６】
この差動アンプ１５４は、その電源端子ＶＤをＩ／Ｏバッファ１１７のＶＤＥ電源端子電圧入力用の入力端子１４４に接続し、その接地端子ＶＳを差動アンプ専用ＶＳＳ電源端子１４８に接続し、その非反転入力端子ＩＮ１をＶＲＥＦ電源入力端子１４７に接続し、その反転入力端子ＩＮ２をＩ／Ｏバッファ１１７の入出力端子電圧入力用の入力端子１４６に接続している。
【００７７】
なお、差動アンプ１５２〜１５４の電源端子ＶＤをＩ／Ｏバッファ１１７のＶＤＥ電源端子１３９に接続しても問題はないが、差動アンプ１５２〜１５４の接地端子ＶＳをＩ／Ｏバッファ１１７のＶＳＳ電源端子１４０に接続してしまうと、良好な電圧波形の出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を得ることができない場合がある。
【００７８】
そこで、本例では、差動アンプ専用ＶＳＳ電源パッド１０９と、差動アンプ専用ＶＳＳ電源線１３４を設け、差動アンプ１５２〜１５４の接地端子ＶＳを差動アンプ専用ＶＳＳ電源線１３４に接続し、差動アンプ１５２〜１５４がＳＳＯノイズの影響を受けないようにしている。また、差動アンプ１５４の非反転入力端子ＩＮ１に与える基準電圧ＶＲＥＦもＳＳＯノイズの影響を受けないように、ＶＲＥＦ電源パッド１０８と、ＶＲＥＦ電源線１３３を設け、外部基準電圧ＶＲＥＦを差動アンプ１５４の非反転入力端子ＩＮ１に与えるようにしている。
【００７９】
図４は差動アンプ１５２の回路図であり、差動アンプ１５３、１５４も同様に構成されている。図４中、１６１は差動増幅部、１６２は差動増幅部１６１に流れる電流を設定する電流設定部である。差動増幅部１６１において、１６３、１６４は駆動素子であるＮＭＯＳトランジスタ、１６５、１６６は負荷素子であるＰＭＯＳトランジスタ、１６７は定電流源を構成するＮＭＯＳトランジスタである。
【００８０】
ＰＭＯＳトランジスタ１６５は、ソースを電源端子ＶＤに接続し、ゲートをドレインに接続し、ドレインをＮＭＯＳトランジスタ１６３のドレインに接続している。ＰＭＯＳトランジスタ１６６は、ソースを電源端子ＶＤに接続し、ゲートをＰＭＯＳトランジスタ１６５のゲートに接続し、ドレインを出力端子１３６およびＮＭＯＳトランジスタ１６４のドレインに接続している。
【００８１】
ＮＭＯＳトランジスタ１６３は、ゲートを非反転入力端子ＩＮ１に接続し、ソースをＮＭＯＳトランジスタ１６７のドレインに接続している。ＮＭＯＳトランジスタ１６４は、ゲートを反転入力端子ＩＮ２に接続し、ドレインをＮＭＯＳトランジスタ１６７のドレインに接続している。ＮＭＯＳトランジスタ１６７は、ソースを接地端子ＶＳに接続している。
【００８２】
電流設定部１６２において、１６８はＰＭＯＳトランジスタ、１６９はＮＭＯＳトランジスタである。ＰＭＯＳトランジスタ１６８は、ゲートをソースに接続し、ソースを電源端子ＶＤに接続し、ドレインをＮＭＯＳトランジスタ１６９のドレインに接続している。ＮＭＯＳトランジスタ１６９は、ゲートをソースに接続し、ソースを接地端子ＶＳに接続している。そして、ＰＭＯＳトランジスタ１６８のドレインとＮＭＯＳトランジスタ１６９のドレインとの接続点をＮＭＯＳトランジスタ１６７のゲートに接続している。
【００８３】
電流設定部１６２は、ＰＭＯＳトランジスタ１６８のオフ抵抗とＮＭＯＳトランジスタ１６９のオフ抵抗とで構成される分圧回路を利用し、差動増幅部１６１の定電流源をなすＮＭＯＳトランジスタ１６７のゲートバイアス電圧を生成している。なお、差動アンプ１５２〜１５４を構成するＭＯＳトランジスタは、出力バッファのハイボルテージトランジスタ回路部のハイボルテージトランジスタと同様にハイボルテージトランジスタで構成する。
【００８４】
図５は出力バッファ遅延変動検出用信号生成回路１２２の動作を示す電圧波形図であり、Ｉ／Ｏバッファ１１７を含むＳＳＯグループの出力バッファに入力信号ＩＮを与えてＩ／Ｏバッファ１１７を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合の入力信号ＩＮと、Ｉ／Ｏバッファ１１７のＶＤＥ電源端子１３９の電圧波形１７１と、Ｉ／Ｏバッファ１１７のＶＳＳ電源端子１４０の電圧波形１７２と、Ｉ／Ｏバッファ１１７の入出力端子１４３（出力バッファ１５１の出力端子）の電圧波形１７３と、出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を示している。
【００８５】
ここで、Ｉ／Ｏバッファ１１７を含むＳＳＯグループの出力バッファに入力信号ＩＮを与えてＩ／Ｏバッファ１１７を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合の入力信号ＩＮに対して、出力バッファ遅延変動検出用信号ＳＡＭＰ１が任意の基準電位をクロスしてから、出力バッファ遅延変動検出用信号ＳＡＭＰ３が任意の基準電位をクロスするまでの時間を測定することにより、出力バッファ１５１の遅延が電圧変動のない理想電源下での遅延よりも大きくなる方向の出力バッファ１５１の遅延変動“ΔDelay”を検出することができる。
【００８６】
また、Ｉ／Ｏバッファ１１７を含むＳＳＯグループの出力バッファに入力信号ＩＮを与えてＩ／Ｏバッファ１１７を含むＳＳＯグループのＩ／Ｏバッファを同時スイッチングさせた場合の入力信号ＩＮに対して、出力バッファ遅延変動検出用信号ＳＡＭＰ２が任意の基準電位をクロスしてから、出力バッファ遅延変動検出用信号ＳＡＭＰ３が任意の基準電位をクロスするまでの時間を測定することにより、出力バッファ１５１の遅延が電圧変動のない理想電源下での遅延よりも小さくなる方向の出力バッファ１５１の遅延変動“−ΔDelay”を検出することができる。
【００８７】
本例では、出力バッファ１５１の遅延変動“ΔDelay”を検出する場合の出力バッファ遅延変動検出用信号ＳＡＭＰ１の任意の基準電位をＨレベル／Ｌレベル判定基準電位とし、このＨレベル／Ｌレベル判定基準電位を差動アンプ１５２の出力レベルの概ね半分の電位（０.５Ｖ付近）としている。
【００８８】
また、出力バッファ１５１の遅延変動“−ΔDelay”を検出する場合の出力バッファ遅延変動検出用信号ＳＡＭＰ２の任意の基準電位を出力バッファ遅延変動検出用信号ＳＡＭＰ２のＨレベル／Ｌレベル判定基準電位とし、このＨレベル／Ｌレベル判定基準電位を差動アンプ１５３の出力レベルの概ね半分の電位（１.２５Ｖ付近）としている。
【００８９】
また、出力バッファ１５１の遅延変動“ΔDelay”、“−ΔDelay”を検出する場合の出力バッファ遅延変動検出用信号ＳＡＭＰ３の任意の基準電位を出力バッファ遅延変動検出用信号ＳＡＭＰ２のＨレベル／Ｌベル判定基準電位とし、このＨレベル／Ｌレベル判定基準電位を概ね差動アンプ１５４の出力レベルの概ね半分の電位（１.７５Ｖ付近）としている。
【００９０】
即ち、本例では、差動アンプ１５２〜１５４の入力レベル差（非反転端子ＩＮ１・反転端子ＩＮ２間のレベル差）がまちまちとなるため、出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３のＨレベルがまちまちとなる。そこで、出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３のそれぞれについてＨレベル／Ｌレベル判定基準電位を決めている。
【００９１】
図６は出力バッファ遅延変動検出用信号生成回路１２２が出力する出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３の他の例を反転信号／ＳＡＭＰ１〜／ＳＡＭＰ３で示す電圧波形図であり、Ｉ／Ｏバッファ１１７と同様のＩ／Ｏバッファについて、外部基準電圧ＶＲＥＦを０Ｖとし、かつ、差動アンプ１５２〜１５４の駆動能力を高くし、出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を電源電圧ＶＤＥと接地電圧ＶＳＳとの間でフルスイングできるようにした場合の反転出力バッファ遅延変動検出用信号／ＳＡＭＰ１〜／ＳＡＭＰ３を数値計算で求めた場合を示している。
【００９２】
この場合には、出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を電源電圧ＶＤＥと接地電圧ＶＳＳとの間でフルスイングできるようにしているので、反転出力バッファ遅延変動検出用信号／ＳＡＭＰ１〜／ＳＡＭＰ３のＨレベル／Ｌレベル判定基準電位を概ねＶＤＥ／２（１.７５Ｖ付近）とし、出力バッファ１５１の遅延変動“ΔDelay、−ΔDelay”を検出するようにする。
【００９３】
以上のように、本発明の半導体集積回路装置の一実施形態によれば、Ｉ／Ｏバッファ１１７〜１２１に対応して出力バッファ遅延変動検出用信号生成回路１２２〜１２６を備えているので、Ｉ／Ｏバッファ１１７〜１２１を含むＳＳＯグループのＩ／Ｏバッファの同時スイッチングによるＩ／Ｏバッファ１１７〜１２１内の出力バッファの遅延変動を解析するために必要な出力バッファ遅延変動検出用信号ＳＡＭＰ１〜ＳＡＭＰ３を得ることができる。
【００９４】
したがって、Ｉ／Ｏバッファ１１７〜１２１の実際の配置場所および実際の動作タイミングにおけるＩ／Ｏバッファ１１７〜１２１を含むＳＳＯグループのＩ／Ｏバッファの同時スイッチングによるＩ／Ｏバッファ１１７〜１２１内の出力バッファの遅延変動を容易に検出することができ、オーバーマージンな設計を回避することができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の半導体集積回路装置の一実施形態の一部分の概略的レイアウト図である。
【図２】図１の一部分（１組の信号パッドおよびＩ／Ｏバッファセル）の部分の概略的レイアウト図である。
【図３】本発明の半導体集積回路装置の一実施形態が備えるＩ／Ｏバッファセルの一部分を示す回路図である。
【図４】本発明の半導体集積回路装置の一実施形態が備える出力バッファ遅延変動検出用信号生成回路を構成する差動アンプの回路図である。
【図５】本発明の半導体集積回路装置の一実施形態が備える出力バッファ遅延変動検出用信号生成回路の動作を示す電圧波形図である。
【図６】本発明の半導体集積回路装置の一実施形態が備える出力バッファ遅延変動検出用信号生成回路が出力する出力バッファ遅延変動検出用信号の他の例を反転信号で示す電圧波形図である。
【図７】従来の半導体集積回路装置の一例の一部分の概略的レイアウト図である。
【図８】図７に示す従来の半導体集積回路装置において、Ｉ／Ｏバッファ内の出力バッファに同時に入力信号を与えてＩ／Ｏバッファを同時スイッチングさせた場合の電圧波形図である。
【図９】図７に示す従来の半導体集積回路装置において、Ｉ／Ｏバッファ内の出力バッファに同時に入力信号を与えてＩ／Ｏバッファを同時スイッチングさせた場合の電圧波形図である。
【図１０】Ｉ／Ｏバッファの同時スイッチングによる出力バッファの遅延変動を検出するための回路モデルを示す図である。
【図１１】図１０に示す回路モデルのシミュレーション結果を示す電圧波形図である。
【図１２】図１１に示すシミュレーション結果を別の視点から示す図である。
【図１３】図１１に示すシミュレーション結果を更に別の視点から示す図である。
【符号の説明】
【００９６】
（図７）
１、２…ＶＤＥ電源パッド、３、４…ＶＳＳ電源パッド、５〜１４…信号パッド、１５、１６…ＶＤＥ電源セル、１７、１８…ＶＳＳ電源セル、１９〜２８…Ｉ／Ｏバッファ、１９Ａ〜２８Ａ…出力バッファ、２９…ＶＤＤ電源線、３０…ＶＳＳ電源線
（図８）
４１…出力バッファの入力端子電圧波形、４２…出力バッファのＶＤＥ電源端子電圧波形、４３…出力バッファのＶＳＳ電源端子電圧波形、４４…出力バッファの出力端子電圧波形
（図９）
４５…出力バッファの入力端子電圧波形、４６〜４９…出力バッファのＶＤＥ電源端子電圧波形、５０〜５３…出力バッファのＶＳＳ電源端子電圧波形、５４〜５７…出力バッファの出力端子電圧波形
（図１０）
６１…Ｉ／Ｏバッファ、６２…出力バッファ、６３…Ｉ／Ｏバッファの入力端子、６４…Ｉ／ＯバッファのＶＤＥ電源端子、６５…Ｉ／ＯバッファのＶＳＳ電源端子、６６…Ｉ／Ｏバッファの入出力端子、６７…ＶＤＥ変動波形出力手段、６８…ＶＳＳ変動波形出力手段
（図１１）
７０…入力信号ＩＮの電圧波形、７１…ＶＤＥ電源端子の電圧波形、７２…ＶＳＳ電源端子の電圧波形、７３…出力信号の電圧波形（入出力端子の電圧波形）、７０Ａ１〜７０Ｅ１…入力信号の立ち下がりエッジ、７０Ａ２〜７０Ｅ２…入力信号の立ち上がりエッジ、７３Ａ１〜７３Ｅ１…出力信号の立ち下がりエッジ、７３Ａ２〜７３Ｅ２…出力信号の立ち上がりエッジ
（図１２）
７５…ＶＤＥ電源端子電圧、７６…ＶＳＳ電源端子電圧、７７…出力バッファの出力信号の立ち上がり遅延、７８…出力バッファの出力信号の立ち下がり遅延
（図１３）
８０…ＶＤＥ−ＶＳＳ、８１…出力バッファの出力信号の立ち上がり遅延変動、８２…出力バッファの出力信号の立ち下がり遅延変動
（図１〜図３）
１０１…ＶＤＥ電源パッド、１０２…ＶＳＳ電源パッド、１０３〜１０７…信号パッド、１０８…ＶＲＥＦ電源パッド、１０９…差動アンプ専用ＶＳＳ電源パッド、１１０…ＶＤＥ電源セル、１１１…ＶＳＳ電源セル、１１２〜１１６…Ｉ／Ｏバッファセル、１１７〜１２１…Ｉ／Ｏバッファ、１２２〜１２６…出力バッファ遅延変動検出用信号生成回路、１２７…ＶＲＥＦ電源セル、１２８…差動アンプ専用ＶＳＳセル、１２９…ＶＤＥ電源線、１３０…ＶＳＳ電源線、１３１…ＶＤＤ電源線、１３２…ＶＳＳ電源線、１３３…ＶＲＥＦ電源線、１３４…差動アンプ専用ＶＳＳ電源線、１３５…Ｉ／Ｏバッファセルの入力端子、１３６〜１３８…出力バッファ遅延変動検出用信号用の出力端子、１３９…Ｉ／ＯバッファのＶＤＥ電源端子、１４０…Ｉ／ＯバッファのＶＳＳ電源端子、１４１…Ｉ／ＯバッファのＶＤＤ電源端子、１４２…Ｉ／ＯバッファのＶＳＳ電源端子、１４３…Ｉ／Ｏバッファの入出力端子、１４４〜１４６…入力端子、１４７…ＶＲＥＦ電源端子、１４８…差動アンプ専用ＶＳＳ電源端子、１５１…出力バッファ、１５２〜１５４…差動アンプ
（図４）
１６１…差動増幅部、１６２…電流設定部、１６３、１６４…ＮＭＯＳトランジスタ、１６５、１６６…ＰＭＯＳトランジスタ、１６７…ＮＭＯＳトランジスタ、１６８…ＰＭＯＳトランジスタ、１６９…ＮＭＯＳトランジスタ
（図５）
１７１…Ｉ／ＯバッファのＶＤＥ電源端子の電圧波形、１７２…Ｉ／ＯバッファのＶＳＳ電源端子の電圧波形、１７３…Ｉ／Ｏバッファの入出力端子の電圧波形
【特許請求の範囲】
【請求項１】
複数の入出力バッファを備える半導体集積回路装置であって、
各入出力バッファを構成する出力バッファ毎に、前記出力バッファの電源端子電圧、接地端子電圧および出力端子電圧と基準電圧とから、前記複数の入出力バッファの同時スイッチングによる前記出力バッファの遅延変動を検出するための出力バッファ遅延変動検出用信号を生成する出力バッファ遅延変動検出用信号生成回路を備える
ことを特徴とする半導体集積回路装置。
【請求項２】
前記出力バッファ遅延変動検出用信号生成回路は、
前記接地端子電圧と前記出力端子電圧との電圧差を検出する第１の差動アンプと、
前記出力端子電圧と前記電源端子電圧との電圧差を検出する第２の差動アンプと、
前記基準電圧と前記出力端子電圧との電圧差を検出する第３の差動アンプと
を備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１の差動アンプ、前記第２の差動アンプおよび前記第３の差動アンプの接地端子は、前記出力バッファの接地端子と分離されている
ことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
請求項２又は３に記載の半導体集積回路装置における前記複数の入出力バッファの同時スイッチングによる出力バッファの遅延変動を検出する出力バッファ遅延変動検出方法であって、
前記出力バッファの入力信号に対して、前記第１の差動アンプの出力信号が任意の基準電位になる時点と、前記第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程と、
前記出力バッファの入力信号に対して、前記第２の差動アンプの出力信号が任意の基準電位になる時点と、前記第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程と
を含むことを特徴とする出力バッファ遅延変動検出方法。
【請求項１】
複数の入出力バッファを備える半導体集積回路装置であって、
各入出力バッファを構成する出力バッファ毎に、前記出力バッファの電源端子電圧、接地端子電圧および出力端子電圧と基準電圧とから、前記複数の入出力バッファの同時スイッチングによる前記出力バッファの遅延変動を検出するための出力バッファ遅延変動検出用信号を生成する出力バッファ遅延変動検出用信号生成回路を備える
ことを特徴とする半導体集積回路装置。
【請求項２】
前記出力バッファ遅延変動検出用信号生成回路は、
前記接地端子電圧と前記出力端子電圧との電圧差を検出する第１の差動アンプと、
前記出力端子電圧と前記電源端子電圧との電圧差を検出する第２の差動アンプと、
前記基準電圧と前記出力端子電圧との電圧差を検出する第３の差動アンプと
を備えることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１の差動アンプ、前記第２の差動アンプおよび前記第３の差動アンプの接地端子は、前記出力バッファの接地端子と分離されている
ことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
請求項２又は３に記載の半導体集積回路装置における前記複数の入出力バッファの同時スイッチングによる出力バッファの遅延変動を検出する出力バッファ遅延変動検出方法であって、
前記出力バッファの入力信号に対して、前記第１の差動アンプの出力信号が任意の基準電位になる時点と、前記第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程と、
前記出力バッファの入力信号に対して、前記第２の差動アンプの出力信号が任意の基準電位になる時点と、前記第３の差動アンプの出力信号が任意の基準電位になる時点との時間差を検出する工程と
を含むことを特徴とする出力バッファ遅延変動検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−２４４９２０（Ｐ２００８−２４４９２０Ａ）
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願番号】特願２００７−８３３１６（Ｐ２００７−８３３１６）
【出願日】平成１９年３月２８日（２００７．３．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願日】平成１９年３月２８日（２００７．３．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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