半導体集積回路装置および半導体集積回路装置の製造方法
【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および半導体集積回路装置の製造方法に関し、特に、複数のスタンダードセルを配列して構成されるセルアレイを含む機能装置を備えた半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路装置のレイアウト設計にあたり、給電用の拡散層を一方向に延在させ、その間に所望の回路を構成するＭＯＳトランジスタを配置することで、それらをセルとして認識している。このようなセルのレイアウトの一例については、例えば特開２００６−２５３３７５号公報（特許文献１）に記載されている。また、一方向に延在するように形成された給電用の拡散層を、「タップ」と称することもある。
【０００３】
また、特開２００６−２２８９８２号公報（特許文献２）には、回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路において、隣接するスタンダードセル同士の回路用拡散層が予め定められた拡散層間隔で配置されるとともに位相シフトによって互いに異なる位相で形成される場合に、その隣接する回路用拡散層の近傍において電源電位または接地電位をとるためのタップ用拡散層を非連続的に形成する技術が開示されている。それにより、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンを高集積化している。
【特許文献１】特開２００６−２５３３７５号公報
【特許文献２】特開２００６−２２８９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
セルライブラリに登録されているスタンダードセルをアルゴリズムによってセルの高さ方向またはセルの幅方向に配置および配線することによりセルアレイが形成される。
【０００５】
本発明者が使用している従来のアルゴリズムでは、セルの高さ方向の結線に２層目の配線または３層目の配線を用いている。しかし、この配線方法では、通り抜け配線を通過させる座標（配線チャンネル）が失われてしまい、半導体集積回路装置の集積度の向上の妨げとなる場合がある。
【０００６】
図１１は、本発明者が検討したセルの高さ方向に配置された２つのスタンダードセルの配置の一例を示す説明図である。図１１（ａ）はスタンダードセルを回路記号で表した図、図１１（ｂ）はスタンダードセルをパターンで表した図である。セルｒｏｗ上段には２入力ＮＡＮＤ回路が配置され、セルｒｏｗ下段にはインバータ回路が配置されている。
【０００７】
セルｒｏｗ上段の２入力ＮＡＮＤ回路６ａのゲート電極７Ｎ２，７Ｐ２とセルｒｏｗ下段のインバータ回路１ａの出力とを接続する場合は、タップ２（Ｖｄｄ）上に配置される１層目の配線Ｍ１とのショートを避けるために２層目の配線Ｍ２を用いる。しかし、２層目の配線Ｍ２を用いることで、この座標には２層目の配線Ｍ２からなる通り抜け配線を配置することができない。そのため、例えば２層目の配線Ｍ２が密集した場合には、スタンダードセルの面積を広げるまたはその座標を迂回させて２層目の配線Ｍ２を配置するなどの方法によって２入力ＮＡＮＤ回路６ａとインバータ回路１ａとを結線しなくてはならない。その結果、セルアレイの微細化が難しくなり、半導体集積回路装置の集積度の向上の妨げとなっている。
【０００８】
また、図１１（ｂ）における左右のゲート電極４Ｐ，４Ｎの間には、ゲート電極４Ｎ，４Ｐと同層のダミーゲート電極ＤＧが形成されている。このダミーゲート電極ＤＧは、ＭＩＳＦＥＴ上に形成される層間絶縁膜の平坦性を向上させる目的で形成されている。すなわち、ゲート電極４Ｐ，４Ｎの間隔が広すぎる領域に設けられている。このダミーゲート電極ＤＧにより、各ゲート電極の間隔がほぼ一定となり、層間絶縁膜の下地となるゲート電極の疎密差が少なくなる。その結果、層間絶縁膜の厚さの均一性が保たれるので、半導体装置の信頼性が増すことになる。また、このダミーゲート電極ＤＧは、いずれのＭＩＳＦＥＴとも接続しておらず、インバータを構成する回路に寄与していない。
【０００９】
また、本発明者が使用している従来のアルゴリズムでは、セルの幅はスタンダードセル内に部品の全てが収まることを前提に定義されており、スタンダードセル内で基本論理回路または基本機能回路が完結していることが前提となる。
【００１０】
図１２は、本発明者が検討したセルの幅方向に配置された２つのスタンダードセルの配置の一例を示す説明図であり、スタンダードセルをパターンで表した図である。ここでは、スタンダードセルとしてフリップフロップ回路を例示している。
【００１１】
２つのフリップフロップ回路２１ａはオーバーラップせずに配置されている。そのため、２つのフリップフロップ回路２１ａをセルの幅方向に並べた場合には、セルの幅×２の面積を必要とする。フリップフロップ回路２１ａの左側はフリップフロップ回路２１ａの内部で反転信号を形成するインバータであり、その左端にはタップ２２に繋がる電源用（ソース用）の拡散層が配置されている。この電源用の拡散層は他の回路においても電源用の拡散層として活用することが可能ではある。しかし、スタンダードセルの境界条件が複雑となるため、電源用の拡散層の共有化は行われていない。すなわち、スタンダードセルは枠を単位として設計しているために、共有化できる部分があったとしても、その部分は隣接して配列されたスタンダードセル間において互いに分離して扱われている。また、スタンダードセルの境界部分には、ダミーゲート電極ＤＧが形成されている。ダミーゲート電極ＤＧは、図１２の左端、中央および右端に図示されている。ダミーゲート電極ＤＧは、いずれのＭＩＳＦＥＴとも接続しておらず、フリップフロップを構成する回路に寄与していない。従って、デザインルールの変更などがない限り、セルの幅方向のスタンダードセルの微細化は難しく、スタンダードセルを他のスタンダードセルと共有化ができない枠として扱うこの方法では、半導体集積回路装置の集積度の向上を図ることができない。
【００１２】
本発明の目的は、半導体集積回路装置の集積度の向上を図ることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１５】
この実施の形態は、複数のスタンダードセルを配列したセルアレイを含む半導体集積回路装置である。セルの高さ方向に隣接して上下段に配置される２つのスタンダードセルは、１層目の配線よりも下層の導電体膜を用いて電気的に接続され、セルの高さ方向に１つ以上のスタンダードセルを挟んで上下段に配置される２つのスタンダードセルは、２層目以上の配線を用いて電気的に接続されている。
【００１６】
また、この実施の形態は、複数のスタンダードセルを配列したセルアレイを含む半導体集積回路装置である。セルの横方向に隣接して左右段に配置される２つのスタンダードセルはミラー配置され、かつ、一方のスタンダードセルを右側に１ピッチずらし、他方のスタンダードセルを左側に１ピッチずらして重ねたオーバーラップ配置されている。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
半導体集積回路装置の集積度の向上を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において説明する１層目の配線および２層目以上の配線は、タングステン膜、アルミニウム合金膜または銅膜などの金属膜によって形成されており、ＭＩＳＦＥＴのゲート電極は、多結晶シリコン膜または多結晶シリコン膜とシリサイド膜との積層膜によって形成されている。
【００２２】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
本実施の形態１によるスタンダードセルの配置の一例を図１Ａおよび図１Ｂを用いて説明する。図１Ａはスタンダードセルを回路記号で表した図、図１Ｂはスタンダードセルをパターンで表した図である。この論理回路では、２入力ＮＡＮＤ回路（セルｒｏｗ上段）とインバータ回路（セルｒｏｗ下段）の２つのスタンダードセルがセルの高さ方向に隣接して配列されている。
【００２４】
半導体集積回路装置の設計で使用するスタンダードセルの種類は数十種である。これらの機能、特性および形状などの幾何学的情報は予めセルライブラリに登録されている。半導体集積回路装置を構成する機能ブロックのレイアウト設計では、セルライブラリに登録されたスタンダードセルを部品として使用して、スタンダードセルの配置とスタンダードセルの相互間の配線とによって論理が構成される。従って、同一のデザインルールや製造プロセスのもとでは、同一のスタンダードセルを使用して設計が行われる。
【００２５】
本実施の形態１において例示する２入力ＮＡＮＤ回路およびインバータ回路はそれぞれ１つのスタンダードセルとして前述したセルライブラリに登録されている。図１Ｂの一点破線で枠取りした部分の縦横（セルの高さとセルの幅）の寸法及び端子の座標などが、セルライブラリに登録される幾何学的情報である。
【００２６】
なお、本実施の形態１においては、一方向に延在するように形成された給電用の拡散層を、「タップ２」と称する。また、上下のタップ２間に複数のＭＩＳＦＥＴを配置している。これら複数のＭＩＳＦＥＴは、所望の回路の一部を構成する。上述のスタンダードセルとは、所望の回路を構成するために、これら複数のＭＩＳＦＥＴが１層目の配線Ｍ１によって結線されたものを指す。例えば、図１Ａおよび図１Ｂに示す２入力ＮＡＮＤ回路のスタンダードセルは、上下に配置されたタップ２と、各ゲート電極７Ｎ１，７Ｐ１，７Ｎ２，７Ｐ２と、各ソース領域と、各ドレイン領域とを有する４つのＭＩＳＦＥＴと、各ＭＩＳＦＥＴとを結線する１層目の配線Ｍ１によって構成されている。ここで、各ＭＩＳＦＥＴを結線する配線には、必要であれば２層目の配線Ｍ２や、さらに上層の配線層を使用してもよい。なお、セルの高さ方向にスタンダードセルが隣接する場合、タップ２は上下に隣接するセルで共通となり、２つのタップ２が隣接して配置されることはない。
【００２７】
また、本実施の形態１で言うセルの高さは、タップ２と直行する方向のセルの長さであり、１つのセルの一端のタップ２の中心から、そのセルの他端のタップ２の中心までの距離のことである。言い換えれば、一端のタップ２に配置されたコンタクトホール３の中心から、他端のタップ２に配置されたコンタクトホール３の中心までの距離である。
【００２８】
また、本実施の形態１では、セルの例として７ピッチセルを挙げる。この７ピッチセルは、上下に配置されたタップ２間を６本の２層目の配線Ｍ２が通過可能である。これに、片方のタップ２上の２層目の配線Ｍ２を加えて、７本の２層目の配線Ｍ２が通過可能なセルとしている。
【００２９】
図８には、図１ＢのＡ−Ａ’線に沿った要部断面図が示されている。ｐ型半導体基板ｐ−ｓｕｂには、ｎ型半導体領域ＮｉＳＯが形成されており、ｎ型半導体領域ＮｉＳＯによって、各半導体素子が形成されるウェル領域が分離されている。ｎ型半導体領域ＮｉＳＯには、ｎ型ウェル領域ＮＷとｐ型ウェル領域ＰＷとが形成されている。
【００３０】
ｐ型半導体基板ｐ−ｓｕｂには、素子分離領域９が形成されており、これにより主に半導体素子が形成される活性領域が区画されている。素子分離領域９は、ｐ型半導体基板ｐ−ｓｕｂに形成された溝内に、酸化シリコン膜等の絶縁膜が埋め込まれて形成されている。図１Ｂでは、活性領域を示す領域として、ｐ型ウェル領域ＰＷ、ｎ型ウェル領域ＮＷおよびタップ２を示している。
【００３１】
ｎ型ウェル領域ＮＷには、複数のｐチャネル型電界効果トランジスタ（ｐＭＩＳ）が形成されており、ｐ型ウェル領域ＰＷには、複数のｎチャネル型電界効果トランジスタ（ｎＭＩＳ）が形成されている。ｐＭＩＳおよびｎＭＩＳは、それぞれｐ型半導体基板ｐ−ｓｕｂ上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ｐ型半導体基板ｐ−ｓｕｂ内に形成されたソース領域およびドレイン領域とを有する。ゲート絶縁膜は、例えば、酸化シリコン膜で形成されている。ゲート電極は、例えば、多結晶シリコン膜で形成されている。
【００３２】
ｐＭＩＳのソース領域またはドレイン領域は、ｎ型ウェル領域ＮＷに形成された低濃度ｐ型半導体領域と高濃度ｐ型半導体領域ｐ＋とからなる。本実施の形態１では、説明簡略化のため、ｐＭＩＳのゲート長方向の図示を行っておらず、低濃度ｐ型半導体領域は図示していない。図１ＢのＡ−Ａ’線に沿った断面図である図８において、ｐＭＩＳのドレイン領域である高濃度ｐ型半導体領域ｐ＋を示している。また、電源電位Ｖｄｄのタップ２の表面は、ｎ型ウェル領域ＮＷに形成された高濃度ｎ型半導体領域ｎ＋が形成されている。この領域は、ｎＭＩＳのソース領域およびドレイン領域と同工程で形成されたものである。タップ２はｐＭＩＳが形成されるｎ型ウェル領域ＮＷに電源電位Ｖｄｄを供給し、一定の電位に固定するように構成されている。これらの高濃度ｐ型半導体領域ｐ＋、高濃度ｎ型半導体領域ｎ＋およびｐＭＩＳのゲート電極表面には、シリサイド膜１０が形成されている。このシリサイド膜１０は、例えばニッケルシリサイド膜、コバルトシリサイド膜またはプラチナシリサイド膜からなる。その後、これらの領域を覆う層間絶縁膜１１が形成され、層間絶縁膜１１内にコンタクトホール３が形成され、コンタクトホール３内にプラグ１２が形成される。プラグ１２は、チタン、窒化チタンまたはこれらの積層膜からなる。
【００３３】
ｎＭＩＳのソース領域またはドレイン領域は、ｐ型ウェル領域ＰＷに形成された低濃度ｎ型半導体領域と高濃度ｎ型半導体領域ｎ＋とからなる。本実施の形態１では、説明簡略化のため、ｎＭＩＳのゲート長方向の図示を行っておらず、低濃度ｎ型半導体領域は図示していない。図１ＢのＡ−Ａ’線に沿った断面図である図８において、ｎＭＩＳのドレイン領域である高濃度ｎ型半導体領域ｎ＋を示している。また、基準電位Ｖｓｓのタップ２の表面は、ｐ型ウェル領域ＰＷに形成された高濃度ｐ型半導体領域ｐ＋が形成されている。この領域は、ｐＭＩＳのソース領域およびドレイン領域と同工程で形成されたものである。タップ２はｎＭＩＳが形成されるｐ型ウェル領域ＰＷに基準電位Ｖｓｓを供給し、一定の電位に固定するように構成されている。これらの高濃度ｎ型半導体領域ｎ＋、高濃度ｐ型半導体領域ｐ＋およびｎＭＩＳのゲート電極表面には、シリサイド膜１０が形成されている。このシリサイド膜１０は、例えばニッケルシリサイド膜、コバルトシリサイド膜またはプラチナシリサイド膜からなる。その後、これらの領域を覆う層間絶縁膜１１が形成され、層間絶縁膜１１内にコンタクトホール３が形成され、コンタクトホール３内にプラグ１２が形成される。プラグ１２は、チタン、窒化チタンまたはこれらの積層膜からなる。
【００３４】
また、図１Ｂでは、ｐＭＩＳのソース領域を電源電位Ｖｄｄのタップ２まで延在し、ｎＭＩＳのソース領域を基準電位Ｖｓｓのタップ２まで延在している。これにより、配線層を用いずに、シリサイド膜を用いて電源電位Ｖｄｄまたは基準電位Ｖｓｓを直接ソース領域に接続している。この場合、配線層を用いないので、配線レイアウトの自由度を高めることができる。
【００３５】
また、ｎＭＩＳの駆動電流を増加させる目的で、図１Ｂの上下方向（Ａ−Ａ’方向）において、ｐ型ウェル領域ＰＷの幅をｎ型ウェル領域ＮＷの幅よりも広くしても良い。
【００３６】
また、１層目の配線Ｍ１は、層間絶縁膜１３に形成された溝内に、バリアメタル膜および銅を主体とする導電性膜が埋め込まれて形成されている。バリアメタル膜は、タンタル、窒化タンタルまたはそれらの積層膜からなる。また、２層目の配線以降についても、同様の構成である。また、本実施の形態１では、配線とプラグとを別々に形成しているが、先にコンタクトホールと配線用の溝を形成し、その後、バリアメタル膜および銅を主体とする導電性膜を埋め込むことで、一体化して形成しても良い。
【００３７】
インバータ回路１は、電源電位や接地電位をとるための拡散層であるタップ２をスタンダードセルの高さ方向の上下にそれぞれ備えている。タップ２はセルの幅方向に沿って形成されており、一方のタップ２に電源電位Ｖｄｄが供給され、他方のタップ２に基準電位Ｖｓｓ（ＧＮＤ）が供給される。このタップ２上には電源電位用または接地電位用の１層目の配線Ｍ１が形成されており、コンタクトホール３を通してタップ２と電気的に接続されている。
【００３８】
インバータ回路１は１入力１出力の基本論理回路であり、入力の反転を出力する。本実施の形態１によるインバータ回路１はｎＭＩＳおよびｐＭＩＳから構成されるＣＭＩＳインバータを例示している。ｎＭＩＳのゲート電極４ＮとｐＭＩＳのゲート電極４Ｐとは、これらゲート電極４Ｎ，４Ｐと同一層の導電体膜によって接続されており、インバータ回路１の入力端子となる。すなわち、ゲート電極４Ｎ，４Ｐは一体化して形成されている。この入力端子にはコンタクトホール３を通して１層目の配線Ｍ１が接続されている。
【００３９】
ゲート電極４Ｎ，４Ｐを構成する導電体膜は、例えば多結晶シリコン膜である。ゲート電極４Ｎには燐または砒素などのｎ型導電性の不純物が導入されており、ゲート電極４Ｐにはボロンまたはフッ化ボロンなどのｐ型導電性の不純物が導入されている。また、ｎＭＩＳのドレインとｐＭＩＳのドレインとはコンタクトホール３を通して、１層目の配線Ｍ１によって接続されており、インバータ回路１の出力端子となる。このように、インバータ回路１は、２層目以上の配線を用いずに１層目の配線Ｍ１のみで回路形成されている。
【００４０】
２入力ＮＡＮＤ回路６も同様に、タップ２をセルの高さ方向の上下にそれぞれ備えており、一方のタップ２に電源電位Ｖｄｄが供給され、他方のタップ２に基準電位Ｖｓｓ（ＧＮＤ）が供給される。また、このタップ２上には電源電位用または基準電位用の１層目の配線Ｍ１が形成されており、コンタクトホール３を通してタップ２と電気的に接続されている。セルの高さ方向に配列された２入力ＮＡＮＤ回路６とインバータ回路１とは、電源電位Ｖｄｄを供給するタップ２を共有している。
【００４１】
２入力ＮＡＮＤ回路６は多入力１出力の基本論理回路であり、すべての入力端子に「１」が入力されたときのみ「０」を出力する。２入力ＮＡＮＤ回路６は、ＣＭＩＳインバータのｎＭＩＳ側に同じｎＭＩＳを直列に接続し、ｐＭＩＳ側に同じｐＭＩＳを並列に接続し、そのＣＭＩＳインバータに追加したｎＭＩＳのゲート電極とｐＭＩＳのゲート電極とを接続してもう１つの入力端子としている。ｎＭＩＳのゲート電極７Ｎ１とｐＭＩＳのゲート電極７Ｐ１とは、これらゲート電極７Ｎ１，７Ｐ１と同一層の導電体膜によって接続されており、２入力ＮＡＮＤ回路６の１つの入力端子となる。すなわち、ゲート電極７Ｎ１，７Ｐ１は一体化して形成されている。同様に、ｎＭＩＳのゲート電極７Ｎ２とｐＭＩＳのゲート電極７Ｐ２とは、これらゲート電極７Ｎ２，７Ｐ２と同一層の導電体膜によって接続されており、２入力ＮＡＮＤ回路６のもう１つの入力端子となる。すなわち、ゲート電極７Ｎ２，７Ｐ２は一体化して形成されている。
【００４２】
ゲート電極７Ｎ１，７Ｎ２，７Ｐ１，７Ｐ２を構成する導電体膜は、例えば多結晶シリコン膜である。ゲート電極７Ｎ１，７Ｎ２には、燐または砒素などのｎ型導電性の不純物が導入されており、ゲート電極７Ｐ１，７Ｐ２には、ボロンまたはフッ化ボロンなどのｐ型導電性の不純物が導入されている。２つの入力端子にはコンタクトホール３を通して、それぞれ１層目の配線Ｍ１が接続されている。また一方のｎＭＩＳのドレインとｐＭＩＳのドレインとの接続には１層目の配線Ｍ１を用いる。このように、２入力ＮＡＮＤ回路６は、２層目以上の配線を用いずに１層目の配線Ｍ１のみで回路形成されている。
【００４３】
インバータ回路１の出力端子と２入力ＮＡＮＤ回路６の一方の入力端子との接続には、２層目以上の配線を用いずに、ｎＭＩＳのゲート電極４Ｎ，７Ｎ１，７Ｎ２またはｐＭＩＳのゲート電極４Ｐ，７Ｐ１，７Ｐ２と同一層の導電体膜を用いる。すなわち、インバータ回路１のスタンダードセル内に、インバータ回路１を構成するｎＭＩＳのゲート電極４ＮまたはｐＭＩＳのゲート電極４Ｐと同一層の導電体膜からなる配線（以下、単に導電体膜からなる配線と記す）８を配置する。この導電体膜からなる配線８に、インバータ回路１の出力端子（ｎＭＩＳのドレインとｐＭＩＳのドレイン）に接続された１層目の配線Ｍ１をコンタクトホール３を通して接続し、さらに、２入力ＮＡＮＤ回路６の一方の入力端子（ｎＭＩＳのゲート電極７Ｎ２とｐＭＩＳのゲート電極７Ｐ２）を接続する。すなわち、配線８とゲート電極７Ｎ２，７Ｐ２とは一体化して形成されている。従って、インバータ回路１の出力端子と２入力ＮＡＮＤ回路６の入力端子との接続に２層目の配線を用いないことから、その座標に２層目の配線からなる通り抜け配線を配置することができる。また、通り抜け配線が配置できることから、迂回する余分な２層目の配線を形成する必要がなくなり、２層目の配線の使用頻度を７％程度少なくすることが可能となる。
【００４４】
これにより、例えば２層目の配線が密集した場合においても、スタンダードセルの面積を広くすることなくまたはその座標を迂回させることなく２層目の配線を配置することができるので、半導体集積回路装置の集積度を向上させることができる。また、２層目の配線の迂回による配線容量の増大を防ぐことができるので、半導体集積回路装置の動作電力の削減または動作速度の向上を図ることができる。ここでの説明は省略しているが、セルの幅方向に配置された２つのスタンダードセルは１層目の配線Ｍ１を用いて電気的に接続される。
【００４５】
図９は、図１ＢのＢ−Ｂ’線に沿った断面図である。前述したように、配線８とゲート電極７Ｎ２，７Ｐ２とは一体化して形成されている。この一体化したゲート電極は、タップ２（Ｖｄｄ）を横断するように設けられている。一体化したゲート電極のうち、配線８にあたる部分は、タップ２（Ｖｄｄ）より下の領域に設けられており、素子分離領域９上に位置している。また、配線８は、図１Ｂの左右のゲート電極４Ｐ，４Ｎの間に位置している。
【００４６】
この配線８は、ＭＩＳＦＥＴ上に形成される層間絶縁膜の平坦性を向上させる目的で形成されている。すなわち、ゲート電極４Ｐ，４Ｎの間隔が広すぎる領域に設けられており、ダミーゲート電極として機能している。このダミーゲート電極により、各ゲート電極の間隔がほぼ一定となり、層間絶縁膜の下地となるゲート電極の疎密差が少なくなる。その結果、層間絶縁膜の厚さの均一性が保たれるので、半導体装置の信頼性が増すことになる。
【００４７】
しかし、本実施の形態１における配線８は、図１１（ｂ）の課題に示したダミーゲート電極ＤＧとは異なり、他のＭＩＳＦＥＴと接続するための配線の役割も担っている。図９に示すように、配線８上にはコンタクトホール３およびプラグ１２が設けられており、１層目の配線Ｍ１と接続している。
【００４８】
また、本実施の形態１では、配線８はゲート電極７Ｐ２側に形成されているので、ゲート電極７Ｐ２と同様に、ｐ型の導電性の不純物が導入されている。また、配線８の表面にはシリサイド膜が形成されている。一体化されたゲート電極の場合、ｎ型不純物とｐ型不純物との境界部分において、シリサイド膜の凝集が起こりやすくなる場合があり、シリサイド膜が断線する場合がある。従って、一体化されたゲート電極では、出来る限りｎ型不純物とｐ型不純物の境界部分を作らないことが好ましい。よって、本実施の形態１では、一体化されたゲート電極のうち、配線８とゲート電極７Ｐ２とを同一の導電型としている。
【００４９】
つまり、何も考慮しなければ、ｎ型ウェル領域ＮＷ上の配線８には、ゲート電極４Ｐと同様にｐ型の不純物が導入され、ｐ型ウェル領域ＰＷ上の配線８には、ゲート電極４Ｎと同様にｎ型の不純物が導入されることになる。そうすると、配線８にｎ型の不純物とｐ型の不純物との境界部分が形成されることになるので、上記のシリサイド膜の凝集の問題が発生する確率が高まることとなる。以上より、配線８は、ゲート電極７Ｐ２と同一の導電型の不純物で構成されていることがより好ましい。また、これらのゲート電極の導電型は、ゲート電極へのイオン注入と、ソース領域およびドレイン領域を形成する際のイオン注入によって導入される不純物で決定されるが、できるだけ、ゲート電極７Ｐ２と同様となることが好ましい。すなわち、配線８には、低濃度ｐ型半導体領域および高濃度ｐ型半導体領域ｐ＋を形成する際の不純物のみを導入し、低濃度ｎ型半導体領域および高濃度ｎ型半導体領域ｎ＋を形成する際の不純物は導入しないようにすることが好ましい。
【００５０】
ところで、インバータ回路１の出力端子と２入力ＮＡＮＤ回路６の入力端子との接続に導電体膜からなる配線８を用いた場合、インバータ回路１と２入力ＮＡＮＤ回路６とが共有するタップ２を導電体膜からなる配線８が跨ぐことになる。タップ２はウェルと同じ導電型の拡散層から形成されていることから、この交差領域にＭＩＳＦＥＴが形成されてしまう。しかし、このＭＩＳＦＥＴが半導体集積回路装置の動作に影響を及ぼすことはないと考えられることから、タップ２上に導電体膜からなる配線８を配置したままでもよい。本実施の形態１では、図１Ｂおよび図８に示すように、タップ２（Ｖｄｄ）は、ｎ型ウェル領域ＮＷと高濃度ｎ型半導体領域ｎ＋とから形成されている。従って、タップ２を横断する配線８が形成されても、ディプレッション型のＭＩＳＦＥＴとなるため、タップ２（Ｖｄｄ）は導通が確保される。しかし、配線８に供給される電位が強く、その影響が懸念される場合には、図１に示したように、上記交差領域のタップ２を削除した方が好ましい。
【００５１】
タップ２の削除方法の一例を図２に示す模式図を用いて説明する。まず、２つのスタンダードセルをセルｒｏｗ上段とセルｒｏｗ下段に隣接して配置する。例えばセルｒｏｗ上段が２入力ＮＡＮＤ回路６、セルｒｏｗ下段がインバータ回路１の場合であれば、２入力ＮＡＮＤ回路６の一方の入力端子とインバータ回路１の出力端子とは、導電体膜からなる配線８により接続されてタップ２上に導電体膜からなる配線８が配置される。次に、タップ２上のＭＩＳＦＥＴを図形認識させる。タップ２上にＭＩＳＦＥＴが図面認識されると、図形認識されたＭＩＳＦＥＴ下のタップ２を構成する拡散層が消去される。このような簡易な図形処理により、タップ２と導電体膜からなる配線８との交差領域のタップ２を削除することができる。
【００５２】
なお、導電体膜からなる配線８に多結晶シリコン膜を用いる場合、その抵抗は金属膜からなる２層目の配線よりも抵抗が高くなる。そのため、図３の模式図に示すように、セルの高さ方向に隣接して配置されるスタンダードセル間の結線には導電体膜からなる配線８を用い、セルの高さ方向に１つ以上のスタンダードセルを挟んで配置されるスタンダードセル間の結線には２層目の配線Ｍ２または３層目以上の配線を用いることが好ましい。
【００５３】
（実施の形態２）
本実施の形態２によるスタンダードセルの配置の一例を図４を用いて説明する。図４は、セルの幅方向に配置された２つのフリップフロップ回路の配置を示す説明図であり、フリップフロップ回路をパターンで表した図である。
【００５４】
図４に示すように、フリップフロップ回路２１は、電源電位や接地電位をとるための拡散層であるタップ２２をセルの高さ方向の上下にそれぞれ備えている。タップ２２は、前述の実施の形態１で示したタップ２と同様の構成であり、セルの幅方向（セルの高さ方向と直交する方向）に沿って形成されている。一方のタップ２２には電源電位Ｖｄｄが供給され、他方のタップ２２には基準電位Ｖｓｓ（ＧＮＤ）が供給される。このタップ２２上には１層目の配線Ｍ１が形成されており、コンタクトホール２３を通してタップ２２と電気的に接続されている。
【００５５】
また、図４に示すように、セルの幅方向に配置された２つのフリップフロップ回路２１は、一方のセルを左右対称に折り返すように配置している。すなわち、一方のセルを、セルの幅方向に反転させるように配置している。そして、一方のフリップフロップ回路２１を右側に１ピッチずらし、他方のフリップフロップ回路２１を左側に１ピッチずらして重ねたオーバーラップ配置されている。すなわち、一方のフリップフロップ回路２１の端部に配置されたＭＩＳＦＥＴのソース領域と、他方のフリップフロップ回路２１の端部に配置されたＭＩＳＦＥＴのソース領域とを共通にしている。図４では、共通のソース領域として、拡散層２５Ｖと拡散層２５Ｇとを図示している。また、これにより、前述の図１２に示した中央部のダミーゲート電極ＤＧも配置する必要が無くなる。
【００５６】
また、図１０は図４のＣ−Ｃ’線に沿った断面図を示しており、インバータ２４Ａ，２４Ｂのソース領域を共通化した際の、ソース領域の断面図を示している。拡散層２５Ｖは電源電位Ｖｄｄのタップ２２まで延在し、拡散層２５Ｇは基準電位Ｖｓｓ（ＧＮＤ）のタップ２２まで延在している。これにより、配線層を用いずに、シリサイド膜を用いて電源電位Ｖｄｄまたは基準電位Ｖｓｓを直接ソース領域に接続している。この場合、配線層を用いないので、配線レイアウトの自由度を高めることができる。
【００５７】
このようにして、図４に示した本実施の形態２によるオーバーラップ配置を採用した２つのフリップフロップ回路２１の配置例は、前述の図１２に示した従来のオーバーラップ配置を採用しない２つのフリップフロップ回路２１ａの配置例と比較すると、セルの幅方向の長さを２ピッチ短くすることができる。例えばオーバーラップ配置を採用しない２つのフリップフロップ回路２１ａのセルの幅方向のピッチが４２ピッチであり、オーバーラップ配置を採用することにより２つのフリップフロップ回路２１のセルの幅方向のピッチが４０ピッチとなった場合は、セルの幅方向の長さは４％程度縮小する。
【００５８】
オーバーラップさせる領域は、セルの幅方向の左側または右側に配置されるスタンダードセルの電源部分が望ましい。すなわち、フリップフロップ回路２１を構成するＭＩＳＦＥＴのソース領域を共通化させることが望ましい。本実施の形態２によるオーバーラップ配置された２つのフリップフロップ回路２１では、セルの幅方向の左側または右側に配置された電源電位Ｖｄｄに接続される電源用の拡散層および基準電位Ｖｓｓ（ＧＮＤ）に接続される接地用の拡散層をオーバーラップさせている。
【００５９】
図４に示すように、２つのフリップフロップ回路２１が接する部分（紙面上左に配置された第１フリップフロップ回路２１Ａでは右側、紙面上右に配置された第２フリップフロップ回路２１Ｂでは左側）には、フリップフロップ回路２１の内部で反転信号を形成するインバータが配置されている。紙面上左に配置された第１フリップフロップ回路２１Ａの右側に配置された第１インバータ２４Ａの右端には電源用の拡散層２５Ｖと接地用の拡散層２５Ｇとが配置されており、紙面上右に配置された第２フリップフロップ回路２１Ｂの左側に配置された第２インバータ２４Ｂの左端には電源用の拡散層２５Ｖと接地用の拡散層２５Ｇとが配置されている。第１インバータ２４Ａの電源用の拡散層２５Ｖと第２インバータ２４Ｂの電源用の拡散層２５Ｖとはオーバーラップして形成されており、電源電位Ｖｄｄが供給されるタップ２２に接続している。同様に、第１インバータ２４Ａの接地用の拡散層２５Ｇと第２インバータ２４Ｂの接地用の拡散層２５Ｇとはオーバーラップして形成されており、基準電位Ｖｓｓ（ＧＮＤ）が供給されるタップ２２に接続している。
【００６０】
本実施の形態２によるスタンダードセルの配置の他の例を図５（ａ）および（ｂ）を用いて説明する。図５（ａ）は、本実施の形態２によるオーバーラップ配置を採用したセルの幅方向に配置された１つのインバータ回路と１つのフリップフロップ回路の配置を示す説明図であり、図５（ｂ）は、従来のオーバーラップ配置を採用しないセルの幅方向に配置された１つのインバータ回路と１つのフリップフロップ回路の配置を示す説明図である。両図ともに、インバータ回路およびフリップフロップ回路をパターンで表している。
【００６１】
前述の図４に示した２つのフリップフロップ回路２１の配置と同様に、本実施の形態２によるインバータ回路２６とフリップフロップ回路２７とはミラー配置され、かつ、互いに１ピッチずつずらして重ねられたオーバーラップ配置されている。従って、図５（ａ）に示した本実施の形態２によるオーバーラップ配置を採用したインバータ回路２６およびフリップフロップ回路２７の配置例は、図５（ｂ）に示した従来のオーバーラップ配置を採用しないインバータ回路２６ａおよびフリップフロップ回路２７ａの配置例と比較すると、セルの幅方向の長さを２ピッチ短くすることができる。例えばオーバーラップ配置を採用しないインバータ回路２６ａおよびフリップフロップ回路２７ａのセルの幅方向のピッチが２４ピッチであり、オーバーラップ配置を採用することによりインバータ回路２６ａおよびフリップフロップ回路２７ａのセルの幅方向のピッチが２２ピッチとなった場合は、セルの幅方向の長さは４％程度縮小する。
【００６２】
本実施の形態２によるオーバーラップ配置されたインバータ回路２６およびフリップフロップ回路２７では、セルの幅方向の左側または右側に配置された電源電位Ｖｄｄに接続される電源用の拡散層および基準電位Ｖｓｓ（ＧＮＤ）に接続される接地用の拡散層をオーバーラップさせている。
【００６３】
図５（ａ）に示すように、インバータ回路２６と接する側のフリップフロップ回路２７には、反転信号を形成するインバータが配置されている。このインバータの左端（インバータ回路２６と接する側）には電源用の拡散層２８Ｖと接地用の拡散層２８Ｇとが配置されている。インバータ回路２６の電源用の拡散層２８Ｖとフリップフロップ回路２７のインバータの電源用の拡散層２８Ｖとはオーバーラップして形成されており、電源電位Ｖｄｄが供給されるタップ２２に接続している。同様に、インバータ回路２６の接地用の拡散層２８Ｇとフリップフロップ回路２７のインバータの接地用の拡散層２８Ｇとはオーバーラップして形成されており、基準電位Ｖｓｓ（ＧＮＤ）が供給されるタップ２２に接続している。
【００６４】
次に、本実施の形態２による自動レイアウトによるスタンダードセルのオーバーラップ配置の方法について図６および図７を用いて説明する。図６は、本実施の形態２によるスタンダードセルの配置方法の流れを模式的に示した説明図、図７はフリップフロップ回路の一例を示すパターン図である。
【００６５】
まず、スタンダードセルの設計データを持つ第１枠Ｆ１を用意し、電源部分が共有化できるスタンダードセルの設計データを持つ第２枠Ｆ２を用意し、これらをセルライブラリに登録する（図６（ａ））。第２枠Ｆ２に設計される基本論理回路や機能回路では、その右端部または左端部に共有化に適した電源部分のパターンが形成されており、第２枠Ｆ２にはオーバーラップ配置の可能性情報が保持されている。第２枠Ｆ２のセルの幅方向のピッチは、第１枠Ｆ１のセルの幅方向のピッチよりも１ピッチ短く設計されている。
【００６６】
例えば図７に示すフリップフロップ回路では、第１枠Ｆ１内にはフリップフロップ回路が全て収まっており、第１枠Ｆ１内でフリップフロップ回路が完結している。これに対して、第２枠Ｆ２内ではフリップフロップ回路が完結せず、紙面上左側に設けられたインバータの電源用の拡散層および接地用の拡散層に、共有化に適した電源部分のパターンが形成されている。
【００６７】
次に、第１枠Ｆ１のみをセルライブラリから取り出し、配置プログラムに従って適切に配置することによって機能ブロックを構成する（図６（ｂ））。次に、セルの幅方向に隣接する２つの第１枠Ｆ１のうち、２つの第２枠Ｆ２に置き換えることが可能なセルを選択し、第１枠Ｆ１を第２枠Ｆ２へ置き換える（図６（ｃ））。第２枠Ｆ２に置き換えられない第１枠Ｆ１は、置き換えられることなく、そのまま配置される。次に、第２枠Ｆ２の配置を補正することにより隣接する第２枠Ｆ２を接近させて配置し、第１枠Ｆ１を第２枠Ｆ２へ置き換えることによって生じた隙間を埋める（図６（ｄ））。これにより、機能ブロック内の第１枠Ｆ１および第２枠Ｆ２の配置が完成する。
【００６８】
その後、第１枠Ｆ１内の設計データまたは第２枠Ｆ２内の設計データを基に、配線プログラムに従って機能ブロック内のスタンダードセルの相互配線、機能ブロックの入出力端子、電源配線および接地配線などを適切に行い、機能ブロックの配置および配線を完成させる。
【００６９】
なお、オーバーラップ配置を採用する基本論理回路または機能回路としては、特に限定されるものではないが、前述したフリップフロップ回路、インバータ回路の他に、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路またはＸＮＯＲ回路などの比較的使用頻度が高い基本論理回路とすることが望ましい。これは、オーバーラップ配置を採用する基本論理回路または機能回路の種類を増やすことにより、配置の混乱が生じることが懸念されるためである。オーバーラップ配置を採用する基本論理回路または機能回路を限定したとしても、比較的使用頻度が高い基本論理回路に適用することにより、確実に半導体集積回路装置の面積を縮小することができる。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７１】
例えば、前記実施の形態１および２を組み合わせて実施することも可能である。その場合、タップ２の延在方向におけるセル面積の縮小を、さらに効果的に行うことができる。
【００７２】
また、前記実施の形態１および２では、スタンダードセルとして７ピッチセルを例に説明したが、これに限定されるものではなく、９ピッチセル、８ピッチセル、６ピッチセルまたは５ピッチセルとしても良く、同様の効果を得ることができる。
【００７３】
また、前記実施の形態１および２では、ｐＭＩＳおよびｎＭＩＳのゲート電極を多結晶シリコン膜で形成する例を示したが、これに限られるものではなく、例えば金属膜で形成してもよい。そのような金属膜としては、Ｔｉ、ＴｉＮ、ＰｔまたはＡｌ等が挙げられる。
【００７４】
また、前記実施の形態１および２では、ゲート絶縁膜を酸化シリコン膜で形成した例を示したが、これに限られるものではなく、例えば窒化シリコン膜よりも高い誘電率を有する膜で形成してもよい。そのような高誘電率膜としては、ＨｆＯ、ＨｆＡｌＯ、ＨｆＳｉＡｌＯ、ＨｆＳｉＯ、ＺｒＯ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＬａＯ、ＬａＳｉＯ、ＴａＯまたはＴｉＯ等が挙げられる。
【産業上の利用可能性】
【００７５】
本発明の半導体集積回路装置は、小型化の進んだスタンダードセルから形成された集積回路を有する半導体集積回路装置に適用することができる。
【図面の簡単な説明】
【００７６】
【図１Ａ】本発明の実施の形態１によるスタンダードセルの配置の一例の説明図であり、スタンダードセルを回路記号で表した図である。
【図１Ｂ】本発明の実施の形態１によるスタンダードセルの配置の一例の説明図であり、スタンダードセルをパターンで表した要部平面図である。
【図１Ｃ】本発明の実施の形態１によるスタンダードセルの配置の一例の説明図であり、図１Ｂにおける活性領域およびゲート電極のみを示す簡略図である。
【図２】本発明の実施の形態１によるタップの削除方法の一例を説明する模式図である。
【図３】本発明の実施の形態１による２層目の配線と導電体膜からなる配線との使用例を示した模式図である。
【図４】本発明の実施の形態２によるスタンダードセルの配置の一例の説明図であり、スタンダードセルをパターンで表した図である。
【図５】本実施の形態２によるスタンダードセルの配置の他の例の説明図であり、（ａ）は、本実施の形態２によるオーバーラップ配置を採用したセルの幅方向に配置された１つのインバータ回路と１つのフリップフロップ回路の配置を示す説明図、（ｂ）は、従来のオーバーラップ配置を採用しないセルの幅方向に配置された１つのインバータ回路と１つのフリップフロップ回路の配置を示す説明図である。
【図６】本実施の形態２によるスタンダードセルの配置方法の流れを模式的に示した説明図である。
【図７】本実施の形態２によるフリップフロップ回路の一例を示すパターン図である。
【図８】図１ＢのＡ−Ａ’線に沿った断面図である。
【図９】図１ＢのＢ−Ｂ’線に沿った断面図である。
【図１０】図４のＣ−Ｃ’線に沿った断面図である。
【図１１】本発明者が検討したスタンダードセルの配置の一例を示す説明図であり、（ａ）はスタンダードセルを回路記号で表した図、（ｂ）はスタンダードセルをパターンで表した図である。
【図１２】本発明者が検討したスタンダードセルの配置の一例を示す説明図であり、スタンダードセルをパターンで表した図である。
【符号の説明】
【００７７】
１，１ａ インバータ回路
２ タップ
３ コンタクトホール
４Ｎ，４Ｐ ゲート電極
６，６ａ ２入力ＮＡＮＤ回路
７Ｎ１，７Ｎ２ ゲート電極
７Ｐ１，７Ｐ２ ゲート電極
８ 導電体膜からなる配線（ダミーゲート電極）
９ 素子分離領域
１０ シリサイド膜
１１ 層間絶縁膜
１２ プラグ
１３ 層間絶縁膜
２１，２１ａ フリップフロップ回路
２１Ａ 第１フリップフロップ回路
２１Ｂ 第２フリップフロップ回路
２２ タップ
２３ コンタクトホール
２４Ａ 第１インバータ
２４Ｂ 第２インバータ
２５Ｖ 電源用の拡散層
２５Ｇ 接地用の拡散層
２６，２６ａ インバータ回路
２７，２７ａ フリップフロップ回路
２８Ｖ 電源用の拡散層
２８Ｇ 接地用の拡散層
ＤＧ ダミーゲート電極
Ｆ１ 第１枠
Ｆ２ 第２枠
Ｍ１ １層目の配線
Ｍ２ ２層目の配線
ｎ＋ 高濃度ｎ型半導体領域
ＮｉＳＯ ｎ型半導体領域
ＮＷ ｎ型ウェル領域
ｐ−ｓｕｂ ｐ型半導体基板
ｐ＋ 高濃度ｐ型半導体領域
ＰＷ ｐ型ウェル領域
Ｖｄｄ 電源電位
Ｖｓｓ（ＧＮＤ） 基準電位
【技術分野】
【０００１】
本発明は、半導体集積回路装置および半導体集積回路装置の製造方法に関し、特に、複数のスタンダードセルを配列して構成されるセルアレイを含む機能装置を備えた半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路装置のレイアウト設計にあたり、給電用の拡散層を一方向に延在させ、その間に所望の回路を構成するＭＯＳトランジスタを配置することで、それらをセルとして認識している。このようなセルのレイアウトの一例については、例えば特開２００６−２５３３７５号公報（特許文献１）に記載されている。また、一方向に延在するように形成された給電用の拡散層を、「タップ」と称することもある。
【０００３】
また、特開２００６−２２８９８２号公報（特許文献２）には、回路を形成するための回路用拡散層を有するスタンダードセルを複数配列する半導体集積回路において、隣接するスタンダードセル同士の回路用拡散層が予め定められた拡散層間隔で配置されるとともに位相シフトによって互いに異なる位相で形成される場合に、その隣接する回路用拡散層の近傍において電源電位または接地電位をとるためのタップ用拡散層を非連続的に形成する技術が開示されている。それにより、パターンの解像度を低下させることなく、位相矛盾等の不具合なく比較的容易にパターンを高集積化している。
【特許文献１】特開２００６−２５３３７５号公報
【特許文献２】特開２００６−２２８９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
セルライブラリに登録されているスタンダードセルをアルゴリズムによってセルの高さ方向またはセルの幅方向に配置および配線することによりセルアレイが形成される。
【０００５】
本発明者が使用している従来のアルゴリズムでは、セルの高さ方向の結線に２層目の配線または３層目の配線を用いている。しかし、この配線方法では、通り抜け配線を通過させる座標（配線チャンネル）が失われてしまい、半導体集積回路装置の集積度の向上の妨げとなる場合がある。
【０００６】
図１１は、本発明者が検討したセルの高さ方向に配置された２つのスタンダードセルの配置の一例を示す説明図である。図１１（ａ）はスタンダードセルを回路記号で表した図、図１１（ｂ）はスタンダードセルをパターンで表した図である。セルｒｏｗ上段には２入力ＮＡＮＤ回路が配置され、セルｒｏｗ下段にはインバータ回路が配置されている。
【０００７】
セルｒｏｗ上段の２入力ＮＡＮＤ回路６ａのゲート電極７Ｎ２，７Ｐ２とセルｒｏｗ下段のインバータ回路１ａの出力とを接続する場合は、タップ２（Ｖｄｄ）上に配置される１層目の配線Ｍ１とのショートを避けるために２層目の配線Ｍ２を用いる。しかし、２層目の配線Ｍ２を用いることで、この座標には２層目の配線Ｍ２からなる通り抜け配線を配置することができない。そのため、例えば２層目の配線Ｍ２が密集した場合には、スタンダードセルの面積を広げるまたはその座標を迂回させて２層目の配線Ｍ２を配置するなどの方法によって２入力ＮＡＮＤ回路６ａとインバータ回路１ａとを結線しなくてはならない。その結果、セルアレイの微細化が難しくなり、半導体集積回路装置の集積度の向上の妨げとなっている。
【０００８】
また、図１１（ｂ）における左右のゲート電極４Ｐ，４Ｎの間には、ゲート電極４Ｎ，４Ｐと同層のダミーゲート電極ＤＧが形成されている。このダミーゲート電極ＤＧは、ＭＩＳＦＥＴ上に形成される層間絶縁膜の平坦性を向上させる目的で形成されている。すなわち、ゲート電極４Ｐ，４Ｎの間隔が広すぎる領域に設けられている。このダミーゲート電極ＤＧにより、各ゲート電極の間隔がほぼ一定となり、層間絶縁膜の下地となるゲート電極の疎密差が少なくなる。その結果、層間絶縁膜の厚さの均一性が保たれるので、半導体装置の信頼性が増すことになる。また、このダミーゲート電極ＤＧは、いずれのＭＩＳＦＥＴとも接続しておらず、インバータを構成する回路に寄与していない。
【０００９】
また、本発明者が使用している従来のアルゴリズムでは、セルの幅はスタンダードセル内に部品の全てが収まることを前提に定義されており、スタンダードセル内で基本論理回路または基本機能回路が完結していることが前提となる。
【００１０】
図１２は、本発明者が検討したセルの幅方向に配置された２つのスタンダードセルの配置の一例を示す説明図であり、スタンダードセルをパターンで表した図である。ここでは、スタンダードセルとしてフリップフロップ回路を例示している。
【００１１】
２つのフリップフロップ回路２１ａはオーバーラップせずに配置されている。そのため、２つのフリップフロップ回路２１ａをセルの幅方向に並べた場合には、セルの幅×２の面積を必要とする。フリップフロップ回路２１ａの左側はフリップフロップ回路２１ａの内部で反転信号を形成するインバータであり、その左端にはタップ２２に繋がる電源用（ソース用）の拡散層が配置されている。この電源用の拡散層は他の回路においても電源用の拡散層として活用することが可能ではある。しかし、スタンダードセルの境界条件が複雑となるため、電源用の拡散層の共有化は行われていない。すなわち、スタンダードセルは枠を単位として設計しているために、共有化できる部分があったとしても、その部分は隣接して配列されたスタンダードセル間において互いに分離して扱われている。また、スタンダードセルの境界部分には、ダミーゲート電極ＤＧが形成されている。ダミーゲート電極ＤＧは、図１２の左端、中央および右端に図示されている。ダミーゲート電極ＤＧは、いずれのＭＩＳＦＥＴとも接続しておらず、フリップフロップを構成する回路に寄与していない。従って、デザインルールの変更などがない限り、セルの幅方向のスタンダードセルの微細化は難しく、スタンダードセルを他のスタンダードセルと共有化ができない枠として扱うこの方法では、半導体集積回路装置の集積度の向上を図ることができない。
【００１２】
本発明の目的は、半導体集積回路装置の集積度の向上を図ることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１５】
この実施の形態は、複数のスタンダードセルを配列したセルアレイを含む半導体集積回路装置である。セルの高さ方向に隣接して上下段に配置される２つのスタンダードセルは、１層目の配線よりも下層の導電体膜を用いて電気的に接続され、セルの高さ方向に１つ以上のスタンダードセルを挟んで上下段に配置される２つのスタンダードセルは、２層目以上の配線を用いて電気的に接続されている。
【００１６】
また、この実施の形態は、複数のスタンダードセルを配列したセルアレイを含む半導体集積回路装置である。セルの横方向に隣接して左右段に配置される２つのスタンダードセルはミラー配置され、かつ、一方のスタンダードセルを右側に１ピッチずらし、他方のスタンダードセルを左側に１ピッチずらして重ねたオーバーラップ配置されている。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
半導体集積回路装置の集積度の向上を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型ＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型ＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において説明する１層目の配線および２層目以上の配線は、タングステン膜、アルミニウム合金膜または銅膜などの金属膜によって形成されており、ＭＩＳＦＥＴのゲート電極は、多結晶シリコン膜または多結晶シリコン膜とシリサイド膜との積層膜によって形成されている。
【００２２】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
本実施の形態１によるスタンダードセルの配置の一例を図１Ａおよび図１Ｂを用いて説明する。図１Ａはスタンダードセルを回路記号で表した図、図１Ｂはスタンダードセルをパターンで表した図である。この論理回路では、２入力ＮＡＮＤ回路（セルｒｏｗ上段）とインバータ回路（セルｒｏｗ下段）の２つのスタンダードセルがセルの高さ方向に隣接して配列されている。
【００２４】
半導体集積回路装置の設計で使用するスタンダードセルの種類は数十種である。これらの機能、特性および形状などの幾何学的情報は予めセルライブラリに登録されている。半導体集積回路装置を構成する機能ブロックのレイアウト設計では、セルライブラリに登録されたスタンダードセルを部品として使用して、スタンダードセルの配置とスタンダードセルの相互間の配線とによって論理が構成される。従って、同一のデザインルールや製造プロセスのもとでは、同一のスタンダードセルを使用して設計が行われる。
【００２５】
本実施の形態１において例示する２入力ＮＡＮＤ回路およびインバータ回路はそれぞれ１つのスタンダードセルとして前述したセルライブラリに登録されている。図１Ｂの一点破線で枠取りした部分の縦横（セルの高さとセルの幅）の寸法及び端子の座標などが、セルライブラリに登録される幾何学的情報である。
【００２６】
なお、本実施の形態１においては、一方向に延在するように形成された給電用の拡散層を、「タップ２」と称する。また、上下のタップ２間に複数のＭＩＳＦＥＴを配置している。これら複数のＭＩＳＦＥＴは、所望の回路の一部を構成する。上述のスタンダードセルとは、所望の回路を構成するために、これら複数のＭＩＳＦＥＴが１層目の配線Ｍ１によって結線されたものを指す。例えば、図１Ａおよび図１Ｂに示す２入力ＮＡＮＤ回路のスタンダードセルは、上下に配置されたタップ２と、各ゲート電極７Ｎ１，７Ｐ１，７Ｎ２，７Ｐ２と、各ソース領域と、各ドレイン領域とを有する４つのＭＩＳＦＥＴと、各ＭＩＳＦＥＴとを結線する１層目の配線Ｍ１によって構成されている。ここで、各ＭＩＳＦＥＴを結線する配線には、必要であれば２層目の配線Ｍ２や、さらに上層の配線層を使用してもよい。なお、セルの高さ方向にスタンダードセルが隣接する場合、タップ２は上下に隣接するセルで共通となり、２つのタップ２が隣接して配置されることはない。
【００２７】
また、本実施の形態１で言うセルの高さは、タップ２と直行する方向のセルの長さであり、１つのセルの一端のタップ２の中心から、そのセルの他端のタップ２の中心までの距離のことである。言い換えれば、一端のタップ２に配置されたコンタクトホール３の中心から、他端のタップ２に配置されたコンタクトホール３の中心までの距離である。
【００２８】
また、本実施の形態１では、セルの例として７ピッチセルを挙げる。この７ピッチセルは、上下に配置されたタップ２間を６本の２層目の配線Ｍ２が通過可能である。これに、片方のタップ２上の２層目の配線Ｍ２を加えて、７本の２層目の配線Ｍ２が通過可能なセルとしている。
【００２９】
図８には、図１ＢのＡ−Ａ’線に沿った要部断面図が示されている。ｐ型半導体基板ｐ−ｓｕｂには、ｎ型半導体領域ＮｉＳＯが形成されており、ｎ型半導体領域ＮｉＳＯによって、各半導体素子が形成されるウェル領域が分離されている。ｎ型半導体領域ＮｉＳＯには、ｎ型ウェル領域ＮＷとｐ型ウェル領域ＰＷとが形成されている。
【００３０】
ｐ型半導体基板ｐ−ｓｕｂには、素子分離領域９が形成されており、これにより主に半導体素子が形成される活性領域が区画されている。素子分離領域９は、ｐ型半導体基板ｐ−ｓｕｂに形成された溝内に、酸化シリコン膜等の絶縁膜が埋め込まれて形成されている。図１Ｂでは、活性領域を示す領域として、ｐ型ウェル領域ＰＷ、ｎ型ウェル領域ＮＷおよびタップ２を示している。
【００３１】
ｎ型ウェル領域ＮＷには、複数のｐチャネル型電界効果トランジスタ（ｐＭＩＳ）が形成されており、ｐ型ウェル領域ＰＷには、複数のｎチャネル型電界効果トランジスタ（ｎＭＩＳ）が形成されている。ｐＭＩＳおよびｎＭＩＳは、それぞれｐ型半導体基板ｐ−ｓｕｂ上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ｐ型半導体基板ｐ−ｓｕｂ内に形成されたソース領域およびドレイン領域とを有する。ゲート絶縁膜は、例えば、酸化シリコン膜で形成されている。ゲート電極は、例えば、多結晶シリコン膜で形成されている。
【００３２】
ｐＭＩＳのソース領域またはドレイン領域は、ｎ型ウェル領域ＮＷに形成された低濃度ｐ型半導体領域と高濃度ｐ型半導体領域ｐ＋とからなる。本実施の形態１では、説明簡略化のため、ｐＭＩＳのゲート長方向の図示を行っておらず、低濃度ｐ型半導体領域は図示していない。図１ＢのＡ−Ａ’線に沿った断面図である図８において、ｐＭＩＳのドレイン領域である高濃度ｐ型半導体領域ｐ＋を示している。また、電源電位Ｖｄｄのタップ２の表面は、ｎ型ウェル領域ＮＷに形成された高濃度ｎ型半導体領域ｎ＋が形成されている。この領域は、ｎＭＩＳのソース領域およびドレイン領域と同工程で形成されたものである。タップ２はｐＭＩＳが形成されるｎ型ウェル領域ＮＷに電源電位Ｖｄｄを供給し、一定の電位に固定するように構成されている。これらの高濃度ｐ型半導体領域ｐ＋、高濃度ｎ型半導体領域ｎ＋およびｐＭＩＳのゲート電極表面には、シリサイド膜１０が形成されている。このシリサイド膜１０は、例えばニッケルシリサイド膜、コバルトシリサイド膜またはプラチナシリサイド膜からなる。その後、これらの領域を覆う層間絶縁膜１１が形成され、層間絶縁膜１１内にコンタクトホール３が形成され、コンタクトホール３内にプラグ１２が形成される。プラグ１２は、チタン、窒化チタンまたはこれらの積層膜からなる。
【００３３】
ｎＭＩＳのソース領域またはドレイン領域は、ｐ型ウェル領域ＰＷに形成された低濃度ｎ型半導体領域と高濃度ｎ型半導体領域ｎ＋とからなる。本実施の形態１では、説明簡略化のため、ｎＭＩＳのゲート長方向の図示を行っておらず、低濃度ｎ型半導体領域は図示していない。図１ＢのＡ−Ａ’線に沿った断面図である図８において、ｎＭＩＳのドレイン領域である高濃度ｎ型半導体領域ｎ＋を示している。また、基準電位Ｖｓｓのタップ２の表面は、ｐ型ウェル領域ＰＷに形成された高濃度ｐ型半導体領域ｐ＋が形成されている。この領域は、ｐＭＩＳのソース領域およびドレイン領域と同工程で形成されたものである。タップ２はｎＭＩＳが形成されるｐ型ウェル領域ＰＷに基準電位Ｖｓｓを供給し、一定の電位に固定するように構成されている。これらの高濃度ｎ型半導体領域ｎ＋、高濃度ｐ型半導体領域ｐ＋およびｎＭＩＳのゲート電極表面には、シリサイド膜１０が形成されている。このシリサイド膜１０は、例えばニッケルシリサイド膜、コバルトシリサイド膜またはプラチナシリサイド膜からなる。その後、これらの領域を覆う層間絶縁膜１１が形成され、層間絶縁膜１１内にコンタクトホール３が形成され、コンタクトホール３内にプラグ１２が形成される。プラグ１２は、チタン、窒化チタンまたはこれらの積層膜からなる。
【００３４】
また、図１Ｂでは、ｐＭＩＳのソース領域を電源電位Ｖｄｄのタップ２まで延在し、ｎＭＩＳのソース領域を基準電位Ｖｓｓのタップ２まで延在している。これにより、配線層を用いずに、シリサイド膜を用いて電源電位Ｖｄｄまたは基準電位Ｖｓｓを直接ソース領域に接続している。この場合、配線層を用いないので、配線レイアウトの自由度を高めることができる。
【００３５】
また、ｎＭＩＳの駆動電流を増加させる目的で、図１Ｂの上下方向（Ａ−Ａ’方向）において、ｐ型ウェル領域ＰＷの幅をｎ型ウェル領域ＮＷの幅よりも広くしても良い。
【００３６】
また、１層目の配線Ｍ１は、層間絶縁膜１３に形成された溝内に、バリアメタル膜および銅を主体とする導電性膜が埋め込まれて形成されている。バリアメタル膜は、タンタル、窒化タンタルまたはそれらの積層膜からなる。また、２層目の配線以降についても、同様の構成である。また、本実施の形態１では、配線とプラグとを別々に形成しているが、先にコンタクトホールと配線用の溝を形成し、その後、バリアメタル膜および銅を主体とする導電性膜を埋め込むことで、一体化して形成しても良い。
【００３７】
インバータ回路１は、電源電位や接地電位をとるための拡散層であるタップ２をスタンダードセルの高さ方向の上下にそれぞれ備えている。タップ２はセルの幅方向に沿って形成されており、一方のタップ２に電源電位Ｖｄｄが供給され、他方のタップ２に基準電位Ｖｓｓ（ＧＮＤ）が供給される。このタップ２上には電源電位用または接地電位用の１層目の配線Ｍ１が形成されており、コンタクトホール３を通してタップ２と電気的に接続されている。
【００３８】
インバータ回路１は１入力１出力の基本論理回路であり、入力の反転を出力する。本実施の形態１によるインバータ回路１はｎＭＩＳおよびｐＭＩＳから構成されるＣＭＩＳインバータを例示している。ｎＭＩＳのゲート電極４ＮとｐＭＩＳのゲート電極４Ｐとは、これらゲート電極４Ｎ，４Ｐと同一層の導電体膜によって接続されており、インバータ回路１の入力端子となる。すなわち、ゲート電極４Ｎ，４Ｐは一体化して形成されている。この入力端子にはコンタクトホール３を通して１層目の配線Ｍ１が接続されている。
【００３９】
ゲート電極４Ｎ，４Ｐを構成する導電体膜は、例えば多結晶シリコン膜である。ゲート電極４Ｎには燐または砒素などのｎ型導電性の不純物が導入されており、ゲート電極４Ｐにはボロンまたはフッ化ボロンなどのｐ型導電性の不純物が導入されている。また、ｎＭＩＳのドレインとｐＭＩＳのドレインとはコンタクトホール３を通して、１層目の配線Ｍ１によって接続されており、インバータ回路１の出力端子となる。このように、インバータ回路１は、２層目以上の配線を用いずに１層目の配線Ｍ１のみで回路形成されている。
【００４０】
２入力ＮＡＮＤ回路６も同様に、タップ２をセルの高さ方向の上下にそれぞれ備えており、一方のタップ２に電源電位Ｖｄｄが供給され、他方のタップ２に基準電位Ｖｓｓ（ＧＮＤ）が供給される。また、このタップ２上には電源電位用または基準電位用の１層目の配線Ｍ１が形成されており、コンタクトホール３を通してタップ２と電気的に接続されている。セルの高さ方向に配列された２入力ＮＡＮＤ回路６とインバータ回路１とは、電源電位Ｖｄｄを供給するタップ２を共有している。
【００４１】
２入力ＮＡＮＤ回路６は多入力１出力の基本論理回路であり、すべての入力端子に「１」が入力されたときのみ「０」を出力する。２入力ＮＡＮＤ回路６は、ＣＭＩＳインバータのｎＭＩＳ側に同じｎＭＩＳを直列に接続し、ｐＭＩＳ側に同じｐＭＩＳを並列に接続し、そのＣＭＩＳインバータに追加したｎＭＩＳのゲート電極とｐＭＩＳのゲート電極とを接続してもう１つの入力端子としている。ｎＭＩＳのゲート電極７Ｎ１とｐＭＩＳのゲート電極７Ｐ１とは、これらゲート電極７Ｎ１，７Ｐ１と同一層の導電体膜によって接続されており、２入力ＮＡＮＤ回路６の１つの入力端子となる。すなわち、ゲート電極７Ｎ１，７Ｐ１は一体化して形成されている。同様に、ｎＭＩＳのゲート電極７Ｎ２とｐＭＩＳのゲート電極７Ｐ２とは、これらゲート電極７Ｎ２，７Ｐ２と同一層の導電体膜によって接続されており、２入力ＮＡＮＤ回路６のもう１つの入力端子となる。すなわち、ゲート電極７Ｎ２，７Ｐ２は一体化して形成されている。
【００４２】
ゲート電極７Ｎ１，７Ｎ２，７Ｐ１，７Ｐ２を構成する導電体膜は、例えば多結晶シリコン膜である。ゲート電極７Ｎ１，７Ｎ２には、燐または砒素などのｎ型導電性の不純物が導入されており、ゲート電極７Ｐ１，７Ｐ２には、ボロンまたはフッ化ボロンなどのｐ型導電性の不純物が導入されている。２つの入力端子にはコンタクトホール３を通して、それぞれ１層目の配線Ｍ１が接続されている。また一方のｎＭＩＳのドレインとｐＭＩＳのドレインとの接続には１層目の配線Ｍ１を用いる。このように、２入力ＮＡＮＤ回路６は、２層目以上の配線を用いずに１層目の配線Ｍ１のみで回路形成されている。
【００４３】
インバータ回路１の出力端子と２入力ＮＡＮＤ回路６の一方の入力端子との接続には、２層目以上の配線を用いずに、ｎＭＩＳのゲート電極４Ｎ，７Ｎ１，７Ｎ２またはｐＭＩＳのゲート電極４Ｐ，７Ｐ１，７Ｐ２と同一層の導電体膜を用いる。すなわち、インバータ回路１のスタンダードセル内に、インバータ回路１を構成するｎＭＩＳのゲート電極４ＮまたはｐＭＩＳのゲート電極４Ｐと同一層の導電体膜からなる配線（以下、単に導電体膜からなる配線と記す）８を配置する。この導電体膜からなる配線８に、インバータ回路１の出力端子（ｎＭＩＳのドレインとｐＭＩＳのドレイン）に接続された１層目の配線Ｍ１をコンタクトホール３を通して接続し、さらに、２入力ＮＡＮＤ回路６の一方の入力端子（ｎＭＩＳのゲート電極７Ｎ２とｐＭＩＳのゲート電極７Ｐ２）を接続する。すなわち、配線８とゲート電極７Ｎ２，７Ｐ２とは一体化して形成されている。従って、インバータ回路１の出力端子と２入力ＮＡＮＤ回路６の入力端子との接続に２層目の配線を用いないことから、その座標に２層目の配線からなる通り抜け配線を配置することができる。また、通り抜け配線が配置できることから、迂回する余分な２層目の配線を形成する必要がなくなり、２層目の配線の使用頻度を７％程度少なくすることが可能となる。
【００４４】
これにより、例えば２層目の配線が密集した場合においても、スタンダードセルの面積を広くすることなくまたはその座標を迂回させることなく２層目の配線を配置することができるので、半導体集積回路装置の集積度を向上させることができる。また、２層目の配線の迂回による配線容量の増大を防ぐことができるので、半導体集積回路装置の動作電力の削減または動作速度の向上を図ることができる。ここでの説明は省略しているが、セルの幅方向に配置された２つのスタンダードセルは１層目の配線Ｍ１を用いて電気的に接続される。
【００４５】
図９は、図１ＢのＢ−Ｂ’線に沿った断面図である。前述したように、配線８とゲート電極７Ｎ２，７Ｐ２とは一体化して形成されている。この一体化したゲート電極は、タップ２（Ｖｄｄ）を横断するように設けられている。一体化したゲート電極のうち、配線８にあたる部分は、タップ２（Ｖｄｄ）より下の領域に設けられており、素子分離領域９上に位置している。また、配線８は、図１Ｂの左右のゲート電極４Ｐ，４Ｎの間に位置している。
【００４６】
この配線８は、ＭＩＳＦＥＴ上に形成される層間絶縁膜の平坦性を向上させる目的で形成されている。すなわち、ゲート電極４Ｐ，４Ｎの間隔が広すぎる領域に設けられており、ダミーゲート電極として機能している。このダミーゲート電極により、各ゲート電極の間隔がほぼ一定となり、層間絶縁膜の下地となるゲート電極の疎密差が少なくなる。その結果、層間絶縁膜の厚さの均一性が保たれるので、半導体装置の信頼性が増すことになる。
【００４７】
しかし、本実施の形態１における配線８は、図１１（ｂ）の課題に示したダミーゲート電極ＤＧとは異なり、他のＭＩＳＦＥＴと接続するための配線の役割も担っている。図９に示すように、配線８上にはコンタクトホール３およびプラグ１２が設けられており、１層目の配線Ｍ１と接続している。
【００４８】
また、本実施の形態１では、配線８はゲート電極７Ｐ２側に形成されているので、ゲート電極７Ｐ２と同様に、ｐ型の導電性の不純物が導入されている。また、配線８の表面にはシリサイド膜が形成されている。一体化されたゲート電極の場合、ｎ型不純物とｐ型不純物との境界部分において、シリサイド膜の凝集が起こりやすくなる場合があり、シリサイド膜が断線する場合がある。従って、一体化されたゲート電極では、出来る限りｎ型不純物とｐ型不純物の境界部分を作らないことが好ましい。よって、本実施の形態１では、一体化されたゲート電極のうち、配線８とゲート電極７Ｐ２とを同一の導電型としている。
【００４９】
つまり、何も考慮しなければ、ｎ型ウェル領域ＮＷ上の配線８には、ゲート電極４Ｐと同様にｐ型の不純物が導入され、ｐ型ウェル領域ＰＷ上の配線８には、ゲート電極４Ｎと同様にｎ型の不純物が導入されることになる。そうすると、配線８にｎ型の不純物とｐ型の不純物との境界部分が形成されることになるので、上記のシリサイド膜の凝集の問題が発生する確率が高まることとなる。以上より、配線８は、ゲート電極７Ｐ２と同一の導電型の不純物で構成されていることがより好ましい。また、これらのゲート電極の導電型は、ゲート電極へのイオン注入と、ソース領域およびドレイン領域を形成する際のイオン注入によって導入される不純物で決定されるが、できるだけ、ゲート電極７Ｐ２と同様となることが好ましい。すなわち、配線８には、低濃度ｐ型半導体領域および高濃度ｐ型半導体領域ｐ＋を形成する際の不純物のみを導入し、低濃度ｎ型半導体領域および高濃度ｎ型半導体領域ｎ＋を形成する際の不純物は導入しないようにすることが好ましい。
【００５０】
ところで、インバータ回路１の出力端子と２入力ＮＡＮＤ回路６の入力端子との接続に導電体膜からなる配線８を用いた場合、インバータ回路１と２入力ＮＡＮＤ回路６とが共有するタップ２を導電体膜からなる配線８が跨ぐことになる。タップ２はウェルと同じ導電型の拡散層から形成されていることから、この交差領域にＭＩＳＦＥＴが形成されてしまう。しかし、このＭＩＳＦＥＴが半導体集積回路装置の動作に影響を及ぼすことはないと考えられることから、タップ２上に導電体膜からなる配線８を配置したままでもよい。本実施の形態１では、図１Ｂおよび図８に示すように、タップ２（Ｖｄｄ）は、ｎ型ウェル領域ＮＷと高濃度ｎ型半導体領域ｎ＋とから形成されている。従って、タップ２を横断する配線８が形成されても、ディプレッション型のＭＩＳＦＥＴとなるため、タップ２（Ｖｄｄ）は導通が確保される。しかし、配線８に供給される電位が強く、その影響が懸念される場合には、図１に示したように、上記交差領域のタップ２を削除した方が好ましい。
【００５１】
タップ２の削除方法の一例を図２に示す模式図を用いて説明する。まず、２つのスタンダードセルをセルｒｏｗ上段とセルｒｏｗ下段に隣接して配置する。例えばセルｒｏｗ上段が２入力ＮＡＮＤ回路６、セルｒｏｗ下段がインバータ回路１の場合であれば、２入力ＮＡＮＤ回路６の一方の入力端子とインバータ回路１の出力端子とは、導電体膜からなる配線８により接続されてタップ２上に導電体膜からなる配線８が配置される。次に、タップ２上のＭＩＳＦＥＴを図形認識させる。タップ２上にＭＩＳＦＥＴが図面認識されると、図形認識されたＭＩＳＦＥＴ下のタップ２を構成する拡散層が消去される。このような簡易な図形処理により、タップ２と導電体膜からなる配線８との交差領域のタップ２を削除することができる。
【００５２】
なお、導電体膜からなる配線８に多結晶シリコン膜を用いる場合、その抵抗は金属膜からなる２層目の配線よりも抵抗が高くなる。そのため、図３の模式図に示すように、セルの高さ方向に隣接して配置されるスタンダードセル間の結線には導電体膜からなる配線８を用い、セルの高さ方向に１つ以上のスタンダードセルを挟んで配置されるスタンダードセル間の結線には２層目の配線Ｍ２または３層目以上の配線を用いることが好ましい。
【００５３】
（実施の形態２）
本実施の形態２によるスタンダードセルの配置の一例を図４を用いて説明する。図４は、セルの幅方向に配置された２つのフリップフロップ回路の配置を示す説明図であり、フリップフロップ回路をパターンで表した図である。
【００５４】
図４に示すように、フリップフロップ回路２１は、電源電位や接地電位をとるための拡散層であるタップ２２をセルの高さ方向の上下にそれぞれ備えている。タップ２２は、前述の実施の形態１で示したタップ２と同様の構成であり、セルの幅方向（セルの高さ方向と直交する方向）に沿って形成されている。一方のタップ２２には電源電位Ｖｄｄが供給され、他方のタップ２２には基準電位Ｖｓｓ（ＧＮＤ）が供給される。このタップ２２上には１層目の配線Ｍ１が形成されており、コンタクトホール２３を通してタップ２２と電気的に接続されている。
【００５５】
また、図４に示すように、セルの幅方向に配置された２つのフリップフロップ回路２１は、一方のセルを左右対称に折り返すように配置している。すなわち、一方のセルを、セルの幅方向に反転させるように配置している。そして、一方のフリップフロップ回路２１を右側に１ピッチずらし、他方のフリップフロップ回路２１を左側に１ピッチずらして重ねたオーバーラップ配置されている。すなわち、一方のフリップフロップ回路２１の端部に配置されたＭＩＳＦＥＴのソース領域と、他方のフリップフロップ回路２１の端部に配置されたＭＩＳＦＥＴのソース領域とを共通にしている。図４では、共通のソース領域として、拡散層２５Ｖと拡散層２５Ｇとを図示している。また、これにより、前述の図１２に示した中央部のダミーゲート電極ＤＧも配置する必要が無くなる。
【００５６】
また、図１０は図４のＣ−Ｃ’線に沿った断面図を示しており、インバータ２４Ａ，２４Ｂのソース領域を共通化した際の、ソース領域の断面図を示している。拡散層２５Ｖは電源電位Ｖｄｄのタップ２２まで延在し、拡散層２５Ｇは基準電位Ｖｓｓ（ＧＮＤ）のタップ２２まで延在している。これにより、配線層を用いずに、シリサイド膜を用いて電源電位Ｖｄｄまたは基準電位Ｖｓｓを直接ソース領域に接続している。この場合、配線層を用いないので、配線レイアウトの自由度を高めることができる。
【００５７】
このようにして、図４に示した本実施の形態２によるオーバーラップ配置を採用した２つのフリップフロップ回路２１の配置例は、前述の図１２に示した従来のオーバーラップ配置を採用しない２つのフリップフロップ回路２１ａの配置例と比較すると、セルの幅方向の長さを２ピッチ短くすることができる。例えばオーバーラップ配置を採用しない２つのフリップフロップ回路２１ａのセルの幅方向のピッチが４２ピッチであり、オーバーラップ配置を採用することにより２つのフリップフロップ回路２１のセルの幅方向のピッチが４０ピッチとなった場合は、セルの幅方向の長さは４％程度縮小する。
【００５８】
オーバーラップさせる領域は、セルの幅方向の左側または右側に配置されるスタンダードセルの電源部分が望ましい。すなわち、フリップフロップ回路２１を構成するＭＩＳＦＥＴのソース領域を共通化させることが望ましい。本実施の形態２によるオーバーラップ配置された２つのフリップフロップ回路２１では、セルの幅方向の左側または右側に配置された電源電位Ｖｄｄに接続される電源用の拡散層および基準電位Ｖｓｓ（ＧＮＤ）に接続される接地用の拡散層をオーバーラップさせている。
【００５９】
図４に示すように、２つのフリップフロップ回路２１が接する部分（紙面上左に配置された第１フリップフロップ回路２１Ａでは右側、紙面上右に配置された第２フリップフロップ回路２１Ｂでは左側）には、フリップフロップ回路２１の内部で反転信号を形成するインバータが配置されている。紙面上左に配置された第１フリップフロップ回路２１Ａの右側に配置された第１インバータ２４Ａの右端には電源用の拡散層２５Ｖと接地用の拡散層２５Ｇとが配置されており、紙面上右に配置された第２フリップフロップ回路２１Ｂの左側に配置された第２インバータ２４Ｂの左端には電源用の拡散層２５Ｖと接地用の拡散層２５Ｇとが配置されている。第１インバータ２４Ａの電源用の拡散層２５Ｖと第２インバータ２４Ｂの電源用の拡散層２５Ｖとはオーバーラップして形成されており、電源電位Ｖｄｄが供給されるタップ２２に接続している。同様に、第１インバータ２４Ａの接地用の拡散層２５Ｇと第２インバータ２４Ｂの接地用の拡散層２５Ｇとはオーバーラップして形成されており、基準電位Ｖｓｓ（ＧＮＤ）が供給されるタップ２２に接続している。
【００６０】
本実施の形態２によるスタンダードセルの配置の他の例を図５（ａ）および（ｂ）を用いて説明する。図５（ａ）は、本実施の形態２によるオーバーラップ配置を採用したセルの幅方向に配置された１つのインバータ回路と１つのフリップフロップ回路の配置を示す説明図であり、図５（ｂ）は、従来のオーバーラップ配置を採用しないセルの幅方向に配置された１つのインバータ回路と１つのフリップフロップ回路の配置を示す説明図である。両図ともに、インバータ回路およびフリップフロップ回路をパターンで表している。
【００６１】
前述の図４に示した２つのフリップフロップ回路２１の配置と同様に、本実施の形態２によるインバータ回路２６とフリップフロップ回路２７とはミラー配置され、かつ、互いに１ピッチずつずらして重ねられたオーバーラップ配置されている。従って、図５（ａ）に示した本実施の形態２によるオーバーラップ配置を採用したインバータ回路２６およびフリップフロップ回路２７の配置例は、図５（ｂ）に示した従来のオーバーラップ配置を採用しないインバータ回路２６ａおよびフリップフロップ回路２７ａの配置例と比較すると、セルの幅方向の長さを２ピッチ短くすることができる。例えばオーバーラップ配置を採用しないインバータ回路２６ａおよびフリップフロップ回路２７ａのセルの幅方向のピッチが２４ピッチであり、オーバーラップ配置を採用することによりインバータ回路２６ａおよびフリップフロップ回路２７ａのセルの幅方向のピッチが２２ピッチとなった場合は、セルの幅方向の長さは４％程度縮小する。
【００６２】
本実施の形態２によるオーバーラップ配置されたインバータ回路２６およびフリップフロップ回路２７では、セルの幅方向の左側または右側に配置された電源電位Ｖｄｄに接続される電源用の拡散層および基準電位Ｖｓｓ（ＧＮＤ）に接続される接地用の拡散層をオーバーラップさせている。
【００６３】
図５（ａ）に示すように、インバータ回路２６と接する側のフリップフロップ回路２７には、反転信号を形成するインバータが配置されている。このインバータの左端（インバータ回路２６と接する側）には電源用の拡散層２８Ｖと接地用の拡散層２８Ｇとが配置されている。インバータ回路２６の電源用の拡散層２８Ｖとフリップフロップ回路２７のインバータの電源用の拡散層２８Ｖとはオーバーラップして形成されており、電源電位Ｖｄｄが供給されるタップ２２に接続している。同様に、インバータ回路２６の接地用の拡散層２８Ｇとフリップフロップ回路２７のインバータの接地用の拡散層２８Ｇとはオーバーラップして形成されており、基準電位Ｖｓｓ（ＧＮＤ）が供給されるタップ２２に接続している。
【００６４】
次に、本実施の形態２による自動レイアウトによるスタンダードセルのオーバーラップ配置の方法について図６および図７を用いて説明する。図６は、本実施の形態２によるスタンダードセルの配置方法の流れを模式的に示した説明図、図７はフリップフロップ回路の一例を示すパターン図である。
【００６５】
まず、スタンダードセルの設計データを持つ第１枠Ｆ１を用意し、電源部分が共有化できるスタンダードセルの設計データを持つ第２枠Ｆ２を用意し、これらをセルライブラリに登録する（図６（ａ））。第２枠Ｆ２に設計される基本論理回路や機能回路では、その右端部または左端部に共有化に適した電源部分のパターンが形成されており、第２枠Ｆ２にはオーバーラップ配置の可能性情報が保持されている。第２枠Ｆ２のセルの幅方向のピッチは、第１枠Ｆ１のセルの幅方向のピッチよりも１ピッチ短く設計されている。
【００６６】
例えば図７に示すフリップフロップ回路では、第１枠Ｆ１内にはフリップフロップ回路が全て収まっており、第１枠Ｆ１内でフリップフロップ回路が完結している。これに対して、第２枠Ｆ２内ではフリップフロップ回路が完結せず、紙面上左側に設けられたインバータの電源用の拡散層および接地用の拡散層に、共有化に適した電源部分のパターンが形成されている。
【００６７】
次に、第１枠Ｆ１のみをセルライブラリから取り出し、配置プログラムに従って適切に配置することによって機能ブロックを構成する（図６（ｂ））。次に、セルの幅方向に隣接する２つの第１枠Ｆ１のうち、２つの第２枠Ｆ２に置き換えることが可能なセルを選択し、第１枠Ｆ１を第２枠Ｆ２へ置き換える（図６（ｃ））。第２枠Ｆ２に置き換えられない第１枠Ｆ１は、置き換えられることなく、そのまま配置される。次に、第２枠Ｆ２の配置を補正することにより隣接する第２枠Ｆ２を接近させて配置し、第１枠Ｆ１を第２枠Ｆ２へ置き換えることによって生じた隙間を埋める（図６（ｄ））。これにより、機能ブロック内の第１枠Ｆ１および第２枠Ｆ２の配置が完成する。
【００６８】
その後、第１枠Ｆ１内の設計データまたは第２枠Ｆ２内の設計データを基に、配線プログラムに従って機能ブロック内のスタンダードセルの相互配線、機能ブロックの入出力端子、電源配線および接地配線などを適切に行い、機能ブロックの配置および配線を完成させる。
【００６９】
なお、オーバーラップ配置を採用する基本論理回路または機能回路としては、特に限定されるものではないが、前述したフリップフロップ回路、インバータ回路の他に、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路またはＸＮＯＲ回路などの比較的使用頻度が高い基本論理回路とすることが望ましい。これは、オーバーラップ配置を採用する基本論理回路または機能回路の種類を増やすことにより、配置の混乱が生じることが懸念されるためである。オーバーラップ配置を採用する基本論理回路または機能回路を限定したとしても、比較的使用頻度が高い基本論理回路に適用することにより、確実に半導体集積回路装置の面積を縮小することができる。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７１】
例えば、前記実施の形態１および２を組み合わせて実施することも可能である。その場合、タップ２の延在方向におけるセル面積の縮小を、さらに効果的に行うことができる。
【００７２】
また、前記実施の形態１および２では、スタンダードセルとして７ピッチセルを例に説明したが、これに限定されるものではなく、９ピッチセル、８ピッチセル、６ピッチセルまたは５ピッチセルとしても良く、同様の効果を得ることができる。
【００７３】
また、前記実施の形態１および２では、ｐＭＩＳおよびｎＭＩＳのゲート電極を多結晶シリコン膜で形成する例を示したが、これに限られるものではなく、例えば金属膜で形成してもよい。そのような金属膜としては、Ｔｉ、ＴｉＮ、ＰｔまたはＡｌ等が挙げられる。
【００７４】
また、前記実施の形態１および２では、ゲート絶縁膜を酸化シリコン膜で形成した例を示したが、これに限られるものではなく、例えば窒化シリコン膜よりも高い誘電率を有する膜で形成してもよい。そのような高誘電率膜としては、ＨｆＯ、ＨｆＡｌＯ、ＨｆＳｉＡｌＯ、ＨｆＳｉＯ、ＺｒＯ、ＺｒＡｌＯ、ＺｒＳｉＯ、ＬａＯ、ＬａＳｉＯ、ＴａＯまたはＴｉＯ等が挙げられる。
【産業上の利用可能性】
【００７５】
本発明の半導体集積回路装置は、小型化の進んだスタンダードセルから形成された集積回路を有する半導体集積回路装置に適用することができる。
【図面の簡単な説明】
【００７６】
【図１Ａ】本発明の実施の形態１によるスタンダードセルの配置の一例の説明図であり、スタンダードセルを回路記号で表した図である。
【図１Ｂ】本発明の実施の形態１によるスタンダードセルの配置の一例の説明図であり、スタンダードセルをパターンで表した要部平面図である。
【図１Ｃ】本発明の実施の形態１によるスタンダードセルの配置の一例の説明図であり、図１Ｂにおける活性領域およびゲート電極のみを示す簡略図である。
【図２】本発明の実施の形態１によるタップの削除方法の一例を説明する模式図である。
【図３】本発明の実施の形態１による２層目の配線と導電体膜からなる配線との使用例を示した模式図である。
【図４】本発明の実施の形態２によるスタンダードセルの配置の一例の説明図であり、スタンダードセルをパターンで表した図である。
【図５】本実施の形態２によるスタンダードセルの配置の他の例の説明図であり、（ａ）は、本実施の形態２によるオーバーラップ配置を採用したセルの幅方向に配置された１つのインバータ回路と１つのフリップフロップ回路の配置を示す説明図、（ｂ）は、従来のオーバーラップ配置を採用しないセルの幅方向に配置された１つのインバータ回路と１つのフリップフロップ回路の配置を示す説明図である。
【図６】本実施の形態２によるスタンダードセルの配置方法の流れを模式的に示した説明図である。
【図７】本実施の形態２によるフリップフロップ回路の一例を示すパターン図である。
【図８】図１ＢのＡ−Ａ’線に沿った断面図である。
【図９】図１ＢのＢ−Ｂ’線に沿った断面図である。
【図１０】図４のＣ−Ｃ’線に沿った断面図である。
【図１１】本発明者が検討したスタンダードセルの配置の一例を示す説明図であり、（ａ）はスタンダードセルを回路記号で表した図、（ｂ）はスタンダードセルをパターンで表した図である。
【図１２】本発明者が検討したスタンダードセルの配置の一例を示す説明図であり、スタンダードセルをパターンで表した図である。
【符号の説明】
【００７７】
１，１ａ インバータ回路
２ タップ
３ コンタクトホール
４Ｎ，４Ｐ ゲート電極
６，６ａ ２入力ＮＡＮＤ回路
７Ｎ１，７Ｎ２ ゲート電極
７Ｐ１，７Ｐ２ ゲート電極
８ 導電体膜からなる配線（ダミーゲート電極）
９ 素子分離領域
１０ シリサイド膜
１１ 層間絶縁膜
１２ プラグ
１３ 層間絶縁膜
２１，２１ａ フリップフロップ回路
２１Ａ 第１フリップフロップ回路
２１Ｂ 第２フリップフロップ回路
２２ タップ
２３ コンタクトホール
２４Ａ 第１インバータ
２４Ｂ 第２インバータ
２５Ｖ 電源用の拡散層
２５Ｇ 接地用の拡散層
２６，２６ａ インバータ回路
２７，２７ａ フリップフロップ回路
２８Ｖ 電源用の拡散層
２８Ｇ 接地用の拡散層
ＤＧ ダミーゲート電極
Ｆ１ 第１枠
Ｆ２ 第２枠
Ｍ１ １層目の配線
Ｍ２ ２層目の配線
ｎ＋ 高濃度ｎ型半導体領域
ＮｉＳＯ ｎ型半導体領域
ＮＷ ｎ型ウェル領域
ｐ−ｓｕｂ ｐ型半導体基板
ｐ＋ 高濃度ｐ型半導体領域
ＰＷ ｐ型ウェル領域
Ｖｄｄ 電源電位
Ｖｓｓ（ＧＮＤ） 基準電位
【特許請求の範囲】
【請求項１】
複数のスタンダードセルを配列したセルアレイを含む半導体集積回路装置であって、
セルの高さ方向に隣接して上下段に配置される２つのスタンダードセルは、１層目の配線よりも下層の導電体膜を用いて電気的に接続され、
セルの高さ方向に１つ以上のスタンダードセルを挟んで上下段に配置される２つのスタンダードセルは、２層目以上の配線を用いて電気的に接続されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記１層目の配線よりも下層の前記導電体膜は、スタンダードセル内に形成されるＭＩＳＦＥＴのゲート電極を構成する導電体膜と同層であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記１層目の配線よりも下層の前記導電体膜は多結晶シリコン膜であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、前記１層目の配線および２層目以上の配線は金属膜であることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、セルの高さ方向に隣接して上下段に配置される前記２つのスタンダードセルの接する領域に、前記２つのスタンダードセルが共有し、セルの幅方向に延在する拡散層からなり、かつ、電源電位または基準電位が供給されるタップを有しており、
前記１層目の配線よりも下層の前記導電体膜と前記タップとが交差する領域では、前記１層目の配線よりも下層の前記導電体膜の下の前記タップが削除されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、セルの幅方向に隣接して左右段に配置される２つのスタンダードセルは、前記１層目の配線を用いて電気的に接続されることを特徴とする半導体集積回路装置。
【請求項７】
複数のスタンダードセルを配列したセルアレイを含む半導体集積回路装置であって、
セルの横方向に隣接して左右段に配置される２つのスタンダードセルは、一方のスタンダードセルが、セルの高さ方向と直交するセルの幅方向に反転させるように配置され、かつ、一方のスタンダードセルを右側に１ピッチずらし、他方のスタンダードセルを左側に１ピッチずらして重ねたオーバーラップ配置されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、前記２つのスタンダードセルがオーバーラップ配置された領域に、前記２つのスタンダードセルに共通の電源用の拡散層が形成されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項７記載の半導体集積回路装置において、前記２つのスタンダードセルがオーバーラップ配置された領域に、前記２つのスタンダードセルに共通の電源用の拡散層が形成されており、
前記２つのスタンダードセルを挟んでセルの高さ方向の上下にそれぞれタップが形成されて、前記電源用の拡散層は一方の前記タップに電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項７記載の半導体集積回路装置において、前記２つのスタンダードセルがオーバーラップ配置された領域の右側および左側に、それぞれＣＭＩＳインバータが形成されており、右側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴの電源用の拡散層と左側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴの電源用の拡散層とを共有化し、右側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴの電源用の拡散層と左側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴの電源用の拡散層とを共有化していることを特徴とする半導体集積回路装置。
【請求項１１】
請求項７記載の半導体集積回路装置において、前記２つのスタンダードセルがオーバーラップ配置された領域の右側および左側に、それぞれＣＭＩＳインバータが形成されて、右側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴの電源用の拡散層と左側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴの電源用の拡散層とを共有化し、右側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴの電源用の拡散層と左側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴの電源用の拡散層とを共有化しており、
前記２つのスタンダードセルを挟んでセルの高さ方向の上下にそれぞれタップが形成されて、前記右側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴと前記左側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴとが共有する電源用の拡散層は一方の前記タップに電気的に接続され、前記右側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴと前記左側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴとが共有する電源用の拡散層は他方の前記タップに電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項１２】
請求項７記載の半導体集積回路装置において、前記２つのスタンダードセルを構成する回路は、インバータ回路、フリップフロップ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路またはＸＮＯＲ回路であることを特徴とする半導体集積回路装置。
【請求項１３】
複数のスタンダードセルを配列したセルアレイを含む半導体集積回路装置の製造方法であって、
（ａ）第１スタンダードセルの設計データを持つ第１枠を用意する工程と、
（ｂ）前記第１スタンダードセルをセルの幅方向に隣接して反転させて配置したときに、電源部分を共有化できる第２スタンダードセルの設計データを持つ第２枠を用意する工程と、
（ｃ）前記第１枠のみを配置プログラムに従って配置する工程と、
（ｄ）前記第２枠に置き換えることが可能なセルの幅方向に隣接する２つの第１枠を選択し、前記隣接する２つの第１枠を、電源部分を共有化するように配置された隣接する２つの第２枠へ置き換える工程と、
（ｅ）前記隣接する２つの第２枠を移動させて、前記隣接する２つの第１枠を前記隣接する２つの第２枠へ置き換えることによって生じた隙間を埋める工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１３記載の半導体集積回路装置の製造方法において、（ｅ）工程の後、さらに以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ｆ）配線プログラムに従ってスタンダードセルの相互間の配線を行う工程。
【請求項１５】
請求項１３記載の半導体集積回路装置の製造方法において、前記隣接する２つの第２枠のセルの幅方向の長さは、前記隣接する２つの第１枠のセルの幅方向の長さよりも１ピッチ短いことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１３記載の半導体集積回路装置の製造方法において、前記第１枠内では論理回路が完結していることを特徴とする半導体集積回路装置の製造方法。
【請求項１】
複数のスタンダードセルを配列したセルアレイを含む半導体集積回路装置であって、
セルの高さ方向に隣接して上下段に配置される２つのスタンダードセルは、１層目の配線よりも下層の導電体膜を用いて電気的に接続され、
セルの高さ方向に１つ以上のスタンダードセルを挟んで上下段に配置される２つのスタンダードセルは、２層目以上の配線を用いて電気的に接続されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記１層目の配線よりも下層の前記導電体膜は、スタンダードセル内に形成されるＭＩＳＦＥＴのゲート電極を構成する導電体膜と同層であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記１層目の配線よりも下層の前記導電体膜は多結晶シリコン膜であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、前記１層目の配線および２層目以上の配線は金属膜であることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、セルの高さ方向に隣接して上下段に配置される前記２つのスタンダードセルの接する領域に、前記２つのスタンダードセルが共有し、セルの幅方向に延在する拡散層からなり、かつ、電源電位または基準電位が供給されるタップを有しており、
前記１層目の配線よりも下層の前記導電体膜と前記タップとが交差する領域では、前記１層目の配線よりも下層の前記導電体膜の下の前記タップが削除されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、セルの幅方向に隣接して左右段に配置される２つのスタンダードセルは、前記１層目の配線を用いて電気的に接続されることを特徴とする半導体集積回路装置。
【請求項７】
複数のスタンダードセルを配列したセルアレイを含む半導体集積回路装置であって、
セルの横方向に隣接して左右段に配置される２つのスタンダードセルは、一方のスタンダードセルが、セルの高さ方向と直交するセルの幅方向に反転させるように配置され、かつ、一方のスタンダードセルを右側に１ピッチずらし、他方のスタンダードセルを左側に１ピッチずらして重ねたオーバーラップ配置されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、前記２つのスタンダードセルがオーバーラップ配置された領域に、前記２つのスタンダードセルに共通の電源用の拡散層が形成されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項７記載の半導体集積回路装置において、前記２つのスタンダードセルがオーバーラップ配置された領域に、前記２つのスタンダードセルに共通の電源用の拡散層が形成されており、
前記２つのスタンダードセルを挟んでセルの高さ方向の上下にそれぞれタップが形成されて、前記電源用の拡散層は一方の前記タップに電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項７記載の半導体集積回路装置において、前記２つのスタンダードセルがオーバーラップ配置された領域の右側および左側に、それぞれＣＭＩＳインバータが形成されており、右側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴの電源用の拡散層と左側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴの電源用の拡散層とを共有化し、右側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴの電源用の拡散層と左側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴの電源用の拡散層とを共有化していることを特徴とする半導体集積回路装置。
【請求項１１】
請求項７記載の半導体集積回路装置において、前記２つのスタンダードセルがオーバーラップ配置された領域の右側および左側に、それぞれＣＭＩＳインバータが形成されて、右側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴの電源用の拡散層と左側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴの電源用の拡散層とを共有化し、右側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴの電源用の拡散層と左側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴの電源用の拡散層とを共有化しており、
前記２つのスタンダードセルを挟んでセルの高さ方向の上下にそれぞれタップが形成されて、前記右側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴと前記左側のＣＭＩＳインバータのｐチャネル型ＭＩＳＦＥＴとが共有する電源用の拡散層は一方の前記タップに電気的に接続され、前記右側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴと前記左側のＣＭＩＳインバータのｎチャネル型ＭＩＳＦＥＴとが共有する電源用の拡散層は他方の前記タップに電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項１２】
請求項７記載の半導体集積回路装置において、前記２つのスタンダードセルを構成する回路は、インバータ回路、フリップフロップ回路、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路またはＸＮＯＲ回路であることを特徴とする半導体集積回路装置。
【請求項１３】
複数のスタンダードセルを配列したセルアレイを含む半導体集積回路装置の製造方法であって、
（ａ）第１スタンダードセルの設計データを持つ第１枠を用意する工程と、
（ｂ）前記第１スタンダードセルをセルの幅方向に隣接して反転させて配置したときに、電源部分を共有化できる第２スタンダードセルの設計データを持つ第２枠を用意する工程と、
（ｃ）前記第１枠のみを配置プログラムに従って配置する工程と、
（ｄ）前記第２枠に置き換えることが可能なセルの幅方向に隣接する２つの第１枠を選択し、前記隣接する２つの第１枠を、電源部分を共有化するように配置された隣接する２つの第２枠へ置き換える工程と、
（ｅ）前記隣接する２つの第２枠を移動させて、前記隣接する２つの第１枠を前記隣接する２つの第２枠へ置き換えることによって生じた隙間を埋める工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１３記載の半導体集積回路装置の製造方法において、（ｅ）工程の後、さらに以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ｆ）配線プログラムに従ってスタンダードセルの相互間の配線を行う工程。
【請求項１５】
請求項１３記載の半導体集積回路装置の製造方法において、前記隣接する２つの第２枠のセルの幅方向の長さは、前記隣接する２つの第１枠のセルの幅方向の長さよりも１ピッチ短いことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１３記載の半導体集積回路装置の製造方法において、前記第１枠内では論理回路が完結していることを特徴とする半導体集積回路装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−１４１０４７（Ｐ２０１０−１４１０４７Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１４８１８（Ｐ２００８−３１４８１８）
【出願日】平成２０年１２月１０日（２００８．１２．１０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１０日（２００８．１２．１０）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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