半導体集積回路装置の製造方法
【課題】
不揮発性メモリと多結晶シリコン薄膜抵抗素子の高精度化、高機能化とを安価に実現できる半導体装置の製造方法の提供を目的とする。
【解決手段】
不揮発性メモリのコントロールゲート電極と配線、多結晶シリコン薄膜抵抗素子を比較的薄い多結晶シリコン膜で形成し、ＥＳＤ保護素子形成のための高濃度不純物注入をコントロールゲート配線にも行うことを特徴とする製造方法。
不揮発性メモリと多結晶シリコン薄膜抵抗素子の高精度化、高機能化とを安価に実現できる半導体装置の製造方法の提供を目的とする。
【解決手段】
不揮発性メモリのコントロールゲート電極と配線、多結晶シリコン薄膜抵抗素子を比較的薄い多結晶シリコン膜で形成し、ＥＳＤ保護素子形成のための高濃度不純物注入をコントロールゲート配線にも行うことを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗回路と不揮発性メモリを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
多結晶シリコン薄膜抵抗素子と不揮発性メモリとを併せ持つ半導体装置において、工程削減のために不揮発性メモリのコントロールゲート電極と前記抵抗素子とを同一の多結晶シリコン薄膜から形成する手法が用いられている。この場合、不揮発性メモリのコントロールゲート電極と多結晶シリコン薄膜抵抗素子に用いる多結晶シリコン膜の厚さは、多結晶シリコン薄膜抵抗素子の抵抗値を高く保ちつつ高精度にするために、通常のゲート電極や配線に用いる3000〜5000Åより薄い500〜2000Åにする。また、前記コントロールゲート電極の低抵抗化のための不純物注入工程とN型MOSトランジスタのSource/Drain領域形成のための不純物注入工程とを同時に行う手法を用いることで、更なる工程削減が図られている。
【特許文献１】特開平１１−２８４０８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
多数の不揮発性メモリを搭載する半導体装置においては、多数のメモリセルを効率よく搭載するために、メモリセルは格子状に配置されている場合が多い。この場合、メモリセルのコントロールゲートは一列毎に共通化されて、メモリセルのコントロールゲート電極とそれを駆動するためのコントロールゲート配線は同一の多結晶シリコン膜から成ることが多い。このような多数の不揮発性メモリを搭載する半導体装置を前記記載の背景技術を用いて製造すると、前記多結晶シリコン膜はコントロールゲート電極として用いるには充分に低抵抗化されているものの、コントロールゲート配線として用いるには充分に低抵抗化されていないため、多数のメモリセルを格子状に組んだメモリアレイの場合において、信号遅延が生じ、メモリセルの書き換えや読み取りに長時間を要するといった問題が生じる。これは、この多結晶シリコン薄膜の膜厚がＭＯＳトランジスタの通常のゲート電極や配線に用いられる3000Å〜5000Åより薄いために、同程度の不純物をドーピングしても通常のゲート電極や配線に用いられる多結晶シリコン膜ほどには低抵抗化されないこと、また、コントロールゲート電極は電圧を印加した際に空乏化しない程度に低抵抗化されていれば充分な性能が得られるのに対して、コントロールゲート配線の低抵抗化は電圧を印加した際に空乏化しない程度では不十分であり、ＭＯＳトランジスタの通常のゲート電極や配線と同程度にまで低抵抗化されないと、前記のような信号遅延の問題が生じることによる。
【課題を解決するための手段】
【０００４】
本発明は、上記課題を解決するために次の手法を用いた。即ち、半導体基板中の第一の拡散層を形成する工程と、前記半導体基板上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の一部を除去する工程と、前記第一の絶縁膜除去部に前記第一の絶縁膜より薄い第二の絶縁膜を形成する工程と、第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜に1×1019atoms/cm3以上の濃度の不純物をドーピングする工程と、前記第一の多結晶シリコン膜をパターニングする工程と、前記半導体基板中に第二の拡散層を形成する工程と、前記第一の多結晶シリコン膜上を含む前記半導体基板の表面に第三の絶縁膜を形成する工程と、前記第三の絶縁膜上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に不純物を1×1015〜5×1019atoms/cm3ドーピングする工程と、前記第二の多結晶シリコン膜をパターニングする工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物を5×1019〜1×1022atoms/cm3ドーピングして、前記第二の多結晶シリコン膜の一部を低抵抗化するのと同時に、前記半導体基板中に第三の拡散層を形成する工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物をドーピングして、前記第二の多結晶シリコン膜の一部を更に低抵抗化するのと同時に、前記半導体基板中に第四の拡散層を形成する工程とからなる半導体装置の製造方法とした。
【発明の効果】
【０００５】
本発明により、抵抗回路と不揮発性メモリを有する半導体装置において、抵抗回路の高抵抗、高精度化と不揮発性メモリのコントロールゲート配線の低抵抗化とが、同時に実現できる。
【発明を実施するための最良の形態】
【０００６】
以下に本発明を実施するための最良の形態を、図１および図２を用いて説明する。図１および図２は本発明の半導体装置の製造工程断面図である。半導体基板１中に基板とは逆導電型のトンネルドレイン３、薄い拡散層１０、濃い拡散層１６が形成され、半導体基板１上には厚いゲート絶縁膜４とトンネル絶縁膜５を介して、第一の多結晶シリコン膜から成るセレクトトランジスタのゲート電極６、フローティングゲート電極７が形成され、更にフローティングゲート電極７の上には絶縁膜１１を介して第二の多結晶シリコン膜から成るコントロールゲート電極兼配線１２が形成されて、上記の要素から成る不揮発性メモリが形成される。コントロールゲート電極兼配線１２は、不揮発性メモリセルのコントロールゲート電極として用いられるだけでなく、多数のメモリセルを格子状に配置させたメモリアレイの一列に渡ってひとつながりになっており、コントロールゲート電極とこのコントロールゲート電極を制御するための配線とを同時に兼ねているものである。図1においてコントロールゲート電極兼配線１２は紙面に対して垂直方向に延伸されていることになる。
【０００７】
フィールド酸化膜２上には多結晶シリコン薄膜抵抗素子１３が形成される。この多結晶薄膜抵抗素子は先述のコントロールゲート電極兼配線１２と同一の第二の多結晶シリコン膜から成るもので、その膜厚はゲート電極に用いる膜厚3000〜5000Åより薄い500〜2000Åとしている。このように膜厚を薄くすることで、多結晶シリコン薄膜抵抗素子の抵抗値を高くし、尚且つ高精度にすることができる。これは、多結晶シリコン膜の膜厚が厚い場合には、抵抗値を高くするために、結晶シリコン膜中に導入する不純物の濃度を少なくしておかねばならないが、その際、不純物導入装置、結晶サイズ等のばらつきに対して抵抗値は非常に敏感になるのに対して、多結晶シリコン膜の膜厚が薄い場合には、多結晶シリコン中に導入する不純物の濃度を或る程度濃くしておいても比較的高い抵抗値が得られるために抵抗値のばらつきを小さく抑えることが可能となるからである。
【０００８】
半導体基板１中に基板とは逆導電型のＥＳＤ保護オフトランジスタの拡散層１５、濃い拡散層１６が形成され、厚いゲート絶縁膜４を介して、第一の多結晶シリコン膜から成るゲート電極が形成されて、上記要素から成る動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタが形成される。ＥＳＤ保護オフトランジスタは半導体装置の動作電圧以上、且つ他の素子の耐圧より低い電圧でバイポーラ動作に入ることでＥＳＤに対して内部素子を守る役目をもっている。そのために内部素子の濃い拡散層１６とは異なるＥＳＤ保護オフトランジスタ用の拡散層１５を持っている。
【０００９】
先述の不揮発性メモリのコントロールゲート電極兼配線１２は、多結晶シリコン薄膜抵抗素子と同一の多結晶シリコン膜から成るため、膜厚が500〜2000Åと薄く、そのために抵抗値が高くなりやすい。しかし、コントロールゲート電極をコントロールする配線としても用いられるために低抵抗にしなければならない。配線抵抗が高いと信号遅延が生じ、メモリセルの書き換えや読み取り時間の増大に繋がり、動作速度が遅くなってしまう、或いはメモリアレイを大規模に出来ないという問題が起きるからである。そこで、ＥＳＤ保護オフトランジスタの拡散層１５を形成するための不純物導入、また、濃い拡散層１６を形成するための不純物導入どちらにおいても、先述の不揮発性メモリのコントロールゲート電極兼配線１２にも同時に不純物が導入されている。これによりコントロールゲート電極兼配線１２の不純物濃度は濃くなり、抵抗値が低減されている。
【実施例１】
【００１０】
半導体基板１上に素子分離のためのフィールド酸化膜２を形成する。次に半導体基板１とは逆導電型の不純物を注入し、不揮発性メモリのトンネルドレイン領域およびソース領域３を形成する。次に厚さ300〜600Å程度の厚いゲート絶縁膜４を形成する（図１（Ａ））。この厚いゲート絶縁膜４の一部を除去し、厚さ60〜100Åの薄いゲート絶縁膜５を形成する。この薄いゲート絶縁膜５は不揮発性メモリのフローティングゲートに電荷を注入したり、引き抜いたりするためのトンネル絶縁膜として用いるものである。次に厚さ3000〜5000Åの第一の多結晶シリコン膜を成膜して、拡散炉中もしくはイオン注入法によりリン原子を前記第一の多結晶シリコン膜中に1×1020atoms/cm3程度導入してＮ型にした後、フォトリソグラフィー法を用いて第一の多結晶シリコンをパターンニングして、セレクトトランジスタのゲート電極６、メモリセルのフローティングゲート電極７、動作電圧１０Ｖ以下のトランジスタのゲート電極８、ＥＳＤ保護オフトランジスタのゲート電極９を形成する。
【００１１】
次に半導体基板１と逆伝導型の不純物を5×1016〜5×1019atoms/cm3程度半導体基板１の一部に注入し、薄い拡散層１０を形成する（図１（Ｂ））。この薄い拡散層は不揮発性メモリの書き込みや消去の際にメモリセルに印加される10〜20Ｖ程度の電圧に耐えうるよう電界を緩和するために必要なものである。次に第一の多結晶シリコン膜上に絶縁膜１１を形成し、その上に厚さ500〜2000Åの第二の多結晶シリコン膜を成膜する。次に多結晶シリコン薄膜抵抗素子１３の所望する抵抗値に応じて1×1015〜5×1019atoms/cm3程度の不純物を前記第二の多結晶シリコン膜全面に注入した後、この第二の多結晶シリコン膜をフォトリソグラフィー法を用いてパターンニングして、図１（Ｃ）のようなメモリセルのコントロールゲート電極兼配線１２と多結晶シリコン薄膜抵抗素子１３を形成する。コントロールゲート電極兼配線１２は、格子状に組まれたメモリアレイの１列に渡ってひとつながりになっており、コントロールゲート電極とこのコントロールゲート電極を制御するための配線を同時に兼ねているものである。
【００１２】
次に図１（Ｄ）のように、フォトレジストマスク１４をマスクにして、コントロールゲート電極兼配線１２とＥＳＤ保護用オフトランジスタの拡散層１５に5×1019〜1×1022atoms/cm3程度の不純物を注入して、低抵抗化する。次に図１（Ｅ）のように、フォトレジストマスク１４をマスクにしてセレクトトランジスタ、メモリセル、耐圧１０Ｖ以下のトランジスタの濃い拡散層１６、コントロールゲート電極兼配線１２、前記多結晶シリコン薄膜抵抗素子の低抵抗領域１７に5×1019〜5×1021atoms/cm3程度の不純物を選択的にイオン注入する（図２（Ｆ））。
【００１３】
次に層間絶縁膜１８を成膜し、フォトレジストを用いた選択的エッチングによりコンタクトホールを設け、そのコンタクトホールにメタルを埋め込んでコンタクト１９を形成する。次にメタル膜を成膜した後に、フォトレジストを用いた選択的エッチングを行い所望のメタル配線２０を形成する。次に図２（Ｇ）のように、パッシベーション膜２１を成膜して、半導体装置は完成する。
【実施例２】
【００１４】
ＥＳＤ保護のための素子にオフトランジスタを利用せずに、ダイオードを利用する場合がある。この場合には、このＥＳＤ保護用ダイオード形成のための不純物注入をコントロールゲートに注入することで実施例１と同様の効果が得られる。
【実施例３】
【００１５】
実施例１において、ＥＳＤ保護オフトランジスタの拡散層１５が濃い場合には、コントロールゲート電極兼配線１２に、濃い拡散層１６の不純物を導入せずにＥＳＤ保護オフトランジスタの拡散層１５の不純物のみ導入しても実施例１とほぼ同等の効果が得られる。
【実施例４】
【００１６】
実施例１において、動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタのゲート絶縁膜は厚い絶縁膜４で形成されている。このゲート絶縁膜はメモリセルに書き込みや消去を行うための１０〜２０Ｖの電圧に合わせた膜厚であるため、動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタのゲート絶縁膜に対しては、この膜厚が最適ではない。そこで厚いゲート絶縁膜４を形成した後に、動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタの領域の厚い絶縁膜４を選択的に除去し、動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタに最適な膜厚のゲート絶縁膜を形成し、その後にトンネル絶縁膜として用いる領域の絶縁膜を除去して、薄いゲート絶縁膜５を形成してもよい。この場合、実施例１に較べて工程数は増加するが、動作電圧１０Ｖ以下のトランジスタの素子サイズが縮小化できるため、チップサイズが縮小化できるというメリットがある。
【実施例５】
【００１７】
実施例１の動作電圧１０Ｖ以下のトランジスタにおいて、ゲート絶縁膜の膜厚や不純物の拡散によっては動作電圧まで耐圧がもたない場合がある。この場合にはドレイン構造にＬＤＤ構造やＤＤＤ構造を用いる。
【実施例６】
【００１８】
実施例１において、第一の多結晶シリコン膜でセレクトトランジスタのゲート電極６とフローティングゲート電極７のみを形成し、絶縁膜１１の形成前に動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタの領域のゲート絶縁膜を除去し、絶縁膜１１の形成と同時に動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタのゲート絶縁膜を形成し、第二の多結晶シリコン膜で動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタのゲート電極を形成することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施例を示す半導体装置の製造工程断面図。
【図２】本発明の第１実施例を示す半導体装置の製造工程断面図。
【符号の説明】
【００２０】
１：半導体基板
２：フィールド酸化膜
３：トンネルドレイン領域およびソース領域
４：厚いゲート絶縁膜
５：薄いゲート絶縁膜
６：セレクトトランジスタのゲート電極
７：フローティングゲート電極
８：動作電圧１０Ｖ以下のトランジスタのゲート電極
９：ＥＳＤ保護オフトランジスタのゲート電極
１０：薄い拡散層
１１：絶縁膜
１２：コントロールゲート電極兼配線
１３：多結晶シリコン薄膜抵抗素子
１４：フォトレジスト
１５：ＥＳＤ保護オフトランジスタの拡散層
１６：濃い拡散層
１７：多結晶シリコン薄膜抵抗素子の低抵抗領域
１８：層間絶縁膜
１９：コンタクト
２０：メタル配線
２１：パッシベーション
【技術分野】
【０００１】
本発明は、抵抗回路と不揮発性メモリを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
多結晶シリコン薄膜抵抗素子と不揮発性メモリとを併せ持つ半導体装置において、工程削減のために不揮発性メモリのコントロールゲート電極と前記抵抗素子とを同一の多結晶シリコン薄膜から形成する手法が用いられている。この場合、不揮発性メモリのコントロールゲート電極と多結晶シリコン薄膜抵抗素子に用いる多結晶シリコン膜の厚さは、多結晶シリコン薄膜抵抗素子の抵抗値を高く保ちつつ高精度にするために、通常のゲート電極や配線に用いる3000〜5000Åより薄い500〜2000Åにする。また、前記コントロールゲート電極の低抵抗化のための不純物注入工程とN型MOSトランジスタのSource/Drain領域形成のための不純物注入工程とを同時に行う手法を用いることで、更なる工程削減が図られている。
【特許文献１】特開平１１−２８４０８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
多数の不揮発性メモリを搭載する半導体装置においては、多数のメモリセルを効率よく搭載するために、メモリセルは格子状に配置されている場合が多い。この場合、メモリセルのコントロールゲートは一列毎に共通化されて、メモリセルのコントロールゲート電極とそれを駆動するためのコントロールゲート配線は同一の多結晶シリコン膜から成ることが多い。このような多数の不揮発性メモリを搭載する半導体装置を前記記載の背景技術を用いて製造すると、前記多結晶シリコン膜はコントロールゲート電極として用いるには充分に低抵抗化されているものの、コントロールゲート配線として用いるには充分に低抵抗化されていないため、多数のメモリセルを格子状に組んだメモリアレイの場合において、信号遅延が生じ、メモリセルの書き換えや読み取りに長時間を要するといった問題が生じる。これは、この多結晶シリコン薄膜の膜厚がＭＯＳトランジスタの通常のゲート電極や配線に用いられる3000Å〜5000Åより薄いために、同程度の不純物をドーピングしても通常のゲート電極や配線に用いられる多結晶シリコン膜ほどには低抵抗化されないこと、また、コントロールゲート電極は電圧を印加した際に空乏化しない程度に低抵抗化されていれば充分な性能が得られるのに対して、コントロールゲート配線の低抵抗化は電圧を印加した際に空乏化しない程度では不十分であり、ＭＯＳトランジスタの通常のゲート電極や配線と同程度にまで低抵抗化されないと、前記のような信号遅延の問題が生じることによる。
【課題を解決するための手段】
【０００４】
本発明は、上記課題を解決するために次の手法を用いた。即ち、半導体基板中の第一の拡散層を形成する工程と、前記半導体基板上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の一部を除去する工程と、前記第一の絶縁膜除去部に前記第一の絶縁膜より薄い第二の絶縁膜を形成する工程と、第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜に1×1019atoms/cm3以上の濃度の不純物をドーピングする工程と、前記第一の多結晶シリコン膜をパターニングする工程と、前記半導体基板中に第二の拡散層を形成する工程と、前記第一の多結晶シリコン膜上を含む前記半導体基板の表面に第三の絶縁膜を形成する工程と、前記第三の絶縁膜上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に不純物を1×1015〜5×1019atoms/cm3ドーピングする工程と、前記第二の多結晶シリコン膜をパターニングする工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物を5×1019〜1×1022atoms/cm3ドーピングして、前記第二の多結晶シリコン膜の一部を低抵抗化するのと同時に、前記半導体基板中に第三の拡散層を形成する工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物をドーピングして、前記第二の多結晶シリコン膜の一部を更に低抵抗化するのと同時に、前記半導体基板中に第四の拡散層を形成する工程とからなる半導体装置の製造方法とした。
【発明の効果】
【０００５】
本発明により、抵抗回路と不揮発性メモリを有する半導体装置において、抵抗回路の高抵抗、高精度化と不揮発性メモリのコントロールゲート配線の低抵抗化とが、同時に実現できる。
【発明を実施するための最良の形態】
【０００６】
以下に本発明を実施するための最良の形態を、図１および図２を用いて説明する。図１および図２は本発明の半導体装置の製造工程断面図である。半導体基板１中に基板とは逆導電型のトンネルドレイン３、薄い拡散層１０、濃い拡散層１６が形成され、半導体基板１上には厚いゲート絶縁膜４とトンネル絶縁膜５を介して、第一の多結晶シリコン膜から成るセレクトトランジスタのゲート電極６、フローティングゲート電極７が形成され、更にフローティングゲート電極７の上には絶縁膜１１を介して第二の多結晶シリコン膜から成るコントロールゲート電極兼配線１２が形成されて、上記の要素から成る不揮発性メモリが形成される。コントロールゲート電極兼配線１２は、不揮発性メモリセルのコントロールゲート電極として用いられるだけでなく、多数のメモリセルを格子状に配置させたメモリアレイの一列に渡ってひとつながりになっており、コントロールゲート電極とこのコントロールゲート電極を制御するための配線とを同時に兼ねているものである。図1においてコントロールゲート電極兼配線１２は紙面に対して垂直方向に延伸されていることになる。
【０００７】
フィールド酸化膜２上には多結晶シリコン薄膜抵抗素子１３が形成される。この多結晶薄膜抵抗素子は先述のコントロールゲート電極兼配線１２と同一の第二の多結晶シリコン膜から成るもので、その膜厚はゲート電極に用いる膜厚3000〜5000Åより薄い500〜2000Åとしている。このように膜厚を薄くすることで、多結晶シリコン薄膜抵抗素子の抵抗値を高くし、尚且つ高精度にすることができる。これは、多結晶シリコン膜の膜厚が厚い場合には、抵抗値を高くするために、結晶シリコン膜中に導入する不純物の濃度を少なくしておかねばならないが、その際、不純物導入装置、結晶サイズ等のばらつきに対して抵抗値は非常に敏感になるのに対して、多結晶シリコン膜の膜厚が薄い場合には、多結晶シリコン中に導入する不純物の濃度を或る程度濃くしておいても比較的高い抵抗値が得られるために抵抗値のばらつきを小さく抑えることが可能となるからである。
【０００８】
半導体基板１中に基板とは逆導電型のＥＳＤ保護オフトランジスタの拡散層１５、濃い拡散層１６が形成され、厚いゲート絶縁膜４を介して、第一の多結晶シリコン膜から成るゲート電極が形成されて、上記要素から成る動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタが形成される。ＥＳＤ保護オフトランジスタは半導体装置の動作電圧以上、且つ他の素子の耐圧より低い電圧でバイポーラ動作に入ることでＥＳＤに対して内部素子を守る役目をもっている。そのために内部素子の濃い拡散層１６とは異なるＥＳＤ保護オフトランジスタ用の拡散層１５を持っている。
【０００９】
先述の不揮発性メモリのコントロールゲート電極兼配線１２は、多結晶シリコン薄膜抵抗素子と同一の多結晶シリコン膜から成るため、膜厚が500〜2000Åと薄く、そのために抵抗値が高くなりやすい。しかし、コントロールゲート電極をコントロールする配線としても用いられるために低抵抗にしなければならない。配線抵抗が高いと信号遅延が生じ、メモリセルの書き換えや読み取り時間の増大に繋がり、動作速度が遅くなってしまう、或いはメモリアレイを大規模に出来ないという問題が起きるからである。そこで、ＥＳＤ保護オフトランジスタの拡散層１５を形成するための不純物導入、また、濃い拡散層１６を形成するための不純物導入どちらにおいても、先述の不揮発性メモリのコントロールゲート電極兼配線１２にも同時に不純物が導入されている。これによりコントロールゲート電極兼配線１２の不純物濃度は濃くなり、抵抗値が低減されている。
【実施例１】
【００１０】
半導体基板１上に素子分離のためのフィールド酸化膜２を形成する。次に半導体基板１とは逆導電型の不純物を注入し、不揮発性メモリのトンネルドレイン領域およびソース領域３を形成する。次に厚さ300〜600Å程度の厚いゲート絶縁膜４を形成する（図１（Ａ））。この厚いゲート絶縁膜４の一部を除去し、厚さ60〜100Åの薄いゲート絶縁膜５を形成する。この薄いゲート絶縁膜５は不揮発性メモリのフローティングゲートに電荷を注入したり、引き抜いたりするためのトンネル絶縁膜として用いるものである。次に厚さ3000〜5000Åの第一の多結晶シリコン膜を成膜して、拡散炉中もしくはイオン注入法によりリン原子を前記第一の多結晶シリコン膜中に1×1020atoms/cm3程度導入してＮ型にした後、フォトリソグラフィー法を用いて第一の多結晶シリコンをパターンニングして、セレクトトランジスタのゲート電極６、メモリセルのフローティングゲート電極７、動作電圧１０Ｖ以下のトランジスタのゲート電極８、ＥＳＤ保護オフトランジスタのゲート電極９を形成する。
【００１１】
次に半導体基板１と逆伝導型の不純物を5×1016〜5×1019atoms/cm3程度半導体基板１の一部に注入し、薄い拡散層１０を形成する（図１（Ｂ））。この薄い拡散層は不揮発性メモリの書き込みや消去の際にメモリセルに印加される10〜20Ｖ程度の電圧に耐えうるよう電界を緩和するために必要なものである。次に第一の多結晶シリコン膜上に絶縁膜１１を形成し、その上に厚さ500〜2000Åの第二の多結晶シリコン膜を成膜する。次に多結晶シリコン薄膜抵抗素子１３の所望する抵抗値に応じて1×1015〜5×1019atoms/cm3程度の不純物を前記第二の多結晶シリコン膜全面に注入した後、この第二の多結晶シリコン膜をフォトリソグラフィー法を用いてパターンニングして、図１（Ｃ）のようなメモリセルのコントロールゲート電極兼配線１２と多結晶シリコン薄膜抵抗素子１３を形成する。コントロールゲート電極兼配線１２は、格子状に組まれたメモリアレイの１列に渡ってひとつながりになっており、コントロールゲート電極とこのコントロールゲート電極を制御するための配線を同時に兼ねているものである。
【００１２】
次に図１（Ｄ）のように、フォトレジストマスク１４をマスクにして、コントロールゲート電極兼配線１２とＥＳＤ保護用オフトランジスタの拡散層１５に5×1019〜1×1022atoms/cm3程度の不純物を注入して、低抵抗化する。次に図１（Ｅ）のように、フォトレジストマスク１４をマスクにしてセレクトトランジスタ、メモリセル、耐圧１０Ｖ以下のトランジスタの濃い拡散層１６、コントロールゲート電極兼配線１２、前記多結晶シリコン薄膜抵抗素子の低抵抗領域１７に5×1019〜5×1021atoms/cm3程度の不純物を選択的にイオン注入する（図２（Ｆ））。
【００１３】
次に層間絶縁膜１８を成膜し、フォトレジストを用いた選択的エッチングによりコンタクトホールを設け、そのコンタクトホールにメタルを埋め込んでコンタクト１９を形成する。次にメタル膜を成膜した後に、フォトレジストを用いた選択的エッチングを行い所望のメタル配線２０を形成する。次に図２（Ｇ）のように、パッシベーション膜２１を成膜して、半導体装置は完成する。
【実施例２】
【００１４】
ＥＳＤ保護のための素子にオフトランジスタを利用せずに、ダイオードを利用する場合がある。この場合には、このＥＳＤ保護用ダイオード形成のための不純物注入をコントロールゲートに注入することで実施例１と同様の効果が得られる。
【実施例３】
【００１５】
実施例１において、ＥＳＤ保護オフトランジスタの拡散層１５が濃い場合には、コントロールゲート電極兼配線１２に、濃い拡散層１６の不純物を導入せずにＥＳＤ保護オフトランジスタの拡散層１５の不純物のみ導入しても実施例１とほぼ同等の効果が得られる。
【実施例４】
【００１６】
実施例１において、動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタのゲート絶縁膜は厚い絶縁膜４で形成されている。このゲート絶縁膜はメモリセルに書き込みや消去を行うための１０〜２０Ｖの電圧に合わせた膜厚であるため、動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタのゲート絶縁膜に対しては、この膜厚が最適ではない。そこで厚いゲート絶縁膜４を形成した後に、動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタの領域の厚い絶縁膜４を選択的に除去し、動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタに最適な膜厚のゲート絶縁膜を形成し、その後にトンネル絶縁膜として用いる領域の絶縁膜を除去して、薄いゲート絶縁膜５を形成してもよい。この場合、実施例１に較べて工程数は増加するが、動作電圧１０Ｖ以下のトランジスタの素子サイズが縮小化できるため、チップサイズが縮小化できるというメリットがある。
【実施例５】
【００１７】
実施例１の動作電圧１０Ｖ以下のトランジスタにおいて、ゲート絶縁膜の膜厚や不純物の拡散によっては動作電圧まで耐圧がもたない場合がある。この場合にはドレイン構造にＬＤＤ構造やＤＤＤ構造を用いる。
【実施例６】
【００１８】
実施例１において、第一の多結晶シリコン膜でセレクトトランジスタのゲート電極６とフローティングゲート電極７のみを形成し、絶縁膜１１の形成前に動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタの領域のゲート絶縁膜を除去し、絶縁膜１１の形成と同時に動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタのゲート絶縁膜を形成し、第二の多結晶シリコン膜で動作電圧１０Ｖ以下のトランジスタとＥＳＤ保護オフトランジスタのゲート電極を形成することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施例を示す半導体装置の製造工程断面図。
【図２】本発明の第１実施例を示す半導体装置の製造工程断面図。
【符号の説明】
【００２０】
１：半導体基板
２：フィールド酸化膜
３：トンネルドレイン領域およびソース領域
４：厚いゲート絶縁膜
５：薄いゲート絶縁膜
６：セレクトトランジスタのゲート電極
７：フローティングゲート電極
８：動作電圧１０Ｖ以下のトランジスタのゲート電極
９：ＥＳＤ保護オフトランジスタのゲート電極
１０：薄い拡散層
１１：絶縁膜
１２：コントロールゲート電極兼配線
１３：多結晶シリコン薄膜抵抗素子
１４：フォトレジスト
１５：ＥＳＤ保護オフトランジスタの拡散層
１６：濃い拡散層
１７：多結晶シリコン薄膜抵抗素子の低抵抗領域
１８：層間絶縁膜
１９：コンタクト
２０：メタル配線
２１：パッシベーション
【特許請求の範囲】
【請求項１】
半導体基板中の第一の拡散層を形成する工程と、前記半導体基板上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の一部を除去する工程と、前記第一の絶縁膜除去部に前記第一の絶縁膜より薄い第二の絶縁膜を形成する工程と、第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜に1×1019atoms/cm3以上の濃度の不純物をドーピングする工程と、前記第一の多結晶シリコン膜をパターニングする工程と、前記半導体基板中に第二の拡散層を形成する工程と、前記第一の多結晶シリコン膜上を含む前記半導体基板の表面に第三の絶縁膜を形成する工程と、前記第三の絶縁膜上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に不純物を1×1015〜5×1019atoms/cm3ドーピングする工程と、前記第二の多結晶シリコン膜をパターニングする工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物を5×1019〜1×1022 atoms/cm3ドーピングして、前記第二の多結晶シリコン膜の一部を低抵抗化するのと同時に、前記半導体基板中に第三の拡散層を形成する工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物をドーピングして、前記第二の多結晶シリコン膜の一部を更に低抵抗化するのと同時に、前記半導体基板中に第四の拡散層を形成する工程とからなる半導体装置の製造方法。
【請求項２】
半導体基板中の第一の拡散層を形成する工程と、前記半導体基板上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の一部を除去する工程と、前記第一の絶縁膜除去部に前記第一の絶縁膜より薄い第二の絶縁膜を形成する工程と、前記第一の絶縁膜の一部を除去する工程と、前記第一の絶縁膜除去部に前記第二の絶縁膜より薄い第三の絶縁膜を形成する工程と、第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜に1×1019atoms/cm3以上の濃度の不純物をドーピングする工程と、前記第一の多結晶シリコン膜をパターニングする工程と、前記半導体基板中に第二の拡散層を形成する工程と、前記第一の多結晶シリコン膜上を含む前記半導体基板の表面に第四の絶縁膜を形成する工程と、第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に不純物を1×1015〜5×1019atoms/cm3ドーピングする工程と、前記第二の多結晶シリコン膜をパターニングする工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物を5×1019〜1×1022atoms/cm3ドーピングして、前記第二の多結晶シリコン膜の一部を低抵抗化するのと同時に、前記半導体基板中に第三の拡散層を形成する工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物をドーピングして、前記第二の多結晶シリコン膜の一部を更に低抵抗化するのと同時に、前記半導体基板中に第四の拡散層を形成する工程とからなる半導体装置の製造方法。
【請求項３】
前記第四の拡散層を形成するための不純物をドーピングする際に、第二の多結晶シリコン膜にはドーピングしないことを特徴とする請求項１あるいは２に記載の半導体装置の製造方法。
【請求項１】
半導体基板中の第一の拡散層を形成する工程と、前記半導体基板上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の一部を除去する工程と、前記第一の絶縁膜除去部に前記第一の絶縁膜より薄い第二の絶縁膜を形成する工程と、第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜に1×1019atoms/cm3以上の濃度の不純物をドーピングする工程と、前記第一の多結晶シリコン膜をパターニングする工程と、前記半導体基板中に第二の拡散層を形成する工程と、前記第一の多結晶シリコン膜上を含む前記半導体基板の表面に第三の絶縁膜を形成する工程と、前記第三の絶縁膜上に第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に不純物を1×1015〜5×1019atoms/cm3ドーピングする工程と、前記第二の多結晶シリコン膜をパターニングする工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物を5×1019〜1×1022 atoms/cm3ドーピングして、前記第二の多結晶シリコン膜の一部を低抵抗化するのと同時に、前記半導体基板中に第三の拡散層を形成する工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物をドーピングして、前記第二の多結晶シリコン膜の一部を更に低抵抗化するのと同時に、前記半導体基板中に第四の拡散層を形成する工程とからなる半導体装置の製造方法。
【請求項２】
半導体基板中の第一の拡散層を形成する工程と、前記半導体基板上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の一部を除去する工程と、前記第一の絶縁膜除去部に前記第一の絶縁膜より薄い第二の絶縁膜を形成する工程と、前記第一の絶縁膜の一部を除去する工程と、前記第一の絶縁膜除去部に前記第二の絶縁膜より薄い第三の絶縁膜を形成する工程と、第一の多結晶シリコン膜を形成する工程と、前記第一の多結晶シリコン膜に1×1019atoms/cm3以上の濃度の不純物をドーピングする工程と、前記第一の多結晶シリコン膜をパターニングする工程と、前記半導体基板中に第二の拡散層を形成する工程と、前記第一の多結晶シリコン膜上を含む前記半導体基板の表面に第四の絶縁膜を形成する工程と、第二の多結晶シリコン膜を形成する工程と、前記第二の多結晶シリコン膜中に不純物を1×1015〜5×1019atoms/cm3ドーピングする工程と、前記第二の多結晶シリコン膜をパターニングする工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物を5×1019〜1×1022atoms/cm3ドーピングして、前記第二の多結晶シリコン膜の一部を低抵抗化するのと同時に、前記半導体基板中に第三の拡散層を形成する工程と、前記第二の多結晶シリコン膜の一部と前記半導体基板の一部に不純物をドーピングして、前記第二の多結晶シリコン膜の一部を更に低抵抗化するのと同時に、前記半導体基板中に第四の拡散層を形成する工程とからなる半導体装置の製造方法。
【請求項３】
前記第四の拡散層を形成するための不純物をドーピングする際に、第二の多結晶シリコン膜にはドーピングしないことを特徴とする請求項１あるいは２に記載の半導体装置の製造方法。
【図１】
【図２】
【図２】
【公開番号】特開２００７−３６１２３（Ｐ２００７−３６１２３Ａ）
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願番号】特願２００５−２２０９８１（Ｐ２００５−２２０９８１）
【出願日】平成１７年７月２９日（２００５．７．２９）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願日】平成１７年７月２９日（２００５．７．２９）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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