半導体集積回路装置の製造方法
【課題】パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦによる単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。
【解決手段】本願発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるゲート電極等の加工技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００２−１７５９８１号公報（特許文献１）または、これに対応する米国特許公開２００２−５９５５７号公報（特許文献２）には、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のゲート電極等のパターニングにおいて、パターンコーナ部のラウンディング（Ｒｏｕｎｄｉｎｇ）を回避するために、ハードマスク膜に対して、レジスト膜のパターニング、そのレジスト膜によるハードマスク膜パターニング、レジスト膜の除去の工程を２度繰り返して、コーナ部がラウンド（Ｒｏｕｎｄ）しないハードマスク膜パターンを得る技術が開示されている。
【０００３】
日本特開２００８−９１８２４号公報（特許文献３）または、これに対応する米国特許第７４６２５６６号公報（特許文献４）には、ゲート電極等のパターニングにおいて、最初にハードマスクをライン＆スペースパターンを有する第１のレジスト膜でパターニングし、そのレジスト膜を除去した後、第２のレジスト膜に微細パターンを焼き付けて、この新たなレジスト膜を用いて、ハードマスクを加工する技術が開示されている。
【０００４】
日本特開２０１０−１１８５９９号公報（特許文献５）には、ゲート電極等のパターニングにおいて、最初に第１のレジスト膜を用いて、阻止分離領域上にあるゲート突き当て部分の分離のための対象膜のエッチングを実行し、レジスト除去後、ライン＆スペースパターンを有する第２のレジスト膜を用いて、対象膜のエッチングを行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１７５９８１号公報
【特許文献２】米国特許公開２００２−５９５５７号公報
【特許文献３】特開２００８−９１８２４号公報
【特許文献４】米国特許第７４６２５６６号公報
【特許文献５】特開２０１０−１１８５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦ（波長１９３ｎｍ）による単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ライン＆スペースパターンのエッチング後の新たなレジスト膜が平坦にならない等の問題や、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜（ダミーゲート積層膜を含む）のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜（ダミーゲート積層膜を含む）のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するので、前記第２のレジスト膜を形成したときのレジスト上面の平坦性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。
【図２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。
【図３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域エッチング完了時）である。
【図４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。
【図５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極膜エッチング完了時）である。
【図６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図２のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域エッチング完了時）である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図５のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極膜エッチング完了時）である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜形成完了時）である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の上層膜パターニング完了時）である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の中間層膜エッチング完了時）である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜エッチング完了時）である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等加工のためのシュリンク工程完了時）である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング工程完了時）である。
【図１６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜等の除去完了時）である。
【図１７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用レジスト膜塗布完了時）である。
【図１８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（図１７と同じ、すなわち、ゲート電極パターニング用レジスト膜塗布完了時）である。
【図１９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜の現像完了時）である。
【図２０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜のトリム完了時）である。
【図２１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング完了時）である。
【図２２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。
【図２３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（図２２と同じ、すなわち、ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。
【図２４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（オフセットスペーサおよびエクステンション領域導入完了時）である。
【図２５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成用絶縁膜成膜完了時）である。
【図２６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成完了時）である。
【図２７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（シリサイド層形成完了時）である。
【図２８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（プリメタル絶縁膜成膜完了時）である。
【図２９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（コンタクトホール形成完了時）である。
【図３０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（タングステンプラグ埋め込み完了時）である。
【図３１】本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの回路図である。
【図３２】本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１及び第２の主面を有する半導体ウエハであって、その第１の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面上に、下層のｈｉｇｈ−ｋゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程；
（ｃ）前記ゲート積層膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第１のレジスト膜を形成する工程；
（ｄ）前記第１のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程；
（ｅ）パターニングされた前記第１のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｆ）前記工程（ｅ）の後、前記第１のレジスト膜を除去する工程；
（ｇ）前記工程（ｆ）の後、前記半導体ウエハの前記第１の主面上に、前記メモリ領域における前記ゲート電極に対応するライン＆スペースパターンを規定するための第２のレジスト膜を形成する工程；
（ｈ）前記第２のレジスト膜に対して、パターニングを実行する工程；
（ｉ）パターニングされた前記第２のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｊ）前記工程（ｉ）の後、前記第２のレジスト膜を除去する工程。
【００１７】
２．前記１項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜と、前記ゲート積層膜の間には、ハードマスク膜がない。
【００１８】
３．前記１または２項の半導体集積回路装置の製造方法において、前記工程（ｇ）の前記第２のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するライン＆スペースパターンを規定するためのものでもある。
【００１９】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。
【００２０】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、それぞれ多層レジスト膜である。
【００２１】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位工程を含む：
（ｅ１）前記レジスト膜開口を縮小させる処理を実行する工程；
（ｅ２）前記工程（ｅ１）の後、前記レジスト膜開口下の前記ゲート積層膜に対する異方性ドライエッチングを実行する工程。
【００２２】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｉ）は、以下の下位工程を含む：
（ｉ１）パターニングされた前記第２のレジスト膜の幅を縮小させる処理を実行する工程；
（ｉ２）前記工程（ｉ１）の後、前記ゲート積層膜の内、前記第２のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。
【００２３】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）および（ｈ）におけるパターニングは、１９３ｎｍの露光光を用いたＡｒＦリソグラフィにより実行される。
【００２４】
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
【００２５】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層塗布系レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
【００２６】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２７】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２８】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。
【００２９】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３０】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３１】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３２】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜（Ｓｔｒｅｓｓｏｒ Ｆｉｌｍ）としても使用される。
【００３３】
同様に、本願において、「シリサイド」または「シリサイド層」というときは、通常、ニッケルシリサイドやニッケル白金シリサイドを指すが、ニッケルモノシリサイドを主要な構成要素の一つとする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイド、ニッケル白金シリサイド等に限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００３９】
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等の説明（主に図１）
なお、以下では本願の対称デバイスの一例として、ＳＯＣチップを例に取り具体的に説明するが、メモリ専用チップであっても良いことはいうまでもない。なお、以下の例では、主に、２８ｎｍテクノロジノードの世代の製品を例にとり、具体的に説明するが、その他の世代にも適用できることは言うまでもない。
【００４０】
図１は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明する。
【００４１】
図１に示すように、ウエハ工程途中のウエハ１（ここでは、３００φシリコン単結晶ウエハを例に取り説明するが、直径は４５０φでも２００ファイでも良い）のデバイス主面１ａ（第１の主面）には、多数のチップ領域２が形成されている。また、ウエハ１には、その配向を判別するためのノッチ３が設けられている。
【００４２】
次に、各チップ２（チップ領域）のレイアウトの詳細を説明する。チップ領域２の周辺部４には、多数のボンディングパッド５が設けられており、内部領域にはメモリ領域６および非メモリ領域７が設けられている。ここで、メモリ領域６としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例示するが、これに限らず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でもフラッシュメモリでもよい。なお、「メモリ領域」とは、正確にはメモリセル領域を指す。従って、メモリ周辺回路の多くの部分は、非メモリ領域７に属する。従って、非メモリ領域７には、このようなメモリ周辺回路のほか、ロジック回路、アナログ回路等が含まれる。
【００４３】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要説明（主に図２から図５、および図６から図９）
ここでは、セクション１のＳＲＡＭ混載ロジックチップの説明を受けて、メモリ領域６および非メモリ領域７（図１）におけるゲート電極等のパターニング（ダブルパターニングプロセス）について説明する。
【００４４】
図２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。図３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域エッチング完了時）である。図４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。図５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極膜エッチング完了時）である。図６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図２のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域エッチング完了時）である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図５のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極膜エッチング完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明する。
【００４５】
まず、ゲート電極膜加工前のウエハ１を準備する（図２及び図６を参照）。これは、たとえば、以下のように行う。たとえば、Ｐ型のシリコン単結晶ウエハ１を準備して、デバイス主面１ａ（裏面１bの反対の主面）に、たとえばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離領域９を形成し、続いて、アクティブ領域８にウエル領域等の必要な不純物ドープ領域を形成する。
【００４６】
更に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜１６（Ｈｉｇｈ−ｋゲート絶縁膜を含むゲート絶縁膜）を成膜する。ここで、「Ｈｉｇｈ−ｋゲート絶縁膜」とは、従前の酸化シリコン膜を主要な膜構成要素とするゲート絶縁膜（酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜又はこれらの積層膜）よりも誘電率の高いゲート絶縁膜をいう。
【００４７】
次に、Ｈｉｇｈ−ｋゲート絶縁膜１６上のほぼ全面に、たとえば、窒化チタン膜等のゲート電極膜の下層膜１４ｂを成膜する。
【００４８】
次に、窒化チタン膜１４ｂ上のほぼ全面に、たとえば、ゲート電極膜の上層膜としてポリシリコン膜１４ａ（アモルファスシリコン膜でも良い）を成膜する。
【００４９】
次に、ポリシリコン膜１４ａ上のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜１１（第１のレジスト膜）を塗布等により形成する。多層レジスト膜１１は、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜等の炭素系下層非感光性膜１１ｃ（下層膜）、Ｓｉ−ＢＡＲＣ（Ｓｉｌｉｃｏｎ−Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜等のシリコン系中間層非感光性膜１１ｂ（中間層膜）、ＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１１ａ（上層膜）等から構成されている。Ｓｉ−ＢＡＲＣ膜は、シリコンを主要な成分の一つとして含む（シリコン含有量は、たとえば、１５重量％から４５重量％程度、以下の第２のレジスト膜についても同じ）塗布系またはＣＶＤによる反射防止膜である。また、ＳＯＣ膜は、炭素を主要な成分の一つとして含む（炭素含有量は、たとえば、８０重量％から９０重量％程度、以下の第２のレジスト膜についても同じ）塗布系またはＣＶＤ（ＣＶＤ系の炭素系膜は、アモルファスカーボンと呼ばれる）による下地膜（シリコン系の部材に対してエッチング選択性を持つ膜）である。
【００５０】
次に、図２及び図６に示すように、ＡｒＦ化学増幅型レジスト膜１１ａの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口１２を形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。ここで、レジスト膜開口１２の幅（短い方の辺の長さに等価）は、たとえば６０から７０ｎｍ程度であり、素子分離領域の幅と同程度であるが、後に述べるシュリンク処理により、たとえば、２０から２５ｎｍ程度とする。
【００５１】
続いて、多層レジスト膜１１のＡｒＦ化学増幅型レジスト膜１１ａ（上層膜）のパターンを順次、Ｓｉ−ＢＡＲＣ膜１１ｂ（中間層膜）、ＳＯＣ膜１１ｃ（下層膜）に転写する（詳細は、セクション３で説明する）。
【００５２】
次に、図３及び図７に示すように、パターニングされた隣接ゲート電極間切断領域パターニング用レジスト膜１１をマスクとして、ドライエッチングにより、ゲート電極膜１４（ポリシリコン膜１４ａ、窒化チタン膜１４ｂ）およびＨｉｇｈ−ｋゲート絶縁膜１６を加工して、隣接ゲート電極間切断領域１２を開口する。
【００５３】
次に、図４及び図８に示すように、先と同様に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、ゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）を塗布等により形成する。多層レジスト膜１５は、ＳＯＣ膜等の炭素系下層非感光性膜１５ｃ（下層膜）、Ｓｉ−ＢＡＲＣ膜等のシリコン系中間層非感光性膜１５ｂ（中間層膜）、ＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１５ａ（上層膜）等から構成されている。ここでも、先と同様に、ＡｒＦ化学増幅型レジスト膜１５ａの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａを形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。ここで、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａの幅は、パターニング当初、４５ｎｍ程度であるが、以下に説明するトリミング処理によって、３０ｎｍ程度とする。なお、このステップにおける炭素系の下層膜は、平坦化の観点から、ＳＯＣ膜等の塗布系の平坦化膜が好適である。
【００５４】
続いて、多層レジスト膜１５のＡｒＦ化学増幅型レジスト膜１５ａ（上層膜）のパターンを順次、Ｓｉ−ＢＡＲＣ膜１５ｂ（中間層膜）、ＳＯＣ膜１５ｃ（下層膜）に転写する（詳細は、セクション３で説明する）。
【００５５】
次に、図５及び図９に示すように、パターニングされたゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）マスクとして、ドライエッチングにより、ゲート電極膜１４（ポリシリコン膜１４ａ、窒化チタン膜１４ｂ）およびＨｉｇｈ−ｋゲート絶縁膜１６を加工して、ゲート電極１４を形成する。
【００５６】
以上の工程の中で、素子分離領域９の上面には、エッチングによるリセス部１７が形成される。
【００５７】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細説明（主に図１０から図１７、および図１８から図２２）
図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜形成完了時）である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の上層膜パターニング完了時）である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の中間層膜エッチング完了時）である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜エッチング完了時）である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等加工のためのシュリンク工程完了時）である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング工程完了時）である。図１６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜等の除去完了時）である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用レジスト膜塗布完了時）である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（図１７と同じ、すなわち、ゲート電極パターニング用レジスト膜塗布完了時）である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜の現像完了時）である。図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜のトリム完了時）である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング完了時）である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明する。
【００５８】
図１０に示すように、たとえば、Ｐ型のシリコン単結晶ウエハ１を準備して、デバイス主面１ａに、たとえばＳＴＩ等の素子分離領域９を形成し、続いて、アクティブ領域８にウエル領域等の必要な不純物ドープ領域を形成する。
【００５９】
更に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜１６（Ｈｉｇｈ−ｋゲート絶縁膜を含むゲート絶縁膜）を成膜する。Ｈｉｇｈ−ｋゲート絶縁膜１６としては、たとえば、厚さ０．７から１．５ｎｍ程度の酸化ハフニウム系絶縁膜を例示することができる。
【００６０】
次に、Ｈｉｇｈ−ｋゲート絶縁膜１６上のほぼ全面に、たとえば、窒化チタン膜（たとえば厚さ１０ｎｍ程度）等のゲート電極膜の下層膜１４ｂを成膜する。
【００６１】
次に、窒化チタン膜１４ｂ上のほぼ全面に、ゲート電極膜の上層膜として、たとえば厚さ５０ｎｍ程度のポリシリコン膜１４ａ（アモルファスシリコン膜でも良い）を成膜する。
【００６２】
次に、ポリシリコン膜１４ａ上のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜１１（第１のレジスト膜）を塗布等により形成する。多層レジスト膜１１は、たとえば、以下のように形成する。すなわち、最初に、ポリシリコン膜１４ａ上のほぼ全面に、ＳＯＣ膜等の炭素系下層非感光性膜１１ｃ（下層膜）を塗布等により形成する（たとえば厚さ１００から３００ｎｍ程度）。なお、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるアモルファスカーボン膜等でもよい。続いて、ＳＯＣ膜１１ｃ上のほぼ全面に、たとえばＳｉ−ＢＡＲＣ膜（たとえば厚さ１０から１００ｎｍ程度）等のシリコン系中間層非感光性膜１１ｂ（中間層膜）を塗布等により形成する。続いて、Ｓｉ−ＢＡＲＣ膜１１ｂ上のほぼ全面に、たとえばＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１１ａ（上層膜）を塗布等により形成する（たとえば厚さ５０から１８０ｎｍ程度）。
【００６３】
次に、図１１に示すように、ＡｒＦ化学増幅型レジスト膜１１ａの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口１２を形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。
【００６４】
次に、図１２に示すように、パターニングされたＡｒＦ化学増幅型レジスト膜１１ａをマスクとして、たとえばフルオロカーボン（Ｆｌｕｏｒｏｃａｒｂｏｎ）系ガス（たとえばＣＦ４等）を用いたドライエッチングにより、ＡｒＦ化学増幅型レジスト膜１１ａのパターンをＳｉ−ＢＡＲＣ膜１１ｂに転写する。
【００６５】
次に、図１３に示すように、パターニングされたＳｉ−ＢＡＲＣ膜１１ｂをマスクとして、たとえば酸素系ガス（たとえばＯ２等）を用いたドライエッチングにより、Ｓｉ−ＢＡＲＣ膜１１ｂのパターンをＳＯＣ膜１１ｃに転写する。このとき、同時に、残存していたＡｒＦ化学増幅型レジスト膜１１ａが除去される。
【００６６】
次に、図１４に示すように、ウエハ１を、たとえば、ゲート電極１４をエッチングするためのドライエチング装置のエッチング室に導入した状態で、エッチング前処理（シュリンク処理）を実行する（一種のドライエッチング処理であり、ポリシリコン膜１４ａの上面は若干エッチングされる）。すなわち、レジスト膜開口１２の側壁にシュリンク用側壁１８を形成する。シュリンク処理条件としては、ガス雰囲気：たとえばＣＨＦ３（１００から３００ｓｃｃｍ）/Ｏ２（１０から５０ｓｃｃｍ）、ＲＦ電力：たとえば５００から１０００ワット程度、ウエハバイアス：１００から３００ボルト、ウエハステージ温度：摂氏１０から５０度程度を例示することができる。
【００６７】
次に、図１５に示すように、パターニングされたＳＯＣ膜１１ｃをマスクとして、ドライエッチングにより、ポリシリコン膜１４ａ（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、ＨＢｒ等）、窒化チタン膜１４ｂ（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、Ｃｌ２/ＨＢｒ等）、ゲート絶縁膜１６（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、ＢＣｌ３/Ｃｌ２等）に順次、シュリンクされた隣接ゲート電極間切断領域１２を形成する。このとき同時に、残存していたＳｉ−ＢＡＲＣ膜１１ｂが除去される。
【００６８】
次に、図１６に示すように、ＳＯＣ膜１１ｃおよびシュリンク用側壁１８をアッシング処理およびウエット洗浄等により、除去する。ウエット洗浄の条件としては、たとえば、
（１）第１ステップ：薬液は希塩酸で、組成は、たとえば、塩化水素濃度０．０４１８モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度、
（２）第２ステップ：薬液は混酸で、組成は、たとえば、塩化水素濃度０．４１１モル％程度、弗化水素濃度０．０１０６モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度を好適な一例として示すことができる。
【００６９】
次に、図１７及び図１８に示すように、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、ゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）を塗布等により形成する。多層レジスト膜１５は、たとえば、以下のように形成する。すなわち、最初に、ウエハ１のデバイス面１ａ上のほぼ全面に、ＳＯＣ膜等の炭素系下層非感光性膜１５ｃ（下層膜）を塗布等により形成する（たとえば厚さ１００から３００ｎｍ程度）。続いて、ＳＯＣ膜１５ｃ上のほぼ全面に、たとえばＳｉ−ＢＡＲＣ膜等のシリコン系中間層非感光性膜１５ｂ（中間層膜）を塗布等により形成する（たとえば厚さ１０から１００ｎｍ程度）。続いて、Ｓｉ−ＢＡＲＣ膜１５ｂ上のほぼ全面に、たとえばＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１５ａ（上層膜）を塗布等により形成する（たとえば厚さ５０から１８０ｎｍ程度）。
【００７０】
次に、図１９に示すように、ＡｒＦ化学増幅型レジスト膜１５ａの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａを形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。
【００７１】
次に、図２０に示すように、パターニングされたレジスト膜パターン１５ａに対して、トリミング（Ｔｒｉｍｍｉｎｇ）処理を施すことにより、最終的なレジスト膜パターン１５ａの幅を元のレジスト膜の幅１９よりも狭くする。トリミング処理は、ドライエッチングと同様の処理であり、通常、後続のエッチングプロセスと同一の装置又は同一のチャンバ内で実行される。トリミング処理の雰囲気ガスとしては、たとえば、Ｃｌ２/Ｏ２系ガスを例示することができる。
【００７２】
次に、図２１に示すように、トリミングされたレジスト膜パターン１５ａを先と同様に、順次、Ｓｉ−ＢＡＲＣ膜１５ｂ（エッチング雰囲気は、たとえばＣＦ４系ガス雰囲気）、ＳＯＣ膜１５ｃ（エッチング雰囲気は、たとえばＯ２系ガス雰囲気）へ転写して、パターニングされたＳＯＣ膜１５ｃをマスクとして、先と同様に、ドライエッチングにより、ポリシリコン膜１４ａ（エッチング雰囲気は、たとえばＳＦ６/ＣＦ４系ガス雰囲気）、窒化チタン膜１４ｂ（エッチング雰囲気は、たとえばＨＢｒ/Ｃｌ２系ガス雰囲気）、ゲート絶縁膜１６（エッチング雰囲気は、たとえばＢＣｌ３/Ｃｌ２系ガス雰囲気）に順次、トリミングされたゲート電極のラインアンドスペースパターンを形成する。このとき同時に、残存していたＳｉ−ＢＡＲＣ膜１５ｂが除去される。
【００７３】
次に、図２２に示すように、ＳＯＣ膜１５ｃをアッシング処理等およびウエット洗浄により、除去する。ウエット洗浄の条件としては、たとえば、
（１）第１ステップ：薬液は希塩酸で、組成は、たとえば、塩化水素濃度０．０４１８モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度、
（２）第２ステップ：薬液は混酸で、組成は、たとえば、塩化水素濃度０．４１１モル％程度、弗化水素濃度０．０１０６モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度を好適な一例として示すことができる。
【００７４】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要説明（主に図２３から図３０）
図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（図２２と同じ、すなわち、ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（オフセットスペーサおよびエクステンション領域導入完了時）である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成用絶縁膜成膜完了時）である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成完了時）である。図２７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（シリサイド層形成完了時）である。図２８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（プリメタル絶縁膜成膜完了時）である。図２９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（コンタクトホール形成完了時）である。図３０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（タングステンプラグ埋め込み完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明する。
【００７５】
図２３（図９及び図２２と同じプロセスステップ）に基づいて、ゲート電極のラインアンドスペースパターンのパターニングが完了した時点以降の図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＰチャネルデバイス領域Ｒ３ｐおよび非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＮチャネルデバイス領域Ｒ３ｎに対応する部分を説明する。図２３に示すように、ウエハ１のＰ型単結晶シリコン基板部の上半部に、Ｎウエル領域１ｎおよびＰウエル領域１ｐが設けられている。
【００７６】
次に、図２４に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばＣＶＤにより、オフセットスペーサ窒化シリコン膜２１（たとえば厚さ２から７ｎｍ程度）を成膜する。続いて、異方性ドライエッチングによって、オフセットスペーサ窒化シリコン膜２１をエッチバックして、オフセットスペーサ２１を形成する。
【００７７】
続いて、Ｐチャネルデバイス領域Ｒ３ｐおよびＮチャネルデバイス領域Ｒ３ｎのそれぞれのウエハ１のデバイス面１ａ表面領域に、イオン注入により、Ｐ型エクステンション領域２２ｐ（イオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２）およびＮ型エクステンション領域２２n（イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：１ＫｅＶから１０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から９ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２）を導入する。
【００７８】
次に、図２５に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばＣＶＤにより、サイドウォール酸化シリコン膜２３ａ（たとえば厚さ５から１０ｎｍ程度）を成膜する。続いて、サイドウォール酸化シリコン膜２３ａ上のほぼ全面に、たとえばＣＶＤにより、サイドウォール窒化シリコン膜２３ｂ（たとえば厚さ２０から３０ｎｍ程度）を成膜する。
【００７９】
次に、図２６に示すように、異方性ドライエッチングによって、サイドウォール酸化シリコン膜２３ａおよびサイドウォール窒化シリコン膜２３ｂをエッチバックして、酸化シリコン膜サイドウォール２３ａおよび窒化シリコン膜サイドウォール２３ｂを形成する。続いて、Ｐチャネルデバイス領域Ｒ３ｐおよびＮチャネルデバイス領域Ｒ３ｎのそれぞれのウエハ１のデバイス面１ａ表面領域に、イオン注入により、Ｐ型高濃度ソースドレイン領域２４ｐ（イオン注入条件としては、たとえば、イオン種：Ｂ、打ち込みエネルギー：０．５ＫｅＶから２０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２）およびＮ型高濃度ソースドレイン領域２４ｎ（イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：２ＫｅＶから４０ＫｅＶ、ドーズ量：８ｘ１０１４/ｃｍ２から４ｘ１０１５/ｃｍ２；イオン種：Ｐ、打ち込みエネルギー：１０ＫｅＶから８０ＫｅＶ、ドーズ量：１ｘ１０１３/ｃｍ２から８ｘ１０１３/ｃｍ２）を導入する。
【００８０】
次に、図２７に示すように、サリサイド（Ｓａｌｉｃｉｄｅ）プロセスによって、ゲート電極上及びソースドレイン領域の表面領域に、たとえば、ニッケル白金シリサイド層等のシリサイド層２５を形成する。
【００８１】
次に、図２８に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばプラズマＣＶＤにより、プリメタル下層絶縁膜２６ａとして、窒化シリコン膜（たとえば厚さ２０から３０ｎｍ程度）を成膜する。続いて、窒化シリコン膜２６ａ上のほぼ全面に、たとえばプラズマＣＶＤにより、プリメタル上層絶縁膜２６ｂとして、酸化シリコン膜（たとえば厚さ１５０から２４０ｎｍ程度）を成膜する。
【００８２】
次に、図２９に示すように、酸化シリコン膜２６ｂ上のほぼ全面に、コンタクトホール形成用レジスト膜２７を塗布等で形成する。続いて、通常のリソグラフィにより（たとえば、ＡｒＦリソグラフィ）、レジスト膜２７をパターニングする。パターニングされたレジスト膜２７をマスクとして、順次、異方性ドライエッチングにより、酸化シリコン膜２６ｂおよび窒化シリコン膜２６ａのコンタクトホール２８を開口する。その後、不要になったレジスト膜２７をアッシング等により除去する。
【００８３】
次に、図３０に示すように、コンタクトホール２８内にタングステンプラグ２９を埋め込む。その後、必要に応じて、多層配線を銅系ダマシン方式（埋め込み配線方式）またはアルミニウム系通常配線方式（非埋め込み配線方式）によって形成する。
【００８４】
５．本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセル等の説明（主に図３１および図３２）
ここでは、６トランジスタセルを例に取り具体的に説明したが、本願の発明は、それに限定されるものではなく、その他の構造のメモリセルにも適用できることは言うまでもない。
【００８５】
図３１は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの回路図である。図３２は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセル等を説明する。
【００８６】
図３１に示すように、ＳＲＡＭメモリセルＭＣには、相互に直行して走るワードラインＷＬおよび一対のビット線ＢＬ，ＢＬＢが設けられており、それらの交点の近傍には、Ｎ型記憶用トランジスタＱ１，Ｑ２、Ｐ型記憶用トランジスタＱ３，Ｑ４、読み出し用トランジスタＱ５，Ｑ６、および、これらに電源を供給する電源供給ラインＶｄｄ、基準電圧ラインＶｓｓ等が配置されている。
【００８７】
図３１のＳＲＡＭメモリセルＭＣを実際のレイアウトの中で示すと、図３２のようになる。図３２に示すように、縦に走る多数のゲート電極１４が、規則的に隣接ゲート電極間切断領域１２によって、切断されているのがわかる。多数のコンタクト部２８，３０の内、横長で示したものは、シェアードコンタクト部３０である。ここで、Ｎチャネルデバイスのアクティブ領域８ｎのコンタクト部２８と、Ｐチャネルデバイスのアクティブ領域８ｐのシェアードコンタクト部３０の間を相互接続メタル配線ＩＣで連結している。
【００８８】
６．本願の前記一実施の形態の半導体集積回路装置の製造方法に関する補足的説明並びに考察等
セクション５に示したようなＳＲＡＭ幅広セルにおいては、隣り合うゲート間の長手方向の間隔部、すなわち、隣接ゲート電極間切断領域１２（図２参照）を小さくすることが、セル面積縮小のために重要な技術課題となる。しかし、２８ｎｍテクノロジノード（Ｔｅｃｈｎｏｌｏｇｙ Ｎｏｄｅ）または、それ以降の世代においては、解像限界以下であるため、ゲート電極のパターニングを１回の光リソグラフィ（たとえば、波長１９３ｎｍの露光光および液浸縮小投影露光装置を用いたＡｒＦリソグラフィ）で実行することは不可能である。また、２８ｎｍテクノロジノードまたは、それ以降の世代においては、ゲート積層構造（Ｇａｔｅ ｓｔａｃｋ Ｓｔｒｕｃｔｕｒｅ）がＨｉｇｈ−ｋゲート絶縁膜およびメタル系ゲートを含むものになるため、酸化耐性やウエット処理耐性は、低下する傾向にある。更に、多層レジストプロセスを採用する必要があるため（４５ｎｍテクノロジノードまたは、それ以降の世代）、多層レジストプロセスに固有の問題も存在する。
【００８９】
解像限界の問題を解決するために、本願においては、レジスト膜等のエッチングマスク膜のパターニングおよび、それを用いた下地膜のエッチングを複数回繰り返す、多重パターニングプロセス（Ｍｕｌｔｉｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｐｒｏｃｅｓｓ）を採用している。しかし、単純に、ゲート電極のラインアンドスペースパターンのパターニング（１度目のリソグラフィ）を先行し、続いて、隣接ゲート電極間切断領域１２（図２参照）をパターニング（２度目のリソグラフィ）する方法（「Ｌ＆Ｓファースト方式」という）では、２度目のリソグラフィにおけるレジスト膜が、メモリ領域６（パターン高密度領域）および非メモリ領域７（パターン低密度領域）の間で平坦性を確保できないという問題がある（図１参照）。具体的には、ＳＯＣ膜等の下層膜１５ｃ（図８参照）によるグローバルな平坦化が困難である。
【００９０】
そこで、セクション２から４に示した例では、先に、隣接ゲート電極間切断領域１２（図２参照）をパターニング（１度目のリソグラフィ）し、次に、ゲート電極のラインアンドスペースパターンのパターニング（２度目のリソグラフィ）を実行している（「Ｌ＆Ｓラスト方式」という）。このようにすると、隣接ゲート電極間切断領域１２（図２参照）のパターン密度は、一般に低密度となっているので、非メモリ領域７（パターン低密度領域）との間で、パターン密度のアンバランスが生じない。
【００９１】
また、隣接ゲート電極間切断領域１２（図２参照）のパターニングにおいて、シュリンク処理（隣接ゲート電極間切断領域１２に対応するレジスト開口の面積を縮小する処理）を伴う場合には、Ｌ＆Ｓファースト方式では、下地の凹凸が激しいため、シュリンク形状が下地に依存して不安定な形状となる。一方、Ｌ＆Ｓラスト方式では、下地が平坦であるため、シュリンク形状が安定する。
【００９２】
さらに、酸化耐性やウエット処理耐性の低下の問題を解決するために、Ｌ＆Ｓラスト方式に加えて、隣接ゲート電極間切断領域１２（図２参照）が素子分離領域９の内部に含まれるようにレイアウトすることが有効である（「ゲート端部素子分離領域内レイアウト方式」という）。多重パターニングプロセスにおいては、アッシングやウエット薬液処理を伴うレジスト膜の除去が複数回にわたって行われるため、ゲート絶縁膜の過剰な後退やメタル系ゲート電極部の過剰な酸化が発生しやすい。しかし、ゲート端部素子分離領域内レイアウト方式では、そのような多重処理が行われるのは、アクティブ領域上ではなく、主に、素子分離領域９（図２参照）上となるので、デバイス特性への影響を少なくすることができる。
【００９３】
なお、Ｌ＆Ｓラスト方式では、非メモリ領域７のゲート電極のパターニングをメモリ領域６のゲート電極のラインアンドスペースパターンのパターニングと同時に実行するのが有効である。これは、シュリンク処理は、レジストの被覆部分の幅を増加させる処理であるため、ゲート電極のラインアンドスペースパターンのパターニングには適用できないためである。また、そのようにすることによって（シュリンク処理の有無に係らず）、メモリ領域６および非メモリ領域７のゲート電極のラインアンドスペースパターンのパターニングにトリミング処理を適用できるメリットもある。
【００９４】
なお、セクション２から４まで等に説明したプロセスでは、基本的に（たとえばＳｉＮ膜等の）ハードマスクを使用しないので、後にハードマスクを除去する必要がないので、全体のプロセスを簡素化することができる。
【００９５】
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、前記実施の形態では、主にゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式におけるダミーゲートプロセス（Ｄｕｍｍｙ Ｇａｔｅ Ｐｒｏｃｅｓｓ）にも適用できることは言うまでもない。
【００９７】
また、前記実施の形態では、主にハードマスク（Ｈａｒｄ Ｍａｓｋ）を使用しない方式を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、隣接ゲート電極間切断領域のパターニング（Ｐａｔｔｅｒｎｉｎｇ）およびゲート電極のラインアンドスペースパターン（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅ Ｐａｔｔｅｒｎ）のパターニングの一方又は両方にハードマスクを使用してもよいことは、言うまでもない。
【００９８】
更に、前記実施の形態では、主にソースドレインに通常のシリコン系（シリコン系合金ではない）部材を用いた例について具体的に説明したが、本発明はそれに限定されるものではなく、ソースドレインにシリコン系合金（ＳｉＧｅ，ＳｉＣ等）を使用したものにも適用できることは言うまでもない。
【符号の説明】
【００９９】
１ ウエハ
１ａ ウエハ又はチップのデバイス主面（第１の主面）
１ｂ ウエハ又はチップの裏面
１ｎ Ｎウエル領域
１ｐ Ｐウエル領域
１ｓ 半導体基板領域（Ｐ型シリコン単結晶基板領域）
２ 半導体チップ又はチップ領域
３ ノッチ
４ チップ周辺部
５ ボンディングパッド
６ メモリ領域
７ 非メモリ領域
８ アクティブ領域
８ｎ Ｎチャネルデバイスのアクティブ領域
８ｐ Ｐチャネルデバイスのアクティブ領域
９ 素子分離領域（ＳＴＩ）
１１ 隣接ゲート電極間切断領域パターニング用レジスト膜（第１のレジスト膜）
１１ａ 隣接ゲート電極間切断領域パターニング用多層レジスト膜の上層膜
１１ｂ 隣接ゲート電極間切断領域パターニング用多層レジスト膜の中間層膜
１１ｃ 隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜
１２ 隣接ゲート電極間切断領域（これに対応するレジスト膜開口）
１４ ゲート電極（またはゲート電極膜）
１４ａ 多層ゲート電極（またはゲート電極膜）の上層膜
１４ｂ 多層ゲート電極（またはゲート電極膜）の下層膜
１５ ゲート電極パターニング用レジスト膜（第２のレジスト膜）
１５ａ ゲート電極パターニング用多層レジスト膜の上層膜
１５ｂ ゲート電極パターニング用多層レジスト膜の中間層膜
１５ｃ ゲート電極パターニング用多層レジスト膜の下層膜
１６ ゲート絶縁膜（Ｈｉｇｈ−ｋ膜を有するゲート絶縁膜）
１７ エッチングによるリセス部
１８ シュリンク用側壁
１９ トリムされた部分（元のレジスト膜の幅）
２１ オフセットスペーサ窒化シリコン膜（オフセットスペーサ）
２２n Ｎ型エクステンション領域
２２ｐ Ｐ型エクステンション領域
２３ａ サイドウォール酸化シリコン膜（酸化シリコン膜サイドウォール）
２３ｂ サイドウォール窒化シリコン膜（窒化シリコン膜サイドウォール）
２４ｎ Ｎ型高濃度ソースドレイン領域
２４ｐ Ｐ型高濃度ソースドレイン領域
２５ シリサイド層
２６ａ プリメタル下層絶縁膜
２６ｂ プリメタル上層絶縁膜
２７ コンタクトホール形成用レジスト膜
２８ 通常のコンタクトホール（またはコンタクト部）
２９ タングステンプラグ
３０ シェアードコンタクトホール（または当該コンタクト部）
ＢＬ，ＢＬＢ ビット線
ＩＣ 相互接続メタル配線
ＭＣ メモリセル
Ｑ１，Ｑ２ Ｎ型記憶用トランジスタ
Ｑ３，Ｑ４ Ｐ型記憶用トランジスタ
Ｑ５，Ｑ６ 読み出し用トランジスタ
Ｒ１ メモリ領域切り出し部
Ｒ２ 非メモリ領域切り出し部
Ｒ３ 非メモリ領域ＣＭＩＳＦＥＴ対切り出し部
Ｒ３ｎ 非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＮチャネルデバイス領域
Ｒ３ｐ 非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＰチャネルデバイス領域
Ｖｄｄ 電源供給ライン
Ｖｓｓ 基準電圧ライン
ＷＬ ワードライン
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるゲート電極等の加工技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００２−１７５９８１号公報（特許文献１）または、これに対応する米国特許公開２００２−５９５５７号公報（特許文献２）には、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のゲート電極等のパターニングにおいて、パターンコーナ部のラウンディング（Ｒｏｕｎｄｉｎｇ）を回避するために、ハードマスク膜に対して、レジスト膜のパターニング、そのレジスト膜によるハードマスク膜パターニング、レジスト膜の除去の工程を２度繰り返して、コーナ部がラウンド（Ｒｏｕｎｄ）しないハードマスク膜パターンを得る技術が開示されている。
【０００３】
日本特開２００８−９１８２４号公報（特許文献３）または、これに対応する米国特許第７４６２５６６号公報（特許文献４）には、ゲート電極等のパターニングにおいて、最初にハードマスクをライン＆スペースパターンを有する第１のレジスト膜でパターニングし、そのレジスト膜を除去した後、第２のレジスト膜に微細パターンを焼き付けて、この新たなレジスト膜を用いて、ハードマスクを加工する技術が開示されている。
【０００４】
日本特開２０１０−１１８５９９号公報（特許文献５）には、ゲート電極等のパターニングにおいて、最初に第１のレジスト膜を用いて、阻止分離領域上にあるゲート突き当て部分の分離のための対象膜のエッチングを実行し、レジスト除去後、ライン＆スペースパターンを有する第２のレジスト膜を用いて、対象膜のエッチングを行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１７５９８１号公報
【特許文献２】米国特許公開２００２−５９５５７号公報
【特許文献３】特開２００８−９１８２４号公報
【特許文献４】米国特許第７４６２５６６号公報
【特許文献５】特開２０１０−１１８５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
パターンの微細化、特に、ＳＲＡＭのセル面積を縮小するためには、隣接ゲートの端部間距離を縮小することが重要となる。しかし、２８ｎｍテクノロジノードにおいては、ＡｒＦ（波長１９３ｎｍ）による単一回露光でパターンを転写することは、一般に困難である。従って、通常、複数回の露光、エッチング等を繰り返すことによって、微細パターンを形成しているが、ライン＆スペースパターンのエッチング後の新たなレジスト膜が平坦にならない等の問題や、ゲートスタック材にＨｉｇｈ−ｋ絶縁膜やメタル電極部材が使用されているため、酸化耐性やウエットエッチ耐性が低い等の問題がある。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高い半導体集積回路装置の製造プロセスを提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜（ダミーゲート積層膜を含む）のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するものである。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、メモリ領域におけるｈｉｇｈ−ｋゲート絶縁膜およびメタル電極膜を有するゲート積層膜（ダミーゲート積層膜を含む）のパターニングにおいて、最初に、第１のレジスト膜を用いて、隣接ゲート電極間切断領域のエッチングを実行し不要になった第１のレジスト膜を除去した後、第２のレジスト膜を用いて、ライン＆スペースパターンのエッチングを実行するので、前記第２のレジスト膜を形成したときのレジスト上面の平坦性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。
【図２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。
【図３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域エッチング完了時）である。
【図４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。
【図５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極膜エッチング完了時）である。
【図６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図２のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域エッチング完了時）である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図５のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極膜エッチング完了時）である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜形成完了時）である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の上層膜パターニング完了時）である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の中間層膜エッチング完了時）である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜エッチング完了時）である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等加工のためのシュリンク工程完了時）である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング工程完了時）である。
【図１６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜等の除去完了時）である。
【図１７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用レジスト膜塗布完了時）である。
【図１８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（図１７と同じ、すなわち、ゲート電極パターニング用レジスト膜塗布完了時）である。
【図１９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜の現像完了時）である。
【図２０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜のトリム完了時）である。
【図２１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング完了時）である。
【図２２】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。
【図２３】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（図２２と同じ、すなわち、ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。
【図２４】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（オフセットスペーサおよびエクステンション領域導入完了時）である。
【図２５】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成用絶縁膜成膜完了時）である。
【図２６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成完了時）である。
【図２７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（シリサイド層形成完了時）である。
【図２８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（プリメタル絶縁膜成膜完了時）である。
【図２９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（コンタクトホール形成完了時）である。
【図３０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（タングステンプラグ埋め込み完了時）である。
【図３１】本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの回路図である。
【図３２】本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１及び第２の主面を有する半導体ウエハであって、その第１の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面上に、下層のｈｉｇｈ−ｋゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程；
（ｃ）前記ゲート積層膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第１のレジスト膜を形成する工程；
（ｄ）前記第１のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程；
（ｅ）パターニングされた前記第１のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｆ）前記工程（ｅ）の後、前記第１のレジスト膜を除去する工程；
（ｇ）前記工程（ｆ）の後、前記半導体ウエハの前記第１の主面上に、前記メモリ領域における前記ゲート電極に対応するライン＆スペースパターンを規定するための第２のレジスト膜を形成する工程；
（ｈ）前記第２のレジスト膜に対して、パターニングを実行する工程；
（ｉ）パターニングされた前記第２のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｊ）前記工程（ｉ）の後、前記第２のレジスト膜を除去する工程。
【００１７】
２．前記１項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜と、前記ゲート積層膜の間には、ハードマスク膜がない。
【００１８】
３．前記１または２項の半導体集積回路装置の製造方法において、前記工程（ｇ）の前記第２のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するライン＆スペースパターンを規定するためのものでもある。
【００１９】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。
【００２０】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、それぞれ多層レジスト膜である。
【００２１】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位工程を含む：
（ｅ１）前記レジスト膜開口を縮小させる処理を実行する工程；
（ｅ２）前記工程（ｅ１）の後、前記レジスト膜開口下の前記ゲート積層膜に対する異方性ドライエッチングを実行する工程。
【００２２】
７．前記１から６項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｉ）は、以下の下位工程を含む：
（ｉ１）パターニングされた前記第２のレジスト膜の幅を縮小させる処理を実行する工程；
（ｉ２）前記工程（ｉ１）の後、前記ゲート積層膜の内、前記第２のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。
【００２３】
８．前記１から７項のいずれか一つの半導体集積回路装置の製造方法において、前記工程（ｄ）および（ｈ）におけるパターニングは、１９３ｎｍの露光光を用いたＡｒＦリソグラフィにより実行される。
【００２４】
９．前記１から８項のいずれか一つの半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
【００２５】
１０．前記１から９項のいずれか一つの半導体集積回路装置の製造方法において、前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層塗布系レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
【００２６】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２７】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２８】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）工程に大別できる。
【００２９】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３０】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３１】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３２】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）における応力付与膜（Ｓｔｒｅｓｓｏｒ Ｆｉｌｍ）としても使用される。
【００３３】
同様に、本願において、「シリサイド」または「シリサイド層」というときは、通常、ニッケルシリサイドやニッケル白金シリサイドを指すが、ニッケルモノシリサイドを主要な構成要素の一つとする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイド、ニッケル白金シリサイド等に限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３４】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３５】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３６】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３７】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３８】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００３９】
１．本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等の説明（主に図１）
なお、以下では本願の対称デバイスの一例として、ＳＯＣチップを例に取り具体的に説明するが、メモリ専用チップであっても良いことはいうまでもない。なお、以下の例では、主に、２８ｎｍテクノロジノードの世代の製品を例にとり、具体的に説明するが、その他の世代にも適用できることは言うまでもない。
【００４０】
図１は本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明するためのウエハ及びチップ上面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップの上面レイアウト等を説明する。
【００４１】
図１に示すように、ウエハ工程途中のウエハ１（ここでは、３００φシリコン単結晶ウエハを例に取り説明するが、直径は４５０φでも２００ファイでも良い）のデバイス主面１ａ（第１の主面）には、多数のチップ領域２が形成されている。また、ウエハ１には、その配向を判別するためのノッチ３が設けられている。
【００４２】
次に、各チップ２（チップ領域）のレイアウトの詳細を説明する。チップ領域２の周辺部４には、多数のボンディングパッド５が設けられており、内部領域にはメモリ領域６および非メモリ領域７が設けられている。ここで、メモリ領域６としては、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を例示するが、これに限らず、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でもフラッシュメモリでもよい。なお、「メモリ領域」とは、正確にはメモリセル領域を指す。従って、メモリ周辺回路の多くの部分は、非メモリ領域７に属する。従って、非メモリ領域７には、このようなメモリ周辺回路のほか、ロジック回路、アナログ回路等が含まれる。
【００４３】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要説明（主に図２から図５、および図６から図９）
ここでは、セクション１のＳＲＡＭ混載ロジックチップの説明を受けて、メモリ領域６および非メモリ領域７（図１）におけるゲート電極等のパターニング（ダブルパターニングプロセス）について説明する。
【００４４】
図２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。図３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（隣接ゲート電極間切断領域エッチング完了時）である。図４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。図５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明するための図１のメモリ領域切り出し部Ｒ１および非メモリ領域切り出し部Ｒ２の上面図（ゲート電極膜エッチング完了時）である。図６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図２のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜パターニング完了時）である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図３のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（隣接ゲート電極間切断領域エッチング完了時）である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図４のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極パターニング用レジスト膜パターニング完了時）である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明するための図５のＡ−Ｂ−Ｃ−Ｄ−Ｅ断面に対応するデバイス断面図（ゲート電極膜エッチング完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの概要を説明する。
【００４５】
まず、ゲート電極膜加工前のウエハ１を準備する（図２及び図６を参照）。これは、たとえば、以下のように行う。たとえば、Ｐ型のシリコン単結晶ウエハ１を準備して、デバイス主面１ａ（裏面１bの反対の主面）に、たとえばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離領域９を形成し、続いて、アクティブ領域８にウエル領域等の必要な不純物ドープ領域を形成する。
【００４６】
更に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜１６（Ｈｉｇｈ−ｋゲート絶縁膜を含むゲート絶縁膜）を成膜する。ここで、「Ｈｉｇｈ−ｋゲート絶縁膜」とは、従前の酸化シリコン膜を主要な膜構成要素とするゲート絶縁膜（酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜又はこれらの積層膜）よりも誘電率の高いゲート絶縁膜をいう。
【００４７】
次に、Ｈｉｇｈ−ｋゲート絶縁膜１６上のほぼ全面に、たとえば、窒化チタン膜等のゲート電極膜の下層膜１４ｂを成膜する。
【００４８】
次に、窒化チタン膜１４ｂ上のほぼ全面に、たとえば、ゲート電極膜の上層膜としてポリシリコン膜１４ａ（アモルファスシリコン膜でも良い）を成膜する。
【００４９】
次に、ポリシリコン膜１４ａ上のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜１１（第１のレジスト膜）を塗布等により形成する。多層レジスト膜１１は、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）膜等の炭素系下層非感光性膜１１ｃ（下層膜）、Ｓｉ−ＢＡＲＣ（Ｓｉｌｉｃｏｎ−Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜等のシリコン系中間層非感光性膜１１ｂ（中間層膜）、ＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１１ａ（上層膜）等から構成されている。Ｓｉ−ＢＡＲＣ膜は、シリコンを主要な成分の一つとして含む（シリコン含有量は、たとえば、１５重量％から４５重量％程度、以下の第２のレジスト膜についても同じ）塗布系またはＣＶＤによる反射防止膜である。また、ＳＯＣ膜は、炭素を主要な成分の一つとして含む（炭素含有量は、たとえば、８０重量％から９０重量％程度、以下の第２のレジスト膜についても同じ）塗布系またはＣＶＤ（ＣＶＤ系の炭素系膜は、アモルファスカーボンと呼ばれる）による下地膜（シリコン系の部材に対してエッチング選択性を持つ膜）である。
【００５０】
次に、図２及び図６に示すように、ＡｒＦ化学増幅型レジスト膜１１ａの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口１２を形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。ここで、レジスト膜開口１２の幅（短い方の辺の長さに等価）は、たとえば６０から７０ｎｍ程度であり、素子分離領域の幅と同程度であるが、後に述べるシュリンク処理により、たとえば、２０から２５ｎｍ程度とする。
【００５１】
続いて、多層レジスト膜１１のＡｒＦ化学増幅型レジスト膜１１ａ（上層膜）のパターンを順次、Ｓｉ−ＢＡＲＣ膜１１ｂ（中間層膜）、ＳＯＣ膜１１ｃ（下層膜）に転写する（詳細は、セクション３で説明する）。
【００５２】
次に、図３及び図７に示すように、パターニングされた隣接ゲート電極間切断領域パターニング用レジスト膜１１をマスクとして、ドライエッチングにより、ゲート電極膜１４（ポリシリコン膜１４ａ、窒化チタン膜１４ｂ）およびＨｉｇｈ−ｋゲート絶縁膜１６を加工して、隣接ゲート電極間切断領域１２を開口する。
【００５３】
次に、図４及び図８に示すように、先と同様に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、ゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）を塗布等により形成する。多層レジスト膜１５は、ＳＯＣ膜等の炭素系下層非感光性膜１５ｃ（下層膜）、Ｓｉ−ＢＡＲＣ膜等のシリコン系中間層非感光性膜１５ｂ（中間層膜）、ＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１５ａ（上層膜）等から構成されている。ここでも、先と同様に、ＡｒＦ化学増幅型レジスト膜１５ａの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａを形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。ここで、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａの幅は、パターニング当初、４５ｎｍ程度であるが、以下に説明するトリミング処理によって、３０ｎｍ程度とする。なお、このステップにおける炭素系の下層膜は、平坦化の観点から、ＳＯＣ膜等の塗布系の平坦化膜が好適である。
【００５４】
続いて、多層レジスト膜１５のＡｒＦ化学増幅型レジスト膜１５ａ（上層膜）のパターンを順次、Ｓｉ−ＢＡＲＣ膜１５ｂ（中間層膜）、ＳＯＣ膜１５ｃ（下層膜）に転写する（詳細は、セクション３で説明する）。
【００５５】
次に、図５及び図９に示すように、パターニングされたゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）マスクとして、ドライエッチングにより、ゲート電極膜１４（ポリシリコン膜１４ａ、窒化チタン膜１４ｂ）およびＨｉｇｈ−ｋゲート絶縁膜１６を加工して、ゲート電極１４を形成する。
【００５６】
以上の工程の中で、素子分離領域９の上面には、エッチングによるリセス部１７が形成される。
【００５７】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細説明（主に図１０から図１７、および図１８から図２２）
図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用レジスト膜形成完了時）である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の上層膜パターニング完了時）である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の中間層膜エッチング完了時）である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜エッチング完了時）である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等加工のためのシュリンク工程完了時）である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング工程完了時）である。図１６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜等の除去完了時）である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＹ−Ｙ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用レジスト膜塗布完了時）である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（図１７と同じ、すなわち、ゲート電極パターニング用レジスト膜塗布完了時）である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜の現像完了時）である。図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の上層膜のトリム完了時）である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極膜等のエッチング完了時）である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細ステップを説明するための図２から図５のプロセスフローに対応するＸ−Ｘ’断面およびＤ−Ｅ断面のデバイス断面図（ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲートパターニングプロセスの詳細を説明する。
【００５８】
図１０に示すように、たとえば、Ｐ型のシリコン単結晶ウエハ１を準備して、デバイス主面１ａに、たとえばＳＴＩ等の素子分離領域９を形成し、続いて、アクティブ領域８にウエル領域等の必要な不純物ドープ領域を形成する。
【００５９】
更に、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、Ｈｉｇｈ−ｋゲート絶縁膜１６（Ｈｉｇｈ−ｋゲート絶縁膜を含むゲート絶縁膜）を成膜する。Ｈｉｇｈ−ｋゲート絶縁膜１６としては、たとえば、厚さ０．７から１．５ｎｍ程度の酸化ハフニウム系絶縁膜を例示することができる。
【００６０】
次に、Ｈｉｇｈ−ｋゲート絶縁膜１６上のほぼ全面に、たとえば、窒化チタン膜（たとえば厚さ１０ｎｍ程度）等のゲート電極膜の下層膜１４ｂを成膜する。
【００６１】
次に、窒化チタン膜１４ｂ上のほぼ全面に、ゲート電極膜の上層膜として、たとえば厚さ５０ｎｍ程度のポリシリコン膜１４ａ（アモルファスシリコン膜でも良い）を成膜する。
【００６２】
次に、ポリシリコン膜１４ａ上のほぼ全面に、隣接ゲート電極間切断領域パターニング用多層レジスト膜１１（第１のレジスト膜）を塗布等により形成する。多層レジスト膜１１は、たとえば、以下のように形成する。すなわち、最初に、ポリシリコン膜１４ａ上のほぼ全面に、ＳＯＣ膜等の炭素系下層非感光性膜１１ｃ（下層膜）を塗布等により形成する（たとえば厚さ１００から３００ｎｍ程度）。なお、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によるアモルファスカーボン膜等でもよい。続いて、ＳＯＣ膜１１ｃ上のほぼ全面に、たとえばＳｉ−ＢＡＲＣ膜（たとえば厚さ１０から１００ｎｍ程度）等のシリコン系中間層非感光性膜１１ｂ（中間層膜）を塗布等により形成する。続いて、Ｓｉ−ＢＡＲＣ膜１１ｂ上のほぼ全面に、たとえばＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１１ａ（上層膜）を塗布等により形成する（たとえば厚さ５０から１８０ｎｍ程度）。
【００６３】
次に、図１１に示すように、ＡｒＦ化学増幅型レジスト膜１１ａの露光および現像を実行して、隣接ゲート電極間切断領域に対応するレジスト膜開口１２を形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。
【００６４】
次に、図１２に示すように、パターニングされたＡｒＦ化学増幅型レジスト膜１１ａをマスクとして、たとえばフルオロカーボン（Ｆｌｕｏｒｏｃａｒｂｏｎ）系ガス（たとえばＣＦ４等）を用いたドライエッチングにより、ＡｒＦ化学増幅型レジスト膜１１ａのパターンをＳｉ−ＢＡＲＣ膜１１ｂに転写する。
【００６５】
次に、図１３に示すように、パターニングされたＳｉ−ＢＡＲＣ膜１１ｂをマスクとして、たとえば酸素系ガス（たとえばＯ２等）を用いたドライエッチングにより、Ｓｉ−ＢＡＲＣ膜１１ｂのパターンをＳＯＣ膜１１ｃに転写する。このとき、同時に、残存していたＡｒＦ化学増幅型レジスト膜１１ａが除去される。
【００６６】
次に、図１４に示すように、ウエハ１を、たとえば、ゲート電極１４をエッチングするためのドライエチング装置のエッチング室に導入した状態で、エッチング前処理（シュリンク処理）を実行する（一種のドライエッチング処理であり、ポリシリコン膜１４ａの上面は若干エッチングされる）。すなわち、レジスト膜開口１２の側壁にシュリンク用側壁１８を形成する。シュリンク処理条件としては、ガス雰囲気：たとえばＣＨＦ３（１００から３００ｓｃｃｍ）/Ｏ２（１０から５０ｓｃｃｍ）、ＲＦ電力：たとえば５００から１０００ワット程度、ウエハバイアス：１００から３００ボルト、ウエハステージ温度：摂氏１０から５０度程度を例示することができる。
【００６７】
次に、図１５に示すように、パターニングされたＳＯＣ膜１１ｃをマスクとして、ドライエッチングにより、ポリシリコン膜１４ａ（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、ＨＢｒ等）、窒化チタン膜１４ｂ（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、Ｃｌ２/ＨＢｒ等）、ゲート絶縁膜１６（エッチングガスとしては、ハロゲン系ガスで、具体的には、たとえば、ＢＣｌ３/Ｃｌ２等）に順次、シュリンクされた隣接ゲート電極間切断領域１２を形成する。このとき同時に、残存していたＳｉ−ＢＡＲＣ膜１１ｂが除去される。
【００６８】
次に、図１６に示すように、ＳＯＣ膜１１ｃおよびシュリンク用側壁１８をアッシング処理およびウエット洗浄等により、除去する。ウエット洗浄の条件としては、たとえば、
（１）第１ステップ：薬液は希塩酸で、組成は、たとえば、塩化水素濃度０．０４１８モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度、
（２）第２ステップ：薬液は混酸で、組成は、たとえば、塩化水素濃度０．４１１モル％程度、弗化水素濃度０．０１０６モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度を好適な一例として示すことができる。
【００６９】
次に、図１７及び図１８に示すように、ウエハ１のデバイス主面１ａ（第１の主面）のほぼ全面に、ゲート電極パターニング用多層レジスト膜１５（第２のレジスト膜）を塗布等により形成する。多層レジスト膜１５は、たとえば、以下のように形成する。すなわち、最初に、ウエハ１のデバイス面１ａ上のほぼ全面に、ＳＯＣ膜等の炭素系下層非感光性膜１５ｃ（下層膜）を塗布等により形成する（たとえば厚さ１００から３００ｎｍ程度）。続いて、ＳＯＣ膜１５ｃ上のほぼ全面に、たとえばＳｉ−ＢＡＲＣ膜等のシリコン系中間層非感光性膜１５ｂ（中間層膜）を塗布等により形成する（たとえば厚さ１０から１００ｎｍ程度）。続いて、Ｓｉ−ＢＡＲＣ膜１５ｂ上のほぼ全面に、たとえばＡｒＦ化学増幅型レジスト膜等の有機系上層感光性膜１５ａ（上層膜）を塗布等により形成する（たとえば厚さ５０から１８０ｎｍ程度）。
【００７０】
次に、図１９に示すように、ＡｒＦ化学増幅型レジスト膜１５ａの露光および現像を実行して、ゲート電極のラインアンドスペースパターンに対応するレジスト膜パターン１５ａを形成する。ＡｒＦエキシマレーザ光（波長は１９３ｎｍ）による露光は、先と同様に、たとえば、光学マスクおよび液浸縮小投影露光装置（液浸スキャナー）を使用して行う。
【００７１】
次に、図２０に示すように、パターニングされたレジスト膜パターン１５ａに対して、トリミング（Ｔｒｉｍｍｉｎｇ）処理を施すことにより、最終的なレジスト膜パターン１５ａの幅を元のレジスト膜の幅１９よりも狭くする。トリミング処理は、ドライエッチングと同様の処理であり、通常、後続のエッチングプロセスと同一の装置又は同一のチャンバ内で実行される。トリミング処理の雰囲気ガスとしては、たとえば、Ｃｌ２/Ｏ２系ガスを例示することができる。
【００７２】
次に、図２１に示すように、トリミングされたレジスト膜パターン１５ａを先と同様に、順次、Ｓｉ−ＢＡＲＣ膜１５ｂ（エッチング雰囲気は、たとえばＣＦ４系ガス雰囲気）、ＳＯＣ膜１５ｃ（エッチング雰囲気は、たとえばＯ２系ガス雰囲気）へ転写して、パターニングされたＳＯＣ膜１５ｃをマスクとして、先と同様に、ドライエッチングにより、ポリシリコン膜１４ａ（エッチング雰囲気は、たとえばＳＦ６/ＣＦ４系ガス雰囲気）、窒化チタン膜１４ｂ（エッチング雰囲気は、たとえばＨＢｒ/Ｃｌ２系ガス雰囲気）、ゲート絶縁膜１６（エッチング雰囲気は、たとえばＢＣｌ３/Ｃｌ２系ガス雰囲気）に順次、トリミングされたゲート電極のラインアンドスペースパターンを形成する。このとき同時に、残存していたＳｉ−ＢＡＲＣ膜１５ｂが除去される。
【００７３】
次に、図２２に示すように、ＳＯＣ膜１５ｃをアッシング処理等およびウエット洗浄により、除去する。ウエット洗浄の条件としては、たとえば、
（１）第１ステップ：薬液は希塩酸で、組成は、たとえば、塩化水素濃度０．０４１８モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度、
（２）第２ステップ：薬液は混酸で、組成は、たとえば、塩化水素濃度０．４１１モル％程度、弗化水素濃度０．０１０６モル％程度、処理時間は、常温（摂氏１５度から２５度）で６０秒程度を好適な一例として示すことができる。
【００７４】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要説明（主に図２３から図３０）
図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（図２２と同じ、すなわち、ゲート電極パターニング用多層レジスト膜の下層膜の除去完了時）である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（オフセットスペーサおよびエクステンション領域導入完了時）である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成用絶縁膜成膜完了時）である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（サイドウォール形成完了時）である。図２７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（シリサイド層形成完了時）である。図２８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（プリメタル絶縁膜成膜完了時）である。図２９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（コンタクトホール形成完了時）である。図３０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明するための図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部Ｒ３の模式的デバイス断面図（タングステンプラグ埋め込み完了時）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるゲート加工後の主要プロセスの概要を説明する。
【００７５】
図２３（図９及び図２２と同じプロセスステップ）に基づいて、ゲート電極のラインアンドスペースパターンのパターニングが完了した時点以降の図１の非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＰチャネルデバイス領域Ｒ３ｐおよび非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＮチャネルデバイス領域Ｒ３ｎに対応する部分を説明する。図２３に示すように、ウエハ１のＰ型単結晶シリコン基板部の上半部に、Ｎウエル領域１ｎおよびＰウエル領域１ｐが設けられている。
【００７６】
次に、図２４に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばＣＶＤにより、オフセットスペーサ窒化シリコン膜２１（たとえば厚さ２から７ｎｍ程度）を成膜する。続いて、異方性ドライエッチングによって、オフセットスペーサ窒化シリコン膜２１をエッチバックして、オフセットスペーサ２１を形成する。
【００７７】
続いて、Ｐチャネルデバイス領域Ｒ３ｐおよびＮチャネルデバイス領域Ｒ３ｎのそれぞれのウエハ１のデバイス面１ａ表面領域に、イオン注入により、Ｐ型エクステンション領域２２ｐ（イオン注入条件としては、たとえば、イオン種：ＢＦ２、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２）およびＮ型エクステンション領域２２n（イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：１ＫｅＶから１０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から９ｘ１０１５/ｃｍ２；イオン種：Ｃ、打ち込みエネルギー：１ＫｅＶから５ＫｅＶ、ドーズ量：４ｘ１０１４/ｃｍ２から９ｘ１０１４/ｃｍ２）を導入する。
【００７８】
次に、図２５に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばＣＶＤにより、サイドウォール酸化シリコン膜２３ａ（たとえば厚さ５から１０ｎｍ程度）を成膜する。続いて、サイドウォール酸化シリコン膜２３ａ上のほぼ全面に、たとえばＣＶＤにより、サイドウォール窒化シリコン膜２３ｂ（たとえば厚さ２０から３０ｎｍ程度）を成膜する。
【００７９】
次に、図２６に示すように、異方性ドライエッチングによって、サイドウォール酸化シリコン膜２３ａおよびサイドウォール窒化シリコン膜２３ｂをエッチバックして、酸化シリコン膜サイドウォール２３ａおよび窒化シリコン膜サイドウォール２３ｂを形成する。続いて、Ｐチャネルデバイス領域Ｒ３ｐおよびＮチャネルデバイス領域Ｒ３ｎのそれぞれのウエハ１のデバイス面１ａ表面領域に、イオン注入により、Ｐ型高濃度ソースドレイン領域２４ｐ（イオン注入条件としては、たとえば、イオン種：Ｂ、打ち込みエネルギー：０．５ＫｅＶから２０ＫｅＶ、ドーズ量：１ｘ１０１５/ｃｍ２から８ｘ１０１５/ｃｍ２）およびＮ型高濃度ソースドレイン領域２４ｎ（イオン注入条件としては、たとえば、イオン種：Ａｓ、打ち込みエネルギー：２ＫｅＶから４０ＫｅＶ、ドーズ量：８ｘ１０１４/ｃｍ２から４ｘ１０１５/ｃｍ２；イオン種：Ｐ、打ち込みエネルギー：１０ＫｅＶから８０ＫｅＶ、ドーズ量：１ｘ１０１３/ｃｍ２から８ｘ１０１３/ｃｍ２）を導入する。
【００８０】
次に、図２７に示すように、サリサイド（Ｓａｌｉｃｉｄｅ）プロセスによって、ゲート電極上及びソースドレイン領域の表面領域に、たとえば、ニッケル白金シリサイド層等のシリサイド層２５を形成する。
【００８１】
次に、図２８に示すように、ウエハ１のデバイス面１ａ上のほぼ全面に、たとえばプラズマＣＶＤにより、プリメタル下層絶縁膜２６ａとして、窒化シリコン膜（たとえば厚さ２０から３０ｎｍ程度）を成膜する。続いて、窒化シリコン膜２６ａ上のほぼ全面に、たとえばプラズマＣＶＤにより、プリメタル上層絶縁膜２６ｂとして、酸化シリコン膜（たとえば厚さ１５０から２４０ｎｍ程度）を成膜する。
【００８２】
次に、図２９に示すように、酸化シリコン膜２６ｂ上のほぼ全面に、コンタクトホール形成用レジスト膜２７を塗布等で形成する。続いて、通常のリソグラフィにより（たとえば、ＡｒＦリソグラフィ）、レジスト膜２７をパターニングする。パターニングされたレジスト膜２７をマスクとして、順次、異方性ドライエッチングにより、酸化シリコン膜２６ｂおよび窒化シリコン膜２６ａのコンタクトホール２８を開口する。その後、不要になったレジスト膜２７をアッシング等により除去する。
【００８３】
次に、図３０に示すように、コンタクトホール２８内にタングステンプラグ２９を埋め込む。その後、必要に応じて、多層配線を銅系ダマシン方式（埋め込み配線方式）またはアルミニウム系通常配線方式（非埋め込み配線方式）によって形成する。
【００８４】
５．本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセル等の説明（主に図３１および図３２）
ここでは、６トランジスタセルを例に取り具体的に説明したが、本願の発明は、それに限定されるものではなく、その他の構造のメモリセルにも適用できることは言うまでもない。
【００８５】
図３１は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの回路図である。図３２は本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセルの実際の平面レイアウトの一例を示すメモリセル平面レイアウト図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における対象デバイスの一例であるＳＯＣチップのＳＲＡＭメモリセル等を説明する。
【００８６】
図３１に示すように、ＳＲＡＭメモリセルＭＣには、相互に直行して走るワードラインＷＬおよび一対のビット線ＢＬ，ＢＬＢが設けられており、それらの交点の近傍には、Ｎ型記憶用トランジスタＱ１，Ｑ２、Ｐ型記憶用トランジスタＱ３，Ｑ４、読み出し用トランジスタＱ５，Ｑ６、および、これらに電源を供給する電源供給ラインＶｄｄ、基準電圧ラインＶｓｓ等が配置されている。
【００８７】
図３１のＳＲＡＭメモリセルＭＣを実際のレイアウトの中で示すと、図３２のようになる。図３２に示すように、縦に走る多数のゲート電極１４が、規則的に隣接ゲート電極間切断領域１２によって、切断されているのがわかる。多数のコンタクト部２８，３０の内、横長で示したものは、シェアードコンタクト部３０である。ここで、Ｎチャネルデバイスのアクティブ領域８ｎのコンタクト部２８と、Ｐチャネルデバイスのアクティブ領域８ｐのシェアードコンタクト部３０の間を相互接続メタル配線ＩＣで連結している。
【００８８】
６．本願の前記一実施の形態の半導体集積回路装置の製造方法に関する補足的説明並びに考察等
セクション５に示したようなＳＲＡＭ幅広セルにおいては、隣り合うゲート間の長手方向の間隔部、すなわち、隣接ゲート電極間切断領域１２（図２参照）を小さくすることが、セル面積縮小のために重要な技術課題となる。しかし、２８ｎｍテクノロジノード（Ｔｅｃｈｎｏｌｏｇｙ Ｎｏｄｅ）または、それ以降の世代においては、解像限界以下であるため、ゲート電極のパターニングを１回の光リソグラフィ（たとえば、波長１９３ｎｍの露光光および液浸縮小投影露光装置を用いたＡｒＦリソグラフィ）で実行することは不可能である。また、２８ｎｍテクノロジノードまたは、それ以降の世代においては、ゲート積層構造（Ｇａｔｅ ｓｔａｃｋ Ｓｔｒｕｃｔｕｒｅ）がＨｉｇｈ−ｋゲート絶縁膜およびメタル系ゲートを含むものになるため、酸化耐性やウエット処理耐性は、低下する傾向にある。更に、多層レジストプロセスを採用する必要があるため（４５ｎｍテクノロジノードまたは、それ以降の世代）、多層レジストプロセスに固有の問題も存在する。
【００８９】
解像限界の問題を解決するために、本願においては、レジスト膜等のエッチングマスク膜のパターニングおよび、それを用いた下地膜のエッチングを複数回繰り返す、多重パターニングプロセス（Ｍｕｌｔｉｐｌｅ Ｐａｔｔｅｒｎｉｎｇ Ｐｒｏｃｅｓｓ）を採用している。しかし、単純に、ゲート電極のラインアンドスペースパターンのパターニング（１度目のリソグラフィ）を先行し、続いて、隣接ゲート電極間切断領域１２（図２参照）をパターニング（２度目のリソグラフィ）する方法（「Ｌ＆Ｓファースト方式」という）では、２度目のリソグラフィにおけるレジスト膜が、メモリ領域６（パターン高密度領域）および非メモリ領域７（パターン低密度領域）の間で平坦性を確保できないという問題がある（図１参照）。具体的には、ＳＯＣ膜等の下層膜１５ｃ（図８参照）によるグローバルな平坦化が困難である。
【００９０】
そこで、セクション２から４に示した例では、先に、隣接ゲート電極間切断領域１２（図２参照）をパターニング（１度目のリソグラフィ）し、次に、ゲート電極のラインアンドスペースパターンのパターニング（２度目のリソグラフィ）を実行している（「Ｌ＆Ｓラスト方式」という）。このようにすると、隣接ゲート電極間切断領域１２（図２参照）のパターン密度は、一般に低密度となっているので、非メモリ領域７（パターン低密度領域）との間で、パターン密度のアンバランスが生じない。
【００９１】
また、隣接ゲート電極間切断領域１２（図２参照）のパターニングにおいて、シュリンク処理（隣接ゲート電極間切断領域１２に対応するレジスト開口の面積を縮小する処理）を伴う場合には、Ｌ＆Ｓファースト方式では、下地の凹凸が激しいため、シュリンク形状が下地に依存して不安定な形状となる。一方、Ｌ＆Ｓラスト方式では、下地が平坦であるため、シュリンク形状が安定する。
【００９２】
さらに、酸化耐性やウエット処理耐性の低下の問題を解決するために、Ｌ＆Ｓラスト方式に加えて、隣接ゲート電極間切断領域１２（図２参照）が素子分離領域９の内部に含まれるようにレイアウトすることが有効である（「ゲート端部素子分離領域内レイアウト方式」という）。多重パターニングプロセスにおいては、アッシングやウエット薬液処理を伴うレジスト膜の除去が複数回にわたって行われるため、ゲート絶縁膜の過剰な後退やメタル系ゲート電極部の過剰な酸化が発生しやすい。しかし、ゲート端部素子分離領域内レイアウト方式では、そのような多重処理が行われるのは、アクティブ領域上ではなく、主に、素子分離領域９（図２参照）上となるので、デバイス特性への影響を少なくすることができる。
【００９３】
なお、Ｌ＆Ｓラスト方式では、非メモリ領域７のゲート電極のパターニングをメモリ領域６のゲート電極のラインアンドスペースパターンのパターニングと同時に実行するのが有効である。これは、シュリンク処理は、レジストの被覆部分の幅を増加させる処理であるため、ゲート電極のラインアンドスペースパターンのパターニングには適用できないためである。また、そのようにすることによって（シュリンク処理の有無に係らず）、メモリ領域６および非メモリ領域７のゲート電極のラインアンドスペースパターンのパターニングにトリミング処理を適用できるメリットもある。
【００９４】
なお、セクション２から４まで等に説明したプロセスでは、基本的に（たとえばＳｉＮ膜等の）ハードマスクを使用しないので、後にハードマスクを除去する必要がないので、全体のプロセスを簡素化することができる。
【００９５】
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、前記実施の形態では、主にゲートファースト（Ｇａｔｅ Ｆｉｒｓｔ）方式を例に取り具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ Ｌａｓｔ）方式におけるダミーゲートプロセス（Ｄｕｍｍｙ Ｇａｔｅ Ｐｒｏｃｅｓｓ）にも適用できることは言うまでもない。
【００９７】
また、前記実施の形態では、主にハードマスク（Ｈａｒｄ Ｍａｓｋ）を使用しない方式を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、隣接ゲート電極間切断領域のパターニング（Ｐａｔｔｅｒｎｉｎｇ）およびゲート電極のラインアンドスペースパターン（Ｌｉｎｅ ａｎｄ Ｓｐａｃｅ Ｐａｔｔｅｒｎ）のパターニングの一方又は両方にハードマスクを使用してもよいことは、言うまでもない。
【００９８】
更に、前記実施の形態では、主にソースドレインに通常のシリコン系（シリコン系合金ではない）部材を用いた例について具体的に説明したが、本発明はそれに限定されるものではなく、ソースドレインにシリコン系合金（ＳｉＧｅ，ＳｉＣ等）を使用したものにも適用できることは言うまでもない。
【符号の説明】
【００９９】
１ ウエハ
１ａ ウエハ又はチップのデバイス主面（第１の主面）
１ｂ ウエハ又はチップの裏面
１ｎ Ｎウエル領域
１ｐ Ｐウエル領域
１ｓ 半導体基板領域（Ｐ型シリコン単結晶基板領域）
２ 半導体チップ又はチップ領域
３ ノッチ
４ チップ周辺部
５ ボンディングパッド
６ メモリ領域
７ 非メモリ領域
８ アクティブ領域
８ｎ Ｎチャネルデバイスのアクティブ領域
８ｐ Ｐチャネルデバイスのアクティブ領域
９ 素子分離領域（ＳＴＩ）
１１ 隣接ゲート電極間切断領域パターニング用レジスト膜（第１のレジスト膜）
１１ａ 隣接ゲート電極間切断領域パターニング用多層レジスト膜の上層膜
１１ｂ 隣接ゲート電極間切断領域パターニング用多層レジスト膜の中間層膜
１１ｃ 隣接ゲート電極間切断領域パターニング用多層レジスト膜の下層膜
１２ 隣接ゲート電極間切断領域（これに対応するレジスト膜開口）
１４ ゲート電極（またはゲート電極膜）
１４ａ 多層ゲート電極（またはゲート電極膜）の上層膜
１４ｂ 多層ゲート電極（またはゲート電極膜）の下層膜
１５ ゲート電極パターニング用レジスト膜（第２のレジスト膜）
１５ａ ゲート電極パターニング用多層レジスト膜の上層膜
１５ｂ ゲート電極パターニング用多層レジスト膜の中間層膜
１５ｃ ゲート電極パターニング用多層レジスト膜の下層膜
１６ ゲート絶縁膜（Ｈｉｇｈ−ｋ膜を有するゲート絶縁膜）
１７ エッチングによるリセス部
１８ シュリンク用側壁
１９ トリムされた部分（元のレジスト膜の幅）
２１ オフセットスペーサ窒化シリコン膜（オフセットスペーサ）
２２n Ｎ型エクステンション領域
２２ｐ Ｐ型エクステンション領域
２３ａ サイドウォール酸化シリコン膜（酸化シリコン膜サイドウォール）
２３ｂ サイドウォール窒化シリコン膜（窒化シリコン膜サイドウォール）
２４ｎ Ｎ型高濃度ソースドレイン領域
２４ｐ Ｐ型高濃度ソースドレイン領域
２５ シリサイド層
２６ａ プリメタル下層絶縁膜
２６ｂ プリメタル上層絶縁膜
２７ コンタクトホール形成用レジスト膜
２８ 通常のコンタクトホール（またはコンタクト部）
２９ タングステンプラグ
３０ シェアードコンタクトホール（または当該コンタクト部）
ＢＬ，ＢＬＢ ビット線
ＩＣ 相互接続メタル配線
ＭＣ メモリセル
Ｑ１，Ｑ２ Ｎ型記憶用トランジスタ
Ｑ３，Ｑ４ Ｐ型記憶用トランジスタ
Ｑ５，Ｑ６ 読み出し用トランジスタ
Ｒ１ メモリ領域切り出し部
Ｒ２ 非メモリ領域切り出し部
Ｒ３ 非メモリ領域ＣＭＩＳＦＥＴ対切り出し部
Ｒ３ｎ 非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＮチャネルデバイス領域
Ｒ３ｐ 非メモリ領域ＣＭＩＳＦＥＴ対切り出し部のＰチャネルデバイス領域
Ｖｄｄ 電源供給ライン
Ｖｓｓ 基準電圧ライン
ＷＬ ワードライン
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１及び第２の主面を有する半導体ウエハであって、その第１の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面上に、下層のｈｉｇｈ−ｋゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程；
（ｃ）前記ゲート積層膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第１のレジスト膜を形成する工程；
（ｄ）前記第１のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程；
（ｅ）パターニングされた前記第１のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｆ）前記工程（ｅ）の後、前記第１のレジスト膜を除去する工程；
（ｇ）前記工程（ｆ）の後、前記半導体ウエハの前記第１の主面上に、前記メモリ領域における前記ゲート電極に対応するライン＆スペースパターンを規定するための第２のレジスト膜を形成する工程；
（ｈ）前記第２のレジスト膜に対して、パターニングを実行する工程；
（ｉ）パターニングされた前記第２のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｊ）前記工程（ｉ）の後、前記第２のレジスト膜を除去する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜と、前記ゲート積層膜の間には、ハードマスク膜がない。
【請求項３】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｇ）の前記第２のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するライン＆スペースパターンを規定するためのものでもある。
【請求項４】
前記２項の半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。
【請求項５】
前記２項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、それぞれ多層レジスト膜である。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位工程を含む：
（ｅ１）前記レジスト膜開口を縮小させる処理を実行する工程；
（ｅ２）前記工程（ｅ１）の後、前記レジスト膜開口下の前記ゲート積層膜に対する異方性ドライエッチングを実行する工程。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、前記工程（ｉ）は、以下の下位工程を含む：
（ｉ１）パターニングされた前記第２のレジスト膜の幅を縮小させる処理を実行する工程；
（ｉ２）前記工程（ｉ１）の後、前記ゲート積層膜の内、前記第２のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。
【請求項８】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｄ）および（ｈ）におけるパターニングは、１９３ｎｍの露光光を用いたＡｒＦリソグラフィにより実行される。
【請求項９】
前記５項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
【請求項１０】
前記５項の半導体集積回路装置の製造方法において、前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層塗布系レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１及び第２の主面を有する半導体ウエハであって、その第１の主面上に、メモリ領域および非メモリ領域を含む複数のチップ領域を有する前記半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１の主面上に、下層のｈｉｇｈ−ｋゲート絶縁膜および上層のゲートメタル電極膜を有するゲート積層膜を形成する工程；
（ｃ）前記ゲート積層膜上に、前記メモリ領域におけるゲート電極の延在方向において、隣接ゲート電極間切断領域を規定するための第１のレジスト膜を形成する工程；
（ｄ）前記第１のレジスト膜に対して、パターニングを実行することにより、前記隣接ゲート電極間切断領域に対応するレジスト膜開口を形成する工程；
（ｅ）パターニングされた前記第１のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｆ）前記工程（ｅ）の後、前記第１のレジスト膜を除去する工程；
（ｇ）前記工程（ｆ）の後、前記半導体ウエハの前記第１の主面上に、前記メモリ領域における前記ゲート電極に対応するライン＆スペースパターンを規定するための第２のレジスト膜を形成する工程；
（ｈ）前記第２のレジスト膜に対して、パターニングを実行する工程；
（ｉ）パターニングされた前記第２のレジスト膜がある状態で、前記ゲート積層膜に対するエッチングを実行する工程；
（ｊ）前記工程（ｉ）の後、前記第２のレジスト膜を除去する工程。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜と、前記ゲート積層膜の間には、ハードマスク膜がない。
【請求項３】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｇ）の前記第２のレジスト膜は、前記非メモリ領域におけるゲート電極に対応するライン＆スペースパターンを規定するためのものでもある。
【請求項４】
前記２項の半導体集積回路装置の製造方法において、前記隣接ゲート電極間切断領域は、素子分離領域内にある。
【請求項５】
前記２項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、それぞれ多層レジスト膜である。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記工程（ｅ）は、以下の下位工程を含む：
（ｅ１）前記レジスト膜開口を縮小させる処理を実行する工程；
（ｅ２）前記工程（ｅ１）の後、前記レジスト膜開口下の前記ゲート積層膜に対する異方性ドライエッチングを実行する工程。
【請求項７】
前記６項の半導体集積回路装置の製造方法において、前記工程（ｉ）は、以下の下位工程を含む：
（ｉ１）パターニングされた前記第２のレジスト膜の幅を縮小させる処理を実行する工程；
（ｉ２）前記工程（ｉ１）の後、前記ゲート積層膜の内、前記第２のレジスト膜が被覆しない部分に対して、異方性ドライエッチングを実行する工程。
【請求項８】
前記１項の半導体集積回路装置の製造方法において、前記工程（ｄ）および（ｈ）におけるパターニングは、１９３ｎｍの露光光を用いたＡｒＦリソグラフィにより実行される。
【請求項９】
前記５項の半導体集積回路装置の製造方法において、前記第１のレジスト膜および前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
【請求項１０】
前記５項の半導体集積回路装置の製造方法において、前記第２のレジスト膜は、以下を有する：
（ｘ１）炭素を主要な成分とする下層塗布系レジスト膜；
（ｘ２）前記下層レジスト膜上に形成されたシリコンを主要な成分の一つとして含む中層レジスト膜；
（ｘ３）前記中層レジスト膜上に形成された感光性の上層レジスト膜。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
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【図６】
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【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２０１２−１９９３６１（Ｐ２０１２−１９９３６１Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６２１３８（Ｐ２０１１−６２１３８）
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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