半導体集積回路装置
【課題】 入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化及び素子の微細化に適合して安定した入出力伝達特性を実現できる入力回路を備えた半導体集積回路装置を提供する。
【解決手段】 外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とする。
【解決手段】 外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とする。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路装置に関し、主としてダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のような汎用半導体集積回路装置の入力回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明を成した後の調査によって、後で説明する本発明の入力回路に関連すると思われるものとして、日本電気株式会社、１９９７年発行「ＮＥＣ技報」第５０巻Ｎｏ．３、第２３頁〜第２７頁（６４ＭビットＤＲＡＭ第３世代版の開発）、特開平６−１０４７２６号公報、特開平７−１４３１８４号公報にそれぞれ記載の発明の存在が本発明者等に報告された。上記文献に記載の発明は、いずれにおいても入力回路に差動アンプを用いたものが認められるが、後で説明する本願発明のような入力回路の動作方法に関しての記載は一切見当たらない。
【０００３】
【発明が解決しようとする課題】ダイナミック型ＲＡＭ等の半導体集積回路装置に入力される入力信号の電圧レベルは、ＳＳＴＬ、ＬＶＴＴＬ、ＬＶＣＭＯＳ等のようなインターフェイス毎に規格が設けられている。例えば、ＬＶＴＴＬやＬＶＣＭＯＳインターフェイスのように信号レベルが動作電圧に対応したフル振幅のものではＣＭＯＳインバータ回路等からなる入力バッファが用いられる。これに対して、ＳＳＴＬのように動作電圧の中心電圧を中心した低振幅のものでは差動増幅回路が用いられる。
【０００４】上記いずれのインターフェイスにも適用できるよう２種類の入力バッファを形成しておいて、メタルオプションによりいずれかを最終的に決定することにより大半の半導体製造プロセスを共通にして量産性を高めることができる。しかし、この場合には、不必要な回路を余分に形成することとなって集積度が低下してしまうとともに、メタルオプションによりいずれかのインターフェイスの選択した後は、それぞれを異なる製品として管理する必要がある。
【０００５】本願発明者においては、回路の簡素化や製品管理を容易にするためにＬＶＴＴＬやＬＶＣＭＯＳのよう比較的大きな信号振幅から上記ＳＳＴＬのように中点電圧付近で変化する低振幅信号までの入力信号を同一の入力回路で受けるようにすることを考えた。このような入力回路の開発に当たり、上記のような異なる入力信号に対応して安定的に内部信号を形成することに加えて、ＬＶＴＴＬやＬＶＣＭＯＳのインターフェイスと同等に半導体集積回路装置が何も動作を行わないとき、入力回路に動作電流が流れないようにするような工夫を行うに至った。また、上記ＬＶＴＴＬやＬＶＣＭＯＳのような入力回路において、素子の微細化に伴う低しきい値電圧化に適合し、低消費電力化と安定した入出力伝達特性を実現するすることを考えた。
【０００６】この発明の目的は、入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化を実現した半導体集積回路装置を提供することにある。この発明の他の目的は、素子の微細化に適合して安定した入出力伝達特性を実現できる入力回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とする入力回路を構成する。
【０００８】本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、外部端子から供給される入力信号を受ける入力回路として、第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、第２導電型の差動ＭＯＳＦＥＴ、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路及び出力信号を形成するインバータ回路とを組み合わせ、上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給する。
【０００９】
【発明の実施の形態】図１には、この発明に係る半導体集積回路装置に設けられる入力回路の一実施例の構成図が示されている。この実施例の入力回路は、差動増幅回路により入力信号を増幅して内部信号を形成する。そして、その動作電流を低減させるために、上記差動増幅回路に第１の動作電圧としての回路の接地電位ＶＳＳと、第２の動作電圧としての電源電圧ＶＤＤＱとをそれぞれ供給するＮチャンネル型ＭＯＳＦＥＴＱ１とＰチャンネル型ＭＯＳＦＥＴＱ２を設け、上記入力信号を受けるバイアス電圧発生回路により上記ＭＯＳＦＥＴＱ１とＱ２のゲートが接続されるノードＮＩＮとＰＩＮに供給する制御電圧を形成する。
【００１０】外部端子に接続されるパッドに伝えられた入力信号は、静電保護回路ＥＳＤを通して上記バイアス電圧発生回路と差動増幅回路の入力に伝えられる。上記バイアス電圧発生回路は、入力信号の電圧レベルに対応し、入力信号が上記電源電圧ＶＤＤＱ又は回路の接地電位ＶＳＳのときには、それに対応した内部信号を形成すべく上記Ｎチャンネル型ＭＯＳＦＥＴＱ１又はＱ２のいずれか一方をオン状態に他方をオフ状態にする制御電圧ＮＩＮとＰＩＮを形成し、入力信号が上記電源電圧ＶＤＤＱの半分の中心電圧付近で変化する低振幅であるときには、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１又はＱ２を共にオン状態にするようノードＮＩＮとＰＩＮに供給する制御電圧を形成する。
【００１１】この実施例のバイアス電圧発生回路は、上記のようにＬＶＴＴＬやＬＶＣＭＯＳのように上記電源電圧ＶＤＤＱ又は回路の接地電位ＶＳＳのような大振幅レベルか、ＳＳＴＬのように上記電源電圧ＶＤＤＱの半分の中心電圧付近で変化する低振幅かのいずれかを検出し、それぞれに適応したノードＮＩＮとＰＩＮに供給する制御電圧（バイアス電圧）を形成するものであり、いわゆる入力電圧トラッキング型バイアス電圧発生回路とされる。
【００１２】入力回路をインターフェース毎に区別する理由は以下の通りである。入力バツファの作成上のルールは、入力信号がＶＨｍｉｎ（入力信号をハイレベルＶＨと判定する最低電圧）以上のとき必ずハイレベルと判定し、ＶＬｍａｘ（入力信号をロウレベルＶＬと判定する最大電圧）以下のとき必ずロウレベルとと判定できることである。このＶＨｍｉｎとＶＬｍａｘの大きさは上記各インターフェースごとに規定されていて、ＳＳＴＬ、ＬＶＴＴＬ、ＬＶＣＭＯＳのなかではＳＳＴＬの場合に最もその電位差が小さい。
【００１３】上記ＳＳＴＬにＣＭＯＳインバータ回路を用いる場合、その論理しきい値はＳＳＴＬのＶＨｍｉｎとＶＬｍａｘの間になくてはならない。しかし、ＣＭＯＳインバータ回路の論理しきい値は、プロセスのばらつきによって変動を受けやすく、現在の技術ではその論理しきい値をＳＳＴＬのＶＨｍｉｎとＶＬｍａｘ内に収めておくことが困難なのである。この技術的問題は、プロセスの微細化が進むに連れてさらに困難さを増す。そこで、差動増幅回路により入力信号の判定を行うようにする。一方、上記ＬＶＴＴＬやＬＶＣＭＯＳに差動増幅回路を用いた場合、常時流れる貫通電流が問題となる。つまり、従来のＣＭＯＳインバータ回路等のＣＭＯＳ回路を用いた場合には、アイドルスタンバイ時など入力電圧がＶＤＤＱかＶＳＳに固定された湯合には動作電流が流れなくできるという利点を失うことになる。
【００１４】この実施例の全インターフェース共用型入力回路の特徴は、新たに考案した入力電圧トラッキング型バイアス電圧発生回路が、上記差動増幅回路の貫通電流及び自分自身での貫通電流も制御可能にすることである。動作原理の詳細は後で述べることとして、ここではその概要は、次の通りである。本発明に係る入力電圧トラッキング型バイアス電圧発生回路を用いると、ノードＰＩＮ，ＮＩＮに対し図３に示すような静特性得ることができる。
【００１５】よって、小振幅信号（最大値ＶＨｍｉｎ，最小値ＶＬｍａｘ）が入ってきた場合にはノードＰＩＮのレベルがロウレベルに、ノードＮＩＮのレベルがハイレベルとなってＰチャンネル型ＭＯＳＦＥＴＱ２とＮチャンネル型ＭＯＳＦＥＴＱ１を共にオン状態として、差動増幅回路を動作状態にして入力信号の増幅作用を行わせる。
【００１６】また、入力信号がＶＤＤＱに固定された場合には、ノードＰＩＮ，ＮＩＮが両方ともＶＳＳに固定され、ノードＮＩＮのロウレベルによりＮチャンネル型ＭＯＳＦＥＴＱ１がオフ状態となって差動増幅回路の増幅動作が停止する。入力信号がＶＳＳに固定されたときも、ノートＰＩＮとＮＩＮが共にＶＤＤＱに固定され、ノードＰＩＮのハイレベルによりＰチャンネル型ＭＯＳＦＥＴＱ２がオフ状態となって差動増幅回路の増幅動作が停止する。
【００１７】本発明の入力電圧トラッキング型バイアス電圧発生回路は、後述するように差動増幅回路と共に自身の電流もオフできるため、入力バツファ全体の消費電流を完全にオフできる。この特性は、前記従来のＣＭＯＳインバータ回路等を用いたＬＶＴＴＬやＬＶＣＭＯＳに対応した入力回路の特性と同等である。以上のように、本発明入力バッファは差動増幅回路型入力回路を用いつつ、ＣＭＯＳインバータ回路のような入力回路と同等の特性を備えており、ＳＳＴＬからＬＶＴＴＬやＬＶＣＭＯＳのような全てのインターフェースに対して共通に用いることができる。
【００１８】図２には、この発明に係る入力回路の一実施例の回路図が示されている。差動増幅回路は、ゲートに入力電圧ＶＩＮと基準電圧ＶＲＥＦがそれぞれに供給されたＮチャンネル型の差動ＭＯＳＦＥＴＱ３とＱ４のドレイン側に電流ミラー形態にされたＰチャンネル型の負荷ＭＯＳＦＥＴＱ５とＱ６を接続し、共通化されたソース側に前記Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ１を介してＮチャンネル型の電流源ＭＯＳＦＥＴＱ７を設けることにより構成される。上記電流源ＭＯＳＦＥＴＱ７のソースは、回路の接地電位ＶＳＳが与えられ、ゲートに定電圧ＶＢＬが供給される。そして、上記電流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６の共通化されたソースと電源電圧ＶＤＤＱとの間には、前記Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ２が設けられる。
【００１９】入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧは、上記入力信号ＶＩＮがゲートに供給され、ソースに回路の接地電位ＶＳＳ及び電源電圧ＶＤＤＱにそれぞれ供給されたＮチャンネル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ９と、上記ＭＯＳＦＥＴＱ８とＱ９のドレイン間に高抵抗素子として作用する並列形態のＮチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１から構成される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ１０のゲートには、定常的に電源電圧ＶＤＤＱが供給され、Ｐチャンネル型ＭＯＳＦＥＴＱ１１のゲートには定常的に回路の接地電位ＶＳＳが与えられて抵抗素子として動作させられる。そして、Ｎチャンネル型ＭＯＳＦＥＴＱ８のドレインから前記Ｐチャンネル型ＭＯＳＦＥＴＱ２のゲートに伝えられるノードＰＩＮのバイアス電圧が出力され、Ｎチャンネル型ＭＯＳＦＥＴＱ９のドレインから前記Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートに伝えられるノードＮＩＮのバイアス電圧が出力される。
【００２０】上記入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧは、入力電圧ＶＩＮを受ける駆動用のＮチャンネル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ９と、そのドレインに設けられた高抵抗負荷からなるインバータ回路の組み合わせと見做すことができる。このため、Ｎチャンネル型ＭＯＳＦＥＴＱ８と高抵抗負荷回路からなるインバータ回路での入出力伝達特性は、図５に示したように入力電圧ＶＩＮがＮチャンネル型ＭＯＳＦＥＴＱ８のしきい値電圧以上になるとＭＯＳＦＥＴＱ８がオン状態となり、ドレインからノードＰＩＮに伝える制御電圧をＶＤＤＱから急峻に回路の接地電位ＶＳＳのようなロウレベルに低下させる。
【００２１】Ｐチャンネル型ＭＯＳＦＥＴＱ９と高抵抗負荷回路からなるインバータ回路での入出力伝達特性は、図３に示したように入力電圧ＶＩＮとＶＤＤＱとの差分がＰチャンネル型ＭＯＳＦＥＴＱ９のソースとゲート間に印加されるから、上記差電圧がＰチャンネル型ＭＯＳＦＥＴＱ９のしきい値電圧以下になるとＭＯＳＦＥＴＱ９がオフ状態となり、ドレインからノードＮＩＮに伝える制御電圧をＶＤＤＱから回路の接地電位ＶＳＳのようなロウレベルに低下させる。このように入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧの中のパスゲートを高抵抗素子とすることで、ノードＰＩＮとＮＩＮに対し上記図３のような静特性が得られる。
【００２２】したがって、ＳＳＴＬのような小振幅の信号を入力した場合、ノードＰＩＮのロウレベルとノードＮＩＮのハイレベルによりスイッチＭＯＳＦＥＴＱ２とＱ１がオン状態となって、差動増幅回路は常時動作電流が流れるので入力信号ＶＩＮとＳＳＴＬのロジックスレッショルド電圧に対応した基準電圧（参照電圧）ＶＲＥＦの差電圧を入力とする増幅作用を行う。
【００２３】また入力信号ＶＩＮがフル振幅（ＶＤＤＱ−ＶＳＳ）で、例えば ＶＤＤＱに固定されている場合、ノードＰＩＮ，ＮＩＮ共にＶＳＳとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ２はオン状態に固定され、Ｎチャンネル型ＭＯＳＦＥＴＱ１がオフ状態になるため差動増幅回路は動作を停止する。このとき、入力信号ＶＩＮのハイレベルにより、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１がオフ状態になるまでの過渡状態では、差動ＭＯＳＦＥＴＱ３がオン状態となってＭＯＳＦＥＴＱ５とＱ６をオン状態にしているので、上記Ｐチャンネル型ＭＯＳＦＥＴＱ２のオン状態によって出力ＶＯＵＴは電源電圧ＶＤＤＱのようなハイレベルを出力させることができる。
【００２４】上記高抵抗負荷素子としてＮチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１を並列接続した場合には、ＭＯＳＦＥＴのしきい値電圧によるレベル損失がなく、ノードＰＩＮを電源電圧ＶＤＤＱのようなハイレベルに、ノードＮＩＮを回路の接地電位ＶＳＳのようなロウレベルまで変化させることができる。これにより、入力信号ＶＩＮがフル振幅動作時のときにＶＤＤＱ又はＶＳＳに固定されたときスイッチＭＯＳＦＥＴＱ１又はＱ２を確実にオフ状態にすることができるから差動増幅回路での消費電流を低減させることができる。
【００２５】上記ノードＮＩＮのロウレベルによりＮチャンネル型のスイッチＭＯＳＦＥＴＱ１がオフ状態になると差動増幅回路は増幅動作を停止するが、出力信号ＶＯＵＴは上記ハイレベルに維持される。このとき入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧのＰチャンネル型ＭＯＳＦＥＴＱ９もオフ状態となるため、そこに貫通電電流を流さなくできる。したがって、差動増幅回路及びバイアス電圧発生回路からなる入力回路全体の消費電流は理論的にはゼロとなる。
【００２６】これはダイナミック型ＲＡＭのような半導体集積回路装置のアイドルスタンバイ時にアドレス，コマンド，データ系の入力回路の電流が低減できることを意味している。さらに、入力信号がＶＤＤＱに固定されている状態からＶＳＳに立ち下がる場合には、図４のシミュレーション結果により形成された波形図に示すように、それまでＶＳＳに引き下げられていたノードＮＩＮのみが速やかにＶＤＤＱに引き上げられ、スイッチＭＯＳＦＥＴＱ１がオン状態となって直ちに差動増幅回路の増幅動作が再開される。
【００２７】つまり、入力信号ＶＩＮがＶＤＤＱに固定された状態から、ＬＶＴＴＬのような入力信号に対応してロウレベルに変化すると、そのレベルが中心電圧ＶＲＥＦに到達する前に、ノードＮＩＮがハイレベルに立ち上がって差動増幅回路を動作状態にするので、入力信号ＶＩＮが基準電圧ＶＲＥＦよりも低下すると、それに対応して出力信号ＶＯＵＴがハイレベルからロウレベルに変化するものとなりり、ＬＶＴＬＬインターフェイスと同等の出力信号ＯＵＴを形成することができる。入力信号がＶＳＳからＶＤＤＱに立ち上がる場合も同様の原理で差動増幅回路を非動作状態から上記のような増幅動作に切り替えることができる。
【００２８】本発明回路はＳＳＴＬのような小振幅入力に対して安定に動作するほか、フル振幅入力で入力信号がＶＤＤＱ、ＶＳＳに固定された場合には消費電流を０にするというＣＭＯＳ型入力バツファの特性も有しており、全インターフェイスに対して共通に用いるようにすることができる。
【００２９】図２では、差動ＭＯＳＦＥＴＱ３，Ｑ４のようにＮチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路を用いた例を示したが、Ｐチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路を用いてもよい。一般的にＮＭＯＳ受けの差動増幅回路では、出力振幅の最大値、最小値が共に電源電圧に依存して大きくなる。そのとき、振幅の最小値は次段インバータ回路の動作電圧の中間電位側にシフトすることとなるため、次段インバータ回路に貫通電流が大きくなる。それに対し、Ｐチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路では最小値がほぼＶＳＳ一定であため、次段インバータ回路の貫通電流を抑えることができる。
【００３０】図５には、この発明に係る入力回路の動作の一例を示す波形図が示されている。図５（Ａ）には、入力信号ＶＩＮがＳＳＴＬのような小振幅信号とされる場合が示され、図５（Ｂ）には入力信号ＶＩＮが電源電圧ＶＤＤＱと接地電位ＶＳＳのような大振幅とされるＬＶＴＴＬ（ＬＶＣＭＯＳ）の場合が示されている。
【００３１】（Ａ）において、入力信号がＶＨｍｉｎとＶＬｍａｘの範囲で変化する場合には、ノードＰＩＮがロウレベルに固定され、ノードＮＩＮがハイレベルに固定されて上記ＭＯＳＦＥＴＱ２とＱ１がオン状態を維持する。それ故、差動増幅回路には、定電流ＭＯＳＦＥＴＱ７で形成される動作電流が流れて、上記入力信号ＶＩＮを増幅して電源電圧ＶＤＤＱと回路の接地電位ＶＳＳに対応した大振幅の出力信号ＶＯＵＴに増幅される。厳密には、上記差動増幅回路の出力信号ＶＯＵＴは、電源電圧ＶＤＤＱ側と回路の接地電位ＶＳＳ側にそれぞれ差動増幅回路の動作に必要な残り電圧が発生するので、それをＣＭＯＳインバータ回路に供給して増幅して同図のようなＣＭＯＳレベルに変換される。
【００３２】（Ａ）において、入力信号ＶＩＮがＶＨｍｉｎとＶＬｍａｘの範囲で変化するときには、バイアス電圧発生回路によりノードＰＩＮがロウレベルに、ノードＮＩＮがハイレベルに固定されるため、差動増幅回路のＰチャンネル型のスイッチＭＯＳＦＥＴＱ２とＮチャンネル型のスイッチＭＯＳＦＥＴＱ１が共にオン状態にされる。したがって、差動増幅回路は、電流源ＭＯＳＦＥＴＱ７で形成された定電流により常時増幅動作を行う。このため、入力信号ＶＩＮが基準電圧ＶＲＥＦより高いときには出力信号ＯＵＴをハイレベルにし、入力信号ＶＩＮが基準電圧ＶＲＥＦより低いときには出力信号ＯＵＴをロウレベルにする。
【００３３】（Ｂ）において、入力信号ＶＩＮがＶＤＤＱとＶＳＳのような大振幅のとき、例えば入力信号ＶＩＮが回路の接地電位ＶＳＳのようなロウレベルにあるとき、ノードＰＩＮがハイレベルにされて出力信号ＶＯＵＴもロウレベルになっている。上記入力信号ＶＩＮがハイレベルに変化すると、バイアス電圧発生回路のＮチャンネル型ＭＯＳＦＥＴＱ８のオン状態により、ノードＰＩＮが急峻にロウレベルに変化して、差動増幅回路のＰチャンネル型ＭＯＳＦＥＴＱ２をオン状態にして増幅動作を開始するので、かかる入力信号ＶＩＮのレベルが基準電圧ＶＲＥＦを超えて高くなると、出力信号ＶＯＵＴをロウレベルからハイレベルにハイレベルに変化させる。
【００３４】上記入力信号ＶＩＮがハイレベルに安定すると、バイアス電圧発生回路のＰチャンネル型ＭＯＳＦＥＴＱ９がオフ状態となって、ノードＮＩＮが高抵抗素子としてのＭＯＳＦＥＴＱ１０とＱ１１を通してロウレベル側に引き抜かれる。これにより、差動増幅回路のＮチャンネル型ＭＯＳＦＥＴＱ１がオフ状態にされて、一定時間以上入力信号ＶＩＮがハイレベルに安定しているとき、差動増幅回路に流れる動作電流をカットして低消費電力モードとする。このとき、バイアス電圧発生回路においても、上記Ｐチャンネル型ＭＯＳＦＥＴＱ９のオフ状態によって定常的な直流電流がカットされる。
【００３５】上記入力信号ＶＩＮが電源電圧ＶＤＤＱから回路の接地電位ＶＳＳのようなロウレベルに変化すると、Ｐチャンネル型ＭＯＳＦＥＴＱ９のオン状態によりノードＮＩＮがハイレベルにされて、差動増幅回路のＮチャンネル型ＭＯＳＦＥＴＱ１をオン状態にするので、かかる入力信号ＶＩＮのレベルが基準電圧ＶＲＥＦを超えて低下すると、出力信号ＶＯＵＴをハイレベルからロウレベルに変化させる。そして、上記同様に一定時間以上入力信号ＶＩＮがロウレベルに安定しているとき、差動増幅回路に流れる動作電流をカットして低消費電力モードとする。このとき、バイアス電圧発生回路においても、上記Ｎチャンネル型ＭＯＳＦＥＴＱ８のオフ状態によって定常的な直流電流がカットされる。
【００３６】図６には、入力電圧トラッキング型バイアス電圧発生回路の他の一実施例の回路図が示されている。この実施例回路では、ノードＰＩＮとＮＩＮとに独立に入力電圧トラッキング型バイアス電圧発生回路を設けることで、制御を容易にするものである。つまり、ＭＯＳＦＥＴＱ８とＱ９が駆動ＭＯＳＦＥＴとされ、ＭＯＳＦＥＴＱ１１とＱ１０が高抵抗負荷ＭＯＳＦＥＴとされる。上記高抵抗素子として、図２のように並列接続したパスゲートを用いずに単体で使用できるので、高抵抗にするためにチャンネル長を長くすることなく、短いチャンネル長のＭＯＳで同程度の抵抗値を得ることができる。
【００３７】図７には、入力電圧トラッキング型バイアス電圧発生回路の更に他の一実施例の回路図が示されている。この実施例回路では、ノードＰＩＮとＮＩＮを共通にするものである。小振幅信号入力の場合に差動増幅回路をＯＮさせるために、高抵抗素子としてＮチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１をＮチャンネル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ９からなるＣＭＯＳインバータ回路の中に組み込み、図９に示すような入出力伝達特性を形成し、ノードＰＩＮ，ＮＩＮを中間電位に保つようにするものである。このようにノードＰＩＮとＮＩＮとが中間電位となるため、差動増幅回路をスイッチしているＭＯＳＦＥＴＱ１とＱ２は、フルにオン状態とはならず飽和領域近くで動作しやすくなる。よってＣＭＲＲが大きくなると期待される。
【００３８】図８には、この発明に係る入力回路の他の一実施例の回路図が示されている。この実施例では、低振幅入力に用いた時における入力回路でのパワーダンウ機能が付加される。ダイナミック型ＲＡＭでは、マイクロプロセッサ等の外部装置とのインターフェイスを実現するために上記の入出力回路はそれに対応した外部電源電圧ＶＤＤＱにより動作させられる。これに対して、内部回路は高集積化のために微細化された素子での耐圧を確保するために、上記外部電源電圧ＶＤＤＱを降圧して形成された内部電圧ＶＤＤで動作させられる。
【００３９】このように内部回路が降圧された動作電圧ＶＤＤで動作させられる場合、入力回路は、外部入力信号の電圧レベルを上記内部信号レベルに変換するという機能も併せ持つようにされる。もっとも、内部回路はＭＯＳ回路で構成されている場合に、その入力インピーダンスは高いから入力回路において格別に信号レベルを低くして内部回路に伝える必要はない。ただし、内部回路においては、上記外部電源電圧ＶＤＤＱに対応した高い電圧をそのまま供給される入力ＭＯＳＦＥＴにおいては、それに見合った耐圧を持つようにされる必要がある。
【００４０】図示しない内部回路より、パワーダンウ信号ＰＷＤが形成される。それ故、パワーダウン信号ＰＷＤの信号レベルは、内部電圧ＶＤＤに対応したＶＤＤ−ＶＳＳのような信号レベルとされる。したがって、上記パワーダンウ信号ＰＷＤは、次のレベル変換回路によりＶＤＤＱに対応した信号レベルに変換される。上記パワーダウン信号ＰＷＤは、ゲートに定常的に内部電源電圧ＶＤＤが供給されたＮチャンネル型ＭＯＳＦＥＴＱ１２のソースと、ソースに回路の接地電位が与えられたＮチャンネル型ＭＯＳＦＥＴＱ１３のゲートに供給される。上記ＭＯＳＦＥＴＱ１２とＱ１３のドレインと電源電圧ＶＤＤＱとの間には、ゲートとドレインとが交差接続されたＰチャンネル型ＭＯＳＦＥＴＱ１４とＱ１５が設けられる。
【００４１】上記レベル変換回路は、上記信号ＰＷＤに対して反転され、かつハイレベルがＶＤＤＱにされたパワーダンウ制御信号／ＰＷＤを形成し、前記高抵抗を構成すＮチャンネル型ＭＯＳＦＥＴＱ１０のゲートに供給される。また、上記外部電源電圧ＶＤＤＱで動作するインバータ回路ＩＶ１を通して反転されて、前記高抵抗を構成するＰチャンネル型ＭＯＳＦＥＴＱ１１のゲートに供給される。これにより、内部回路で形成されたパワーダウン信号ＰＷＤがハイレベルにされると、上記レベル変換回路の出力信号／ＰＷＤがロウレベルとなり、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１０をオフ状態にする。上記レベル変換回路の出力信号／ＰＷＤがロウレベルに対応して、インバータ回路ＩＶ１の出力信号が外部電源電圧ＶＤＤＱに対応したハイレベルとなり、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１１をオフ状態にする。
【００４２】これにより、半導体集積回路装置がパワーダウンモードにされるとき、入力回路にＳＳＴＬのような小振幅の入力信号が供給された状態においても、上記バイアス電圧発生回路には直流電流が流れなくできる。そして、上記パワーダンウ制御信号／ＰＷＤは、Ｐチャンネル型ＭＯＳＦＥＴＱ１９をオン状態にして、出力信号を形成するインバータ回路ＩＶ３の入力信号を外部電源電圧ＶＤＤＱに固定するので、内部回路に伝えられる入力信号は、外部端子から供給される入力信号ＶＩＮには無関係にロウレベルの信号が伝えられる。
【００４３】上記のようなレベル変換回路を通して形成されたパワーダウン制御信号／ＰＷＤによるバイアス電圧発生回路と上記出力回路の制御動作に加えて、差動増幅回路も動作電流が停止させられる。つまり、電流源としてのＭＯＳＦＥＴＱ７のゲートには、Ｐチャンネル型ＭＯＳＦＥＴＱ１８とＮチャンネル型ＭＯＳＦＥＴＱ１７からなるＣＭＯＳスイッチを通して定電圧ＶＢＬが伝えられる。このＣＭＯＳスイッチを構成するＰチャンネル型ＭＯＳＦＥＴＱ１８のゲートには、上記内部回路で形成されたパワーダンウ信号ＰＷＤが供給され、Ｎチャンネル型ＭＯＳＦＥＴＱ１７のゲートにはその反転信号を形成するインバータ回路ＩＶ２の出力が供給されることにより、パワーダウンモードのときにオフ状態にされる。そして、上記パワーダンウ信号ＰＷＤがゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ１６により、上記ＭＯＳＦＥＴＱ７のゲートには回路の接地電位が与えられるのでオフ状態にされる。
【００４４】上記のような入力回路は、動作モードに対応して動作の制御を行うようにすることができるアドレス入力回路や制御信号の入力回路及びデータ入力回路に適用することができる。例えば、後述するようなシンクロナスＤＲＡＭでは、常時入力信号の状態を監視する必要があるクロックイネーブル信号ＣＫＥを除いて、上記入力回路を利用することができる。上記クロックイネーブル信号ＣＫＥを受ける入力回路としては、前記図２に示した回路を用いることができる。
【００４５】図１０には、この発明に係る入力回路の更に他の一実施例の回路図が示されている。この実施例では、動作モードそのものが制限される入力回路に好適である。例えば、上記シンクロナスＤＲＡＭのデータ入力回路は、ライトモードにされるときに有効にされる。したがって、かかる入力回路では、前記バイアス電圧発生回路と、その出力により制御されるスイッチＭＯＳＦＥＴＱ１とＱ２とが省略される。そして、前記レベル変換回路と、電流源ＭＯＳＦＥＴＱ７の動作を制御する回路によって入力回路の動作そのものがが制御される。この場合のパワーダウン信号ＰＷＤは、前記ライトモード以外のときに発生されて上記動作電流を制限してしまうので、前記のようなバイアス電圧発生回路やそれにより制御されるスイッチＭＯＳＦＥＴを省略しても実質的には何の問題も生じない。
【００４６】図１１には、上記図８に示した入力回路の動作の一例を説明するための波形図が示されている。同図では、入力回路はＳＳＴＬのような小振幅信号で動作する場合が示されている。内部回路によりパワーダウン信号ＰＷＤがロウレベルのときには、前記のように入力信号ＶＩＮに対応して出力信号ＶＯＵＴを形成するという動作を行うものである。
【００４７】内部回路によりパワーダンウ信号ＰＷＤが内部電圧ＶＤＤに対応したハイレベルに変化すると、そのレベル変換されたパワーダウン制御信号／ＰＷＤがロウレベルに変化し、前記のようにバイアス電圧発生回路の動作と差動増幅回路の動作を停止させ、出力信号ＶＯＵＴを入力信号ＶＩＮの変化に無関係に電源電圧ＶＤＤＱのようなハイレベルに固定するものである。
【００４８】シンクロナスＤＲＡＭにおいて、クロックイネーブル信号ＣＫＥをロウレベルにする。内部回路で上記信号ＣＫＥが予め決められた一定時間以上ロウレベルであると判定すると、上記パワーダウン信号ＰＷＤをハイレベルにする。このような外部制御信号により消費電流を低減させることができる。また、セルフリフレッシュコマンド入力からＣＫＥ＝ロウレベルを保持している間、セルフリフレッシュ動作が継続して行われ、その間入力回路を不活性化して消費電流を低減させるように利用できる。
【００４９】図１２には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例では、ＮＭＯＳ入力の差動増幅回路（以下、差動アンプという）アンプとＰＭＯＳ入力の差動アンプを組み合わせて相補な構成とし、上記２つの差動アンプはいずれも正相出力とする。
【００５０】上記差動アンプＮＭＯＳ−ＡＭＰは、差動形態のＮチャンネル型ＭＯＳＦＥＴと、そのドレインに設けられた電流ミラー形態のＰチャンネル型ＭＯＳＦＥＴからなる負荷回路と、上記差動ＭＯＳＦＥＴの共通ソースに設けられて動作電流を形成するＭＯＳＦＥＴ回路から構成される。この実施例では、上記負荷回路と一方の動作電圧である電源電圧ＶＤＤとの間は、Ｐチャンネル型のダミーＭＯＳＦＥＴが設けられ、そのゲートには回路の接地電位が定常的に供給される。上記Ｎチャンネル型の差動ＭＯＳＦＥＴの共通ソースと他方の動作電圧である回路の接地電位との間には、特に制限されないが、ＳＳＴＬ用とＬＶＴＴＬ用の動作電流を形成するＭＯＳＦＥＴ回路が設けられる。
【００５１】上記ＳＳＴＬ用とＬＶＴＴＬ用のＭＯＳＦＥＴ回路は、ボンディングオプションにより形成された選択信号ＢＰＳＬＤＢとＢＰＳＬＤでそれぞれスイッチ制御されるＭＯＳＦＥＴと、上記ＭＯＳＦＥＴとそれぞれ直列形態に接続されてゲートに所定電圧が印加されて動作電流を形成するＭＯＳＦＥＴから構成される。上記選択信号ＢＰＳＬＤＢとＢＰＳＬＤは、ＳＳＴＬ入力又はＬＶＴＴＬ入力に対応してボンディングオプションにより形成される相補の信号であり、一方がハイレベルのときには他方がロウレベルにされる。これにより、ＳＳＴＬ用とＬＶＴＴＬ用に対応した動作電流が選択的に流れるようにされる。
【００５２】上記ＳＳＴＬ用に対応した動作電流は、前記図２の実施例と同様に入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧで形成された制御電圧ＶＧＮを用いたフィードフォワード制御を行い、ＬＶＴＴＬに対応した動作電圧は次に説明する出力側に設けられたインバータ回路ＩＮＶの出力信号によるフィードバック制御を行うようにされる。上記入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧは、前記説明したように差動アンプの電流遮断動作を行うものであるので、フル振幅時電流遮断回路と呼ぶこともできる。以下、動作の理解を容易にするため上記ＶＴＢＧをフル振幅時電流遮断回路という。
【００５３】上記差動アンプＰＭＯＳ−ＡＭＰは、差動形態のＰチャンネル型ＭＯＳＦＥＴと、そのドレインに設けられた電流ミラー形態のＮチャンネル型ＭＯＳＦＥＴからなる負荷回路と、上記差動ＭＯＳＦＥＴの共通ソースに設けられて動作電流を形成するＭＯＳＦＥＴ回路から構成される。この実施例では、上記負荷回路と他方の動作電圧である回路の接地電位との間は、Ｎチャンネル型のパワースイッチＭＯＳＦＥＴが設けられ、そのゲートにはパワーダウン信号ＰＷＤＤＢが供給される。上記差動アンプＮＭＯＳ−ＡＭＰのダミーＭＯＳＦＥＴは、上記パワーダウンＭＯＳＦＥＴに対応したものであり、両差動アンプの動作条件をバランスさせるためのものである。
【００５４】上記差動アンプＰＭＯＳ−ＡＭＰに設けられるＳＳＴＬ用とＬＶＴＴＬ用のＭＯＳＦＥＴ回路も、前記同様にボンディングオプションにより形成された選択信号ＢＰＳＬＤＢとＢＰＳＬＤでそれぞれスイッチ制御されるＭＯＳＦＥＴと、上記ＭＯＳＦＥＴとそれぞれ直列形態に接続されてゲートに所定電圧が印加されて動作電流を形成するＭＯＳＦＥＴから構成される。上記ＳＳＴＬ用に対応した動作電流は、上記フル振幅時電流遮断回路ＶＴＢＧで形成された制御電圧ＶＧＰを用いたフィードフォワード制御を行い、ＬＶＴＴＬに対応した動作電圧は出力側に設けられたインバータ回路ＩＮＶの出力信号によるフィードバック制御を行うようにされる。
【００５５】上記２つの差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰは、入力信号ＶＩＮに対して正相出力を形成するものであり、その出力端子が共通に接続される。この共通化された出力端子は、出力インバータ回路ＩＮＶの入力端子に接続され、その出力端子から出力信号ＯＵＴＢが形成される。この出力信号ＯＵＴＢは、上記ＬＶＴＴＬ入力に対応したフィードバック制御のために、ＮＭＯＳ−ＡＭＰ側では選択信号ＢＰＳＬＤによりスイッチ制御されるＭＯＳＦＥＴと直列に接続されたＭＯＳＦＥＴのゲートに帰還され、ＰＭＯＳ−ＡＭＰ側では選択信号ＢＰＳＬＤＢによりスイッチ制御されるＭＯＳＦＥＴと直列に接続されたＭＯＳＦＥＴのゲートに帰還される。
【００５６】この実施例では、パワーダウンモードのときの電流低減のために上記フル振幅時電流遮断回路ＶＴＢＧの動作電流を遮断するＰチャンネル型ＭＯＳＦＥＴと、そのときの出力信号を回路の接地電位のようなロウレベルに固定するＮチャンネル型ＭＯＳＦＥＴが設けられる。これらのＭＯＳＦＥＴのゲートには、パワーダウン信号ＰＷＤＳＬが供給される。上記パワーダウン信号ＰＷＤＳＬがハイレベルにされるパワーダウンモードでは、上記Ｎチャンネル型ＭＯＳＦＥＴがオン状態に、Ｐチャンネル型ＭＯＳＦＥＴがオフ状態にされて、フル振幅時電流遮断回路ＶＴＢＧの動作電流が遮断されるとともに、そのときの出力信号ＶＧＮとＶＧＰが回路の接地電位のようなロウレベルに固定される。
【００５７】差動アンプ側においても、ＰＭＯＳ−ＡＭＰの前記Ｎチャンネル型のパワーダウンＭＯＳＦＥＴのゲートには、パワーダンウ信号ＰＷＤＤＢが供給され、２つの差動アンプの出力端子と電源電圧ＶＤＤとの間には、上記パワーダウン信号ＰＷＤＤＢによりスイッチ制御されるＰチャンネル型のプルアップＭＯＳＦＥＴが設けられる。これにより、上記パワーダウン信号ＰＷＤＤＢがロウレベルにされるパワーダウンモードでは、差動アンプＰＭＯＳ−ＡＭＰの動作電流が遮断されるとともに、両差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰの出力端子は電源電圧ＶＤＤにプルアップされる。この差動アンプの出力端子の電源電圧ＶＤＤへのプルアップによって、上記インバータ回路ＩＮＶの出力信号はロウレベルに固定される。このインバータ回路ＩＮＶの出力信号により、差動アンプＮＭＯＳ−ＡＭＰでは、差動ＭＯＳＦＥＴの共通ソースに設けられた動作電流を形成するＭＯＳＦＥＴがオフ状態にされて動作電流の遮断が行われる。
【００５８】上記のようにＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰを組み合わせて相補な構成とし、差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰはいずれも正相出力動作として出力を共通化し、ＳＳＴＬとＬＶＴＴＬとの入力切り換えは、ボンディングオプションにより形成された選択信号ＢＰＳＬＤとＢＰＳＬＤＢを用いて差動アンプの電流遮断方法を切換える。ＳＳＴＬ入力時には上記フル振幅時電流遮断回路ＶＴＢＧにより形成された制御信号ＶＧＮとＶＧＰを用いたフィードフォワード制御を行い、ＬＶＴＴＬ入力では、出力側に設けられインバータ回路ＩＮＶの出力信号ＯＵＴＢを用いたフィードバック制御を行う。
【００５９】上記のような入力回路においては、出力に影響するフローテイングノードが発生することなく、ＬＶＴＴＬでの待機電流が小さく、遅延時間のばらつきが小さい入力回路を実現することができる。また、外部入力のセットアツプ・ホールド時間が小さくできし、ＬＶＴＴＬでの待機電流が小さくできる。
【００６０】入力信号ＶＩＮがハイレベルでもロウレベルでも、基準電圧又は参照電圧ＶＲＥＦが入力されたＭＯＳＦＥＴを経由して電流パスが確保されるため、出力端子はフローテイングとならない。ＬＶＴＴＬ入力時には、フィードバック制御によりＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰが交互に動作する。直流特性は、ＣＭＯＳインバータ回路に近い電流特性となり、貫通電流が十分小さくなる。
【００６１】ＳＳＴＬ入力時には、小振幅入力のときＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰが動作する。入力信号ＶＩＮの同相成分に対し、ＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰが互いに補い、合計の電流の変化量は小さく、遅延時間の変化が小さい。このＳＳＴＬ入力時においてフル振幅の入力信号ＶＩＮが入力されると、前記フル振幅時電流遮断回路ＶＴＢＧにより形成された制御信号ＶＧＮとＶＢＰを用いたフィードフォワード制御により、両差動アンプにおける貫通電流が遮断される。
【００６２】上記ＳＳＴＬインターフェイスとＬＶＴＴＬインターフェイスとの切換えは、特に制限されないが、ボンディングオプションによる選択信号ＢＰＳＬＤ及びその反転信号ＢＰＳＬＤＢにより、２つの差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰの共通ソースに設けられたＭＯＳＦＥＴ回路を制御することにより行われる。信号ＰＷＤＤＢは、パワーダウン制御用の信号であり、パワーダウン時にロウレベルとする。信号ＰＷＤＳＬは、後述するようにボンディングオプションとパワーダウン制御の論理をとった信号で、ＳＳＴＬインターフェイス時ではパワーダウン時及びＬＶＴＴＬインターフェイス時では無条件にハイレベルにされる。
【００６３】図１３には、この発明に係る入力回路のＳＳＴＬインターフェイス時の動作を説明するための特性図が示されており、図１３（Ａ）には、上記フル振幅時電流遮断回路ＶＴＢＧで形成された制御信号ＶＧＮ，ＶＧＰと入力電圧ＶＩＮとの関係が示され、図１３（Ｂ）には、差動アンプの電流と入力電圧ＶＩＮとの関係が示されている。上記ＳＳＴＬインターフェイス時では、信号ＢＰＳＬＤが電源電圧ＶＤＤのようなハイレベルに、信号ＢＰＳＬＤＢが接地電圧ＶＳＳのようなロウレベルとなり、フル振幅時電流遮断回路ＶＴＢＧにより形成された制御信号ＶＧＮとＶＧＰにより２つの差動アンプＮＭＯＳ−ＡＭＰ及びＰＭＯＳ−ＡＭＰの動作電流が制御される。
【００６４】図１３（Ａ）に示すように、入力信号ＶＩＮがＶＳＳ近傍では、制御信号ＶＧＮ、ＶＧＰとも電源電圧ＶＤＤとなり、ＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰの共通ソース部のＰチャンネル型ＭＯＳＦＥＴがオフ状態となり、ＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰの動作電流が遮断される。このとき、ＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰは、入力信号ＶＩＮがゲートに接続されたＮチャンネル型の差動ＭＯＳＦＥＴがオフ状態となる。その結果、Ｐチャンネル型のカレントミラー回路にに流れる電流が零となり、ＮＭＯＳ入力差動アンプＮＭＯＳ−ＡＭＰの動作電流も零となる。また、入力信号ＶＩＮが電源電圧ＶＤＤ近傍では、制御信号ＶＧＮ，ＶＧＰとも回路の接地電位ＶＳＳとなって、ＮＭＯＳ入力の差動アンプの電流が遮断され、入力信号ＶＩＮがゲートに接続されたＰチャンネル型の差動ＭＯＳＦＥＴがオフ状態となることにより、ＰＭＯＳ入力の差動アンプの電流は零となる。
【００６５】一方、入力信号ＶＩＮが参照電圧ＶＲＥＦ近傍の通常動作領域では、制御信号ＶＧＮが電源電圧ＶＤＤに、制御信号ＶＧＰが回路の接地電位ＶＳＳとなり、ＮＭＯＳの入力差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰの両方が活性化される。図１３（Ｂ）に示すように、入力信号ＶＩＮが上記参照電圧ＶＲＥＦより高くなると、ＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰを流れる電流が大きくなるのに対し、ＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰを流れる電流は小さくなる。
【００６６】逆に入力信号ＶＩＮが上記参照電圧ＶＲＥＦより低くなると、ＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰを流れる電流が小さくなるのに対し、ＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰを流れる電流は大きくなる。そのため、２つの差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰを流れる電流の合計は、入力信号ＶＩＮのレベルに依らずほぼ一定に保たれる。したがって、入力信号ＶＩＮと参照電圧ＶＲＥＦの同相成分が変化しても、動作速度の変化は小さくなり、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの特性比が変化しても影響が小さくなる。
【００６７】図１４には、この発明に係る入力回路のＬＶＴＴＬインターフェイス時の動作を説明するための特性図が示されており、図１４（Ａ）には、上記出力信号ＯＵＴＢと入力電圧ＶＩＮとの関係が示され、図１４（Ｂ）には、差動アンプの電流と入力電圧ＶＩＮとの関係が示されている。上記ＬＶＴＴＬインターフェイス時では、選択信号ＢＰＳＬＤが回路の接地電位ＶＳＳ、選択信号ＢＰＳＬＤＢが電源電圧ＶＤＤとなり、インバータ回路ＩＮＶの出力信号ＯＵＴＢにより電流が制御される。
【００６８】入力信号ＶＩＮが参照電圧ＶＲＥＦより低い時、出力信号ＯＵＴＢは電源電圧ＶＤＤのようなハイレベルとなり、ＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰの電流が遮断される。逆に、入力信号ＶＩＮが参照電圧ＶＲＥＦより高い時、出力信号ＯＵＴＢは回路の接地電位ＶＳＳのようなロウレベルとなり、ＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰの電流が遮断される。その結果、素子の微細化によって、Ｐチャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴのしきい値電圧が小さいときでも待機電流を十分に小さくすることができる。
【００６９】入力信号ＶＩＮがロウレベルからハイレベルに変わるときには、出力信号ＯＵＴＢがロウレベルになるまでＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰが活性化される。上記入力信号ＶＩＮがハイレベルからロウレベルに変わるときには、出力信号ＯＵＴＢがハイレベルになるまでＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰが活性化される。したがって、上記入力信号ＶＩＮの変化時には十分な駆動能力が得られ、それに対応して出力信号ＯＵＴＢを高速に変化させるものとなる。
【００７０】図１５には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例回路は、パワーダウンでの出力が前記図１２とは逆にされた入力回路が示されている。信号ＰＷＤＤは、パワーダウン制御用の信号であり、パワーダウン時にハイレベルにされる。信号ＰＷＤＳＬＢは、ボンディングオプションとパワーダウン制御との論理をとった信号で、ＳＳＴＬインターフェイス時でのパワーダウン時及びＬＶＴＴＬインターフェイス時は無条件にロウレベルにされる。
【００７１】この実施例回路は、前記図１２の回路とは逆にフル振幅時電流遮断回路ＶＴＢＧは、回路の接地電位側に設けられたパワーダウン用のＮチャンネル型ＭＯＳＦＥＴが上記信号ＰＷＤＳＬＤＢのロウレベルによりオフ状態にされるとともに、そのときの制御信号ＶＧＮとＶＧＰは、オン状態にされるＰチャンネル型ＭＯＳＦＥＴにより電源電圧ＶＤＤにプルアップされる。
【００７２】差動アンプ側においては、ＮＭＯＳ−ＡＭＰの前記Ｐチャンネル型のパワーダウンＭＯＳＦＥＴのゲートには、パワーダンウ信号ＰＷＤＤが供給され、２つの差動アンプの出力端子と回路の接地電位ＶＳＳとの間には、上記パワーダウン信号ＰＷＤＤによりスイッチ制御されるＮチャンネル型のプルダウンＭＯＳＦＥＴが設けられる。これにより、上記パワーダウン信号ＰＷＤＤがハイレベルにされるパワーダウンモードでは、差動アンプＮＭＯＳ−ＡＭＰの動作電流が遮断されるとともに、両差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰの出力端子は回路の接地電位ＶＳＳにプルダウンされる。
【００７３】この差動アンプの出力端子のプルダウンによるロウレベルによって、上記インバータ回路ＩＮＶの出力信号はハイレベルに固定される。このインバータ回路ＩＮＶの出力信号により、差動アンプＰＭＯＳ−ＡＭＰでは、差動ＭＯＳＦＥＴの共通ソースに設けられた動作電流を形成するＭＯＳＦＥＴがオフ状態にされて動作電流の遮断が行われる。このときには、差動アンプＰＭＯＳ−ＡＭＰのカレントミラー負荷回路と回路の接地電位との間にＮチャンネル型のダミーＭＯＳＦＥＴが設けられ、そのゲートに電源電圧ＶＤＤが供給されることによって定常的にオン状態にされる。
【００７４】図１６には、信号発生回路の一実施例の回路図が示されている。この信号発生回路は、前記図１２に示した入力回路に向けられている。つまり、この実施例の信号発生回路は、前記図１２の入力回路に設けられるフル振幅時電流遮断回路ＶＴＢＧに供給されるパワーダウン信号ＰＷＤＳＬや、差動アンプＮＭＯＳ−ＡＭＰ、ＰＭＯＳ−ＡＭＰに供給されるパワーダウン信号ＰＷＤＤＢ及び選択信号ＢＰＳＬＤ，ＢＰＳＬＤＢを形成する。
【００７５】特に制限されないが、パワーダウン信号ＰＷＤと選択信号ＢＰＳＬとは、内部回路で形成された低振幅信号とされる。内部回路は、外部端子から供給される電源電圧ＶＤＤを降圧して形成された内部電圧ＶＣＬにより動作させられる。例えば、電源電圧ＶＤＤが３．３Ｖや２．５Ｖのとき、内部降圧電圧ＶＣＬは２．０Ｖ又は１．８Ｖのような低電圧とされる。
【００７６】レベル変換回路ＬＶＣ１とＬＶＣ２は、上記内部降圧電圧ＶＣＬに対応した低振幅のパワーダウン信号ＰＷＤと選択信号ＢＰＳＬを電源電圧ＶＤＤに対応した比較的大きな信号振幅に変換される。選択信号ＢＰＳＬＤは上記レベル変換回路ＬＶＣ２により形成された出力信号である。選択信号ＢＰＳＬＤＢは、上記選択信号ＢＰＳＬＤがＣＭＯＳインバータ回路により反転されて形成される。
【００７７】パワーダウン信号ＰＷＤがレベル変換回路ＬＶＣ１でレベル変換された信号は、ＣＭＯＳインバータ回路により反転されてパワーダウン信号ＰＷＤＤＢとして差動アンプのパワースイッチＭＯＳＦＥＴ及びプルアップＭＯＳＦＥＴに供給される。上記信号ＰＷＤＤＢと上記選択信号ＢＰＳＬＤとは、ナンドゲート回路ＮＡＧ１に供給され、フル振幅時電流遮断回路ＶＴＢＧに供給されるパワーダウン信号ＰＷＤＳＬが形成される。これにより、信号ＰＷＤＳＬは、前記説明したようにＳＳＴＬインターフェイス時ではパワーダウン時及びＬＶＴＴＬインターフェイス時では無条件にハイレベルにされる。
【００７８】図１７には、信号発生回路の他の一実施例の回路図が示されている。この信号発生回路は、前記図１５に示した入力回路に向けられている。つまり、この実施例の信号発生回路は、前記図１５の入力回路に設けられるフル振幅時電流遮断回路ＶＴＢＧに供給されるパワーダウン信号ＰＷＤＳＬＢや、差動アンプＮＭＯＳ−ＡＭＰ、ＰＭＯＳ−ＡＭＰに供給されるパワーダウン信号ＰＷＤＤ及び選択信号ＢＰＳＬＤ，ＢＰＳＬＤＢを形成する。
【００７９】レベル変換回路ＬＶＣ１とＬＶＣ２は、前記同様に内部降圧電圧ＶＣＬに対応した低振幅のパワーダウン信号ＰＷＤと選択信号ＢＰＳＬを電源電圧ＶＤＤに対応した比較的大きな信号振幅に変換される。選択信号ＢＰＳＬＤは上記レベル変換回路ＬＶＣ２により形成された出力信号である。選択信号ＢＰＳＬＤＢは、上記選択信号ＢＰＳＬＤがＣＭＯＳインバータ回路により反転されて形成される。
【００８０】パワーダウン信号ＰＷＤがレベル変換回路ＬＶＣ１でレベル変換された信号は、パワーダウン信号ＰＷＤＤとして差動アンプのパワースイッチＭＯＳＦＥＴ及びプルアップＭＯＳＦＥＴに供給される。上記信号ＰＷＤＤと上記選択信号ＢＰＳＬＤとは、ノアゲート回路ＮＯＧ１に供給され、フル振幅時電流遮断回路ＶＴＢＧに供給されるパワーダウン信号ＰＷＤＳＬＢが形成される。これにより、信号ＰＷＤＳＬは、前記説明したようにＳＳＴＬインターフェイス時ではパワーダウン時及びＬＶＴＴＬインターフェイス時では無条件にロウレベルにされる。
【００８１】入力回路において、パワーダウンから復帰する際の安定動作のためには、パワーダウン時にロウレベルを出力しておくべき信号と、ハイレベルを出力しておく信号がある。１つの半導体集積回路装置において、図１２と図１５の入力回路を使い分けることにより、上記いずれの場合にも対応でき、しかも通常動作時の特性をほぼ同じにできるものとなる。
【００８２】図１８に、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例は、前記図１２の実施例回路の変形例であり、出力信号ＯＵＴＢが帰還されるＭＯＳＦＥＴと差動ＭＯＳＦＥＴの共通ソースとの間の、ボンディングオプションにより形成された選択信号ＢＰＳＬＤ、ＢＰＳＬＤＢによりスイッチＭＯＳＦＥＴが省略されている。
【００８３】上記のような選択スイッチＭＯＳＦＥＴを省略することにより、上記差動ＭＯＳＦＥＴの共通ソースには、出力信号ＯＵＴＢが帰還されるＭＯＳＦＥＴの電流がＳＳＴＬインターフェイス時にも流れるようにされる。したがって、ＳＳＴＬインターフェイス時に、出力信号ＯＵＴＢからの帰還により制御されるＭＯＳＦＥＴで形成された電流が差動アンプの動作に加わるために、動作する際の電流が大きくすることができる。このため、図１２の実施例の入力回路に比べ、回路の簡素化と高速化が図られる。
【００８４】図１９には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例では前記フル振幅時電流遮断回路ＶＴＢＧを取り除いた入力回路の例が示されている。ＬＶＴＴＬインターフェイス時には前述の特長が同様に得られる。図１２に示した入力回路に比べ、素子数が少なくレイアウト面積を小さくできる上、フル振幅時電流遮断回路ＶＴＢＧの入力容量の分だけ入力端子からみた場合の入力容量を小さくすることができる。
【００８５】この実施例の入力回路は、前記のようにＳＳＴＬとＬＶＴＴＬの両入力インターフェイスに適合した入力回路として用いるもの他、ＬＶＴＴＬインターフェイスのみに限定した入力回路としても有益なものとなる。ＬＶＴＴＬインターフェイス用の入力回路をＣＭＯＳインバータ回路で構成した場合、その論理しきい値電圧はＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのコンダクタンス比により決められる。したがって、かかるＣＭＯＳインバータ回路を入力回路として用いた場合には、その論理しきい値電圧が素子のばらつきの影響を受けやすいために、入力信号マージンを確保するのことが困難となる。
【００８６】前記図５（Ｂ）の波形図では、ＬＶＴＴＬのロウレベルを回路の接地電位ＶＳＳとし、ハイレベルを電源電圧ＶＤＤＱのように示したが、前記図５（Ａ）のＳＳＴＬの波形図と同様に、ｌＬＶＴＴＬのロウレベルには許容最大値ＶＬmax が、ハイレベルには許容最小値ＶＨmin が決められており、例えば電源電圧ＶＤＤＱが３．３ＶときにＶＬmax ＝０．４Ｖ、ＶＨmin ＝２．４Ｖのようにされている。
【００８７】素子の微細化によりＭＯＳＦＥＴのしきい値電圧は、約０．４Ｖ程度に小さくされる。このような低しきい値電圧のＭＯＳＦＥＴによりＣＭＯＳインバータ回路を構成して、上記ＬＶＴＴＬの入力回路として用いた場合、入力信号ＶＩＮをロウレベルにしてもＮチャンネル型ＭＯＳＦＥＴを完全にオフ状態にさせることができず、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴを通して貫通電流を流してしまう。入力信号ＶＩＮがハイレベル及びロウレベルのときに上記貫通電流の発生を防止するためには、Ｐチャンネル型ＭＯＳＦＥＴにおいてはしきい値電圧を（２．４−３．３）−０．９Ｖ以上に大きく形成しなければならい。そして、論理しいき値電圧を約１．４Ｖ程度に設定するためには、上記Ｐチャンネル型ＭＯＳＦＥＴに対応してＮチャンネル型ＭＯＳＦＥＴのしい値電圧も大きく形成しなければならない。
【００８８】したがって、微細化された素子を用いた半導体集積回路装置でも、少なくとも入力回路の部分において上記のような大きなしきい値電圧を持つＭＯＳＦＥＴとしなければならず、そのために低しきい値電圧と高しきい値電圧とを持つ２種類のＭＯＳＦＥＴを形成することが必要となって製造プロセスを増加させことに加えて、大きなしきい値電圧のＭＯＳＦＥＴを入力回路に用いた場合には、それに対応して外部端子から供給される入力信号の信号伝達速度も遅くなっしまうものである。
【００８９】図１９に示したような回路をＬＶＴＴＬインターフェイスの入力回路として用いた場合、その論理しきい値電圧は、参照電圧ＶＲＥＦにより決められるから素子のばらつきの影響を受けることなく高い精度で設定することができる。そして、上記のように素子の微細化による低しきい値電圧のＭＯＳＦＥＴを用いて入力回路を構成した場合でも、出力信号ＯＵＴＢを帰還させることにより、例えば入力信号ＶＩＮが０．４Ｖ程度のロウレベルのときには、かかるる入力信号ＶＩＮのロウレベルにより大きな電流を流す差動アンプＰＭＯＳ−ＡＭＰの動作電流を出力信号ＯＵＴＢの帰還により遮断させることができる。このとき、差動アンプＮＭＯＳ−ＡＭＰでは、入力信号ＶＩＮの０．４Ｖ程度のロウレベルによって差動ＭＯＳＦＥＴに流れる電流が小さくなっているので低消費電力とすることができる。
【００９０】図２０には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例では、前記図１２の実施例回路から出力信号ＯＵＴＢを帰還させる回路を取り除いたものである。この入力回路をＳＳＴＬインターフェイスに用いた場合には、前述の特長が同様に得られる。つまり、ＳＳＴＬインターフェイスの入力回路として用いた場合、その入力電圧ＶＩＮがハイレベル又はロウレベルにされたときにフル振幅時電流遮断回路ＶＴＢＧにより形成された制御信号ＶＧＮとＶＧＰにより差動アンプでの消費電力を低減させることができる。そして、かかる入力回路をＬＶＴＴＬインターフェイスの入力回路としても動作させることができる。このため、図１２の入力回路に比べ、素子数が少なくレイアウト面積を小さくできる上、出力端子の負荷容量が小さくなり高速動作が可能である。
【００９１】図２１には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例では、図２０の実施例回路からフル振幅時電流遮断回路ＶＴＢＧを省略したものであり、フル振幅時に電流低減機能を持たない入力回路とされる。スペック的に待機時の電流を低減することが必要ない場合、上記フル振幅時の電流低減機能を省略しても、前記説明したようにＳＳＴＬインターフェイス時において動作速度の変化が小さいという特長が得られる。そして、かかる入力回路をＬＶＴＴＬインターフェイスの入力回路としても動作させることができる。このため、前記の実施例の入力回路に比べて、素子数が少なくレイアウト面積が小さい。また、入力端子の入力容量が小さい上、出力端子ＯＵＴＢの負荷容量も小さくなり、高速動作化が可能である。
【００９２】図２２には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例は、ダイナミック型ＲＡＭ等の半導体集積回路装置に適用された実際の回路図が示されている。メタルマスクによるスイッチＭＳ１〜ＭＳ１３が加えられ、電源電圧ＶＤＤが３．３Ｖ版と２．５Ｖ版とで切換えることにより、それぞれ最適な構成にできるようにしている。同図のスイッチＭＳ２〜ＭＳ１３は、２．５Ｖ版に対応されている。
【００９３】上記３．３Ｖ版であるときはＭＯＳＦＥＴのホットキャリア対策のために、大きな信号振幅とされる回路ノードにＮチャンネル型ＭＯＳＦＥＴを挿入するようにスイッチの切り換え、あるいは切断が行われる。ただし、スイッチＭＳ１は、上記のような電源電圧ＶＤＤの切り換えではなく、図１９に示したようなＬＶＴＴＬ専用入力回路とするスイッチである。市場動向などにより、ボンディングオプションを用いてＳＳＴＬ用に切り換える必要がなくなりＬＶＴＴＬ専用として製造する場合に、ボンディングオプションと併用してこのスイッチを用いることによりフノレ振幅時電流遮断回路を入力ＶＩＮから分離して、入力ＶＩＮの負荷容量を軽減して遅延時間を短縮できる。
【００９４】逆に、ＬＶＴＴＬ用に切り換える必要がなくなりＳＳＴＬ専用として製造する場合には、スイッチＭＳ５，ＭＳ６を両方とも接地電圧ＶＳＳ側に、スイッチＭＳ７，ＭＳ８を両方とも電源電圧ＶＤＤにすることにより、図２０に示したようなＳＳＴＬ専用入力回路とすることができる。ボンディングオプションと併用してこのようにスイッチを用いることにより、出力ＯＵＴＢからの帰還経路を除去し、出力ＯＵＴＢの負荷容量を軽減して遅延時間を短縮できる。なお、フル振幅時電流遮断回路の高抵抗ＭＯＳＦＥＴは、複数のＭＯＳＦＥＴの直列接続により実現されており、無理のないレイアウトが可能である。
【００９５】図２３には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の各回路は、上記半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリアレイは、全体として４個に分けられて、メモリバンク（Ｂａｎｋ）０〜３を構成するようにされる。
【００９６】上記メモリバンク０〜３は、半導体チップの長手方向に沿った上下に２個、左右に２個ずつに分割されたメモリアレイに対応される。上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる周辺回路が設けられる。この周辺回路は、特に制限されないが、ランダム・ロジック回路からなる各回路のレイアウトを合理的にするために、ランダム・ロジック回路とボンディングパッドが並んで配置される。
【００９７】上記図示しないが周辺回路の例としては、昇圧電圧発生回路とその動作を制御する制御回路、外部電源電圧ＶＤＤＱを１／２に分圧して、差動回路で構成された入力回路の参照電圧を形成する分圧回路、入出力回路とそのクロックコントロール回路、Ｙプリデコーダとリード／ライトバッファ、周辺回路の動作電圧を形成する降圧回路、ＶＰＰ電圧が所望の電圧であるか否かを検出するＶＰＰセンサ、上記降圧電圧ＶＰＥＲＩを安定化する安定化容量、Ｘアドレスラッチ回路、Ｙクロック回路、モードデコーダ／クロックバッファとコマンド回路、Ｙカンウタとその制御回路、リフレッシュ制御回路であり、ＢＯＰはボンディングオプション回路、電源投入検出回路等がある。
【００９８】上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置される。つまり、上記４個のメモリアレイにそれぞれ対応して、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられたメモリアレイに対応して２組ずつ振り分けて設けられる。
【００９９】上記メモリアレイの上記中間部分に沿って前記同様にメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、１６個のサブアレイを貫通するようにメインワード線が延長される。特に制限されないが、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。この場合には、チップ中央部には、縦方向と横方向に延長される配線チャンネルが交差する部分が発生し、そこに安定化容量Ｃが形成される。また、周辺回路等の隙間にも分散して小さな容量値の安定化容量が適宜に設けられる。
【０１００】この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイが挟さまれるように配置される。上記メモリアレイは、その１つが拡大して示されているように、複数のサブアレイ１５に分割される。かかるサブアレイ１５は、それを挟むように配置されたセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプアンプ領域１６と、上記サブワードドライバ領域１７の交差部は交差領域１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【０１０１】１つのサブアレイ１５は、図示しないが例えば２５６本のサブワード線と、それと直交する２５６対からなる相補ビット線（又はデータ線）とにより構成される。なお、サブアレイには不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線も設けられるものである。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に１６個設けられるから、全体としての上記サブワード線は約４Ｋ分設けられ、ビット線の配列方向に１６個設けられるから、相補ビット線は全体として約４Ｋ分設けられる。このようなメモリアレイが全体で４個設けられるから、全体では４×４Ｋ×４Ｋ＝６４Ｍビットのような記憶容量を持つようにされる。これにより、相補ビット線その長さが、上記１６個のサブアレイに対応して１／１６の長さに分割される。サブワード線は、上記１６個のサブアレイに対応して１／１６の長さに分割される。
【０１０２】上記１つのメモリアレイの分割されたサブアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、上記のようにメインワード線に対して１／１６の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、メインワードドライバＭＷＤには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【０１０３】図２３のようなレイアウトを採用した場合において、Ｙアドレスが入力されると、アドレスバッファＡＤＤＢＵＰを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプＭＡに伝えられ、増幅されて図示しない出力回路を通して出力される。
【０１０４】この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。
【０１０５】この実施例では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。
【０１０６】図２４には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【０１０７】ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【０１０８】センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【０１０９】センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【０１１０】特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記クロスエリア１８に設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧ＶＤＤＱが用いられる。あるいは、センスアンプ動作速度の電源電圧ＶＤＤＱ依存性を軽減するために、ゲートにＶＰＰが印加され、ドレインに電源電圧ＶＤＤＱが供給されたＮチャンネル型ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわずかに降圧してもよい。
【０１１１】上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１５のゲートに供給されるセンスアンプオーバードライブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ２と同相の信号とされ、ＳＡ外部端子から供給される入力信号を受ける入力回路として、第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、第２導電型の差動ＭＯＳＦＥＴ、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路及び出力信号を形成するインバータ回路とを組み合わせ、上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給する。Ｐ１とＳＡＰ２は時系列的にハイレベルにされる。特に制限されないが、ＳＡＰ１とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６を十分にオン状態にさせることができる。ＭＯＳＦＥＴＱ１５がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯＳＦＥＴＱ１６のオン状態（信号ＳＡＰ２がハイレベル）によりソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【０１１２】上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【０１１３】上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、図３に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【０１１４】センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【０１１５】これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【０１１６】上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【０１１７】アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＤＤＱにより動作させられ、上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記ＶＣＬＰ発生回路を構成するＭＯＳＦＥＴＱ２３により動作電圧が形成される駆動回路を含み、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【０１１８】上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から供給される電源電圧ＶＤＤＱで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【０１１９】特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤＱは、第２の形態として２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤＱのときには、降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。
【０１２０】あるいは、外部端子から供給される電源電圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤＱに対して内部電圧は、種々の実施形態を採ることができる。
【０１２１】図２５には、この発明が適用される約６４ＭビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施例の全体ブロック図が示されている。この実施例のＳＤＲＡＭは、特に制限されないが、４つのメモリバンクのうちメモリバンク０を構成するメモリアレイ２００Ａとメモリバンク３を構成するメモリアレイ２００Ｄが例示的に示されている。
【０１２２】つまり、４つのメモリバンクのうちの２つのメモリバンク１と２に対応したメモリアレイ２００Ｂ、２００Ｃが省略されている。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、同図に例示的に示されているメモリアレイ２００Ａと２００Ｄのようにマトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【０１２３】上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａに結合される。センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【０１２４】メモリアレイ２００Ｂないし２００Ｄも同様に、メモリアレイ２００Ｄに例示的に示されているようにロウデコーダ２０１Ｄ，センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ｄ，カラムデコーダ２０３Ｄが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｄの入力端子に接続される。上記メインアンプ２１２Ａ，Ｄの出力信号は、ラッチ／レジスタ２１３の入力端子に伝えられ、このラッチ／レジスタ２１３の出力信号は、出力バッファ２１１を介して外部端子から出力される。
【０１２５】外部端子から入力された書き込み信号は、入力バッファ２１０を介して上記ライトバッファ２１４Ａ，Ｄの入力端子に伝えられる。上記外部端子は、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を出力するデータ入出力端子とされる。なお、上記省略されたメモリアレイ２００ＢとＣとに対応して、それぞれ上記同様なメインアンプ、ライトバッファが設けられる。
【０１２６】アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロウアドレスバッファ２０６にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのバッファが保持する。ロウアドレスバッファ２０６はリフレッシュ動作モードにおいてはリフレッシュカウンタ２０８から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０５の出力はカラムアドレスカウンタ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【０１２７】同図において点線で示したコントローラ２０９は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、アドレス入力端子Ａ０〜Ａ１１からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、モードレジスタ１０、コマンドデコーダ２０、タイミング発生回路３０及びクロックバッファ４０等を備える。
【０１２８】クロック信号ＣＬＫは、クロックバッファ４０を介して前記説明したようなクロック同期回路５０に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、出力バッファ２１１、入力バッファ２１０を活性化するタイミング信号として用いられるとともに、タイミング発生回路３０に供給され、かかるクロック信号に基づいて列アドレスバッファ２０５、行アドレスバッファ２０６及び列アドレスカウンタ２０７に供給されるタイミング信号が形成される。
【０１２９】他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【０１３０】クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、出力バッファ２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントローラ２０９に供給され、その信号が例えばハイレベルのときには出力バッファ２１１は高出力インピーダンス状態にされる。
【０１３１】上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【０１３２】アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ２１０及び出力バッファ２１１への接続などの処理によって行うことができる。
【０１３３】上記カラムアドレス信号は、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【０１３４】次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページとされ、設定可能なＣＡＳレイテンシイは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【０１３５】上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【０１３６】（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがロウアドレス信号として、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【０１３７】（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ７（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。
【０１３８】これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【０１３９】（４）カラムアドレス・ライトコマンド（Ｗｒ）
ライト動作の態様としてモードレジスタ１０にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ１０にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。
【０１４０】当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【０１４１】（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【０１４２】（６）オートリフレッシュコマンドこのコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【０１４３】（７）バーストストップ・イン・フルページコマンドフルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡＳ＝ハイレベルによって指示される。
【０１４４】（８）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【０１４５】ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、ＳＤＲＡＭは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線１本分のデータがカラム系動作の前に予め読み出し動作のためにラッチ／レジスタ２１３に保持されるようになっている。
【０１４６】したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約１Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約６４Ｍビット（１Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【０１４７】図２６には、本発明が適用されるマイクロコンピータシステムの一実施例のブロック図が示されている。実施例のマイクロコンピュータシステムは、特に制限されないが、電池駆動される携帯電子機器として構成される。
【０１４８】このマイクロコンピュータシステムは、データ処理装置（中央処理装置）を中心にしてシステムバスを介してＲＡＭ（ランダムアクセスメモリ；ＳＤＲＡＭ）、ＲＯＭ（リードオンリーメモリ）、アナログ／デジタル変換回路Ａ／Ｄ及びデジタル／アナログ変換回路Ｄ／Ａ、ＰＣカードインターフェイス、ＬＣＤコントローラ等の周辺装置が接続される。
【０１４９】ＰＣカードインターフェイスは、スロットにＰＣカードが挿入されることによって電気的に接続されて、データの書き込みや読み出しが可能にされる。ＰＣカードは、脱着可能な外部記憶装置として用いられる。ＬＣＤコントローラは、データ処理装置からの表示データを受けて、液晶表示装置ＬＣＤを駆動して表示動作を行わせる。
【０１５０】データ処理装置は、特に制限されないが、いわゆるマイクロプロセッサと同様な構成にされる。すなわちデータ処理装置は、その詳細を図示しないけれども、その内部に命令レジスタ、命令レジスタに書込まれた命令をデコードし、各種のマイクロ命令ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算回路、汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結合するバスドライバ、バスレシーバなどの入出力回路を持つ。
【０１５１】データ処理装置は、リードオンリメモリＲＯＭなどに格納されている命令を読み出し、その命令に対応する動作を行う。データ処理装置は、入出力回路を介して入力される外部データの取り込み、制御回路に対するデータの入出力、リードオンリメモリＲＯＭからの命令や命令実行のために必要となる固定データのようなデータの読み出し、Ｄ／Ａ変換回路へのＤ／Ａ変換すべきデータの供給、Ａ／Ｄ変換回路によってＡ／Ｄ変換されたデータの読み出し、ダイナミック型メモリ等からなるＲＡＭへのデータの読み出し、書込み動作制御等を行う。
【０１５２】上記のようなマイクロコンピュータシステムにおいて、この発明に係るＲＡＭを含む各半導体集積回路装置は、システムバスが前記のようなＬＶＴＴＬやＬＶＣＭＯＳ、あるいはＳＳＴＬであっても接続することができる。機能向上のためにシステムバスを上記のような高速なＳＳＴＬに変更した場合でも、それぞれの半導体集積回路装置がこの発明に係る入力回路を備えたものであれば、従前の半導体集積回路装置をそのまま利用することができる。
【０１５３】図２７には、この発明に係る半導体集積回路装置の出力回路の一実施例の回路図が示されている。同図には、ＳＳＴＬに適合するような出力回路とそれに対応した信号線路（バス）の例が示されている。出力回路は、ＬＶＴＴＬあるいはＬＶＣＭＯＳとＳＳＴＬのいずれの場合でも、Ｐチャンネル型出力ＭＯＳＦＥＴとＮチャンネル型出力ＭＯＳＦＥＴとにより構成される。ＳＳＴＬでは、２５Ωのような抵抗ＲＳを介して５０Ωの終端抵抗ＲＴが設けられる。この終端抵抗ＲＴは、ＶＤＤＱ／２に対応された電圧ＶＴＴに接続される。ＳＳＴＬとＬＶＴＴＬでは、出力定数が異なるようにされる。
【０１５４】上記２つの出力定数を実現するために、２つのＰチャンネル型ＭＯＳＦＥＴＱＰ１とＱＰ２、Ｎチャンネル型ＭＯＳＦＥＴＱＮ１とＱＮ２をそれぞれ並列形態にし、ＳＳＴＬに対応してＭＯＳＦＥＴＱＰ１とＰＮ１を形成して内部回路ＬＯＧで形成された出力すべき信号を供給する。他のＰチャンネル型ＭＯＳＦＥＴＱＰ２とＮチャンネル型ＭＯＳＦＥＴＱＮ２のゲートには、前記のようなＣＭＯＳスイッチを介して上記出力すべき信号が選択的に供給される。ＳＳＴＬに対応した出力動作を行うときには、制御信号ＳＳＬがハイレベルに、／ＳＳＬがロウレベルにされて、上記ＣＭＯＳスイッチがオフ状態にされるとともに、出力ＭＯＳＦＥＴＱＰ２のゲートには電源電圧ＶＤＤＱが供給され、Ｎチャンネル型ＭＯＳＦＥＴＱＮ２のゲートには回路の接地電位ＶＳＳが供給される。それ故、ＳＳＴＬに対応した出力動作時には、出力ＭＯＳＦＥＴＱＰ１とＱＮ１のみが動作するようにされる。
【０１５５】ＬＶＴＴＬやＬＶＣＭＯＳに対応した出力動作を行うときには、上記抵抗ＲＳやＲＴが削除され、制御信号ＳＳＬがロウレベルに、／ＳＳＬがハイレベルにされて、上記ＣＭＯＳスイッチがオン状態にされる。これにより、出力ＭＯＳＦＥＴＱＰ２のゲートとＮチャンネル型ＭＯＳＦＥＴＱＮ２のゲートには上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ１のゲートとＮチャンネル型ＭＯＳＦＥＴＱＮ１のゲートとにそれぞれ接続されて、同じ出力すべき信号が伝えられる。それ故、ＬＶＴＴＬやＬＶＣＭＯＳに対応した出力動作時には、出力ＭＯＳＦＥＴＱＰ１、ＱＰ２とＱＮ１とＱＮ２が並列形態で動作して大きな出力電流を形成する。
【０１５６】上記信号ＳＳＬ（／ＳＳＬ）は、外部端子から供給された切り替え信号により形成するのが最も簡単である。これに替えて、入力信号レベルを検知して自動的に上記信号ＳＳＬ（／ＳＳＬ）を発生させるようにしてもよい。あるいは、ボンディングオプションにより切り替るようにすることもできる。
【０１５７】上記の実施例から得られる作用効果は、下記の通りである。
（１） 外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とすることにより、入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化を実現できるという効果が得られる。
【０１５８】（２） 上記差動増幅回路として、上記入力信号とそのロッジックスレッショルド電圧に対応した基準電圧とを受ける第１導電型の差動ＭＯＳＦＥＴのドレイン側に電流ミラー形態にされた第２導電型の負荷ＭＯＳＦＥＴを設け、上記差動ＭＯＳＦＥＴの共通化されたソース側にゲートに定電圧が供給される第１導電型の定電流ＭＯＳＦＥＴを設けて構成することにより、上記入力回路の簡素化と製品管理の取り扱いを簡便にしつつ実質的な低消費電力化を実現できることに加えて、入力信号のレベル判定を安定的に行うようにすることができるという効果が得られる。
【０１５９】（３） 上記第２導電型の負荷ＭＯＳＦＥＴに第２導電型の上記第２のスイッチＭＯＳＦＥＴを接続し、上記第１導電型の定電流ＭＯＳＦＥＴに第１導電型の上記第１のスイッチＭＯＳＦＥＴを接続することにより、上記入力回路の簡素化と製品管理の取り扱いを簡便にしつつ実質的な低消費電力化を実現できることに加えて、入力信号のレベル判定を安定的に行うようにすることができるという効果が得られる。
【０１６０】（４） 上記バイアス電圧発生回路として、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのドレインと第４ＭＯＳＦＥＴのドレインとの間に設けられた高抵抗手段とからなる直列回路を用い、上記第３ＭＯＳＦＥＴのドレインから上記第２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力し、上記第４ＭＯＳＦＥＴのドレインから上記第１スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力することにより、上記差動増幅回路を用いて上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能にしつつ、上記第１振幅入力時の動作電流を低減させることができるという効果が得られる。
【０１６１】（５） 上記高抵抗手段として、ゲートにそれぞれをオン状態にさせる動作電圧が与えられ、並列形態にされた第１導電型と第２導電型の２つのＭＯＳＦＥＴを用いることにより、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能にしつつ、上記第１振幅入力時の差動増幅回路での動作電流を低減を効率よく行うようにすることができるという効果が得られる。
【０１６２】（６） 上記バイアス電圧発生回路として、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのドレインと第４ＭＯＳＦＥＴのドレインとの間に設けられた第１と第２高抵抗手段とで構成し、上記第１と第２高抵抗手段の接続点から上記第１と２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力することにより、バイアス回路の高抵抗素子のサイズを小型化できるとともに、ノードＰＩＮとＮＩＮを中間電位としてスイッチＭＯＳＦＥＴを動作させるから、ＣＭＲＲの改善が可能になるという効果が得られる。
【０１６３】（７） 上記バイアス電圧発生回路として、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の高抵抗素子を構成するＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の高抵抗素子を構成するＭＯＳＦＥＴとからなるＣＭＯＳ回路で構成することにより、バイアス回路の高抵抗素子のサイズを小型化と定数設定が容易にできるという効果が得られる。
【０１６４】（８） 上記入力回路に供給される入力信号は、クロック信号とそれに対応して供給される複数からなる入力信号とし、そのうち上記クロック信号を除く入力信号を受ける入力回路のそれぞれを上記第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴの間に設けられる高抵抗素子を構成する並列形態の２つのＭＯＳＦＥＴと、上記定電流ＭＯＳＦＥＴとを上記外部入力信号の供給が停止される所定の動作モードにおいて強制的にオフ状態にする回路と、差動増幅回路の出力信号を第１動作電圧又は第２動作電圧に固定するＭＯＳＦＥＴとを更に設けることにより、半導体集積回路装置が実質的な動作を行わないスタンバイモードでの入力回路の低消費電力化を図ることができるという効果が得られる。
【０１６５】（９） 複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭの入力回路に適用することにより、製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化を実現できるという効果が得られる。
【０１６６】（１０） 複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭの入力回路に適用し、かつ上記データ信号を受ける入力回路としては、上記第１と第２スイッチＭＯＳＦＥＴを省略することにより、入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化を実現できるという効果が得られる。
【０１６７】（１１） 外部端子から供給される入力信号を受ける入力回路として、第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、第２導電型の差動ＭＯＳＦＥＴ、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路及び出力信号を形成するインバータ回路とを組み合わせ、上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給することにより、出力に影響するフローテイングノードの発生することなく遅延時間のばらつきが小さくて、素子の微細化にも適合して安定した入出力伝達特性を得ることができるという効果が得られる。
【０１６８】（１２） 上記第１差動増幅回路に第２導電型からなる電流ミラー形態の第１負荷回路を設け、上記第２差動増幅回路に第１導電型からなる電流ミラー形態の第２負荷回路を設け、上記第１の負荷回路と第１動作電圧との間に、第２導電型の第３ＭＯＳＦＥＴを設け、上記第２の負荷回路と第２動作電圧との間に、第１導電型の第４ＭＯＳＦＥＴを設け、パワーダウン信号により、上記第１ないし第４ＭＯＳＦＥＴのいずれかをオフ状態にし、上記出力端子を上記パワーダウン信号によりオン状態にされるＭＯＳＦＥＴによって上記第１又は第２動作電圧に固定することにより、パワーダウンモードでの低消費電力化と出力信号の安定化を図ることができるという効果が得られる。
【０１６９】（１３） 上記第１と第２ＭＯＳＦＥＴのゲートには、上記インバータ回路の出力信号を帰還し、上記パワーダウン信号により固定電位にされた出力端子の信号を受けるインバータ回路の出力信号によりオン状態にされる第１又は第２ＭＯＳＦＥＴに対応された上記第３又は第４ＭＯＳＦＥＴのいずれかを、上記パワーダウン信号によりオフ状態にさせることにより、ＬＶＴＴＬ入力時の待機電流を小さく、遅延時間のばらつきが小さしつつ、パワーダウンモードでの低消費電力化と出力信号の安定化を図ることができるという効果が得られる。
【０１７０】（１４） 上記入力信号を受け、その信号レベルが上記第１と第２の電源電圧の中心電圧付近にあるときに上記第１と第２ＭＯＳＦＥＴをオン状態にし、その入力信号が所定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２ＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を発生するバイアス電圧発生回路を更に備え、上記第１動作電圧と第２動作電圧に対応した比較的大きな信号振幅とされた第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した比較的小さな第２振幅の入力信号の双方の入力信号の供給を可能とすることにより、入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、低消費電力化と出力に影響するフローテイングノードを防止し遅延時間のばらつきが小さくすることができるという効果が得られる。
【０１７１】（１５） 上記第１と第２ＭＯＳＦＥＴは、上記第１振幅の入力信号が供給される第１動作モードに対応したＭＯＳＦＥＴと、上記第２振幅の入力信号が供給される第２動作モードに対応したＭＯＳＦＥＴとの並列回路とし、上記第１動作モードに対応したＭＯＳＦＥＴのゲートには、上記バイアス電圧発生回路で形成された制御信号を供給し、上記第２動作モードに対応したＭＯＳＦＥＴのゲートには、上記インバータ回路の出力信号を帰還することにより、それぞれの動作モードに対応した動作を行わせることができるという効果が得られる。
【０１７２】（１６） 上記バイアス電圧発生回路として、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第２導電型の第５ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第１導電型の第６ＭＯＳＦＥＴと、上記第５ＭＯＳＦＥＴのドレインと第６ＭＯＳＦＥＴのドレインとの間に設けられた第１と第２高抵抗手段とを用たＣＭＯＳ回路とすることにより、定数設定が容易にできるという効果が得られる。
【０１７３】（１７） 複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭの入力回路に適用することにより、製品管理の取り扱いを簡便にしつつ、低消費電力化出力に影響するフローテイングノードの発生することなく、遅延時間のばらつきが小さくすることができるという効果が得られる。
【０１７４】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図２３R>３又は図２４に示したダイナミック型ＲＡＭにおいてメモリアレイ、サブアレイ及びサブワードドライバの構成は、種々の実施形態を採ることができるし、ダイナミック型ＲＡＭの入出力インターフェイスは、シンクロナス仕様の他にランバス仕様等に適合したもの等種々の実施形態を採ることができるものである。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。
【０１７５】半導体集積回路装置は、前記のようなＤＲＡＭの他にスタティック型ＲＡＭやＥＰＲＯＭ、あるいはＥＥＰＲＯＭのような読み出し専用メモリ、あるいはマイクロプロセッサのようなデジタル集積回路であってもよい。この発明は、ＬＶＴＴＬ、ＬＶＣＭＯＳあるいはＳＳＴＬのようなインターフェイスで接続される各種半導体集積回路装置に広く利用できる。
【０１７６】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とすることにより、入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化を実現できる。
【０１７７】本願において開示される発明のうち他の代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部端子から供給される入力信号を受ける入力回路として、第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、第２導電型の差動ＭＯＳＦＥＴ、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路及び出力信号を形成するインバータ回路とを組み合わせ、上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給することにより、出力に影響するフローテイングノードの発生することなく、遅延時間のばらつきが小さくすることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に設けられる入力回路の一実施例を示す構成図である。
【図２】この発明に係る入力回路の一実施例を示す回路図である。
【図３】図２のバイアス電圧発生回路の入出力電圧特性図である。
【図４】図２の入力回路のシミュレーション結果を示す波形図である。
【図５】この発明に係るに入力回路の動作の一例を示す波形図である。
【図６】この発明に係る入力電圧トラッキング型バイアス電圧発生回路の他の一実施例を示す回路図である。
【図７】この発明に係る入力電圧トラッキング型バイアス電圧発生回路の更に他の一実施例を示す回路図である。
【図８】この発明に係る入力回路の他の一実施例を示す回路図である。
【図９】図７の入力電圧トラッキング型バイアス電圧発生回路の入出力電圧特性図である。
【図１０】この発明に係る入力回路の更に他の一実施例を示す回路図である。
【図１１】図８の入力回路の動作の一例を説明するための波形図である。
【図１２】この発明に係る入力回路の更に一実施例を示す回路図である。
【図１３】この発明に係る入力回路のＳＳＴＬインターフェイス時の動作を説明するための特性図である。
【図１４】この発明に係る入力回路のＬＶＴＴＬインターフェイス時の動作を説明するための特性図である。
【図１５】この発明に係る入力回路の更に一実施例を示す回路図である。
【図１６】図１２の入力回路に用いられる信号発生回路の一実施例を示す回路図である。
【図１７】図１５の入力回路に用いられる信号発生回路の一実施例を示す回路図である。
【図１８】この発明に係る入力回路の更に一実施例を示す回路図である。
【図１９】この発明に係る入力回路の更に一実施例を示す回路図である。
【図２０】この発明に係る入力回路の更に一実施例を示す回路図である。
【図２１】この発明に係る入力回路の更に一実施例を示す回路図である。
【図２２】この発明に係る入力回路の更に一実施例を示す回路図である。
【図２３】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２４】この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にしたアドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【図２５】この発明が適用されるＳＤＲＡＭの一実施例を示す全体ブロック図である。
【図２６】本発明が適用されるマイクロコンピータシステムの一実施例を示すブロック図である。
【図２７】この発明に係る半導体集積回路装置における出力回路の一実施例を示す回路図である。
【符号の説明】
ＥＳＤ…静電保護回路、ＶＴＢＧ…バイアス電圧発生回路、ＰＩＮ，ＮＩＮ…ノード、Ｑ１〜Ｑ１９…ＭＯＳＦＥＴ、ＩＶ１〜ＩＶ４，ＩＮＶ…インバータ回路、ＮＭＯＳ−ＡＭＰ…ＮＭＯＳ入力の差動アンプ、ＰＭＯＳ−ＡＭＰ…ＰＭＯＳ入力の差動アンプ、ＬＶＣ１，ＬＶＣ２…レベル変換回路、ＮＡＧ１…ナンドゲート回路、ＮＯＧ１…ノアゲート回路、ＭＳ１〜ＭＳ１３…スイッチ、ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥＤ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリデコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、１１，１２…デコーダ，メインワードドライバ、１５…サブアレイ、１６…センスアンプ、１７…サブワードドライバ、１８…クロスエリア、５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、１０…モードレジスタ、２０…コマンドデコーダ、３０…タイミング発生回路、３０…クロックバッファ、２００Ａ〜２００Ｄ…メモリアレイ、２０１Ａ〜２０１Ｄ…ロウデコーダ、２０２Ａ〜２０２Ｄ…センスアンプ及びカラム選択回路、２０３Ａ〜２０３Ｄ…カラムデコーダ、２０５…カラムアドレスバッファ、２０６…ロウアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントローラ、２１０…入力バッファ、２１１…出力バッファ、２１２Ａ〜Ｄ…メインアンプ、２１３…ラッチ／レジスタ、２１４Ａ〜Ｄ…ライトバッファ。
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路装置に関し、主としてダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のような汎用半導体集積回路装置の入力回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明を成した後の調査によって、後で説明する本発明の入力回路に関連すると思われるものとして、日本電気株式会社、１９９７年発行「ＮＥＣ技報」第５０巻Ｎｏ．３、第２３頁〜第２７頁（６４ＭビットＤＲＡＭ第３世代版の開発）、特開平６−１０４７２６号公報、特開平７−１４３１８４号公報にそれぞれ記載の発明の存在が本発明者等に報告された。上記文献に記載の発明は、いずれにおいても入力回路に差動アンプを用いたものが認められるが、後で説明する本願発明のような入力回路の動作方法に関しての記載は一切見当たらない。
【０００３】
【発明が解決しようとする課題】ダイナミック型ＲＡＭ等の半導体集積回路装置に入力される入力信号の電圧レベルは、ＳＳＴＬ、ＬＶＴＴＬ、ＬＶＣＭＯＳ等のようなインターフェイス毎に規格が設けられている。例えば、ＬＶＴＴＬやＬＶＣＭＯＳインターフェイスのように信号レベルが動作電圧に対応したフル振幅のものではＣＭＯＳインバータ回路等からなる入力バッファが用いられる。これに対して、ＳＳＴＬのように動作電圧の中心電圧を中心した低振幅のものでは差動増幅回路が用いられる。
【０００４】上記いずれのインターフェイスにも適用できるよう２種類の入力バッファを形成しておいて、メタルオプションによりいずれかを最終的に決定することにより大半の半導体製造プロセスを共通にして量産性を高めることができる。しかし、この場合には、不必要な回路を余分に形成することとなって集積度が低下してしまうとともに、メタルオプションによりいずれかのインターフェイスの選択した後は、それぞれを異なる製品として管理する必要がある。
【０００５】本願発明者においては、回路の簡素化や製品管理を容易にするためにＬＶＴＴＬやＬＶＣＭＯＳのよう比較的大きな信号振幅から上記ＳＳＴＬのように中点電圧付近で変化する低振幅信号までの入力信号を同一の入力回路で受けるようにすることを考えた。このような入力回路の開発に当たり、上記のような異なる入力信号に対応して安定的に内部信号を形成することに加えて、ＬＶＴＴＬやＬＶＣＭＯＳのインターフェイスと同等に半導体集積回路装置が何も動作を行わないとき、入力回路に動作電流が流れないようにするような工夫を行うに至った。また、上記ＬＶＴＴＬやＬＶＣＭＯＳのような入力回路において、素子の微細化に伴う低しきい値電圧化に適合し、低消費電力化と安定した入出力伝達特性を実現するすることを考えた。
【０００６】この発明の目的は、入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化を実現した半導体集積回路装置を提供することにある。この発明の他の目的は、素子の微細化に適合して安定した入出力伝達特性を実現できる入力回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とする入力回路を構成する。
【０００８】本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、外部端子から供給される入力信号を受ける入力回路として、第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、第２導電型の差動ＭＯＳＦＥＴ、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路及び出力信号を形成するインバータ回路とを組み合わせ、上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給する。
【０００９】
【発明の実施の形態】図１には、この発明に係る半導体集積回路装置に設けられる入力回路の一実施例の構成図が示されている。この実施例の入力回路は、差動増幅回路により入力信号を増幅して内部信号を形成する。そして、その動作電流を低減させるために、上記差動増幅回路に第１の動作電圧としての回路の接地電位ＶＳＳと、第２の動作電圧としての電源電圧ＶＤＤＱとをそれぞれ供給するＮチャンネル型ＭＯＳＦＥＴＱ１とＰチャンネル型ＭＯＳＦＥＴＱ２を設け、上記入力信号を受けるバイアス電圧発生回路により上記ＭＯＳＦＥＴＱ１とＱ２のゲートが接続されるノードＮＩＮとＰＩＮに供給する制御電圧を形成する。
【００１０】外部端子に接続されるパッドに伝えられた入力信号は、静電保護回路ＥＳＤを通して上記バイアス電圧発生回路と差動増幅回路の入力に伝えられる。上記バイアス電圧発生回路は、入力信号の電圧レベルに対応し、入力信号が上記電源電圧ＶＤＤＱ又は回路の接地電位ＶＳＳのときには、それに対応した内部信号を形成すべく上記Ｎチャンネル型ＭＯＳＦＥＴＱ１又はＱ２のいずれか一方をオン状態に他方をオフ状態にする制御電圧ＮＩＮとＰＩＮを形成し、入力信号が上記電源電圧ＶＤＤＱの半分の中心電圧付近で変化する低振幅であるときには、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１又はＱ２を共にオン状態にするようノードＮＩＮとＰＩＮに供給する制御電圧を形成する。
【００１１】この実施例のバイアス電圧発生回路は、上記のようにＬＶＴＴＬやＬＶＣＭＯＳのように上記電源電圧ＶＤＤＱ又は回路の接地電位ＶＳＳのような大振幅レベルか、ＳＳＴＬのように上記電源電圧ＶＤＤＱの半分の中心電圧付近で変化する低振幅かのいずれかを検出し、それぞれに適応したノードＮＩＮとＰＩＮに供給する制御電圧（バイアス電圧）を形成するものであり、いわゆる入力電圧トラッキング型バイアス電圧発生回路とされる。
【００１２】入力回路をインターフェース毎に区別する理由は以下の通りである。入力バツファの作成上のルールは、入力信号がＶＨｍｉｎ（入力信号をハイレベルＶＨと判定する最低電圧）以上のとき必ずハイレベルと判定し、ＶＬｍａｘ（入力信号をロウレベルＶＬと判定する最大電圧）以下のとき必ずロウレベルとと判定できることである。このＶＨｍｉｎとＶＬｍａｘの大きさは上記各インターフェースごとに規定されていて、ＳＳＴＬ、ＬＶＴＴＬ、ＬＶＣＭＯＳのなかではＳＳＴＬの場合に最もその電位差が小さい。
【００１３】上記ＳＳＴＬにＣＭＯＳインバータ回路を用いる場合、その論理しきい値はＳＳＴＬのＶＨｍｉｎとＶＬｍａｘの間になくてはならない。しかし、ＣＭＯＳインバータ回路の論理しきい値は、プロセスのばらつきによって変動を受けやすく、現在の技術ではその論理しきい値をＳＳＴＬのＶＨｍｉｎとＶＬｍａｘ内に収めておくことが困難なのである。この技術的問題は、プロセスの微細化が進むに連れてさらに困難さを増す。そこで、差動増幅回路により入力信号の判定を行うようにする。一方、上記ＬＶＴＴＬやＬＶＣＭＯＳに差動増幅回路を用いた場合、常時流れる貫通電流が問題となる。つまり、従来のＣＭＯＳインバータ回路等のＣＭＯＳ回路を用いた場合には、アイドルスタンバイ時など入力電圧がＶＤＤＱかＶＳＳに固定された湯合には動作電流が流れなくできるという利点を失うことになる。
【００１４】この実施例の全インターフェース共用型入力回路の特徴は、新たに考案した入力電圧トラッキング型バイアス電圧発生回路が、上記差動増幅回路の貫通電流及び自分自身での貫通電流も制御可能にすることである。動作原理の詳細は後で述べることとして、ここではその概要は、次の通りである。本発明に係る入力電圧トラッキング型バイアス電圧発生回路を用いると、ノードＰＩＮ，ＮＩＮに対し図３に示すような静特性得ることができる。
【００１５】よって、小振幅信号（最大値ＶＨｍｉｎ，最小値ＶＬｍａｘ）が入ってきた場合にはノードＰＩＮのレベルがロウレベルに、ノードＮＩＮのレベルがハイレベルとなってＰチャンネル型ＭＯＳＦＥＴＱ２とＮチャンネル型ＭＯＳＦＥＴＱ１を共にオン状態として、差動増幅回路を動作状態にして入力信号の増幅作用を行わせる。
【００１６】また、入力信号がＶＤＤＱに固定された場合には、ノードＰＩＮ，ＮＩＮが両方ともＶＳＳに固定され、ノードＮＩＮのロウレベルによりＮチャンネル型ＭＯＳＦＥＴＱ１がオフ状態となって差動増幅回路の増幅動作が停止する。入力信号がＶＳＳに固定されたときも、ノートＰＩＮとＮＩＮが共にＶＤＤＱに固定され、ノードＰＩＮのハイレベルによりＰチャンネル型ＭＯＳＦＥＴＱ２がオフ状態となって差動増幅回路の増幅動作が停止する。
【００１７】本発明の入力電圧トラッキング型バイアス電圧発生回路は、後述するように差動増幅回路と共に自身の電流もオフできるため、入力バツファ全体の消費電流を完全にオフできる。この特性は、前記従来のＣＭＯＳインバータ回路等を用いたＬＶＴＴＬやＬＶＣＭＯＳに対応した入力回路の特性と同等である。以上のように、本発明入力バッファは差動増幅回路型入力回路を用いつつ、ＣＭＯＳインバータ回路のような入力回路と同等の特性を備えており、ＳＳＴＬからＬＶＴＴＬやＬＶＣＭＯＳのような全てのインターフェースに対して共通に用いることができる。
【００１８】図２には、この発明に係る入力回路の一実施例の回路図が示されている。差動増幅回路は、ゲートに入力電圧ＶＩＮと基準電圧ＶＲＥＦがそれぞれに供給されたＮチャンネル型の差動ＭＯＳＦＥＴＱ３とＱ４のドレイン側に電流ミラー形態にされたＰチャンネル型の負荷ＭＯＳＦＥＴＱ５とＱ６を接続し、共通化されたソース側に前記Ｎチャンネル型のスイッチＭＯＳＦＥＴＱ１を介してＮチャンネル型の電流源ＭＯＳＦＥＴＱ７を設けることにより構成される。上記電流源ＭＯＳＦＥＴＱ７のソースは、回路の接地電位ＶＳＳが与えられ、ゲートに定電圧ＶＢＬが供給される。そして、上記電流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６の共通化されたソースと電源電圧ＶＤＤＱとの間には、前記Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ２が設けられる。
【００１９】入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧは、上記入力信号ＶＩＮがゲートに供給され、ソースに回路の接地電位ＶＳＳ及び電源電圧ＶＤＤＱにそれぞれ供給されたＮチャンネル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ９と、上記ＭＯＳＦＥＴＱ８とＱ９のドレイン間に高抵抗素子として作用する並列形態のＮチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１から構成される。上記Ｎチャンネル型ＭＯＳＦＥＴＱ１０のゲートには、定常的に電源電圧ＶＤＤＱが供給され、Ｐチャンネル型ＭＯＳＦＥＴＱ１１のゲートには定常的に回路の接地電位ＶＳＳが与えられて抵抗素子として動作させられる。そして、Ｎチャンネル型ＭＯＳＦＥＴＱ８のドレインから前記Ｐチャンネル型ＭＯＳＦＥＴＱ２のゲートに伝えられるノードＰＩＮのバイアス電圧が出力され、Ｎチャンネル型ＭＯＳＦＥＴＱ９のドレインから前記Ｎチャンネル型ＭＯＳＦＥＴＱ１のゲートに伝えられるノードＮＩＮのバイアス電圧が出力される。
【００２０】上記入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧは、入力電圧ＶＩＮを受ける駆動用のＮチャンネル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ９と、そのドレインに設けられた高抵抗負荷からなるインバータ回路の組み合わせと見做すことができる。このため、Ｎチャンネル型ＭＯＳＦＥＴＱ８と高抵抗負荷回路からなるインバータ回路での入出力伝達特性は、図５に示したように入力電圧ＶＩＮがＮチャンネル型ＭＯＳＦＥＴＱ８のしきい値電圧以上になるとＭＯＳＦＥＴＱ８がオン状態となり、ドレインからノードＰＩＮに伝える制御電圧をＶＤＤＱから急峻に回路の接地電位ＶＳＳのようなロウレベルに低下させる。
【００２１】Ｐチャンネル型ＭＯＳＦＥＴＱ９と高抵抗負荷回路からなるインバータ回路での入出力伝達特性は、図３に示したように入力電圧ＶＩＮとＶＤＤＱとの差分がＰチャンネル型ＭＯＳＦＥＴＱ９のソースとゲート間に印加されるから、上記差電圧がＰチャンネル型ＭＯＳＦＥＴＱ９のしきい値電圧以下になるとＭＯＳＦＥＴＱ９がオフ状態となり、ドレインからノードＮＩＮに伝える制御電圧をＶＤＤＱから回路の接地電位ＶＳＳのようなロウレベルに低下させる。このように入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧの中のパスゲートを高抵抗素子とすることで、ノードＰＩＮとＮＩＮに対し上記図３のような静特性が得られる。
【００２２】したがって、ＳＳＴＬのような小振幅の信号を入力した場合、ノードＰＩＮのロウレベルとノードＮＩＮのハイレベルによりスイッチＭＯＳＦＥＴＱ２とＱ１がオン状態となって、差動増幅回路は常時動作電流が流れるので入力信号ＶＩＮとＳＳＴＬのロジックスレッショルド電圧に対応した基準電圧（参照電圧）ＶＲＥＦの差電圧を入力とする増幅作用を行う。
【００２３】また入力信号ＶＩＮがフル振幅（ＶＤＤＱ−ＶＳＳ）で、例えば ＶＤＤＱに固定されている場合、ノードＰＩＮ，ＮＩＮ共にＶＳＳとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ２はオン状態に固定され、Ｎチャンネル型ＭＯＳＦＥＴＱ１がオフ状態になるため差動増幅回路は動作を停止する。このとき、入力信号ＶＩＮのハイレベルにより、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１がオフ状態になるまでの過渡状態では、差動ＭＯＳＦＥＴＱ３がオン状態となってＭＯＳＦＥＴＱ５とＱ６をオン状態にしているので、上記Ｐチャンネル型ＭＯＳＦＥＴＱ２のオン状態によって出力ＶＯＵＴは電源電圧ＶＤＤＱのようなハイレベルを出力させることができる。
【００２４】上記高抵抗負荷素子としてＮチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１を並列接続した場合には、ＭＯＳＦＥＴのしきい値電圧によるレベル損失がなく、ノードＰＩＮを電源電圧ＶＤＤＱのようなハイレベルに、ノードＮＩＮを回路の接地電位ＶＳＳのようなロウレベルまで変化させることができる。これにより、入力信号ＶＩＮがフル振幅動作時のときにＶＤＤＱ又はＶＳＳに固定されたときスイッチＭＯＳＦＥＴＱ１又はＱ２を確実にオフ状態にすることができるから差動増幅回路での消費電流を低減させることができる。
【００２５】上記ノードＮＩＮのロウレベルによりＮチャンネル型のスイッチＭＯＳＦＥＴＱ１がオフ状態になると差動増幅回路は増幅動作を停止するが、出力信号ＶＯＵＴは上記ハイレベルに維持される。このとき入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧのＰチャンネル型ＭＯＳＦＥＴＱ９もオフ状態となるため、そこに貫通電電流を流さなくできる。したがって、差動増幅回路及びバイアス電圧発生回路からなる入力回路全体の消費電流は理論的にはゼロとなる。
【００２６】これはダイナミック型ＲＡＭのような半導体集積回路装置のアイドルスタンバイ時にアドレス，コマンド，データ系の入力回路の電流が低減できることを意味している。さらに、入力信号がＶＤＤＱに固定されている状態からＶＳＳに立ち下がる場合には、図４のシミュレーション結果により形成された波形図に示すように、それまでＶＳＳに引き下げられていたノードＮＩＮのみが速やかにＶＤＤＱに引き上げられ、スイッチＭＯＳＦＥＴＱ１がオン状態となって直ちに差動増幅回路の増幅動作が再開される。
【００２７】つまり、入力信号ＶＩＮがＶＤＤＱに固定された状態から、ＬＶＴＴＬのような入力信号に対応してロウレベルに変化すると、そのレベルが中心電圧ＶＲＥＦに到達する前に、ノードＮＩＮがハイレベルに立ち上がって差動増幅回路を動作状態にするので、入力信号ＶＩＮが基準電圧ＶＲＥＦよりも低下すると、それに対応して出力信号ＶＯＵＴがハイレベルからロウレベルに変化するものとなりり、ＬＶＴＬＬインターフェイスと同等の出力信号ＯＵＴを形成することができる。入力信号がＶＳＳからＶＤＤＱに立ち上がる場合も同様の原理で差動増幅回路を非動作状態から上記のような増幅動作に切り替えることができる。
【００２８】本発明回路はＳＳＴＬのような小振幅入力に対して安定に動作するほか、フル振幅入力で入力信号がＶＤＤＱ、ＶＳＳに固定された場合には消費電流を０にするというＣＭＯＳ型入力バツファの特性も有しており、全インターフェイスに対して共通に用いるようにすることができる。
【００２９】図２では、差動ＭＯＳＦＥＴＱ３，Ｑ４のようにＮチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路を用いた例を示したが、Ｐチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路を用いてもよい。一般的にＮＭＯＳ受けの差動増幅回路では、出力振幅の最大値、最小値が共に電源電圧に依存して大きくなる。そのとき、振幅の最小値は次段インバータ回路の動作電圧の中間電位側にシフトすることとなるため、次段インバータ回路に貫通電流が大きくなる。それに対し、Ｐチャンネル型ＭＯＳＦＥＴ受けの差動増幅回路では最小値がほぼＶＳＳ一定であため、次段インバータ回路の貫通電流を抑えることができる。
【００３０】図５には、この発明に係る入力回路の動作の一例を示す波形図が示されている。図５（Ａ）には、入力信号ＶＩＮがＳＳＴＬのような小振幅信号とされる場合が示され、図５（Ｂ）には入力信号ＶＩＮが電源電圧ＶＤＤＱと接地電位ＶＳＳのような大振幅とされるＬＶＴＴＬ（ＬＶＣＭＯＳ）の場合が示されている。
【００３１】（Ａ）において、入力信号がＶＨｍｉｎとＶＬｍａｘの範囲で変化する場合には、ノードＰＩＮがロウレベルに固定され、ノードＮＩＮがハイレベルに固定されて上記ＭＯＳＦＥＴＱ２とＱ１がオン状態を維持する。それ故、差動増幅回路には、定電流ＭＯＳＦＥＴＱ７で形成される動作電流が流れて、上記入力信号ＶＩＮを増幅して電源電圧ＶＤＤＱと回路の接地電位ＶＳＳに対応した大振幅の出力信号ＶＯＵＴに増幅される。厳密には、上記差動増幅回路の出力信号ＶＯＵＴは、電源電圧ＶＤＤＱ側と回路の接地電位ＶＳＳ側にそれぞれ差動増幅回路の動作に必要な残り電圧が発生するので、それをＣＭＯＳインバータ回路に供給して増幅して同図のようなＣＭＯＳレベルに変換される。
【００３２】（Ａ）において、入力信号ＶＩＮがＶＨｍｉｎとＶＬｍａｘの範囲で変化するときには、バイアス電圧発生回路によりノードＰＩＮがロウレベルに、ノードＮＩＮがハイレベルに固定されるため、差動増幅回路のＰチャンネル型のスイッチＭＯＳＦＥＴＱ２とＮチャンネル型のスイッチＭＯＳＦＥＴＱ１が共にオン状態にされる。したがって、差動増幅回路は、電流源ＭＯＳＦＥＴＱ７で形成された定電流により常時増幅動作を行う。このため、入力信号ＶＩＮが基準電圧ＶＲＥＦより高いときには出力信号ＯＵＴをハイレベルにし、入力信号ＶＩＮが基準電圧ＶＲＥＦより低いときには出力信号ＯＵＴをロウレベルにする。
【００３３】（Ｂ）において、入力信号ＶＩＮがＶＤＤＱとＶＳＳのような大振幅のとき、例えば入力信号ＶＩＮが回路の接地電位ＶＳＳのようなロウレベルにあるとき、ノードＰＩＮがハイレベルにされて出力信号ＶＯＵＴもロウレベルになっている。上記入力信号ＶＩＮがハイレベルに変化すると、バイアス電圧発生回路のＮチャンネル型ＭＯＳＦＥＴＱ８のオン状態により、ノードＰＩＮが急峻にロウレベルに変化して、差動増幅回路のＰチャンネル型ＭＯＳＦＥＴＱ２をオン状態にして増幅動作を開始するので、かかる入力信号ＶＩＮのレベルが基準電圧ＶＲＥＦを超えて高くなると、出力信号ＶＯＵＴをロウレベルからハイレベルにハイレベルに変化させる。
【００３４】上記入力信号ＶＩＮがハイレベルに安定すると、バイアス電圧発生回路のＰチャンネル型ＭＯＳＦＥＴＱ９がオフ状態となって、ノードＮＩＮが高抵抗素子としてのＭＯＳＦＥＴＱ１０とＱ１１を通してロウレベル側に引き抜かれる。これにより、差動増幅回路のＮチャンネル型ＭＯＳＦＥＴＱ１がオフ状態にされて、一定時間以上入力信号ＶＩＮがハイレベルに安定しているとき、差動増幅回路に流れる動作電流をカットして低消費電力モードとする。このとき、バイアス電圧発生回路においても、上記Ｐチャンネル型ＭＯＳＦＥＴＱ９のオフ状態によって定常的な直流電流がカットされる。
【００３５】上記入力信号ＶＩＮが電源電圧ＶＤＤＱから回路の接地電位ＶＳＳのようなロウレベルに変化すると、Ｐチャンネル型ＭＯＳＦＥＴＱ９のオン状態によりノードＮＩＮがハイレベルにされて、差動増幅回路のＮチャンネル型ＭＯＳＦＥＴＱ１をオン状態にするので、かかる入力信号ＶＩＮのレベルが基準電圧ＶＲＥＦを超えて低下すると、出力信号ＶＯＵＴをハイレベルからロウレベルに変化させる。そして、上記同様に一定時間以上入力信号ＶＩＮがロウレベルに安定しているとき、差動増幅回路に流れる動作電流をカットして低消費電力モードとする。このとき、バイアス電圧発生回路においても、上記Ｎチャンネル型ＭＯＳＦＥＴＱ８のオフ状態によって定常的な直流電流がカットされる。
【００３６】図６には、入力電圧トラッキング型バイアス電圧発生回路の他の一実施例の回路図が示されている。この実施例回路では、ノードＰＩＮとＮＩＮとに独立に入力電圧トラッキング型バイアス電圧発生回路を設けることで、制御を容易にするものである。つまり、ＭＯＳＦＥＴＱ８とＱ９が駆動ＭＯＳＦＥＴとされ、ＭＯＳＦＥＴＱ１１とＱ１０が高抵抗負荷ＭＯＳＦＥＴとされる。上記高抵抗素子として、図２のように並列接続したパスゲートを用いずに単体で使用できるので、高抵抗にするためにチャンネル長を長くすることなく、短いチャンネル長のＭＯＳで同程度の抵抗値を得ることができる。
【００３７】図７には、入力電圧トラッキング型バイアス電圧発生回路の更に他の一実施例の回路図が示されている。この実施例回路では、ノードＰＩＮとＮＩＮを共通にするものである。小振幅信号入力の場合に差動増幅回路をＯＮさせるために、高抵抗素子としてＮチャンネル型ＭＯＳＦＥＴＱ１０とＰチャンネル型ＭＯＳＦＥＴＱ１１をＮチャンネル型ＭＯＳＦＥＴＱ８とＰチャンネル型ＭＯＳＦＥＴＱ９からなるＣＭＯＳインバータ回路の中に組み込み、図９に示すような入出力伝達特性を形成し、ノードＰＩＮ，ＮＩＮを中間電位に保つようにするものである。このようにノードＰＩＮとＮＩＮとが中間電位となるため、差動増幅回路をスイッチしているＭＯＳＦＥＴＱ１とＱ２は、フルにオン状態とはならず飽和領域近くで動作しやすくなる。よってＣＭＲＲが大きくなると期待される。
【００３８】図８には、この発明に係る入力回路の他の一実施例の回路図が示されている。この実施例では、低振幅入力に用いた時における入力回路でのパワーダンウ機能が付加される。ダイナミック型ＲＡＭでは、マイクロプロセッサ等の外部装置とのインターフェイスを実現するために上記の入出力回路はそれに対応した外部電源電圧ＶＤＤＱにより動作させられる。これに対して、内部回路は高集積化のために微細化された素子での耐圧を確保するために、上記外部電源電圧ＶＤＤＱを降圧して形成された内部電圧ＶＤＤで動作させられる。
【００３９】このように内部回路が降圧された動作電圧ＶＤＤで動作させられる場合、入力回路は、外部入力信号の電圧レベルを上記内部信号レベルに変換するという機能も併せ持つようにされる。もっとも、内部回路はＭＯＳ回路で構成されている場合に、その入力インピーダンスは高いから入力回路において格別に信号レベルを低くして内部回路に伝える必要はない。ただし、内部回路においては、上記外部電源電圧ＶＤＤＱに対応した高い電圧をそのまま供給される入力ＭＯＳＦＥＴにおいては、それに見合った耐圧を持つようにされる必要がある。
【００４０】図示しない内部回路より、パワーダンウ信号ＰＷＤが形成される。それ故、パワーダウン信号ＰＷＤの信号レベルは、内部電圧ＶＤＤに対応したＶＤＤ−ＶＳＳのような信号レベルとされる。したがって、上記パワーダンウ信号ＰＷＤは、次のレベル変換回路によりＶＤＤＱに対応した信号レベルに変換される。上記パワーダウン信号ＰＷＤは、ゲートに定常的に内部電源電圧ＶＤＤが供給されたＮチャンネル型ＭＯＳＦＥＴＱ１２のソースと、ソースに回路の接地電位が与えられたＮチャンネル型ＭＯＳＦＥＴＱ１３のゲートに供給される。上記ＭＯＳＦＥＴＱ１２とＱ１３のドレインと電源電圧ＶＤＤＱとの間には、ゲートとドレインとが交差接続されたＰチャンネル型ＭＯＳＦＥＴＱ１４とＱ１５が設けられる。
【００４１】上記レベル変換回路は、上記信号ＰＷＤに対して反転され、かつハイレベルがＶＤＤＱにされたパワーダンウ制御信号／ＰＷＤを形成し、前記高抵抗を構成すＮチャンネル型ＭＯＳＦＥＴＱ１０のゲートに供給される。また、上記外部電源電圧ＶＤＤＱで動作するインバータ回路ＩＶ１を通して反転されて、前記高抵抗を構成するＰチャンネル型ＭＯＳＦＥＴＱ１１のゲートに供給される。これにより、内部回路で形成されたパワーダウン信号ＰＷＤがハイレベルにされると、上記レベル変換回路の出力信号／ＰＷＤがロウレベルとなり、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１０をオフ状態にする。上記レベル変換回路の出力信号／ＰＷＤがロウレベルに対応して、インバータ回路ＩＶ１の出力信号が外部電源電圧ＶＤＤＱに対応したハイレベルとなり、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１１をオフ状態にする。
【００４２】これにより、半導体集積回路装置がパワーダウンモードにされるとき、入力回路にＳＳＴＬのような小振幅の入力信号が供給された状態においても、上記バイアス電圧発生回路には直流電流が流れなくできる。そして、上記パワーダンウ制御信号／ＰＷＤは、Ｐチャンネル型ＭＯＳＦＥＴＱ１９をオン状態にして、出力信号を形成するインバータ回路ＩＶ３の入力信号を外部電源電圧ＶＤＤＱに固定するので、内部回路に伝えられる入力信号は、外部端子から供給される入力信号ＶＩＮには無関係にロウレベルの信号が伝えられる。
【００４３】上記のようなレベル変換回路を通して形成されたパワーダウン制御信号／ＰＷＤによるバイアス電圧発生回路と上記出力回路の制御動作に加えて、差動増幅回路も動作電流が停止させられる。つまり、電流源としてのＭＯＳＦＥＴＱ７のゲートには、Ｐチャンネル型ＭＯＳＦＥＴＱ１８とＮチャンネル型ＭＯＳＦＥＴＱ１７からなるＣＭＯＳスイッチを通して定電圧ＶＢＬが伝えられる。このＣＭＯＳスイッチを構成するＰチャンネル型ＭＯＳＦＥＴＱ１８のゲートには、上記内部回路で形成されたパワーダンウ信号ＰＷＤが供給され、Ｎチャンネル型ＭＯＳＦＥＴＱ１７のゲートにはその反転信号を形成するインバータ回路ＩＶ２の出力が供給されることにより、パワーダウンモードのときにオフ状態にされる。そして、上記パワーダンウ信号ＰＷＤがゲートに供給されたＮチャンネル型ＭＯＳＦＥＴＱ１６により、上記ＭＯＳＦＥＴＱ７のゲートには回路の接地電位が与えられるのでオフ状態にされる。
【００４４】上記のような入力回路は、動作モードに対応して動作の制御を行うようにすることができるアドレス入力回路や制御信号の入力回路及びデータ入力回路に適用することができる。例えば、後述するようなシンクロナスＤＲＡＭでは、常時入力信号の状態を監視する必要があるクロックイネーブル信号ＣＫＥを除いて、上記入力回路を利用することができる。上記クロックイネーブル信号ＣＫＥを受ける入力回路としては、前記図２に示した回路を用いることができる。
【００４５】図１０には、この発明に係る入力回路の更に他の一実施例の回路図が示されている。この実施例では、動作モードそのものが制限される入力回路に好適である。例えば、上記シンクロナスＤＲＡＭのデータ入力回路は、ライトモードにされるときに有効にされる。したがって、かかる入力回路では、前記バイアス電圧発生回路と、その出力により制御されるスイッチＭＯＳＦＥＴＱ１とＱ２とが省略される。そして、前記レベル変換回路と、電流源ＭＯＳＦＥＴＱ７の動作を制御する回路によって入力回路の動作そのものがが制御される。この場合のパワーダウン信号ＰＷＤは、前記ライトモード以外のときに発生されて上記動作電流を制限してしまうので、前記のようなバイアス電圧発生回路やそれにより制御されるスイッチＭＯＳＦＥＴを省略しても実質的には何の問題も生じない。
【００４６】図１１には、上記図８に示した入力回路の動作の一例を説明するための波形図が示されている。同図では、入力回路はＳＳＴＬのような小振幅信号で動作する場合が示されている。内部回路によりパワーダウン信号ＰＷＤがロウレベルのときには、前記のように入力信号ＶＩＮに対応して出力信号ＶＯＵＴを形成するという動作を行うものである。
【００４７】内部回路によりパワーダンウ信号ＰＷＤが内部電圧ＶＤＤに対応したハイレベルに変化すると、そのレベル変換されたパワーダウン制御信号／ＰＷＤがロウレベルに変化し、前記のようにバイアス電圧発生回路の動作と差動増幅回路の動作を停止させ、出力信号ＶＯＵＴを入力信号ＶＩＮの変化に無関係に電源電圧ＶＤＤＱのようなハイレベルに固定するものである。
【００４８】シンクロナスＤＲＡＭにおいて、クロックイネーブル信号ＣＫＥをロウレベルにする。内部回路で上記信号ＣＫＥが予め決められた一定時間以上ロウレベルであると判定すると、上記パワーダウン信号ＰＷＤをハイレベルにする。このような外部制御信号により消費電流を低減させることができる。また、セルフリフレッシュコマンド入力からＣＫＥ＝ロウレベルを保持している間、セルフリフレッシュ動作が継続して行われ、その間入力回路を不活性化して消費電流を低減させるように利用できる。
【００４９】図１２には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例では、ＮＭＯＳ入力の差動増幅回路（以下、差動アンプという）アンプとＰＭＯＳ入力の差動アンプを組み合わせて相補な構成とし、上記２つの差動アンプはいずれも正相出力とする。
【００５０】上記差動アンプＮＭＯＳ−ＡＭＰは、差動形態のＮチャンネル型ＭＯＳＦＥＴと、そのドレインに設けられた電流ミラー形態のＰチャンネル型ＭＯＳＦＥＴからなる負荷回路と、上記差動ＭＯＳＦＥＴの共通ソースに設けられて動作電流を形成するＭＯＳＦＥＴ回路から構成される。この実施例では、上記負荷回路と一方の動作電圧である電源電圧ＶＤＤとの間は、Ｐチャンネル型のダミーＭＯＳＦＥＴが設けられ、そのゲートには回路の接地電位が定常的に供給される。上記Ｎチャンネル型の差動ＭＯＳＦＥＴの共通ソースと他方の動作電圧である回路の接地電位との間には、特に制限されないが、ＳＳＴＬ用とＬＶＴＴＬ用の動作電流を形成するＭＯＳＦＥＴ回路が設けられる。
【００５１】上記ＳＳＴＬ用とＬＶＴＴＬ用のＭＯＳＦＥＴ回路は、ボンディングオプションにより形成された選択信号ＢＰＳＬＤＢとＢＰＳＬＤでそれぞれスイッチ制御されるＭＯＳＦＥＴと、上記ＭＯＳＦＥＴとそれぞれ直列形態に接続されてゲートに所定電圧が印加されて動作電流を形成するＭＯＳＦＥＴから構成される。上記選択信号ＢＰＳＬＤＢとＢＰＳＬＤは、ＳＳＴＬ入力又はＬＶＴＴＬ入力に対応してボンディングオプションにより形成される相補の信号であり、一方がハイレベルのときには他方がロウレベルにされる。これにより、ＳＳＴＬ用とＬＶＴＴＬ用に対応した動作電流が選択的に流れるようにされる。
【００５２】上記ＳＳＴＬ用に対応した動作電流は、前記図２の実施例と同様に入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧで形成された制御電圧ＶＧＮを用いたフィードフォワード制御を行い、ＬＶＴＴＬに対応した動作電圧は次に説明する出力側に設けられたインバータ回路ＩＮＶの出力信号によるフィードバック制御を行うようにされる。上記入力電圧トラッキング型バイアス電圧発生回路ＶＴＢＧは、前記説明したように差動アンプの電流遮断動作を行うものであるので、フル振幅時電流遮断回路と呼ぶこともできる。以下、動作の理解を容易にするため上記ＶＴＢＧをフル振幅時電流遮断回路という。
【００５３】上記差動アンプＰＭＯＳ−ＡＭＰは、差動形態のＰチャンネル型ＭＯＳＦＥＴと、そのドレインに設けられた電流ミラー形態のＮチャンネル型ＭＯＳＦＥＴからなる負荷回路と、上記差動ＭＯＳＦＥＴの共通ソースに設けられて動作電流を形成するＭＯＳＦＥＴ回路から構成される。この実施例では、上記負荷回路と他方の動作電圧である回路の接地電位との間は、Ｎチャンネル型のパワースイッチＭＯＳＦＥＴが設けられ、そのゲートにはパワーダウン信号ＰＷＤＤＢが供給される。上記差動アンプＮＭＯＳ−ＡＭＰのダミーＭＯＳＦＥＴは、上記パワーダウンＭＯＳＦＥＴに対応したものであり、両差動アンプの動作条件をバランスさせるためのものである。
【００５４】上記差動アンプＰＭＯＳ−ＡＭＰに設けられるＳＳＴＬ用とＬＶＴＴＬ用のＭＯＳＦＥＴ回路も、前記同様にボンディングオプションにより形成された選択信号ＢＰＳＬＤＢとＢＰＳＬＤでそれぞれスイッチ制御されるＭＯＳＦＥＴと、上記ＭＯＳＦＥＴとそれぞれ直列形態に接続されてゲートに所定電圧が印加されて動作電流を形成するＭＯＳＦＥＴから構成される。上記ＳＳＴＬ用に対応した動作電流は、上記フル振幅時電流遮断回路ＶＴＢＧで形成された制御電圧ＶＧＰを用いたフィードフォワード制御を行い、ＬＶＴＴＬに対応した動作電圧は出力側に設けられたインバータ回路ＩＮＶの出力信号によるフィードバック制御を行うようにされる。
【００５５】上記２つの差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰは、入力信号ＶＩＮに対して正相出力を形成するものであり、その出力端子が共通に接続される。この共通化された出力端子は、出力インバータ回路ＩＮＶの入力端子に接続され、その出力端子から出力信号ＯＵＴＢが形成される。この出力信号ＯＵＴＢは、上記ＬＶＴＴＬ入力に対応したフィードバック制御のために、ＮＭＯＳ−ＡＭＰ側では選択信号ＢＰＳＬＤによりスイッチ制御されるＭＯＳＦＥＴと直列に接続されたＭＯＳＦＥＴのゲートに帰還され、ＰＭＯＳ−ＡＭＰ側では選択信号ＢＰＳＬＤＢによりスイッチ制御されるＭＯＳＦＥＴと直列に接続されたＭＯＳＦＥＴのゲートに帰還される。
【００５６】この実施例では、パワーダウンモードのときの電流低減のために上記フル振幅時電流遮断回路ＶＴＢＧの動作電流を遮断するＰチャンネル型ＭＯＳＦＥＴと、そのときの出力信号を回路の接地電位のようなロウレベルに固定するＮチャンネル型ＭＯＳＦＥＴが設けられる。これらのＭＯＳＦＥＴのゲートには、パワーダウン信号ＰＷＤＳＬが供給される。上記パワーダウン信号ＰＷＤＳＬがハイレベルにされるパワーダウンモードでは、上記Ｎチャンネル型ＭＯＳＦＥＴがオン状態に、Ｐチャンネル型ＭＯＳＦＥＴがオフ状態にされて、フル振幅時電流遮断回路ＶＴＢＧの動作電流が遮断されるとともに、そのときの出力信号ＶＧＮとＶＧＰが回路の接地電位のようなロウレベルに固定される。
【００５７】差動アンプ側においても、ＰＭＯＳ−ＡＭＰの前記Ｎチャンネル型のパワーダウンＭＯＳＦＥＴのゲートには、パワーダンウ信号ＰＷＤＤＢが供給され、２つの差動アンプの出力端子と電源電圧ＶＤＤとの間には、上記パワーダウン信号ＰＷＤＤＢによりスイッチ制御されるＰチャンネル型のプルアップＭＯＳＦＥＴが設けられる。これにより、上記パワーダウン信号ＰＷＤＤＢがロウレベルにされるパワーダウンモードでは、差動アンプＰＭＯＳ−ＡＭＰの動作電流が遮断されるとともに、両差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰの出力端子は電源電圧ＶＤＤにプルアップされる。この差動アンプの出力端子の電源電圧ＶＤＤへのプルアップによって、上記インバータ回路ＩＮＶの出力信号はロウレベルに固定される。このインバータ回路ＩＮＶの出力信号により、差動アンプＮＭＯＳ−ＡＭＰでは、差動ＭＯＳＦＥＴの共通ソースに設けられた動作電流を形成するＭＯＳＦＥＴがオフ状態にされて動作電流の遮断が行われる。
【００５８】上記のようにＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰを組み合わせて相補な構成とし、差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰはいずれも正相出力動作として出力を共通化し、ＳＳＴＬとＬＶＴＴＬとの入力切り換えは、ボンディングオプションにより形成された選択信号ＢＰＳＬＤとＢＰＳＬＤＢを用いて差動アンプの電流遮断方法を切換える。ＳＳＴＬ入力時には上記フル振幅時電流遮断回路ＶＴＢＧにより形成された制御信号ＶＧＮとＶＧＰを用いたフィードフォワード制御を行い、ＬＶＴＴＬ入力では、出力側に設けられインバータ回路ＩＮＶの出力信号ＯＵＴＢを用いたフィードバック制御を行う。
【００５９】上記のような入力回路においては、出力に影響するフローテイングノードが発生することなく、ＬＶＴＴＬでの待機電流が小さく、遅延時間のばらつきが小さい入力回路を実現することができる。また、外部入力のセットアツプ・ホールド時間が小さくできし、ＬＶＴＴＬでの待機電流が小さくできる。
【００６０】入力信号ＶＩＮがハイレベルでもロウレベルでも、基準電圧又は参照電圧ＶＲＥＦが入力されたＭＯＳＦＥＴを経由して電流パスが確保されるため、出力端子はフローテイングとならない。ＬＶＴＴＬ入力時には、フィードバック制御によりＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰが交互に動作する。直流特性は、ＣＭＯＳインバータ回路に近い電流特性となり、貫通電流が十分小さくなる。
【００６１】ＳＳＴＬ入力時には、小振幅入力のときＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰが動作する。入力信号ＶＩＮの同相成分に対し、ＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰが互いに補い、合計の電流の変化量は小さく、遅延時間の変化が小さい。このＳＳＴＬ入力時においてフル振幅の入力信号ＶＩＮが入力されると、前記フル振幅時電流遮断回路ＶＴＢＧにより形成された制御信号ＶＧＮとＶＢＰを用いたフィードフォワード制御により、両差動アンプにおける貫通電流が遮断される。
【００６２】上記ＳＳＴＬインターフェイスとＬＶＴＴＬインターフェイスとの切換えは、特に制限されないが、ボンディングオプションによる選択信号ＢＰＳＬＤ及びその反転信号ＢＰＳＬＤＢにより、２つの差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰの共通ソースに設けられたＭＯＳＦＥＴ回路を制御することにより行われる。信号ＰＷＤＤＢは、パワーダウン制御用の信号であり、パワーダウン時にロウレベルとする。信号ＰＷＤＳＬは、後述するようにボンディングオプションとパワーダウン制御の論理をとった信号で、ＳＳＴＬインターフェイス時ではパワーダウン時及びＬＶＴＴＬインターフェイス時では無条件にハイレベルにされる。
【００６３】図１３には、この発明に係る入力回路のＳＳＴＬインターフェイス時の動作を説明するための特性図が示されており、図１３（Ａ）には、上記フル振幅時電流遮断回路ＶＴＢＧで形成された制御信号ＶＧＮ，ＶＧＰと入力電圧ＶＩＮとの関係が示され、図１３（Ｂ）には、差動アンプの電流と入力電圧ＶＩＮとの関係が示されている。上記ＳＳＴＬインターフェイス時では、信号ＢＰＳＬＤが電源電圧ＶＤＤのようなハイレベルに、信号ＢＰＳＬＤＢが接地電圧ＶＳＳのようなロウレベルとなり、フル振幅時電流遮断回路ＶＴＢＧにより形成された制御信号ＶＧＮとＶＧＰにより２つの差動アンプＮＭＯＳ−ＡＭＰ及びＰＭＯＳ−ＡＭＰの動作電流が制御される。
【００６４】図１３（Ａ）に示すように、入力信号ＶＩＮがＶＳＳ近傍では、制御信号ＶＧＮ、ＶＧＰとも電源電圧ＶＤＤとなり、ＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰの共通ソース部のＰチャンネル型ＭＯＳＦＥＴがオフ状態となり、ＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰの動作電流が遮断される。このとき、ＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰは、入力信号ＶＩＮがゲートに接続されたＮチャンネル型の差動ＭＯＳＦＥＴがオフ状態となる。その結果、Ｐチャンネル型のカレントミラー回路にに流れる電流が零となり、ＮＭＯＳ入力差動アンプＮＭＯＳ−ＡＭＰの動作電流も零となる。また、入力信号ＶＩＮが電源電圧ＶＤＤ近傍では、制御信号ＶＧＮ，ＶＧＰとも回路の接地電位ＶＳＳとなって、ＮＭＯＳ入力の差動アンプの電流が遮断され、入力信号ＶＩＮがゲートに接続されたＰチャンネル型の差動ＭＯＳＦＥＴがオフ状態となることにより、ＰＭＯＳ入力の差動アンプの電流は零となる。
【００６５】一方、入力信号ＶＩＮが参照電圧ＶＲＥＦ近傍の通常動作領域では、制御信号ＶＧＮが電源電圧ＶＤＤに、制御信号ＶＧＰが回路の接地電位ＶＳＳとなり、ＮＭＯＳの入力差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰの両方が活性化される。図１３（Ｂ）に示すように、入力信号ＶＩＮが上記参照電圧ＶＲＥＦより高くなると、ＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰを流れる電流が大きくなるのに対し、ＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰを流れる電流は小さくなる。
【００６６】逆に入力信号ＶＩＮが上記参照電圧ＶＲＥＦより低くなると、ＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰを流れる電流が小さくなるのに対し、ＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰを流れる電流は大きくなる。そのため、２つの差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰを流れる電流の合計は、入力信号ＶＩＮのレベルに依らずほぼ一定に保たれる。したがって、入力信号ＶＩＮと参照電圧ＶＲＥＦの同相成分が変化しても、動作速度の変化は小さくなり、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴの特性比が変化しても影響が小さくなる。
【００６７】図１４には、この発明に係る入力回路のＬＶＴＴＬインターフェイス時の動作を説明するための特性図が示されており、図１４（Ａ）には、上記出力信号ＯＵＴＢと入力電圧ＶＩＮとの関係が示され、図１４（Ｂ）には、差動アンプの電流と入力電圧ＶＩＮとの関係が示されている。上記ＬＶＴＴＬインターフェイス時では、選択信号ＢＰＳＬＤが回路の接地電位ＶＳＳ、選択信号ＢＰＳＬＤＢが電源電圧ＶＤＤとなり、インバータ回路ＩＮＶの出力信号ＯＵＴＢにより電流が制御される。
【００６８】入力信号ＶＩＮが参照電圧ＶＲＥＦより低い時、出力信号ＯＵＴＢは電源電圧ＶＤＤのようなハイレベルとなり、ＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰの電流が遮断される。逆に、入力信号ＶＩＮが参照電圧ＶＲＥＦより高い時、出力信号ＯＵＴＢは回路の接地電位ＶＳＳのようなロウレベルとなり、ＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰの電流が遮断される。その結果、素子の微細化によって、Ｐチャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴのしきい値電圧が小さいときでも待機電流を十分に小さくすることができる。
【００６９】入力信号ＶＩＮがロウレベルからハイレベルに変わるときには、出力信号ＯＵＴＢがロウレベルになるまでＮＭＯＳ入力の差動アンプＮＭＯＳ−ＡＭＰが活性化される。上記入力信号ＶＩＮがハイレベルからロウレベルに変わるときには、出力信号ＯＵＴＢがハイレベルになるまでＰＭＯＳ入力の差動アンプＰＭＯＳ−ＡＭＰが活性化される。したがって、上記入力信号ＶＩＮの変化時には十分な駆動能力が得られ、それに対応して出力信号ＯＵＴＢを高速に変化させるものとなる。
【００７０】図１５には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例回路は、パワーダウンでの出力が前記図１２とは逆にされた入力回路が示されている。信号ＰＷＤＤは、パワーダウン制御用の信号であり、パワーダウン時にハイレベルにされる。信号ＰＷＤＳＬＢは、ボンディングオプションとパワーダウン制御との論理をとった信号で、ＳＳＴＬインターフェイス時でのパワーダウン時及びＬＶＴＴＬインターフェイス時は無条件にロウレベルにされる。
【００７１】この実施例回路は、前記図１２の回路とは逆にフル振幅時電流遮断回路ＶＴＢＧは、回路の接地電位側に設けられたパワーダウン用のＮチャンネル型ＭＯＳＦＥＴが上記信号ＰＷＤＳＬＤＢのロウレベルによりオフ状態にされるとともに、そのときの制御信号ＶＧＮとＶＧＰは、オン状態にされるＰチャンネル型ＭＯＳＦＥＴにより電源電圧ＶＤＤにプルアップされる。
【００７２】差動アンプ側においては、ＮＭＯＳ−ＡＭＰの前記Ｐチャンネル型のパワーダウンＭＯＳＦＥＴのゲートには、パワーダンウ信号ＰＷＤＤが供給され、２つの差動アンプの出力端子と回路の接地電位ＶＳＳとの間には、上記パワーダウン信号ＰＷＤＤによりスイッチ制御されるＮチャンネル型のプルダウンＭＯＳＦＥＴが設けられる。これにより、上記パワーダウン信号ＰＷＤＤがハイレベルにされるパワーダウンモードでは、差動アンプＮＭＯＳ−ＡＭＰの動作電流が遮断されるとともに、両差動アンプＮＭＯＳ−ＡＭＰとＰＭＯＳ−ＡＭＰの出力端子は回路の接地電位ＶＳＳにプルダウンされる。
【００７３】この差動アンプの出力端子のプルダウンによるロウレベルによって、上記インバータ回路ＩＮＶの出力信号はハイレベルに固定される。このインバータ回路ＩＮＶの出力信号により、差動アンプＰＭＯＳ−ＡＭＰでは、差動ＭＯＳＦＥＴの共通ソースに設けられた動作電流を形成するＭＯＳＦＥＴがオフ状態にされて動作電流の遮断が行われる。このときには、差動アンプＰＭＯＳ−ＡＭＰのカレントミラー負荷回路と回路の接地電位との間にＮチャンネル型のダミーＭＯＳＦＥＴが設けられ、そのゲートに電源電圧ＶＤＤが供給されることによって定常的にオン状態にされる。
【００７４】図１６には、信号発生回路の一実施例の回路図が示されている。この信号発生回路は、前記図１２に示した入力回路に向けられている。つまり、この実施例の信号発生回路は、前記図１２の入力回路に設けられるフル振幅時電流遮断回路ＶＴＢＧに供給されるパワーダウン信号ＰＷＤＳＬや、差動アンプＮＭＯＳ−ＡＭＰ、ＰＭＯＳ−ＡＭＰに供給されるパワーダウン信号ＰＷＤＤＢ及び選択信号ＢＰＳＬＤ，ＢＰＳＬＤＢを形成する。
【００７５】特に制限されないが、パワーダウン信号ＰＷＤと選択信号ＢＰＳＬとは、内部回路で形成された低振幅信号とされる。内部回路は、外部端子から供給される電源電圧ＶＤＤを降圧して形成された内部電圧ＶＣＬにより動作させられる。例えば、電源電圧ＶＤＤが３．３Ｖや２．５Ｖのとき、内部降圧電圧ＶＣＬは２．０Ｖ又は１．８Ｖのような低電圧とされる。
【００７６】レベル変換回路ＬＶＣ１とＬＶＣ２は、上記内部降圧電圧ＶＣＬに対応した低振幅のパワーダウン信号ＰＷＤと選択信号ＢＰＳＬを電源電圧ＶＤＤに対応した比較的大きな信号振幅に変換される。選択信号ＢＰＳＬＤは上記レベル変換回路ＬＶＣ２により形成された出力信号である。選択信号ＢＰＳＬＤＢは、上記選択信号ＢＰＳＬＤがＣＭＯＳインバータ回路により反転されて形成される。
【００７７】パワーダウン信号ＰＷＤがレベル変換回路ＬＶＣ１でレベル変換された信号は、ＣＭＯＳインバータ回路により反転されてパワーダウン信号ＰＷＤＤＢとして差動アンプのパワースイッチＭＯＳＦＥＴ及びプルアップＭＯＳＦＥＴに供給される。上記信号ＰＷＤＤＢと上記選択信号ＢＰＳＬＤとは、ナンドゲート回路ＮＡＧ１に供給され、フル振幅時電流遮断回路ＶＴＢＧに供給されるパワーダウン信号ＰＷＤＳＬが形成される。これにより、信号ＰＷＤＳＬは、前記説明したようにＳＳＴＬインターフェイス時ではパワーダウン時及びＬＶＴＴＬインターフェイス時では無条件にハイレベルにされる。
【００７８】図１７には、信号発生回路の他の一実施例の回路図が示されている。この信号発生回路は、前記図１５に示した入力回路に向けられている。つまり、この実施例の信号発生回路は、前記図１５の入力回路に設けられるフル振幅時電流遮断回路ＶＴＢＧに供給されるパワーダウン信号ＰＷＤＳＬＢや、差動アンプＮＭＯＳ−ＡＭＰ、ＰＭＯＳ−ＡＭＰに供給されるパワーダウン信号ＰＷＤＤ及び選択信号ＢＰＳＬＤ，ＢＰＳＬＤＢを形成する。
【００７９】レベル変換回路ＬＶＣ１とＬＶＣ２は、前記同様に内部降圧電圧ＶＣＬに対応した低振幅のパワーダウン信号ＰＷＤと選択信号ＢＰＳＬを電源電圧ＶＤＤに対応した比較的大きな信号振幅に変換される。選択信号ＢＰＳＬＤは上記レベル変換回路ＬＶＣ２により形成された出力信号である。選択信号ＢＰＳＬＤＢは、上記選択信号ＢＰＳＬＤがＣＭＯＳインバータ回路により反転されて形成される。
【００８０】パワーダウン信号ＰＷＤがレベル変換回路ＬＶＣ１でレベル変換された信号は、パワーダウン信号ＰＷＤＤとして差動アンプのパワースイッチＭＯＳＦＥＴ及びプルアップＭＯＳＦＥＴに供給される。上記信号ＰＷＤＤと上記選択信号ＢＰＳＬＤとは、ノアゲート回路ＮＯＧ１に供給され、フル振幅時電流遮断回路ＶＴＢＧに供給されるパワーダウン信号ＰＷＤＳＬＢが形成される。これにより、信号ＰＷＤＳＬは、前記説明したようにＳＳＴＬインターフェイス時ではパワーダウン時及びＬＶＴＴＬインターフェイス時では無条件にロウレベルにされる。
【００８１】入力回路において、パワーダウンから復帰する際の安定動作のためには、パワーダウン時にロウレベルを出力しておくべき信号と、ハイレベルを出力しておく信号がある。１つの半導体集積回路装置において、図１２と図１５の入力回路を使い分けることにより、上記いずれの場合にも対応でき、しかも通常動作時の特性をほぼ同じにできるものとなる。
【００８２】図１８に、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例は、前記図１２の実施例回路の変形例であり、出力信号ＯＵＴＢが帰還されるＭＯＳＦＥＴと差動ＭＯＳＦＥＴの共通ソースとの間の、ボンディングオプションにより形成された選択信号ＢＰＳＬＤ、ＢＰＳＬＤＢによりスイッチＭＯＳＦＥＴが省略されている。
【００８３】上記のような選択スイッチＭＯＳＦＥＴを省略することにより、上記差動ＭＯＳＦＥＴの共通ソースには、出力信号ＯＵＴＢが帰還されるＭＯＳＦＥＴの電流がＳＳＴＬインターフェイス時にも流れるようにされる。したがって、ＳＳＴＬインターフェイス時に、出力信号ＯＵＴＢからの帰還により制御されるＭＯＳＦＥＴで形成された電流が差動アンプの動作に加わるために、動作する際の電流が大きくすることができる。このため、図１２の実施例の入力回路に比べ、回路の簡素化と高速化が図られる。
【００８４】図１９には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例では前記フル振幅時電流遮断回路ＶＴＢＧを取り除いた入力回路の例が示されている。ＬＶＴＴＬインターフェイス時には前述の特長が同様に得られる。図１２に示した入力回路に比べ、素子数が少なくレイアウト面積を小さくできる上、フル振幅時電流遮断回路ＶＴＢＧの入力容量の分だけ入力端子からみた場合の入力容量を小さくすることができる。
【００８５】この実施例の入力回路は、前記のようにＳＳＴＬとＬＶＴＴＬの両入力インターフェイスに適合した入力回路として用いるもの他、ＬＶＴＴＬインターフェイスのみに限定した入力回路としても有益なものとなる。ＬＶＴＴＬインターフェイス用の入力回路をＣＭＯＳインバータ回路で構成した場合、その論理しきい値電圧はＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのコンダクタンス比により決められる。したがって、かかるＣＭＯＳインバータ回路を入力回路として用いた場合には、その論理しきい値電圧が素子のばらつきの影響を受けやすいために、入力信号マージンを確保するのことが困難となる。
【００８６】前記図５（Ｂ）の波形図では、ＬＶＴＴＬのロウレベルを回路の接地電位ＶＳＳとし、ハイレベルを電源電圧ＶＤＤＱのように示したが、前記図５（Ａ）のＳＳＴＬの波形図と同様に、ｌＬＶＴＴＬのロウレベルには許容最大値ＶＬmax が、ハイレベルには許容最小値ＶＨmin が決められており、例えば電源電圧ＶＤＤＱが３．３ＶときにＶＬmax ＝０．４Ｖ、ＶＨmin ＝２．４Ｖのようにされている。
【００８７】素子の微細化によりＭＯＳＦＥＴのしきい値電圧は、約０．４Ｖ程度に小さくされる。このような低しきい値電圧のＭＯＳＦＥＴによりＣＭＯＳインバータ回路を構成して、上記ＬＶＴＴＬの入力回路として用いた場合、入力信号ＶＩＮをロウレベルにしてもＮチャンネル型ＭＯＳＦＥＴを完全にオフ状態にさせることができず、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴを通して貫通電流を流してしまう。入力信号ＶＩＮがハイレベル及びロウレベルのときに上記貫通電流の発生を防止するためには、Ｐチャンネル型ＭＯＳＦＥＴにおいてはしきい値電圧を（２．４−３．３）−０．９Ｖ以上に大きく形成しなければならい。そして、論理しいき値電圧を約１．４Ｖ程度に設定するためには、上記Ｐチャンネル型ＭＯＳＦＥＴに対応してＮチャンネル型ＭＯＳＦＥＴのしい値電圧も大きく形成しなければならない。
【００８８】したがって、微細化された素子を用いた半導体集積回路装置でも、少なくとも入力回路の部分において上記のような大きなしきい値電圧を持つＭＯＳＦＥＴとしなければならず、そのために低しきい値電圧と高しきい値電圧とを持つ２種類のＭＯＳＦＥＴを形成することが必要となって製造プロセスを増加させことに加えて、大きなしきい値電圧のＭＯＳＦＥＴを入力回路に用いた場合には、それに対応して外部端子から供給される入力信号の信号伝達速度も遅くなっしまうものである。
【００８９】図１９に示したような回路をＬＶＴＴＬインターフェイスの入力回路として用いた場合、その論理しきい値電圧は、参照電圧ＶＲＥＦにより決められるから素子のばらつきの影響を受けることなく高い精度で設定することができる。そして、上記のように素子の微細化による低しきい値電圧のＭＯＳＦＥＴを用いて入力回路を構成した場合でも、出力信号ＯＵＴＢを帰還させることにより、例えば入力信号ＶＩＮが０．４Ｖ程度のロウレベルのときには、かかるる入力信号ＶＩＮのロウレベルにより大きな電流を流す差動アンプＰＭＯＳ−ＡＭＰの動作電流を出力信号ＯＵＴＢの帰還により遮断させることができる。このとき、差動アンプＮＭＯＳ−ＡＭＰでは、入力信号ＶＩＮの０．４Ｖ程度のロウレベルによって差動ＭＯＳＦＥＴに流れる電流が小さくなっているので低消費電力とすることができる。
【００９０】図２０には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例では、前記図１２の実施例回路から出力信号ＯＵＴＢを帰還させる回路を取り除いたものである。この入力回路をＳＳＴＬインターフェイスに用いた場合には、前述の特長が同様に得られる。つまり、ＳＳＴＬインターフェイスの入力回路として用いた場合、その入力電圧ＶＩＮがハイレベル又はロウレベルにされたときにフル振幅時電流遮断回路ＶＴＢＧにより形成された制御信号ＶＧＮとＶＧＰにより差動アンプでの消費電力を低減させることができる。そして、かかる入力回路をＬＶＴＴＬインターフェイスの入力回路としても動作させることができる。このため、図１２の入力回路に比べ、素子数が少なくレイアウト面積を小さくできる上、出力端子の負荷容量が小さくなり高速動作が可能である。
【００９１】図２１には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例では、図２０の実施例回路からフル振幅時電流遮断回路ＶＴＢＧを省略したものであり、フル振幅時に電流低減機能を持たない入力回路とされる。スペック的に待機時の電流を低減することが必要ない場合、上記フル振幅時の電流低減機能を省略しても、前記説明したようにＳＳＴＬインターフェイス時において動作速度の変化が小さいという特長が得られる。そして、かかる入力回路をＬＶＴＴＬインターフェイスの入力回路としても動作させることができる。このため、前記の実施例の入力回路に比べて、素子数が少なくレイアウト面積が小さい。また、入力端子の入力容量が小さい上、出力端子ＯＵＴＢの負荷容量も小さくなり、高速動作化が可能である。
【００９２】図２２には、この発明に係る入力回路の更に一実施例の回路図が示されている。この実施例は、ダイナミック型ＲＡＭ等の半導体集積回路装置に適用された実際の回路図が示されている。メタルマスクによるスイッチＭＳ１〜ＭＳ１３が加えられ、電源電圧ＶＤＤが３．３Ｖ版と２．５Ｖ版とで切換えることにより、それぞれ最適な構成にできるようにしている。同図のスイッチＭＳ２〜ＭＳ１３は、２．５Ｖ版に対応されている。
【００９３】上記３．３Ｖ版であるときはＭＯＳＦＥＴのホットキャリア対策のために、大きな信号振幅とされる回路ノードにＮチャンネル型ＭＯＳＦＥＴを挿入するようにスイッチの切り換え、あるいは切断が行われる。ただし、スイッチＭＳ１は、上記のような電源電圧ＶＤＤの切り換えではなく、図１９に示したようなＬＶＴＴＬ専用入力回路とするスイッチである。市場動向などにより、ボンディングオプションを用いてＳＳＴＬ用に切り換える必要がなくなりＬＶＴＴＬ専用として製造する場合に、ボンディングオプションと併用してこのスイッチを用いることによりフノレ振幅時電流遮断回路を入力ＶＩＮから分離して、入力ＶＩＮの負荷容量を軽減して遅延時間を短縮できる。
【００９４】逆に、ＬＶＴＴＬ用に切り換える必要がなくなりＳＳＴＬ専用として製造する場合には、スイッチＭＳ５，ＭＳ６を両方とも接地電圧ＶＳＳ側に、スイッチＭＳ７，ＭＳ８を両方とも電源電圧ＶＤＤにすることにより、図２０に示したようなＳＳＴＬ専用入力回路とすることができる。ボンディングオプションと併用してこのようにスイッチを用いることにより、出力ＯＵＴＢからの帰還経路を除去し、出力ＯＵＴＢの負荷容量を軽減して遅延時間を短縮できる。なお、フル振幅時電流遮断回路の高抵抗ＭＯＳＦＥＴは、複数のＭＯＳＦＥＴの直列接続により実現されており、無理のないレイアウトが可能である。
【００９５】図２３には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の各回路は、上記半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリアレイは、全体として４個に分けられて、メモリバンク（Ｂａｎｋ）０〜３を構成するようにされる。
【００９６】上記メモリバンク０〜３は、半導体チップの長手方向に沿った上下に２個、左右に２個ずつに分割されたメモリアレイに対応される。上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる周辺回路が設けられる。この周辺回路は、特に制限されないが、ランダム・ロジック回路からなる各回路のレイアウトを合理的にするために、ランダム・ロジック回路とボンディングパッドが並んで配置される。
【００９７】上記図示しないが周辺回路の例としては、昇圧電圧発生回路とその動作を制御する制御回路、外部電源電圧ＶＤＤＱを１／２に分圧して、差動回路で構成された入力回路の参照電圧を形成する分圧回路、入出力回路とそのクロックコントロール回路、Ｙプリデコーダとリード／ライトバッファ、周辺回路の動作電圧を形成する降圧回路、ＶＰＰ電圧が所望の電圧であるか否かを検出するＶＰＰセンサ、上記降圧電圧ＶＰＥＲＩを安定化する安定化容量、Ｘアドレスラッチ回路、Ｙクロック回路、モードデコーダ／クロックバッファとコマンド回路、Ｙカンウタとその制御回路、リフレッシュ制御回路であり、ＢＯＰはボンディングオプション回路、電源投入検出回路等がある。
【００９８】上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置される。つまり、上記４個のメモリアレイにそれぞれ対応して、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられたメモリアレイに対応して２組ずつ振り分けて設けられる。
【００９９】上記メモリアレイの上記中間部分に沿って前記同様にメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、１６個のサブアレイを貫通するようにメインワード線が延長される。特に制限されないが、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。この場合には、チップ中央部には、縦方向と横方向に延長される配線チャンネルが交差する部分が発生し、そこに安定化容量Ｃが形成される。また、周辺回路等の隙間にも分散して小さな容量値の安定化容量が適宜に設けられる。
【０１００】この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイが挟さまれるように配置される。上記メモリアレイは、その１つが拡大して示されているように、複数のサブアレイ１５に分割される。かかるサブアレイ１５は、それを挟むように配置されたセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプアンプ領域１６と、上記サブワードドライバ領域１７の交差部は交差領域１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【０１０１】１つのサブアレイ１５は、図示しないが例えば２５６本のサブワード線と、それと直交する２５６対からなる相補ビット線（又はデータ線）とにより構成される。なお、サブアレイには不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線も設けられるものである。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に１６個設けられるから、全体としての上記サブワード線は約４Ｋ分設けられ、ビット線の配列方向に１６個設けられるから、相補ビット線は全体として約４Ｋ分設けられる。このようなメモリアレイが全体で４個設けられるから、全体では４×４Ｋ×４Ｋ＝６４Ｍビットのような記憶容量を持つようにされる。これにより、相補ビット線その長さが、上記１６個のサブアレイに対応して１／１６の長さに分割される。サブワード線は、上記１６個のサブアレイに対応して１／１６の長さに分割される。
【０１０２】上記１つのメモリアレイの分割されたサブアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、上記のようにメインワード線に対して１／１６の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、メインワードドライバＭＷＤには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【０１０３】図２３のようなレイアウトを採用した場合において、Ｙアドレスが入力されると、アドレスバッファＡＤＤＢＵＰを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプＭＡに伝えられ、増幅されて図示しない出力回路を通して出力される。
【０１０４】この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。
【０１０５】この実施例では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。
【０１０６】図２４には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【０１０７】ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【０１０８】センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【０１０９】センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【０１１０】特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記クロスエリア１８に設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧ＶＤＤＱが用いられる。あるいは、センスアンプ動作速度の電源電圧ＶＤＤＱ依存性を軽減するために、ゲートにＶＰＰが印加され、ドレインに電源電圧ＶＤＤＱが供給されたＮチャンネル型ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわずかに降圧してもよい。
【０１１１】上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１５のゲートに供給されるセンスアンプオーバードライブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ２と同相の信号とされ、ＳＡ外部端子から供給される入力信号を受ける入力回路として、第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、第２導電型の差動ＭＯＳＦＥＴ、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路及び出力信号を形成するインバータ回路とを組み合わせ、上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給する。Ｐ１とＳＡＰ２は時系列的にハイレベルにされる。特に制限されないが、ＳＡＰ１とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６を十分にオン状態にさせることができる。ＭＯＳＦＥＴＱ１５がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯＳＦＥＴＱ１６のオン状態（信号ＳＡＰ２がハイレベル）によりソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【０１１２】上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【０１１３】上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、図３に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【０１１４】センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【０１１５】これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【０１１６】上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【０１１７】アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＤＤＱにより動作させられ、上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記ＶＣＬＰ発生回路を構成するＭＯＳＦＥＴＱ２３により動作電圧が形成される駆動回路を含み、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【０１１８】上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から供給される電源電圧ＶＤＤＱで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【０１１９】特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）は２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤＱは、第２の形態として２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＤＤＱのときには、降圧電圧ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程度と同じくしてもよい。
【０１２０】あるいは、外部端子から供給される電源電圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしてもよい。このように外部電源電圧ＶＤＤＱに対して内部電圧は、種々の実施形態を採ることができる。
【０１２１】図２５には、この発明が適用される約６４ＭビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実施例の全体ブロック図が示されている。この実施例のＳＤＲＡＭは、特に制限されないが、４つのメモリバンクのうちメモリバンク０を構成するメモリアレイ２００Ａとメモリバンク３を構成するメモリアレイ２００Ｄが例示的に示されている。
【０１２２】つまり、４つのメモリバンクのうちの２つのメモリバンク１と２に対応したメモリアレイ２００Ｂ、２００Ｃが省略されている。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、同図に例示的に示されているメモリアレイ２００Ａと２００Ｄのようにマトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【０１２３】上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａに結合される。センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【０１２４】メモリアレイ２００Ｂないし２００Ｄも同様に、メモリアレイ２００Ｄに例示的に示されているようにロウデコーダ２０１Ｄ，センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ｄ，カラムデコーダ２０３Ｄが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｄの入力端子に接続される。上記メインアンプ２１２Ａ，Ｄの出力信号は、ラッチ／レジスタ２１３の入力端子に伝えられ、このラッチ／レジスタ２１３の出力信号は、出力バッファ２１１を介して外部端子から出力される。
【０１２５】外部端子から入力された書き込み信号は、入力バッファ２１０を介して上記ライトバッファ２１４Ａ，Ｄの入力端子に伝えられる。上記外部端子は、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を出力するデータ入出力端子とされる。なお、上記省略されたメモリアレイ２００ＢとＣとに対応して、それぞれ上記同様なメインアンプ、ライトバッファが設けられる。
【０１２６】アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロウアドレスバッファ２０６にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのバッファが保持する。ロウアドレスバッファ２０６はリフレッシュ動作モードにおいてはリフレッシュカウンタ２０８から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０５の出力はカラムアドレスカウンタ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【０１２７】同図において点線で示したコントローラ２０９は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、アドレス入力端子Ａ０〜Ａ１１からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、モードレジスタ１０、コマンドデコーダ２０、タイミング発生回路３０及びクロックバッファ４０等を備える。
【０１２８】クロック信号ＣＬＫは、クロックバッファ４０を介して前記説明したようなクロック同期回路５０に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、出力バッファ２１１、入力バッファ２１０を活性化するタイミング信号として用いられるとともに、タイミング発生回路３０に供給され、かかるクロック信号に基づいて列アドレスバッファ２０５、行アドレスバッファ２０６及び列アドレスカウンタ２０７に供給されるタイミング信号が形成される。
【０１２９】他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【０１３０】クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、出力バッファ２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントローラ２０９に供給され、その信号が例えばハイレベルのときには出力バッファ２１１は高出力インピーダンス状態にされる。
【０１３１】上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【０１３２】アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ２１０及び出力バッファ２１１への接続などの処理によって行うことができる。
【０１３３】上記カラムアドレス信号は、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【０１３４】次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。
（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページとされ、設定可能なＣＡＳレイテンシイは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【０１３５】上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【０１３６】（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがロウアドレス信号として、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【０１３７】（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ７（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。
【０１３８】これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【０１３９】（４）カラムアドレス・ライトコマンド（Ｗｒ）
ライト動作の態様としてモードレジスタ１０にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ１０にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。
【０１４０】当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【０１４１】（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【０１４２】（６）オートリフレッシュコマンドこのコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【０１４３】（７）バーストストップ・イン・フルページコマンドフルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡＳ＝ハイレベルによって指示される。
【０１４４】（８）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【０１４５】ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、ＳＤＲＡＭは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線１本分のデータがカラム系動作の前に予め読み出し動作のためにラッチ／レジスタ２１３に保持されるようになっている。
【０１４６】したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約１Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約６４Ｍビット（１Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【０１４７】図２６には、本発明が適用されるマイクロコンピータシステムの一実施例のブロック図が示されている。実施例のマイクロコンピュータシステムは、特に制限されないが、電池駆動される携帯電子機器として構成される。
【０１４８】このマイクロコンピュータシステムは、データ処理装置（中央処理装置）を中心にしてシステムバスを介してＲＡＭ（ランダムアクセスメモリ；ＳＤＲＡＭ）、ＲＯＭ（リードオンリーメモリ）、アナログ／デジタル変換回路Ａ／Ｄ及びデジタル／アナログ変換回路Ｄ／Ａ、ＰＣカードインターフェイス、ＬＣＤコントローラ等の周辺装置が接続される。
【０１４９】ＰＣカードインターフェイスは、スロットにＰＣカードが挿入されることによって電気的に接続されて、データの書き込みや読み出しが可能にされる。ＰＣカードは、脱着可能な外部記憶装置として用いられる。ＬＣＤコントローラは、データ処理装置からの表示データを受けて、液晶表示装置ＬＣＤを駆動して表示動作を行わせる。
【０１５０】データ処理装置は、特に制限されないが、いわゆるマイクロプロセッサと同様な構成にされる。すなわちデータ処理装置は、その詳細を図示しないけれども、その内部に命令レジスタ、命令レジスタに書込まれた命令をデコードし、各種のマイクロ命令ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算回路、汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結合するバスドライバ、バスレシーバなどの入出力回路を持つ。
【０１５１】データ処理装置は、リードオンリメモリＲＯＭなどに格納されている命令を読み出し、その命令に対応する動作を行う。データ処理装置は、入出力回路を介して入力される外部データの取り込み、制御回路に対するデータの入出力、リードオンリメモリＲＯＭからの命令や命令実行のために必要となる固定データのようなデータの読み出し、Ｄ／Ａ変換回路へのＤ／Ａ変換すべきデータの供給、Ａ／Ｄ変換回路によってＡ／Ｄ変換されたデータの読み出し、ダイナミック型メモリ等からなるＲＡＭへのデータの読み出し、書込み動作制御等を行う。
【０１５２】上記のようなマイクロコンピュータシステムにおいて、この発明に係るＲＡＭを含む各半導体集積回路装置は、システムバスが前記のようなＬＶＴＴＬやＬＶＣＭＯＳ、あるいはＳＳＴＬであっても接続することができる。機能向上のためにシステムバスを上記のような高速なＳＳＴＬに変更した場合でも、それぞれの半導体集積回路装置がこの発明に係る入力回路を備えたものであれば、従前の半導体集積回路装置をそのまま利用することができる。
【０１５３】図２７には、この発明に係る半導体集積回路装置の出力回路の一実施例の回路図が示されている。同図には、ＳＳＴＬに適合するような出力回路とそれに対応した信号線路（バス）の例が示されている。出力回路は、ＬＶＴＴＬあるいはＬＶＣＭＯＳとＳＳＴＬのいずれの場合でも、Ｐチャンネル型出力ＭＯＳＦＥＴとＮチャンネル型出力ＭＯＳＦＥＴとにより構成される。ＳＳＴＬでは、２５Ωのような抵抗ＲＳを介して５０Ωの終端抵抗ＲＴが設けられる。この終端抵抗ＲＴは、ＶＤＤＱ／２に対応された電圧ＶＴＴに接続される。ＳＳＴＬとＬＶＴＴＬでは、出力定数が異なるようにされる。
【０１５４】上記２つの出力定数を実現するために、２つのＰチャンネル型ＭＯＳＦＥＴＱＰ１とＱＰ２、Ｎチャンネル型ＭＯＳＦＥＴＱＮ１とＱＮ２をそれぞれ並列形態にし、ＳＳＴＬに対応してＭＯＳＦＥＴＱＰ１とＰＮ１を形成して内部回路ＬＯＧで形成された出力すべき信号を供給する。他のＰチャンネル型ＭＯＳＦＥＴＱＰ２とＮチャンネル型ＭＯＳＦＥＴＱＮ２のゲートには、前記のようなＣＭＯＳスイッチを介して上記出力すべき信号が選択的に供給される。ＳＳＴＬに対応した出力動作を行うときには、制御信号ＳＳＬがハイレベルに、／ＳＳＬがロウレベルにされて、上記ＣＭＯＳスイッチがオフ状態にされるとともに、出力ＭＯＳＦＥＴＱＰ２のゲートには電源電圧ＶＤＤＱが供給され、Ｎチャンネル型ＭＯＳＦＥＴＱＮ２のゲートには回路の接地電位ＶＳＳが供給される。それ故、ＳＳＴＬに対応した出力動作時には、出力ＭＯＳＦＥＴＱＰ１とＱＮ１のみが動作するようにされる。
【０１５５】ＬＶＴＴＬやＬＶＣＭＯＳに対応した出力動作を行うときには、上記抵抗ＲＳやＲＴが削除され、制御信号ＳＳＬがロウレベルに、／ＳＳＬがハイレベルにされて、上記ＣＭＯＳスイッチがオン状態にされる。これにより、出力ＭＯＳＦＥＴＱＰ２のゲートとＮチャンネル型ＭＯＳＦＥＴＱＮ２のゲートには上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ１のゲートとＮチャンネル型ＭＯＳＦＥＴＱＮ１のゲートとにそれぞれ接続されて、同じ出力すべき信号が伝えられる。それ故、ＬＶＴＴＬやＬＶＣＭＯＳに対応した出力動作時には、出力ＭＯＳＦＥＴＱＰ１、ＱＰ２とＱＮ１とＱＮ２が並列形態で動作して大きな出力電流を形成する。
【０１５６】上記信号ＳＳＬ（／ＳＳＬ）は、外部端子から供給された切り替え信号により形成するのが最も簡単である。これに替えて、入力信号レベルを検知して自動的に上記信号ＳＳＬ（／ＳＳＬ）を発生させるようにしてもよい。あるいは、ボンディングオプションにより切り替るようにすることもできる。
【０１５７】上記の実施例から得られる作用効果は、下記の通りである。
（１） 外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とすることにより、入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化を実現できるという効果が得られる。
【０１５８】（２） 上記差動増幅回路として、上記入力信号とそのロッジックスレッショルド電圧に対応した基準電圧とを受ける第１導電型の差動ＭＯＳＦＥＴのドレイン側に電流ミラー形態にされた第２導電型の負荷ＭＯＳＦＥＴを設け、上記差動ＭＯＳＦＥＴの共通化されたソース側にゲートに定電圧が供給される第１導電型の定電流ＭＯＳＦＥＴを設けて構成することにより、上記入力回路の簡素化と製品管理の取り扱いを簡便にしつつ実質的な低消費電力化を実現できることに加えて、入力信号のレベル判定を安定的に行うようにすることができるという効果が得られる。
【０１５９】（３） 上記第２導電型の負荷ＭＯＳＦＥＴに第２導電型の上記第２のスイッチＭＯＳＦＥＴを接続し、上記第１導電型の定電流ＭＯＳＦＥＴに第１導電型の上記第１のスイッチＭＯＳＦＥＴを接続することにより、上記入力回路の簡素化と製品管理の取り扱いを簡便にしつつ実質的な低消費電力化を実現できることに加えて、入力信号のレベル判定を安定的に行うようにすることができるという効果が得られる。
【０１６０】（４） 上記バイアス電圧発生回路として、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのドレインと第４ＭＯＳＦＥＴのドレインとの間に設けられた高抵抗手段とからなる直列回路を用い、上記第３ＭＯＳＦＥＴのドレインから上記第２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力し、上記第４ＭＯＳＦＥＴのドレインから上記第１スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力することにより、上記差動増幅回路を用いて上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能にしつつ、上記第１振幅入力時の動作電流を低減させることができるという効果が得られる。
【０１６１】（５） 上記高抵抗手段として、ゲートにそれぞれをオン状態にさせる動作電圧が与えられ、並列形態にされた第１導電型と第２導電型の２つのＭＯＳＦＥＴを用いることにより、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能にしつつ、上記第１振幅入力時の差動増幅回路での動作電流を低減を効率よく行うようにすることができるという効果が得られる。
【０１６２】（６） 上記バイアス電圧発生回路として、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのドレインと第４ＭＯＳＦＥＴのドレインとの間に設けられた第１と第２高抵抗手段とで構成し、上記第１と第２高抵抗手段の接続点から上記第１と２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力することにより、バイアス回路の高抵抗素子のサイズを小型化できるとともに、ノードＰＩＮとＮＩＮを中間電位としてスイッチＭＯＳＦＥＴを動作させるから、ＣＭＲＲの改善が可能になるという効果が得られる。
【０１６３】（７） 上記バイアス電圧発生回路として、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の高抵抗素子を構成するＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の高抵抗素子を構成するＭＯＳＦＥＴとからなるＣＭＯＳ回路で構成することにより、バイアス回路の高抵抗素子のサイズを小型化と定数設定が容易にできるという効果が得られる。
【０１６４】（８） 上記入力回路に供給される入力信号は、クロック信号とそれに対応して供給される複数からなる入力信号とし、そのうち上記クロック信号を除く入力信号を受ける入力回路のそれぞれを上記第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴの間に設けられる高抵抗素子を構成する並列形態の２つのＭＯＳＦＥＴと、上記定電流ＭＯＳＦＥＴとを上記外部入力信号の供給が停止される所定の動作モードにおいて強制的にオフ状態にする回路と、差動増幅回路の出力信号を第１動作電圧又は第２動作電圧に固定するＭＯＳＦＥＴとを更に設けることにより、半導体集積回路装置が実質的な動作を行わないスタンバイモードでの入力回路の低消費電力化を図ることができるという効果が得られる。
【０１６５】（９） 複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭの入力回路に適用することにより、製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化を実現できるという効果が得られる。
【０１６６】（１０） 複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭの入力回路に適用し、かつ上記データ信号を受ける入力回路としては、上記第１と第２スイッチＭＯＳＦＥＴを省略することにより、入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化を実現できるという効果が得られる。
【０１６７】（１１） 外部端子から供給される入力信号を受ける入力回路として、第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、第２導電型の差動ＭＯＳＦＥＴ、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路及び出力信号を形成するインバータ回路とを組み合わせ、上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給することにより、出力に影響するフローテイングノードの発生することなく遅延時間のばらつきが小さくて、素子の微細化にも適合して安定した入出力伝達特性を得ることができるという効果が得られる。
【０１６８】（１２） 上記第１差動増幅回路に第２導電型からなる電流ミラー形態の第１負荷回路を設け、上記第２差動増幅回路に第１導電型からなる電流ミラー形態の第２負荷回路を設け、上記第１の負荷回路と第１動作電圧との間に、第２導電型の第３ＭＯＳＦＥＴを設け、上記第２の負荷回路と第２動作電圧との間に、第１導電型の第４ＭＯＳＦＥＴを設け、パワーダウン信号により、上記第１ないし第４ＭＯＳＦＥＴのいずれかをオフ状態にし、上記出力端子を上記パワーダウン信号によりオン状態にされるＭＯＳＦＥＴによって上記第１又は第２動作電圧に固定することにより、パワーダウンモードでの低消費電力化と出力信号の安定化を図ることができるという効果が得られる。
【０１６９】（１３） 上記第１と第２ＭＯＳＦＥＴのゲートには、上記インバータ回路の出力信号を帰還し、上記パワーダウン信号により固定電位にされた出力端子の信号を受けるインバータ回路の出力信号によりオン状態にされる第１又は第２ＭＯＳＦＥＴに対応された上記第３又は第４ＭＯＳＦＥＴのいずれかを、上記パワーダウン信号によりオフ状態にさせることにより、ＬＶＴＴＬ入力時の待機電流を小さく、遅延時間のばらつきが小さしつつ、パワーダウンモードでの低消費電力化と出力信号の安定化を図ることができるという効果が得られる。
【０１７０】（１４） 上記入力信号を受け、その信号レベルが上記第１と第２の電源電圧の中心電圧付近にあるときに上記第１と第２ＭＯＳＦＥＴをオン状態にし、その入力信号が所定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２ＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を発生するバイアス電圧発生回路を更に備え、上記第１動作電圧と第２動作電圧に対応した比較的大きな信号振幅とされた第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した比較的小さな第２振幅の入力信号の双方の入力信号の供給を可能とすることにより、入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、低消費電力化と出力に影響するフローテイングノードを防止し遅延時間のばらつきが小さくすることができるという効果が得られる。
【０１７１】（１５） 上記第１と第２ＭＯＳＦＥＴは、上記第１振幅の入力信号が供給される第１動作モードに対応したＭＯＳＦＥＴと、上記第２振幅の入力信号が供給される第２動作モードに対応したＭＯＳＦＥＴとの並列回路とし、上記第１動作モードに対応したＭＯＳＦＥＴのゲートには、上記バイアス電圧発生回路で形成された制御信号を供給し、上記第２動作モードに対応したＭＯＳＦＥＴのゲートには、上記インバータ回路の出力信号を帰還することにより、それぞれの動作モードに対応した動作を行わせることができるという効果が得られる。
【０１７２】（１６） 上記バイアス電圧発生回路として、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第２導電型の第５ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第１導電型の第６ＭＯＳＦＥＴと、上記第５ＭＯＳＦＥＴのドレインと第６ＭＯＳＦＥＴのドレインとの間に設けられた第１と第２高抵抗手段とを用たＣＭＯＳ回路とすることにより、定数設定が容易にできるという効果が得られる。
【０１７３】（１７） 複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭの入力回路に適用することにより、製品管理の取り扱いを簡便にしつつ、低消費電力化出力に影響するフローテイングノードの発生することなく、遅延時間のばらつきが小さくすることができるという効果が得られる。
【０１７４】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図２３R>３又は図２４に示したダイナミック型ＲＡＭにおいてメモリアレイ、サブアレイ及びサブワードドライバの構成は、種々の実施形態を採ることができるし、ダイナミック型ＲＡＭの入出力インターフェイスは、シンクロナス仕様の他にランバス仕様等に適合したもの等種々の実施形態を採ることができるものである。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。
【０１７５】半導体集積回路装置は、前記のようなＤＲＡＭの他にスタティック型ＲＡＭやＥＰＲＯＭ、あるいはＥＥＰＲＯＭのような読み出し専用メモリ、あるいはマイクロプロセッサのようなデジタル集積回路であってもよい。この発明は、ＬＶＴＴＬ、ＬＶＣＭＯＳあるいはＳＳＴＬのようなインターフェイスで接続される各種半導体集積回路装置に広く利用できる。
【０１７６】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とすることにより、入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化を実現できる。
【０１７７】本願において開示される発明のうち他の代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部端子から供給される入力信号を受ける入力回路として、第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、第２導電型の差動ＭＯＳＦＥＴ、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路及び出力信号を形成するインバータ回路とを組み合わせ、上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給することにより、出力に影響するフローテイングノードの発生することなく、遅延時間のばらつきが小さくすることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に設けられる入力回路の一実施例を示す構成図である。
【図２】この発明に係る入力回路の一実施例を示す回路図である。
【図３】図２のバイアス電圧発生回路の入出力電圧特性図である。
【図４】図２の入力回路のシミュレーション結果を示す波形図である。
【図５】この発明に係るに入力回路の動作の一例を示す波形図である。
【図６】この発明に係る入力電圧トラッキング型バイアス電圧発生回路の他の一実施例を示す回路図である。
【図７】この発明に係る入力電圧トラッキング型バイアス電圧発生回路の更に他の一実施例を示す回路図である。
【図８】この発明に係る入力回路の他の一実施例を示す回路図である。
【図９】図７の入力電圧トラッキング型バイアス電圧発生回路の入出力電圧特性図である。
【図１０】この発明に係る入力回路の更に他の一実施例を示す回路図である。
【図１１】図８の入力回路の動作の一例を説明するための波形図である。
【図１２】この発明に係る入力回路の更に一実施例を示す回路図である。
【図１３】この発明に係る入力回路のＳＳＴＬインターフェイス時の動作を説明するための特性図である。
【図１４】この発明に係る入力回路のＬＶＴＴＬインターフェイス時の動作を説明するための特性図である。
【図１５】この発明に係る入力回路の更に一実施例を示す回路図である。
【図１６】図１２の入力回路に用いられる信号発生回路の一実施例を示す回路図である。
【図１７】図１５の入力回路に用いられる信号発生回路の一実施例を示す回路図である。
【図１８】この発明に係る入力回路の更に一実施例を示す回路図である。
【図１９】この発明に係る入力回路の更に一実施例を示す回路図である。
【図２０】この発明に係る入力回路の更に一実施例を示す回路図である。
【図２１】この発明に係る入力回路の更に一実施例を示す回路図である。
【図２２】この発明に係る入力回路の更に一実施例を示す回路図である。
【図２３】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２４】この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にしたアドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【図２５】この発明が適用されるＳＤＲＡＭの一実施例を示す全体ブロック図である。
【図２６】本発明が適用されるマイクロコンピータシステムの一実施例を示すブロック図である。
【図２７】この発明に係る半導体集積回路装置における出力回路の一実施例を示す回路図である。
【符号の説明】
ＥＳＤ…静電保護回路、ＶＴＢＧ…バイアス電圧発生回路、ＰＩＮ，ＮＩＮ…ノード、Ｑ１〜Ｑ１９…ＭＯＳＦＥＴ、ＩＶ１〜ＩＶ４，ＩＮＶ…インバータ回路、ＮＭＯＳ−ＡＭＰ…ＮＭＯＳ入力の差動アンプ、ＰＭＯＳ−ＡＭＰ…ＰＭＯＳ入力の差動アンプ、ＬＶＣ１，ＬＶＣ２…レベル変換回路、ＮＡＧ１…ナンドゲート回路、ＮＯＧ１…ノアゲート回路、ＭＳ１〜ＭＳ１３…スイッチ、ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥＤ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリデコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＭＷＤ…メインワードドライバ、１１，１２…デコーダ，メインワードドライバ、１５…サブアレイ、１６…センスアンプ、１７…サブワードドライバ、１８…クロスエリア、５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、１０…モードレジスタ、２０…コマンドデコーダ、３０…タイミング発生回路、３０…クロックバッファ、２００Ａ〜２００Ｄ…メモリアレイ、２０１Ａ〜２０１Ｄ…ロウデコーダ、２０２Ａ〜２０２Ｄ…センスアンプ及びカラム選択回路、２０３Ａ〜２０３Ｄ…カラムデコーダ、２０５…カラムアドレスバッファ、２０６…ロウアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントローラ、２１０…入力バッファ、２１１…出力バッファ、２１２Ａ〜Ｄ…メインアンプ、２１３…ラッチ／レジスタ、２１４Ａ〜Ｄ…ライトバッファ。
【特許請求の範囲】
【請求項１】 外部端子から供給される入力信号を受ける差動増幅回路と、上記差動増幅回路に第１の動作電圧を供給する第１スイッチＭＯＳＦＥＴと、上記差動増幅回路に第２の動作電圧を供給する第２スイッチＭＯＳＦＥＴと、上記入力信号を受け、その入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が所定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を発生するバイアス電圧発生回路とからなる入力回路を備え、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能にしてなることを特徴とする半導体集積回路装置。
【請求項２】 請求項１において、上記差動増幅回路は、上記入力信号とそのロジックスレッショルド電圧に対応した基準電圧とを受ける第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴのドレイン側に設けられ、電流ミラー形態にされた第２導電型の負荷ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソース側に設けられ、ゲートに定電圧が供給される第１導電型の定電流ＭＯＳＦＥＴから構成されることを特徴とする半導体集積回路装置。
【請求項３】 請求項２において、上記第２のスイッチＭＯＳＦＥＴは、上記第２導電型の負荷ＭＯＳＦＥＴに接続されてなる第２導電型のＭＯＳＦＥＴにより構成され、上記第１のスイッチＭＯＳＦＥＴは、上記第１導電型の定電流ＭＯＳＦＥＴに接続されてなる第１導電型のＭＯＳＦＥＴにより構成されることを特徴とする半導体集積回路装置。
【請求項４】 請求項１ないし請求項３のいずれかにおいて、上記バイアス電圧発生回路は、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのドレインと第４ＭＯＳＦＥＴのドレインとの間に設けられた高抵抗手段とからなり、上記第３ＭＯＳＦＥＴのドレインから上記第２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力し、上記第４ＭＯＳＦＥＴのドレインから上記第１スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。
【請求項５】 請求項４において、上記高抵抗手段は、ゲートにそれぞれをオン状態にさせる動作電圧が与えられ、並列形態にされた第１導電型と第２導電型の２つのＭＯＳＦＥＴから構成されることを特徴とする半導体集積回路装置。
【請求項６】 請求項１ないし請求項３のいずれかにおいて、上記バイアス電圧発生回路は、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのドレインと第４ＭＯＳＦＥＴのドレインとの間に設けられた第１と第２高抵抗手段とからなり、上記第１と第２高抵抗手段の接続点から上記第１と２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。
【請求項７】 請求項１ないし請求項３のいずれかにおいて、上記バイアス電圧発生回路は、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の高抵抗素子を構成するＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の高抵抗素子を構成するＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのドレインから上記第２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力し、上記第４ＭＯＳＦＥＴのドレインから上記第１スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。
【請求項８】 請求項５において、上記入力信号は、クロック信号とそれに対応して供給される複数からなる入力信号からなり、上記クロック信号を除く入力信号を受ける複数の入力回路のそれぞれは、上記第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴの間に設けられる高抵抗素子を構成する並列形態の２つのＭＯＳＦＥＴと、上記定電流ＭＯＳＦＥＴとを上記外部入力信号の供給が停止される所定の動作モードにおいて強制的にオフ状態にする回路と、差動増幅回路の出力信号を第１動作電圧又は第２動作電圧に固定するＭＯＳＦＥＴとを更に備えてなることを特徴とする半導体集積回路装置。
【請求項９】 請求項１ないし請求項７のいずれかにおいて、上記半導体集積回路装置は、複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭを構成するものであることを特徴とする半導体集積回路装置。
【請求項１０】 請求項８において、上記半導体集積回路装置は、複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭを構成するものであり、上記データ信号を受ける入力回路は、上記第１と第２スイッチＭＯＳＦＥＴが省略されるものであることを特徴とする半導体集積回路装置。
【請求項１１】 第１入力端子及び第１出力端子を備えた差動増幅回路と、上記差動増幅回路に第１電源電圧を供給する第１スイッチＭＯＳＦＥＴと、上記差動増幅回路に第１２源電圧を供給する第２スイッチＭＯＳＦＥＴと、上記第１入力端子に供給される入力信号に応じて、上記第１スイッチＭＯＳＦＥＴ及び第２スイッチＭＯＳＦＥＴを制御する制御回路とを備え、上記第１電源電圧に対応するハイレベル信号及び上記第２電源電圧に対応するロウレベル信号のいずれかが上記第１入力端子に供給されることにより、それぞれ対応する出力信号が上記第１出力端子から得られ、上記ハイレベル信号が上記第１入力端子に供給されることに応じて、上記第１スイッチＭＯＳＦＥＴと上記第２スイッチＭＯＳＦＥＴの一方がオン状態、他方がオフ状態とされ、上記ロウレベル信号が上記第１入力端子に供給されることに応じて、上記第１スイッチＭＯＳＦＥＴと上記第２スイッチＭＯＳＦＥＴの上記一方がオフ状態、他方がオン状態とされ、上記制御回路は、それぞれのゲートが接続され、かつそれぞれのドレインが接続されたＰチャンネル型出力ＭＯＳＦＥＴとＮチャンネル型出力ＭＯＳＦＥＴを備え、上記ハイレベル信号及び上記ロウレベル信号のいずれかが上記ゲートに供給されることにより、それぞれ対応する一方の出力ＭＯＳＦＥＴがオン状態、他方の出力ＭＯＳＦＥＴがオフ状態とされることを特徴とする半導体集積回路装置。
【請求項１２】 第１入力端子及び第１出力端子を備えた差動増幅回路と、上記差動増幅回路に第１電源電圧を供給する第１スイッチＭＯＳＦＥＴと、上記差動増幅回路に第２電源電圧を供給する第２スイッチＭＯＳＦＥＴと、上記第１入力端子に供給される入力信号に応じて、上記第１スイッチＭＯＳＦＥＴ及び第２スイッチＭＯＳＦＥＴを制御する制御回路とを備え、上記第１電源電圧に対応する第１ハイレベル信号及び上記第２電源電圧に対応する第１ロウレベル信号からなる第１振幅信号が上記第１入力端子に供給されることにより、それぞれ対応する出力信号が上記第１出力端子から得られ、上記第１ハイレベル信号が上記第１入力端子に供給されることに応じて、上記第１スイッチＭＯＳＦＥＴと上記第２スイッチＭＯＳＦＥＴの一方がオン状態、他方がオフ状態とされ、上記第１ロウレベル信号が上記第１入力端子に供給されることに応じて、上記第１スイッチＭＯＳＦＥＴと上記第２スイッチＭＯＳＦＥＴの上記一方がオフ状態、他方がオン状態とされ、上記第１ハイレベル信号より低い第２ハイレベル信号と上記第１ロウレベル信号より高い第２ロウレベル信号からなる第２振幅信号が上記第１入力端子に供給されることに応じて、上記第１スイッチＭＯＳＦＥＴと上記第２スイッチＭＯＳＦＥＴが共にオン状態とされることを特徴とする半導体集積回路装置。
【請求項１３】 請求項１２において、上記制御回路は、それぞれのゲートが接続され、かつそれぞれのドレインが接続されたＰチャンネル型出力ＭＯＳＦＥＴとＮチャンネル型出力ＭＯＳＦＥＴを備え、上記ハイレベル信号及び上記ロウレベル信号のいずれかが上記ゲートに供給されることにより、それぞれ対応する一方の出力ＭＯＳＦＥＴがオン状態、他方の出力ＭＯＳＦＥＴがオフ状態とされることを特徴とする半導体集積回路装置。
【請求項１４】 第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、第２導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路と、出力信号を形成するインバータ回路とを備え、上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、 上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給してなる入力回路を含むことを特徴とする半導体集積回路装置。
【請求項１５】 請求項１４において、上記第１差動増幅回路は、上記差動ＭＯＳＦＥＴのドレインに第２導電型からなる電流ミラー形態の第１負荷回路が設けられ、上記第２差動増幅回路は、上記差動ＭＯＳＦＥＴのドレインに第１導電型からなる電流ミラー形態の第２負荷回路が設けられ、上記第１と第２負荷回路の出力端子が接続されてなることを特徴とする半導体集積回路装置。
【請求項１６】 請求項１５において、上記第１の負荷回路と第１動作電圧との間には、第２導電型の第３ＭＯＳＦＥＴが設けられ、上記第２の負荷回路と第２動作電圧との間には、第１導電型の第４ＭＯＳＦＥＴが設けられ、パワーダウン信号により、上記第１ないし第４ＭＯＳＦＥＴのいずれかがオフ状態にされ、上記出力端子は上記パワーダウン信号によりオン状態にされるＭＯＳＦＥＴによって上記第１又は第２動作電圧に固定されることを特徴とする半導体集積回路装置。
【請求項１７】 請求項１６において、上記第１と第２ＭＯＳＦＥＴのゲートには、上記インバータ回路の出力信号が帰還され、上記パワーダウン信号により固定電位にされた出力端子の信号を受けるインバータ回路の出力信号によりオン状態にされる第１又は第２ＭＯＳＦＥＴに対応された上記第３又は第４ＭＯＳＦＥＴのいずれかは、上記パワーダウン信号によりオフ状態にされるものであることを特徴とする半導体集積回路装置。
【請求項１８】 請求項１６において、上記入力信号を受け、その信号レベルが上記第１と第２の電源電圧の中心電圧付近にあるときに上記第１と第２ＭＯＳＦＥＴをオン状態にし、その入力信号が所定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２ＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を発生するバイアス電圧発生回路を更に備えてなり、上記第１動作電圧と第２動作電圧に対応した比較的大きな信号振幅とされた第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した比較的小さな第２振幅の入力信号の双方の入力信号の供給を可能にしてなることを特徴とする半導体集積回路装置。
【請求項１９】 請求項１８において、上記第１と第２ＭＯＳＦＥＴは、上記第１振幅の入力信号が供給される第１動作モードに対応したＭＯＳＦＥＴと、上記第２振幅の入力信号が供給される第２動作モードに対応したＭＯＳＦＥＴとの並列回路を含み、上記第１動作モードに対応したＭＯＳＦＥＴのゲートには、上記バイアス電圧発生回路で形成された制御信号が供給され、上記第２動作モードに対応したＭＯＳＦＥＴのゲートには、上記インバータ回路の出力信号が帰還されるものであることを特徴とする半導体集積回路装置。
【請求項２０】 請求項１９において、上記バイアス電圧発生回路は、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第２導電型の第５ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第１導電型の第６ＭＯＳＦＥＴと、上記第５ＭＯＳＦＥＴのドレインと第６ＭＯＳＦＥＴのドレインとの間に設けられた第１と第２高抵抗手段とからなり、上記第１と第２高抵抗手段の接続点から上記制御電圧を形成してなることを特徴とする半導体集積回路装置。
【請求項２１】 請求項１４から請求項２０のいずれかにおいて、上記半導体集積回路装置は、複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭを構成するものであることを特徴とする半導体集積回路装置。
【請求項１】 外部端子から供給される入力信号を受ける差動増幅回路と、上記差動増幅回路に第１の動作電圧を供給する第１スイッチＭＯＳＦＥＴと、上記差動増幅回路に第２の動作電圧を供給する第２スイッチＭＯＳＦＥＴと、上記入力信号を受け、その入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が所定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を発生するバイアス電圧発生回路とからなる入力回路を備え、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能にしてなることを特徴とする半導体集積回路装置。
【請求項２】 請求項１において、上記差動増幅回路は、上記入力信号とそのロジックスレッショルド電圧に対応した基準電圧とを受ける第１導電型の差動ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴのドレイン側に設けられ、電流ミラー形態にされた第２導電型の負荷ＭＯＳＦＥＴと、上記差動ＭＯＳＦＥＴの共通化されたソース側に設けられ、ゲートに定電圧が供給される第１導電型の定電流ＭＯＳＦＥＴから構成されることを特徴とする半導体集積回路装置。
【請求項３】 請求項２において、上記第２のスイッチＭＯＳＦＥＴは、上記第２導電型の負荷ＭＯＳＦＥＴに接続されてなる第２導電型のＭＯＳＦＥＴにより構成され、上記第１のスイッチＭＯＳＦＥＴは、上記第１導電型の定電流ＭＯＳＦＥＴに接続されてなる第１導電型のＭＯＳＦＥＴにより構成されることを特徴とする半導体集積回路装置。
【請求項４】 請求項１ないし請求項３のいずれかにおいて、上記バイアス電圧発生回路は、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのドレインと第４ＭＯＳＦＥＴのドレインとの間に設けられた高抵抗手段とからなり、上記第３ＭＯＳＦＥＴのドレインから上記第２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力し、上記第４ＭＯＳＦＥＴのドレインから上記第１スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。
【請求項５】 請求項４において、上記高抵抗手段は、ゲートにそれぞれをオン状態にさせる動作電圧が与えられ、並列形態にされた第１導電型と第２導電型の２つのＭＯＳＦＥＴから構成されることを特徴とする半導体集積回路装置。
【請求項６】 請求項１ないし請求項３のいずれかにおいて、上記バイアス電圧発生回路は、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのドレインと第４ＭＯＳＦＥＴのドレインとの間に設けられた第１と第２高抵抗手段とからなり、上記第１と第２高抵抗手段の接続点から上記第１と２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。
【請求項７】 請求項１ないし請求項３のいずれかにおいて、上記バイアス電圧発生回路は、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の第３ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の高抵抗素子を構成するＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第２導電型の第４ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第１導電型の高抵抗素子を構成するＭＯＳＦＥＴと、上記第３ＭＯＳＦＥＴのドレインから上記第２スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力し、上記第４ＭＯＳＦＥＴのドレインから上記第１スイッチＭＯＳＦＥＴのゲートに供給される制御電圧を出力してなることを特徴とする半導体集積回路装置。
【請求項８】 請求項５において、上記入力信号は、クロック信号とそれに対応して供給される複数からなる入力信号からなり、上記クロック信号を除く入力信号を受ける複数の入力回路のそれぞれは、上記第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴの間に設けられる高抵抗素子を構成する並列形態の２つのＭＯＳＦＥＴと、上記定電流ＭＯＳＦＥＴとを上記外部入力信号の供給が停止される所定の動作モードにおいて強制的にオフ状態にする回路と、差動増幅回路の出力信号を第１動作電圧又は第２動作電圧に固定するＭＯＳＦＥＴとを更に備えてなることを特徴とする半導体集積回路装置。
【請求項９】 請求項１ないし請求項７のいずれかにおいて、上記半導体集積回路装置は、複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭを構成するものであることを特徴とする半導体集積回路装置。
【請求項１０】 請求項８において、上記半導体集積回路装置は、複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭを構成するものであり、上記データ信号を受ける入力回路は、上記第１と第２スイッチＭＯＳＦＥＴが省略されるものであることを特徴とする半導体集積回路装置。
【請求項１１】 第１入力端子及び第１出力端子を備えた差動増幅回路と、上記差動増幅回路に第１電源電圧を供給する第１スイッチＭＯＳＦＥＴと、上記差動増幅回路に第１２源電圧を供給する第２スイッチＭＯＳＦＥＴと、上記第１入力端子に供給される入力信号に応じて、上記第１スイッチＭＯＳＦＥＴ及び第２スイッチＭＯＳＦＥＴを制御する制御回路とを備え、上記第１電源電圧に対応するハイレベル信号及び上記第２電源電圧に対応するロウレベル信号のいずれかが上記第１入力端子に供給されることにより、それぞれ対応する出力信号が上記第１出力端子から得られ、上記ハイレベル信号が上記第１入力端子に供給されることに応じて、上記第１スイッチＭＯＳＦＥＴと上記第２スイッチＭＯＳＦＥＴの一方がオン状態、他方がオフ状態とされ、上記ロウレベル信号が上記第１入力端子に供給されることに応じて、上記第１スイッチＭＯＳＦＥＴと上記第２スイッチＭＯＳＦＥＴの上記一方がオフ状態、他方がオン状態とされ、上記制御回路は、それぞれのゲートが接続され、かつそれぞれのドレインが接続されたＰチャンネル型出力ＭＯＳＦＥＴとＮチャンネル型出力ＭＯＳＦＥＴを備え、上記ハイレベル信号及び上記ロウレベル信号のいずれかが上記ゲートに供給されることにより、それぞれ対応する一方の出力ＭＯＳＦＥＴがオン状態、他方の出力ＭＯＳＦＥＴがオフ状態とされることを特徴とする半導体集積回路装置。
【請求項１２】 第１入力端子及び第１出力端子を備えた差動増幅回路と、上記差動増幅回路に第１電源電圧を供給する第１スイッチＭＯＳＦＥＴと、上記差動増幅回路に第２電源電圧を供給する第２スイッチＭＯＳＦＥＴと、上記第１入力端子に供給される入力信号に応じて、上記第１スイッチＭＯＳＦＥＴ及び第２スイッチＭＯＳＦＥＴを制御する制御回路とを備え、上記第１電源電圧に対応する第１ハイレベル信号及び上記第２電源電圧に対応する第１ロウレベル信号からなる第１振幅信号が上記第１入力端子に供給されることにより、それぞれ対応する出力信号が上記第１出力端子から得られ、上記第１ハイレベル信号が上記第１入力端子に供給されることに応じて、上記第１スイッチＭＯＳＦＥＴと上記第２スイッチＭＯＳＦＥＴの一方がオン状態、他方がオフ状態とされ、上記第１ロウレベル信号が上記第１入力端子に供給されることに応じて、上記第１スイッチＭＯＳＦＥＴと上記第２スイッチＭＯＳＦＥＴの上記一方がオフ状態、他方がオン状態とされ、上記第１ハイレベル信号より低い第２ハイレベル信号と上記第１ロウレベル信号より高い第２ロウレベル信号からなる第２振幅信号が上記第１入力端子に供給されることに応じて、上記第１スイッチＭＯＳＦＥＴと上記第２スイッチＭＯＳＦＥＴが共にオン状態とされることを特徴とする半導体集積回路装置。
【請求項１３】 請求項１２において、上記制御回路は、それぞれのゲートが接続され、かつそれぞれのドレインが接続されたＰチャンネル型出力ＭＯＳＦＥＴとＮチャンネル型出力ＭＯＳＦＥＴを備え、上記ハイレベル信号及び上記ロウレベル信号のいずれかが上記ゲートに供給されることにより、それぞれ対応する一方の出力ＭＯＳＦＥＴがオン状態、他方の出力ＭＯＳＦＥＴがオフ状態とされることを特徴とする半導体集積回路装置。
【請求項１４】 第１導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第１導電型の第１ＭＯＳＦＥＴとを含む第１差動増幅回路と、第２導電型の差動ＭＯＳＦＥＴと、その共通ソースに設けられて動作電流を形成する第２導電型の第２ＭＯＳＦＥＴとを含む第２差動増幅回路と、出力信号を形成するインバータ回路とを備え、上記第１と第２差動増幅回路の一方の入力端子に外部端子から入力信号を供給し、 上記第１と第２差動増幅回路の他方の入力端子に上記入力信号のハイレベルとロウレベルのほぼ中間電位にされた基準電圧を供給し、上記第１と第２差動増幅回路の互いに同相とされた出力信号を合成して上記インバータ回路の入力端子に供給してなる入力回路を含むことを特徴とする半導体集積回路装置。
【請求項１５】 請求項１４において、上記第１差動増幅回路は、上記差動ＭＯＳＦＥＴのドレインに第２導電型からなる電流ミラー形態の第１負荷回路が設けられ、上記第２差動増幅回路は、上記差動ＭＯＳＦＥＴのドレインに第１導電型からなる電流ミラー形態の第２負荷回路が設けられ、上記第１と第２負荷回路の出力端子が接続されてなることを特徴とする半導体集積回路装置。
【請求項１６】 請求項１５において、上記第１の負荷回路と第１動作電圧との間には、第２導電型の第３ＭＯＳＦＥＴが設けられ、上記第２の負荷回路と第２動作電圧との間には、第１導電型の第４ＭＯＳＦＥＴが設けられ、パワーダウン信号により、上記第１ないし第４ＭＯＳＦＥＴのいずれかがオフ状態にされ、上記出力端子は上記パワーダウン信号によりオン状態にされるＭＯＳＦＥＴによって上記第１又は第２動作電圧に固定されることを特徴とする半導体集積回路装置。
【請求項１７】 請求項１６において、上記第１と第２ＭＯＳＦＥＴのゲートには、上記インバータ回路の出力信号が帰還され、上記パワーダウン信号により固定電位にされた出力端子の信号を受けるインバータ回路の出力信号によりオン状態にされる第１又は第２ＭＯＳＦＥＴに対応された上記第３又は第４ＭＯＳＦＥＴのいずれかは、上記パワーダウン信号によりオフ状態にされるものであることを特徴とする半導体集積回路装置。
【請求項１８】 請求項１６において、上記入力信号を受け、その信号レベルが上記第１と第２の電源電圧の中心電圧付近にあるときに上記第１と第２ＭＯＳＦＥＴをオン状態にし、その入力信号が所定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２ＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を発生するバイアス電圧発生回路を更に備えてなり、上記第１動作電圧と第２動作電圧に対応した比較的大きな信号振幅とされた第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した比較的小さな第２振幅の入力信号の双方の入力信号の供給を可能にしてなることを特徴とする半導体集積回路装置。
【請求項１９】 請求項１８において、上記第１と第２ＭＯＳＦＥＴは、上記第１振幅の入力信号が供給される第１動作モードに対応したＭＯＳＦＥＴと、上記第２振幅の入力信号が供給される第２動作モードに対応したＭＯＳＦＥＴとの並列回路を含み、上記第１動作モードに対応したＭＯＳＦＥＴのゲートには、上記バイアス電圧発生回路で形成された制御信号が供給され、上記第２動作モードに対応したＭＯＳＦＥＴのゲートには、上記インバータ回路の出力信号が帰還されるものであることを特徴とする半導体集積回路装置。
【請求項２０】 請求項１９において、上記バイアス電圧発生回路は、上記入力信号がゲートに供給され、ソースに上記第１動作電圧が供給された第２導電型の第５ＭＯＳＦＥＴと、上記入力信号がゲートに供給され、ソースに上記第２動作電圧が供給された第１導電型の第６ＭＯＳＦＥＴと、上記第５ＭＯＳＦＥＴのドレインと第６ＭＯＳＦＥＴのドレインとの間に設けられた第１と第２高抵抗手段とからなり、上記第１と第２高抵抗手段の接続点から上記制御電圧を形成してなることを特徴とする半導体集積回路装置。
【請求項２１】 請求項１４から請求項２０のいずれかにおいて、上記半導体集積回路装置は、複数のワード線及びそれらと交差するように配置された複数のビット線と、上記複数のワード線と複数のビット線との所定の交点に設けられ、対応するワード線にゲートが接続されたアドレス選択ＭＯＳＦＥＴと、対応するビット線と所定の電位との間に上記アドレス選択ＭＯＳＦＥＴを介して接続される記憶キャパシタとからなるメモリセルを備えたダイナミック型ＲＡＭを構成するものであることを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図８】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１９】
【図２１】
【図２５】
【図１８】
【図２０】
【図２２】
【図２３】
【図２６】
【図２４】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図９】
【図８】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１９】
【図２１】
【図２５】
【図１８】
【図２０】
【図２２】
【図２３】
【図２６】
【図２４】
【図２７】
【公開番号】特開２０００−３０６３８２（Ｐ２０００−３０６３８２Ａ）
【公開日】平成１２年１１月２日（２０００．１１．２）
【国際特許分類】
【出願番号】特願平１１−２１０２７０
【出願日】平成１１年７月２６日（１９９９．７．２６）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成１２年１１月２日（２０００．１１．２）
【国際特許分類】
【出願日】平成１１年７月２６日（１９９９．７．２６）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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