説明

半導体集積回路装置

【課題】マルチドメイン構成の半導体集積回路装置における効率的な電源制御を行い、低消費電力化を実現する。
【解決手段】割り込み信号Wakeupが入力されると、システムコントローラ5は、該当するスイッチ制御部4にウェイクアップの指示を行う。このとき、システムコントローラ5は、電源供給を行うコア電源領域に従属する下の階層に属するコア電源領域から順番に電源供給されるように制御する。システムコントローラ5はスイッチ制御部4に電源スイッチ投入要求信号pctmscを出力する。スイッチ制御部4は、電源用スイッチ3をONし、電源投入完了信号pswackをシステムコントローラ5に返信する。同様に、システムコントローラ5は、従属関係にあるコア電源領域に対して下の階層から上の階層にかけて1つずつ電源を供給する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路装置の低消費電力化技術に関し、特に、マルチドメイン構成の半導体集積回路装置における消費電力の低減に有効な技術に関する。
【背景技術】
【0002】
近年、移動体通信の1つとして、携帯電話が広く普及しており、その機能に対しても多様性が求められている。たとえば、携帯電話に用いられる半導体集積回路装置では、低消費電力化の要求が非常に強くなっている。
【0003】
この種の半導体集積回路装置における低消費電力化技術としては、たとえば、コア電源領域を分割し、その分割された領域毎に電源のON/OFFを制御するものが知られている。
【0004】
本発明者が検討したところによれば、電源のON/OFF制御には、R−standbyモードとU−standbyモードの2つのモードをサポートしているものがある。
【0005】
R−standbyモードとは、内蔵RAM(Random Access Memory)、および電源供給復帰後一部のレジスタの内容を電源遮断前の状態に復帰させるバックアップモジュール以外のすべての領域(機能モジュール)の電源をOFFし、外部からの割り込みによって速やかな状態復帰が可能な動作モードである。
【0006】
このR−standbyモード時において、内蔵RAMは、Resumeモード(内容保持可能、アクセス負荷の低リーク電流状態)となる制御がなされている。
【0007】
また、U−standbyモードは、I/O(Input/Output)、電源制御回路を除くすべての領域の電源をOFFし、電源復帰後は、パワーオンリセット状態として振る舞う動作モードである。
【発明の開示】
【発明が解決しようとする課題】
【0008】
ところが、上記のような低消費電力化技術では、次のような問題点があることが本発明者により見い出された。
【0009】
携帯電話に用いられる半導体集積回路装置では、たとえば、3つのCPUを備え、それぞれ別の半導体集積回路装置で構成されたマルチドメイン構成を有したデータ処理システムがある。この場合、たとえば、任意のドメインのみがON状態(たとえば、データ処理を実行する状態)となり、残りのドメインがOFF状態(たとえば、データ処理を実行していない状態)となるといった使用状態になることが考えられる。
【0010】
この場合、OFF状態となっているドメインの電源供給を遮断することにより低消費電力化を図ることが考えられるが、しかしながら、上記したR−standbyモード、およびU−standbyモードでは、マルチドメイン構成の半導体集積回路装置の使用状態に合わせた複数の電源状態の制御が困難であり、効率的な低消費電力化ができないという問題がある。
【0011】
本発明の目的は、マルチドメイン構成の半導体集積回路装置における効率的な電源制御を行い、低消費電力化を実現することのできる技術を提供することにある。
【0012】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
本発明は、個別に電源電圧の供給制御される複数の電源領域を備え、複数の電源領域には機能的に関連する従属関係がそれぞれ対応付けされた半導体集積回路装置であって、任意の電源領域に電源供給を行う制御信号が出力された際に、該任意の電源領域に従属する下の階層に属する電源領域から任意の電源領域までを順番に電源電圧を供給する制御を行う電源供給制御手段を備えたものである。
【0015】
また、本願のその他の発明の概要を簡単に示す。
【0016】
本発明は、前記電源供給制御手段が、電源遮断から復帰させる割り込み信号を受け付け、受け付けた割り込み信号に応じて任意の電源領域に電源供給を行う電源スイッチ要求信号を出力する制御部と、電源領域にそれぞれ設けられ、制御部から出力された電源スイッチ要求信号に基づいて、電源領域における電源電圧の供給を制御する電源スイッチ制御部とよりなるものである。
【0017】
また、本発明は、前記電源スイッチ制御部が、電源領域と基準電位との間に接続されたスイッチと、制御部から出力された電源スイッチ要求信号に基づいて、スイッチを動作制御する信号を出力し、スイッチがONした際に電源投入完了信号を制御部に返信するスイッチ制御部とよりなるものである。
【0018】
さらに、本発明は、前記制御部が、割り込み信号に対応した任意の電源領域のフラグ情報を格納する第1のレジスタと、現在のステータスにおける各々の電源領域の電源供給状態を示すフラグ情報を格納する第2のレジスタと、第1のレジスタのフラグ情報から、電源を供給する任意の電源領域に従属する電源領域に対応するフラグ情報を、該第2のレジスタのフラグ情報に反映させて出力する補完論理部と、補完論理部から出力されたフラグ情報を格納する第3のレジスタと、該第3のレジスタのフラグ情報に基づいて、任意の電源領域に従属する下の階層に属する電源領域から任意の電源領域までを順番に電源電圧が供給されるように制御を行う電源要求論理部とを備えたものである。
【0019】
また、本発明は、前記電源供給制御手段が、任意の電源領域が電源遮断から復帰した際に、電源領域に初期化を行うダミークロック信号を供給する制御を行うものである。
【0020】
さらに、本発明は、前記電源供給制御手段が、任意の電源領域が揮発性半導体メモリを有している場合に、該揮発性半導体メモリの使用状態を判断し、非使用時に揮発性半導体メモリをレジュームモードに設定するものである。
【発明の効果】
【0021】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0022】
(1)半導体集積回路装置における消費電力の最適化を図ることが可能となる。
【0023】
(2)また、電源領域に電源電圧を供給する際の電源電圧の降下を防止することが可能となり、半導体集積回路装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【0024】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0025】
図1は、本発明の一実施の形態による半導体集積回路装置における電源供給領域を示す説明図、図2は、図1の半導体集積回路装置におけるコア電源領域の階層関係を示した説明図、図3は、図1の半導体集積回路装置に設けられた電源供給制御部の構成を示す説明図、図4は、図1の半導体集積回路装置に設けられた補完論理部に入力されるウェイクアップ信号を生成するWUCの説明図、図5は、図1の半導体集積回路装置に設けられた電源供給制御部、およびその周辺のコア電源領域の構成例を示した説明図、図6は、図5の電源供給制御部によるウェイクアップ処理のシーケンスを示すタイミングチャート、図7は、図6の電源供給制御部によるウェイクアップのシーケンスを示すフローチャート、図8は、図5の電源供給制御部による電源遮断処理例を示すフローチャート、図9は、図5の電源供給制御部による電源遮断の説明図、図10は、図1の半導体集積回路装置におけるチップレイアウトイメージの一例を示した説明図である。
【0026】
本実施の形態において、半導体集積回路装置1は、たとえば、携帯電話などの電子システムに用いられ、マルチドメイン構成からなる。図1は、半導体集積回路装置1における電源供給領域の構成を示す説明図である。
【0027】
図示するように、半導体集積回路装置1は、機能毎にコア電源領域が、たとえば20の領域に分割されており、一部のコア電源領域に対する電源供給OFF(遮断)したまま、その他のコア電源領域に対する電源供給を行い、コア電源領域における通常の動作を可能とする。
【0028】
半導体集積回路装置1は、音声や動画などのアプリケーションを処理するアプリケーション部、移動通信における通信機能を担うベースバンド部、およびアプリケーション部とベースバンド部との共通の機能に使用される共通部、ならびにこれらアプリケーション部、ベースバンド部、共通部のコア電源領域の電源供給制御を行う電源供給制御部2からなる。
【0029】
アプリケーション部は、コア電源領域(電源領域)A1A,A1R,A2,A3,A4,AC,A4U1,A4U2にそれぞれ分割されている。ベースバンド部は、WCDMA(Wideband Code Division Multiple Access)の通信方式対応するブロック、GSM(Global System for Mobile Communication)の通信方式に対応するブロック、ならびにベースバンドにおける共通の処理を行うブロックを備えている。
【0030】
このベースバンド部は、コア電源領域(電源領域)BW1,BW2,BW3,BC,BG1,BG2,BG3,BA2,BA3,BA4,BCにそれぞれ分割されており、共通部は、コア電源領域C4,C5にそれぞれ分割されている。コア電源領域BA3には、ベースバンド処理用のCPUが配置される。
【0031】
コア電源領域A1Aは、アプリケーションの主制御を司るシステム用のCPUからなり、コア電源領域A1Rは、必要なアプリケーションを動作させるリアルタイム用のCPUからなる。
【0032】
コア電源領域A2は、BSC(Bus State Controller)、SBSC(SDRAM Bus State Controller)、DMAC(Direct Memory Access)、およびシリアルインタフェースからなる。
【0033】
BSCは、外部アドレス空間に接続されたメモリや外部デバイスなどのアクセスを制御する。SBSCは、外部アドレス空間に接続された外部メモリへのアクセスを制御する。DMACは、外部メモリ、周辺モジュール、ならびに内蔵メモリなどの間のデータ転送を行う。シリアルインタフェースは、シリアル通信のインタフェースである。
【0034】
コア電源領域A3は、MVI(Mobile Video Interface)からなり、コア電源領域A4は、MFI(Multi Functional Interface)からなる。
【0035】
MVIは、LCDCからのデータを受け取り、MVI規格に準拠したパケットを生成し、データを出力する。MFIは、ベースバンド部とアプリケーション部との相互アクセスをサポートする。
【0036】
コア電源領域ACは、CPG(Clock Pulse Genarator)からなり、コア電源領域A4U1は、LCDC(Liquid Crystal Display Controller)からなる。コア電源領域A4U2は、URAM(User RAM)からなる。
【0037】
CPGは、任意のクロックパルスを生成する。LCDCは、液晶ディスプレイにおける表示制御を司る。URAMは、SRAMなどで構成され、ユーザメモリとして用いられる。
【0038】
コア電源領域BW1は、ROM(Read Only Memory)からなり、コア電源領域BW2は、DSP(Digital Signal Processor)からなる。
【0039】
コア電源領域BW3は、RAM(Random Access Memory)からなり、コア電源領域BCは、CPGからなる。コア電源領域BG1はROMからなり、コア電源領域BG2は、DSPからなる。
【0040】
コア電源領域BG3は、RAMからなり、コア電源領域BA2は、ETM(デバッガ)からなる。コア電源領域BA3は、ベースバンド用のCPUからなり、コア電源領域BA4は、DMAシリアルインタフェースからなる。
【0041】
コア電源領域C4は、リピータからなり、コア電源領域C5は、システムコントローラSYSC(System Controller)、およびWUC(Wake Up Controller)からなる。
【0042】
ROMは、アプリケーションプログラムなどが格納される。DSPは、ベースバンド処理専用の信号処理プロセッサである。リピータは、配線長が長くなる配線の中継点である。SYSCは、コア電源領域における電源供給の制御を司る。WUCは、電源がOFFされているコア電源領域をウェイクアップさせるための外部端子や割り込み信号を検出する。
【0043】
そして、これらコア電源領域A1A,A1R,A2,A3,A4,AC,A4U1,A4U2は、電源供給制御部2によって電源供給の制御が行われる。
【0044】
図2は、コア電源領域A1A,A1R,A2,A3,A4,AC,A4U1,A4U2におけるそれぞれの階層関係を示した説明図である。
【0045】
図2の左側は、アプリケーション部のコア電源領域A1A,A1R,A2,A3,A4,AC,A4U1,A4U2の階層関係を示しており、図2の右側は、ベースバンド部におけるコア電源領域BW1,BW2,BW3,BG1,BG2,BG3,BA2,BA3,BC,BA4の階層関係を示しており、それらの下方には、共通部のコア電源領域C4,C5の階層関係を示している。
【0046】
図2の左側において、アプリケーション部の最も階層の高い位置に、アプリケーションの主制御を司るシステム用のCPUが配置されるコア電源領域A1A、必要なアプリケーションを動作させるリアルタイム用のCPUが配置されるコア電源領域A1Rがそれぞれ位置している。そして、コア電源領域A1A,A1Rの下の階層には、コア電源領域A2が位置しており、該コア電源領域A2の下の階層には、コア電源領域A3が位置し、該コア電源領域A3の下の階層には、コア電源領域ACが位置している。
【0047】
コア電源領域ACの下の階層には、コア電源領域A4が位置している。また、コア電源領域A4,A4U1,A4U2の下の階層には、共通部のコア電源領域C4位置しており、該コア電源領域C4の下の階層、すなわち最も下の階層には、コア電源領域C5が位置している。
【0048】
図2の右側において、ベースバンド部の最も階層の高い位置に、コア電源領域BW1,BG1がそれぞれ位置している。そして、コア電源領域BW1の下の階層には、コア電源領域BW2が位置しており、コア電源領域BG1の下の階層には、コア電源領域BG2が位置している。
【0049】
また、コア電源領域BA2の下の階層には、ベースバンド用のCPUが配置されるコア電源領域BA3が位置している。コア電源領域BW2,BG2の下の階層には、コア電源領域BW3,BG3がそれぞれ位置している。
【0050】
そして、コア電源領域BA3、ならびにコア電源領域BW3,BG3の下の階層には、コア電源領域BCが位置しており、該コア電源領域BCの下の階層には、コア電源領域BA4が位置している。このコア電源領域BA4の下の階層には、共通部のコア電源領域C4が位置している。
【0051】
図2における上下関係は、各コア電源領域の従属関係を示すものであり、上の階層のコア電源領域がONする際には、矢印で示された下の階層のコア電源領域にも電源供給が必要となる。各コア電源領域間に配置される機能モジュールは、データ信号、制御信号等によってそれぞれ接続されており、データ演算処理、データ転送処理等に際し、それぞれ上位と下位の機能モジュール間でアクセスを行う必要が高いため、上の階層のコア電源領域がONする際には、それに関連する下の階層のコア電源領域にも電源供給が必要となるためである。
【0052】
たとえば、アプリケーション部の最も高い階層のコア電源領域A1AがONする際には、以下矢印で示された、コア電源領域A2,A3,AC,A4,C4,C5もそれぞれON(電源供給)する必要があることを示している。
【0053】
図3は、電源供給制御部(電源供給制御手段)2の構成を示す説明図である。
【0054】
電源供給制御部2は、図示するように、電源用スイッチ(電源スイッチ制御部、スイッチ)3、スイッチ制御部(電源スイッチ制御部)4、およびコア電源領域に設けられたシステムコントローラ(制御部)5から構成されている。
【0055】
電源用スイッチ3は、コア電源領域にそれぞれ設けられており、それらコア電源領域と基準電位VSSとの間に接続されている。そして、スイッチ制御部4の制御信号に基づいて、任意のコア電源領域と基準電位VSSとを接続/非接続とすることによって電源供給のON/OFFを行う。
【0056】
スイッチ制御部4は、システムコントローラ5に接続されている。スイッチ制御部4は、各々の電源用スイッチ3にそれぞれ接続されており、システムコントローラ5からの電源スイッチ投入要求信号pctmsc(power−on request)を受けて、電源用スイッチ3のON/OFFを制御すると共に、該電源用スイッチ3がONした際に電源投入完了信号pswack(power−on acknowledge)をシステムコントローラ5に返信する。
【0057】
システムコントローラ5は、ウェイクアップコントロールレジスタ(第1のレジスタ)6、カレントステータスレジスタ(第2のレジスタ)7、補完論理部8、ネクストステータスレジスタ(第3のレジスタ)9、ならびに電源要求論理部10から構成されている。
【0058】
ウェイクアップコントロールレジスタ6は、任意のコア電源領域から出力される電源供給開始を要求する割り込み信号(ウェイクアップ信号)に応じて、電源遮断解除(電源供給開始)を行うコア電源領域を示すビットをたてる。カレントステータスレジスタ7は、現在の電源遮断解除の状態を格納する。
【0059】
補完論理部8は、ウェイクアップコントロールレジスタ6、またはWUC(図4)から出力されるウェイクアップ信号(割り込み信号)Wakeup_R,Wakeup_S,Wakeup_A,Wakeup_W,Wakeup_Gのいずれかとカレントステータスレジスタ7とのフラグから次のステータスの状態を補完し、出力する。
【0060】
この制御によって、ウェイクアップ信号の入力に従い、任意のコア電源領域の電源遮断解除を行うとともに、図2に示される従属関係のあるコア電源領域に対する電源遮断解除の制御を行うことが可能となる。
【0061】
ネクストステータスレジスタ9は、補完論理部8から出力された信号を格納する。電源要求論理部10は、ネクストステータスレジスタ9に格納された信号に基づいて、スイッチ制御部4の制御を行う。
【0062】
図4は、補完論理部8に入力されるウェイクアップ信号Wakeup_R,Wakeup_S,Wakeup_A,Wakeup_W,Wakeup_Gを出力するWUC11の説明図である。
【0063】
図4では、コア電源領域C5,BG3,BW3,A2,A4,BA4,A1Rをそれぞれ記載している。
【0064】
図示するように、ウェイクアップ信号Wakeup_R,Wakeup_S,Wakeup_A,Wakeup_W,Wakeup_Gは、コア電源領域C5に設けられたWUC11から出力される。
【0065】
WUC11は、検出回路12、マスクロジック13、および複数の論理和回路14から構成される。検出回路12は、割り込み端子から入力されるウェイクアップ起因する割り込み信号を検出する。
【0066】
マスクロジック13は、検出回路12に検出された割り込み信号、または他のコア電源領域(たとえば、GSM通信方式に対応するコア電源領域BG3からの各種割り込み信号、あるいはWCDMA通信方式に対応するコア電源領域BW3からの各種割り込み信号など)から出力される割り込み信号に基づいて、論理和回路14に制御信号を出力する。
【0067】
論理和回路14は、マスクロジック13から出力された制御信号の論理和を演算し、ウェイクアップ信号Wakeup_R,Wakeup_S,Wakeup_A,Wakeup_W,Wakeup_Gとしてシステムコントローラ5に出力する。
【0068】
図5は、電源供給制御部2、およびその周辺部(コア電源領域A1R,A1A,A2,A4,C5)の構成例を示した説明図である。
【0069】
コア電源領域A1R,A1A,A2,A4,C5には、電源電圧VDD(たとえば、1.2V程度)がそれぞれ供給されており、スイッチ制御部4には、電源電圧VCC(たとえば、3.3V程度)が供給されている。
【0070】
電源用スイッチ3は、コア電源領域A1A,A1R,A2,A3,A4,AC,A4U1,A4U2にそれぞれ設けられており、スイッチ制御部4の制御信号に基づいて、任意のコア電源領域と基準電位VSSとを接続/非接続とすることによって電源供給のON/OFFを行う。
【0071】
スイッチ制御部4は、たとえば、レベルシフタLSを介してシステムコントローラ5に接続されている。スイッチ制御部4は、各々の電源用スイッチ3に設けられており、システムコントローラ5からの電源スイッチ投入要求信号pctmscを受けて、電源用スイッチ3のON/OFFを制御すると共に、該電源用スイッチ3がONした際に電源投入完了信号pswackをシステムコントローラ5に返信する。
【0072】
各々のコア電源領域は、基準電位VSSと電源電圧VDDとが供給される電源線に接続されてなり、たとえば、上記電源用スイッチ3を介して基準電位VSSが供給される電源線に接続されている。システムコントローラ5およびスイッチ制御部4は、動作停止状態となる機能モジュールが配置されるコア電源領域に対する電源用スイッチ3をOFF状態に制御することにより、電源供給を遮断することが可能となり、低消費電力化を図ることが可能となる。
【0073】
各々のコア電源領域において、上の階層のコア電源領域から出力される論理信号が入力される入力部にラッチRが設けられている。このラッチRによって上の階層のコア電源領域がOFFとなった際に論理信号をラッチすると共に不要な信号を遮断する。
【0074】
また、コア電源領域には、バックアップラッチBR(たとえば、コア電源領域A2,A4)を備えたものもある。このバックアップラッチRBは、OFFとなった上の階層のコア電源領域から出力される論理信号をラッチし、該コア電源領域にその信号を返信し、コア電源領域がONとなった際、ONしたコア電源領域がバックアップラッチRBの論理信号を読み出し、元の状態に遷移する。
【0075】
次に、本実施の形態における電源供給制御部2の作用について説明する。
【0076】
図6の電源供給制御部2によるウェイクアップ(電源遮断解除)のシーケンスを示すタイミングチャート、および図7の電源供給制御部2によるウェイクアップ処理のフローチャートを用いて説明する。
【0077】
図6においては、上方から下方にかけて、電源電圧VCCQ,VCC,VDD、リセットクロックRCLK、割り込み端子から入力されるウェイクアップに起因する割り込み信号Wakeup、補完論理部8に入力されるノイズ除去後のウェイクアップ信号Wakeup,システムコントローラ5から出力される電源スイッチ投入要求信号pctmsc、スイッチ制御部4から出力される電源投入完了信号pswack、スイッチ制御部4から電源用スイッチ3に出力される電源スイッチ信号、システムコントローラ5から出力されるラッチRをOFFするラッチ遮断信号、システムコントローラ5からCPGに出力される内部リセット信号、CPGからコア電源領域に出力される内部リセット信号、システムコントローラ5からCPGに出力されるウェイクアップリクエスト信号、CPGから出力されるウェイクアップ完了信号、CPGから出力されるDLLクロック完了信号、CPGから出力されるPLLロック完了信号、およびCPGからシステムコントローラ5へ出力される外部発振器安定信号の各信号タイミングをそれぞれ示している。
【0078】
まず、ウェイクアップに起因する割り込み信号Wakeupが入力されると(図6(a))、システムコントローラ5は、該当するスイッチ制御部4にウェイクアップの指示(図6(b))を行う(ステップS102)。
【0079】
このステップS102の処理では、システムコントローラ5からスイッチ制御部4に対して電源スイッチ投入要求信号pctmscが出力される。このとき、システムコントローラ5は、電源供給を行うコア電源領域に従属する下の階層に属するコア電源領域から順番に電源が供給されるように制御を行う。
【0080】
たとえば、図2のコア電源領域A2に電源供給を行う場合には、該コア電源領域A2に従属する階層のうち常時電源ONのC5を除いた最も下の階層であるコア電源領域C4の電源供給を最初に行うように制御する。よって、システムコントローラ5は、コア電源領域C4に接続されているスイッチ制御部4に対して電源スイッチ投入要求信号pctmscを出力する。
【0081】
これを受けて、スイッチ制御部4は、コア電源領域C4に接続されている電源用スイッチ3をONし、該電源用スイッチ3がONした際に電源投入完了信号pswackをシステムコントローラ5に返信する。
【0082】
この電源投入完了信号pswackを受けて、システムコントローラ5は、コア電源領域C4の上の階層のコア電源領域A4の電源供給を行う。この場合も、同様に、システムコントローラ5は、コア電源領域A4に接続されているスイッチ制御部4に対して電源スイッチ投入要求信号pctmscを出力し、これを受けて、スイッチ制御部4が、コア電源領域A4に接続されている電源用スイッチ3をONし、該電源用スイッチ3がONした際に電源投入完了信号pswackをシステムコントローラ5に返信する。
【0083】
以下、同様に、図2におけるコア電源領域AC,A3,A2に対して順番に電源供給の制御を行う。
【0084】
そして、最後に電源供給されるコア電源領域A2に接続されている電源用スイッチ3がONし、スイッチ制御部4から電源投入完了信号pswackがシステムコントローラ5に返信(図6(c))されると(ステップS103)、CPGによるパワーアップ前処理(PLL動作やクロック供給など)が行われる(ステップS104)。
【0085】
このパワーアップ前処理ではシステムコントローラ5からCPGに対してウェイクアップリクエスト信号が出力(図6(d))される。このウェイクアップリクエスト信号を受けると、CPGは、該当するコア電源領域への源振クロックの供給を開始する。
【0086】
上記源振クロックとは、CPGの発振安定化前であれば外部から供給される外部クロックを源振クロックとして供給しても良いし、CPGの発振安定化前のクロックであってもよい。つまり、通常動作時に動作クロックとしてPU等他の機能モジュールに供給されるクロックである必要はなく、該当するコア電源領域に対し、一定期間動作を保証するために必要とされるクロックであれば何れの周波数のクロックを源振クロックとして供給するものであってもよい。
【0087】
そして、CPGのパワーアップ前処理が終了すると、該CPGは、ウェイクアップ完了信号をシステムコントローラ5に対して通知(図6(e))する(ステップS105)。そして、CPGによりシステムクロックの供給が開始され、ウェイクアップ処理が終了となる(ステップS106)。
【0088】
このとき、源振クロックを供給されているコア電源領域は、上記源振クロックにかわってCPGからシステムクロックを供給されるように構成されてもよいし、上記パワーアップ間処理中に必要な動作処理を終了させて、クロック供給停止状態(動作停止状態)に遷移されるように構成されてもよい。
【0089】
また、ステップS101は、割り込み信号によるウェイクアップ処理の場合であるが、レジスタ制御によるウェイクアップ処理では、まず、システムコントローラ5に設けられた電源制御セマフォレジスタの読み出しが行われ(ステップS107)、続いて、システムコントローラ5に設けられたウェイクアップレジスタの書き込みが行われる(ステップS108)。
【0090】
以下は、ステップS102〜S105と同様となる。電源制御セマフォレジスタは、システムコントローラ5に設けられており、各ドメインからの電源ON/OFFの制御を調停するレジスタである。
【0091】
次に、電源供給制御部2による電源遮断処理について、図8のフローチャート、および図9のコア電源領域における電源遮断のシーケンスの説明図を用いて説明する。
【0092】
図9では、コア電源領域C5のシステムコントローラ5、およびコア電源領域の一部(コア電源領域AC,A2,A4,BA2,BA4,BC)をそれぞれ記載している。
【0093】
まず、電源制御セマフォレジスタの読み出しを行う(ステップS201)。続いて、システムコントローラ5に設けられたパワーダウンレジスタの書き込みを行い(ステップS202)、システムコントローラ5からのパワーダウン処理が開始となる。
【0094】
このシステムコントローラ5からのパワーダウン前処理制御を受けて、CPGによるパワーダウン前処理(バス停止、クロック停止、PLL停止、該当コア電源領域リセットのアサートなど)が行われる。
【0095】
CPGによるパワーダウン前処理完了したこが通知されると(ステップS203)、システムコントローラ5から電源遮断の指示が出力される(ステップS204)。そして、該当するすべてのコア電源領域の電源が遮断される。
【0096】
この場合、システムコントローラ5は、電源遮断するコア電源領域を含めた従属するすべてのコア電源領域に接続されたスイッチ制御部4に対して電源用スイッチ3をOFFする信号を一斉に出力する。
【0097】
該当するスイッチ制御部4は、電源用スイッチ3をOFFすると共に、該電源用スイッチ3がOFFしたことを示す完了信号をシステムコントローラ5に返信する(ステップS205)。これにより、電源遮断処理が終了となる(ステップS206)。
【0098】
図10は、半導体集積回路装置1におけるチップレイアウトイメージの一例を示した説明図である。
【0099】
図10において、左上方には、スイッチ制御部4が位置しており、該スイッチ制御部4の下方には、コア電源領域ACが設けられている。コア電源領域ACの下方には、コア電源領域BCがレイアウトされている。
【0100】
スイッチ制御部4の右側には、コア電源領域C5がレイアウトされており、該コア電源領域C5の右側、および下方には、コア電源領域A2がそれぞれ位置している。コア電源領域C5の右側のコア電源領域A2の右側には、コア電源領域BW1,BW2がそれぞれレイアウトされている。
【0101】
コア電源領域C5の下方のコア電源領域A2の下方には、コア電源領域A1Aが位置しており、該コア電源領域A1Aの下方には、コア電源領域A1Rがレイアウトされている。
【0102】
コア電源領域A2,BW1,BW2の下方には、左側から右側にかけてコア電源領域BW3,BW2,BW3がそれぞれレイアウトされている。左側のコア電源領域BW3の下方には、コア電源領域BA2が位置しており、該コア電源領域BA2の右側には、コア電源領域BA3が設けられている。
【0103】
コア電源領域BA2,BA3の下方、およびコア電源領域BA3の右側には、コア電源領域BA4がそれぞれレイアウトされている。コア電源領域BA4の左側には、上方から下方にかけて、コア電源領域A2,A4がそれぞれ設けられている。
【0104】
コア電源領域A4,BA4の下方には、コア電源領域A3が設けられており、該コア電源領域A3の下方には、左側から右側にかけて、コア電源領域A4U1,A4U2がそれぞれレイアウトされている。
【0105】
コア電源領域A4U2の右側には、コア電源領域BG2,BG1がそれぞれ設けられており、該コア電源領域BG2の下方には、コア電源領域BG3がレイアウトされている。また、左側のコア電源領域C5,A2,A1A,A1R、およびコア電源領域A2,BW2,BA3,BA4,A3を上方から下方にかけて分断するように、コア電源領域C4がレイアウトされている。
【0106】
そして、これらレイアウトされた各々のコア電源領域の左右両側には、電源用スイッチ3がレイアウト(ハッチングで示す領域)されている。また、コア電源領域C5のシステムコントローラ5から出力される信号経路が長くなる場合(たとえば、システムコントローラ5からコア電源領域BG3)には、信号配線がコア電源領域C4を経由するようにレイアウトされている。
【0107】
レイアウトされたこれらコア電源領域の上方、および右側には、電源配線(VDD,VSS)がそれぞれ形成されている。
【0108】
それにより、本実施の形態によれば、半導体集積回路装置1の消費電力の最適化を行うことができる。
【0109】
また、コア電源領域のウェイクアップ(電源供給)処理において、従属したコア電源領域を階層的に電源投入するので、電源投入時の突入電流を低く抑えることが可能となり、半導体集積回路装置1におけるウェイクアップ処理時の電圧降下を防止することができる。
【0110】
また、これらレイアウトは本構成に限定されるものではなく、アクセス頻度が高い機能モジュールを配置するコア電源領域毎に隣接して配置されるものであってもよい。異なるコア電源領域に配置され、隣接した構成とすることで、機能モジュール間の信号配線長を短縮することが可能となり、さらに、コア電源領域を分離して電源遮断制御を行うことにより、動作不要のときの消費電力低減を図ることが可能となる。
【0111】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0112】
たとえば、クロック制御と電源制御とを組み合わせて簡潔な制御で消費電力の最適化を図ることも可能である。
【0113】
この場合、スタンバイに投入後、一定期間のアクセスがない場合には、自動的にコア電源領域の電源を遮断する。電源復帰による割り込み応答時間の拡大を考慮し、本モードに入らない設定も提供することによって、リアルタイム性を損なうことなく、ソフトウェアシーケンスを最小限にとどめたまま、動作電力の最適化を図ることができる。
【0114】
また、機能モジュール毎のクロック制御(モジュール停止)と電源制御とを組み合わせて、簡潔な制御で消費電力の最適化を図ることも可能である。
【0115】
半導体集積回路装置を機能モジュール毎に分割していることにより、その領域のすべての機能モジュールへのクロック供給が停止されることが機能モジュール停止の設定により判明した場合、当該領域への電源供給遮断要求を自動的に発行する。
【0116】
電源復帰に要する時間を考慮し、電源OFF要求のモードに入らない設定も提供することによって、リアルタイム性を損なうことなく、ソフトウェアがコア電源領域を意識することなく、動作電力の最適化を図ることができる。
【産業上の利用可能性】
【0117】
本発明は、半導体集積回路装置における低消費電力化技術に適している。
【図面の簡単な説明】
【0118】
【図1】本発明の一実施の形態による半導体集積回路装置における電源供給領域を示す説明図である。
【図2】図1の半導体集積回路装置におけるコア電源領域の階層関係を示した説明図である。
【図3】図1の半導体集積回路装置に設けられた電源供給制御部の構成を示す説明図である。
【図4】図1の半導体集積回路装置に設けられた補完論理部に入力されるウェイクアップ信号を生成するWUCの説明図である。
【図5】図1の半導体集積回路装置に設けられた電源供給制御部、およびその周辺のコア電源領域の構成例を示した説明図である。
【図6】図5の電源供給制御部によるウェイクアップ処理のシーケンスを示すタイミングチャートである。
【図7】図6の電源供給制御部によるウェイクアップのシーケンスを示すフローチャートである。
【図8】図5の電源供給制御部による電源遮断処理例を示すフローチャートである。
【図9】図5の電源供給制御部により電源遮断の説明図である。
【図10】図1の半導体集積回路装置におけるチップレイアウトイメージの一例を示した説明図である。
【符号の説明】
【0119】
1 半導体集積回路装置
2 電源供給制御部
3 電源用スイッチ(電源スイッチ制御部、スイッチ)
4 スイッチ制御部(電源スイッチ制御部)
5 システムコントローラ(制御部)
6 ウェイクアップコントロールレジスタ(第1のレジスタ)
7 カレントステータスレジスタ(第2のレジスタ)
8 補完論理部
9 ネクストステータスレジスタ(第3のレジスタ)
10 電源要求論理部
11 WUC
12 検出回路
13 マスクロジック
14 論理和回路
A1A,A1R,A2,A3,A4 コア電源領域(電源領域)
AC,A4U1,A4U2 コア電源領域(電源領域)
BW1,BW2,BW3,BC,BG1,BG2 コア電源領域(電源領域)
BG3,BA2,BA3,BA4,BC コア電源領域(電源領域)
C4,C5 コア電源領域
BR バックアップラッチ

【特許請求の範囲】
【請求項1】
個別に電源電圧の供給が制御される複数の電源領域を備え、
前記電源領域には、1つ以上の機能モジュールが配置されており、
複数の前記電源領域には機能的に関連する従属関係がそれぞれ対応付けされた半導体集積回路装置であって、
任意の前記電源領域に電源供給を行う制御信号が出力された際に、前記任意の電源領域に従属する下の階層に属する電源領域から前記任意の電源領域までを順番に電源電圧を供給する制御を行う電源供給制御手段を備えたことを特徴とする半導体集積回路装置。
【請求項2】
請求項1記載の半導体集積回路装置において、
前記電源供給制御手段は、
電源遮断から電源供給状態へ復帰させる割り込み信号を受け付け、受け付けた前記割り込み信号に応じて任意の前記電源領域に電源供給を行う電源スイッチ要求信号を出力する制御部と、
前記電源領域にそれぞれ設けられ、前記制御部から出力された電源スイッチ要求信号に基づいて、前記電源領域における電源電圧の供給を制御する電源スイッチ制御部とよりなることを特徴とする半導体集積回路装置。
【請求項3】
請求項2記載の半導体集積回路装置において、
前記電源スイッチ制御部は、
前記電源領域と基準電位との間に接続されたスイッチと、
前記制御部から出力された電源スイッチ要求信号に基づいて、前記スイッチを動作制御する信号を出力し、前記スイッチがONした際に電源投入完了信号を前記制御部に返信するスイッチ制御部とよりなることを特徴とする半導体集積回路装置。
【請求項4】
請求項3記載の半導体集積回路装置において、
前記制御部は、
前記割り込み信号に対応した任意の前記電源領域のフラグ情報を格納する第1のレジスタと、
現在のステータスにおける各々の前記電源領域の電源供給状態を示すフラグ情報を格納する第2のレジスタと、
前記第1のレジスタのフラグ情報から、電源を供給する任意の前記電源領域に従属する前記電源領域に対応するフラグ情報を、前記第2のレジスタのフラグ情報に反映させて出力する補完論理部と、
前記補完論理部から出力されたフラグ情報を格納する第3のレジスタと、
前記第3のレジスタのフラグ情報に基づいて、前記任意の電源領域に従属する下の階層に属する電源領域から前記任意の電源領域までを順番に電源電圧が供給されるように制御を行う電源要求論理部とを備えたことを特徴とする半導体集積回路装置。
【請求項5】
請求項1記載の半導体集積回路装置において、
前記電源供給制御手段は、
任意の前記電源領域が電源遮断から復帰した際に、前記電源領域に初期化を行うダミークロック信号を供給する制御を行うことを特徴とする半導体集積回路装置。
【請求項6】
請求項1記載の半導体集積回路装置において、
前記電源供給制御手段は、
任意の前記電源領域が揮発性半導体メモリを有している場合に、前記揮発性半導体メモリの使用状態を判断し、非使用時に前記揮発性半導体メモリをレジュームモードに設定することを特徴とする半導体集積回路装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【公開番号】特開2007−122437(P2007−122437A)
【公開日】平成19年5月17日(2007.5.17)
【国際特許分類】
【出願番号】特願2005−314137(P2005−314137)
【出願日】平成17年10月28日(2005.10.28)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【出願人】(392026693)株式会社エヌ・ティ・ティ・ドコモ (5,876)
【Fターム(参考)】