半導体集積回路装置
【課題】フォトリソグラフィにおける合わせずれに対して強い構造を持つ半導体集積回路装置を提供する。
【解決手段】周期的に配置された信号電極線ＢＬと、ワード線方向に、信号電極線ＢＬと同一周期で一列に配置された信号電極線コンタクト１３と、を備え、信号電極線ＢＬの側面は、第１絶縁材１４と、この第１絶縁材１４上に積層された第２絶縁材１５とに接しており、ワード線方向の断面において、信号電極線ＢＬの、信号電極線コンタクト１３に接する部分の径Ｄｂｔｍは、信号電極線ＢＬの最上面の径Ｄｔｏｐよりも狭い。
【解決手段】周期的に配置された信号電極線ＢＬと、ワード線方向に、信号電極線ＢＬと同一周期で一列に配置された信号電極線コンタクト１３と、を備え、信号電極線ＢＬの側面は、第１絶縁材１４と、この第１絶縁材１４上に積層された第２絶縁材１５とに接しており、ワード線方向の断面において、信号電極線ＢＬの、信号電極線コンタクト１３に接する部分の径Ｄｂｔｍは、信号電極線ＢＬの最上面の径Ｄｔｏｐよりも狭い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ビット線コンタクトのような周期的コンタクトを有した半導体集積回路装置に関する。
【背景技術】
【０００２】
メモリセルを高密度に配置するために信号入力線であるビット線やメモリセルの駆動信号線であるワード線の短周期化が重要なことは言うまでもない。特に、高密度、大容量メモリの代表であるフラッシュメモリにおいては、ビット線周期はメモリセル周期と同一である。そして、ビット線をメモリセルに繋げるにはビット線コンタクトが利用されるが、ビット線コンタクトは、ビット線方向に交差するワード線方向に、ビット線周期と同じ周期で横一列に配置される。ビット線コンタクトの径は、基本的にメモリセルの拡散層幅より広い。孔状パターン（hole pattern）の光学的解像力は、線状パターン（line pattern）に比べて劣るため、径を広めに解像する必要があるからである。
【０００３】
このような事情のもと、ビット線コンタクトは、ビット線と同じ周期で配置されるにも関わらず、コンタクトどうし間のスペースは、ビット線どうし間のスペースに比べて狭い。これは、コンタクトどうし間の耐圧が、ビット線どうし間の耐圧に比べて厳しいことを示している。さらに、コンタクトどうし間においては、リークによる不良が、ビット線どうし間に比べて発生しやすいことを示している。
【０００４】
また、ビット線は、フォトリソグラフィ技術を用いてパターン転写されるが、その際にビット線コンタクトに対して合わせずれが生じないように工夫しなければならない。合わせずれが大きく生じると、ビット線が、ビット線コンタクトどうし間にずれて形成される。これは、ビット線とこれに隣接するビット線コンタクトとの間の距離が、ビット線コンタクトどうし間の距離よりも狭くなることを示す。つまり、大きな合わせずれは、耐圧不良、及びリーク不良を発生させる可能性を高める。このような合わせずれは、セルの微細化が進むにつれ、無視できない事情となりつつある。特に、ビット線コンタクトが横一列に配置され、メモリセルの密度が極めて高いNANDフラッシュやNORフラッシュなどのフラッシュメモリにおいては、顕著である。
【０００５】
なお、ビット線コンタクトを開示した公知例としては、特許文献１がある。
【特許文献１】特開２００２−１５１６６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、フォトリソグラフィにおける合わせずれに対して強い構造を持つ半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体集積回路装置は、周期的に配置された信号電極線と、信号電極線方向と交差する方向に、該信号電極線と同一周期で一列に配置された、前記信号電極線に接続される信号電極線コンタクトと、を備え、前記信号電極線の側面は、第１絶縁材と、この第１絶縁材上に積層された第２絶縁材とに接しており、前記信号電極線方向と交差する方向の断面において、前記信号電極線の、前記信号電極線コンタクトに接する部分の径は、前記信号電極線の最上面の径よりも狭い。
【発明の効果】
【０００８】
この発明によれば、フォトリソグラフィにおける合わせずれに対して強い構造を持つ半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。本例では、ＮＡＮＤ型フラッシュメモリを示すが、本実施形態は、ＮＡＮＤ型フラッシュメモリ以外の電気的に書き換えが可能な不揮発性半導体記憶装置にも、また、不揮発性半導体記憶装置以外の半導体記憶装置にも適用することができる。
【００１０】
図１はこの発明の一実施形態に係る半導体集積回路装置の平面パターン例を示す平面図、図２は図１中の２−２線に沿う断面図である。図１、図２には、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリのビット線、及びビット線コンタクトの構造を示す。
【００１１】
図１、及び図２に示すように、信号電極線、例えば、ビット線ＢＬは、ビット線方向に延び、ビット線方向に交差、例えば、直交するワード線方向に沿ってビット線周期ＢＬｐで一列に配置される。ビット線ＢＬの下面は、信号電極線コンタクト、例えば、ビット線コンタクト１３の上面に接続される。
【００１２】
ビット線コンタクト１３は、ワード線方向に沿って、ビット線周期ＢＬｐと同一の周期ＢＬＣｐで一列に配置される。ビット線コンタクト１３の下面は、ドレイン側ブロック選択トランジスタＳＴＤのドレイン拡散層１１に接続される。ドレイン拡散層１１は、半導体基板、例えば、シリコン基板１０のアクティブエリアＡＡに形成される。アクティブエリアＡＡは、基板１０に素子分離領域ＳＴＩによって分離される。ビット線コンタクト１３は、層間絶縁膜１２にホール状の開孔を形成し、この開孔に低抵抗導電性材料を埋め込むことで形成される。ビット線コンタクト１３の材料の一例は、導電性多結晶シリコン(poly-Si)である。しかし、これに限られるものではなく金属材料を用いることも可能である。その一例はタングステンである。また、金属材料を用いる場合には、金属材料の側面、及び下面をバリアメタル膜によって覆うようにしても良い。バリアメタル膜の材料は、層間絶縁膜１２との密着性、例えば、二酸化シリコンとの密着性が良いものが選ばれる。かつ、ビット線コンタクト１３は基板１０と接触するため、基板１０との合金化性、例えば、シリコンとの合金化性に優れた材料が選ばれる。そのような材料の一例は、窒化チタン膜、あるいはチタンと窒化チタンとの積層膜である。ワード線方向に沿った断面において、ビット線コンタクト１３の径Ｄｂｌｃは、同断面におけるビット線ＢＬの最上面径Ｄｔｏｐ、あるいはその最下面径Ｄｂｔｍよりも広い。
【００１３】
本例のビット線ＢＬは、層間絶縁膜１５から層間絶縁膜１４にかけてライン状の溝２１を形成し、溝２１に低抵抗材料を埋め込むことで形成される。層間絶縁膜１４は層間絶縁膜１２の上面上、及びビット線コンタクト１３の上面上に形成され、層間絶縁膜１５は層間絶縁膜１４上に形成される。
【００１４】
本例では、層間絶縁膜１４の材料が層間絶縁膜１５の材料と違う。これにより、溝２１を形成するとき、層間絶縁膜１４をエッチングする際には層間絶縁膜１５に対してエッチング選択比をとることができ、反対に、層間絶縁膜１４をエッチングする際には層間絶縁膜１４に対してエッチング選択比をとることが可能となる。材料の一例は層間絶縁膜１４が二酸化シリコンであり、層間絶縁膜１５が窒化シリコンである。さらに、本例では、層間絶縁膜１４の厚さｔ１４が層間絶縁膜１５の厚さｔ１５よりも薄い。これによれば、例えば、ビット線コンタクト１３の表面をクリーニングするとき、溝２１の側壁に露出する絶縁膜のうち、ビット線コンタクト１３に近い側の絶縁膜において、クリーニング剤の影響を受け難くできる、という利点を得ることができる。つまり、クリーニング時において、溝２１の不用意な拡大を抑制できる。また、溝２１を形成するとき、層間絶縁膜１４に対するエッチング時間を、層間絶縁膜１５に対するエッチング時間よりも短くできる、という利点が得られる。
【００１５】
本例の溝２１の断面形状は、間口が広く、奥行きが狭い形状である。具体的には、ワード線方向に沿った断面において、溝２１の上部、例えば、ビット線ＢＬの上面における径を“Ｄｔｏｐ（最上面径）”としたとき、溝２１の下部、例えば、ビット線ＢＬの下面における径Ｄｂｔｍ（最下面径）は、径Ｄｔｏｐよりも狭い。即ち、ワード線方向に沿ったビット線ＢＬの断面において、ビット線コンタクトに接する部分の径は、ビット線ＢＬの最上面の径よりも狭い。また、ワード線方向に沿ったビット線ＢＬの断面において、層間絶縁膜１４に接する部分の径は、ビット線ＢＬの最上面の径よりも狭い、とも言える。
【００１６】
ビット線ＢＬの材料は、ビット線コンタクト１３と同様に、低抵抗導電性材料が選ばれる。本例では、金属材料が選ばれる。その一例はタングステンである。そして、本例では、金属材料膜、例えば、タングステン膜２０の側面、及び下面をバリアメタル膜１９によって覆う。バリアメタル膜１９の材料は、ビット線コンタクト１３と同様に、層間絶縁膜１２との密着性、例えば、二酸化シリコンとの密着性が良いものが選ばれる。その一例は、窒化チタン膜、あるいはチタンと窒化チタンとの積層膜である。
【００１７】
ビット線ＢＬの上面は、平坦化される。平坦化されたビット線ＢＬの上面上、及び層間絶縁膜１５の上面上には、周知のＮＡＮＤ型フラッシュメモリと同様に、層間絶縁膜２２が形成される。層間絶縁膜２２上にも、ビット線ＢＬよりも上方に形成される配線、及び層間絶縁膜が形成される。これらについては、本明細書においては省略する。
【００１８】
次に、一実施形態に係る半導体集積回路装置の製造方法の一例を説明する。
【００１９】
図３〜図７はこの発明の一実施形態に係る半導体集積回路装置の製造方法の一例を、主要な工程順に示す断面図である。
【００２０】
まず、周知の製造方法に従って、層間絶縁膜１２、及びビット線コンタクト１３までを形成する。例えば、周知の製造方法に従って、素子分離領域ＳＴＩ、浮遊ゲート、ワード線ＷＬ、及びブロック選択線ＳＧ、メモリセルトランジスタ、及びブロック選択トランジスタのソース、及びドレイン拡散層を形成する。次いで、これらを層間絶縁膜１２で覆う。次いで、層間絶縁膜１２に対して、ドレイン側ブロック選択トランジスタＳＴＤのドレイン拡散層１１に達するホール状の開孔を形成する。次いで、ホール状の開孔を、低抵抗導電性材料、例えば、導電性多結晶シリコンで埋め込み、導電性多結晶シリコンを、エッチバック、あるいはＣＭＰし、平坦化する。これにより、ビット線コンタクト１３を形成する。
【００２１】
次に、図３に示すように、層間絶縁膜１２の上面上、及びビット線コンタクト１３の上面上に、例えば、二酸化シリコンを堆積し、層間絶縁膜１４を形成する。
【００２２】
次に、図４に示すように、層間絶縁膜１４上に、例えば、窒化シリコンを堆積し、層間絶縁膜１５を形成する。本例では、層間絶縁膜１５は、層間絶縁膜１４よりも厚く形成する。次いで、層間絶縁膜１５上に、フォトレジストを塗布し、フォトレジスト膜３０を形成する。次いで、フォトリソグラフィ技術を用いて、フォトレジスト膜３０に、ビット線レイアウトに対応したライン状のパターン３１を形成する。
【００２３】
次に、図５に示すように、フォトレジスト膜３０をマスクに用いて、層間絶縁膜１５を層間絶縁膜１４に達するまでエッチングし、層間絶縁膜１５にライン状の溝１６を形成する。このエッチングには、例えば、ＲＩＥ法を用い、そのエッチング条件は層間絶縁膜１５をエッチングし易く、層間絶縁膜１４をエッチングし難い条件とする。
【００２４】
次に、図６に示すように、フォトレジスト膜３０を除去した後、層間絶縁膜１５の上面上、溝１６の底に露呈した層間絶縁膜１４上に、例えば、窒化シリコンを堆積し、窒化シリコン膜を形成する。次いで、窒化シリコン膜を、例えば、ＲＩＥ法を用いてエッチバックし、溝１６の側壁に、スペーサ、本例では窒化シリコンスペーサ１７を形成する。
【００２５】
次に、図７に示すように、層間絶縁膜（窒化シリコン）１５、及び窒化シリコンスペーサ１７をマスクに用いて、層間絶縁膜（二酸化シリコン）１４をビット線コンタクト１３に達するまでエッチングし、層間絶縁膜１４に溝１８を形成する。これにより、ビット線レイアウトに対応したライン状の溝２１が形成される。次いで、溝２１の底に露呈したビット線コンタクト１３の上面に、ウェット、あるいはドライクリーニングを施し、ビット線コンタクト１３の上面を清浄化する。ビット線コンタクト１３のクリーニングである。クリーニング剤の一例は、フッ酸（ＨＦ）である。なお、フッ酸は、層間絶縁膜１４、及び層間絶縁膜１５をエッチングする性質を持つ。このため、クリーニング時には、溝２１の径を、不用意に拡大させる可能性がある。しかも、フッ酸の二酸化シリコンに対するエッチングレートは、窒化シリコンに対するエッチングレートよりも高い。このため、溝２１のビット線コンタクト１３に接する部分の径は、不用意に拡大しやすい。この点、本例では、層間絶縁膜（二酸化シリコン）１４を、層間絶縁膜（窒化シリコン）１５の厚さよりも薄くすることで、溝２１のビット線コンタクト１３に接する部分の径を拡大し難くしている。例えば、層間絶縁膜１４を薄くすることで、クリーニング剤の、層間絶縁膜１４に対する浸透、又は到達を抑制する。また、耐圧特性は、層間絶縁膜（窒化シリコン）１５の方が、層間絶縁膜（二酸化シリコン）１４よりも優れる。このため、層間絶縁膜１４を薄く、層間絶縁膜１５を厚くすることで、ビット線ＢＬどうし間の耐圧特性を向上できる。
【００２６】
なお、窒化シリコンスペーサ１７のワード線方向に沿った幅は、フォトリソグラフィ時のビット線幅と、最終的に要求されるビット線幅との差に加えて、クリーニング時の後退量等の加工変換差を考慮して決定すれば良い。
【００２７】
次に、図２に示すように、層間絶縁膜１５上、窒化シリコンスペーサ１７上、層間絶縁膜１４の側面上、及びビット線コンタクト１３の上面上に、バリアメタル材料、例えば、窒化チタン、又はチタンと窒化チタンを堆積し、バリアメタル膜１９を形成する。次いで、バリアメタル膜１９上に、ビット線材料、例えば、タングステンを堆積し、タングステン膜２０を形成する。次いで、タングステン膜２０、及びバリアメタル膜１９を、ＣＭＰ法を用いて平坦化し、これら膜を、ライン状の溝２１に埋め込む。これにより、溝２１に埋め込まれたビット線ＢＬが形成される。
【００２８】
以後の工程は周知の製造方法に従えば良い。よって、本明細書では省略する。
【００２９】
一実施形態に係る半導体集積回路装置によれば、層間絶縁膜１５には、ワード線方向に沿った断面の径が広い溝１６を形成し、一旦、その径を、窒化シリコンスペーサ１７で細めて層間絶縁膜１４に溝１８を形成する。このため、ビット線レイアウトに対応したライン状のパターン、本例では、溝２１を、フォトリソグラフィでは余裕のある寸法で形成することが可能となる。その一方で、ビット線コンタクト１３と隣接するビット線ＢＬの下部の寸法を縮小化できる。このため、合わせずれが生じた場合でも、ビット線ＢＬとこれ隣接するビット線コンタクト１３との間の距離は充分に離すことが可能となり、耐圧不良や、リーク不良の悪化を抑制することが可能となる。
【００３０】
このように、一実施形態によれば、フォトリソグラフィにおける合わせずれに対して強い構造を持つ半導体集積回路装置を得ることができる。
【００３１】
また、溝２１を、フォトリソグラフィでは余裕のある寸法で形成できるので、合わせ規格を厳しくする傾向から、反対に、緩和する傾向に向かわせることも可能となる。これによれば、製造工程中の合わせずれによるリソグラフィのやり直し、例えば、フォトマスクの位置修正の頻度を下げることができ、半導体集積回路装置、例えば、ＮＡＮＤ型フラッシュメモリのスループットを向上できる、という利点も得られる。スループットが向上することで、半導体集積回路装置、例えば、ＮＡＮＤ型フラッシュメモリの製造コスト、ひいてはチップコストの上昇を抑制することもできる。
【００３２】
以上、この発明を一実施形態により説明したが、この発明の実施形態は、上記一実施形態が唯一のものではない。その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００３３】
また、上記一実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【００３４】
また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＮＡＮＤ型以外のフラッシュメモリにも、さらには、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ等フラッシュメモリ以外のメモリにも適用することができる。さらに、これらメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【００３５】
【図１】図１はこの発明の一実施形態に係る半導体集積回路装置の平面パターン例を示す平面図
【図２】図２は図１中の２−２線に沿う断面図
【図３】図３はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図
【図４】図４はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図
【図５】図５はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図
【図６】図６はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図
【図７】図７はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図
【符号の説明】
【００３６】
１…シリコン基板、１３…ビット線コンタクト、ＢＬ…ビット線、１４…層間絶縁膜（二酸化シリコン）、１５…層間絶縁膜（窒化シリコン）、１７…スペーサ。
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ビット線コンタクトのような周期的コンタクトを有した半導体集積回路装置に関する。
【背景技術】
【０００２】
メモリセルを高密度に配置するために信号入力線であるビット線やメモリセルの駆動信号線であるワード線の短周期化が重要なことは言うまでもない。特に、高密度、大容量メモリの代表であるフラッシュメモリにおいては、ビット線周期はメモリセル周期と同一である。そして、ビット線をメモリセルに繋げるにはビット線コンタクトが利用されるが、ビット線コンタクトは、ビット線方向に交差するワード線方向に、ビット線周期と同じ周期で横一列に配置される。ビット線コンタクトの径は、基本的にメモリセルの拡散層幅より広い。孔状パターン（hole pattern）の光学的解像力は、線状パターン（line pattern）に比べて劣るため、径を広めに解像する必要があるからである。
【０００３】
このような事情のもと、ビット線コンタクトは、ビット線と同じ周期で配置されるにも関わらず、コンタクトどうし間のスペースは、ビット線どうし間のスペースに比べて狭い。これは、コンタクトどうし間の耐圧が、ビット線どうし間の耐圧に比べて厳しいことを示している。さらに、コンタクトどうし間においては、リークによる不良が、ビット線どうし間に比べて発生しやすいことを示している。
【０００４】
また、ビット線は、フォトリソグラフィ技術を用いてパターン転写されるが、その際にビット線コンタクトに対して合わせずれが生じないように工夫しなければならない。合わせずれが大きく生じると、ビット線が、ビット線コンタクトどうし間にずれて形成される。これは、ビット線とこれに隣接するビット線コンタクトとの間の距離が、ビット線コンタクトどうし間の距離よりも狭くなることを示す。つまり、大きな合わせずれは、耐圧不良、及びリーク不良を発生させる可能性を高める。このような合わせずれは、セルの微細化が進むにつれ、無視できない事情となりつつある。特に、ビット線コンタクトが横一列に配置され、メモリセルの密度が極めて高いNANDフラッシュやNORフラッシュなどのフラッシュメモリにおいては、顕著である。
【０００５】
なお、ビット線コンタクトを開示した公知例としては、特許文献１がある。
【特許文献１】特開２００２−１５１６６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、フォトリソグラフィにおける合わせずれに対して強い構造を持つ半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体集積回路装置は、周期的に配置された信号電極線と、信号電極線方向と交差する方向に、該信号電極線と同一周期で一列に配置された、前記信号電極線に接続される信号電極線コンタクトと、を備え、前記信号電極線の側面は、第１絶縁材と、この第１絶縁材上に積層された第２絶縁材とに接しており、前記信号電極線方向と交差する方向の断面において、前記信号電極線の、前記信号電極線コンタクトに接する部分の径は、前記信号電極線の最上面の径よりも狭い。
【発明の効果】
【０００８】
この発明によれば、フォトリソグラフィにおける合わせずれに対して強い構造を持つ半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。本例では、ＮＡＮＤ型フラッシュメモリを示すが、本実施形態は、ＮＡＮＤ型フラッシュメモリ以外の電気的に書き換えが可能な不揮発性半導体記憶装置にも、また、不揮発性半導体記憶装置以外の半導体記憶装置にも適用することができる。
【００１０】
図１はこの発明の一実施形態に係る半導体集積回路装置の平面パターン例を示す平面図、図２は図１中の２−２線に沿う断面図である。図１、図２には、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリのビット線、及びビット線コンタクトの構造を示す。
【００１１】
図１、及び図２に示すように、信号電極線、例えば、ビット線ＢＬは、ビット線方向に延び、ビット線方向に交差、例えば、直交するワード線方向に沿ってビット線周期ＢＬｐで一列に配置される。ビット線ＢＬの下面は、信号電極線コンタクト、例えば、ビット線コンタクト１３の上面に接続される。
【００１２】
ビット線コンタクト１３は、ワード線方向に沿って、ビット線周期ＢＬｐと同一の周期ＢＬＣｐで一列に配置される。ビット線コンタクト１３の下面は、ドレイン側ブロック選択トランジスタＳＴＤのドレイン拡散層１１に接続される。ドレイン拡散層１１は、半導体基板、例えば、シリコン基板１０のアクティブエリアＡＡに形成される。アクティブエリアＡＡは、基板１０に素子分離領域ＳＴＩによって分離される。ビット線コンタクト１３は、層間絶縁膜１２にホール状の開孔を形成し、この開孔に低抵抗導電性材料を埋め込むことで形成される。ビット線コンタクト１３の材料の一例は、導電性多結晶シリコン(poly-Si)である。しかし、これに限られるものではなく金属材料を用いることも可能である。その一例はタングステンである。また、金属材料を用いる場合には、金属材料の側面、及び下面をバリアメタル膜によって覆うようにしても良い。バリアメタル膜の材料は、層間絶縁膜１２との密着性、例えば、二酸化シリコンとの密着性が良いものが選ばれる。かつ、ビット線コンタクト１３は基板１０と接触するため、基板１０との合金化性、例えば、シリコンとの合金化性に優れた材料が選ばれる。そのような材料の一例は、窒化チタン膜、あるいはチタンと窒化チタンとの積層膜である。ワード線方向に沿った断面において、ビット線コンタクト１３の径Ｄｂｌｃは、同断面におけるビット線ＢＬの最上面径Ｄｔｏｐ、あるいはその最下面径Ｄｂｔｍよりも広い。
【００１３】
本例のビット線ＢＬは、層間絶縁膜１５から層間絶縁膜１４にかけてライン状の溝２１を形成し、溝２１に低抵抗材料を埋め込むことで形成される。層間絶縁膜１４は層間絶縁膜１２の上面上、及びビット線コンタクト１３の上面上に形成され、層間絶縁膜１５は層間絶縁膜１４上に形成される。
【００１４】
本例では、層間絶縁膜１４の材料が層間絶縁膜１５の材料と違う。これにより、溝２１を形成するとき、層間絶縁膜１４をエッチングする際には層間絶縁膜１５に対してエッチング選択比をとることができ、反対に、層間絶縁膜１４をエッチングする際には層間絶縁膜１４に対してエッチング選択比をとることが可能となる。材料の一例は層間絶縁膜１４が二酸化シリコンであり、層間絶縁膜１５が窒化シリコンである。さらに、本例では、層間絶縁膜１４の厚さｔ１４が層間絶縁膜１５の厚さｔ１５よりも薄い。これによれば、例えば、ビット線コンタクト１３の表面をクリーニングするとき、溝２１の側壁に露出する絶縁膜のうち、ビット線コンタクト１３に近い側の絶縁膜において、クリーニング剤の影響を受け難くできる、という利点を得ることができる。つまり、クリーニング時において、溝２１の不用意な拡大を抑制できる。また、溝２１を形成するとき、層間絶縁膜１４に対するエッチング時間を、層間絶縁膜１５に対するエッチング時間よりも短くできる、という利点が得られる。
【００１５】
本例の溝２１の断面形状は、間口が広く、奥行きが狭い形状である。具体的には、ワード線方向に沿った断面において、溝２１の上部、例えば、ビット線ＢＬの上面における径を“Ｄｔｏｐ（最上面径）”としたとき、溝２１の下部、例えば、ビット線ＢＬの下面における径Ｄｂｔｍ（最下面径）は、径Ｄｔｏｐよりも狭い。即ち、ワード線方向に沿ったビット線ＢＬの断面において、ビット線コンタクトに接する部分の径は、ビット線ＢＬの最上面の径よりも狭い。また、ワード線方向に沿ったビット線ＢＬの断面において、層間絶縁膜１４に接する部分の径は、ビット線ＢＬの最上面の径よりも狭い、とも言える。
【００１６】
ビット線ＢＬの材料は、ビット線コンタクト１３と同様に、低抵抗導電性材料が選ばれる。本例では、金属材料が選ばれる。その一例はタングステンである。そして、本例では、金属材料膜、例えば、タングステン膜２０の側面、及び下面をバリアメタル膜１９によって覆う。バリアメタル膜１９の材料は、ビット線コンタクト１３と同様に、層間絶縁膜１２との密着性、例えば、二酸化シリコンとの密着性が良いものが選ばれる。その一例は、窒化チタン膜、あるいはチタンと窒化チタンとの積層膜である。
【００１７】
ビット線ＢＬの上面は、平坦化される。平坦化されたビット線ＢＬの上面上、及び層間絶縁膜１５の上面上には、周知のＮＡＮＤ型フラッシュメモリと同様に、層間絶縁膜２２が形成される。層間絶縁膜２２上にも、ビット線ＢＬよりも上方に形成される配線、及び層間絶縁膜が形成される。これらについては、本明細書においては省略する。
【００１８】
次に、一実施形態に係る半導体集積回路装置の製造方法の一例を説明する。
【００１９】
図３〜図７はこの発明の一実施形態に係る半導体集積回路装置の製造方法の一例を、主要な工程順に示す断面図である。
【００２０】
まず、周知の製造方法に従って、層間絶縁膜１２、及びビット線コンタクト１３までを形成する。例えば、周知の製造方法に従って、素子分離領域ＳＴＩ、浮遊ゲート、ワード線ＷＬ、及びブロック選択線ＳＧ、メモリセルトランジスタ、及びブロック選択トランジスタのソース、及びドレイン拡散層を形成する。次いで、これらを層間絶縁膜１２で覆う。次いで、層間絶縁膜１２に対して、ドレイン側ブロック選択トランジスタＳＴＤのドレイン拡散層１１に達するホール状の開孔を形成する。次いで、ホール状の開孔を、低抵抗導電性材料、例えば、導電性多結晶シリコンで埋め込み、導電性多結晶シリコンを、エッチバック、あるいはＣＭＰし、平坦化する。これにより、ビット線コンタクト１３を形成する。
【００２１】
次に、図３に示すように、層間絶縁膜１２の上面上、及びビット線コンタクト１３の上面上に、例えば、二酸化シリコンを堆積し、層間絶縁膜１４を形成する。
【００２２】
次に、図４に示すように、層間絶縁膜１４上に、例えば、窒化シリコンを堆積し、層間絶縁膜１５を形成する。本例では、層間絶縁膜１５は、層間絶縁膜１４よりも厚く形成する。次いで、層間絶縁膜１５上に、フォトレジストを塗布し、フォトレジスト膜３０を形成する。次いで、フォトリソグラフィ技術を用いて、フォトレジスト膜３０に、ビット線レイアウトに対応したライン状のパターン３１を形成する。
【００２３】
次に、図５に示すように、フォトレジスト膜３０をマスクに用いて、層間絶縁膜１５を層間絶縁膜１４に達するまでエッチングし、層間絶縁膜１５にライン状の溝１６を形成する。このエッチングには、例えば、ＲＩＥ法を用い、そのエッチング条件は層間絶縁膜１５をエッチングし易く、層間絶縁膜１４をエッチングし難い条件とする。
【００２４】
次に、図６に示すように、フォトレジスト膜３０を除去した後、層間絶縁膜１５の上面上、溝１６の底に露呈した層間絶縁膜１４上に、例えば、窒化シリコンを堆積し、窒化シリコン膜を形成する。次いで、窒化シリコン膜を、例えば、ＲＩＥ法を用いてエッチバックし、溝１６の側壁に、スペーサ、本例では窒化シリコンスペーサ１７を形成する。
【００２５】
次に、図７に示すように、層間絶縁膜（窒化シリコン）１５、及び窒化シリコンスペーサ１７をマスクに用いて、層間絶縁膜（二酸化シリコン）１４をビット線コンタクト１３に達するまでエッチングし、層間絶縁膜１４に溝１８を形成する。これにより、ビット線レイアウトに対応したライン状の溝２１が形成される。次いで、溝２１の底に露呈したビット線コンタクト１３の上面に、ウェット、あるいはドライクリーニングを施し、ビット線コンタクト１３の上面を清浄化する。ビット線コンタクト１３のクリーニングである。クリーニング剤の一例は、フッ酸（ＨＦ）である。なお、フッ酸は、層間絶縁膜１４、及び層間絶縁膜１５をエッチングする性質を持つ。このため、クリーニング時には、溝２１の径を、不用意に拡大させる可能性がある。しかも、フッ酸の二酸化シリコンに対するエッチングレートは、窒化シリコンに対するエッチングレートよりも高い。このため、溝２１のビット線コンタクト１３に接する部分の径は、不用意に拡大しやすい。この点、本例では、層間絶縁膜（二酸化シリコン）１４を、層間絶縁膜（窒化シリコン）１５の厚さよりも薄くすることで、溝２１のビット線コンタクト１３に接する部分の径を拡大し難くしている。例えば、層間絶縁膜１４を薄くすることで、クリーニング剤の、層間絶縁膜１４に対する浸透、又は到達を抑制する。また、耐圧特性は、層間絶縁膜（窒化シリコン）１５の方が、層間絶縁膜（二酸化シリコン）１４よりも優れる。このため、層間絶縁膜１４を薄く、層間絶縁膜１５を厚くすることで、ビット線ＢＬどうし間の耐圧特性を向上できる。
【００２６】
なお、窒化シリコンスペーサ１７のワード線方向に沿った幅は、フォトリソグラフィ時のビット線幅と、最終的に要求されるビット線幅との差に加えて、クリーニング時の後退量等の加工変換差を考慮して決定すれば良い。
【００２７】
次に、図２に示すように、層間絶縁膜１５上、窒化シリコンスペーサ１７上、層間絶縁膜１４の側面上、及びビット線コンタクト１３の上面上に、バリアメタル材料、例えば、窒化チタン、又はチタンと窒化チタンを堆積し、バリアメタル膜１９を形成する。次いで、バリアメタル膜１９上に、ビット線材料、例えば、タングステンを堆積し、タングステン膜２０を形成する。次いで、タングステン膜２０、及びバリアメタル膜１９を、ＣＭＰ法を用いて平坦化し、これら膜を、ライン状の溝２１に埋め込む。これにより、溝２１に埋め込まれたビット線ＢＬが形成される。
【００２８】
以後の工程は周知の製造方法に従えば良い。よって、本明細書では省略する。
【００２９】
一実施形態に係る半導体集積回路装置によれば、層間絶縁膜１５には、ワード線方向に沿った断面の径が広い溝１６を形成し、一旦、その径を、窒化シリコンスペーサ１７で細めて層間絶縁膜１４に溝１８を形成する。このため、ビット線レイアウトに対応したライン状のパターン、本例では、溝２１を、フォトリソグラフィでは余裕のある寸法で形成することが可能となる。その一方で、ビット線コンタクト１３と隣接するビット線ＢＬの下部の寸法を縮小化できる。このため、合わせずれが生じた場合でも、ビット線ＢＬとこれ隣接するビット線コンタクト１３との間の距離は充分に離すことが可能となり、耐圧不良や、リーク不良の悪化を抑制することが可能となる。
【００３０】
このように、一実施形態によれば、フォトリソグラフィにおける合わせずれに対して強い構造を持つ半導体集積回路装置を得ることができる。
【００３１】
また、溝２１を、フォトリソグラフィでは余裕のある寸法で形成できるので、合わせ規格を厳しくする傾向から、反対に、緩和する傾向に向かわせることも可能となる。これによれば、製造工程中の合わせずれによるリソグラフィのやり直し、例えば、フォトマスクの位置修正の頻度を下げることができ、半導体集積回路装置、例えば、ＮＡＮＤ型フラッシュメモリのスループットを向上できる、という利点も得られる。スループットが向上することで、半導体集積回路装置、例えば、ＮＡＮＤ型フラッシュメモリの製造コスト、ひいてはチップコストの上昇を抑制することもできる。
【００３２】
以上、この発明を一実施形態により説明したが、この発明の実施形態は、上記一実施形態が唯一のものではない。その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００３３】
また、上記一実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【００３４】
また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＮＡＮＤ型以外のフラッシュメモリにも、さらには、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ等フラッシュメモリ以外のメモリにも適用することができる。さらに、これらメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【００３５】
【図１】図１はこの発明の一実施形態に係る半導体集積回路装置の平面パターン例を示す平面図
【図２】図２は図１中の２−２線に沿う断面図
【図３】図３はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図
【図４】図４はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図
【図５】図５はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図
【図６】図６はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図
【図７】図７はこの発明の一実施形態に係る半導体集積回路装置の一製造工程を示す断面図
【符号の説明】
【００３６】
１…シリコン基板、１３…ビット線コンタクト、ＢＬ…ビット線、１４…層間絶縁膜（二酸化シリコン）、１５…層間絶縁膜（窒化シリコン）、１７…スペーサ。
【特許請求の範囲】
【請求項１】
周期的に配置された信号電極線と、
信号電極線方向と交差する方向に、該信号電極線と同一周期で一列に配置された、前記信号電極線に接続される信号電極線コンタクトと、を備え、
前記信号電極線の側面は、第１絶縁材と、この第１絶縁材上に積層された第２絶縁材とに接しており、
前記信号電極線方向と交差する方向の断面において、前記信号電極線の、前記信号電極線コンタクトに接する部分の径は、前記信号電極線の最上面の径よりも狭いことを特徴とする半導体集積回路装置。
【請求項２】
前記信号電極線の前記第１絶縁材に接する部分の径は、前記信号電極線の最上面の径よりも狭いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記信号電極線は、導電膜と、この導電膜の側面、及びその下面を被覆するバリア膜との積層構造であることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
前記第１絶縁材のフッ酸エッチングレートは、前記第２絶縁材のフッ酸エッチングレートよりも高いことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１絶縁材の厚さは、前記第２絶縁材の厚さよりも薄いことを特徴とする請求項３及び請求項４いずれかに記載の半導体集積回路装置。
【請求項１】
周期的に配置された信号電極線と、
信号電極線方向と交差する方向に、該信号電極線と同一周期で一列に配置された、前記信号電極線に接続される信号電極線コンタクトと、を備え、
前記信号電極線の側面は、第１絶縁材と、この第１絶縁材上に積層された第２絶縁材とに接しており、
前記信号電極線方向と交差する方向の断面において、前記信号電極線の、前記信号電極線コンタクトに接する部分の径は、前記信号電極線の最上面の径よりも狭いことを特徴とする半導体集積回路装置。
【請求項２】
前記信号電極線の前記第１絶縁材に接する部分の径は、前記信号電極線の最上面の径よりも狭いことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記信号電極線は、導電膜と、この導電膜の側面、及びその下面を被覆するバリア膜との積層構造であることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
前記第１絶縁材のフッ酸エッチングレートは、前記第２絶縁材のフッ酸エッチングレートよりも高いことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１絶縁材の厚さは、前記第２絶縁材の厚さよりも薄いことを特徴とする請求項３及び請求項４いずれかに記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００７−２７５７１（Ｐ２００７−２７５７１Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００５−２１０２９３（Ｐ２００５−２１０２９３）
【出願日】平成１７年７月２０日（２００５．７．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１７年７月２０日（２００５．７．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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