半導体集積回路装置
【課題】 実用に適した回路構成を持つ、倍ピッチセルを備えた不揮発性半導体記憶装置を有する半導体集積回路装置を提供する。
【解決手段】 第１メモリセルユニット（ＭＵ１）の電流通路の一端、及び第２メモリセルユニット（ＭＵ２）の電流通路の一端に共通接続された第１ビット線（ＢＬ１）と、第３メモリセルユニット（ＭＵ３）の電流通路の一端に接続された第２ビット線（ＢＬ２）と、第１メモリセルユニット（ＭＵ１）の電流通路の他端に接続された第１ソース線（ＳＬ１）と、第２メモリセルユニット（ＭＵ２）の電流通路の他端、及び第３メモリセルユニット（ＭＵ３）の電流通路の他端に共通接続された第２ソース線（ＳＬ２）とを具備する。
【解決手段】 第１メモリセルユニット（ＭＵ１）の電流通路の一端、及び第２メモリセルユニット（ＭＵ２）の電流通路の一端に共通接続された第１ビット線（ＢＬ１）と、第３メモリセルユニット（ＭＵ３）の電流通路の一端に接続された第２ビット線（ＢＬ２）と、第１メモリセルユニット（ＭＵ１）の電流通路の他端に接続された第１ソース線（ＳＬ１）と、第２メモリセルユニット（ＭＵ２）の電流通路の他端、及び第３メモリセルユニット（ＭＵ３）の電流通路の他端に共通接続された第２ソース線（ＳＬ２）とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、特に、ＮＡＮＤ型フラッシュメモリの微細化が進んでいる。近時では、最小加工寸法をＦとしたとき、面積が“２Ｆ×２Ｆ＝４Ｆ２”となるメモリセルが開発されている（非特許文献１）。
【０００３】
このメモリセルを集積したメモリセルアレイにおいては、素子領域の配置ピッチが２Ｆである。故に、ビット線の配置ピッチは２Ｆとなり、ビット線とブロック選択トランジスタの拡散層とを接続するビット線コンタクトの配置ピッチも２Ｆとなる。
【０００４】
しかしながら、ビット線コンタクトのパターンは、素子領域のパターンや、ビット線のパターンのようにラインパターンではなく、ホールパターンである。ホールパターンは、ラインパターンよりも解像度が弱く、エッチング時の誤差も大きい。このため、ビット線コンタクトをピッチ２Ｆで配置したメモリセルを形成することは、技術的に極めてタイトである。
【０００５】
そこで、ビット線コンタクトを２倍のピッチに緩和したメモリセルアレイが、特許文献１に記載されている。本明細書においては、この種のメモリセルアレイに用いるメモリセルを、倍ピッチセルと呼ぶ。
【非特許文献１】三宅 常之、「１６ＧビットＮＡＮＤフラッシュへの道、東芝が５０ｎｍで４Ｆ２の「究極のセル」実現へ」、日経マイクロデバイス２００３年８月号、ｐｐ５７−６２
【特許文献１】特開２００５−５６９８９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、実用に適した回路構成を持つ、倍ピッチセルを備えた不揮発性半導体記憶装置を有する半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体集積回路装置は、選択トランジスタ間に、直列に接続されたメモリセルトランジスタを含む第１乃至第３メモリセルユニットと、前記第１メモリセルユニットの電流通路の一端、及び前記第２メモリセルユニットの電流通路の一端に共通接続された第１ビット線と、前記第３メモリセルユニットの電流通路の一端に接続された第２ビット線と、前記第１メモリセルユニットの電流通路の他端に接続された第１ソース線と、前記第２メモリセルユニットの電流通路の他端、及び前記第３メモリセルユニットの電流通路の他端に共通接続された第２ソース線とを具備する。
【発明の効果】
【０００８】
この発明によれば、実用に適した回路構成を持つ、倍ピッチセルを備えた不揮発性半導体記憶装置を有する半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
特許文献１には、倍ピッチセルが開示されている。倍ピッチセルは、ビット線コンタクトを２倍のピッチに緩和でき、典型的なメモリセルに比較して加工しやすい。即ち、微細化に適している。そして、特許文献１は、倍ピッチセルを利用したＮＡＮＤ型フラッシュメモリ基本的な回路構成を記載する。しかしながら、より実用に適した回路構成については記載がない。
【００１０】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。この一実施形態は、半導体集積回路装置としてＮＡＮＤ型フラッシュメモリを例示するが、この発明は、ＮＡＮＤ型フラッシュメモリに限って適用されるものではなく、ＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。
【００１１】
図１はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの等価回路の一例を示す回路図、図２はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの構造の一例を示す平面図、図３は図２に示す３−３線に沿う断面図である。
【００１２】
図１〜図３に示すように、半導体基板、例えば、Ｐ型シリコン基板（又はＰ型シリコンウェル）１上には、素子分離領域２が形成される。素子分離領域２は、基板１の表面に、素子領域ＡＡを分離する。素子分離領域２の一例は、シャロートレンチアイソレーション（ＳＴＩ）である。素子領域ＡＡ、及び素子分離領域２は、基板１上に、ピッチＰで配置される。ピッチＰの一例は２Ｆである。“Ｆ”は最小加工寸法である。素子領域ＡＡ、及び素子分離領域２は、例えば、双方とも最小加工寸法Ｆで形成される。
【００１３】
素子領域ＡＡには、メモリセルユニットＭＵ（ＭＵ１、ＭＵ２、ＭＵ３、…）が配置される。本例のメモリセルユニットＭＵは、ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）、ＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）間に、直列に接続されたメモリセルトランジスタＭＣ（ＭＣ１１〜ＭＣ３Ｎ、…）を含む。
【００１４】
ビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、…）は、本例では、例えば、２つの素子領域ＡＡに対して１つ配置される。
【００１５】
第１ビット線ＢＬ１は第１メモリセルユニットＭＵ１の電流通路の一端、及び第２メモリセルユニットＭＵ２の電流通路の一端に共通接続され、第２ビット線ＢＬ２は第３メモリセルユニットの電流通路の一端に接続される。第１メモリセルユニットＭＵ１、第２メモリセルユニットＭＵ２、及び第３メモリセルユニットＭＵ３は、ワード線方向に隣接し、ワード線ＷＬ（ＷＬ１、ＷＬ２、…ＷＬＮ）を共有する。第１メモリセルユニットＭＵ１〜第３メモリセルユニットＭＵ３の電流通路の一端は、本例ではＮ型拡散層３Ｄである。Ｎ型拡散層３Ｄは、ドレイン側ブロック選択トランジスタＳＴＤのドレインである。ビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、…）は、本例では、ビット線コンタクト４Ｄを介してＮ型拡散層３Ｄに接続される。ビット線コンタクト４Ｄは、基板１上に、ピッチ２Ｐで配置される。ピッチＰの一例は、上述の通り２Ｆ（Ｆは最小加工寸法）である。本例のビット線コンタクト４Ｄは、層間絶縁膜５に形成されたコンタクト孔６に埋め込まれた導電物である。層間絶縁膜５は、素子分離領域２を有した基板１上に形成される。導電物の一例は、タングステンである。なお、本例では、ビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、…）を、ビット線コンタクト４Ｄを介してＮ型拡散層３Ｄに接続しているが、これに限られるものではない。例えば、ビット線ＢＬを、ビット線コンタクト４Ｄを使わずに、コンタクト孔６を介してＮ型拡散層３Ｄに、直接に接続しても良い。
【００１６】
ソース線ＳＬ（ＳＬ１、ＳＬ２）は、本例では２組設けられる。２組の第１、第２ソース線ＳＬ１、ＳＬ２は、メモリセルユニットＭＵに対して、互いに異なるソース電位を供給することが可能とされる。
【００１７】
第１ソース線ＳＬ１は第１メモリセルユニットＭＵ１の電流通路の他端に接続され、第２ソース線ＳＬ２は、第２メモリセルユニットＭＵ２の電流通路の他端、及び第３メモリセルユニットＭＵ３の電流通路の他端に共通接続される。第１メモリセルユニットＭＵ１〜第３メモリセルユニットＭＵ３の電流通路の他端は、本例ではＮ型拡散層３Ｓである。Ｎ型拡散層３Ｓは、ソース側ブロック選択トランジスタＳＴＳのソースである。第１、第２ソース線ＳＬ１、ＳＬ２は、本例では、ソース線コンタクト４Ｓを介してＮ型拡散層３Ｓに接続される。ソース線コンタクト４Ｓは、ビット線コンタクト４Ｄと同様に、基板１上に、ピッチ２Ｐで配置される。ピッチＰの一例は、上述の通り２Ｆ（Ｆは最小加工寸法）である。本例のソース線コンタクト４Ｓは、ビット線コンタクト４Ｄと同様に、層間絶縁膜５に形成されたコンタクト孔６に埋め込まれた導電物である。導電物の一例は、タングステンである。なお、本例では、第１、第２ソース線ＳＬ１、ＳＬ２を、ソース線コンタクト４Ｓを介してＮ型拡散層３Ｓに接続しているが、これに限られるものではない。例えば、第１、第２ソース線ＳＬ１、ＳＬ２を、コンタクト孔６を介してＮ型拡散層３Ｓに、直接に接続しても良い。
【００１８】
本例は、ブロック選択トランジスタＳＴＤ、ＳＴＳの他に、さらに、選択トランジスタを有する。この選択トランジスタにはメモリセルトランジスタが利用される。本例では、行列状に配置されたメモリセルトランジスタＭＣのうち、メモリセルユニットＭＵの、ドレイン側ブロック選択トランジスタに隣接するメモリセルトランジスタＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）、及びこれらメモリセルトランジスタＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）に隣接するメモリセルトランジスタＭＣ（ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）を選択トランジスタとして利用する。
【００１９】
以下、選択トランジスタとしての利用方法の一例を説明する。
【００２０】
図４はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの初期状態の一例を示す図である。
【００２１】
図４に示すように、初期状態においては、メモリセルトランジスタＭＣの全てが、消去状態である。消去状態のメモリセルトランジスタＭＣは、例えば、デプレッション型とされる。この状態をデータ“１”とする。メモリセルトランジスタＭＣの全てが、データ“１”であると、メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…、ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）を選択トランジスタとして利用することができない。そこで、本例では、データ消去後、かつ、データ書き込み前に、予備データ書き込みを、メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…、ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）に対して行う。
【００２２】
図５、及び図６はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへの予備データ書き込みの一例を示す図である。
【００２３】
本例の予備データ書き込みは第１、第２ソース線ＳＬ１、ＳＬ２を利用し、予備データ書き込みのデータは、第１、第２ソース線ＳＬ１、ＳＬ２から入力する。
【００２４】
＜予備データ書き込み（１）＞
まず、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）に対して、予備データ書き込みを行う。
【００２５】
図５に示すように、ドレイン側ブロック選択ゲート線ＳＧＤの電位を０Ｖ、ソース側ブロック選択ゲート線ＳＧＳの電位をＶｃｃとする。ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）は全てオフし、ソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）は全てオンする。
【００２６】
なお、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、例えば、Ｖｃｃとする。
【００２７】
次いで、第１ソース線ＳＬ１の電位を０Ｖ、第２ソース線ＳＬ２の電位をＶｃｃとする。
【００２８】
次いで、ワード線ＷＬ（ＷＬ１〜ＷＬＮ）の電位、及び第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位を、Ｖｐａｓｓとする。さらに、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、Ｖｐａｓｓよりも高いＶｐｇｍとする。第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）には、第１、第２ソース線ＳＬ１、ＳＬ２の電位に応じたデータが書き込まれる。
【００２９】
本例では、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵのメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ４１、ＳＴＭＣ５１、…）には、データ“０”が書き込まれる。メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ４１、ＳＴＭＣ５１、…）は、例えば、デプレッション型からエンハンスメント型に変わる。
【００３０】
また、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵのメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ２１、ＳＴＭＣ３１、ＳＴＭＣ６１、ＳＴＭＣ７１、…）は、データ“０”を維持する。メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ２１、ＳＴＭＣ３１、ＳＴＭＣ６１、ＳＴＭＣ７１、…）は、デプレッション型のままである。
【００３１】
＜予備データ書き込み（２）＞
次に、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）に対して、予備データ書き込みを行う。
【００３２】
図６に示すように、ブロック選択ゲート線ＳＧＤ、ＳＧＳ、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、予備データ書き込み（１）と同じである。
【００３３】
次いで、第１ソース線ＳＬ１の電位を予備データ書き込み（１）とは逆にＶｃｃ、第２ソース線ＳＬ２の電位も逆に０Ｖとする。
【００３４】
次いで、ワード線ＷＬ（ＷＬ１〜ＷＬＮ）の電位、及び第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、Ｖｐａｓｓとする。さらに、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位を、Ｖｐａｓｓよりも高いＶｐｇｍとする。第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）には、第１、第２ソース線ＳＬ１、ＳＬ２の電位に応じたデータが書き込まれる。
【００３５】
本例では、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵのメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ２２、ＳＴＭＣ３２、ＳＴＭＣ６２、ＳＴＭＣ７２、…）には、データ“０”が書き込まれる。メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ２２、ＳＴＭＣ３２、ＳＴＭＣ６２、ＳＴＭＣ７２、…）は、例えば、デプレッション型からエンハンスメント型に変わる。
【００３６】
また、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵのメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ４２、ＳＴＭＣ５２、…）は、データ“０”を維持する。メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ４２、ＳＴＭＣ５２、…）は、デプレッション型のままである。
【００３７】
以上で、予備データ書き込みが終了する。この後、例えば、データ書き込みが行われる。
【００３８】
図７、及び図８はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ書き込みの一例を示す図である。
【００３９】
＜データ書き込み（１）＞
まず、第１ソース線ＳＬ１、又は第２ソース線ＳＬ２のいずれかに接続されるメモリセルユニットＭＵに対して、データ書き込みを行う。本例では、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵに対してデータ書き込みを行うが、データ書き込みの順番は任意である。
【００４０】
図７に示すように、ドレイン側ブロック選択ゲート線ＳＧＤの電位をＶｃｃ、ソース側ブロック選択ゲート線ＳＧＳの電位を０Ｖとする。ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）は全てオンし、ソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）は全てオフする。
【００４１】
ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、書き込みデータに応じた電位とする。例えば、書き込みデータが“０”の場合は０Ｖとし、“１”の場合はＶｃｃとする。
【００４２】
なお、第１、第２ソース線ＳＬ１、ＳＬ２の電位は、例えば、Ｖｃｃとする。
【００４３】
次いで、非選択ワード線ＷＬの電位、及び第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位を、Ｖｐａｓｓとする。選択したワード線ＷＬの電位は、Ｖｐａｓｓよりも高いＶｐｇｍとする。そして、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位は、０Ｖとする。第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）のうち、エンハンスメント型のものはオフし、デプレション型のものはオンする。ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、オンしたメモリセルＳＴＭＣを含むメモリセルユニットＭＵに対して、伝えられる。本例では、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵに対して、伝えられる。
【００４４】
この結果、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵであり、かつ、選択したワード線ＷＬをゲートするメモリセルトランジスタＭＣには、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位に応じて、データ“０”、又はデータ“１”が書き込まれる。
【００４５】
＜データ書き込み（２）＞
次に、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵに対して、データ書き込みを行う。
【００４６】
図８に示すように、ブロック選択ゲート線ＳＧＤ、ＳＧＳ、第１、第２ソース線ＳＬ１、ＳＬ２の電位は、データ書き込み（１）と同じである。
【００４７】
ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、データ書き込み（１）と同様に、書き込みデータに応じた電位とする。例えば、書き込みデータが“０”の場合は０Ｖとし、“１”の場合はＶｃｃとする。
【００４８】
次いで、非選択ワード線ＷＬの電位、及び第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、Ｖｐａｓｓとする。選択したワード線ＷＬの電位は、Ｖｐａｓｓよりも高いＶｐｇｍとする。そして、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位は、０Ｖとする。第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、）のうち、エンハンスメント型のものはオフし、デプレション型のものはオンする。ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、データ書き込み（１）と同様に、オンしたメモリセルＳＴＭＣを含むメモリセルユニットＭＵに対して、伝えられる。本例では、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵに対して、伝えられる。
【００４９】
この結果、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵであり、かつ、選択したワード線ＷＬをゲートするメモリセルトランジスタＭＣには、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位に応じて、データ“０”、又はデータ“１”が書き込まれる。
【００５０】
以上で、データ書き込みが終了する。この後、例えば、データ読み出しが行われる。
【００５１】
図９、及び図１０はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ読み出しの一例を示す図である。
【００５２】
＜データ読み出し（１）＞
まず、第１ソース線ＳＬ１、又は第２ソース線ＳＬ２のいずれかに接続されるメモリセルユニットＭＵに対して、データ読み出しを行う。本例では、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵに対してデータ読み出しを行うが、データ読み出しの順番は任意である。
【００５３】
まず、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、プリチャージ電位とし、第１、第２ソース線ＳＬ１、ＳＬ２の電位は、０Ｖとする。
【００５４】
この後、図９に示すように、非選択ワード線ＷＬの電位、及び第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位を、Ｖｒｅａｄとする。選択したワード線ＷＬの電位は、０Ｖとする。
【００５５】
さらに、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位は、０Ｖとする。第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）のうち、エンハンスメント型のものはオフし、デプレション型のものはオンする。本例では、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵに含まれたメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ２１、ＳＴＭＣ３１、ＳＴＭＣ６１、ＳＴＭＣ７１、…）がオンする。
【００５６】
さらに、ドレイン側ブロック選択ゲート線ＳＧＤの電位、及びソース側ブロック選択ゲート線ＳＧＳの電位を、双方ともＶｃｃとする。ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）、及びソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）は、全てオンする。
【００５７】
この結果、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵであり、かつ、選択したワード線ＷＬをゲートするメモリセルトランジスタＭＣが、データ“０”を記憶しているか、又はデータ“１”を記憶しているかで、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位が維持、又は変化する。例えば、メモリセルトランジスタＭＣがデータ“０”を記憶している場合、メモリセルトランジスタＭＣは、本例ではエンハンスメント型となるのでオフする。従って、ビット線ＢＬの電位は、プリチャージ電位を維持する。反対に、メモリセルトランジスタＭＣがデータ“１”を記憶している場合、メモリセルトランジスタＭＣは、本例ではデプレッション型となるのでオンする。従って、ビット線ＢＬの電位は、プリチャージ電位から下がる。このビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位を、センスアンプ（Ｓ／Ａ）で読み取ることで、読み出したデータが、“０”であるか“１”であるかが確定される。
【００５８】
＜データ読み出し（２）＞
次に、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵに対して、データ読み出しを行う。
【００５９】
まず、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、プリチャージ電位とし、第１、第２ソース線ＳＬ１、ＳＬ２の電位は、０Ｖとする。これは、データ読み出し（１）と同じである。
【００６０】
この後、図１０に示すように、非選択ワード線ＷＬの電位、及び第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、Ｖｒｅａｄとする。選択したワード線ＷＬの電位は、０Ｖとする。
【００６１】
さらに、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位は、０Ｖとする。第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）のうち、エンハンスメント型のものはオフし、デプレション型のものはオンする。本例では、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵに含まれたメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ４２、ＳＴＭＣ５２、…）がオンする。
【００６２】
さらに、データ読み出し（１）と同様に、ドレイン側ブロック選択ゲート線ＳＧＤの電位、及びソース側ブロック選択ゲート線ＳＧＳの電位を、双方ともＶｃｃとする。
【００６３】
この結果、データ読み出し（１）と同様に、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵであり、かつ、選択したワード線ＷＬをゲートするメモリセルトランジスタＭＣが、データ“０”を記憶しているか、又はデータ“１”を記憶しているかで、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位が維持、又は変化する。このビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位を、センスアンプ（Ｓ／Ａ）で読み取ることで、データ読み出し（１）と同様に、読み出したデータが、“０”であるか“１”であるかが確定される。
【００６４】
以上で、データ読み出しが終了する。
【００６５】
上記一実施形態によれば、実用に適した回路構成を持つ、倍ピッチセルを備えたＮＡＮＤ型フラッシュメモリを備えた半導体集積回路装置が得られる。
【００６６】
例えば、特許文献１に記載された倍ピッチセルでは、一実施形態のように、メモリセルトランジスタＭＣを、選択トランジスタとして利用しない。このため、ブロック選択トランジスタに、ワード線方向に沿って隣接するメモリセルユニットのうち、どちらをビット線に接続するかを決める役割を持たせなければならない。簡単には、ドレイン側選択ゲート線ＳＧＤが２本必要であり、いずれか一本をハイレベルにすることによって、ビット線に接続するメモリセルユニットを決める。
【００６７】
対して、一実施形態によれば、メモリセルトランジスタＭＣを、選択トランジスタとして利用するので、ドレイン側選択ゲート線ＳＧＤは１本で良い。
【００６８】
また、特許文献１のように、ドレイン側選択ゲート線ＳＧＤが２本必要となると、メモリセルアレイの加工上、ドレイン側選択トランジスタを、直列に２つ接続しなければならない。さらに、直列接続されたドレイン側選択トランジスタは、交互にデプレッション型及びエンハンスメント型としなければならない。ドレイン側選択トランジスタをデプレッション型とするためには、チャネルイオン注入工程が別途必要である。このため、製造プロセスが増加する。しかも、チャネルイオン注入工程は、フォトリソグラフィ技術を利用するため、合わせ余裕が必要である。つまり、微細化も難しい。
【００６９】
対して、一実施形態によれば、メモリセルトランジスタＭＣ（ＳＴＭＣ）を、選択トランジスタとして利用する。このため、データ書き込みによって、デプレッション型、及びエンハンスメント型とできる。従って、特許文献１のように、製造プロセスが増加することもない。そして、合わせ余裕もとる必要が無いので、微細化にも有利である。
【００７０】
さらに、一実施形態によれば、ビット線コンタクト４Ｄばかりでなく、ソース線コンタクト４Ｓについても、素子分離領域２、及び素子領域ＡＡのピッチの２倍のピッチで形成できる。つまり、ソース線コンタクト４Ｓも、ビット線コンタクト４Ｄと同様に、加工しやすく、微細化にも適している。
【００７１】
さらに、ソース線は、第１ソース線ＳＬ１と、第２ソース線ＳＬ２との２組を設ける。これら第１、第２ソース線ＳＬ１、ＳＬ２は、それぞれビット線ＢＬを共有する２つのメモリセルユニットのソースに接続する。選択トランジスタとして利用するメモリセルトランジスタＭＣ（ＳＴＭＣ）へのデータ書き込みには、例えば、第１、第２ソース線ＳＬ１、ＳＬ２の電位を利用すると良い。このデータ書き込み時において、第１、第２ソース線ＳＬ１、ＳＬ２の電位を異ならせると、選択トランジスタとして利用する２つのメモリセルトランジスタ（例えば、ＳＴＭＣ１１とＳＴＭＣ２１や、ＳＴＭＣ１２、ＳＴＭＣ２２）には、一度のデータ書き込みで異なったデータを書き込むことができる。従って、一実施形態によれば、選択トランジスタとして利用するメモリセルトランジスタへのデータ書き込みも速い。
【００７２】
このように、一実施形態によれば、実用に適した回路構成を持つ、倍ピッチセルを備えた不揮発性半導体記憶装置を有する半導体集積回路装置を得ることができる。
【００７３】
以上、この発明を一実施形態により説明したが、この発明の実施形態は、一実施形態が唯一の実施形態ではない。また、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００７４】
また、上記実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【００７５】
また、上記実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【００７６】
【図１】図１はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの等価回路の一例を示す回路図
【図２】図２はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの構造の一例を示す平面図
【図３】図３は図２に示す３−３線に沿う断面図
【図４】図４はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの初期状態の一例を示す図
【図５】図５はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへの予備データ書き込みの一例を示す図
【図６】図６はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへの予備データ書き込みの一例を示す図
【図７】図７はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ書き込みの一例を示す図
【図８】図８はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ書き込みの一例を示す図
【図９】図９はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ読み出しの一例を示す図
【図１０】図１０はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ読み出しの一例を示す図
【符号の説明】
【００７７】
１…Ｐ型シリコン基板（半導体基板）、２…素子分離領域、３Ｄ、３Ｓ…Ｎ型拡散層（電流通路の一端、他端）、４Ｄ…ビット線コンタクト、４Ｓ…ソース線コンタクト、ＭＵ…メモリセルユニット、ＳＴＤ、ＳＴＳ…ブロック選択トランジスタ（選択トランジスタ）、ＳＴＭＣ、ＭＣ…メモリセルトランジスタ、ＢＬ…ビット線、ＳＬ…ソース線
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、特に、ＮＡＮＤ型フラッシュメモリの微細化が進んでいる。近時では、最小加工寸法をＦとしたとき、面積が“２Ｆ×２Ｆ＝４Ｆ２”となるメモリセルが開発されている（非特許文献１）。
【０００３】
このメモリセルを集積したメモリセルアレイにおいては、素子領域の配置ピッチが２Ｆである。故に、ビット線の配置ピッチは２Ｆとなり、ビット線とブロック選択トランジスタの拡散層とを接続するビット線コンタクトの配置ピッチも２Ｆとなる。
【０００４】
しかしながら、ビット線コンタクトのパターンは、素子領域のパターンや、ビット線のパターンのようにラインパターンではなく、ホールパターンである。ホールパターンは、ラインパターンよりも解像度が弱く、エッチング時の誤差も大きい。このため、ビット線コンタクトをピッチ２Ｆで配置したメモリセルを形成することは、技術的に極めてタイトである。
【０００５】
そこで、ビット線コンタクトを２倍のピッチに緩和したメモリセルアレイが、特許文献１に記載されている。本明細書においては、この種のメモリセルアレイに用いるメモリセルを、倍ピッチセルと呼ぶ。
【非特許文献１】三宅 常之、「１６ＧビットＮＡＮＤフラッシュへの道、東芝が５０ｎｍで４Ｆ２の「究極のセル」実現へ」、日経マイクロデバイス２００３年８月号、ｐｐ５７−６２
【特許文献１】特開２００５−５６９８９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、実用に適した回路構成を持つ、倍ピッチセルを備えた不揮発性半導体記憶装置を有する半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体集積回路装置は、選択トランジスタ間に、直列に接続されたメモリセルトランジスタを含む第１乃至第３メモリセルユニットと、前記第１メモリセルユニットの電流通路の一端、及び前記第２メモリセルユニットの電流通路の一端に共通接続された第１ビット線と、前記第３メモリセルユニットの電流通路の一端に接続された第２ビット線と、前記第１メモリセルユニットの電流通路の他端に接続された第１ソース線と、前記第２メモリセルユニットの電流通路の他端、及び前記第３メモリセルユニットの電流通路の他端に共通接続された第２ソース線とを具備する。
【発明の効果】
【０００８】
この発明によれば、実用に適した回路構成を持つ、倍ピッチセルを備えた不揮発性半導体記憶装置を有する半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
特許文献１には、倍ピッチセルが開示されている。倍ピッチセルは、ビット線コンタクトを２倍のピッチに緩和でき、典型的なメモリセルに比較して加工しやすい。即ち、微細化に適している。そして、特許文献１は、倍ピッチセルを利用したＮＡＮＤ型フラッシュメモリ基本的な回路構成を記載する。しかしながら、より実用に適した回路構成については記載がない。
【００１０】
以下、この発明の一実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。この一実施形態は、半導体集積回路装置としてＮＡＮＤ型フラッシュメモリを例示するが、この発明は、ＮＡＮＤ型フラッシュメモリに限って適用されるものではなく、ＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。
【００１１】
図１はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの等価回路の一例を示す回路図、図２はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの構造の一例を示す平面図、図３は図２に示す３−３線に沿う断面図である。
【００１２】
図１〜図３に示すように、半導体基板、例えば、Ｐ型シリコン基板（又はＰ型シリコンウェル）１上には、素子分離領域２が形成される。素子分離領域２は、基板１の表面に、素子領域ＡＡを分離する。素子分離領域２の一例は、シャロートレンチアイソレーション（ＳＴＩ）である。素子領域ＡＡ、及び素子分離領域２は、基板１上に、ピッチＰで配置される。ピッチＰの一例は２Ｆである。“Ｆ”は最小加工寸法である。素子領域ＡＡ、及び素子分離領域２は、例えば、双方とも最小加工寸法Ｆで形成される。
【００１３】
素子領域ＡＡには、メモリセルユニットＭＵ（ＭＵ１、ＭＵ２、ＭＵ３、…）が配置される。本例のメモリセルユニットＭＵは、ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）、ＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）間に、直列に接続されたメモリセルトランジスタＭＣ（ＭＣ１１〜ＭＣ３Ｎ、…）を含む。
【００１４】
ビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、…）は、本例では、例えば、２つの素子領域ＡＡに対して１つ配置される。
【００１５】
第１ビット線ＢＬ１は第１メモリセルユニットＭＵ１の電流通路の一端、及び第２メモリセルユニットＭＵ２の電流通路の一端に共通接続され、第２ビット線ＢＬ２は第３メモリセルユニットの電流通路の一端に接続される。第１メモリセルユニットＭＵ１、第２メモリセルユニットＭＵ２、及び第３メモリセルユニットＭＵ３は、ワード線方向に隣接し、ワード線ＷＬ（ＷＬ１、ＷＬ２、…ＷＬＮ）を共有する。第１メモリセルユニットＭＵ１〜第３メモリセルユニットＭＵ３の電流通路の一端は、本例ではＮ型拡散層３Ｄである。Ｎ型拡散層３Ｄは、ドレイン側ブロック選択トランジスタＳＴＤのドレインである。ビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、…）は、本例では、ビット線コンタクト４Ｄを介してＮ型拡散層３Ｄに接続される。ビット線コンタクト４Ｄは、基板１上に、ピッチ２Ｐで配置される。ピッチＰの一例は、上述の通り２Ｆ（Ｆは最小加工寸法）である。本例のビット線コンタクト４Ｄは、層間絶縁膜５に形成されたコンタクト孔６に埋め込まれた導電物である。層間絶縁膜５は、素子分離領域２を有した基板１上に形成される。導電物の一例は、タングステンである。なお、本例では、ビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、…）を、ビット線コンタクト４Ｄを介してＮ型拡散層３Ｄに接続しているが、これに限られるものではない。例えば、ビット線ＢＬを、ビット線コンタクト４Ｄを使わずに、コンタクト孔６を介してＮ型拡散層３Ｄに、直接に接続しても良い。
【００１６】
ソース線ＳＬ（ＳＬ１、ＳＬ２）は、本例では２組設けられる。２組の第１、第２ソース線ＳＬ１、ＳＬ２は、メモリセルユニットＭＵに対して、互いに異なるソース電位を供給することが可能とされる。
【００１７】
第１ソース線ＳＬ１は第１メモリセルユニットＭＵ１の電流通路の他端に接続され、第２ソース線ＳＬ２は、第２メモリセルユニットＭＵ２の電流通路の他端、及び第３メモリセルユニットＭＵ３の電流通路の他端に共通接続される。第１メモリセルユニットＭＵ１〜第３メモリセルユニットＭＵ３の電流通路の他端は、本例ではＮ型拡散層３Ｓである。Ｎ型拡散層３Ｓは、ソース側ブロック選択トランジスタＳＴＳのソースである。第１、第２ソース線ＳＬ１、ＳＬ２は、本例では、ソース線コンタクト４Ｓを介してＮ型拡散層３Ｓに接続される。ソース線コンタクト４Ｓは、ビット線コンタクト４Ｄと同様に、基板１上に、ピッチ２Ｐで配置される。ピッチＰの一例は、上述の通り２Ｆ（Ｆは最小加工寸法）である。本例のソース線コンタクト４Ｓは、ビット線コンタクト４Ｄと同様に、層間絶縁膜５に形成されたコンタクト孔６に埋め込まれた導電物である。導電物の一例は、タングステンである。なお、本例では、第１、第２ソース線ＳＬ１、ＳＬ２を、ソース線コンタクト４Ｓを介してＮ型拡散層３Ｓに接続しているが、これに限られるものではない。例えば、第１、第２ソース線ＳＬ１、ＳＬ２を、コンタクト孔６を介してＮ型拡散層３Ｓに、直接に接続しても良い。
【００１８】
本例は、ブロック選択トランジスタＳＴＤ、ＳＴＳの他に、さらに、選択トランジスタを有する。この選択トランジスタにはメモリセルトランジスタが利用される。本例では、行列状に配置されたメモリセルトランジスタＭＣのうち、メモリセルユニットＭＵの、ドレイン側ブロック選択トランジスタに隣接するメモリセルトランジスタＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）、及びこれらメモリセルトランジスタＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）に隣接するメモリセルトランジスタＭＣ（ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）を選択トランジスタとして利用する。
【００１９】
以下、選択トランジスタとしての利用方法の一例を説明する。
【００２０】
図４はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの初期状態の一例を示す図である。
【００２１】
図４に示すように、初期状態においては、メモリセルトランジスタＭＣの全てが、消去状態である。消去状態のメモリセルトランジスタＭＣは、例えば、デプレッション型とされる。この状態をデータ“１”とする。メモリセルトランジスタＭＣの全てが、データ“１”であると、メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…、ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）を選択トランジスタとして利用することができない。そこで、本例では、データ消去後、かつ、データ書き込み前に、予備データ書き込みを、メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…、ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）に対して行う。
【００２２】
図５、及び図６はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへの予備データ書き込みの一例を示す図である。
【００２３】
本例の予備データ書き込みは第１、第２ソース線ＳＬ１、ＳＬ２を利用し、予備データ書き込みのデータは、第１、第２ソース線ＳＬ１、ＳＬ２から入力する。
【００２４】
＜予備データ書き込み（１）＞
まず、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）に対して、予備データ書き込みを行う。
【００２５】
図５に示すように、ドレイン側ブロック選択ゲート線ＳＧＤの電位を０Ｖ、ソース側ブロック選択ゲート線ＳＧＳの電位をＶｃｃとする。ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）は全てオフし、ソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）は全てオンする。
【００２６】
なお、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、例えば、Ｖｃｃとする。
【００２７】
次いで、第１ソース線ＳＬ１の電位を０Ｖ、第２ソース線ＳＬ２の電位をＶｃｃとする。
【００２８】
次いで、ワード線ＷＬ（ＷＬ１〜ＷＬＮ）の電位、及び第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位を、Ｖｐａｓｓとする。さらに、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、Ｖｐａｓｓよりも高いＶｐｇｍとする。第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）には、第１、第２ソース線ＳＬ１、ＳＬ２の電位に応じたデータが書き込まれる。
【００２９】
本例では、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵのメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ４１、ＳＴＭＣ５１、…）には、データ“０”が書き込まれる。メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ４１、ＳＴＭＣ５１、…）は、例えば、デプレッション型からエンハンスメント型に変わる。
【００３０】
また、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵのメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ２１、ＳＴＭＣ３１、ＳＴＭＣ６１、ＳＴＭＣ７１、…）は、データ“０”を維持する。メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ２１、ＳＴＭＣ３１、ＳＴＭＣ６１、ＳＴＭＣ７１、…）は、デプレッション型のままである。
【００３１】
＜予備データ書き込み（２）＞
次に、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）に対して、予備データ書き込みを行う。
【００３２】
図６に示すように、ブロック選択ゲート線ＳＧＤ、ＳＧＳ、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、予備データ書き込み（１）と同じである。
【００３３】
次いで、第１ソース線ＳＬ１の電位を予備データ書き込み（１）とは逆にＶｃｃ、第２ソース線ＳＬ２の電位も逆に０Ｖとする。
【００３４】
次いで、ワード線ＷＬ（ＷＬ１〜ＷＬＮ）の電位、及び第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、Ｖｐａｓｓとする。さらに、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位を、Ｖｐａｓｓよりも高いＶｐｇｍとする。第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）には、第１、第２ソース線ＳＬ１、ＳＬ２の電位に応じたデータが書き込まれる。
【００３５】
本例では、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵのメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ２２、ＳＴＭＣ３２、ＳＴＭＣ６２、ＳＴＭＣ７２、…）には、データ“０”が書き込まれる。メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ２２、ＳＴＭＣ３２、ＳＴＭＣ６２、ＳＴＭＣ７２、…）は、例えば、デプレッション型からエンハンスメント型に変わる。
【００３６】
また、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵのメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ４２、ＳＴＭＣ５２、…）は、データ“０”を維持する。メモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ４２、ＳＴＭＣ５２、…）は、デプレッション型のままである。
【００３７】
以上で、予備データ書き込みが終了する。この後、例えば、データ書き込みが行われる。
【００３８】
図７、及び図８はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ書き込みの一例を示す図である。
【００３９】
＜データ書き込み（１）＞
まず、第１ソース線ＳＬ１、又は第２ソース線ＳＬ２のいずれかに接続されるメモリセルユニットＭＵに対して、データ書き込みを行う。本例では、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵに対してデータ書き込みを行うが、データ書き込みの順番は任意である。
【００４０】
図７に示すように、ドレイン側ブロック選択ゲート線ＳＧＤの電位をＶｃｃ、ソース側ブロック選択ゲート線ＳＧＳの電位を０Ｖとする。ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）は全てオンし、ソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）は全てオフする。
【００４１】
ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、書き込みデータに応じた電位とする。例えば、書き込みデータが“０”の場合は０Ｖとし、“１”の場合はＶｃｃとする。
【００４２】
なお、第１、第２ソース線ＳＬ１、ＳＬ２の電位は、例えば、Ｖｃｃとする。
【００４３】
次いで、非選択ワード線ＷＬの電位、及び第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位を、Ｖｐａｓｓとする。選択したワード線ＷＬの電位は、Ｖｐａｓｓよりも高いＶｐｇｍとする。そして、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位は、０Ｖとする。第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）のうち、エンハンスメント型のものはオフし、デプレション型のものはオンする。ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、オンしたメモリセルＳＴＭＣを含むメモリセルユニットＭＵに対して、伝えられる。本例では、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵに対して、伝えられる。
【００４４】
この結果、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵであり、かつ、選択したワード線ＷＬをゲートするメモリセルトランジスタＭＣには、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位に応じて、データ“０”、又はデータ“１”が書き込まれる。
【００４５】
＜データ書き込み（２）＞
次に、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵに対して、データ書き込みを行う。
【００４６】
図８に示すように、ブロック選択ゲート線ＳＧＤ、ＳＧＳ、第１、第２ソース線ＳＬ１、ＳＬ２の電位は、データ書き込み（１）と同じである。
【００４７】
ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、データ書き込み（１）と同様に、書き込みデータに応じた電位とする。例えば、書き込みデータが“０”の場合は０Ｖとし、“１”の場合はＶｃｃとする。
【００４８】
次いで、非選択ワード線ＷＬの電位、及び第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、Ｖｐａｓｓとする。選択したワード線ＷＬの電位は、Ｖｐａｓｓよりも高いＶｐｇｍとする。そして、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位は、０Ｖとする。第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、）のうち、エンハンスメント型のものはオフし、デプレション型のものはオンする。ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、データ書き込み（１）と同様に、オンしたメモリセルＳＴＭＣを含むメモリセルユニットＭＵに対して、伝えられる。本例では、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵに対して、伝えられる。
【００４９】
この結果、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵであり、かつ、選択したワード線ＷＬをゲートするメモリセルトランジスタＭＣには、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位に応じて、データ“０”、又はデータ“１”が書き込まれる。
【００５０】
以上で、データ書き込みが終了する。この後、例えば、データ読み出しが行われる。
【００５１】
図９、及び図１０はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ読み出しの一例を示す図である。
【００５２】
＜データ読み出し（１）＞
まず、第１ソース線ＳＬ１、又は第２ソース線ＳＬ２のいずれかに接続されるメモリセルユニットＭＵに対して、データ読み出しを行う。本例では、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵに対してデータ読み出しを行うが、データ読み出しの順番は任意である。
【００５３】
まず、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、プリチャージ電位とし、第１、第２ソース線ＳＬ１、ＳＬ２の電位は、０Ｖとする。
【００５４】
この後、図９に示すように、非選択ワード線ＷＬの電位、及び第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位を、Ｖｒｅａｄとする。選択したワード線ＷＬの電位は、０Ｖとする。
【００５５】
さらに、第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位は、０Ｖとする。第１セル選択ゲート線ＳＧ Ｃｅｌｌ１をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１１、ＳＴＭＣ２１、ＳＴＭＣ３１、…）のうち、エンハンスメント型のものはオフし、デプレション型のものはオンする。本例では、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵに含まれたメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ２１、ＳＴＭＣ３１、ＳＴＭＣ６１、ＳＴＭＣ７１、…）がオンする。
【００５６】
さらに、ドレイン側ブロック選択ゲート線ＳＧＤの電位、及びソース側ブロック選択ゲート線ＳＧＳの電位を、双方ともＶｃｃとする。ドレイン側ブロック選択トランジスタＳＴＤ（ＳＴＤ１、ＳＴＤ２、ＳＴＤ３、…）、及びソース側ブロック選択トランジスタＳＴＳ（ＳＴＳ１、ＳＴＳ２、ＳＴＳ３、…）は、全てオンする。
【００５７】
この結果、第２ソース線ＳＬ２に接続されるメモリセルユニットＭＵであり、かつ、選択したワード線ＷＬをゲートするメモリセルトランジスタＭＣが、データ“０”を記憶しているか、又はデータ“１”を記憶しているかで、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位が維持、又は変化する。例えば、メモリセルトランジスタＭＣがデータ“０”を記憶している場合、メモリセルトランジスタＭＣは、本例ではエンハンスメント型となるのでオフする。従って、ビット線ＢＬの電位は、プリチャージ電位を維持する。反対に、メモリセルトランジスタＭＣがデータ“１”を記憶している場合、メモリセルトランジスタＭＣは、本例ではデプレッション型となるのでオンする。従って、ビット線ＢＬの電位は、プリチャージ電位から下がる。このビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位を、センスアンプ（Ｓ／Ａ）で読み取ることで、読み出したデータが、“０”であるか“１”であるかが確定される。
【００５８】
＜データ読み出し（２）＞
次に、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵに対して、データ読み出しを行う。
【００５９】
まず、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位は、プリチャージ電位とし、第１、第２ソース線ＳＬ１、ＳＬ２の電位は、０Ｖとする。これは、データ読み出し（１）と同じである。
【００６０】
この後、図１０に示すように、非選択ワード線ＷＬの電位、及び第１セル選択ゲート線ＳＧ Ｃｅｌｌ１の電位を、Ｖｒｅａｄとする。選択したワード線ＷＬの電位は、０Ｖとする。
【００６１】
さらに、第２セル選択ゲート線ＳＧ Ｃｅｌｌ２の電位は、０Ｖとする。第２セル選択ゲート線ＳＧ Ｃｅｌｌ２をゲートとするメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ２２、ＳＴＭＣ３２、…）のうち、エンハンスメント型のものはオフし、デプレション型のものはオンする。本例では、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵに含まれたメモリセルトランジスタＳＴＭＣ（ＳＴＭＣ１２、ＳＴＭＣ４２、ＳＴＭＣ５２、…）がオンする。
【００６２】
さらに、データ読み出し（１）と同様に、ドレイン側ブロック選択ゲート線ＳＧＤの電位、及びソース側ブロック選択ゲート線ＳＧＳの電位を、双方ともＶｃｃとする。
【００６３】
この結果、データ読み出し（１）と同様に、第１ソース線ＳＬ１に接続されるメモリセルユニットＭＵであり、かつ、選択したワード線ＷＬをゲートするメモリセルトランジスタＭＣが、データ“０”を記憶しているか、又はデータ“１”を記憶しているかで、ビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位が維持、又は変化する。このビット線ＢＬ（ＢＬ１、ＢＬ２、…）の電位を、センスアンプ（Ｓ／Ａ）で読み取ることで、データ読み出し（１）と同様に、読み出したデータが、“０”であるか“１”であるかが確定される。
【００６４】
以上で、データ読み出しが終了する。
【００６５】
上記一実施形態によれば、実用に適した回路構成を持つ、倍ピッチセルを備えたＮＡＮＤ型フラッシュメモリを備えた半導体集積回路装置が得られる。
【００６６】
例えば、特許文献１に記載された倍ピッチセルでは、一実施形態のように、メモリセルトランジスタＭＣを、選択トランジスタとして利用しない。このため、ブロック選択トランジスタに、ワード線方向に沿って隣接するメモリセルユニットのうち、どちらをビット線に接続するかを決める役割を持たせなければならない。簡単には、ドレイン側選択ゲート線ＳＧＤが２本必要であり、いずれか一本をハイレベルにすることによって、ビット線に接続するメモリセルユニットを決める。
【００６７】
対して、一実施形態によれば、メモリセルトランジスタＭＣを、選択トランジスタとして利用するので、ドレイン側選択ゲート線ＳＧＤは１本で良い。
【００６８】
また、特許文献１のように、ドレイン側選択ゲート線ＳＧＤが２本必要となると、メモリセルアレイの加工上、ドレイン側選択トランジスタを、直列に２つ接続しなければならない。さらに、直列接続されたドレイン側選択トランジスタは、交互にデプレッション型及びエンハンスメント型としなければならない。ドレイン側選択トランジスタをデプレッション型とするためには、チャネルイオン注入工程が別途必要である。このため、製造プロセスが増加する。しかも、チャネルイオン注入工程は、フォトリソグラフィ技術を利用するため、合わせ余裕が必要である。つまり、微細化も難しい。
【００６９】
対して、一実施形態によれば、メモリセルトランジスタＭＣ（ＳＴＭＣ）を、選択トランジスタとして利用する。このため、データ書き込みによって、デプレッション型、及びエンハンスメント型とできる。従って、特許文献１のように、製造プロセスが増加することもない。そして、合わせ余裕もとる必要が無いので、微細化にも有利である。
【００７０】
さらに、一実施形態によれば、ビット線コンタクト４Ｄばかりでなく、ソース線コンタクト４Ｓについても、素子分離領域２、及び素子領域ＡＡのピッチの２倍のピッチで形成できる。つまり、ソース線コンタクト４Ｓも、ビット線コンタクト４Ｄと同様に、加工しやすく、微細化にも適している。
【００７１】
さらに、ソース線は、第１ソース線ＳＬ１と、第２ソース線ＳＬ２との２組を設ける。これら第１、第２ソース線ＳＬ１、ＳＬ２は、それぞれビット線ＢＬを共有する２つのメモリセルユニットのソースに接続する。選択トランジスタとして利用するメモリセルトランジスタＭＣ（ＳＴＭＣ）へのデータ書き込みには、例えば、第１、第２ソース線ＳＬ１、ＳＬ２の電位を利用すると良い。このデータ書き込み時において、第１、第２ソース線ＳＬ１、ＳＬ２の電位を異ならせると、選択トランジスタとして利用する２つのメモリセルトランジスタ（例えば、ＳＴＭＣ１１とＳＴＭＣ２１や、ＳＴＭＣ１２、ＳＴＭＣ２２）には、一度のデータ書き込みで異なったデータを書き込むことができる。従って、一実施形態によれば、選択トランジスタとして利用するメモリセルトランジスタへのデータ書き込みも速い。
【００７２】
このように、一実施形態によれば、実用に適した回路構成を持つ、倍ピッチセルを備えた不揮発性半導体記憶装置を有する半導体集積回路装置を得ることができる。
【００７３】
以上、この発明を一実施形態により説明したが、この発明の実施形態は、一実施形態が唯一の実施形態ではない。また、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００７４】
また、上記実施形態は種々の段階の発明を含んでおり、一実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【００７５】
また、上記実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【００７６】
【図１】図１はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの等価回路の一例を示す回路図
【図２】図２はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの構造の一例を示す平面図
【図３】図３は図２に示す３−３線に沿う断面図
【図４】図４はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイの初期状態の一例を示す図
【図５】図５はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへの予備データ書き込みの一例を示す図
【図６】図６はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへの予備データ書き込みの一例を示す図
【図７】図７はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ書き込みの一例を示す図
【図８】図８はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ書き込みの一例を示す図
【図９】図９はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ読み出しの一例を示す図
【図１０】図１０はこの発明の一実施形態に係る半導体集積回路装置が有するメモリセルアレイへのデータ読み出しの一例を示す図
【符号の説明】
【００７７】
１…Ｐ型シリコン基板（半導体基板）、２…素子分離領域、３Ｄ、３Ｓ…Ｎ型拡散層（電流通路の一端、他端）、４Ｄ…ビット線コンタクト、４Ｓ…ソース線コンタクト、ＭＵ…メモリセルユニット、ＳＴＤ、ＳＴＳ…ブロック選択トランジスタ（選択トランジスタ）、ＳＴＭＣ、ＭＣ…メモリセルトランジスタ、ＢＬ…ビット線、ＳＬ…ソース線
【特許請求の範囲】
【請求項１】
選択トランジスタ間に、直列に接続されたメモリセルトランジスタを含む第１乃至第３メモリセルユニットと、
前記第１メモリセルユニットの電流通路の一端、及び前記第２メモリセルユニットの電流通路の一端に共通接続された第１ビット線と、
前記第３メモリセルユニットの電流通路の一端に接続された第２ビット線と、
前記第１メモリセルユニットの電流通路の他端に接続された第１ソース線と、
前記第２メモリセルユニットの電流通路の他端、及び前記第３メモリセルユニットの電流通路の他端に共通接続された第２ソース線と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記第１〜第３メモリセルユニットの一方の選択トランジスタに隣接する第１〜第３メモリセルトランジスタ、及びこれら第１〜第３メモリセルトランジスタに隣接する第４〜第６メモリセルトランジスタを、選択トランジスタとして利用することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１メモリセルトランジスタをエンハンスメント型とし、
前記第２、第３のメモリセルトランジスタをデプレッション型とし、
前記第４メモリセルトランジスタをデプレッション型とし、
前記第５、第６メモリセルトランジスタをエンハンスメント型とすることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
データ消去後、かつ、データ書き込み前に、予備データ書き込みを、前記第１〜第６メモリセルトランジスタに対して行うことを特徴とする請求項２及び請求項３いずれかに記載の半導体集積回路装置。
【請求項５】
前記予備データ書き込みのデータは、前記第１、第２ソース線から入力することを特徴とする請求項４に記載の半導体集積回路装置。
【請求項１】
選択トランジスタ間に、直列に接続されたメモリセルトランジスタを含む第１乃至第３メモリセルユニットと、
前記第１メモリセルユニットの電流通路の一端、及び前記第２メモリセルユニットの電流通路の一端に共通接続された第１ビット線と、
前記第３メモリセルユニットの電流通路の一端に接続された第２ビット線と、
前記第１メモリセルユニットの電流通路の他端に接続された第１ソース線と、
前記第２メモリセルユニットの電流通路の他端、及び前記第３メモリセルユニットの電流通路の他端に共通接続された第２ソース線と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記第１〜第３メモリセルユニットの一方の選択トランジスタに隣接する第１〜第３メモリセルトランジスタ、及びこれら第１〜第３メモリセルトランジスタに隣接する第４〜第６メモリセルトランジスタを、選択トランジスタとして利用することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１メモリセルトランジスタをエンハンスメント型とし、
前記第２、第３のメモリセルトランジスタをデプレッション型とし、
前記第４メモリセルトランジスタをデプレッション型とし、
前記第５、第６メモリセルトランジスタをエンハンスメント型とすることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
データ消去後、かつ、データ書き込み前に、予備データ書き込みを、前記第１〜第６メモリセルトランジスタに対して行うことを特徴とする請求項２及び請求項３いずれかに記載の半導体集積回路装置。
【請求項５】
前記予備データ書き込みのデータは、前記第１、第２ソース線から入力することを特徴とする請求項４に記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−３５１６６（Ｐ２００７−３５１６６Ａ）
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願番号】特願２００５−２１７５１３（Ｐ２００５−２１７５１３）
【出願日】平成１７年７月２７日（２００５．７．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年２月８日（２００７．２．８）
【国際特許分類】
【出願日】平成１７年７月２７日（２００５．７．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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