説明

半導体集積回路装置

【課題】第1のパッドと第2のパッドとの間に振動子が接続されて発振動作を行う半導体集積回路装置において、寄生容量を低減して調整可能な発振周波数の範囲を広くすると共に、外部から供給される電源電圧の値によって発振周波数が変化することを防止する。
【解決手段】この装置は、第3/第4のパッドから第1/第2の電源電位が供給されて安定化電源電位を出力する電圧レギュレータと、安定化電源電位が供給されて動作する反転増幅回路と、第1/第2のパッドに接続されたアノードと電圧レギュレータの出力端子に抵抗を介して接続されたカソードとを有する2つのダイオードと、第1/第2のパッドに接続されたカソードと第4のパッドに接続されたアノードとを有する2つのダイオードと、第3のパッドと第4のパッドとの間に接続されたトランジスタと、上記抵抗と第4のパッドとの間に接続されたトランジスタとを含む。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、水晶振動子等の振動子が接続されて発振動作を行う発振回路を内蔵した半導体集積回路装置に関する。
【背景技術】
【0002】
一般に、ディジタル信号を扱う装置においては、クロック信号を生成するために、水晶振動子等の振動子が接続されて発振動作を行う発振回路を内蔵した半導体集積回路装が用いられている。発振回路によって生成されたクロック信号は、クロック信号に同期して動作する他の回路に供給される。
【0003】
図5は、発振回路を内蔵した従来の半導体集積回路装置の構成例を示す図である。この半導体集積回路装置は、パッドP1とパッドP2との間に振動子22が接続されて発振動作を行う。
【0004】
図5に示すように、発振回路は、入力端子(ノードN1)に入力される信号を反転増幅して増幅信号を出力端子(ノードN2)から出力する反転増幅回路21と、パッドP1とノードN1との間に接続された抵抗R1と、パッドP2とノードN2との間に接続された抵抗R2と、ノードN1と電源電位VSS(接地電位)との間に接続された可変容量C1と、ノードN2と電源電位VSSとの間に接続された可変容量C2とを含んでいる。
【0005】
反転増幅回路21は、PチャネルMOSトランジスタQP1及びNチャネルMOSトランジスタQN1によって構成されるインバータと、ノードN2とノードN1との間に接続された帰還抵抗R3とを含んでおり、パッドP1からノードN1に入力される信号を反転増幅してノードN2からパッドP2に出力する。帰還抵抗R3は、トランジスタQP1及びQN1の直流バイアスレベルを定めて適切な増幅作用を得る。
【0006】
パッドP1とパッドP2との間には、振動子22が接続されている。発振回路は、電源電位VDD及び電源電位VSSが供給されると発振動作を行う。発振周波数の調整は、可変容量C1及びC2の容量値を変化させることにより行われる。
【0007】
ここで、パッドP1に印加される静電気から半導体集積回路装置の内部回路を保護するために、パッドP1とパッドP4(電源電位VSS)との間に、静電気保護素子として、GCD(gate controlled diode)又はGGNMOS(gate grounded nMOS)と呼ばれるNチャネルMOSトランジスタQN2が接続されている。同様に、パッドP2に印加される静電気から内部回路を保護するために、パッドP2とパッドP4との間に、NチャネルMOSトランジスタQN3が接続されており、パッドP3に印加される静電気から内部回路を保護するために、パッドP3とパッドP4との間に、NチャネルMOSトランジスタQN4が接続されている。
【0008】
トランジスタQN2〜QN4の各々は、パッドP1〜P3の内のそれぞれ1つに接続された第1の端子(ソース/ドレイン)と、パッドP4に接続されたゲート及び第2の端子(ドレイン/ソース)とを有しており、ゲート電位が第1の端子の電位に対して閾値電圧よりも高くなると、第2の端子から第1の端子に向けて順方向電流を流し、第1の端子の電位が第2の端子の電位に対して降伏電圧よりも高くなると、第1の端子から第2の端子に向けて逆方向電流を流す。
【0009】
例えば、パッドP4を基準としてパッドP1に正の静電気が印加された場合には、トランジスタQN2の第1の端子から第2の端子に向けて逆方向電流が流れる。その際に、静電気保護用トランジスタが破壊されないようにするためには、静電気保護用トランジスタにおいて、ゲート電極と第1の端子(ソース/ドレイン)のコンタクトとの間の距離を十分大きくする必要がある。その結果、ソース/ドレイン領域の面積が大きくなって、ソース/ドレイン領域と半導体基板との間に形成される寄生容量が増加し、静電気保護用トランジスタの端子間容量が増加するので、可変容量C1及びC2の容量値を変化させることによって調整可能な発振周波数の範囲が狭くなってしまうという不都合がある。
【0010】
関連する技術として、特許文献1の図1には、外部に水晶振動子を備えた発振回路において、水晶入力端子から進入するサージ電圧の急峻な立ち上がりに対してインバータを保護し、発振回路が破壊されることを防ぐための構成が記載されている。この発振回路1は、水晶入力端子2からインバータ5の入力端に至る信号路に、水晶入力端子2から進入するサージ電圧よってインバータ5が破壊されることを防ぐ保護回路10を設けると共に、保護回路10とインバータ5との間の信号路に、抵抗値が50Ω以上の入力抵抗14を設けたものである。保護回路10としては、信号路とマイナス電源端子(VSS)との間にダイオード8が接続されると共に、信号路とプラス電源端子(VDD)との間にダイオード9が接続される。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2007−243457号公報(第1頁、図1)
【発明の概要】
【発明が解決しようとする課題】
【0012】
特許文献1に記載されているダイオード8及び9の端子間容量は、静電気保護用トランジスタの端子間容量よりも小さいので、図5に示す発振回路において、静電気保護用トランジスタの替わりに特許文献1に記載されているダイオード8及び9を用いることにより、可変容量C1及びC2によって調整可能な発振周波数の範囲を広くすることができる。
【0013】
しかしながら、特許文献1の図1に示されているように、ダイオード8及び9は電源電位VDDと電源電位VSSとの間に接続されており、ダイオード8及び9の端子間容量は、外部から供給される電源電圧(VDD−VSS)の値(例えば、1.6V〜5.5V)によって変化するので、外部から供給される電源電圧の値によって発振周波数が変化してしまうという問題がある。
【課題を解決するための手段】
【0014】
以上の課題を解決するため、本発明の1つの観点に係る半導体集積回路装置は、第1のパッドと第2のパッドとの間に振動子が接続されて発振動作を行う半導体集積回路装置であって、第3のパッドから第1の電源電位が供給されると共に第4のパッドから第2の電源電位が供給され、第1の電源電位を安定化して安定化電源電位を出力する電圧レギュレータと、安定化電源電位及び第2の電源電位が供給され、第1のパッドから入力端子に入力される信号を反転増幅して増幅信号を出力端子から第2のパッドに出力する反転増幅回路と、第1のパッドと反転増幅回路の入力端子との間に接続された第1の抵抗と、第2のパッドと反転増幅回路の出力端子との間に接続された第2の抵抗と、電圧レギュレータの出力端子に接続された第1の端子を有する第3の抵抗と、第1のパッドに接続されたアノードと第3の抵抗の第2の端子に接続されたカソードとを有する第1のダイオードと、第1のパッドに接続されたカソードと第4のパッドに接続されたアノードとを有する第2のダイオードと、第2のパッドに接続されたアノードと第3の抵抗の第2の端子に接続されたカソードとを有する第3のダイオードと、第2のパッドに接続されたカソードと第4のパッドに接続されたアノードとを有する第4のダイオードと、第3のパッドと第4のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第1のトランジスタと、第3の抵抗の第2の端子と第4のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第2のトランジスタとを具備する。
【0015】
ここで、第1のトランジスタが、第3のパッドに接続されたソース/ドレインと、第4のパッドに接続されたゲート及びドレイン/ソースとを有するNチャネルMOSトランジスタであり、第2のトランジスタが、第3の抵抗の第2の端子に接続されたソース/ドレインと、第4のパッドに接続されたゲート及びドレイン/ソースとを有するNチャネルMOSトランジスタであっても良い。
【0016】
あるいは、第1のトランジスタが、第3のパッドに接続されたエミッタ/コレクタと、第4のパッドに接続されたベース及びコレクタ/エミッタとを有するNPNバイポーラトランジスタであり、第2のトランジスタが、第3の抵抗の第2の端子に接続されたエミッタ/コレクタと、第4のパッドに接続されたベース及びコレクタ/エミッタとを有するNPNバイポーラトランジスタであっても良い。静電気保護用トランジスタとしてバイポーラトランジスタを用いる場合には、GCD又はGGNMOSと異なり、ゲート電極を形成する必要がないので、ベース領域の幅を小さくすることが可能であり、GCD又はGGNMOSよりもスナップバック特性を改善することができる。
【0017】
また、半導体集積回路装置のレイアウトにおいて、半導体基板の1つの辺に沿って第1のパッドと第2のトランジスタと第2のパッドとが所定の間隔で配置されており、第1のパッドと第2のトランジスタとの間に第1及び第2のダイオードが配置されると共に、第2のトランジスタと第2のパッドとの間に第3及び第4のダイオードが配置されていても良い。このようなレイアウトによれば、半導体基板を基準として第1のパッド又は第2のパッドに負の静電気が印加された場合に、負の電荷が第2又は第4のダイオードを介して短い配線経路で半導体基板に抜け、半導体基板を基準として第1のパッド又は第2のパッドに正の静電気が印加された場合に、正の電荷が第1又は第3のダイオード及び第2のトランジスタを介して短い配線経路で半導体基板に抜けるので、ダイオードの逆方向電流を低減すると共に、半導体集積回路装置の内部回路を安全に保護することができる。
【発明の効果】
【0018】
本発明の1つの観点によれば、第1のパッドと第2のパッドとの間に振動子が接続されて発振動作を行う半導体集積回路装置において、第1又は第2のパッドに印加される静電気から内部回路を保護するために、第3の抵抗と、第1〜第4のダイオードと、第2のトランジスタとを設けることにより、寄生容量を低減して調整可能な発振周波数の範囲を広くすると共に、外部から供給される電源電圧の値によって発振周波数が変化することを防止できる。
【図面の簡単な説明】
【0019】
【図1】本発明の第1の実施形態に係る半導体集積回路装置の構成を示す図。
【図2】本発明の第2の実施形態に係る半導体集積回路装置の構成を示す図。
【図3】本発明の第2の実施形態に係る半導体集積回路装置の一部を示す断面図。
【図4】第2の実施形態に係る半導体集積回路装置の一部のレイアウトを示す平面図。
【図5】発振回路を内蔵した従来の半導体集積回路装置の構成例を示す図。
【発明を実施するための形態】
【0020】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図1は、本発明の第1の実施形態に係る半導体集積回路装置の構成を示す図である。図1に示すように、この半導体集積回路装置は、電圧レギュレータ10と、発振回路20と、温度センサ30と、A/D変換器40と、制御部50と、格納部60とを含んでおり、パッド(外部との接続端子)P1及びP2の間に振動子22が接続されて発振動作を行う。また、パッドP3には第1の電源電位VDDが供給され、パッドP4には第2の電源電位VSSが供給される。本実施形態においては、電源電位VDDが1.6V〜5.5Vであり、電源電位VSSが接地電位であるものとする。
【0021】
電圧レギュレータ10は、パッドP3から電源電位VDDが供給されると共に、パッドP4から電源電位VSSが供給され、基準電位VREFに基づいて電源電位VDDを安定化して安定化電源電位VREGを生成し、出力端子(ノードN3)から安定化電源電位VREGを出力する。
【0022】
電圧レギュレータ10は、安定化電源電位VREGと基準電位VREFとの誤差を増幅する演算増幅器11と、演算増幅器11から出力される増幅信号を入力して安定化電源電位VREGを出力するPチャネルMOSトランジスタQP2と、安定化電源電位VREGを平滑するバイパスコンデンサC3とを含んでいる。
【0023】
演算増幅器11は、安定化電源電位VREGが印加される非反転入力端子と、基準電位VREFが印加される反転入力端子と、増幅信号を出力する出力端子とを有する。トランジスタQP2は、演算増幅器11の出力端子に接続されたゲートと、電源電位VDDに接続されたソースと、電圧レギュレータ10の出力端子(ノードN3)に接続されたドレインとを有する。
【0024】
演算増幅器11は、安定化電源電位VREGと基準電位VREFとの誤差を増幅し、両者が一致するようにトランジスタQP2のオン抵抗を調整する。トランジスタQP2の出力電位を安定にするために、トランジスタQP2のドレインと電源電位VSSとの間にバイパスコンデンサC3が接続されている。
【0025】
発振回路20は、安定化電源電位VREG及び電源電位VSSが供給されて発振動作を行う。発振回路20は、入力端子(ノードN1)に入力される信号を反転増幅して増幅信号を出力端子(ノードN2)から出力する反転増幅回路21と、パッドP1とノードN1との間に接続された抵抗R1と、パッドP2とノードN2との間に接続された抵抗R2と、ノードN1と電源電位VSSとの間に接続された可変容量C1と、ノードN2と電源電位VSSとの間に接続された可変容量C2とを含んでいる。なお、可変容量C1及びC2は、半導体集積回路装置に外付けするようにしても良い。
【0026】
反転増幅回路21は、PチャネルMOSトランジスタQP1及びNチャネルMOSトランジスタQN1によって構成されるインバータと、ノードN2とノードN1との間に接続された帰還抵抗R3とを含んでおり、パッドP1から入力端子(ノードN1)に入力される信号を反転増幅して、増幅信号を出力端子(ノードN2)からパッドP2に出力する。
【0027】
トランジスタQP1は、ノードN1に接続されたゲートと、安定化電源電位VREGに接続されたソースと、ノードN2に接続されたドレインとを有し、安定化電源電位VREGに対するノードN1の電圧変化を増幅する。トランジスタQN1は、ノードN1に接続されたゲートと、ノードN2に接続されたドレインと、電源電位VSSに接続されたソースとを有し、電源電位VSSに対するノードN1の電圧変化を増幅する。帰還抵抗R3は、トランジスタQP1及びQN1の直流バイアスレベルを定めて適切な増幅作用を得る。
【0028】
パッドP1とパッドP2との間に、半導体集積回路装置が実装されるプリント配線基板等に形成された配線パターンを介して、振動子22の2つの端子が接続される。振動子22は、水晶振動子又はセラミック振動子等の振動子である。特に、100MHz以上の高い周波数を有する発振信号を生成するためには、SAW(surface acoustic wave:表面弾性波)共振子が用いられる。発振周波数の調整は、可変容量C1及びC2の容量値を変化させることにより行われる。抵抗R1及びR2は、半導体集積回路装置の内部回路を静電気から保護するための抵抗値の小さい抵抗である。
【0029】
ここで、パッドP1又はP2に印加される静電気から内部回路を保護するために、静電気保護素子として、抵抗R1及びR2に加えて、抵抗R4と、ダイオードD1〜D4と、GCD(gate controlled diode)又はGGNMOS(gate grounded nMOS)と呼ばれるNチャネルMOSトランジスタQN5とが設けられている。また、パッドP3に印加される静電気から内部回路を保護するために、パッドP3とパッドP4との間に、静電気保護素子として、GCD又はGGNMOSと呼ばれるNチャネルMOSトランジスタQN4が接続されている。
【0030】
抵抗R4は、電圧レギュレータ10の出力端子(ノードN3)に接続された第1の端子と、ノードN4に接続された第2の端子とを有している。ノードN4は、静電気保護素子を接続するための専用ノードであり、パッドや外部回路とは接続されない。抵抗R1、R2、及び、R4は、例えば、50Ω〜500Ω程度の抵抗値を有している。
【0031】
MOSトランジスタにおいては、2つの不純物拡散領域の内のいずれがソースでいずれがドレインであるかはバイアス条件に依存するので、本願においては、2つの不純物拡散領域の内の一方を「第1の端子」又は「ソース/ドレイン」と表し、他方を「第2の端子」又は「ドレイン/ソース」と表すことにする。
【0032】
トランジスタQN4は、パッドP3に接続された第1の端子(ソース/ドレイン)と、パッドP4に接続されたゲート及び第2の端子(ドレイン/ソース)とを有している。また、トランジスタQN5は、ノードN4に接続された第1の端子(ソース/ドレイン)と、パッドP4に接続されたゲート及び第2の端子(ドレイン/ソース)とを有している。なお、トランジスタQN4及びQN5のバックゲートも、パッドP4に接続される。
【0033】
トランジスタQN4及びQN5の各々は、第1の端子とゲート及び第2の端子との間に所定の値を超える電圧が印加されたときに電流を流す。即ち、トランジスタQN4及びQN5の各々は、ゲート及び第2の端子の電位が第1の端子の電位に対して閾値電圧よりも高くなると、第2の端子から第1の端子に向けて順方向電流を流し、第1の端子の電位がゲート及び第2の端子の電位に対して降伏電圧よりも高くなると、第1の端子から第2の端子に向けて逆方向電流を流す。
【0034】
例えば、パッドP4を基準としてパッドP3に負の静電気が印加された場合には、トランジスタQN4の第2の端子から第1の端子に向けて順方向電流が流れる。一方、パッドP4を基準としてパッドP3に正の静電気が印加された場合には、トランジスタQN4の第1の端子から第2の端子に向けて逆方向電流が流れる。
【0035】
ダイオードD1は、パッドP1に接続されたアノードと、ノードN4に接続されたカソードとを有している。ダイオードD2は、パッドP1に接続されたカソードと、パッドP4(電源電位VSS)に接続されたアノードとを有している。ダイオードD3は、パッドP2に接続されたアノードと、ノードN4に接続されたカソードとを有している。ダイオードD4は、パッドP2に接続されたカソードと、パッドP4(電源電位VSS)に接続されたアノードとを有している。
【0036】
ダイオードD1及びD2の端子間容量は、静電気保護用トランジスタの端子間容量よりも小さいので、パッドP1に印加される静電気から内部回路を保護するために、静電気保護用トランジスタの替わりにダイオードD1及びD2を用いることにより、可変容量C1によって調整可能な発振周波数の範囲を広くすることができる。ダイオードD3及びD4についても、ダイオードD1及びD2と同様である。
【0037】
ダイオードD1〜D4の各々は、アノード電位がカソード電位に対して閾値電圧よりも高くなると、アノードからカソードに向けて順方向電流を流す。例えば、パッドP4を基準としてパッドP1に負の静電気が印加された場合には、ダイオードD2のアノードからカソードに向けて順方向電流が流れ、パッドP1からパッドP4に負の電荷が抜ける。
【0038】
一方、パッドP4を基準としてパッドP1に正の静電気が印加された場合には、ダイオードD1のアノードからカソードに向けて順方向電流が流れる。これにより、ノードN4の電位が上昇するので、トランジスタQN5の第1の端子(ソース/ドレイン)から第2の端子(ドレイン/ソース)に向けて逆方向電流が流れ、パッドP1からパッドP4に正の電荷が抜ける。なお、パッドP4を基準としてパッドP1に正の静電気が印加された場合には、最初はダイオードD2にも若干の逆方向電流が流れるが、その後は、トランジスタQN5のスナップバック特性により、大部分の電流がトランジスタQN5を流れるようになる。従って、ダイオードD1〜D4のサイズは小さくても良い。
【0039】
また、パッドP3を基準としてパッドP1に負の静電気が印加された場合には、パッドP3からトランジスタQN4及びダイオードD2を経由してパッドP1に向けて電流が流れ、パッドP1からパッドP3に負の電荷が抜ける。ここで、抵抗R4がなければ、パッドP3からトランジスタQP2及びダイオードD1を経由してパッドP1に向けて電流が流れるので、内部回路であるトランジスタQP2を破壊してしまう。
【0040】
一方、パッドP3を基準としてパッドP1に正の静電気が印加された場合には、パッドP1からダイオードD1とトランジスタQN5及びQN4とを経由してパッドP3に向けて電流が流れ、パッドP1からパッドP3に正の電荷が抜ける。ここで、抵抗R4がなければ、パッドP1からダイオードD1及びトランジスタQP2を経由してパッドP3に向けて電流が流れるので、内部回路であるトランジスタQP2を破壊してしまう。
【0041】
以上において、ダイオードD1及びD2は、ノードN4の安定化電源電位VREGとパッドP4の電源電位VSSとの間に接続されており、安定化電源電圧(VREG−VSS)の値は、外部から供給される電源電圧(VDD−VSS)の値(1.6V〜5.5V)にかかわらず一定であるので、ダイオードD1及びD2の端子間容量も一定である。ダイオードD3及びD4についても、ダイオードD1及びD2と同様である。従って、本実施形態によれば、外部から供給される電源電圧の値によって発振回路20の発振周波数が変化することを防止できる。
【0042】
一方、温度による発振周波数の変化を低減するために、温度センサ30〜格納部60が設けられている。温度センサ30は、サーミスタ等を用いて半導体集積回路装置内の温度を検出し、検出された温度を表す検出信号を出力する。A/D変換器40は、温度センサ30から出力されるアナログの検出信号をディジタルの検出信号に変換する。制御部50は、A/D変換器40から出力されるディジタルの検出信号に基づいて、検出信号の値に対応する容量データを格納部60において検索する。格納部60は、EPROM(Electrically Erasable Programmable ROM)等の不揮発性メモリーを含んでおり、検出信号の値と、一定の発振周波数を得るために検出信号の値に対して予め設定された可変容量C1及びC2の状態を表す容量データとが対応付けられたテーブルを格納している。
【0043】
可変容量C1及びC2の各々は、例えば、複数のコンデンサと、それらのコンデンサにそれぞれ直列に接続された複数のスイッチ回路とによって構成されており、制御部50は、格納部60から読み出された容量データに従って、それらのスイッチ回路の内の幾つかをオンさせる。そのような制御を行うことによって、半導体集積回路装置内の温度が変化しても、発振回路20の発振周波数を一定に近付けることができる。
【0044】
次に、本発明の第2の実施形態について説明する。
図2は、本発明の第2の実施形態に係る半導体集積回路装置の構成を示す図である。第2の実施形態においては、静電気保護素子として、図1に示す第1の実施形態におけるNチャネルMOSトランジスタQN4及びQN5の替わりに、NPNバイポーラトランジスタQB1及びQB2が用いられている。その他の点に関しては、第1の実施形態と同様である。
【0045】
図2に示すように、パッドP1又はP2に印加される静電気から内部回路を保護するために、静電気保護素子として、抵抗R1及びR2に加えて、抵抗R4と、ダイオードD1〜D4と、NPNバイポーラトランジスタQB2とが設けられている。また、パッドP3に印加される静電気から内部回路を保護するために、パッドP3とパッドP4との間に、静電気保護素子として、NPNバイポーラトランジスタQB1が接続されている。
【0046】
トランジスタQB1は、パッドP3に接続されたエミッタと、パッドP4に接続されたベース及びコレクタとを有している。また、トランジスタQB2は、ノードN4に接続されたエミッタと、パッドP4に接続されたベース及びコレクタとを有している。
【0047】
トランジスタQB1及びQB2の各々は、エミッタとベース及びコレクタとの間に所定の値を超える電圧が印加されたときに電流を流す。即ち、トランジスタQB1及びQB2の各々は、ベース及びコレクタの電位がエミッタの電位に対して閾値電圧よりも高くなると、ベース及びコレクタからエミッタに向けて順方向電流を流し、エミッタの電位がベース及びコレクタの電位に対して降伏電圧よりも高くなると、エミッタからベース及びコレクタに向けて逆方向電流を流す。
【0048】
例えば、パッドP4を基準としてパッドP3に負の静電気が印加された場合には、トランジスタQB1のベース及びコレクタからエミッタに向けて順方向電流が流れる。一方、パッドP4を基準としてパッドP3に正の静電気が印加された場合には、トランジスタQB1のエミッタからベース及びコレクタに向けて逆方向電流が流れる。
【0049】
このように、静電気保護用トランジスタとしてバイポーラトランジスタを用いる場合には、GCD又はGGNMOSと異なり、ゲート電極を形成する必要がない。従って、ベース領域の幅を小さくすることが可能であり、GCD又はGGNMOSよりもスナップバック特性を改善することができる。
【0050】
ダイオードD1〜D4の各々は、アノード電位がカソード電位に対して閾値電圧よりも高くなると、アノードからカソードに向けて順方向電流を流す。例えば、パッドP4を基準としてパッドP1に負の静電気が印加された場合には、ダイオードD2のアノードからカソードに向けて順方向電流が流れ、パッドP1からパッドP4に負の電荷が抜ける。
【0051】
一方、パッドP4を基準としてパッドP1に正の静電気が印加された場合には、ダイオードD1のアノードからカソードに向けて順方向電流が流れる。これにより、ノードN4の電位が上昇するので、トランジスタQB2のエミッタからベース及びコレクタに向けて逆方向電流が流れ、パッドP1からパッドP4に正の電荷が抜ける。なお、パッドP4を基準としてパッドP1に正の静電気が印加された場合には、最初はダイオードD2にも若干の逆方向電流が流れるが、その後は、トランジスタQB2のスナップバック特性により、大部分の電流がトランジスタQB2を流れるようになる。従って、ダイオードD1〜D4のサイズは小さくても良い。
【0052】
また、パッドP3を基準としてパッドP1に負の静電気が印加された場合には、パッドP3からトランジスタQB1及びダイオードD2を経由してパッドP1に向けて電流が流れ、パッドP1からパッドP3に負の電荷が抜ける。ここで、抵抗R4がなければ、パッドP3からトランジスタQP2及びダイオードD1を経由してパッドP1に向けて電流が流れるので、内部回路であるトランジスタQP2を破壊してしまう。
【0053】
一方、パッドP3を基準としてパッドP1に正の静電気が印加された場合には、パッドP1からダイオードD1とトランジスタQB2及びQB1とを経由してパッドP3に向けて電流が流れ、パッドP1からパッドP3に正の電荷が抜ける。ここで、抵抗R4がなければ、パッドP1からダイオードD1及びトランジスタQP2を経由してパッドP3に向けて電流が流れるので、内部回路であるトランジスタQP2を破壊してしまう。
【0054】
図3は、本発明の第2の実施形態に係る半導体集積回路装置の一部を示す断面図である。図3に示すように、P型の半導体基板100内にNウエル110が形成されている。Nウエル110内には、ダイオードD1のアノードとして働くP型の不純物拡散領域111と、ダイオードD1のカソードとして働くNウエル110に対して接続を行うためにN型の不純物拡散領域(コンタクト)112及び113とが形成されている。不純物拡散領域111は、パッドP1に電気的に接続され、コンタクト112及び113は、ノードN4から抵抗4を介してノードN3に電気的に接続されている。
【0055】
また、P型の半導体基板100内には、ダイオードD2のカソードとして働くN型の不純物拡散領域121と、ダイオードD2のアノードとして働くP型の半導体基板100に対して接続を行うためにP型の不純物拡散領域(コンタクト)122及び123とが形成されている。不純物拡散領域121は、パッドP1に電気的に接続され、コンタクト122及び123は、パッドP4に電気的に接続されている。
【0056】
さらに、P型の半導体基板100内には、NPNバイポーラトランジスタQB2のエミッタとして働くN型の不純物拡散領域131と、トランジスタQB2のコレクタとして働くN型の不純物拡散領域132及び133とが形成されている。コンタクト122及び123等によってパッドP4に電気的に接続された半導体基板100内において、不純物拡散領域131〜133の周辺領域134は、トランジスタQB2のベースとして働く。不純物拡散領域131は、ノードN4から抵抗4を介してノードN3に電気的に接続され、不純物拡散領域132及び133は、パッドP4に電気的に接続されている。
【0057】
なお、NPNバイポーラトランジスタにおいては、エミッタもコレクタもN型の不純物拡散領域によって構成されるので、エミッタとコレクタとを逆に接続しても良い。その場合には、図2において、トランジスタQB1のコレクタがパッドP3に接続され、ベース及びエミッタがパッドP4に接続される。また、トランジスタQB2のコレクタがノードN4に接続され、ベース及びエミッタがパッドP4に接続される。
【0058】
図4は、本発明の第2の実施形態に係る半導体集積回路装置の一部のレイアウトを示す平面図である。半導体基板100の1つの辺100aに沿って、図4の左側から、パッドP1とトランジスタQB2とパッドP2とが所定の間隔で配置されており、パッドP1とトランジスタQB2との間にダイオードD1及びD2が配置されると共に、トランジスタQB2とパッドP2との間にダイオードD3及びD4が配置されている。
【0059】
パッドP1は、ダイオードD1のアノード及びダイオードD2のカソードに接続され、パッドP2は、ダイオードD3のアノード及びダイオードD4のカソードに接続される。また、ダイオードD1及びD3のカソードは、トランジスタQB2のエミッタに接続され、ダイオードD2及びD4のアノードは、パッドP4(図示せず)に接続される。トランジスタQB2のベース及びコレクタは、パッドP4に接続される。
【0060】
さらに、パッドP1〜パッドP2に並行して、可変容量C1と反転増幅回路21と可変容量C2とが配置されている。パッドP1は、抵抗R1を介して、可変容量C1及び反転増幅回路21の入力端子に接続され、パッドP2は、抵抗R2を介して、可変容量C2及び反転増幅回路21の入力端子に接続される。また、トランジスタQB2のエミッタは、抵抗R4を介して、反転増幅回路21に供給される安定化電源電位に接続される。
【0061】
図4に示すレイアウトは、パッドP1及びP2からダイオードD2及びD4にそれぞれ至る配線経路を短くすると共に、パッドP1及びP2からダイオードD1及びD3をそれぞれ介してトランジスタQB2に至る配線経路を短くするように考慮されたものである。このようなレイアウトによれば、半導体基板100を基準としてパッドP1又はP2に負の静電気が印加された場合に、ダイオードD2又はD4を介して短い配線経路で半導体基板100に負の電荷が抜けるので、ダイオードD1又はD3を逆方向に抜ける電荷量や半導体集積回路装置の内部回路に抜ける電荷量を最小限に抑えることができ、ダイオードD1、D3及び内部回路を安全に保護することができる。また、半導体基板100を基準としてパッドP1又はP2に正の静電気が印加された場合に、ダイオードD1又はD3及びトランジスタQB2を介して短い配線経路で半導体基板100に正の電荷が抜けるので、ダイオードD2又はD4を逆方向に抜ける電荷量や半導体集積回路装置の内部回路に抜ける電荷量を最小限に抑えることができ、ダイオードD2、D4及び内部回路を安全に保護することができる。
【0062】
また、図4に示すレイアウトは、第1の実施形態に適用することもできる。その場合には、図4に示すトランジスタQB2の位置に、図1に示すトランジスタQN5が配置される。
【符号の説明】
【0063】
10 電圧レギュレータ、 11 演算増幅器、 20 発振回路、 21 反転増幅回路、 22 振動子、 30 温度センサ、 40 A/D変換器、 50 制御部、 60 格納部、 P1〜P4 パッド、 R1〜R4 抵抗、 C1、C2 可変容量、 C3 バイパスコンデンサ、 QP1〜QP2 PチャネルMOSトランジスタ、 QN1〜QN5 NチャネルMOSトランジスタ、 QB1〜QB2 NPNバイポーラトランジスタ、 D1〜D4 ダイオード

【特許請求の範囲】
【請求項1】
第1のパッドと第2のパッドとの間に振動子が接続されて発振動作を行う半導体集積回路装置であって、
第3のパッドから第1の電源電位が供給されると共に第4のパッドから第2の電源電位が供給され、前記第1の電源電位を安定化して安定化電源電位を出力する電圧レギュレータと、
前記安定化電源電位及び前記第2の電源電位が供給され、前記第1のパッドから入力端子に入力される信号を反転増幅して増幅信号を出力端子から前記第2のパッドに出力する反転増幅回路と、
前記第1のパッドと前記反転増幅回路の入力端子との間に接続された第1の抵抗と、
前記第2のパッドと前記反転増幅回路の出力端子との間に接続された第2の抵抗と、
前記電圧レギュレータの出力端子に接続された第1の端子を有する第3の抵抗と、
前記第1のパッドに接続されたアノードと前記第3の抵抗の第2の端子に接続されたカソードとを有する第1のダイオードと、
前記第1のパッドに接続されたカソードと前記第4のパッドに接続されたアノードとを有する第2のダイオードと、
前記第2のパッドに接続されたアノードと前記第3の抵抗の第2の端子に接続されたカソードとを有する第3のダイオードと、
前記第2のパッドに接続されたカソードと前記第4のパッドに接続されたアノードとを有する第4のダイオードと、
前記第3のパッドと前記第4のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第1のトランジスタと、
前記第3の抵抗の第2の端子と前記第4のパッドとの間に接続され、それらの間に所定の値を超える電圧が印加されたときに電流を流す第2のトランジスタと、
を具備する半導体集積回路装置。
【請求項2】
前記第1のトランジスタが、前記第3のパッドに接続されたソース/ドレインと、前記第4のパッドに接続されたゲート及びドレイン/ソースとを有するNチャネルMOSトランジスタであり、
前記第2のトランジスタが、前記第3の抵抗の第2の端子に接続されたソース/ドレインと、前記第4のパッドに接続されたゲート及びドレイン/ソースとを有するNチャネルMOSトランジスタである、
請求項1記載の半導体集積回路装置。
【請求項3】
前記第1のトランジスタが、前記第3のパッドに接続されたエミッタ/コレクタと、前記第4のパッドに接続されたベース及びコレクタ/エミッタとを有するNPNバイポーラトランジスタであり、
前記第2のトランジスタが、前記第3の抵抗の第2の端子に接続されたエミッタ/コレクタと、前記第4のパッドに接続されたベース及びコレクタ/エミッタとを有するNPNバイポーラトランジスタである、
請求項1記載の半導体集積回路装置。
【請求項4】
半導体基板の1つの辺に沿って前記第1のパッドと前記第2のトランジスタと前記第2のパッドとが所定の間隔で配置されており、前記第1のパッドと前記第2のトランジスタとの間に前記第1及び第2のダイオードが配置されると共に、前記第2のトランジスタと前記第2のパッドとの間に前記第3及び第4のダイオードが配置されている、請求項1〜3のいずれか1項記載の半導体集積回路装置。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【公開番号】特開2012−39348(P2012−39348A)
【公開日】平成24年2月23日(2012.2.23)
【国際特許分類】
【出願番号】特願2010−177067(P2010−177067)
【出願日】平成22年8月6日(2010.8.6)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】