説明

半導体集積回路

【課題】スタンダードセル方式のCMOS半導体集積回路にて、近接位置にある論理ゲートセル間の配線接続においても上層配線の配線資源を消費していたことにより、配線資源不足で論理ゲートセルの敷詰め密度を上げられず、レイアウト面積の増大を招いていた。
【解決手段】論理ゲートセルの端子構造を特別なものとし、論理ゲートセル同士を特定の近接位置に配置したときに、第一および第二の金属配線層のみで配線接続を完結することにより、上層の配線資源を増加させることでレイアウト面積を削減する。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スタンダードセル方式で設計するCMOS半導体集積回路に関連し、そこで用いる論理ゲートセルの配置と論理ゲートセル間の配線構造と論理ゲートセルそのものの端子構造に関わるものであり、それらにより配線資源の有効利用を可能としCMOS半導体集積回路のレイアウト面積の削減に役立つ手段に関する。
【背景技術】
【0002】
CMOS半導体集積回路における論理回路の設計手法としてスタンダードセル方式はよく知られた手法である。スタンダードセル方式では、論理機能を実現する単位を論理ゲートセルとして用意する。論理ゲートセルの論理機能の代表にはNAND、NOR、NOT、AND、ORなどがある。論理回路は、論理設計の段階ではそれら論理ゲートセルを組み合わせ相互接続した接続構造として実現される。これをネットリストと呼ぶ。論理ゲートセルの各々は、レイアウト設計の構成要素部品として利用できるように論理ゲートセル単位でレイアウト形状を有している。レイアウト設計の段階では、ネットリストに含まれる論理ゲートセルに対応したレイアウト形状データを複数のセル列に並べ、このとき論理ゲートセルの端子間配線を施したときに配線長が長くならないように、また複数の配線が互いに接触せず必要な配線が全て接続完結可能なように論理ゲートセルの配置を決める。ただし実際には配線処理を実施しなければ配線が接続完結可能か否かは判断できず、論理ゲートセルの配置が不適切であれば配線処理が完結できないために配置のやり直しが必要になる。
【0003】
配線処理にあたっては配線トラックの概念が使用される。第一層(M1)、第二層(M2)、第三層(M3)といった金属配線層には、それぞれ配線を通したいときに配線が乗るべき位置を配線トラックとして定義している。M1層を横方向配線に使えばM2層は通常縦方向配線に、M3層は横方向配線に使われる。これらの配線トラックを同時に見ると格子状に見えることから配線グリッドとも呼ぶ。また配線に使える各層の配線トラックを配線資源とよぶことがあり、配線処理で配線が完結しない場合は、配線資源が不足しているという。ネットリストが決定すると、論理ゲートセル間にどれだけの配線が必要となるかが決まるが、論理ゲートセルを狭い領域に密に敷き詰めると使える配線資源が少ないのでネットリストが必要とする配線資源を満たさず配線処理が完結しない。この場合は論理ゲートセルの敷詰め密度を低くし、別の言葉で表現すると論理ゲートセルを広い領域に疎に配置しなおし、それによって利用可能な配線資源を増やすことで配線処理が完結可能になる。どれだけの広い領域が必要かは設計対象に依存する。一般に広い領域に論理ゲートセルを疎に配置するほど配線処理を完結させることは容易となるが、その代わり回路のレイアウト面積が大きくなるために集積回路チップの製造単価は上昇する。
【0004】
背景技術について説明を続ける。CMOS半導体集積回路で用いる論理ゲートセルの代表的な従来技術について説明する。図13(a)は論理ゲートセルNAND2の従来技術によるレイアウト構造を図示したものである。NAND2の論理記号とトランジスタレベルの回路図を図19に示す。図13(b)は図13(a)の中から拡散層とポリシリコン配線層3を抜出したものである。拡散層にはP型拡散層1とN型拡散層2がある。拡散層とポリシリコン配線層の交点にMOSトランジスタが形成され、P型拡散層1上にはPMOSトランジスタ4、5が、N型拡散層2上にはNMOSトランジスタ6、7が形成されている。図13(c)は同様に金属配線層であるM1配線層とコンタクトホールを抜出したものである。M1配線層は通常は論理ゲート内部の配線接続に用い、論理ゲート同士の配線にはM2配線層、M3配線層およびそれより上層の配線層を用いるのが普通である。
VDD電源線は高電位の電源線であり、図13(a)および(c)から明らかなように第一方向(横方向)に走行しており、GND電源線は接地電位の電源線であり同じく第一方向に走行している。論理ゲートセルにて電源線が第一方向に走行する場合は、論理ゲートセル間配線に用いるM2配線層の配線は必然的に第二方向の配線に用いられる。このことについて説明する。スタンダードセル方式のレイアウトでは、場合により論理ゲートセルを配置しないセル列を設けて、M1層を配線に用いたいことがある。この場合、M1配線層では電源配線が第一方向に走行しているため、M1層の配線も第一方向の配線として使わざるを得ない。その結果一つ上層のM2配線層の配線は直交する第二方向の配線として使用することになる。
PMOSトランジスタ4のソース領域すなわちPMOSトランジスタ4に付随するP型拡散領域からVDD電源線に、M1配線11にて接続しており、PMOSトランジスタ5のソース領域すなわちPMOSトランジスタ5に付随するP型拡散領域からVDD電源線に、M1配線12にて接続している。またNMOSトランジスタ6のソース領域すなわちNMOSトランジスタ6に付随するN型拡散領域からGND電源線に、M1配線13にて接続している。さらに、PMOSトランジスタ4、5に共通するドレイン領域すなわちPMOSトランジスタ4と5に共に付随するP型拡散領域から、NMOSトランジスタ7のドレイン領域すなわちNMOSトランジスタ7に付随するN型拡散領域に、M1配線14にて接続しており、このM1配線14上にNAND2の出力端子Yが存在する。PMOSトランジスタ4、5およびNMOSトランジスタ7は論理ゲートセルの出力部分に存在するトランジスタである。A、BはNAND2の入力端子でありM1配線層に存在する。入力端子AはM1配線層からコンタクトホールを介してポリシリコン配線3に接続しさらにPMOSトランジスタ4のゲートおよびNMOSトランジスタ6のゲートと電気的接続を持っている。また入力端子Bは同様にPMOSトランジスタ5のゲートおよびNMOSトランジスタ7のゲートと電気的接続を持っている。
【0005】
以上の従来技術による論理ゲートセルNAND2の主要な構成は次のように要約できる。論理ゲートセルはPMOSトランジスタとNMOSトランジスタの相互接続で構成されており、入力端子と1個の出力端子を有している。また前記入力端子は前記PMOSトランジスタのゲートと前記NMOSトランジスタのゲートの各々に電気的接続を持つものである。また前記出力端子は、論理ゲートセルの出力部分に存在する前記PMOSトランジスタのドレインと同じく出力部分に存在する前記NMOSトランジスタのドレインの双方に電気的接続を持つものである。さらに論理ゲートセルは第一方向(横方向)に走行するM1配線層によるVDDおよびGND電源配線を有しており、また前記入力端子および前記出力端子がM1配線層に存在している。さらに電源線が第一方向に走行することから、論理ゲートセルの端子間接続配線として第二方向(縦方向)に走行する配線に必然的にM2配線層を使用する。
【0006】
従来技術による標準的なNAND2では、先に示したように論理ゲートセル内の配線にはすべてM1配線層を使用しており、入力端子および出力端子は全てM1配線層に存在する。その理由は、論理ゲートセルの内部では、M1配線層のみで配線が完結しそれ以外の金属配線層を使用する必要がないためであり、またM1配線層よりも上層の例えばM2配線層を使えば、それだけ配線資源を余計に消費する、という考えによるものである。入力端子をポリシリコン配線層に持つ事例は、半導体集積回路の集積度が低く動作速度の遅い時代には存在したが現在は見られない。線幅が0.18マイクロメーター以降の微細化の進んだ製造プロセスでは、ポリシリコン配線層が論理ゲート間配線に使われた場合の抵抗成分による動作速度低下の問題や配線接続時の設計制約の複雑化に伴うCADツール実現上の問題によりポリシリコン配線層に入力端子を持つ事例は姿を消し、現在はM1配線層に入力端子を持つことが標準となった。論理設計に頻繁に使用するNAND2の標準的設計は以上のようになっている。
まれな例として、NAND2とは異なる機能の、より構造の複雑な論理ゲートセルを対象として小面積化を実現する場合に、出力端子をM2配線層に持つ論理ゲートセルのレイアウト例がある。
【特許文献1】特許第3110422号
【0007】
NAND2に次いで多用される論理ゲートセルとして、2入力NOR、略してNOR2、NOT、3入力NAND、略してNAND3、3入力NOR、略してNOR3がある。CMOS半導体集積回路で使われる論理回路は、上記5種類の論理ゲートセルおよびそれらを組み合わせた複合論理ゲートセルを用いればほぼ不自由なく実現することができる。図14および図15に、従来技術によるNOR2およびNOTのレイアウト例を示す。図の表現方法は図13に順ずる。NOTおよびNOR2の論理記号とトランジスタレベルの回路図を図18、図20に示す。
いずれの事例でも、論理ゲートセルはPMOSトランジスタとNMOSトランジスタの相互接続で構成されており、入力端子と1個の出力端子を有している。また前記入力端子は前記PMOSトランジスタのゲートと前記NMOSトランジスタのゲートの各々に電気的接続を持つものである。また前記出力端子は、論理ゲートセルの出力部分に存在する前記PMOSトランジスタのドレインと同じく出力部分に存在する前記NMOSトランジスタのドレインの双方に電気的接続を持つものである。さらに論理ゲートセルは第一方向(横方向)に走行するM1配線層によるVDDおよびGND電源配線を有しており、また前記入力端子および前記出力端子がM1配線層に存在している。さらに電源線が第一方向に走行することから、論理ゲートセルの端子間接続配線として第二方向(縦方向)に走行する配線に必然的にM2配線層を使用する。
【0008】
引き続き、スタンダードセル方式のレイアウトについて、図16および図17を用いて説明する。図16は、従来技術によるCMOS半導体集積回路のレイアウトからごく一部を取り出した図であり、従来技術による論理ゲートセルのNAND2、NOR2、NOTがセル列に配置され一部の配線が施されたものを例示した図である。第一のセル列31には左から順にNOR2、NAND2が配置され、第二のセル列32には左から順にNOR2、NOTが配置され、第三のセル列33には左から順にNOT、NAND2が配置されている。実際の半導体集積回路では、セル列は図16に比べて左右にはるかに長く、またセル列の個数も上下にはるかに多く存在する。ここで第三のセル列33に配置された論理ゲートセルは、上下が逆に配置されていることに注意したい。これは隣接するセル列の論理ゲートセル同士で電源線を共有するための手法であり、ダブルバックと呼ばれることもある。通常はセル列一列ごとに論理ゲートセルの第二方向(縦方向)の向きを反転させて配置する。図16において第一の論理ゲートセル41の入力端子Bは、第二の論理ゲートセル42の出力端子Yと接続している。第二の論理ゲートセル42の出力端子YはM1配線層にあり、M1M2間ビアホール25を介して第二方向(縦方向)に走行するM2配線34に接続し、さらにM2M3間ビアホール26を介して第一方向(横方向)に走行するM3配線35に接続し、さらにM2M3間ビアホール26を介して短いM2配線36に接続し、最後にM1M2間ビアホール25を介して第一の論理ゲートセル41の端子Bに接続している。M3配線35は第一の論理ゲートセル41、第三の論理ゲートセル43の上層を立体的に通過しており、論理ゲートセル41、43の内部配線とは一切の直接的接触を持たない。またM2配線34は第二の論理ゲートセル42、第四の論理ゲートセル44、VDDおよびGND電源線の上層を立体的に通過しており、論理ゲートセル44の内部配線および電源線とは一切の接触を持たない。M2配線34、M3配線35、M2配線36は、各々の属する配線層の配線トラック上を走行している。
【0009】
図17も、従来技術によるCMOS半導体集積回路のレイアウトからごく一部を取り出した図であり、従来技術による論理ゲートセルのNAND2、NOR2、NOTがセル列に配置され一部の配線が施されたものを例示した図である。第一のセル列31には左から順にNAND2、NOTが配置され、第二のセル列32には左から順にNOT、NOR2が配置され、第三のセル列33には左から順にNAND2、NOR2が配置されている。図17において第一の論理ゲートセル41の入力端子Aは、第二の論理ゲートセル42の出力端子Yと接続している。第二の論理ゲートセル42の出力端子YはM1配線層にあり、M1M2間ビアホール25を介して第二方向(縦方向)に走行するM2配線34に接続し、さらにM2M3間ビアホール26を介して第二方向(横方向)に走行するM3配線35に接続し、さらにM2M3間ビアホール26を介して短いM2配線36に接続し、最後にM1M2間ビアホール25を介して第一の論理ゲートセル41の端子Aに接続している。M3配線35は第一の論理ゲートセル41の上層を立体的に通過しており、論理ゲートセル41の内部配線とは一切の直接的接触を持たない。またM2配線34は第二の論理ゲートセル42とVDD、GND電源線の上層を立体的に通過しており、電源線とは一切の接触を持たない。M2配線34、M3配線35、M2配線36は、各々の属する配線層の配線トラック上を走行している。
【発明の開示】
【発明が解決しようとする課題】
【0010】
図16および図17は従来技術による論理ゲートセルを用いたCMOS半導体集積回路のレイアウト例であり、第一の論理ゲートセル41と第二の論理ゲートセル42が近い位置に配置された例であった。通常は複数の論理ゲートセル間の相互接続状況に応じて論理ゲートセル間の接続配線の配線長合計が長くならないように論理ゲートセルの配置を決めるため、接続を持つ論理ゲートセル同士は近接した位置に配置することが多い。この場合に、接続すべき論理ゲートセルの端子、すなわち図16および図17では第一の論理ゲートセル41の入力端子と第二の論理ゲートセル42の出力端子Yとは、近接した位置であっても第一方向(横方向)および第二方向(縦方向)ともに互いに異なった位置となることが一般的である。したがって端子同士の接続には、少なくとも第二方向のM2配線と第一方向の配線とを必要とする。このとき、第一の論理ゲートセル41の入力端子からM2配線34に接続を持つためには、少なくともM3配線35とM2配線36を必要とすることが図16および図17から明らかである。
一般にM3配線のような上層の配線およびさらに上層の配線、そして場合によってM2配線は、遠くに配置せざるを得なかった論理ゲートセル同士の長距離セル間配線に使用し、近接配置された論理ゲートセル同士のセル間配線にはなるべく上層の配線を使わないことが、配線混雑を緩和し論理ゲートセルの敷詰め密度を上げて集積回路チップのレイアウト面積を削減するのに重要である。ところが従来技術による論理ゲートセルを用いたレイアウトでは、図16および図17に示したように、第一の論理ゲートセル41の入力端子から近接位置にあるM2配線34に接続を持つだけでも、M3配線35とM2配線36を必要としており、遠くに位置する論理ゲートセル同士の長距離セル間配線に使いたい上層の配線資源を消費している。そのために配線混雑を引起し易く論理ゲートセルの敷詰め密度を下げ結果として集積回路チップの面積を増加させチップ単価の上昇要因となっていた。
【課題を解決するための手段】
【0011】
課題を解決するための手段について、まず概要を述べる。従来技術による論理ゲートセルに代えて、端子の構造に工夫を加えた第一の構造の論理ゲートセルを第一の論理ゲートセルとして用い、第一の論理ゲートセルの入力端子と第二の論理ゲートセルの出力端子を接続するにあたって双方の論理ゲートセルを第一方向(横方向)のある特定の近接位置と第二方向(縦方向)のある特定の近接位置を兼ねた位置に配置することにより、前記入力端子と前記出力端子を第二の金属配線層(M2配線層)による第二方向(縦方向)の配線1個と第一の金属配線層(M1配線層)による配線1個とビアホールとのみにより接続可能とする。本手段により、従来技術による論理ゲートセルを用いた場合に比べて、少なくとも第三の金属配線層(M3配線層)による配線1個と第二の金属配線層(M2配線層)による配線1個の使用を節約し、長距離配線に使える配線資源を増やす。
【0012】
課題を解決するための手段について正確に述べる。
スタンダードセル方式で設計するCMOS半導体集積回路であって、前記CMOS半導体集積回路が構成要素として論理ゲートセルを有し、前記論理ゲートセルがPMOSトランジスタとNMOSトランジスタの相互接続で構成されかつ入力端子と1個の出力端子を有し、かつ前記入力端子が前記PMOSトランジスタのゲートと前記NMOSトランジスタのゲートの各々に電気的接続を持つものでありかつ前記出力端子が前記論理ゲートセルの出力部分に存在する前記PMOSトランジスタのドレインと前記論理ゲートセルの出力部分に存在する前記NMOSトランジスタのドレインの双方に電気的接続を持つものであって、かつ前記論理ゲートセルが第一方向に走行する第一の金属配線層によるVDDおよびGND電源配線を有し、かつ前記入力端子が第一の金属配線層に存在しており、さらに前記CMOS半導体集積回路が論理ゲートセルの端子間接続配線として第二の金属配線層で構成された配線を前記第一方向と直交する向きの第二方向に走行する配線に使用するものを前提とする。
前提としたCMOS半導体集積回路が、前記論理ゲートセルであって第一の構造をもつものを構成要素として有する。ここで前記第一の構造とは、前記出力部分に存在する前記PMOSトランジスタのドレインと前記出力部分に存在する前記NMOSトランジスタのドレインとを相互接続する出力配線を有しかつ前記出力配線の全部または一部が第二の金属配線層で構成された第二層出力配線でありかつ前記第二層出力配線に前記出力端子を有しかつ前記第二層出力配線が前記第二方向に走行しているものである。加えて前記第一の構造とは、前記入力端子が複数個の場合には前記複数個の入力端子の各々が前記第二方向の互いに異なる位置に存在するものである。さらに加えて前記第一の構造とは、前記入力端子の各々から第一方向に第一の金属配線層による仮の配線を引き伸ばしたときには前記論理ゲートセル内のいかなる配線とも接触することなく前記論理ゲートセルの境界に到達可能な空間的構造を有するものであって、かつ前記仮の配線のいずれもが前記第二層出力配線と立体的に交差する位置関係を有するものである。さらに加えて前記第一の構造とは、前記論理ゲートセル内を第一方向に走行しかつ前記論理ゲートセル内のいかなる配線とも接触することのない第一の金属配線層で構成された通過配線を収容可能な空間的構造を有するものでありかつ前記通過配線は前記第二層出力配線と立体的に交差する位置関係を有するものである。
さらに、前提としたCMOS半導体集積回路が、第一の論理ゲートセルと第一の配線を構成要素として有する。ここで前記第一の論理ゲートセルが前記第一の構造を持ち前記第一の配線が前記第二方向に走行する第二の金属配線層で構成された配線であって、さらに前記第一の配線と前記第一の論理ゲートセルとが第一方向の近接位置に存在するものである。前記第一方向の近接位置とは、前記第一の論理ゲートセルが存在する第一のセル列において前記第一の論理ゲートセルと前記第一の配線との間に論理ゲートセルが存在しないか、または前記第一の論理ゲートセルと前記第一の配線との間に前記第一の構造を有する論理ゲートセルのみが存在するものである。さらに前提としたCMOS半導体集積回路は以下の構造を有するものである。すなわち前記第一の論理ゲートセルの前記入力端子と前記第一の配線とが、第一の金属配線層で構成された第二の配線と唯1個の第一層第二層間ビアホールとのみで接続される構造を有する。
本手段により、従来技術による論理ゲートセルを用いた場合に比べて、前記第一方向の近接位置に存在する前記第一の論理ゲートセルと前記第一の配線を接続するのに、少なくとも第三の金属配線層による配線1個と第二の金属配線層による配線1個の使用を節約し、長距離配線に使える第三および第二の金属配線層の利用可能な配線資源を増やす。
【0013】
さらに課題を解決するための手段について追加説明する。
前提としたCMOS半導体集積回路が、上記に加えてさらに第二の論理ゲートセルを構成要素として含み、前記第一の論理ゲートセルの存在する前記第一のセル列と前記第二の論理ゲートセルの存在する第二のセル列とが第二方向の近接位置にあるものとする。ここで前記第二方向の近接位置とは、前記第二の論理ゲートセルの前記出力端子が存在する第一方向の位置をXとするとき、前記第二のセル列と前記第一のセル列との間にセル列が存在しないか、または前記第二のセル列と前記第一のセル列との間のセル列に出力端子の位置が前記位置Xにある論理ゲートセルが存在しないものである。さらに前提としたCMOS半導体集積回路は以下の構造を有するものである。すなわち前記第一の配線が前記第二の論理ゲートセルの前記出力端子に直接接続するかまたは1個の第一層第二層間ビアホールのみを介して接続し、これをもって前記第二の論理ゲートセルの前記出力端子と前記第一の論理ゲートセルの前記入力端子とが前記第一の配線と前記第二の配線と第一層第二層間ビアホールによってのみ接続される構造を有する。
本手段により、従来技術による論理ゲートセルを用いた場合に比べて、前記第一方向の近接位置と前記第二方向の近接位置を兼ね備えた位置にある前記第一の論理ゲートセルと前記第二の論理ゲートセルの端子同士を接続するのに、少なくとも第三の金属配線層による配線1個と第二の金属配線層による配線1個の使用を節約し、長距離配線に使える第三および第二の金属配線層の利用可能な配線資源を増やす。
【発明の効果】
【0014】
本発明によれば、特定の近接位置にある論理ゲートセル間の配線接続を行うときに第三の金属配線層および第2の金属配線層の配線資源の使用を節約し、長距離配線に使用可能となる配線資源を増やす。これにより、論理ゲートセルの敷詰め密度を従来より高く取った場合でも長距離配線の配線接続が完結する可能性を高めることができ、よって集積回路チップのレイアウト面積をより小さくチップ単価をより低くすることに資する。
【発明を実施するための最良の形態】
【0015】
まず前提条件であるCMOS半導体集積回路について説明する。
スタンダードセル方式で設計するCMOS半導体集積回路であって、前記CMOS半導体集積回路が構成要素として論理ゲートセルを有し、前記論理ゲートセルがPMOSトランジスタとNMOSトランジスタの相互接続で構成されかつ入力端子と1個の出力端子を有する。前記入力端子は前記PMOSトランジスタのゲートと前記NMOSトランジスタのゲートの各々に電気的接続を持つものでありかつ前記出力端子は前記論理ゲートセルの出力部分に存在する前記PMOSトランジスタのドレインと前記論理ゲートセルの出力部分に存在する前記NMOSトランジスタのドレインの双方に電気的接続を持つものである。また前記論理ゲートセルが第一方向に走行する第一の金属配線層によるVDDおよびGND電源配線を有し、かつ前記入力端子が第一の金属配線層に存在している。さらに前記CMOS半導体集積回路が論理ゲートセルの端子間接続配線として第二の金属配線層で構成された配線を前記第一方向と直交する向きの第二方向に走行する配線に使用するものである。
上記前提条件であるCMOS半導体集積回路について、繰返しとなるがさらに詳しく説明する。前記CMOS半導体集積回路は、PMOSトランジスタとNMOSトランジスタの相互接続により所望の回路を構成し、1個の集積回路チップの上に所望の回路に含まれる全てのトランジスタとそれらを相互接続する配線を集積したものである。前記CMOS半導体集積回路の構成要素である論理ゲートセルとスタンダードセル方式によるレイアウトの事例は「背景技術」の項で詳細に説明したとおりであるが、再度簡単に説明する。
前記論理ゲートセルの例について、図13を用いて説明する。図13(a)は論理ゲートセルNAND2の従来技術によるレイアウト構造を図示したもので、図13(b)は図13(a)の中から拡散層とポリシリコン配線層3を抜出したものであり、図13(c)は第一の金属配線層とコンタクトホールを抜出したものである。前記論理ゲートセルはPMOSトランジスタ4、5とNMOSトランジスタ6、7の相互接続で構成されかつ入力端子A、Bと1個の出力端子Yを有している。前記入力端子Aは前記PMOSトランジスタ4のゲートと前記NMOSトランジスタ6のゲートの各々にポリシリコン配線3を介して電気的接続を持つものである。また前記入力端子Bは前記PMOSトランジスタ5のゲートと前記NMOSトランジスタ7のゲートの各々に電気的接続を持つものである。さらに前記出力端子Yが、前記論理ゲートセルの出力部分に存在する前記PMOSトランジスタ4および5のドレインと、前記論理ゲートセルの出力部分に存在する前記NMOSトランジスタ7のドレインの双方に電気的接続を持つものである。さらに前記論理ゲートセルが第一方向に走行する第一の金属配線層によるVDDおよびGND電源配線を有している。また前記入力端子AおよびBは第一の金属配線層に存在している。なお本発明の前提条件としては、前記論理ゲートセルの入力端子の個数およびPMOSトランジスタとNMOSトランジスタの個数は問わない。
また前記CMOS半導体集積回路が、前記論理ゲートセルの端子間接続配線として第二の金属配線層で構成された配線を前記第一方向と直交する向きの第二方向に走行する配線に使用することは、前記論理ゲートセル内にてVDDおよびGND電源配線が第一の金属配線層で構成されかつ前記第一方向に走行するものであることより必然的に導かれるものである。
またスタンダードセル方式によるレイアウトの例は、図16および図17に示したとおりである。これらの図は従来技術による論理ゲートセルを構成要素として用いた事例であり、詳細は「背景技術」の項で説明したとおりである。
【0016】
つぎに発明を実施するための好ましい形態について図を用いて説明する。
前記CMOS半導体集積回路は、前記論理ゲートセルであって第一の構造をもつものを構成要素として有する。前記第一の構造について図を用いて説明する。図3(a)は本発明の実施形態の一部を成す論理ゲートセルのレイアウト図であり、論理機能はNAND2である。NAND2の論理記号とトランジスタレベルの回路図は図19のとおりである。図3(b)は図3(a)の中から拡散層1、2とポリシリコン配線層3を抜出したものであり、図13(c)は第一の金属配線層とコンタクトホールを抜出したもの、図3(d)は第二の金属配線層と第一層第二層間ビアホール25を抜出したものである。前記第一の構造として、前記論理ゲートセルの前記出力部分に存在する前記PMOSトランジスタ4、5のドレインと、前記出力部分に存在する前記NMOSトランジスタ7のドレインとを相互接続する出力配線24、22を有し、かつ前記出力配線の全部または一部が第二の金属配線層で構成された第二層出力配線22であり、かつ前記第二層出力配線22に前記出力端子Yを有しかつ前記第二層出力配線22が前記第二方向に走行している。さらに前記第一の構造として、前記入力端子が複数個の場合には前記複数個の入力端子AおよびBの各々が前記第二方向の互いに異なる位置に存在するものである。つぎに、図4は図3に対して第一の金属配線層による仮の配線51を加筆したものである。前記第一の構造としてさらに、図4に示すとおり、前記入力端子A、Bの各々から前記第一方向に第一の金属配線層による仮の配線51を引き伸ばしたときには、前記論理ゲートセル内のいかなる配線とも接触することなく前記論理ゲートセルの境界に到達可能な空間的構造を有し、かつ前記仮の配線51のいずれもが前記第二層出力配線22と立体的に交差する位置関係を有している。なお図3および図4の破線は、論理ゲートセルの境界を示しセル枠と呼ばれるものである。つぎに、図5は図3に対して第一の金属配線層による通過配線52を加筆したものである。前記第一の構造としてさらに、図5に示すとおり、前記論理ゲートセル内を第一方向に走行しかつ前記論理ゲートセル内のいかなる配線とも接触することのない第一の金属配線層で構成された通過配線52を収容可能な空間的構造を有しており、かつ前記通過配線52は前記第二層出力配線22と立体的に交差する位置関係を有するものである。
【0017】
つぎに図1および図2は本発明の実施の形態を示すレイアウト図であり、前記CMOS半導体集積回路のレイアウトからごく一部を取り出したものに相当し、前記論理ゲートセルの一例としてNAND2、NOR2、NOTがセル列に配置され一部の配線が施された形態を示している。図1では、第一のセル列61には左から順に本発明によるNOR2、本発明によるNAND2が配置され、第二のセル列62には左から順に従来技術によるNOR2、NOTが配置され、第三のセル列63には左から順に従来技術によるNOT、NAND2が配置されている。図2では、第一のセル列61には左から順にNAND2、NOTが配置され、第二のセル列62には左から順にNOT、NOR2が配置され、第三のセル列63には左から順にNAND2、NOR2が配置されており、全ての論理ゲートセルは本発明によるものである。前記CMOS半導体集積回路はさらに加えて、図1および図2に示すとおり、第一の論理ゲートセル71と第一の配線64を構成要素として有し、前記第一の論理ゲートセル71が前記第一の構造を持ち前記第一の配線64が前記第二方向に走行する第二の金属配線層で構成された配線である。さらに前記第一の配線64と前記第一の論理ゲートセル71とが第一方向の近接位置に存在している。前記第一方向の近接位置とは、前記第一の論理ゲートセル71が存在する第一のセル列61において、図2のように前記第一の論理ゲートセル71と前記第一の配線64との間に他の論理ゲートセルが存在しないか、または図1のように前記第一の論理ゲートセル71と前記第一の配線64との間に前記第一の構造を有する論理ゲートセルのみ(図1は論理ゲートセル73が1個のみの例)が存在するものである。
さらに前記CMOS半導体集積回路は、前記第一の論理ゲートセル71の前記入力端子(図1では入力端子B、図2では入力端子A)と前記第一の配線64とが、第一の金属配線層で構成された第二の配線65と唯1個の第一層第二層間ビアホール25とのみで接続される構造を有するものである。
以上の実施の形態により、例えば図16および図17に示した従来技術による論理ゲートセルを用いた場合に比べて、前記第一方向の近接位置に存在する前記第一の論理ゲートセル71と前記第一の配線64を接続するのに、少なくとも第三の金属配線層による配線1個と第二の金属配線層による配線1個の使用を節約し、長距離配線に使える第三および第二の金属配線層の利用可能な配線資源を増やす。
ここで前記第一方向の近接位置について少し補足する。図1における論理ゲートセル73にとって、配線65は、図5で説明したところの通過配線52となっている。図1における論理ゲートセル73は、1個ではなく第一方向に複数個並んで存在してもよく、その場合配線65は、前記複数個並んで存在する前記論理ゲートセル73の内部を前記通過配線として通過することになる。ここで前記複数個並んで存在する論理ゲートセル73が上限何個まで並んでよいかというと、その上限個数は、前記論理ゲートセル73の内部を通過できる通過配線の個数までを目安とする。例えば前記論理ゲートセル73がNAND2ならば、図5に示したとおりセル内を通過できる通過配線の個数は2個であるから、前記上限個数も2個を目安とする。これは、異なる複数組の第一の論理ゲートセル71と第一の配線64のペアが同一セル列に存在する場合の配線接続を容易にするための配慮である。
【0018】
さらに発明を実施するための好ましい形態について図1および図2を用いて追加説明する。
前記半導体集積回路がさらに加えて第二の論理ゲートセル72を構成要素として含み、前記第一の論理ゲートセル71の存在する前記第一のセル列61と前記第二の論理ゲートセル72の存在する第二のセル列62とが第二方向の近接位置に存在するものである。ここで前記第二方向の近接位置とは、前記第二の論理ゲートセル72の前記出力端子Yが存在する第一方向の位置をXとするとき、前記第二のセル列62と前記第一のセル列61との間にセル列が存在しないか、または前記第二のセル列61と前記第一のセル列62との間のセル列(図1および図2の例ではセル列63が1個のみ)に出力端子が前記位置Xにある論理ゲートセルが存在しないものであって、このとき前記第一の配線64が前記第二の論理ゲートセル72の前記出力端子Yに直接接続する(図2の場合)かまたは1個の第一層第二層間ビアホール25のみを介して接続(図1の場合)する構造を有するものである。この構造により前記第二の論理ゲートセル72の前記出力端子Yと前記第一の論理ゲートセル71の前記入力端子(図1ではB,図2ではA)とが前記第一の配線64と前記第二の配線65と第一層第二層間ビアホール25によってのみ接続されるものである。
以上の実施の形態により、例えば図16および図17に示した従来技術による論理ゲートセルを用いた場合に比べて、前記第一方向の近接位置と前記第二方向の近接位置を兼ね備えた位置にある前記第一の論理ゲートセル71と前記第二の論理ゲートセル72の端子同士を接続するのに、少なくとも第三の金属配線層による配線1個と第二の金属配線層による配線1個の使用を節約し、長距離配線に使える第三および第二の金属配線層の利用可能な配線資源を増やす。
ここで前記第二方向の近接位置について少し補足する。前記第二の論理ゲートセル72の前記出力端子Yが存在する第一方向の位置をXとするとき、前記第二のセル列61と前記第一のセル列62との間にセル列63があればそこに論理ゲートセルが配置されることが普通である。例えば図1の論理ゲートセル74は前記セル列63にあり、もし前記論理ゲートセル74の出力端子Yの位置が位置Xと重なっていたとすると、前記配線64が前記出力端子Yを覆って前記出力端子Yへの異なる配線の接続が困難となる。またもし前記論理ゲートセル74の前記出力端子Yが第二の金属配線層にありその位置が位置Xと重なっていたとすると、こんどは前記配線64の走行をさまたげることになる。このため、前記セル列63には、出力端子が前記位置Xにある論理ゲートセルが存在してはならない。ここでセル列63の個数は複数個でよいが、その上限個数の目安がある。それは、セル列63に置かれる論理ゲートセルの平均的なセル幅引く1、すなわち論理ゲートセルの第一方向の幅に関してセルの上層を第二方向に通過可能な配線本数(配線トラック数)引く1で与えられる。例えば図13のNAND2は横幅4、図14のNOR2は横幅4、図15のNOTは横幅3とし、それらのみが均等に出現するとするなら、横幅の平均は約4であり、前記セル列63の上限個数の目安は4引く1で3となる。これを超えると、前述の「出力端子が前記位置Xにある論理ゲートセルが存在してはならない」という条件を満たすことが確率的に次第に困難となるためである。
【0019】
なお図1における前記第一の配線64は、前記第二の論理ゲートセル72、論理ゲートセル74、VDDおよびGND電源線の上層を立体的に通過しており、論理ゲートセル74の内部配線および電源線とは一切の接触を持たない。また図1における前記第二の配線65は、第一の論理ゲートセル71の前記第二層出力配線22および前記第一の構造を持つ前記論理ゲートセル73の前記第二層出力配線22の双方と立体的に交差している。また図2における前記第一の配線64は、前記第二の論理ゲートセル72、VDDおよびGND電源線の上層を立体的に通過しており、電源線とは一切の接触を持たない。また図2における前記第二の配線65は、第一の論理ゲートセル71の前記第二層出力配線22と立体的に交差している。前記第一の配線64は図1および図2ともに第二の金属配線層における配線トラック上を走行している。前記第二の配線65は、図2では第一の金属配線層における配線トラック上を第一方向に走行しており、図1では主に第一の金属配線層における配線トラック上を第一方向に走行しているが、論理ゲートセル61の入力端子Bに接続するところでジョグと呼ぶ短い折れ曲がりがある例が示されている。
また実施の形態として説明に使用した図1および図2では、前記CMOS半導体集積回路のあくまでごく狭い領域のレイアウトの例を示したものであり、また図中に示された論理ゲートセルはNAND2、NOR2、NOTに限られていたが、本発明では論理ゲートセルの主に端子の構造を前記第一の構造として規定しているものであって、論理ゲートセルの論理機能について限定するものではない。
【実施例1】
【0020】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第一の実施例を図6に示す。図6は実施の形態で取り上げた図3に対して、入力端子AおよびB部分の第一の金属配線層の形状(端子形状)が異なる。すなわち図3の場合に比べて第一方向(横方向)に長い点のみが異なるが、他の違いは一切無い。自動配置配線を行うCADツールによって、端子形状を変えると配線接続をよりうまく行える場合がある。
【実施例2】
【0021】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第二の実施例を図7に示す。図7の論理ゲートセルの論理機能はNOR2であり、論理記号とトランジスタレベルの回路図は図20のとおりである。NAND2とNOR2は、PMOSトランジスタとNMOSトランジスタの使い方がちょうど逆であり、配線の形態も図3のNAND2に対して上下が逆になっている。図7はレイアウト図であり、図7中の拡散層1、2、ポリシリコン配線層、第一の金属配線層、第二の金属配線層の記載方法(図中の地模様)は図3に準ずる。図7のNOR2は実施の形態を示す図1および図2に登場している。
図7は、スタンダードセル方式で設計するCMOS半導体集積回路の構成要素となる論理ゲートセルであり、前提となる構成要件として以下を備える。すなわち、前記論理ゲートセルはPMOSトランジスタとNMOSトランジスタの相互接続で構成されかつ入力端子と1個の出力端子Yを有している。前記入力端子は前記PMOSトランジスタのゲートと前記NMOSトランジスタのゲートとの間に電気的接続を持つ。さらに前記出力端子Yが、前記論理ゲートセルの出力部分に存在する前記PMOSトランジスタのドレインと、前記論理ゲートセルの出力部分に存在する前記NMOSトランジスタのドレインの双方に電気的接続を持つ。さらに前記論理ゲートセルが第一方向に走行する第一の金属配線層によるVDDおよびGND電源配線を有する。また前記入力端子は第一の金属配線層に存在している。以上の構成は以下の全実施例に共通であるため、以下では記述を省略する。
つぎに図7の論理ゲートセルは、前記第一の構造として以下の構造を備える。すなわち、前記論理ゲートセルの前記出力部分に存在する前記PMOSトランジスタのドレインと、前記出力部分に存在する前記NMOSトランジスタのドレインとを相互接続する出力配線を有し、かつ前記出力配線の全部または一部が第二の金属配線層で構成された第二層出力配線22であり、かつ前記第二層出力配線22に前記出力端子Yを有しかつ前記第二層出力配線22が前記第二方向に走行している。さらに前記入力端子が複数個の場合には前記複数個の入力端子の各々が前記第二方向の互いに異なる位置に存在するものである。つぎに前記入力端子の各々から前記第一方向に第一の金属配線層による仮の配線を引き伸ばしたときには、前記論理ゲートセル内のいかなる配線とも接触することなく前記論理ゲートセルの境界に到達可能な空間的構造を有し、かつ前記仮の配線のいずれもが前記第二層出力配線22と立体的に交差する位置関係を有している。なお図の破線は、論理ゲートセルの境界を示しセル枠と呼ばれるものである。つぎに前記論理ゲートセル内を第一方向に走行しかつ前記論理ゲートセル内のいかなる配線とも接触することのない第一の金属配線層で構成された通過配線を収容可能な空間的構造を有しており、かつ前記通過配線は前記第二層出力配線22と立体的に交差する位置関係を有するものである。以上の構成も、以下の全実施例に共通であるため、以下では記述を省略する。
【実施例3】
【0022】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第三の実施例を図8に示す。図8の論理ゲートセルの論理機能はNOTであり、論理記号とトランジスタレベルの回路図は図18のとおりである。図8はレイアウト図であり、図8中の拡散層1、2、ポリシリコン配線層、第一の金属配線層、第二の金属配線層の記載方法(図中の地模様)は図3に準ずる。図8の論理ゲートセルは実施の形態を示す図2に登場している。NOTは入力端子が1個であることが他の実施例と異なる。入力端子が少ない分、論理ゲートセル内を通過できる通過配線の数が多い。
【実施例4】
【0023】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第四の実施例を図9に示す。図9の論理ゲートセルの論理機能はNAND3であり、論理記号は図21のとおりである。図9(a)はNAND3全体のレイアウト図であり、図9(b)は図9(a)より拡散層1、2とポリシリコン配線層を抜き出したものであり、図9(c)は、図9(a)より第一の金属配線層とコンタクトホールを抜き出したものであり、図9(d)は図9(a)より第二の金属配線層とビアホールを抜き出したものである。図9中の拡散層1、2、ポリシリコン配線層、第一の金属配線層、第二の金属配線層の記載方法(図中の地模様)は図3に準ずる。
NAND3は入力端子の個数が3個である。入力端子の個数が多いため、論理ゲートセル内を通過できる通過配線は1個に限られる。
【実施例5】
【0024】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第五の実施例を図10に示す。図10の論理ゲートセルの論理機能はNOR3であり、論理記号は図21のとおりである。NAND3とNOR3は、PMOSトランジスタとNMOSトランジスタの使い方がちょうど逆であり、配線の形態も図9のNAND2に対して上下が逆になっている。図10はレイアウト図であり、図10中の拡散層1、2、ポリシリコン配線層、第一の金属配線層、第二の金属配線層の記載方法(図中の地模様)は図3に準ずる。
NOR3は入力端子の個数が3個である。入力端子の個数が多いため、論理ゲートセル内を通過できる通過配線は1個に限られる。
【実施例6】
【0025】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第六の実施例を図11に示す。図11の論理ゲートセルの論理機能はAND2であり、論理記号は図22のとおりである。AND2の内部構成は、NAND2の出力にNOTを接続したものとなっている。図11(a)はAND2全体のレイアウト図であり、図11(b)は図11(a)より拡散層1、2とポリシリコン配線層3を抜き出したものであり、図11(c)は、図11(a)より第一の金属配線層とコンタクトホールを抜き出したものであり、図11(d)は11(a)より第二の金属配線層とビアホールを抜き出したものである。図11中の拡散層1、2、ポリシリコン配線層3、第一の金属配線層、第二の金属配線層の記載方法(図中の地模様)は図3に準ずる。
図11のAND2は内部のNAND2の出力においてPMOSトランジスタとNMOSトランジスタを接続する配線23を必要とする。これに第一の金属配線層を用いることは前記第一の構造の構成要件に合わないため、ここではAND2内部のNOTの入力配線であるポリシリコン配線3を配線23と兼用させている。これにより入力端子A、Bから第一方向に伸びる仮の配線や論理ゲートセル内部を第一方向に通過する通過配線をさまたげることがない。図11のAND2では、論理ゲートセル内を通過できる通過配線は1個である。
【実施例7】
【0026】
本発明の一部を成すところの、前記論理ゲートセルであって前記第一の構造をもつものの第七の実施例を図12に示す。図12の論理ゲートセルの論理機能はOR21であり、論理記号は図23のとおりである。OR21の内部構成は、NOTの出力にNAND2の片方の入力を接続したものとなっている。図12(a)はOR21全体のレイアウト図であり、図12(b)は図12(a)より拡散層1、2とポリシリコン配線層3を抜き出したものであり、図12(c)は、図12(a)より第一の金属配線層とコンタクトホールを抜き出したものであり、図12(d)は12(a)より第二の金属配線層とビアホールを抜き出したものである。図12中の拡散層1、2、ポリシリコン配線層3、第一の金属配線層、第二の金属配線層の記載方法(図中の地模様)は図3に準ずる。
図12のOR21は、AND2の場合と同様に、内部のNOTの出力においてPMOSトランジスタとNMOSトランジスタを接続する配線23を必要とする。これに第一の配線層を用いることは前記第一の構造の構成要件に合わないため、ここではOR21内部のNAND2の入力配線であるポリシリコン配線3を配線23と兼用させている。これにより入力端子A、Bから第一方向に伸びる仮の配線や論理ゲートセル内部を第一方向に通過する通過配線をさまたげることがない。図12のOR21では、論理ゲートセル内を通過できる通過配線は1個である。
【産業上の利用可能性】
【0027】
本発明は、CMOS半導体集積回路に適用して従来技術に比べ配線資源を増加させる効果があり、論理ゲートセルを高密度に配置できる可能性を高め、それにより集積回路チップのレイアウト面積削減とチップ単価の低減に役立つ。
【図面の簡単な説明】
【0028】
【図1】本発明によるCMOS半導体集積回路のレイアウト図である。(実施の形態)
【図2】本発明によるCMOS半導体集積回路のレイアウト図である。(実施の形態)
【図3】本発明による論理ゲートセルのレイアウト図である。(実施の形態の一部)
【図4】本発明による論理ゲートセルのレイアウト図である。(実施の形態の一部)
【図5】本発明による論理ゲートセルのレイアウト図である。(実施の形態の一部)
【図6】本発明による論理ゲートセルのレイアウト図である。(実施例1)
【図7】本発明による論理ゲートセルのレイアウト図である。(実施例2)
【図8】本発明による論理ゲートセルのレイアウト図である。(実施例3)
【図9】本発明による論理ゲートセルのレイアウト図である。(実施例4)
【図10】本発明による論理ゲートセルのレイアウト図である。(実施例5)
【図11】本発明による論理ゲートセルのレイアウト図である。(実施例6)
【図12】本発明による論理ゲートセルのレイアウト図である。(実施例7)
【図13】従来技術による論理ゲートセルのレイアウト図である。
【図14】従来技術による論理ゲートセルのレイアウト図である。
【図15】従来技術による論理ゲートセルのレイアウト図である。
【図16】従来技術によるCMOS半導体集積回路のレイアウト図である。
【図17】従来技術によるCMOS半導体集積回路のレイアウト図である。
【図18】論理ゲートの論理記号とトランジスタレベルの回路図である。
【図19】論理ゲートの論理記号とトランジスタレベルの回路図である。
【図20】論理ゲートの論理記号とトランジスタレベルの回路図である。
【図21】論理ゲートの論理記号である。
【図22】論理ゲートの論理回路図と論理記号である。
【図23】論理ゲートの論理回路図と論理記号である。
【符号の説明】
【0029】
1、2 拡散層
3 ポリシリコン配線層
4、 5 PMOSトランジスタ
6、 7 NMOSトランジスタ
11、12、13、14、21、22、23、24 配線
25、26 ビアホール
31、32、33、61、62、63 セル列
34、35、36、51、52、64、65 配線
41、42、43、44、71、72、73、74 論理ゲートセル

【特許請求の範囲】
【請求項1】
スタンダードセル方式で設計するCMOS半導体集積回路であって、前記CMOS半導体集積回路が構成要素として論理ゲートセルを有し、前記論理ゲートセルがPMOSトランジスタとNMOSトランジスタの相互接続で構成されかつ入力端子と1個の出力端子を有し、かつ前記入力端子が前記PMOSトランジスタのゲートと前記NMOSトランジスタのゲートの各々に電気的接続を持つものでありかつ前記出力端子が前記論理ゲートセルの出力部分に存在する前記PMOSトランジスタのドレインと前記論理ゲートセルの出力部分に存在する前記NMOSトランジスタのドレインの双方に電気的接続を持つものであって、かつ前記論理ゲートセルが第一方向に走行する第一の金属配線層によるVDDおよびGND電源配線を有し、かつ前記入力端子が第一の金属配線層に存在しており、さらに前記CMOS半導体集積回路が論理ゲートセルの端子間接続配線として第二の金属配線層で構成された配線を前記第一方向と直交する向きの第二方向に走行する配線に使用するものにおいて、
前記論理ゲートセルであって第一の構造をもつものを構成要素として有し、前記第一の構造として前記出力部分に存在する前記PMOSトランジスタのドレインと前記出力部分に存在する前記NMOSトランジスタのドレインとを相互接続する出力配線を有しかつ前記出力配線の全部または一部が第二の金属配線層で構成された第二層出力配線でありかつ前記第二層出力配線に前記出力端子を有しかつ前記第二層出力配線が前記第二方向に走行しており、さらに前記第一の構造として、前記入力端子が複数個の場合には前記複数個の入力端子の各々が前記第二方向の互いに異なる位置に存在し、さらに前記第一の構造として、前記入力端子の各々から前記第一方向に第一の金属配線層による仮の配線を引き伸ばしたときには前記論理ゲートセル内のいかなる配線とも接触することなく前記論理ゲートセルの境界に到達可能な空間的構造を有するものであって、かつ前記仮の配線のいずれもが前記第二層出力配線と立体的に交差する位置関係を有するものであり、さらに前記第一の構造として、前記論理ゲートセル内を第一方向に走行しかつ前記論理ゲートセル内のいかなる配線とも接触することのない第一の金属配線層で構成された通過配線を収容可能な空間的構造を有しかつ前記通過配線は前記第二層出力配線と立体的に交差する位置関係を有するものであり、
さらに加えて第一の論理ゲートセルと第一の配線を構成要素として有し、前記第一の論理ゲートセルが前記第一の構造を持ち前記第一の配線が前記第二方向に走行する第二の金属配線層で構成された配線であって、さらに前記第一の配線と前記第一の論理ゲートセルとが第一方向の近接位置に存在し、前記第一方向の近接位置とは、前記第一の論理ゲートセルが存在する第一のセル列において前記第一の論理ゲートセルと前記第一の配線との間に論理ゲートセルが存在しないか、または前記第一の論理ゲートセルと前記第一の配線との間に前記第一の構造を有する論理ゲートセルのみが存在するものであって、このとき前記第一の論理ゲートセルの前記入力端子と前記第一の配線とが、第一の金属配線層で構成された第二の配線と唯1個の第一層第二層間ビアホールとのみで接続される構造上の特徴を有し、前記特徴により前記第二の配線に第三および第二の金属配線層を使用することなく、第三および第二の金属配線層における利用可能な配線資源を増加させたCMOS半導体集積回路。
【請求項2】
第二の論理ゲートセルを構成要素として含み、前記第一の論理ゲートセルの存在する前記第一のセル列と前記第二の論理ゲートセルの存在する第二のセル列とが第二方向の近接位置にあり、前記第二方向の近接位置とは、前記第二の論理ゲートセルの前記出力端子が存在する第一方向の位置をXとするとき、前記第二のセル列と前記第一のセル列との間にセル列が存在しないか、または前記第二のセル列と前記第一のセル列との間のセル列に出力端子の位置が前記位置Xにある論理ゲートセルが存在しないものであって、このとき前記第一の配線が前記第二の論理ゲートセルの前記出力端子に直接接続するかまたは1個の第一層第二層間ビアホールのみを介して接続する構造を有し、この構造により前記第二の論理ゲートセルの前記出力端子と前記第一の論理ゲートセルの前記入力端子とが前記第一の配線と前記第二の配線と第一層第二層間ビアホールによってのみ接続される構造の請求項1記載のCMOS半導体集積回路。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【図16】
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【図17】
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【図18】
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【図19】
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【図20】
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【図21】
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【図22】
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【図23】
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【公開番号】特開2009−272340(P2009−272340A)
【公開日】平成21年11月19日(2009.11.19)
【国際特許分類】
【出願番号】特願2008−119132(P2008−119132)
【出願日】平成20年4月30日(2008.4.30)
【出願人】(595145658)エイ・アイ・エル株式会社 (7)
【Fターム(参考)】