半導体集積回路
【課題】長期信頼性が要求される部分回路を備える半導体集積回路の長寿命化を図る。
【解決手段】半導体集積回路１は、同一又は同様の機能を有する複数の部分回路３と、部分回路３が電源供給を受けた総通電時間を部分回路３毎に記憶する記憶回路５と、部分回路３への電源供給を部分回路３毎に遮断可能な電源遮断回路４と、記憶回路５に記憶された各総通電時間を参照し、総通電時間が最も短い部分回路３を除く部分回路３への電源供給を遮断するように、電源遮断回路４を制御する電源供給制御回路６とを備える。
【解決手段】半導体集積回路１は、同一又は同様の機能を有する複数の部分回路３と、部分回路３が電源供給を受けた総通電時間を部分回路３毎に記憶する記憶回路５と、部分回路３への電源供給を部分回路３毎に遮断可能な電源遮断回路４と、記憶回路５に記憶された各総通電時間を参照し、総通電時間が最も短い部分回路３を除く部分回路３への電源供給を遮断するように、電源遮断回路４を制御する電源供給制御回路６とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に冗長性を有する構成を制御する技術に関するものである。
【背景技術】
【０００２】
半導体集積回路に使用されるトランジスタは、通常、ＨＣＩ(Hot Carrier Injection)、ＮＧＴＩ(Negative Bias Temperature Instability)等の経時劣化特性を有し、通電（使用）時間に応じてスイッチング性能（応答速度）が低下するものである。半導体集積回路の用途によっては、長期間に渡ってトランジスタのスイッチング性能を高度に維持する必要がある。このような場合、想定される製品寿命に応じた経時劣化に相当するマージンを半導体集積回路の設計時に確保したり、性能維持が必要な部分回路を冗長化させたりする対策が取られる。
【０００３】
特許文献１において、複数のＨＤＤ(Hard Disk Drive)を含んで構成されるディスクアレイ装置であって、マイクロコンピュータとファームウェアとの協働により、各ＨＤＤの通電時間を管理し、最も通電時間の長いＨＤＤを予備ディスクとして設定する構成が開示されている。
【０００４】
また、特許文献２において、少なくとも２つの同じ又は同種の機能ユニットを備えた半導体回路のコンフィギュレーション方法であって、各機能ユニットの欠陥を検出する手段を備え、欠陥があると判定された機能ユニットの電気的な接続を遮断する構成が開示されている。
【０００５】
更に、特許文献３において、稼働中であっても故障診断が可能な診断回路を備える集積回路であって、論理回路の内部状態を保持し、診断後復帰させる構成が開示されている。
【０００６】
更にまた、特許文献４において、サーマルヘッド用集積回路であって、複数の発熱抵抗体への通電時間を個別に制御する構成が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２９３３１５号公報
【特許文献２】特表２００９−５１４０６４号公報
【特許文献３】特開２００６−３００６５０号公報
【特許文献４】特開平１１−２７７７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のように、長期信頼性が要求される半導体集積回路においては、経時劣化に対処するマージンを設計時に組み込む必要があるため、トランジスタ本来のスイッチング性能を十分に活かしたハイスペックな回路を提供することができないといった問題がある。また、長期信頼性が要求される部分回路を冗長化させる場合には、複数の部分回路のうち使用する部分回路を適切に選択しなければ、同一の部分回路が使用され続けることとなり、上記経時劣化の問題を解消することができない。
【０００９】
また、特許文献１に開示される構成は、各ＨＤＤの通電時間を管理するために、ファームウェアにより制御されるマイクロコンピュータを必要とする。このような構成は、１つのコンピュータシステム内においてメイン制御システムとは別体に且つ交換可能に設置されるＨＤＤを対象とする構成に適合するものであり、１つ又は少数のチップ上に部分回路が基本的に交換不可能に設置された半導体集積回路に適用する場合には、設計、コスト等の面で様々な不具合を生ずるものである。
【００１０】
更に、特許文献２に開示される構成は、欠陥のある回路を非アクティブ状態にすることができるものであるが、回路（トランジスタ）の経時劣化を遅らせ、長寿命化を図ることはできない。
【００１１】
そこで、本発明は、長期信頼性が要求される部分回路を備える半導体集積回路の長寿命化を図ることを目的とする。
【課題を解決するための手段】
【００１２】
上記課題の解決を図る本発明の一態様は、同一又は同様の機能を有する複数の部分回路と、前記部分回路が電源供給を受けた総通電時間を、前記部分回路毎に記憶する記憶回路と、前記部分回路への前記電源供給を、前記部分回路毎に遮断可能な電源遮断回路と、前記記憶回路に記憶された前記各総通電時間を参照し、前記総通電時間が最も短い前記部分回路を除く前記部分回路への前記電源供給を遮断するように、前記電源遮断回路を制御する電源供給制御回路とを備える半導体集積回路である。
【００１３】
また、本発明の他の態様は、同一又は同様の機能を有する複数の部分回路と、前記部分回路が電源供給を受けた総通電時間を、前記部分回路毎に記憶する記憶回路と、前記部分回路への前記電源供給を、前記部分回路毎に遮断可能な電源遮断回路と、前記記憶回路に記憶された前記各総通電時間を参照し、前記総通電時間が最も短い前記部分回路を除く前記部分回路への前記電源供給を遮断するように、前記電源遮断回路を制御する電源供給制御回路と、第１の前記部分回路への前記電源供給時であって、前記第１の部分回路の前記総通電時間が第２の前記部分回路の前記総通電時間を超えた場合に、前記第１の部分回路の内部状態を前記第２の部分回路に移送する内部状態移送回路とを備える半導体集積回路である。
【発明の効果】
【００１４】
上記本発明の一態様によれば、各部分回路に対応する総通電時間に基づいて、最も総通電時間が短い部分回路にのみ電源供給が行われる。これにより、各部分回路の総通電時間の均等化を図ることができ、各部分回路の経時劣化の偏りを防止することができる。これにより、部分回路全体の長寿命化を図ることができる。また、上記本発明の他の態様によれば、上記効果に加え、使用する部分回路を切り替える際に、初期化等の処理を行わなくても、不具合を生ずることなく処理を継続することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係る半導体集積回路の機能的な構成を示すブロック図である。
【図２】実施の形態１に係る電源遮断回路の具体的な構成を例示する図である。
【図３】実施の形態１に係る記憶回路及び電源遮断制御回路の具体的な構成を例示する図である。
【図４】本発明の実施の形態２に係る半導体集積回路の機能的な構成を示すブロック図である。
【図５】実施の形態２に係る内部状態移送回路の具体的な構成を例示する図である。
【図６】実施の形態２に係る記憶回路及び電源遮断制御回路の具体的な構成を例示する図である。
【図７】実施の形態２に係る半導体集積回路の動作を示すタイムチャートである。
【図８】図７に示すタイムチャートにおけるクロックサイクルＴ２の動作を詳細に示すタイムチャートである。
【発明を実施するための形態】
【００１６】
以下に、添付した図面を参照して本発明の実施の形態を説明する。尚、異なる実施の形態において、同一又は同様の作用効果を奏する箇所については同一の符号を付してその説明を省略する。
【００１７】
実施の形態１
図１は、本実施の形態に係る半導体集積回路１の機能的な構成を示している。半導体集積回路１は、電源（電源配線）２、部分回路３−１，３−２，３−３，・・，３−ｎ、電源遮断回路４−１，４−２，４−３，・・，４−ｎ、記憶回路５、及び電源供給制御回路６を含む。
【００１８】
電源２は、電力を発生させるバッテリ等の機構、又はバッテリ等と接続する配線に相当する。
【００１９】
複数の部分回路３−１，３−２，３−３，・・，３−ｎは、それぞれ電源２からの電力供給により作動し、全て同一又は同様の機能を有するものである。各部分回路３−１，３−２，３−３，・・，３−ｎは、それぞれ独立の接続経路１０−１，１０−２，１０−３，・・，１０−ｎにより電源２と接続している。
【００２０】
複数の電源遮断回路４−１，４−２，４−３，・・，４−ｎは、各接続経路１０−１，１０−２，１０−３，・・，１０−ｎ上に接続され、各部分回路３−１，３−２，３−３，・・，３−ｎへの電源供給を独立に遮断可能なものである。各電源遮断回路４−１，４−２，４−３，・・，４−ｎは、電源供給制御回路６が出力する電源遮断制御信号１１−１，１１−２，１１−３，・・，１１−ｎにより制御される。
【００２１】
記憶回路５は、各部分回路３−１，３−２，３−３，・・，３−ｎの電源供給を受けた時間の総和を示す総通電時間を、部分回路３−１，３−２，３−３，・・，３−ｎ毎に記憶するものである。総通電時間は、例えば各電源遮断回路４−１，４−２，４−３，・・，４−ｎが対応する部分経路３−１，３−２，３−３，・・，３−ｎへの電源供給を遮断した時間（若しくは許可した時間）を、電源供給制御回路６の制御経過から把握すること等により、検知することができる。
【００２２】
電源供給制御回路６は、記憶回路５に記憶された各部分回路３−１，３−２，３−３，・・，３−ｎの総通電時間に基づいて、総通電時間が最も短い部分回路３−１，３−２，３−３，・・，３−ｎのみに電源供給されるように、電源遮断回路４−１，４−２，４−３，・・，４−ｎを制御する電源遮断制御信号１１−１，１１−２，１１−３，・・，１１−ｎを出力する。
【００２３】
図２は、電源遮断回路４（４−１，４−２，４−３，・・，４−ｎ）の具体的な構成を例示している。電源遮断回路４は、複数のｐ−ＭＯＳトランジスタ１５を含んで構成される。各ｐ−ＭＯＳトランジスタ１５のゲートには、電源供給制御回路６と接続する信号線１６が接続されている。ｐ−ＭＯＳトランジスタ１５は、信号線１６から入力される電源遮断制御信号１１−１，１１−２，１１−３，・・，１１−ｎが論理「１」である場合にＯＦＦとなり、部分回路３への電源供給を遮断する。逆に、電源遮断制御信号１１−１，１１−２，１１−３，・・，１１−ｎが論理「０」である場合に、ｐ−ＭＯＳトランジスタ１５はＯＮとなり、部分回路３への電源供給が行われる。
【００２４】
図３は、記憶回路５及び電源遮断制御回路６の具体的な構成を例示している。この例は、半導体集積回路１が４つの部分回路３（３−１，３−２，３−３，３−４）を備える場合を示している。
【００２５】
この例に係る記憶回路５は、各部分回路３の秒単位で表された総通電時間を記憶する。各部分回路３に３２ビット幅の記憶領域を割り当てることにより、約１３６年間に相当する時間を扱うことができる。記憶回路５が出力する４つの３２ビット幅の信号２１，２２，２３，２４は、それぞれ部分回路３の総通電時間を示す。
【００２６】
半導体集積回路１の初期化時に、記憶回路５から読み出された信号２１，２２，２３，２４は、それぞれセレクタ２７，２８，２９，３０を経由して、経過時間レジスタ３３，３４，３５，３６に保持される。経過時間レジスタ３３，３４，３５，３６の出力は、比較回路３９，４０，４１，４２，４３，４４により比較される。これらの比較結果は、判定回路４７，４８，４９，５０に入力され、判定回路４７，４８，４９，５０は、組み合わせ論理により何れの部分回路３の総通電時間が最も短いかを判定する。各判定回路４７，４８，４９，５０は、各部分回路３に対応付けられている。そして、総通電時間が最も短い部分回路３に対応する判定回路４７，４８，４９，５０の出力は論理「０」となり、その他の判定回路４７，４８，４９，５０の出力は論理「１」となる。判定回路４７，４８，４９，５０の出力は、それぞれセレクタ５３，５４，５５，５６を経由してフリップフロップ５９，６０，６１，６２に保持される。各フリップフロップ５９，６０，６１，６２は、上述した電源遮断制御信号１１−１，１１−２，１１−３，１１−４を出力する。
【００２７】
半導体集積回路１の初期化終了後には、セレクタ５３，５４，５５，５６は、それぞれフリップフロップ５９，６０，６１，６２の出力である電源遮断制御信号１１−１，１１−２，１１−３，１１−４を入力として選択し、フリップフロップ５９，６０，６１，６２に出力する。これにより、フリップフロップ５９，６０，６１，６２の値はそれ以降変化せず、電源遮断信号１１−１，１１−２，１１−３，１１−４の状態は維持される。
【００２８】
加算回路７０，７１，７２，７３は、各経過時間レジスタ３３，３４，３５，３６の値に１を加えた値を出力する。半導体集積回路１の初期化終了後には、各セレクタ２７，２８，２９，３０は、電源遮断制御信号１１−１，１１−２，１１−３，１１−４の値に応じて、経過時間レジスタ３３，３４，３５，３６への出力を変化させる。即ち、各セレクタ２７，２８，２９，３０は、電源制御信号１１−１，１１−２，１１−３，１１−４が論理「０」の場合には、加算回路７０，７１，７２，７３の出力を経過時間レジスタ３３，３４，３５，３６への出力とし、電源制御信号１１−１，１１−２，１１−３，１１−４が論理「１」の場合には、経過時間レジスタ３３，３４，３５，３６の出力を経過時間レジスタ３３，３４，３５，３６への出力とする。これにより、電源遮断制御信号１１−１，１１−２，１１−３，１１−４が論理「１」となり電源供給が遮断された部分回路３に対応する経過時間レジスタ３３，３４，３５，３６の値は、保持される。一方、電源遮断制御信号１１−１，１１−２，１１−３，１１−４が論理「０」となり電源供給された部分回路３に対応する経過時間レジスタ３３，３４，３５，３６の値は、クロック信号に同期してカウントアップされる。
【００２９】
経過時間レジスタ３３，３４，３５，３６の値は、信号７６，７７，７８，７９として記憶回路５に入力され、書き込まれる。タイミングレジスタ８２は、半導体集積回路１の初期化時に固定値「０」がセレクタ８３を経由して入力され、これを保持する。初期化終了後には、加算回路８４がタイミングレジスタ８２の値に１を加えた値を出力し、セレクタ８３が加算回路８４の出力を選択してタイミングレジスタ８２に出力する。これにより、タイミングレジスタ８２の値は、クロック信号に同期してカウントアップされる。
【００３０】
ライト制御回路８７は、タイミングレジスタ８２の全てのビットのＡＮＤ演算により、記憶回路５への書き込み指示である信号８８を生成する。記憶回路５は、信号８８が論理「１」である場合に、クロック信号９０に同期して、信号７６，７７，７８，７９から経過時間レジスタ３３，３４，３５，３６の値を取り込み、各部分回路３（３−１，３−２，３−３，３−４）の総通電時間として記憶する。
【００３１】
上記構成において、電源供給制御回路６は、クロック信号９０に同期して動作する。クロック信号９０は、総通電時間を積算する際の基準時間としても使用され、例えばその周波数を１Ｈｚとすることが好ましい。
【００３２】
記憶回路５が出力する各信号２１，２２，２３，２４は、セレクタ２７，２８，２９，３０の入力１Ｘに入力される。半導体集積回路１の使用開始時にリセット信号９１が論理「１」となると、セレクタ２７，２８，２９，３０の入力１Ｘの値が選択され、これらの値が各経過時間レジスタ３３，３４，３５，３６に入力される。経過時間レジスタ３３，３４，３５，３６は、クロック信号９０に同期して、各セレクタ２７，２８，２９，３０が出力した値を入力して保持する。
【００３３】
セレクタ２７，２８，２９，３０は、リセット信号９１が論理「０」である場合に、入力Ｓ０に入力される電源遮断制御信号１１−１，１１−２，１１−３，１１−４が論理「１」であるならば、入力０１に入力される経過時間レジスタ３３，３４，３５，３６の出力を選択して出力する。
【００３４】
加算回路７０，７１，７２，７３は、経過時間レジスタ３３，３４，３５，３６の値に１を加算した値を出力する。セレクタ２７，２８，２９，３０は、リセット信号９１が論理「０」である場合に、入力Ｓ０に入力された電源遮断制御信号１１−１，１１−２，１１−３，１１−４が論理「０」であるならば、入力００に入力された加算回路７０，７１，７２，７３の出力を選択して出力する。加算回路７０，７１，７２，７３、セレクタ２７，２８，２９，３０、及び経過時間レジスタ３３，３４，３５，３６は、記憶回路５が出力する信号２１，２２，２３，２４と同じビット幅のデータを扱うものとする。
【００３５】
比較回路３９，４０，４１，４２，４３，４４は、経過時間レジスタ３３，３４，３５，３６の出力を比較し、入力Ａの値が入力Ｂの値以下である場合に、論理「１」を出力する。比較回路３９，４０，４１，４２，４３，４４が比較するデータのビット幅を、経過時間レジスタ３３，３４，３５，３６のビット幅より小さくすることにより、回路規模を縮小することが可能となる。例えば、３２ビットのデータのうち、上位１６ビットを比較対象とすると、判定の粒度は、３５５３６秒（約１８時間）となる。
【００３６】
判定回路４７，４８，４９，５０は、ＮＡＮＤ回路で構成され、比較回路３９，４０，４１，４２，４３，４４の出力から最も総通電時間の短い部分回路３を判定する。判定回路４７，４８，４９，５０は、それぞれ部分回路３（３−１，３−２，３−３，３−４）に対応しており、最も総通電時間が短い部分回路３に対応する判定回路４７，４８，４９，５０の出力が論理「０」となり、その他の出力が論理「１」となる。判定回路４７，４８，４９，５０の出力は、それぞれセレクタ５３，５４，５５，５６の入力１に入力され、半導体集積回路１の使用開始時にリセット信号９１が論理「１」になると、セレクタ５３，５４，５５，５６の入力１の値が選択され、フリップフロップ５９，６０，６１，６２に出力される。フリップフロップ５９，６０，６１，６２は、クロック信号９０に同期して、各セレクタ５３，５４，５５，５６が出力した値を入力して保持する。
【００３７】
フリップフロップ５９，６０，６１，６２は、電源遮断制御信号６５，６６，６７，６８を出力する。セレクタ５３，５４，５５，５６は、リセット信号９１が論理「０」である場合に、電源遮断制御信号１１−１，１１−２，１１−３，１１−４が入力される入力０の値を選択し、出力する。リセット信号９１が倫理「１」の場合には、セレクタ５３，５４，５５，５６は入力１の値が０の固定値を選択し、これを出力する。
【００３８】
タイミングレジスタ８２は、クロック信号９０に同期して、セレクタ８３の出力を入力し、これを保持する。加算回路８４は、タイミングレジスタ８２の値に１を加えた値を出力する。リセット信号９１が論理「０」である場合には、セレクタ８３の入力０を選択し、加算回路８４の値を出力する。ライト制御回路８７は、タイミングレジスタ８２の全てのビットのＡＮＤを求め、その結果を信号８８として出力する。
【００３９】
記憶回路５は、信号８８が論理「１」である場合に、クロック信号９０と同期して、信号７６，７７，７８，７９から経過時間レジスタ３３，３４，３５，３６の値を取り込み、各部分回路３の総通電時間として記憶する。尚、タイミングレジスタ８２、加算回路８４、及びセレクタ８３のビット幅は、記憶回路５への総通電時間の書き込み周期を勘案して設定されることが好ましい。例えば、ビット幅を８ビットにすると、信号８８には２５６秒周期で論理「１」が１クロック期間出力され、２５６秒に１回の頻度で記憶回路５の内容が更新される。本発明は、記憶回路５に記憶される情報のビット幅及び単位、クロック信号９０の周波数等について、様々なバリエーションを許容するものである。
【００４０】
上記構成の半導体集積回路１によれば、複数の部分回路３のそれぞれの総通電時間が記憶される。そして、各総通電時間に基づいて、最も総通電時間が短い部分回路３を除く部分回路３に対応する電源遮断回路４が遮断され、最も総通電時間が短い部分回路３にのみ電源供給が行われる。これにより、各部分回路３の総通電時間の均等化を図ることができる。これにより、各部分回路３の経時劣化の偏りを防止することができ、部分回路３全体としての寿命を長期化することができる。また、上記構成によれば、半導体集積回路１の遅延設計において、過剰な設計マージンを確保する必要がなくなり、半導体集積回路１を構成するトランジスタ本来のスイッチング性能を十分に活かしたハイスペックな回路を提供することができる。更に、上記構成においては、冗長的な部分回路３の存在が外部に対して隠蔽されるため、ユーザが半導体集積回路１を使用する上で、部分回路３の選択や電源供給の制御に対する特別な知識や手順を必要としない。
【００４１】
実施の形態２
図４は、本実施の形態に係る半導体集積回路１０１の機能的な構成を示している。本実施の形態に係る部分回路３−１，３−２，３−３，・・，３−ｎは、それぞれ内部状態移送回路１１０−１，１１０−２，１１０−３，・・，１１０−ｎを備えている。また、本実施の形態に係る電源供給制御手段１０６は、上記実施の形態１で示したように電源遮断回路４−１，４−２，４−３，・・，４−ｎを制御すると共に、内部状態移送回路１１０−１，１１０−２，１１０−３，・・，１１０−ｎを制御する。
【００４２】
電源供給制御手段１０６は、使用（電源供給）している部分回路３−１，３−２，３−３，・・，３−ｎの総通電時間と、他の部分回路３−１，３−２，３−３，・・，３−ｎの総通電時間とを比較し、使用している部分回路３−１，３−２，３−３，・・，３−ｎの総通電時間が、他の部分回路３−１，３−２，３−３，・・，３−ｎの総通電時間よりも大きくなった時に、最も総通電時間が少ない部分回路３−１，３−２，３−３，・・，３−ｎに電源供給されるように、電源遮断回路４−１，４−２，４−３，・・，４−ｎに電源遮断制御信号１１−１，１１−２，１１−３，１１−４を出力する。
【００４３】
また、電源供給制御手段１０６は、上記のように使用する部分回路３−１，３−２，３−３，・・，３−ｎを切り替える処理を実行する際に、使用していた部分回路３−１，３−２，３−３，・・，３−ｎの内部状態を、その後使用する部分回路３−１，３−２，３−３，・・，３−ｎに移送するために、内部状態移送回路１１０−１，１１０−２，１１０−３，・・，１１０−ｎに移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎを出力する。
【００４４】
内部状態移送回路１１０−１，１１０−２，１１０−３，・・，１１０−ｎは、移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎに従い、部分回路３−１，３−２，３−３，・・，３−ｎの内部状態を示す移送信号１１６−１，１１６−２，１１６−３，・・，１１６−ｎを出力し、又出力された移送信号１１６−１，１１６−２，１１６−３，・・，１１６−ｎを入力して部分回路３−１，３−２，３−３，・・，３−ｎの内部状態として設定する。
【００４５】
図５は、内部状態移送回路１１０（１１０−１，１１０−２，１１０−３，・・，１１０−ｎ）の具体的な構成を例示している。本例に係る内部状態移送回路１１０は、部分回路３−１，３−２，３−３，・・，３−ｎの論理機能を構成する全てのフリップフロップ１２０が、システムクロック信号１２１に同期して動作する。移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎの何れかが論理「１」となると、スキャンモード信号１２４が論理「１」となる。スキャンモード信号１２４は、全てのセレクタ１２５の選択制御入力Ｓに入力される。セレクタ１２４は、スキャンモード信号１２４が論理「１」になると、入力１からデータを取り込んで出力する。その結果、全てのフリップフロップ１２０は、論理的に直鎖状に接続され、１つのシフトレジスタとして機能するスキャンパスを構成する。この時、フリップフロップ１２０の数がスキャンパスのスキャンビット長となる。
【００４６】
移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎは、排他的に制御され、ある時点で全ての信号が論理「０」となるか、又は論理「１」となる。移送信号１１６−１，１１６−２，１１６−３，・・，１１６−ｎは、それぞれ移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎとＡＮＤ演算によりマスク処理される。即ち、移送信号１１６−１，１１６−２，１１６−３，・・，１１６−ｎのうち、それぞれ対応する移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎが論理「１」となっているものが、移送信号１３０として選択され、出力される。スキャンモード信号１２４が論理「１」である場合、移送信号１３０の値は、システムクロック信号１２１に同期して、逐次スキャンパスのフリップフロップ１２０に取り込まれる。同時に、フリップフロップ１２０が保持していたデータ、即ち内部状態は、スキャンパスの最後のフリップフロップ１２０から移送信号１３１として出力される。
【００４７】
図６は、本実施の形態に係る半導体集積回路１０１の記憶回路１０５及び電源遮断回路１０６の具体的構成を例示している。この例は、半導体集積回路１０１が４つの部分回路３（３−１，３−２，３−３，３−４）を備える場合を示している。
【００４８】
本実施の形態においては、判定回路４７，４８，４９，５０の出力は、クロック信号９０に同期して動作するフリップフロップ１４０，１４１，１４２，１４３に保持され、更にそれらの出力は、次のクロックサイクルでフリップフロップ１４４，１４５，１４６，１４７に保持される。
【００４９】
電源遮断制御信号１１−１，１１−２，１１−３，１１−４は、フリップフロップ１４０，１４１，１４２，１４３の出力と、フリップフロップ１４４，１４５，１４６，１４７の出力とをＡＮＤ演算することにより生成される。これらの入力の両者が論理「１」である場合に、電源供給を遮断する指示である論理「１」の信号を出力する。移送モード信号１５０は、論理演算により、フリップフロップ１４０，１４１，１４２，１４３の出力と、フリップフロップ１４４，１４５，１４６，１４７の出力とを比較し、値が一致しないものが１つでもある場合に、論理「１」となる。
【００５０】
フリップフロップ１５５，１５６及びスキャン制御レジスタ１５７は、システムクロック信号１２１と同期して動作する。システムクロック信号１２１は、部分回路３−１，３−２，３−３，３−４の論理機能を実現するために使用されるクロックであり、クロック信号９０よりも高い周波数を有する。移送モード信号１５０は、システムクロック信号１２１に同期してフリップフロップ１５５に入力され、その出力は次のクロックサイクルでフリップフロップ１５６に保持される。フリップフロップ１５５の出力が論理「１」であり、且つフリップフロップ１５６の出力が論理「０」である場合に、移送起動信号１５９が論理「１」となる。
【００５１】
セレクタ１６１は、選択制御入力Ｓ１に入力された移送起動信号１５９が論理「１」である場合に、入力１Ｘを選択する。入力１Ｘには、部分回路３−１，３−２，３−３，３−４に内蔵されるスキャンパスのスキャンビット長（固定値）を与える。例えば、部分回路３−１，３−２，３−３，３−４内に５１１ビットのフリップフロップが存在し、５１１ビット長のスキャンパスを構成する場合には、数値５１１を２進法で入力１Ｘに与える。セレクタ１６１の出力は、スキャン制御レジスタ１５７に入力され、保持される。
【００５２】
減算回路１６３は、スキャン制御レジスタ１５７の値から１を引いた値を出力する。移送実行信号１６５は、スキャン制御レジスタ１５７の値が０以外の場合に、論理「１」となる。移送起動信号１５９が論理「０」の場合、移送実行信号１６５が論理「１」ならば、セレクタ１６１は入力０１から減算回路１６３の値を取り込んで出力し、移送実行信号１６５が論理「０」ならば、入力００からスキャン制御レジスタ１５７の値を取り込んで出力する。これにより、スキャン制御レジスタ１５７の値は、システムクロック信号１２１に同期して減じられ、値が０に達すると、次に移送起動信号１５９が論理「１」となるまでその状態を保持する。
【００５３】
図７は、本実施の形態に係る半導体集積回路１０１の動作を示している。クロックサイクルＴ０において、第１の部分回路３−１が使用されており、第１の判定回路４７の出力が論理「０」となっている。この時、使用されていない第２〜第４の部分回路３−２，３−３，３−４に対応する第２〜第４の判定回路４８，４９，５０の出力は、論理「１」となる。この状態がクロックサイクルＴ０以前から継続していたと仮定すると、第１の部分回路３−１に対応するフリップフロップ１４０，１４４の出力は論理「０」となり、その他のフリップフロップ１４１，１４２，１４３，１４５，１４６，１４７の出力は論理「１」となる。これにより、第１の電源遮断制御信号１１−１は、論理「０」となり、第１の部分回路３−１への電源供給の実行を指示する状態となる。また、第２〜第４の電源遮断制御信号１１−２，１１−３，１１−４は、論理「１」となり、第２〜第４の部分回路３−２，３−３，３−４への電源供給の遮断を指示する状態となる。
【００５４】
クロックサイクルＴ１において、第１の経過時間レジスタ３３が第２の経過時間レジスタ３４よりも所定値以上大きくなり、第１の判定回路４７の出力が論理「１」となり、第２の判定回路４８の出力が論理「０」となる。
【００５５】
次いで、クロックサイクルＴ２において、両判定回路４７，４８の値がフリップフロップ１４０，１４１に取り込まれ、それぞれの値が論理「１」，「０」となる。この時、フリップフロップ１４４は、論理「０」を保っているため、第１の電源遮断制御信号１１−１は論理「０」の状態、即ち第１の部分回路３−１への電源供給を実行する指示を継続する。一方、第２の電源遮断制御信号１１−２は、フリップフロップ１４１が論理「０」に変化したことにより、論理「１」から「０」に遷移する。即ち、第２の部分回路３−２にも電源供給が実行される。また、これと同時に、移送モード信号１５０が、論理「０」から「１」へ遷移し、第１の部分回路３−１の内部状態を第２の部分回路３−２へ移送する処理（内部状態移送処理）が開始される。内部状態移送処理は、クロックサイクルＴ２において完了する。
【００５６】
次いで、クロックサイクルＴ３において、フリップフロップ１４０，１４１の値が、フリップフロップ１４４，１４５に取り込まれ、それぞれの状態が反転する。その結果、第１の電源遮断制御信号１１−１の状態が、論理「０」から「１」に遷移し、第１の部分回路３−１への電源供給が遮断される。これと同時に、移送モード信号１５０は、論理「１」から「０」に遷移し、内部状態移送処理が終了する。その後、クロックサイクルＴ４以降に各部の状態変化は起こらない。
【００５７】
図８は、図７に示すタイムチャートにおけるクロックサイクルＴ２の動作を詳細に示すタイムチャートである。同図におけるクロックサイクルは、システムクロック信号１２１に対応している。クロックサイクルＴ０においては、移送モード信号１５０が論理「０」であり、内部状態移送処理は開始されていない。この時、フリップフロップ１５５，１５６は論理「０」を保ち、移送起動信号１５９も論理「０」の状態にある。そのため、スキャン制御レジスタ１５７の値は０となり、移送実行信号１６５及び第１〜第４の移送制御信号１１５−１，１１５−２，１１５−３，１１５−４は論理「０」となる。これにより、内部状態移送処理は実行されない。
【００５８】
次いで、クロックサイクルＴ１において、移送モード信号１５０が論理「０」から「１」に遷移し、クロックサイクルＴ２において、フリップフロップ１５５がこれを取り込むことにより、移送起動信号１５９が論理「０」から「１」に遷移する。これにより、内部状態移送処理が開始する。
【００５９】
次いで、クロックサイクルＴ３において、セレクタ１６１の入力１Ｘから第１の部分回路３−１のスキャンビット長が取り込まれ、スキャン制御レジスタ１５７に設定される。この例におけるスキャンビット長は５１１である。これにより、移送実行信号１６５が論理「１」に遷移し、これまで使用していた第１の部分回路３−１に対応する第１の移送制御信号１１５−１も論理「１」に遷移する。この時、他の移送制御信号１１５−２，１１５−３，１１５−４は、論理「０」の状態を保つ。その結果、この時点で電源供給されている第１及び第２の部分回路３−１，３−２は、次のクロックサイクル以降、第１の部分回路３−１の内部状態が第２の部分回路３−２へ逐次移送されるように動作する。また、クロックサイクルＴ３においては、フリップフロップ１５６が、フリップフロップ１５５の値を取り込んで論理「１」に遷移するため、移送起動信号１５９は論理「０」へと戻る。
【００６０】
そして、クロックサイクルＴ４以降においては、スキャン制御レジスタ１５７の値がクロックサイクル毎に１つずつ減じられ、クロックサイクルＴ５１４において０となる。その結果、移送実行信号１６５は論理「０」に遷移し、第１の移送制御信号１１５−１も論理「０」に戻り、内部状態遷移処理が終了する。クロックサイクルＴ５１６以降は、スキャン制御レジスタ１５７の値が０に保たれ、次の移送モード信号１５０が論理「１」に遷移するまで、その状態が維持される。
【００６１】
上記構成の半導体集積回路１０１によれば、上記実施の形態１による効果に加え、使用する部分回路３を切り替える際に、初期化等の処理を行わなくても、不具合を生ずることなく処理を継続することができる。本実施の形態に係る半導体集積回路１０１は、例えば稼働開始後に製品寿命に達するまで連続して稼働することが求められる製品等に、好適に利用することができる。
【００６２】
尚、本発明は、上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。
【符号の説明】
【００６３】
１，１０１ 半導体集積回路
２ 電源
３（３−１，３−２，３−３，・・，３−ｎ） 部分回路
４（４−１，４−２，４−３，・・，４−ｎ） 電源遮断回路
５ 記憶回路
６，１０６ 電源供給制御回路
１１（１１−１，１１−２，１１−３，・・，１１−ｎ） 電源遮断制御信号
１１０（１１０−１，１１０−２，１１０−３，・・，１１０−ｎ） 内部状態移送手段
１１５（１１５−１，１１５−２，１１５−３，・・，１１５−ｎ） 移送制御信号
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に冗長性を有する構成を制御する技術に関するものである。
【背景技術】
【０００２】
半導体集積回路に使用されるトランジスタは、通常、ＨＣＩ(Hot Carrier Injection)、ＮＧＴＩ(Negative Bias Temperature Instability)等の経時劣化特性を有し、通電（使用）時間に応じてスイッチング性能（応答速度）が低下するものである。半導体集積回路の用途によっては、長期間に渡ってトランジスタのスイッチング性能を高度に維持する必要がある。このような場合、想定される製品寿命に応じた経時劣化に相当するマージンを半導体集積回路の設計時に確保したり、性能維持が必要な部分回路を冗長化させたりする対策が取られる。
【０００３】
特許文献１において、複数のＨＤＤ(Hard Disk Drive)を含んで構成されるディスクアレイ装置であって、マイクロコンピュータとファームウェアとの協働により、各ＨＤＤの通電時間を管理し、最も通電時間の長いＨＤＤを予備ディスクとして設定する構成が開示されている。
【０００４】
また、特許文献２において、少なくとも２つの同じ又は同種の機能ユニットを備えた半導体回路のコンフィギュレーション方法であって、各機能ユニットの欠陥を検出する手段を備え、欠陥があると判定された機能ユニットの電気的な接続を遮断する構成が開示されている。
【０００５】
更に、特許文献３において、稼働中であっても故障診断が可能な診断回路を備える集積回路であって、論理回路の内部状態を保持し、診断後復帰させる構成が開示されている。
【０００６】
更にまた、特許文献４において、サーマルヘッド用集積回路であって、複数の発熱抵抗体への通電時間を個別に制御する構成が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−２９３３１５号公報
【特許文献２】特表２００９−５１４０６４号公報
【特許文献３】特開２００６−３００６５０号公報
【特許文献４】特開平１１−２７７７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のように、長期信頼性が要求される半導体集積回路においては、経時劣化に対処するマージンを設計時に組み込む必要があるため、トランジスタ本来のスイッチング性能を十分に活かしたハイスペックな回路を提供することができないといった問題がある。また、長期信頼性が要求される部分回路を冗長化させる場合には、複数の部分回路のうち使用する部分回路を適切に選択しなければ、同一の部分回路が使用され続けることとなり、上記経時劣化の問題を解消することができない。
【０００９】
また、特許文献１に開示される構成は、各ＨＤＤの通電時間を管理するために、ファームウェアにより制御されるマイクロコンピュータを必要とする。このような構成は、１つのコンピュータシステム内においてメイン制御システムとは別体に且つ交換可能に設置されるＨＤＤを対象とする構成に適合するものであり、１つ又は少数のチップ上に部分回路が基本的に交換不可能に設置された半導体集積回路に適用する場合には、設計、コスト等の面で様々な不具合を生ずるものである。
【００１０】
更に、特許文献２に開示される構成は、欠陥のある回路を非アクティブ状態にすることができるものであるが、回路（トランジスタ）の経時劣化を遅らせ、長寿命化を図ることはできない。
【００１１】
そこで、本発明は、長期信頼性が要求される部分回路を備える半導体集積回路の長寿命化を図ることを目的とする。
【課題を解決するための手段】
【００１２】
上記課題の解決を図る本発明の一態様は、同一又は同様の機能を有する複数の部分回路と、前記部分回路が電源供給を受けた総通電時間を、前記部分回路毎に記憶する記憶回路と、前記部分回路への前記電源供給を、前記部分回路毎に遮断可能な電源遮断回路と、前記記憶回路に記憶された前記各総通電時間を参照し、前記総通電時間が最も短い前記部分回路を除く前記部分回路への前記電源供給を遮断するように、前記電源遮断回路を制御する電源供給制御回路とを備える半導体集積回路である。
【００１３】
また、本発明の他の態様は、同一又は同様の機能を有する複数の部分回路と、前記部分回路が電源供給を受けた総通電時間を、前記部分回路毎に記憶する記憶回路と、前記部分回路への前記電源供給を、前記部分回路毎に遮断可能な電源遮断回路と、前記記憶回路に記憶された前記各総通電時間を参照し、前記総通電時間が最も短い前記部分回路を除く前記部分回路への前記電源供給を遮断するように、前記電源遮断回路を制御する電源供給制御回路と、第１の前記部分回路への前記電源供給時であって、前記第１の部分回路の前記総通電時間が第２の前記部分回路の前記総通電時間を超えた場合に、前記第１の部分回路の内部状態を前記第２の部分回路に移送する内部状態移送回路とを備える半導体集積回路である。
【発明の効果】
【００１４】
上記本発明の一態様によれば、各部分回路に対応する総通電時間に基づいて、最も総通電時間が短い部分回路にのみ電源供給が行われる。これにより、各部分回路の総通電時間の均等化を図ることができ、各部分回路の経時劣化の偏りを防止することができる。これにより、部分回路全体の長寿命化を図ることができる。また、上記本発明の他の態様によれば、上記効果に加え、使用する部分回路を切り替える際に、初期化等の処理を行わなくても、不具合を生ずることなく処理を継続することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１に係る半導体集積回路の機能的な構成を示すブロック図である。
【図２】実施の形態１に係る電源遮断回路の具体的な構成を例示する図である。
【図３】実施の形態１に係る記憶回路及び電源遮断制御回路の具体的な構成を例示する図である。
【図４】本発明の実施の形態２に係る半導体集積回路の機能的な構成を示すブロック図である。
【図５】実施の形態２に係る内部状態移送回路の具体的な構成を例示する図である。
【図６】実施の形態２に係る記憶回路及び電源遮断制御回路の具体的な構成を例示する図である。
【図７】実施の形態２に係る半導体集積回路の動作を示すタイムチャートである。
【図８】図７に示すタイムチャートにおけるクロックサイクルＴ２の動作を詳細に示すタイムチャートである。
【発明を実施するための形態】
【００１６】
以下に、添付した図面を参照して本発明の実施の形態を説明する。尚、異なる実施の形態において、同一又は同様の作用効果を奏する箇所については同一の符号を付してその説明を省略する。
【００１７】
実施の形態１
図１は、本実施の形態に係る半導体集積回路１の機能的な構成を示している。半導体集積回路１は、電源（電源配線）２、部分回路３−１，３−２，３−３，・・，３−ｎ、電源遮断回路４−１，４−２，４−３，・・，４−ｎ、記憶回路５、及び電源供給制御回路６を含む。
【００１８】
電源２は、電力を発生させるバッテリ等の機構、又はバッテリ等と接続する配線に相当する。
【００１９】
複数の部分回路３−１，３−２，３−３，・・，３−ｎは、それぞれ電源２からの電力供給により作動し、全て同一又は同様の機能を有するものである。各部分回路３−１，３−２，３−３，・・，３−ｎは、それぞれ独立の接続経路１０−１，１０−２，１０−３，・・，１０−ｎにより電源２と接続している。
【００２０】
複数の電源遮断回路４−１，４−２，４−３，・・，４−ｎは、各接続経路１０−１，１０−２，１０−３，・・，１０−ｎ上に接続され、各部分回路３−１，３−２，３−３，・・，３−ｎへの電源供給を独立に遮断可能なものである。各電源遮断回路４−１，４−２，４−３，・・，４−ｎは、電源供給制御回路６が出力する電源遮断制御信号１１−１，１１−２，１１−３，・・，１１−ｎにより制御される。
【００２１】
記憶回路５は、各部分回路３−１，３−２，３−３，・・，３−ｎの電源供給を受けた時間の総和を示す総通電時間を、部分回路３−１，３−２，３−３，・・，３−ｎ毎に記憶するものである。総通電時間は、例えば各電源遮断回路４−１，４−２，４−３，・・，４−ｎが対応する部分経路３−１，３−２，３−３，・・，３−ｎへの電源供給を遮断した時間（若しくは許可した時間）を、電源供給制御回路６の制御経過から把握すること等により、検知することができる。
【００２２】
電源供給制御回路６は、記憶回路５に記憶された各部分回路３−１，３−２，３−３，・・，３−ｎの総通電時間に基づいて、総通電時間が最も短い部分回路３−１，３−２，３−３，・・，３−ｎのみに電源供給されるように、電源遮断回路４−１，４−２，４−３，・・，４−ｎを制御する電源遮断制御信号１１−１，１１−２，１１−３，・・，１１−ｎを出力する。
【００２３】
図２は、電源遮断回路４（４−１，４−２，４−３，・・，４−ｎ）の具体的な構成を例示している。電源遮断回路４は、複数のｐ−ＭＯＳトランジスタ１５を含んで構成される。各ｐ−ＭＯＳトランジスタ１５のゲートには、電源供給制御回路６と接続する信号線１６が接続されている。ｐ−ＭＯＳトランジスタ１５は、信号線１６から入力される電源遮断制御信号１１−１，１１−２，１１−３，・・，１１−ｎが論理「１」である場合にＯＦＦとなり、部分回路３への電源供給を遮断する。逆に、電源遮断制御信号１１−１，１１−２，１１−３，・・，１１−ｎが論理「０」である場合に、ｐ−ＭＯＳトランジスタ１５はＯＮとなり、部分回路３への電源供給が行われる。
【００２４】
図３は、記憶回路５及び電源遮断制御回路６の具体的な構成を例示している。この例は、半導体集積回路１が４つの部分回路３（３−１，３−２，３−３，３−４）を備える場合を示している。
【００２５】
この例に係る記憶回路５は、各部分回路３の秒単位で表された総通電時間を記憶する。各部分回路３に３２ビット幅の記憶領域を割り当てることにより、約１３６年間に相当する時間を扱うことができる。記憶回路５が出力する４つの３２ビット幅の信号２１，２２，２３，２４は、それぞれ部分回路３の総通電時間を示す。
【００２６】
半導体集積回路１の初期化時に、記憶回路５から読み出された信号２１，２２，２３，２４は、それぞれセレクタ２７，２８，２９，３０を経由して、経過時間レジスタ３３，３４，３５，３６に保持される。経過時間レジスタ３３，３４，３５，３６の出力は、比較回路３９，４０，４１，４２，４３，４４により比較される。これらの比較結果は、判定回路４７，４８，４９，５０に入力され、判定回路４７，４８，４９，５０は、組み合わせ論理により何れの部分回路３の総通電時間が最も短いかを判定する。各判定回路４７，４８，４９，５０は、各部分回路３に対応付けられている。そして、総通電時間が最も短い部分回路３に対応する判定回路４７，４８，４９，５０の出力は論理「０」となり、その他の判定回路４７，４８，４９，５０の出力は論理「１」となる。判定回路４７，４８，４９，５０の出力は、それぞれセレクタ５３，５４，５５，５６を経由してフリップフロップ５９，６０，６１，６２に保持される。各フリップフロップ５９，６０，６１，６２は、上述した電源遮断制御信号１１−１，１１−２，１１−３，１１−４を出力する。
【００２７】
半導体集積回路１の初期化終了後には、セレクタ５３，５４，５５，５６は、それぞれフリップフロップ５９，６０，６１，６２の出力である電源遮断制御信号１１−１，１１−２，１１−３，１１−４を入力として選択し、フリップフロップ５９，６０，６１，６２に出力する。これにより、フリップフロップ５９，６０，６１，６２の値はそれ以降変化せず、電源遮断信号１１−１，１１−２，１１−３，１１−４の状態は維持される。
【００２８】
加算回路７０，７１，７２，７３は、各経過時間レジスタ３３，３４，３５，３６の値に１を加えた値を出力する。半導体集積回路１の初期化終了後には、各セレクタ２７，２８，２９，３０は、電源遮断制御信号１１−１，１１−２，１１−３，１１−４の値に応じて、経過時間レジスタ３３，３４，３５，３６への出力を変化させる。即ち、各セレクタ２７，２８，２９，３０は、電源制御信号１１−１，１１−２，１１−３，１１−４が論理「０」の場合には、加算回路７０，７１，７２，７３の出力を経過時間レジスタ３３，３４，３５，３６への出力とし、電源制御信号１１−１，１１−２，１１−３，１１−４が論理「１」の場合には、経過時間レジスタ３３，３４，３５，３６の出力を経過時間レジスタ３３，３４，３５，３６への出力とする。これにより、電源遮断制御信号１１−１，１１−２，１１−３，１１−４が論理「１」となり電源供給が遮断された部分回路３に対応する経過時間レジスタ３３，３４，３５，３６の値は、保持される。一方、電源遮断制御信号１１−１，１１−２，１１−３，１１−４が論理「０」となり電源供給された部分回路３に対応する経過時間レジスタ３３，３４，３５，３６の値は、クロック信号に同期してカウントアップされる。
【００２９】
経過時間レジスタ３３，３４，３５，３６の値は、信号７６，７７，７８，７９として記憶回路５に入力され、書き込まれる。タイミングレジスタ８２は、半導体集積回路１の初期化時に固定値「０」がセレクタ８３を経由して入力され、これを保持する。初期化終了後には、加算回路８４がタイミングレジスタ８２の値に１を加えた値を出力し、セレクタ８３が加算回路８４の出力を選択してタイミングレジスタ８２に出力する。これにより、タイミングレジスタ８２の値は、クロック信号に同期してカウントアップされる。
【００３０】
ライト制御回路８７は、タイミングレジスタ８２の全てのビットのＡＮＤ演算により、記憶回路５への書き込み指示である信号８８を生成する。記憶回路５は、信号８８が論理「１」である場合に、クロック信号９０に同期して、信号７６，７７，７８，７９から経過時間レジスタ３３，３４，３５，３６の値を取り込み、各部分回路３（３−１，３−２，３−３，３−４）の総通電時間として記憶する。
【００３１】
上記構成において、電源供給制御回路６は、クロック信号９０に同期して動作する。クロック信号９０は、総通電時間を積算する際の基準時間としても使用され、例えばその周波数を１Ｈｚとすることが好ましい。
【００３２】
記憶回路５が出力する各信号２１，２２，２３，２４は、セレクタ２７，２８，２９，３０の入力１Ｘに入力される。半導体集積回路１の使用開始時にリセット信号９１が論理「１」となると、セレクタ２７，２８，２９，３０の入力１Ｘの値が選択され、これらの値が各経過時間レジスタ３３，３４，３５，３６に入力される。経過時間レジスタ３３，３４，３５，３６は、クロック信号９０に同期して、各セレクタ２７，２８，２９，３０が出力した値を入力して保持する。
【００３３】
セレクタ２７，２８，２９，３０は、リセット信号９１が論理「０」である場合に、入力Ｓ０に入力される電源遮断制御信号１１−１，１１−２，１１−３，１１−４が論理「１」であるならば、入力０１に入力される経過時間レジスタ３３，３４，３５，３６の出力を選択して出力する。
【００３４】
加算回路７０，７１，７２，７３は、経過時間レジスタ３３，３４，３５，３６の値に１を加算した値を出力する。セレクタ２７，２８，２９，３０は、リセット信号９１が論理「０」である場合に、入力Ｓ０に入力された電源遮断制御信号１１−１，１１−２，１１−３，１１−４が論理「０」であるならば、入力００に入力された加算回路７０，７１，７２，７３の出力を選択して出力する。加算回路７０，７１，７２，７３、セレクタ２７，２８，２９，３０、及び経過時間レジスタ３３，３４，３５，３６は、記憶回路５が出力する信号２１，２２，２３，２４と同じビット幅のデータを扱うものとする。
【００３５】
比較回路３９，４０，４１，４２，４３，４４は、経過時間レジスタ３３，３４，３５，３６の出力を比較し、入力Ａの値が入力Ｂの値以下である場合に、論理「１」を出力する。比較回路３９，４０，４１，４２，４３，４４が比較するデータのビット幅を、経過時間レジスタ３３，３４，３５，３６のビット幅より小さくすることにより、回路規模を縮小することが可能となる。例えば、３２ビットのデータのうち、上位１６ビットを比較対象とすると、判定の粒度は、３５５３６秒（約１８時間）となる。
【００３６】
判定回路４７，４８，４９，５０は、ＮＡＮＤ回路で構成され、比較回路３９，４０，４１，４２，４３，４４の出力から最も総通電時間の短い部分回路３を判定する。判定回路４７，４８，４９，５０は、それぞれ部分回路３（３−１，３−２，３−３，３−４）に対応しており、最も総通電時間が短い部分回路３に対応する判定回路４７，４８，４９，５０の出力が論理「０」となり、その他の出力が論理「１」となる。判定回路４７，４８，４９，５０の出力は、それぞれセレクタ５３，５４，５５，５６の入力１に入力され、半導体集積回路１の使用開始時にリセット信号９１が論理「１」になると、セレクタ５３，５４，５５，５６の入力１の値が選択され、フリップフロップ５９，６０，６１，６２に出力される。フリップフロップ５９，６０，６１，６２は、クロック信号９０に同期して、各セレクタ５３，５４，５５，５６が出力した値を入力して保持する。
【００３７】
フリップフロップ５９，６０，６１，６２は、電源遮断制御信号６５，６６，６７，６８を出力する。セレクタ５３，５４，５５，５６は、リセット信号９１が論理「０」である場合に、電源遮断制御信号１１−１，１１−２，１１−３，１１−４が入力される入力０の値を選択し、出力する。リセット信号９１が倫理「１」の場合には、セレクタ５３，５４，５５，５６は入力１の値が０の固定値を選択し、これを出力する。
【００３８】
タイミングレジスタ８２は、クロック信号９０に同期して、セレクタ８３の出力を入力し、これを保持する。加算回路８４は、タイミングレジスタ８２の値に１を加えた値を出力する。リセット信号９１が論理「０」である場合には、セレクタ８３の入力０を選択し、加算回路８４の値を出力する。ライト制御回路８７は、タイミングレジスタ８２の全てのビットのＡＮＤを求め、その結果を信号８８として出力する。
【００３９】
記憶回路５は、信号８８が論理「１」である場合に、クロック信号９０と同期して、信号７６，７７，７８，７９から経過時間レジスタ３３，３４，３５，３６の値を取り込み、各部分回路３の総通電時間として記憶する。尚、タイミングレジスタ８２、加算回路８４、及びセレクタ８３のビット幅は、記憶回路５への総通電時間の書き込み周期を勘案して設定されることが好ましい。例えば、ビット幅を８ビットにすると、信号８８には２５６秒周期で論理「１」が１クロック期間出力され、２５６秒に１回の頻度で記憶回路５の内容が更新される。本発明は、記憶回路５に記憶される情報のビット幅及び単位、クロック信号９０の周波数等について、様々なバリエーションを許容するものである。
【００４０】
上記構成の半導体集積回路１によれば、複数の部分回路３のそれぞれの総通電時間が記憶される。そして、各総通電時間に基づいて、最も総通電時間が短い部分回路３を除く部分回路３に対応する電源遮断回路４が遮断され、最も総通電時間が短い部分回路３にのみ電源供給が行われる。これにより、各部分回路３の総通電時間の均等化を図ることができる。これにより、各部分回路３の経時劣化の偏りを防止することができ、部分回路３全体としての寿命を長期化することができる。また、上記構成によれば、半導体集積回路１の遅延設計において、過剰な設計マージンを確保する必要がなくなり、半導体集積回路１を構成するトランジスタ本来のスイッチング性能を十分に活かしたハイスペックな回路を提供することができる。更に、上記構成においては、冗長的な部分回路３の存在が外部に対して隠蔽されるため、ユーザが半導体集積回路１を使用する上で、部分回路３の選択や電源供給の制御に対する特別な知識や手順を必要としない。
【００４１】
実施の形態２
図４は、本実施の形態に係る半導体集積回路１０１の機能的な構成を示している。本実施の形態に係る部分回路３−１，３−２，３−３，・・，３−ｎは、それぞれ内部状態移送回路１１０−１，１１０−２，１１０−３，・・，１１０−ｎを備えている。また、本実施の形態に係る電源供給制御手段１０６は、上記実施の形態１で示したように電源遮断回路４−１，４−２，４−３，・・，４−ｎを制御すると共に、内部状態移送回路１１０−１，１１０−２，１１０−３，・・，１１０−ｎを制御する。
【００４２】
電源供給制御手段１０６は、使用（電源供給）している部分回路３−１，３−２，３−３，・・，３−ｎの総通電時間と、他の部分回路３−１，３−２，３−３，・・，３−ｎの総通電時間とを比較し、使用している部分回路３−１，３−２，３−３，・・，３−ｎの総通電時間が、他の部分回路３−１，３−２，３−３，・・，３−ｎの総通電時間よりも大きくなった時に、最も総通電時間が少ない部分回路３−１，３−２，３−３，・・，３−ｎに電源供給されるように、電源遮断回路４−１，４−２，４−３，・・，４−ｎに電源遮断制御信号１１−１，１１−２，１１−３，１１−４を出力する。
【００４３】
また、電源供給制御手段１０６は、上記のように使用する部分回路３−１，３−２，３−３，・・，３−ｎを切り替える処理を実行する際に、使用していた部分回路３−１，３−２，３−３，・・，３−ｎの内部状態を、その後使用する部分回路３−１，３−２，３−３，・・，３−ｎに移送するために、内部状態移送回路１１０−１，１１０−２，１１０−３，・・，１１０−ｎに移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎを出力する。
【００４４】
内部状態移送回路１１０−１，１１０−２，１１０−３，・・，１１０−ｎは、移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎに従い、部分回路３−１，３−２，３−３，・・，３−ｎの内部状態を示す移送信号１１６−１，１１６−２，１１６−３，・・，１１６−ｎを出力し、又出力された移送信号１１６−１，１１６−２，１１６−３，・・，１１６−ｎを入力して部分回路３−１，３−２，３−３，・・，３−ｎの内部状態として設定する。
【００４５】
図５は、内部状態移送回路１１０（１１０−１，１１０−２，１１０−３，・・，１１０−ｎ）の具体的な構成を例示している。本例に係る内部状態移送回路１１０は、部分回路３−１，３−２，３−３，・・，３−ｎの論理機能を構成する全てのフリップフロップ１２０が、システムクロック信号１２１に同期して動作する。移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎの何れかが論理「１」となると、スキャンモード信号１２４が論理「１」となる。スキャンモード信号１２４は、全てのセレクタ１２５の選択制御入力Ｓに入力される。セレクタ１２４は、スキャンモード信号１２４が論理「１」になると、入力１からデータを取り込んで出力する。その結果、全てのフリップフロップ１２０は、論理的に直鎖状に接続され、１つのシフトレジスタとして機能するスキャンパスを構成する。この時、フリップフロップ１２０の数がスキャンパスのスキャンビット長となる。
【００４６】
移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎは、排他的に制御され、ある時点で全ての信号が論理「０」となるか、又は論理「１」となる。移送信号１１６−１，１１６−２，１１６−３，・・，１１６−ｎは、それぞれ移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎとＡＮＤ演算によりマスク処理される。即ち、移送信号１１６−１，１１６−２，１１６−３，・・，１１６−ｎのうち、それぞれ対応する移送制御信号１１５−１，１１５−２，１１５−３，・・，１１５−ｎが論理「１」となっているものが、移送信号１３０として選択され、出力される。スキャンモード信号１２４が論理「１」である場合、移送信号１３０の値は、システムクロック信号１２１に同期して、逐次スキャンパスのフリップフロップ１２０に取り込まれる。同時に、フリップフロップ１２０が保持していたデータ、即ち内部状態は、スキャンパスの最後のフリップフロップ１２０から移送信号１３１として出力される。
【００４７】
図６は、本実施の形態に係る半導体集積回路１０１の記憶回路１０５及び電源遮断回路１０６の具体的構成を例示している。この例は、半導体集積回路１０１が４つの部分回路３（３−１，３−２，３−３，３−４）を備える場合を示している。
【００４８】
本実施の形態においては、判定回路４７，４８，４９，５０の出力は、クロック信号９０に同期して動作するフリップフロップ１４０，１４１，１４２，１４３に保持され、更にそれらの出力は、次のクロックサイクルでフリップフロップ１４４，１４５，１４６，１４７に保持される。
【００４９】
電源遮断制御信号１１−１，１１−２，１１−３，１１−４は、フリップフロップ１４０，１４１，１４２，１４３の出力と、フリップフロップ１４４，１４５，１４６，１４７の出力とをＡＮＤ演算することにより生成される。これらの入力の両者が論理「１」である場合に、電源供給を遮断する指示である論理「１」の信号を出力する。移送モード信号１５０は、論理演算により、フリップフロップ１４０，１４１，１４２，１４３の出力と、フリップフロップ１４４，１４５，１４６，１４７の出力とを比較し、値が一致しないものが１つでもある場合に、論理「１」となる。
【００５０】
フリップフロップ１５５，１５６及びスキャン制御レジスタ１５７は、システムクロック信号１２１と同期して動作する。システムクロック信号１２１は、部分回路３−１，３−２，３−３，３−４の論理機能を実現するために使用されるクロックであり、クロック信号９０よりも高い周波数を有する。移送モード信号１５０は、システムクロック信号１２１に同期してフリップフロップ１５５に入力され、その出力は次のクロックサイクルでフリップフロップ１５６に保持される。フリップフロップ１５５の出力が論理「１」であり、且つフリップフロップ１５６の出力が論理「０」である場合に、移送起動信号１５９が論理「１」となる。
【００５１】
セレクタ１６１は、選択制御入力Ｓ１に入力された移送起動信号１５９が論理「１」である場合に、入力１Ｘを選択する。入力１Ｘには、部分回路３−１，３−２，３−３，３−４に内蔵されるスキャンパスのスキャンビット長（固定値）を与える。例えば、部分回路３−１，３−２，３−３，３−４内に５１１ビットのフリップフロップが存在し、５１１ビット長のスキャンパスを構成する場合には、数値５１１を２進法で入力１Ｘに与える。セレクタ１６１の出力は、スキャン制御レジスタ１５７に入力され、保持される。
【００５２】
減算回路１６３は、スキャン制御レジスタ１５７の値から１を引いた値を出力する。移送実行信号１６５は、スキャン制御レジスタ１５７の値が０以外の場合に、論理「１」となる。移送起動信号１５９が論理「０」の場合、移送実行信号１６５が論理「１」ならば、セレクタ１６１は入力０１から減算回路１６３の値を取り込んで出力し、移送実行信号１６５が論理「０」ならば、入力００からスキャン制御レジスタ１５７の値を取り込んで出力する。これにより、スキャン制御レジスタ１５７の値は、システムクロック信号１２１に同期して減じられ、値が０に達すると、次に移送起動信号１５９が論理「１」となるまでその状態を保持する。
【００５３】
図７は、本実施の形態に係る半導体集積回路１０１の動作を示している。クロックサイクルＴ０において、第１の部分回路３−１が使用されており、第１の判定回路４７の出力が論理「０」となっている。この時、使用されていない第２〜第４の部分回路３−２，３−３，３−４に対応する第２〜第４の判定回路４８，４９，５０の出力は、論理「１」となる。この状態がクロックサイクルＴ０以前から継続していたと仮定すると、第１の部分回路３−１に対応するフリップフロップ１４０，１４４の出力は論理「０」となり、その他のフリップフロップ１４１，１４２，１４３，１４５，１４６，１４７の出力は論理「１」となる。これにより、第１の電源遮断制御信号１１−１は、論理「０」となり、第１の部分回路３−１への電源供給の実行を指示する状態となる。また、第２〜第４の電源遮断制御信号１１−２，１１−３，１１−４は、論理「１」となり、第２〜第４の部分回路３−２，３−３，３−４への電源供給の遮断を指示する状態となる。
【００５４】
クロックサイクルＴ１において、第１の経過時間レジスタ３３が第２の経過時間レジスタ３４よりも所定値以上大きくなり、第１の判定回路４７の出力が論理「１」となり、第２の判定回路４８の出力が論理「０」となる。
【００５５】
次いで、クロックサイクルＴ２において、両判定回路４７，４８の値がフリップフロップ１４０，１４１に取り込まれ、それぞれの値が論理「１」，「０」となる。この時、フリップフロップ１４４は、論理「０」を保っているため、第１の電源遮断制御信号１１−１は論理「０」の状態、即ち第１の部分回路３−１への電源供給を実行する指示を継続する。一方、第２の電源遮断制御信号１１−２は、フリップフロップ１４１が論理「０」に変化したことにより、論理「１」から「０」に遷移する。即ち、第２の部分回路３−２にも電源供給が実行される。また、これと同時に、移送モード信号１５０が、論理「０」から「１」へ遷移し、第１の部分回路３−１の内部状態を第２の部分回路３−２へ移送する処理（内部状態移送処理）が開始される。内部状態移送処理は、クロックサイクルＴ２において完了する。
【００５６】
次いで、クロックサイクルＴ３において、フリップフロップ１４０，１４１の値が、フリップフロップ１４４，１４５に取り込まれ、それぞれの状態が反転する。その結果、第１の電源遮断制御信号１１−１の状態が、論理「０」から「１」に遷移し、第１の部分回路３−１への電源供給が遮断される。これと同時に、移送モード信号１５０は、論理「１」から「０」に遷移し、内部状態移送処理が終了する。その後、クロックサイクルＴ４以降に各部の状態変化は起こらない。
【００５７】
図８は、図７に示すタイムチャートにおけるクロックサイクルＴ２の動作を詳細に示すタイムチャートである。同図におけるクロックサイクルは、システムクロック信号１２１に対応している。クロックサイクルＴ０においては、移送モード信号１５０が論理「０」であり、内部状態移送処理は開始されていない。この時、フリップフロップ１５５，１５６は論理「０」を保ち、移送起動信号１５９も論理「０」の状態にある。そのため、スキャン制御レジスタ１５７の値は０となり、移送実行信号１６５及び第１〜第４の移送制御信号１１５−１，１１５−２，１１５−３，１１５−４は論理「０」となる。これにより、内部状態移送処理は実行されない。
【００５８】
次いで、クロックサイクルＴ１において、移送モード信号１５０が論理「０」から「１」に遷移し、クロックサイクルＴ２において、フリップフロップ１５５がこれを取り込むことにより、移送起動信号１５９が論理「０」から「１」に遷移する。これにより、内部状態移送処理が開始する。
【００５９】
次いで、クロックサイクルＴ３において、セレクタ１６１の入力１Ｘから第１の部分回路３−１のスキャンビット長が取り込まれ、スキャン制御レジスタ１５７に設定される。この例におけるスキャンビット長は５１１である。これにより、移送実行信号１６５が論理「１」に遷移し、これまで使用していた第１の部分回路３−１に対応する第１の移送制御信号１１５−１も論理「１」に遷移する。この時、他の移送制御信号１１５−２，１１５−３，１１５−４は、論理「０」の状態を保つ。その結果、この時点で電源供給されている第１及び第２の部分回路３−１，３−２は、次のクロックサイクル以降、第１の部分回路３−１の内部状態が第２の部分回路３−２へ逐次移送されるように動作する。また、クロックサイクルＴ３においては、フリップフロップ１５６が、フリップフロップ１５５の値を取り込んで論理「１」に遷移するため、移送起動信号１５９は論理「０」へと戻る。
【００６０】
そして、クロックサイクルＴ４以降においては、スキャン制御レジスタ１５７の値がクロックサイクル毎に１つずつ減じられ、クロックサイクルＴ５１４において０となる。その結果、移送実行信号１６５は論理「０」に遷移し、第１の移送制御信号１１５−１も論理「０」に戻り、内部状態遷移処理が終了する。クロックサイクルＴ５１６以降は、スキャン制御レジスタ１５７の値が０に保たれ、次の移送モード信号１５０が論理「１」に遷移するまで、その状態が維持される。
【００６１】
上記構成の半導体集積回路１０１によれば、上記実施の形態１による効果に加え、使用する部分回路３を切り替える際に、初期化等の処理を行わなくても、不具合を生ずることなく処理を継続することができる。本実施の形態に係る半導体集積回路１０１は、例えば稼働開始後に製品寿命に達するまで連続して稼働することが求められる製品等に、好適に利用することができる。
【００６２】
尚、本発明は、上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。
【符号の説明】
【００６３】
１，１０１ 半導体集積回路
２ 電源
３（３−１，３−２，３−３，・・，３−ｎ） 部分回路
４（４−１，４−２，４−３，・・，４−ｎ） 電源遮断回路
５ 記憶回路
６，１０６ 電源供給制御回路
１１（１１−１，１１−２，１１−３，・・，１１−ｎ） 電源遮断制御信号
１１０（１１０−１，１１０−２，１１０−３，・・，１１０−ｎ） 内部状態移送手段
１１５（１１５−１，１１５−２，１１５−３，・・，１１５−ｎ） 移送制御信号
【特許請求の範囲】
【請求項１】
同一又は同様の機能を有する複数の部分回路と、
前記部分回路が電源供給を受けた総通電時間を、前記部分回路毎に記憶する記憶回路と、
前記部分回路への前記電源供給を、前記部分回路毎に遮断可能な電源遮断回路と、
前記記憶回路に記憶された前記各総通電時間を参照し、前記総通電時間が最も短い前記部分回路を除く前記部分回路への前記電源供給を遮断するように、前記電源遮断回路を制御する電源供給制御回路と、
を備える半導体集積回路。
【請求項２】
同一又は同様の機能を有する複数の部分回路と、
前記部分回路が電源供給を受けた総通電時間を、前記部分回路毎に記憶する記憶回路と、
前記部分回路への前記電源供給を、前記部分回路毎に遮断可能な電源遮断回路と、
前記記憶回路に記憶された前記各総通電時間を参照し、前記総通電時間が最も短い前記部分回路を除く前記部分回路への前記電源供給を遮断するように、前記電源遮断回路を制御する電源供給制御回路と、
第１の前記部分回路への前記電源供給時であって、前記第１の部分回路の前記総通電時間が第２の前記部分回路の前記総通電時間を超えた場合に、前記第１の部分回路の内部状態を前記第２の部分回路に移送する内部状態移送回路と、
を備える半導体集積回路。
【請求項３】
前記電源供給制御回路は、論理回路の組み合わせにより構成される、
請求項１又は２に記載の半導体集積回路。
【請求項１】
同一又は同様の機能を有する複数の部分回路と、
前記部分回路が電源供給を受けた総通電時間を、前記部分回路毎に記憶する記憶回路と、
前記部分回路への前記電源供給を、前記部分回路毎に遮断可能な電源遮断回路と、
前記記憶回路に記憶された前記各総通電時間を参照し、前記総通電時間が最も短い前記部分回路を除く前記部分回路への前記電源供給を遮断するように、前記電源遮断回路を制御する電源供給制御回路と、
を備える半導体集積回路。
【請求項２】
同一又は同様の機能を有する複数の部分回路と、
前記部分回路が電源供給を受けた総通電時間を、前記部分回路毎に記憶する記憶回路と、
前記部分回路への前記電源供給を、前記部分回路毎に遮断可能な電源遮断回路と、
前記記憶回路に記憶された前記各総通電時間を参照し、前記総通電時間が最も短い前記部分回路を除く前記部分回路への前記電源供給を遮断するように、前記電源遮断回路を制御する電源供給制御回路と、
第１の前記部分回路への前記電源供給時であって、前記第１の部分回路の前記総通電時間が第２の前記部分回路の前記総通電時間を超えた場合に、前記第１の部分回路の内部状態を前記第２の部分回路に移送する内部状態移送回路と、
を備える半導体集積回路。
【請求項３】
前記電源供給制御回路は、論理回路の組み合わせにより構成される、
請求項１又は２に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１４１６４０（Ｐ２０１１−１４１６４０Ａ）
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願番号】特願２０１０−９８９（Ｐ２０１０−９８９）
【出願日】平成２２年１月６日（２０１０．１．６）
【出願人】（０００１６８２８５）エヌイーシーコンピュータテクノ株式会社 (572)
【Ｆターム（参考）】
【公開日】平成２３年７月２１日（２０１１．７．２１）
【国際特許分類】
【出願日】平成２２年１月６日（２０１０．１．６）
【出願人】（０００１６８２８５）エヌイーシーコンピュータテクノ株式会社 (572)
【Ｆターム（参考）】
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