半導体集積回路
【課題】クロック信号の立ち下がりエッジで発生する消費電力を低減することができる半導体集積回路を提供することである。
【解決手段】実施の形態の半導体集積回路は、クロック信号生成部と、クロック波形整形部と、複数の機能ブロックとを有する。クロック信号生成部は、所定の周波数のクロック信号を生成する。クロック波形整形部は、クロック信号生成部で生成されたクロック信号と立ち上がりエッジの位相が同一で、かつ立ち下がりエッジの位相が異なる複数のクロック信号を生成する。複数の機能ブロックは、それぞれがクロック波形整形部で生成された複数のクロック信号のいずれかで動作する複数のフリップフロップを有する。
【解決手段】実施の形態の半導体集積回路は、クロック信号生成部と、クロック波形整形部と、複数の機能ブロックとを有する。クロック信号生成部は、所定の周波数のクロック信号を生成する。クロック波形整形部は、クロック信号生成部で生成されたクロック信号と立ち上がりエッジの位相が同一で、かつ立ち下がりエッジの位相が異なる複数のクロック信号を生成する。複数の機能ブロックは、それぞれがクロック波形整形部で生成された複数のクロック信号のいずれかで動作する複数のフリップフロップを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化及び高性能化に伴い、回路の大規模化及び高速化が進んでいる。その結果、半導体集積回路内での消費電力の増加が問題となっている。このような半導体集積回路は、デジタル回路を備えたデジタル領域部と、アナログ回路を備えたアナログ領域部とを有しており、消費電力の増加に伴いデジタル領域部で発生したノイズがアナログ領域部に周り込んでしまい、誤動作等を発生させるという問題がある。
【０００３】
デジタル領域部のデジタル回路は、複数のフリップフロップ及び複数の組み合わせ回路を有して構成されている。また、デジタル回路内の複数のフリップフロップには、ＰＬＬ回路等から所定の周波数のクロック信号が供給されており、複数のフリップフロップは、このクロック信号に基づいて動作する。これらの複数のフリップフロップは、クロック信号の立ち上がりエッジ及び立ち下がりエッジにおいて、トランジスタのスイッチング動作による消費電流が発生するため、消費電力が大きくなる。
【０００４】
特に、フリップフロップの動作時の消費電力は、クロック信号の立ち上がりエッジで発生する消費電力よりも、立ち下がりエッジで発生する消費電力が大きくなっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−６３３６８号公報
【特許文献２】特開２００５−３３０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施の形態が解決しようとする課題は、クロック信号の立ち下がりエッジで発生する消費電力を低減することができる半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
実施の形態の半導体集積回路は、クロック信号生成部と、クロック波形整形部と、複数の機能ブロックとを有する。クロック信号生成部は、所定の周波数のクロック信号を生成する。クロック波形整形部は、クロック信号生成部で生成されたクロック信号と立ち上がりエッジの位相が同一で、かつ立ち下がりエッジの位相が異なる複数のクロック信号を生成する。複数の機能ブロックは、それぞれがクロック波形整形部で生成された複数のクロック信号のいずれかで動作する複数のフリップフロップを有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【図２】クロック波形整形部の構成を説明するための図である。
【図３】フリップフロップの回路構成例を説明するための図である。
【図４】フリップフロップ内のインバータ回路で発生する消費電流について説明するための図である。
【図５】単一のクロック信号でフリップフロップを動作させた場合の消費電力について説明するための図である。
【図６】デューティ比の異なるクロック信号でフリップフロップを動作させた場合の消費電力について説明するための図である。
【図７】第２の実施の形態に係るクロック波形整形部の構成を説明するための図である。
【図８】第３の実施の形態に係るクロック波形整形部の構成を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施の形態の半導体集積回路について詳細に説明する。
（第１の実施の形態）
まず、図１に基づき、第１の実施の形態に係る半導体集積回路の構成について説明する。
図１は、第１の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【００１０】
図１に示すように、半導体集積回路１は、ＰＬＬ回路２と、デジタル領域部３と、アナログ領域部４とを有して構成されている。
【００１１】
クロック信号生成部としてのＰＬＬ回路２は、所定の周波数のクロック信号を生成し、後述するデジタル領域部３のクロック波形整形部１１と、アナログ領域部４のアナログ回路１４ａ及び１４ｂとに供給する。
【００１２】
デジタル領域部３は、クロック波形整形部１１と、３つのクロックツリー１２ａ〜１２ｃと、クロックツリー１２ａ〜１２ｃに接続された３つのデジタル回路１３ａ〜１３ｃとを有して構成される。デジタル回路１３ａ〜１３ｃは、それぞれ所定の機能を実行する機能ブロックであり、複数のフリップフロップ及び複数の組み合わせ回路等により構成されている。なお、デジタル領域部３は、３つのクロックツリー１２ａ〜１２ｃ及びデジタル回路１３ａ〜１３ｃを有する構成であるが、例えば、２つ、あるいは、４つ以上のクロックツリー及びデジタル回路を有する構成であってもよい。
【００１３】
また、アナログ領域部４は、複数、ここでは、２つのアナログ回路１４ａ及び１４ｂを有して構成される。アナログ回路１４ａは、例えば、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器であり、アナログ回路１４ｂは、例えば、デジタル信号をアナログ信号に変換するＤ／Ａ変換器である。なお、アナログ回路１４ａ及び１４ｂは、Ａ／Ｄ変換器及びＤ／Ａ変換器に限定されることなく、例えば、高周波（ＲＦ）回路、メモリ回路等であってもよい。
【００１４】
アナログ回路１４ａは、デジタル回路１３ａに接続されており、半導体集積回路１の外部から供給されたアナログ信号をデジタル信号に変換し、デジタル回路１３ａに出力する。また、アナログ回路１４ｂは、デジタル回路１３ｂに接続されており、デジタル回路１３ｂから供給されたデジタル信号をアナログ信号に変換し、半導体集積回路１の外部に出力する。
【００１５】
クロック波形整形部１１は、供給されたクロック信号からそれぞれデューティ比の異なる複数、ここでは、３つのクロック信号を生成し、クロックツリー１２ａ〜１２ｃに供給する。具体的には、クロック波形整形部１１は、供給されたクロック信号からそれぞれ立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる３つのクロック信号を生成し、クロックツリー１２ａ〜１２ｃに供給する。
【００１６】
クロックツリー１２ａは、複数のクロックバッファにより構成されており、ドライブ力、駆動するフリップフロップの数に応じて複数のクロックバッファがツリー上に分岐して構成されている。なお、クロックツリー１２ｂ及び１２ｃも同様の構成である。クロックツリー１２ａ〜１２ｃは、それぞれクロック波形整形部１１から供給されたデューティ比の異なるクロック信号をデジタル回路１３ａ〜１３ｃに供給する。
【００１７】
デジタル回路１３ａ〜１３ｃは、それぞれ複数のフリップフロップ及び複数の組み合わせ回路等を有し、クロックツリー１２ａ〜１２ｃから供給されたデューティ比の異なるクロック信号に基づいて、所定の機能を実行する。
【００１８】
ここで、デューティ比の異なる複数のクロック信号、本実施の形態では、立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる複数のクロック信号を生成するクロック波形整形部１１の構成について説明する。
【００１９】
図２は、クロック波形整形部の構成を説明するための図である。
【００２０】
クロック波形整形部１１は、遅延回路２１、２２及び２３と、ＯＲ回路２４及び２５と、インバータ回路２６と、ＡＮＤ回路２７とを有して構成されている。
【００２１】
ＰＬＬ回路２から供給されたクロック信号は、遅延回路２１、２２及び２３に供給される。また、ＰＬＬ回路２から供給されたクロック信号は、ＯＲ回路２４、２５及びＡＮＤ回路２７の一方の端子に供給される。遅延回路２１〜２３は、それぞれ異なる遅延量を有し、供給されたクロック信号を所定の時間遅延させる。本実施の形態では、遅延回路２３、遅延回路２２、遅延回路２１の順に、大きな遅延量を有している。
【００２２】
遅延回路２１は、供給されたクロック信号を所定の時間遅延させ、ＯＲ回路２４の他方の端子に供給する。ＯＲ回路２４は、ＰＬＬ回路２からのクロック信号と、遅延回路２１で所定の時間遅延されたクロック信号とのＯＲ演算を行う。これにより、ＯＲ回路２４からは、デューティ比が約６０％のクロック信号が出力され、クロックツリー１２ａに供給される。
【００２３】
遅延回路２２は、供給されたクロック信号を、遅延回路２１より長い所定の時間遅延させ、ＯＲ回路２５の他方の端子に出力する。ＯＲ回路２５は、ＰＬＬ回路２からのクロック信号と、遅延回路２２で遅延回路２１より長い所定の時間遅延されたクロック信号とのＯＲ演算を行う。これにより、ＯＲ回路２５からは、デューティ比が約７０％のクロック信号が出力され、クロックツリー１２ｂに供給される。
【００２４】
遅延回路２３は、供給されたクロック信号を、遅延回路２２より長い所定の時間遅延させ、インバータ回路２６に出力する。インバータ回路２６は、遅延回路２３からの信号を反転させ、ＡＮＤ回路２７の他方の端子に出力する。ＡＮＤ回路２７は、ＰＬＬ回路２からのクロック信号と、遅延回路２３で遅延回路２２より長い所定の時間遅延され、インバータ回路２６で反転されたクロック信号とのＡＮＤ演算を行う。これにより、ＡＮＤ回路２７からは、ディーティ比が約３０％のクロック信号が出力され、クロックツリー１２ｃに供給される。
【００２５】
このように、クロック波形整形部１１は、それぞれ、遅延回路２１〜２３及び論理ゲート、具体的には、遅延回路２１及びＯＲ回路２４により構成される組み合わせ回路と、遅延回路２２及びＯＲ回路２５により構成される組み合わせ回路と、遅延回路２３、インバータ回路２６及びＡＮＤ回路２７により構成される組み合わせ回路とにより、立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる３つのクロック信号を生成する。
【００２６】
次に、このように構成される半導体集積回路１の消費電力について説明する。半導体集積回路１では、回路規模の増大に伴い、デジタル回路１３ａ〜１３ｃが有するフリップフロップでの消費電力が大きくなる。以下、フリップフロップの回路構成について説明する。
【００２７】
図３は、フリップフロップの回路構成例を説明するための図である。
【００２８】
図３に示すように、フリップフロップは、インバータ回路３１及び３２と、記憶素子３３及び３４とを有して構成されている。
【００２９】
１段目のインバータ回路３１には、クロック信号が入力される。インバータ回路３１は、入力されたクロック信号を反転し、反転したクロック信号をインバータ回路３２及び記憶素子３３に供給する。２段目のインバータ回路３２は、インバータ回路３１からのクロック信号を反転し、反転したクロック信号を記憶素子３４に供給する。記憶素子３３及び３４では、インバータ回路３１及び３２からのクロック信号に基づいて、入力データの取り込み及び保持が行われる。
【００３０】
このように構成されるフリップフロップでは、インバータ回路３１及び３２のトランジスタのスイッチング動作による消費電流が問題となる。
【００３１】
図４は、フリップフロップ内のインバータ回路で発生する消費電流について説明するための図である。ここでは、インバータ回路が電源から電流を引き込む量を下向き、つまり負の値で表している。
【００３２】
図４に示すように、１段目のインバータ回路３１では、クロック信号の立ち下がりエッジで消費する電流が支配的である。これは、クロックの値が１から０に変化する時にｐチャネルトランジスタがＯＦＦからＯＮに変化し、電源から電流を引き込んで次段のインバータ回路の入力を充電するからである。一方、２段目のインバータ回路３２には、インバータ回路３１で反転されたクロック信号が供給されるため、クロック信号の立ち上がりエッジは、２段目のインバータ回路３２では、立ち下がりエッジとなる。そのため、図４に示すように、２段目のインバータ回路３２では、クロック信号の立ち上がりエッジで消費する電流が支配的である。
【００３３】
ここで、１段目のインバータで消費する電流と２段目のインバータで消費する電流の最大値を比較すると、１段目の消費電流の方が大きい。これは、１段目のインバータの出力負荷容量が２段目のインバータの出力負荷容量よりも大きいことに起因している。従って、２つのインバータを含めた消費電力を観測すると、クロックの立ち上がりエッジで消費する電流よりも、クロックの立ち下がりエッジで消費する電流の方が大きくなる。
【００３４】
図５は、単一のクロック信号でフリップフロップを動作させた場合の消費電力について説明するための図である。
【００３５】
図５は、デジタル回路１３ａ〜１３ｃ内の全フリップフロップを、単一のクロック信号で動作させた場合に発生する消費電力を示している。デジタル回路１３ａ〜１３ｃ内の全フリップフロップは、図４の関係から、クロック信号の立ち下がりエッジで発生する消費電力が立ち上がりエッジで発生する消費電力より大きくなる。
【００３６】
図６は、デューティ比の異なるクロック信号でフリップフロップを動作させた場合の消費電力について説明するための図である。
【００３７】
本実施の形態では、図６に示すように、クロック波形整形部１１によって、立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる３つのクロック信号が生成される。これらの立ち下がりエッジの位相が異なる３つのクロック信号によって、デジタル回路１３ａ〜１３ｃ内のフリップフロップが動作する。これにより、立ち下がりエッジで発生する消費電力が分散され、デューティ比の異なる３つのクロック信号の立ち下がりエッジで発生する消費電力は、単一のクロック信号の立ち下がりエッジで発生する消費電力よりも小さくなる。
【００３８】
以上のように、半導体集積回路１は、クロック波形整形部１１により、クロック信号の立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる複数のクロック信号を生成し、デジタル回路１３ａ〜１３ｃを動作させるようにした。これにより、半導体集積回路１は、立ち下がりエッジで発生する消費電力を分散させることができる。
【００３９】
よって、本実施の形態の半導体集積回路によれば、クロック信号の立ち下がりエッジで発生する消費電力を低減することができる。
【００４０】
また、クロック信号の立ち下がりエッジでの消費電力が低減し、電源電圧変動（IR drop）が抑制されることにより、デジタル領域部３で発生したノイズ等がアナログ領域部４に周り込むことを防ぐことができる。また、電源電圧変動が抑制されることにより、電源ラインの太さを細くしたり、電源ラインの間隔を狭くすることができるため、電源ピン数の低減及びパッケージの小型化が可能となる。さらに、クロック信号の立ち上がりエッジの位相は従来と同一のため、タイミング設計への影響を少なくすることができる。
【００４１】
（第２の実施の形態）
次に、第２の実施の形態について説明する。
【００４２】
第２の実施の形態の半導体集積回路１ａは、図１のクロック波形整形部１１に代わり、クロック波形整形部１１ａを用いて構成されている。以下、図７を用いて、クロック波形整形部１１ａの構成について説明する。
【００４３】
図７は、第２の実施の形態に係るクロック波形整形部の構成を説明するための図である。
【００４４】
図７に示すように、クロック波形整形部１１ａは、１．４ＧＨｚの周波数で動作する複数、ここでは、２つのフリップフロップ４１及び４２と、複数、ここでは、３つの組み合わせ回路４３〜４５とを有して構成されている。
【００４５】
本実施の形態では、ＰＬＬ回路２からは、デジタル回路１３ａ〜１３ｃのフリップフロップの動作周波数より高い周波数のクロック信号が出力される。具体的には、ＰＬＬ回路２からは、デジタル回路１３ａ〜１３ｃのフリップフロップの動作周波数である３５０ＭＨｚの４倍速のとなる１．４ＧＨｚのクロック信号が出力される。このクロック信号は、クロック波形整形部１１ａのフリップフロップ４１及び４２に供給される。
【００４６】
フリップフロップ４１及び４２は、２ビットのカウンタを構成し、クロック信号の立ち上がりでカウントアップを行い、カウント値として０〜３を順次出力する。このカウント値は、組み合わせ回路４３〜４５に供給される。
【００４７】
組み合わせ回路４３〜４５は、供給されたカウント値に応じて、クロックツリー１２ａ〜１２ｃに特定の値を出力する回路である。例えば、組み合わせ回路４３は、カウント値が０の場合には１を、カウント値が１〜３の場合には０をクロックツリー１２ａに出力する。また、組み合わせ回路４４は、カウント値が０及び１の場合には１を、カウント値が２及び３の場合には０をクロックツリー１２ｂに出力する。さらに、組み合わせ回路４５は、カウント値が０〜２の場合には１を、カウント値が３の場合には０をクロックツリー１２ｃに出力する。
【００４８】
このように、半導体集積回路１ａのクロック波形整形部１１ａは、カウンタを構成するフリップフロップ４１及び４２と、組み合わせ回路４３〜４５とにより、立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる３つのクロック信号を生成するようにした。この結果、本実施の形態の半導体集積回路１ａによれば、第１の実施の形態と同様に、クロック信号の立ち下がりエッジで発生する消費電力を低減することができる。
【００４９】
なお、組み合わせ回路４３〜４５の出力段に、それぞれ１．４ＧＨｚ動作のフリップフロップを設けるようにしてもよい。これらのフリップフロップを設けることにより、クロック波形整形部１１ａは、ヒゲ状のノイズが除去されたきれいなクロック信号を出力することができる。
【００５０】
（第３の実施の形態）
次に、第３の実施の形態について説明する。
【００５１】
第３の実施の形態の半導体集積回路１ｂは、図１のクロック波形整形部１１に代わり、クロック波形整形部１１ｂを用いて構成されている。また、第３の実施の形態の半導体集積回路１ｂは、図１のクロックツリー１２ａ〜１２ｃを削除して構成されている。以下、図８を用いて、クロック波形整形部１１ｂの構成について説明する。
【００５２】
図８は、第３の実施の形態に係るクロック波形整形部の構成を説明するための図である。
【００５３】
図８に示すように、クロック波形整形部１１ｂは、クロックツリー５１〜５３を有して構成されている。クロックツリー５１は、立ち上がり遷移時間と立ち下がり遷移時間が異なる複数のクロックバッファ５４を有する。また、クロックツリー５２は、立ち下がり遷移時間がクロックバッファ５４とは異なる複数のクロックバッファ５５を有する。さらに、クロックツリー５３は、立ち下がり遷移時間がクロックバッファ５４及び５５とは異なる複数のクロックバッファ５６を有する。
【００５４】
クロック波形整形部１１ｂに供給されたクロック信号は、これらのクロックツリー５１〜５３に供給される。クロックツリー５１〜５３に供給されたクロック信号は、それぞれ複数のクロックバッファ５４〜５６を伝搬することにより、立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なるクロック信号を出力する。
【００５５】
クロックツリー５１から出力されたクロック信号は、デジタル回路１３ａのフリップフロップに供給される。同様に、クロックツリー５２から出力されたクロック信号は、デジタル回路１３ｂのフリップフロップに供給され、クロックツリー５３から出力されたクロック信号は、デジタル回路１３ｃのフリップフロップに供給される。
【００５６】
なお、本実施の形態において、クロックツリー５１、５２及び５３は、クロック信号のＨ期間が延びるクロックバッファを用いているが、クロック信号のＬ期間が延びるクロックバッファを用いるようにしてもよい。また、これらを組み合わせて、例えば、クロックツリー５１及び５２は、クロック信号のＨ期間が延びるクロックバッファを用い、クロックツリー５３は、クロック信号のＬ期間が延びるクロックバッファを用いるようにしてもよい。
【００５７】
このように、半導体集積回路１ｂのクロック波形整形部１１ｂは、それぞれ立ち下がり遷移時間の異なるクロックバッファを複数備えたクロックツリー５１〜５３により、立ち下がりエッジの位相が異なる３つのクロック信号を生成するようにした。この結果、本実施の形態の半導体集積回路１ｂによれば、第１の実施の形態と同様に、クロック信号の立ち下がりエッジで発生する消費電力を低減することができる。
【００５８】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１，１ａ，１ｂ…半導体集積回路、２…ＰＬＬ回路、３…デジタル領域部、４…アナログ領域部、１１，１１ａ，１１ｂ…クロック波形整形部、１２ａ〜１２ｃ…クロックツリー、１３ａ〜１３ｃ…デジタル回路、１４ａ，１４ｂ…アナログ回路、２１〜２３…遅延回路、２４，２５…ＯＲ回路、２６…インバータ回路、２７…ＡＮＤ回路、３１，３２…インバータ回路、３３，３４…記憶素子、４１，４２…フリップフロップ、４３〜４５…組み合わせ回路、５１〜５３…クロックツリー、５４〜５６…クロックバッファ。
【技術分野】
【０００１】
本発明の実施の形態は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化及び高性能化に伴い、回路の大規模化及び高速化が進んでいる。その結果、半導体集積回路内での消費電力の増加が問題となっている。このような半導体集積回路は、デジタル回路を備えたデジタル領域部と、アナログ回路を備えたアナログ領域部とを有しており、消費電力の増加に伴いデジタル領域部で発生したノイズがアナログ領域部に周り込んでしまい、誤動作等を発生させるという問題がある。
【０００３】
デジタル領域部のデジタル回路は、複数のフリップフロップ及び複数の組み合わせ回路を有して構成されている。また、デジタル回路内の複数のフリップフロップには、ＰＬＬ回路等から所定の周波数のクロック信号が供給されており、複数のフリップフロップは、このクロック信号に基づいて動作する。これらの複数のフリップフロップは、クロック信号の立ち上がりエッジ及び立ち下がりエッジにおいて、トランジスタのスイッチング動作による消費電流が発生するため、消費電力が大きくなる。
【０００４】
特に、フリップフロップの動作時の消費電力は、クロック信号の立ち上がりエッジで発生する消費電力よりも、立ち下がりエッジで発生する消費電力が大きくなっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−６３３６８号公報
【特許文献２】特開２００５−３３０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施の形態が解決しようとする課題は、クロック信号の立ち下がりエッジで発生する消費電力を低減することができる半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
実施の形態の半導体集積回路は、クロック信号生成部と、クロック波形整形部と、複数の機能ブロックとを有する。クロック信号生成部は、所定の周波数のクロック信号を生成する。クロック波形整形部は、クロック信号生成部で生成されたクロック信号と立ち上がりエッジの位相が同一で、かつ立ち下がりエッジの位相が異なる複数のクロック信号を生成する。複数の機能ブロックは、それぞれがクロック波形整形部で生成された複数のクロック信号のいずれかで動作する複数のフリップフロップを有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【図２】クロック波形整形部の構成を説明するための図である。
【図３】フリップフロップの回路構成例を説明するための図である。
【図４】フリップフロップ内のインバータ回路で発生する消費電流について説明するための図である。
【図５】単一のクロック信号でフリップフロップを動作させた場合の消費電力について説明するための図である。
【図６】デューティ比の異なるクロック信号でフリップフロップを動作させた場合の消費電力について説明するための図である。
【図７】第２の実施の形態に係るクロック波形整形部の構成を説明するための図である。
【図８】第３の実施の形態に係るクロック波形整形部の構成を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施の形態の半導体集積回路について詳細に説明する。
（第１の実施の形態）
まず、図１に基づき、第１の実施の形態に係る半導体集積回路の構成について説明する。
図１は、第１の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【００１０】
図１に示すように、半導体集積回路１は、ＰＬＬ回路２と、デジタル領域部３と、アナログ領域部４とを有して構成されている。
【００１１】
クロック信号生成部としてのＰＬＬ回路２は、所定の周波数のクロック信号を生成し、後述するデジタル領域部３のクロック波形整形部１１と、アナログ領域部４のアナログ回路１４ａ及び１４ｂとに供給する。
【００１２】
デジタル領域部３は、クロック波形整形部１１と、３つのクロックツリー１２ａ〜１２ｃと、クロックツリー１２ａ〜１２ｃに接続された３つのデジタル回路１３ａ〜１３ｃとを有して構成される。デジタル回路１３ａ〜１３ｃは、それぞれ所定の機能を実行する機能ブロックであり、複数のフリップフロップ及び複数の組み合わせ回路等により構成されている。なお、デジタル領域部３は、３つのクロックツリー１２ａ〜１２ｃ及びデジタル回路１３ａ〜１３ｃを有する構成であるが、例えば、２つ、あるいは、４つ以上のクロックツリー及びデジタル回路を有する構成であってもよい。
【００１３】
また、アナログ領域部４は、複数、ここでは、２つのアナログ回路１４ａ及び１４ｂを有して構成される。アナログ回路１４ａは、例えば、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器であり、アナログ回路１４ｂは、例えば、デジタル信号をアナログ信号に変換するＤ／Ａ変換器である。なお、アナログ回路１４ａ及び１４ｂは、Ａ／Ｄ変換器及びＤ／Ａ変換器に限定されることなく、例えば、高周波（ＲＦ）回路、メモリ回路等であってもよい。
【００１４】
アナログ回路１４ａは、デジタル回路１３ａに接続されており、半導体集積回路１の外部から供給されたアナログ信号をデジタル信号に変換し、デジタル回路１３ａに出力する。また、アナログ回路１４ｂは、デジタル回路１３ｂに接続されており、デジタル回路１３ｂから供給されたデジタル信号をアナログ信号に変換し、半導体集積回路１の外部に出力する。
【００１５】
クロック波形整形部１１は、供給されたクロック信号からそれぞれデューティ比の異なる複数、ここでは、３つのクロック信号を生成し、クロックツリー１２ａ〜１２ｃに供給する。具体的には、クロック波形整形部１１は、供給されたクロック信号からそれぞれ立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる３つのクロック信号を生成し、クロックツリー１２ａ〜１２ｃに供給する。
【００１６】
クロックツリー１２ａは、複数のクロックバッファにより構成されており、ドライブ力、駆動するフリップフロップの数に応じて複数のクロックバッファがツリー上に分岐して構成されている。なお、クロックツリー１２ｂ及び１２ｃも同様の構成である。クロックツリー１２ａ〜１２ｃは、それぞれクロック波形整形部１１から供給されたデューティ比の異なるクロック信号をデジタル回路１３ａ〜１３ｃに供給する。
【００１７】
デジタル回路１３ａ〜１３ｃは、それぞれ複数のフリップフロップ及び複数の組み合わせ回路等を有し、クロックツリー１２ａ〜１２ｃから供給されたデューティ比の異なるクロック信号に基づいて、所定の機能を実行する。
【００１８】
ここで、デューティ比の異なる複数のクロック信号、本実施の形態では、立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる複数のクロック信号を生成するクロック波形整形部１１の構成について説明する。
【００１９】
図２は、クロック波形整形部の構成を説明するための図である。
【００２０】
クロック波形整形部１１は、遅延回路２１、２２及び２３と、ＯＲ回路２４及び２５と、インバータ回路２６と、ＡＮＤ回路２７とを有して構成されている。
【００２１】
ＰＬＬ回路２から供給されたクロック信号は、遅延回路２１、２２及び２３に供給される。また、ＰＬＬ回路２から供給されたクロック信号は、ＯＲ回路２４、２５及びＡＮＤ回路２７の一方の端子に供給される。遅延回路２１〜２３は、それぞれ異なる遅延量を有し、供給されたクロック信号を所定の時間遅延させる。本実施の形態では、遅延回路２３、遅延回路２２、遅延回路２１の順に、大きな遅延量を有している。
【００２２】
遅延回路２１は、供給されたクロック信号を所定の時間遅延させ、ＯＲ回路２４の他方の端子に供給する。ＯＲ回路２４は、ＰＬＬ回路２からのクロック信号と、遅延回路２１で所定の時間遅延されたクロック信号とのＯＲ演算を行う。これにより、ＯＲ回路２４からは、デューティ比が約６０％のクロック信号が出力され、クロックツリー１２ａに供給される。
【００２３】
遅延回路２２は、供給されたクロック信号を、遅延回路２１より長い所定の時間遅延させ、ＯＲ回路２５の他方の端子に出力する。ＯＲ回路２５は、ＰＬＬ回路２からのクロック信号と、遅延回路２２で遅延回路２１より長い所定の時間遅延されたクロック信号とのＯＲ演算を行う。これにより、ＯＲ回路２５からは、デューティ比が約７０％のクロック信号が出力され、クロックツリー１２ｂに供給される。
【００２４】
遅延回路２３は、供給されたクロック信号を、遅延回路２２より長い所定の時間遅延させ、インバータ回路２６に出力する。インバータ回路２６は、遅延回路２３からの信号を反転させ、ＡＮＤ回路２７の他方の端子に出力する。ＡＮＤ回路２７は、ＰＬＬ回路２からのクロック信号と、遅延回路２３で遅延回路２２より長い所定の時間遅延され、インバータ回路２６で反転されたクロック信号とのＡＮＤ演算を行う。これにより、ＡＮＤ回路２７からは、ディーティ比が約３０％のクロック信号が出力され、クロックツリー１２ｃに供給される。
【００２５】
このように、クロック波形整形部１１は、それぞれ、遅延回路２１〜２３及び論理ゲート、具体的には、遅延回路２１及びＯＲ回路２４により構成される組み合わせ回路と、遅延回路２２及びＯＲ回路２５により構成される組み合わせ回路と、遅延回路２３、インバータ回路２６及びＡＮＤ回路２７により構成される組み合わせ回路とにより、立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる３つのクロック信号を生成する。
【００２６】
次に、このように構成される半導体集積回路１の消費電力について説明する。半導体集積回路１では、回路規模の増大に伴い、デジタル回路１３ａ〜１３ｃが有するフリップフロップでの消費電力が大きくなる。以下、フリップフロップの回路構成について説明する。
【００２７】
図３は、フリップフロップの回路構成例を説明するための図である。
【００２８】
図３に示すように、フリップフロップは、インバータ回路３１及び３２と、記憶素子３３及び３４とを有して構成されている。
【００２９】
１段目のインバータ回路３１には、クロック信号が入力される。インバータ回路３１は、入力されたクロック信号を反転し、反転したクロック信号をインバータ回路３２及び記憶素子３３に供給する。２段目のインバータ回路３２は、インバータ回路３１からのクロック信号を反転し、反転したクロック信号を記憶素子３４に供給する。記憶素子３３及び３４では、インバータ回路３１及び３２からのクロック信号に基づいて、入力データの取り込み及び保持が行われる。
【００３０】
このように構成されるフリップフロップでは、インバータ回路３１及び３２のトランジスタのスイッチング動作による消費電流が問題となる。
【００３１】
図４は、フリップフロップ内のインバータ回路で発生する消費電流について説明するための図である。ここでは、インバータ回路が電源から電流を引き込む量を下向き、つまり負の値で表している。
【００３２】
図４に示すように、１段目のインバータ回路３１では、クロック信号の立ち下がりエッジで消費する電流が支配的である。これは、クロックの値が１から０に変化する時にｐチャネルトランジスタがＯＦＦからＯＮに変化し、電源から電流を引き込んで次段のインバータ回路の入力を充電するからである。一方、２段目のインバータ回路３２には、インバータ回路３１で反転されたクロック信号が供給されるため、クロック信号の立ち上がりエッジは、２段目のインバータ回路３２では、立ち下がりエッジとなる。そのため、図４に示すように、２段目のインバータ回路３２では、クロック信号の立ち上がりエッジで消費する電流が支配的である。
【００３３】
ここで、１段目のインバータで消費する電流と２段目のインバータで消費する電流の最大値を比較すると、１段目の消費電流の方が大きい。これは、１段目のインバータの出力負荷容量が２段目のインバータの出力負荷容量よりも大きいことに起因している。従って、２つのインバータを含めた消費電力を観測すると、クロックの立ち上がりエッジで消費する電流よりも、クロックの立ち下がりエッジで消費する電流の方が大きくなる。
【００３４】
図５は、単一のクロック信号でフリップフロップを動作させた場合の消費電力について説明するための図である。
【００３５】
図５は、デジタル回路１３ａ〜１３ｃ内の全フリップフロップを、単一のクロック信号で動作させた場合に発生する消費電力を示している。デジタル回路１３ａ〜１３ｃ内の全フリップフロップは、図４の関係から、クロック信号の立ち下がりエッジで発生する消費電力が立ち上がりエッジで発生する消費電力より大きくなる。
【００３６】
図６は、デューティ比の異なるクロック信号でフリップフロップを動作させた場合の消費電力について説明するための図である。
【００３７】
本実施の形態では、図６に示すように、クロック波形整形部１１によって、立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる３つのクロック信号が生成される。これらの立ち下がりエッジの位相が異なる３つのクロック信号によって、デジタル回路１３ａ〜１３ｃ内のフリップフロップが動作する。これにより、立ち下がりエッジで発生する消費電力が分散され、デューティ比の異なる３つのクロック信号の立ち下がりエッジで発生する消費電力は、単一のクロック信号の立ち下がりエッジで発生する消費電力よりも小さくなる。
【００３８】
以上のように、半導体集積回路１は、クロック波形整形部１１により、クロック信号の立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる複数のクロック信号を生成し、デジタル回路１３ａ〜１３ｃを動作させるようにした。これにより、半導体集積回路１は、立ち下がりエッジで発生する消費電力を分散させることができる。
【００３９】
よって、本実施の形態の半導体集積回路によれば、クロック信号の立ち下がりエッジで発生する消費電力を低減することができる。
【００４０】
また、クロック信号の立ち下がりエッジでの消費電力が低減し、電源電圧変動（IR drop）が抑制されることにより、デジタル領域部３で発生したノイズ等がアナログ領域部４に周り込むことを防ぐことができる。また、電源電圧変動が抑制されることにより、電源ラインの太さを細くしたり、電源ラインの間隔を狭くすることができるため、電源ピン数の低減及びパッケージの小型化が可能となる。さらに、クロック信号の立ち上がりエッジの位相は従来と同一のため、タイミング設計への影響を少なくすることができる。
【００４１】
（第２の実施の形態）
次に、第２の実施の形態について説明する。
【００４２】
第２の実施の形態の半導体集積回路１ａは、図１のクロック波形整形部１１に代わり、クロック波形整形部１１ａを用いて構成されている。以下、図７を用いて、クロック波形整形部１１ａの構成について説明する。
【００４３】
図７は、第２の実施の形態に係るクロック波形整形部の構成を説明するための図である。
【００４４】
図７に示すように、クロック波形整形部１１ａは、１．４ＧＨｚの周波数で動作する複数、ここでは、２つのフリップフロップ４１及び４２と、複数、ここでは、３つの組み合わせ回路４３〜４５とを有して構成されている。
【００４５】
本実施の形態では、ＰＬＬ回路２からは、デジタル回路１３ａ〜１３ｃのフリップフロップの動作周波数より高い周波数のクロック信号が出力される。具体的には、ＰＬＬ回路２からは、デジタル回路１３ａ〜１３ｃのフリップフロップの動作周波数である３５０ＭＨｚの４倍速のとなる１．４ＧＨｚのクロック信号が出力される。このクロック信号は、クロック波形整形部１１ａのフリップフロップ４１及び４２に供給される。
【００４６】
フリップフロップ４１及び４２は、２ビットのカウンタを構成し、クロック信号の立ち上がりでカウントアップを行い、カウント値として０〜３を順次出力する。このカウント値は、組み合わせ回路４３〜４５に供給される。
【００４７】
組み合わせ回路４３〜４５は、供給されたカウント値に応じて、クロックツリー１２ａ〜１２ｃに特定の値を出力する回路である。例えば、組み合わせ回路４３は、カウント値が０の場合には１を、カウント値が１〜３の場合には０をクロックツリー１２ａに出力する。また、組み合わせ回路４４は、カウント値が０及び１の場合には１を、カウント値が２及び３の場合には０をクロックツリー１２ｂに出力する。さらに、組み合わせ回路４５は、カウント値が０〜２の場合には１を、カウント値が３の場合には０をクロックツリー１２ｃに出力する。
【００４８】
このように、半導体集積回路１ａのクロック波形整形部１１ａは、カウンタを構成するフリップフロップ４１及び４２と、組み合わせ回路４３〜４５とにより、立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なる３つのクロック信号を生成するようにした。この結果、本実施の形態の半導体集積回路１ａによれば、第１の実施の形態と同様に、クロック信号の立ち下がりエッジで発生する消費電力を低減することができる。
【００４９】
なお、組み合わせ回路４３〜４５の出力段に、それぞれ１．４ＧＨｚ動作のフリップフロップを設けるようにしてもよい。これらのフリップフロップを設けることにより、クロック波形整形部１１ａは、ヒゲ状のノイズが除去されたきれいなクロック信号を出力することができる。
【００５０】
（第３の実施の形態）
次に、第３の実施の形態について説明する。
【００５１】
第３の実施の形態の半導体集積回路１ｂは、図１のクロック波形整形部１１に代わり、クロック波形整形部１１ｂを用いて構成されている。また、第３の実施の形態の半導体集積回路１ｂは、図１のクロックツリー１２ａ〜１２ｃを削除して構成されている。以下、図８を用いて、クロック波形整形部１１ｂの構成について説明する。
【００５２】
図８は、第３の実施の形態に係るクロック波形整形部の構成を説明するための図である。
【００５３】
図８に示すように、クロック波形整形部１１ｂは、クロックツリー５１〜５３を有して構成されている。クロックツリー５１は、立ち上がり遷移時間と立ち下がり遷移時間が異なる複数のクロックバッファ５４を有する。また、クロックツリー５２は、立ち下がり遷移時間がクロックバッファ５４とは異なる複数のクロックバッファ５５を有する。さらに、クロックツリー５３は、立ち下がり遷移時間がクロックバッファ５４及び５５とは異なる複数のクロックバッファ５６を有する。
【００５４】
クロック波形整形部１１ｂに供給されたクロック信号は、これらのクロックツリー５１〜５３に供給される。クロックツリー５１〜５３に供給されたクロック信号は、それぞれ複数のクロックバッファ５４〜５６を伝搬することにより、立ち上がりエッジの位相が同一で、立ち下がりエッジの位相が異なるクロック信号を出力する。
【００５５】
クロックツリー５１から出力されたクロック信号は、デジタル回路１３ａのフリップフロップに供給される。同様に、クロックツリー５２から出力されたクロック信号は、デジタル回路１３ｂのフリップフロップに供給され、クロックツリー５３から出力されたクロック信号は、デジタル回路１３ｃのフリップフロップに供給される。
【００５６】
なお、本実施の形態において、クロックツリー５１、５２及び５３は、クロック信号のＨ期間が延びるクロックバッファを用いているが、クロック信号のＬ期間が延びるクロックバッファを用いるようにしてもよい。また、これらを組み合わせて、例えば、クロックツリー５１及び５２は、クロック信号のＨ期間が延びるクロックバッファを用い、クロックツリー５３は、クロック信号のＬ期間が延びるクロックバッファを用いるようにしてもよい。
【００５７】
このように、半導体集積回路１ｂのクロック波形整形部１１ｂは、それぞれ立ち下がり遷移時間の異なるクロックバッファを複数備えたクロックツリー５１〜５３により、立ち下がりエッジの位相が異なる３つのクロック信号を生成するようにした。この結果、本実施の形態の半導体集積回路１ｂによれば、第１の実施の形態と同様に、クロック信号の立ち下がりエッジで発生する消費電力を低減することができる。
【００５８】
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１，１ａ，１ｂ…半導体集積回路、２…ＰＬＬ回路、３…デジタル領域部、４…アナログ領域部、１１，１１ａ，１１ｂ…クロック波形整形部、１２ａ〜１２ｃ…クロックツリー、１３ａ〜１３ｃ…デジタル回路、１４ａ，１４ｂ…アナログ回路、２１〜２３…遅延回路、２４，２５…ＯＲ回路、２６…インバータ回路、２７…ＡＮＤ回路、３１，３２…インバータ回路、３３，３４…記憶素子、４１，４２…フリップフロップ、４３〜４５…組み合わせ回路、５１〜５３…クロックツリー、５４〜５６…クロックバッファ。
【特許請求の範囲】
【請求項１】
所定の周波数のクロック信号を生成するクロック信号生成部と、
前記クロック信号生成部で生成された前記クロック信号と立ち上がりエッジの位相が同一で、かつ立ち下がりエッジの位相が異なる複数のクロック信号を生成するクロック波形整形部と、
それぞれが前記クロック波形整形部で生成された前記複数のクロック信号のいずれかで動作する複数のフリップフロップを有する複数の機能ブロックと、
を有することを特徴とする半導体集積回路。
【請求項２】
前記クロック波形整形部は、前記クロック信号をそれぞれ異なる遅延量で遅延させる複数の遅延回路と、前記複数の遅延回路で遅延された複数のクロック信号と前記クロック信号との論理演算を行う論理ゲートとにより構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記クロック波形整形部は、前記クロック信号の立ち上がりエッジでカウントアップするカウンタと、前記カウンタでカウントされたカウント値に応じて特定の値を出力する複数の組み合わせ回路とにより構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記クロック波形整形部は、それぞれが立ち上がり遷移時間と立ち下がり遷移時間が異なる複数のクロックバッファを有する複数のクロックツリーにより構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記クロック信号で動作し、かつ、前記複数の機能ブロックのそれぞれに接続される複数のアナログ回路を有することを特徴とする請求項１から請求項４のいずれか１つに記載の半導体集積回路。
【請求項１】
所定の周波数のクロック信号を生成するクロック信号生成部と、
前記クロック信号生成部で生成された前記クロック信号と立ち上がりエッジの位相が同一で、かつ立ち下がりエッジの位相が異なる複数のクロック信号を生成するクロック波形整形部と、
それぞれが前記クロック波形整形部で生成された前記複数のクロック信号のいずれかで動作する複数のフリップフロップを有する複数の機能ブロックと、
を有することを特徴とする半導体集積回路。
【請求項２】
前記クロック波形整形部は、前記クロック信号をそれぞれ異なる遅延量で遅延させる複数の遅延回路と、前記複数の遅延回路で遅延された複数のクロック信号と前記クロック信号との論理演算を行う論理ゲートとにより構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記クロック波形整形部は、前記クロック信号の立ち上がりエッジでカウントアップするカウンタと、前記カウンタでカウントされたカウント値に応じて特定の値を出力する複数の組み合わせ回路とにより構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記クロック波形整形部は、それぞれが立ち上がり遷移時間と立ち下がり遷移時間が異なる複数のクロックバッファを有する複数のクロックツリーにより構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記クロック信号で動作し、かつ、前記複数の機能ブロックのそれぞれに接続される複数のアナログ回路を有することを特徴とする請求項１から請求項４のいずれか１つに記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１９５６８９（Ｐ２０１２−１９５６８９Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２０１１−５６８９０（Ｐ２０１１−５６８９０）
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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